KR102426998B1 - Si TRANSISTOR WITH TRIPLE TRENCH STRUCTURE MANUFACTURING METHOD THEREOF - Google Patents
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Abstract
본 발명은 트리플 트렌치 구조의 Si 트랜지스터에 관한 것이다. 보다 구체적으로 본 발명은, 제 1 도전 타입의 제 1 반도체 영역, 상기 제 1 반도체 영역에 제 1 깊이로 형성된 게이트 트렌치, 상기 제 1 반도체 영역에 제 2 깊이로 형성되는 제 1 전계 완화 트렌치, 및 상기 제 1 반도체 영역에 제 3 깊이로 형성되는 제 2 전계 완화 트렌치를 포함하는 것을 특징으로 하는, Si 트랜지스터에 관한 것이다.The present invention relates to a Si transistor having a triple trench structure. More specifically, the present invention provides a first semiconductor region of a first conductivity type, a gate trench formed in the first semiconductor region to a first depth, a first electric field relaxation trench formed to a second depth in the first semiconductor region, and and a second electric field relaxation trench formed in the first semiconductor region to a third depth.
Description
본 발명은 트리플 트렌치 구조를 갖는 Si 트랜지스터 및 그것의 제조 방법에 관한 것으로, 보다 구체적으로는 게이트 트렌치와 적어도 두 개의 전계 완화 트렌치를 형성하여 전계 집중 형상을 효과적으로 완화시킨 Si 기반 트랜지스터 및 그것의 제조 방법에 관한 것이다.The present invention relates to a Si transistor having a triple trench structure and a method for manufacturing the same, and more particularly, to a Si-based transistor in which an electric field concentration shape is effectively relieved by forming a gate trench and at least two electric field relaxation trenches, and a method for manufacturing the same is about
Si는 1.1eV의 상당히 적절한 밴드갭을 가지고, 상대적으로 쉬운 공정작업으로 아직까지 반도체의 주 재료로 널리 알려져 있다.Si has a fairly suitable band gap of 1.1 eV and is widely known as a main material for semiconductors because of its relatively easy process operation.
한편, MOSFET은 구조를 기준으로 크게 플라나(PLANAR) MOSFET과 트렌치(TRENCH) MOSFET으로 구분된다.On the other hand, MOSFETs are largely divided into planar MOSFETs and trench MOSFETs based on their structure.
플라나 MOSFET의 경우에는 소스와 드레인이 기판 상에서 같은 면에 구비되어, 수평 방향으로 채널층이 형성된다. 이에 반하여 트렌치 MOSFET의 경우에는, 기판의 상부 표면으로부터 하부 방향으로 연장되는 트렌치 구조에 게이트가 형성되는 구조로서, 소스와 드레인이 기판 상에서 서로 반대면에 구비되어 수직 방향으로 채널층이 형성된다는 차이점이 있다.In the case of the planar MOSFET, the source and drain are provided on the same surface on the substrate, and the channel layer is formed in a horizontal direction. On the other hand, in the case of the trench MOSFET, the gate is formed in a trench structure extending downward from the upper surface of the substrate. have.
트렌치 MOSFET 같은 경우에는, 소자의 면적을 줄일 수 있어 콤팩트한 단위 셀 구조의 설계가 가능하다는 장점이 존재한다. 또한 플라나 MOSFET에서 JFET 영역으로 인하여 on-저항이 높다는 단점이 존재하는데, 트렌치 MOSFET에서는 이러한 JFET 영역의 부재로 인하여 낮은 on-저항 특성을 기대할 수 있다는 장점이 존재한다.In the case of a trench MOSFET, there is an advantage that a compact unit cell structure can be designed because the area of the device can be reduced. In addition, the planar MOSFET has a disadvantage in that the on-resistance is high due to the JFET region. In the trench MOSFET, there is an advantage that low on-resistance characteristics can be expected due to the absence of such a JFET region.
하지만 트렌치 MOSFET의 경우에는 역바이어스 전압을 걸었을 때, 상기 트렌치 구조의 모서리(엣지) 쪽에 전계가 집중됨으로써 항복 전압이 낮아지는 문제점이 발생한다.However, in the case of the trench MOSFET, when a reverse bias voltage is applied, an electric field is concentrated on the edge (edge) of the trench structure, thereby causing a problem in that the breakdown voltage is lowered.
이에 따라, 트렌치 모서리 근처에서 전계가 집중되는 것을 보다 완화시킬 수 있는 트렌치 MOSFET의 구조에 대한 연구가 요구되는 실정이다.Accordingly, there is a need to study the structure of the trench MOSFET that can more alleviate the concentration of the electric field near the trench edge.
본 발명이 해결하고자 하는 과제는 트렌치 모서리 근처에서 전계를 완화시킬 수 있는 Si 기반 트랜지스터 구조를 제공하는 것이다.The problem to be solved by the present invention is to provide a Si-based transistor structure capable of relaxing an electric field near a trench edge.
본 발명이 해결하고자 하는 다른 과제는 높은 항복 전압을 가질 수 있는 Si 트랜지스터 구조를 제공하는 것이다.Another problem to be solved by the present invention is to provide a structure of a Si transistor capable of having a high breakdown voltage.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The technical problems to be achieved in the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those of ordinary skill in the art to which the present invention belongs from the description below. will be able
상기 또는 다른 목적을 달성하기 위해 본 발명의 일 측면에 따르면, Si 트랜지스터에 있어서, 제 1 도전 타입의 제 1 반도체 영역; 상기 제 1 반도체 영역에 제 1 깊이로 형성된 게이트 트렌치; 상기 제 1 반도체 영역에 제 2 깊이로 형성되는 제 1 전계 완화 트렌치; 및 상기 제 1 반도체 영역에 제 3 깊이로 형성되는 제 2 전계 완화 트렌치를 포함하는 것을 특징으로 하는, Si 트랜지스터 를 제공한다.According to one aspect of the present invention to achieve the above or other objects, there is provided a Si transistor comprising: a first semiconductor region of a first conductivity type; a gate trench formed in the first semiconductor region to a first depth; a first electric field relaxation trench formed in the first semiconductor region to a second depth; and a second electric field relaxation trench formed in the first semiconductor region to a third depth.
상기 제 1 및 제 2 전계 완화 트렌치는 측벽을 공유하는 하나의 트렌치로 형성되고, 상기 제 1 및 제 2 전계 완화 트렌치의 바닥면은 계단 형태로 상기 제 2 및 제 3 깊이를 각각 형성할 수 있다.The first and second electric field relaxation trenches may be formed as a single trench sharing a sidewall, and bottom surfaces of the first and second electric field relaxation trenches may form the second and third depths in a stepped shape, respectively. .
상기 제 2 깊이는 상기 제 3 깊이 보다 깊을 수 있다.The second depth may be greater than the third depth.
상기 제 2 전계 완화 트렌치가 형성되는 영역은 상기 제 1 전계 완화 트렌치가 형성되는 영역과 겹칠 수 있다.A region in which the second electric field relaxation trench is formed may overlap a region in which the first electric field relaxation trench is formed.
상기 제 1 전계 완화 트렌치는 제 1 너비로 형성되고, 상기 제 2 전계 완화 트렌치는 제 2 너비로 형성되며, 상기 제 2 너비는 상기 제 1 너비 보다 더 클 수 있다.The first electric field alleviation trench may have a first width, and the second electric field alleviation trench may have a second width, and the second width may be greater than the first width.
상기 게이트 트렌치 및 제 1 전계 완화 트렌치 사이에 형성되는 채널층을 더 포함하고, 상기 채널층은 상기 제 1 도전 타입과 반대인 제 2 도전 타입으로 형성될 수 있다.The display device may further include a channel layer formed between the gate trench and the first electric field relaxation trench, wherein the channel layer may be formed of a second conductivity type opposite to the first conductivity type.
상기 채널층의 상면에 형성되는 소스층을 더 포함하고, 상기 소스층은 상기 제 1 도전 타입으로 형성될 수 있다.It may further include a source layer formed on the upper surface of the channel layer, the source layer may be formed of the first conductivity type.
본 발명에 따른 Si 트랜지스터의 효과에 대해 설명하면 다음과 같다.The effect of the Si transistor according to the present invention will be described as follows.
본 발명의 실시 예들 중 적어도 하나에 의하면, 역방향 바이어스를 걸었을 때 트렌치 모서리에 전계 집중이 완화될 수 있는 Si 트랜지스터 구조를 제공할 수있다는 장점이 있다.According to at least one of the embodiments of the present invention, there is an advantage in that it is possible to provide a Si transistor structure in which electric field concentration can be alleviated at the trench edge when a reverse bias is applied.
또한, 본 발명의 실시 예들 중 적어도 하나에 의하면, 트렌치 구조의 트랜지스터에 있어서 항복 전압이 개선되는 구조를 제공할 수 있다는 장점이 있다.In addition, according to at least one of the embodiments of the present invention, there is an advantage that a structure in which a breakdown voltage is improved in a transistor having a trench structure can be provided.
본 발명의 적용 가능성의 추가적인 범위는 이하 상세한 설명으로부터 명백해질 것이다. 그러나 본 발명의 사상 및 범위 내에서 다양한 변경 및 수정은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있으므로, 상세한 설명에 기술되어 있는 특정 실시 예는 단지 예시로 주어진 것으로 이해되어야 한다.Further scope of applicability of the present invention will become apparent from the following detailed description. However, since various changes and modifications within the spirit and scope of the present invention can be clearly understood by those skilled in the art to which the present invention pertains, the specific embodiments described in the detailed description are given by way of example only. should be understood
도 1은 본 발명의 일실시예에 따른 트리플 트렌치 구조의 트랜지스터를 제조하는 설계순서를 도시하는 도면이다.
도 2 내지 도 9는 본 발명의 일실시예에 따른 트랜지스터를 제조 순서에 따른 변화를 도시하는 도면이다.
도 10은 일반적인 더블 트렌치 구조(도 10 (a))와 본 발명의 일실시예에 따른 트리플 트렌치 구조(도 10 (b))에 대하여 정방향 바이어스의 I-V 커브를 도시한다.
도 11은 일반적인 더블 트렌치 구조와 본 발명의 일실시예에 따른 트리플 트렌치 구조에 대하여 역방향 바이어스의 I-V 커브를 비교하는 그래프를 도시한다.1 is a diagram illustrating a design procedure for manufacturing a transistor having a triple trench structure according to an embodiment of the present invention.
2 to 9 are views illustrating changes according to a manufacturing sequence of a transistor according to an embodiment of the present invention.
FIG. 10 shows IV curves of forward bias for a general double trench structure (FIG. 10 (a)) and a triple trench structure (FIG. 10 (b)) according to an embodiment of the present invention.
11 shows a graph comparing IV curves of reverse bias for a general double trench structure and a triple trench structure according to an embodiment of the present invention.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. Hereinafter, the embodiments disclosed in the present specification will be described in detail with reference to the accompanying drawings, but the same or similar components are assigned the same reference numerals regardless of reference numerals, and overlapping descriptions thereof will be omitted. The suffixes "module" and "part" for components used in the following description are given or mixed in consideration of only the ease of writing the specification, and do not have distinct meanings or roles by themselves. In addition, in describing the embodiments disclosed in the present specification, if it is determined that detailed descriptions of related known technologies may obscure the gist of the embodiments disclosed in this specification, the detailed description thereof will be omitted. In addition, the accompanying drawings are only for easy understanding of the embodiments disclosed in the present specification, and the technical spirit disclosed herein is not limited by the accompanying drawings, and all changes included in the spirit and scope of the present invention , should be understood to include equivalents or substitutes.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Terms including ordinal numbers such as first, second, etc. may be used to describe various elements, but the elements are not limited by the terms. The above terms are used only for the purpose of distinguishing one component from another.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.When a component is referred to as being “connected” or “connected” to another component, it is understood that the other component may be directly connected or connected to the other component, but other components may exist in between. it should be On the other hand, when it is said that a certain element is "directly connected" or "directly connected" to another element, it should be understood that the other element does not exist in the middle.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. The singular expression includes the plural expression unless the context clearly dictates otherwise.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.In the present application, terms such as “comprises” or “have” are intended to designate that a feature, number, step, operation, component, part, or combination thereof described in the specification exists, but one or more other features It is to be understood that this does not preclude the possibility of the presence or addition of numbers, steps, operations, components, parts, or combinations thereof.
도 1은 본 발명의 일실시예에 따른 트리플 트렌치 구조의 트랜지스터를 제조하는 순서를 도시하는 도면이다. 도 2 내지 도 9는 본 발명의 일실시예에 따른 트랜지스터를 제조 순서에 따른 변화를 도시하는 도면이다. 이하 도 1의 순서도와 함께 도 2 내지 도 9의 단면의 변화를 함께 참조하여 설명한다.1 is a diagram illustrating a procedure for manufacturing a transistor having a triple trench structure according to an embodiment of the present invention. 2 to 9 are views illustrating changes according to a manufacturing sequence of a transistor according to an embodiment of the present invention. Hereinafter, changes in the cross-sections of FIGS. 2 to 9 will be described together with the flowchart of FIG. 1 .
먼저 도 2를 참조하면, Si 기판(102)의 상면에 에피텍시얼층(101)을 형성(S181)한다. 본 발명의 일실시예에 따르면 에피텍시얼층(101)은 불순물로 P(Phosphor)이 첨가되어, n 타입으로 형성될 수 있다.First, referring to FIG. 2 , the
이어서 Si 기판(102)의 하면에는 메탈층(103)을 형성(S182)한다. 본 발명의 일실시예에서 상기 메탈층(103)은 Ti(Titanium)으로 형성할 수 있다. 본 발명의 일실시예에 따른 메탈층(103)은 드레인 전극으로 기능할 수 있을 것이다.Next, a
도 3을 참조하면, 에피텍시얼층(101)에 채널층(301) 및 소스층(302)을 형성(S183)할 수 있다. 본 발명의 일실시예에 따른 채널층(301)은, B(Boron)을 주입하여 P well 영역이 형성될 수 있다.Referring to FIG. 3 , a
본 발명의 일실시예에 따른 소스층(302)은 P(Phosphor) 주입을 통하여 N+ 영역이 형성될 수 있다.In the
이어서, 도 4를 참조하면, 채널층(301)에서부터 에피텍시얼층(101)에 도달하는 적어도 하나의 트렌치(401, 402-1)를 형성하도록 에칭(S184)을 수행한다. 상기 적어도 하나의 트렌치(401, 402-1)는, 채널층(301)의 상면으로부터 아래 방향으로 연장되는 형태로 형성될 수 있다.Next, referring to FIG. 4 , etching ( S184 ) is performed to form at least one
상기 적어도 하나의 트렌치(401, 402-1)는 게이트 트렌치(401) 및 제 1 전계 완화 트렌치(402-1) 중 적어도 하나를 포함할 수 있다. 본 발명의 일실시예에서 게이트 트렌치(401)는 제 1 깊이(d1)로, 제 1 전계 완화 트렌치(401-3)는 제 2 깊이(d2)로 형성될 수 있다. 상기 제 1 깊이(d1) 및 제 2 깊이(d2)는 서로 다르게 형성될 수 있다.The at least one
도 5를 참조하면, 제 1 전계 완화 트렌치(402-1)에 P+를 주입(S185)한다. 본 발명의 일실시예에서, 주입되는 불순물은 B(Boron)일 수 있다. P+ 주입(S185)에 의해서 제 1 전계 완화 트렌치(402-1)의 측면(503) 방향과 바닥면(502) 방향으로 소정 깊이만큼의 P+ 영역(501)이 형성될 수 있다. P+ 영역에 대한 액티베이션이 수행(S186)될 수 있다.Referring to FIG. 5 , P+ is implanted into the first electric field relaxation trench 402-1 (S185). In an embodiment of the present invention, the implanted impurity may be B (Boron). A
도 6을 참조하면, 추가로 제 2 전계 완화 트렌치(402-2)가 애칭(S187)될 수 있다. 본 발명의 일실시예에 따른 제 2 전계 완화 트렌치(402-2)는 제 3 깊이(d3)로 형성될 수 있다.Referring to FIG. 6 , the second electric field relaxation trench 402 - 2 may be further nicknamed ( S187 ). The second electric field relaxation trench 402 - 2 according to an embodiment of the present invention may be formed to a third depth d 3 .
특히 상기 제 2 전계 완화 트렌치(402-2)는 상기 제 1 전계 완화 트렌치(402-1)와 하나의 트렌치 형태로 형성될 수 있다. 즉, 제 2 전계 완화 트렌치(402-2)는 제 1 전계 완화 트렌치(402-1)가 형성되는 영역과 겹치도록(포개지도록) 형성될 수 있다. 즉, 제 2 전계 완화 트렌치(402-2)의 측벽(601)이 제 1 전계 완화 트렌치(402-1)와 공유될 수 있다.In particular, the second electric field alleviation trench 402 - 2 may be formed in the form of a single trench with the first electric field alleviation trench 402-1 . That is, the second electric field relaxation trench 402 - 2 may be formed to overlap (overlap) the region where the first electric field relaxation trench 402-1 is formed. That is, the
본 발명의 일실시예에 따른 제 1 및 제 2 전계 완화 트렌치(402-1, 402-2)의 각 바닥면(502, 602)은, 계단 형태로 제 2 깊이(d2) 및 제 3 깊이(d3)를 형성할 수 있을 것이다. 본 발명의 일실시예에서, 제 2 깊이(d2)는 제 3 깊이(d3) 보다 깊게 형성될 수 있다.Each of the bottom surfaces 502 and 602 of the first and second electric field relaxation trenches 402-1 and 402-2 according to an embodiment of the present invention has a second depth d 2 and a third depth in a stepped shape. (d 3 ) may be formed. In an embodiment of the present invention, the second depth d 2 may be formed to be deeper than the third depth d 3 .
더 나아가, 본 발명의 일실시예에 따른 제 1 및 제 2 전계 완화 트렌치(402-1, 402-2)의 너비는, 제 1 너비(w1) 및 제 2 너비(w2)로 형성될 수 있다. 제 1 너비(w1)는 제 2 너비(w2) 보다 좁게 형성될 수 있다.Furthermore, the widths of the first and second electric field relaxation trenches 402-1 and 402-2 according to an embodiment of the present invention are to be formed by the first width w 1 and the second width w 2 . can The first width w 1 may be formed to be narrower than the second width w 2 .
상술한 본 발명의 일실시예에 따른 깊이 및 너비에 따르면, 제 1 전계 완화 트렌치(402-1) 보다 깊이는 얕고 너비는 크도록 제 2 전계 완화 트렌치(402-2)가 형성될 수 있다.According to the above-described depth and width according to the embodiment of the present invention, the second electric field alleviation trench 402-2 may be formed to have a shallower depth and greater width than the first electric field alleviation trench 402-1.
제 2 전계 완화 트렌치(402-2)가 에칭(S187)된 후, 카본 클러스터를 제거하기 위하여 표면 처리(S188)를 수행한다. 본 발명의 일실시예에 따른 표면 처리(S188)는 NO(산화 질소) 분위기에서 수행될 수 있다.After the second electric field relaxation trench 402 - 2 is etched ( S187 ), a surface treatment ( S188 ) is performed to remove carbon clusters. The surface treatment ( S188 ) according to an embodiment of the present invention may be performed in an NO (nitrogen oxide) atmosphere.
이어서 도 7에 도시된 바와 같이 게이트 트렌치(401)에 전도성 물질(701)을 채운다(S189). 본 발명의 일실시예에 따른 전도성 물질(701)은, 폴리 실리콘일 수 있으며, Dry O2 분위기에서 산화(oxidation)가 이루어질 수 있다.Subsequently, as shown in FIG. 7 , a
상기 전도성 물질(701)은 절연 물질(702)에 의해서 둘러 쌓이는 형태로 채워질 수 있을 것이다.The
이어서 도 8을 참조하면, 소스 오믹 컨택층(801)을 형성(S190)한다. 본 발명의 일실시예에 따른 소스 오믹 컨택층(801)은, Ti(Titanium)으로 형성될 수 있다.Next, referring to FIG. 8 , a source
특히, 본 발명의 일실시예에 따른 상기 소스 오믹 컨택층(801)은, 제 1 및 제 2 전계 완화 트렌치(402-1, 402-2) 및 소스층(302)에 걸쳐서 형성될 수 있다. 구체적으로, 상기 소스 오믹 컨택층(801)은, 상기 제 1 전계 완화 트렌치(402-1)의 측면(503)과 바닥면(502), 상기 제 2 전계 완화 트렌치(402-2)의 측면(601) 및 바닥면(602) 및 상기 소스층(302)의 상면(802)에 걸쳐서 형성될 수 있다. 이때 소스층(302)의 상면(802)에서, 게이트 트렌치(401)의 절연 물질(702)과 맞닿는 지점까지 상기 소스 오믹 컨택층(801)이 형성될 수 있을 것이다.In particular, the source
이어서 도 9에서와 같이 패드 전극(901)을 형성(S191)하여 Si 트랜지스터(100)를 제조 할 수 있다. 패드 전극(901)는 소스 오믹 컨택층(801)가 통전되어, 소스 전극으로의 기능을 수행할 수 있을 것이다.Subsequently, as shown in FIG. 9 , the
도 9에 도시된 트리플 트렌치 구조에 대해서 좀 더 상세하게 살펴본다.The triple trench structure shown in FIG. 9 will be described in more detail.
애피텍시얼층(101)은 제 1 도전 타입으로 형성된다. 상술한 예시에서는 P(Phosphor)이 불순물로 첨가되어 n 타입으로 형성되지만, 이에 한정되지 않고 p 타입으로 형성될 수도 있을 것이다.The
도시된 바와 같이 제 1 전계 완화 트렌치(402-1)의 측면(503)과 바닥면(502)을 향하여 소정 깊이 만큼 P+영역(501)이 형성된다.As shown, a
그리고 게이트 트렌치(401) 및 제 1 전계 완화 트렌치(402-1) 사이에는 채널층(301)이 형성되고, 상기 채널층(301)은 제 1 도전 타입과 반대인 제 2 도전 타입으로 형성될 수 있다. 예를 들어, 상기 애피텍시얼층(101)이 n 타입일 경우, 상기 채널층(301)은 p 타입으로 p well 영역을 형성할 수 있다.A
채널층(301)의 상면에 소스층(301)이 형성될 수 있다. 상기 소스층은 애피텍시얼층(101)과 동일한 제 1 도전 타입으로 형성될 수 있다. 예를 들어 상기 채널층은 n 타입으로 형성되고, N+ 영역이 형성될 수 있을 것이다.A
지금까지 트리플 트렌치 구조의 Si 트랜지스터(100)를 제조하는 방법 및 Si 트랜지스터(100)의 구조에 대해서 설명하였다.So far, a method of manufacturing the
이하에서는, 상술한 Si 트랜지스터(100)의 성능 실험 결과에 대해서 설명한다.Hereinafter, performance test results of the above-described
본 발명의 실시예에 따른 트리플 트렌치 구조의 Si 트랜지스터의 성능을 증명하기 위하여, 2D Silvaco TCAD를 통한 시뮬레이션 결과를 확인하였다.In order to prove the performance of the triple-trench structure Si transistor according to the embodiment of the present invention, simulation results through 2D Silvaco TCAD were confirmed.
도 10은 일반적인 더블 트렌치 구조(도 10 (a))와 본 발명의 일실시예에 따른 트리플 트렌치 구조(도 10 (b))에 대하여 정방향 바이어스의 I-V 커브를 도시한다.10 shows I-V curves of forward bias for a general double trench structure (FIG. 10 (a)) and a triple trench structure (FIG. 10 (b)) according to an embodiment of the present invention.
도 10 (a) 및 (b)를 도시하면, 정방향 바이어스에서는 두 구조 모두 정상적으로 동작하고 있으며, I-V 커브가 거의 동일하게 형성된는 것을 확인할 수 있다.10 (a) and (b), it can be seen that in the forward bias, both structures are normally operated, and the I-V curves are almost identically formed.
도 11은 일반적인 더블 트렌치 구조와 본 발명의 일실시예에 따른 트리플 트렌치 구조에 대하여 역방향 바이어스의 I-V 커브를 비교하는 그래프를 도시한다.11 shows a graph comparing I-V curves of reverse bias for a general double trench structure and a triple trench structure according to an embodiment of the present invention.
도시된 I-V 커브를 참조하면, 본 발명의 일실시예에 따른 트리플 트렌치 구조인 경우(1501)에는 -100V까지 정류 작용을 하다가 항복(breakdown)이 발생하는데, 일반적인 더블 트렌치 구조의 경우(1502)에서는 역방향 바이어스가 걸리자마자 항복이 발생하는 것을 확인할 수 있다. 즉, 본 발명의 트리플 트렌치 구조에서 더 높은 항복 전압을 가질 수 있다는 효과를 실험 결과로 확인할 수 있다.Referring to the illustrated I-V curve, in the case of the triple trench structure according to an embodiment of the present invention (1501), breakdown occurs while rectifying up to -100V. In the case of a general double trench structure (1502), It can be seen that breakdown occurs as soon as reverse bias is applied. That is, the effect of having a higher breakdown voltage in the triple trench structure of the present invention can be confirmed from the experimental results.
이상으로 본 발명에 따른 Si 트랜지스터 및 그것의 제조 방법에 대한 실시예를 설시하였으나 이는 적어도 하나의 실시예로서 설명되는 것이며, 이에 의하여 본 발명의 기술적 사상과 그 구성 및 작용이 제한되지는 아니하는 것으로, 본 발명의 기술적 사상의 범위가 도면 또는 도면을 참조한 설명에 의해 한정／제한되지는 아니하는 것이다. 또한 본 발명에서 제시된 발명의 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로써 본 발명이 속하는 기술분야의 통상의 지식을 가진 자에 의해 사용되어질 수 있을 것인데, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자에 의한 수정 또는 변경된 등가 구조는 청구범위에서 기술되는 본 발명의 기술적 범위에 구속되는 것으로서, 청구범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 변화, 치환 및 변경이 가능한 것이다.As described above, the embodiments of the Si transistor and its manufacturing method according to the present invention have been described, but these are described as at least one embodiment, and the technical spirit of the present invention and its configuration and operation are not limited thereby. , the scope of the technical idea of the present invention is not limited / limited by the drawings or the description with reference to the drawings. In addition, the concepts and embodiments of the present invention presented in the present invention can be used by those of ordinary skill in the art as a basis for modifying or designing other structures in order to perform the same purpose of the present invention. , an equivalent structure modified or changed by a person of ordinary skill in the art to which the present invention belongs is bound by the technical scope of the present invention described in the claims, and does not depart from the spirit or scope of the invention described in the claims. Various changes, substitutions and changes are possible within the limits.
Claims (7)
제 1 도전 타입의 에피텍시얼층, 상기 에피텍시얼층의 상면에 형성되는 채널층 및 상기 채널층의 상면에 형성되는 소스층을 포함하도록 구성되는 반도체 영역;
상기 반도체 영역에 제 1 깊이로 형성된 게이트 트렌치;
상기 소스층에서부터 상기 에피텍시얼층에 도달하도록 제 2 깊이로 형성되는 제 1 전계 완화 트렌치; 및
상기 소스층에서부터 상기 채널층에 도달하도록 제 3 깊이로 형성되는 제 2 전계 완화 트렌치를 포함하되,
상기 제 1 및 제 2 전계 완화 트렌치는 측벽을 공유하는 하나의 트렌치로 형성되며,
상기 제 1 및 제 2 전계 완화 트렌치의 바닥면은 계단 형태로 상기 제 2 및 제 3 깊이를 각각 형성하고,
상기 제 1 전계 완화 트렌치의 너비는 상기 제 2 전계 완화 트렌치의 너비 보다 좁게 형성되는 것을 특징으로 하는,
Si 트랜지스터.
In the Si transistor,
a semiconductor region configured to include an epitaxial layer of a first conductivity type, a channel layer formed on an upper surface of the epitaxial layer, and a source layer formed on an upper surface of the channel layer;
a gate trench formed in the semiconductor region to a first depth;
a first electric field relaxation trench formed from the source layer to a second depth to reach the epitaxial layer; and
a second electric field relaxation trench formed to a third depth from the source layer to reach the channel layer;
the first and second field relaxation trenches are formed as one trench sharing a sidewall;
Bottom surfaces of the first and second electric field relaxation trenches form the second and third depths in a stepped shape, respectively;
A width of the first electric field alleviation trench is formed to be narrower than a width of the second electric field alleviation trench,
Si transistor.
상기 게이트 트렌치 및 제 1 전계 완화 트렌치 사이에 형성되는 채널층을 더 포함하고,
상기 채널층은 상기 제 1 도전 타입과 반대인 제 2 도전 타입으로 형성되는 것을 특징으로 하는,
Si 트랜지스터.
The method of claim 1,
a channel layer formed between the gate trench and the first electric field relaxation trench;
The channel layer is characterized in that formed of a second conductivity type opposite to the first conductivity type,
Si transistor.
상기 채널층의 상면에 형성되는 소스층을 더 포함하고,
상기 소스층은 상기 제 1 도전 타입으로 형성되는 것을 특징으로 하는,
Si 트랜지스터.
7. The method of claim 6,
Further comprising a source layer formed on the upper surface of the channel layer,
The source layer is characterized in that formed of the first conductivity type,
Si transistor.
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