KR102426664B1 - Integrated circuit having bump pads and semiconductor package including the same - Google Patents

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Abstract

범프 패드들을 가지는 집적 회로 및 그것을 포함하는 반도체 패키지가 개시된다. 본 개시의 예시적 실시예에 따른 집적 회로는, 집적 회로 내에서 행으로 배열된 복수의 본드 패드들, 및 복수의 본드 패드들과 각각 전기적으로 연결된 복수의 범프 패드들을 포함할 수 있고, 복수의 범프 패드들은 신호 무결성 및 전력 무결성에 기초하여 본드 패드들의 행과 평행한 적어도 2개의 행들로서 배열될 수 있다.An integrated circuit having bump pads and a semiconductor package including the same are disclosed. An integrated circuit according to an exemplary embodiment of the present disclosure may include a plurality of bond pads arranged in a row in the integrated circuit, and a plurality of bump pads respectively electrically connected to the plurality of bond pads, and a plurality of The bump pads may be arranged as at least two rows parallel to the row of bond pads based on signal integrity and power integrity.

Description

범프 패드들을 가지는 집적 회로 및 그것을 포함하는 반도체 패키지{INTEGRATED CIRCUIT HAVING BUMP PADS AND SEMICONDUCTOR PACKAGE INCLUDING THE SAME}INTEGRATED CIRCUIT HAVING BUMP PADS AND SEMICONDUCTOR PACKAGE INCLUDING THE SAME

본 발명의 기술적 사상은 집적 회로에 관한 것으로서, 자세하게는 범프(bump) 패드(pad)들을 가지는 집적 회로 및 그것을 포함하는 반도체 패키지에 관한 것이다.TECHNICAL FIELD The present invention relates to an integrated circuit, and more particularly, to an integrated circuit having bump pads and a semiconductor package including the same.

집적 회로는 외부와의 전기적 접속을 위하여, 외부로 노출된 복수의 패드들을 포함할 수 있고, 복수의 패드들을 통해서 신호를 송수신하거나 전력을 공급받을 수 있다. 집적 회로들 중 디지털 데이터를 처리하는 집적 회로, 예컨대 반도체 메모리 장치 및 프로세서 등의 성능이 고도화됨에 따라, 높은 데이터 대역폭이 요구되고 있으며, 이러한 높은 데이터 대역폭은 패드들의 개수를 증가시킬 수 있다. 증가된 패드들은 외부와의 전기적 접속에 관한 신뢰성뿐만 아니라 패드들을 통해서 이동하는 신호나 전력의 무결성(integrity)에 대한 이슈를 유발시킬 수 있다.The integrated circuit may include a plurality of pads exposed to the outside for electrical connection to the outside, and may transmit/receive signals or receive power through the plurality of pads. Among integrated circuits, as the performance of an integrated circuit that processes digital data, for example, a semiconductor memory device and a processor, is advanced, a high data bandwidth is required, and the high data bandwidth may increase the number of pads. The increased pads may cause issues regarding the reliability of electrical connection with the outside as well as the integrity of signals or power traveling through the pads.

본 발명의 기술적 사상은 범프 패드들을 가지는 집적 회로 및 그것을 포함하는 반도체 패키지에 관한 것으로서, 집적 회로의 다수의 입출력들을 위한 범프 패드들의 배치를 포함하는 집적 회로 및 그것을 포함하는 반도체 패키지를 제공한다.The technical idea of the present invention relates to an integrated circuit having bump pads and a semiconductor package including the same, and to provide an integrated circuit including an arrangement of bump pads for a plurality of inputs and outputs of the integrated circuit and a semiconductor package including the same.

상기와 같은 목적을 달성하기 위하여, 본 발명의 기술적 사상의 일측면에 따른 집적 회로는 복수의 범프(bump)들이 배치되는 상면을 가질 수 있고, 상기 집적 회로의 신호 라인들 또는 전력 라인들과 각각 연결되고 상기 집적 회로의 내에서 행으로 배열된 복수의 본드(bond) 패드들, 및 상기 복수의 범프들이 부착되도록 상기 상면으로 노출되고 상기 복수의 본드 패드들과 각각 전기적으로 연결된 복수의 범프 패드들을 포함할 수 있다. 상기 복수의 범프 패드들은 신호 무결성 및 전력 무결성에 기초하여 상기 본드 패드들의 행과 평행한 적어도 2개의 행들로서 배열될 수 있다.In order to achieve the above object, an integrated circuit according to an aspect of the inventive concept may have a top surface on which a plurality of bumps are disposed, and each of the signal lines or power lines of the integrated circuit. a plurality of bond pads connected and arranged in a row in the integrated circuit, and a plurality of bump pads exposed to the upper surface so as to be attached to the plurality of bumps and electrically connected to the plurality of bond pads respectively; may include The plurality of bump pads may be arranged as at least two rows parallel to the row of bond pads based on signal integrity and power integrity.

발명의 기술적 사상의 일측면에 따른 집적 회로는 복수의 범프(bump)들이 배치되는 상면을 가질 수 있고, 상기 집적 회로의 신호 라인들 또는 전력 라인들과 각각 연결되고 상기 집적 회로의 내에서 서로 평행한 제1 및 제2 행들로서 각각 배열된 제1 및 제2 본드(bond) 패드들, 및 상기 복수의 범프들이 부착되도록 상기 상면으로 노출된 복수의 범프 패드들을 포함할 수 있다. 상기 복수의 범프 패드들은 상기 제1 본드 패드들과 전기적으로 연결되고 신호 무결성 및 전력 무결성에 기초하여 상기 제1 행과 평행한 적어도 2개의 행들로서 배열된 제1 범프 패드들, 및 상기 제2 본드 패드들과 전기적으로 연결되고 신호 무결성 및 전력 무결성에 기초하여 상기 제2 행과 평행한 적어도 2개의 행들로서 배열된 제2 범프 패드들로서 구성될 수 있다.An integrated circuit according to an aspect of the inventive concept may have a top surface on which a plurality of bumps are disposed, respectively connected to signal lines or power lines of the integrated circuit, and parallel to each other in the integrated circuit It may include first and second bond pads respectively arranged as one first and second rows, and a plurality of bump pads exposed to the upper surface so that the plurality of bumps are attached. the plurality of bump pads are electrically connected to the first bond pads and arranged as at least two rows parallel to the first row based on signal integrity and power integrity, and the second bond pads and second bump pads electrically connected to the pads and arranged as at least two rows parallel to the second row based on signal integrity and power integrity.

본 개시의 기술적 사상에 따라 범프 패드들의 배치를 가지는 집적 회로는, 패드를 통해서 이동하는 신호 및 전력의 무결성을 향상시킬 수 있다.An integrated circuit having an arrangement of bump pads according to the spirit of the present disclosure may improve the integrity of signals and power moving through the pads.

또한, 본 개시의 기술적 사상에 따른 적 회로는 다수의 패드들을 제공함으로써, 다양한 집적 회로들을 하나의 패키지에 담을 수 있는 것을 가능하게 한다.In addition, the integrated circuit according to the technical spirit of the present disclosure provides a plurality of pads, thereby enabling various integrated circuits to be contained in one package.

도 1은 본 개시의 예시적 실시예에 따른 반도체 패키지를 개략적으로 나타내는 도면이다.
도 2는 본 개시의 예시적 실시예에 따른 집적 회로의 일부의 단면을 개략적으로 나타내는 도면이다.
도 3a 및 도 3b는 본 개시의 예시적 실시예에 따라 집적 회로의 예시들의 평면도들을 나타내는 도면들이다.
도 4a 내지 도 4c는 본 개시의 예시적 실시예들에 따라 배열된 본드 패드들 및 범프 패드들을 도시하는 도면들이다.
도 5는 본 개시의 예시적 실시예에 따라 배열된 본드 패드들 및 범프 패드들을 도시하는 도면이다.
도 6a 및 도 6b는 본 개시의 예시적 실시예에 따라 배열된 본드 패드들 및 범프 패드들을 도시하는 도면이다.
도 7a 및 도 7b는 본 개시의 예시적 실시예에 따라 배열된 본드 패드들 및 범프 패드들을 도시하는 도면이다.
도 8은 본 개시의 예시적 실시예에 따라 배열된 본드 패드들 및 범프 패드들을 도시하는 도면이다.
도 9는 본 개시의 예시적 실시예에 따라 배열된 본드 패드들 및 범프 패드들을 도시하는 도면이다.
도 10a 및 도 10b는 본 개시의 예시적 실시예에 따라 배열된 본드 패드들 및 범프 패드들을 도시하는 도면들이다.
도 11은 본 개시의 예시적 실시예에 따른 집적 회로를 포함하는 반도체 웨이퍼를 나타내는 도면이다.
도 12는 본 개시의 예시적 실시예에 따른 집적 회로의 예시를 나타내는 도면이다.
도 13은 본 개시의 예시적 실시예에 따른 컴퓨팅 시스템을 도시하는 블록도이다.1 is a diagram schematically illustrating a semiconductor package according to an exemplary embodiment of the present disclosure.
2 is a diagram schematically illustrating a cross-section of a portion of an integrated circuit according to an exemplary embodiment of the present disclosure.
3A and 3B are diagrams illustrating top views of examples of an integrated circuit according to an exemplary embodiment of the present disclosure.
4A-4C are diagrams illustrating bond pads and bump pads arranged in accordance with exemplary embodiments of the present disclosure.
5 is a diagram illustrating bond pads and bump pads arranged according to an exemplary embodiment of the present disclosure.
6A and 6B are diagrams illustrating bond pads and bump pads arranged according to an exemplary embodiment of the present disclosure.
7A and 7B are diagrams illustrating bond pads and bump pads arranged according to an exemplary embodiment of the present disclosure.
8 is a diagram illustrating bond pads and bump pads arranged according to an exemplary embodiment of the present disclosure.
9 is a diagram illustrating bond pads and bump pads arranged according to an exemplary embodiment of the present disclosure.
10A and 10B are diagrams illustrating bond pads and bump pads arranged according to an exemplary embodiment of the present disclosure.
11 is a diagram illustrating a semiconductor wafer including an integrated circuit according to an exemplary embodiment of the present disclosure.
12 is a diagram illustrating an example of an integrated circuit according to an exemplary embodiment of the present disclosure.
13 is a block diagram illustrating a computing system according to an exemplary embodiment of the present disclosure.

이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. 본 발명의 실시 예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. The embodiments of the present invention are provided to more completely explain the present invention to those of ordinary skill in the art. Since the present invention may have various changes and may have various forms, specific embodiments will be illustrated in the drawings and described in detail. However, this is not intended to limit the present invention to the specific disclosed form, it should be understood to include all modifications, equivalents and substitutes included in the spirit and scope of the present invention. In describing each figure, like reference numerals are used for like elements. In the accompanying drawings, the dimensions of the structures are enlarged or reduced than the actual size for clarity of the present invention.

본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used in the present application are only used to describe specific embodiments, and are not intended to limit the present invention. The singular expression includes the plural expression unless the context clearly dictates otherwise. In the present application, terms such as "comprise" or "have" are intended to designate that a feature, number, step, operation, component, part, or a combination thereof described in the specification exists, but one or more other features It is to be understood that it does not preclude the possibility of the presence or addition of numbers, steps, operations, components, parts, or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in a commonly used dictionary should be interpreted as having a meaning consistent with the meaning in the context of the related art, and are not interpreted in an ideal or excessively formal meaning unless explicitly defined in the present application. .

도 1은 본 개시의 예시적 실시예에 따른 반도체 패키지(100)를 개략적으로 나타내는 도면이다. 구체적으로, 도 1은 반도체 패키지(100)의 단면을 나타내는 도면이다.1 is a diagram schematically illustrating a semiconductor package 100 according to an exemplary embodiment of the present disclosure. Specifically, FIG. 1 is a view showing a cross section of the semiconductor package 100 .

도 1을 참조하면, 반도체 패키지(100)는 패키지 기판(50) 상에 적층된 복수의 집적 회로들(10, 30)을 포함할 수 있다. 패키지 기판(50) 및 집적 회로들(10, 30)은 복수의 범프들(20, 40, 60)을 통해서 전기적으로 접속될 수 있다. 범프는 전도성 물질, 예컨대 구리(Cu)를 포함할 수 있고, 솔더 볼(solder ball)으로 지칭될 수도 있다. 도 1에 도시된 바와 같이, 범프는 패키지 기판(50), 집적 회로들(10, 30)의 에지(edge)뿐만 아니라 내측에도 배치될 수 있고, 이에 따라 다수의 상호연결들을 가능하게 할 수 있다.Referring to FIG. 1 , a semiconductor package 100 may include a plurality of integrated circuits 10 and 30 stacked on a package substrate 50 . The package substrate 50 and the integrated circuits 10 and 30 may be electrically connected through a plurality of bumps 20 , 40 , and 60 . The bump may include a conductive material, for example, copper (Cu), and may be referred to as a solder ball. As shown in FIG. 1 , the bump may be disposed on the inside as well as on the edge of the package substrate 50 , the integrated circuits 10 , 30 , thus enabling multiple interconnections. .

제1 집적 회로(10) 및 제2 집적 회로(30) 사이 전기적 접속을 위하여, 복수의 마이크로 범프들(20)이 제1 집적 회로(10) 및 제2 집적 회로(30) 사이에 배치될 수 있다. 제2 집적 회로(30) 및 패키지 기판(50) 사이 전기적 접속을 위하여, 복수의 플립-칩(flip-chip) 범프들(40)이 제2 집적 회로(30) 및 패키지 기판(50) 사이에 배치될 수 있다. 또한, 패키지 기판(50) 및 반도체 패키지(100)의 외부, 예컨대 반도체 패키지(100)가 장착되는 인쇄 회로 기판(PCB)에 형성된 패턴들 사이 전기적 접속을 위하여, 복수의 패키지 범프들(60)이 패키지 기판(50)에 부착될 수 있다. 도 1에 도시된 바와 같이, 마이크로 범프들(20), 플립-칩 범프들(40) 및 패키지 범프들(60) 순서로 범프의 크기가 증가할 수 있다. 또한, 마이크로 범프들(20)은 플립-칩 범프들(40) 및 패키지 범프들(60) 보다 높은 밀도를 가질 수 있다.For electrical connection between the first integrated circuit 10 and the second integrated circuit 30 , a plurality of micro bumps 20 may be disposed between the first integrated circuit 10 and the second integrated circuit 30 . have. For electrical connection between the second integrated circuit 30 and the package substrate 50 , a plurality of flip-chip bumps 40 are provided between the second integrated circuit 30 and the package substrate 50 . can be placed. In addition, for electrical connection between the patterns formed on the package substrate 50 and the outside of the semiconductor package 100 , for example, on a printed circuit board (PCB) on which the semiconductor package 100 is mounted, a plurality of package bumps 60 are formed. It may be attached to the package substrate 50 . As shown in FIG. 1 , the size of the bumps may increase in the order of the micro bumps 20 , the flip-chip bumps 40 , and the package bumps 60 . Also, the micro bumps 20 may have a higher density than the flip-chip bumps 40 and the package bumps 60 .

본 개시의 예시적 실시예에 따라, 제1 및 제2 집적 회로(10, 30)는 동일하거나 상이한 기능을 수행할 수 있다. 예를 들면, 제1 집적 회로(10)는 데이터를 저장하는 반도체 메모리 장치로서 휘발성 메모리 장치 또는 비휘발성 메모리 장치일 수 있고, 제2 집적 회로(30)는 데이터를 처리하는 프로세서로서 어플리케이션 프로세서(AP), 그래픽 처리 장치(graphics processing unit; GPU)등 일 수 있다. 이와 같이 복수의 집적 회로들(10, 30)이 하나의 패키지에 포함된 반도체 패키지(100)는 멀티-칩 패키지(multi-chip package; MCP) 또는 시스템 인 패키지(system in package; SIP)으로서 지칭될 수 있다. 이하에서, 제1 집적 회로(10)는 반도체 메모리 장치이고 제2 집적 회로(30)는 프로세서인 것으로서 본 개시의 예시적 실시예들이 설명되나, 본 개시의 기술적 사상은 이에 제한되지 아니한다.According to an exemplary embodiment of the present disclosure, the first and second integrated circuits 10 and 30 may perform the same or different functions. For example, the first integrated circuit 10 may be a volatile memory device or a non-volatile memory device as a semiconductor memory device for storing data, and the second integrated circuit 30 may be a data processing processor and an application processor (AP). ), a graphics processing unit (GPU), and the like. As described above, the semiconductor package 100 including the plurality of integrated circuits 10 and 30 in one package is referred to as a multi-chip package (MCP) or a system in package (SIP). can be Hereinafter, exemplary embodiments of the present disclosure will be described as the first integrated circuit 10 is a semiconductor memory device and the second integrated circuit 30 is a processor, but the technical spirit of the present disclosure is not limited thereto.

프로세서의 성능이 향상되고 메모리 장치의 저장용량이 증가함에 따라, 증가된 데이터 대역폭에 기인하여 반도체 메모리 장치로서 제1 집적 회로(10) 및 프로세서로서 제2 집적 회로(30) 사이에서 마이크로 범프들(20)의 개수가 증가할 수 있다. 또한, 제2 집적 회로(30)에서 그래픽 데이터 처리와 같이 병렬적인 데이터 처리를 고속으로 수행하게 하기 위하여, 제1 집적 회로(10) 및 제2 집적 회로(30) 사이의 상호연결들의 개수는 현저하게 증가할 수 있고, 이에 따라 마이크로 범프들(20)의 개수도 현저하게 증가할 수 있다. 예를 들면, 제1 집적 회로(10) 및 제2 집적 회로(20)는 256-비트의 데이터를 동시에 전송하기 위하여 약 400개 이상의 마이크로 범프들(20)을 통해서 전기적으로 접속될 수 있다.As the performance of the processor is improved and the storage capacity of the memory device is increased, micro bumps ( 20) can be increased. In addition, in order to enable the second integrated circuit 30 to perform parallel data processing such as graphic data processing at high speed, the number of interconnections between the first integrated circuit 10 and the second integrated circuit 30 is significant. may increase, and accordingly, the number of micro bumps 20 may also significantly increase. For example, the first integrated circuit 10 and the second integrated circuit 20 may be electrically connected through about 400 or more micro bumps 20 to simultaneously transmit 256-bit data.

증가된 개수의 마이크로 범프들(20)은 제1 집적 회로(10) 및 제2 집적 회로(30) 사이 전기적 접속의 신뢰성뿐만 아니라, 마이크로 범프들(20)을 통해서 이동하는 신호 및 전력의 무결성(integrity)에 관한 이슈를 유발할 수 있다. 제1 집적 회로(10)의 제1 영역(R1)을 도시하는 도 2를 참조하여 후술하는 바와 같이, 마이크로 범프들(20)은 제1 집적 회로(10)의 활성면(AS) 상에 형성된 범프 패드(bump pad)들 상에 부착될 수 있다. 범프 패드들은 제1 집적 회로(10)가 제조되는 반도체 공정에서 형성될 수 있고, 제1 집적 회로(10) 내에서 형성된 본드 패드(bond pad)들과 각각 전기적으로 연결될 수 있다.The increased number of micro-bumps 20 increases the reliability of the electrical connection between the first integrated circuit 10 and the second integrated circuit 30, as well as the integrity of the signal and power traveling through the micro-bumps 20. Integrity issues may arise. As will be described later with reference to FIG. 2 showing the first region R1 of the first integrated circuit 10 , the micro bumps 20 are formed on the active surface AS of the first integrated circuit 10 . It can be attached on bump pads. The bump pads may be formed in a semiconductor process in which the first integrated circuit 10 is manufactured, and may be electrically connected to bond pads formed in the first integrated circuit 10 , respectively.

본 개시의 예시적 실시예에 따라, 제1 집적 회로(10)는 신호 및 전력의 무결성에 기초하여 복수의 본드 패드들에 대하여 배열된 복수의 범프 패드들을 포함할 수 있다. 이에 따라, 제1 및 제2 집적 회로(10, 30) 사이에 이동하는 신호 및 전력의 무결성을 향상시킬 수 있고, 제1 및 제2 집적 회로(10, 30) 사이 다수의 상호연결들을 제공할 수 있다. 결과적으로, 반도체 패키지(100)에 포함되는 집적 회로들 동작 성능이 향상될 수 있고, 반도체 패키지(100)에 구현된 시스템의 성능을 향상시킬 수 있다. According to an exemplary embodiment of the present disclosure, the first integrated circuit 10 may include a plurality of bump pads arranged with respect to the plurality of bond pads based on the integrity of the signal and power. Accordingly, the integrity of the signal and power traveling between the first and second integrated circuits 10, 30 may be improved, and a plurality of interconnections between the first and second integrated circuits 10, 30 may be provided. can As a result, the operating performance of the integrated circuits included in the semiconductor package 100 may be improved, and the performance of a system implemented in the semiconductor package 100 may be improved.

이상에서, 실시예들은 제1 집적 회로(10) 및 제2 집적 회로(30) 사이에 배치된 마이크로 범프들(20)의 배열에 관하여 설명되었으나, 본 개시의 예시적 실시예들은 제2 집적 회로(30) 및 패키지 기판(50) 사이에 배치된 플립-칩 범프들(40)의 배열에도 적용될 수 있다. 예를 들면, 제1 집적 회로(10)와 유사하게, 제2 집적 회로(20)는 플립-칩 범프들(40)이 부착되는 복수의 범프 패드들을 포함할 수 있고, 복수의 범프 패드들과 각각 전기적으로 연결되고 제2 집적 회로(30) 내에서 형성된 복수의 본드 패드들을 포함할 수 있다. 제2 집적 회로(30)는 제2 집적 회로(30) 및 패키지 기판(50) 사이에서 이동하는 신호 및 전력의 무결성에 기초하여 복수의 본드 패드들에 대하여 배열된 복수의 범프 패드들을 포함할 수 있다.In the above, the embodiments have been described with respect to the arrangement of the micro bumps 20 disposed between the first integrated circuit 10 and the second integrated circuit 30 , but the exemplary embodiments of the present disclosure are based on the second integrated circuit It can also be applied to the arrangement of flip-chip bumps 40 disposed between 30 and the package substrate 50 . For example, similar to the first integrated circuit 10 , the second integrated circuit 20 may include a plurality of bump pads to which flip-chip bumps 40 are attached, the plurality of bump pads and Each may include a plurality of bond pads electrically connected and formed in the second integrated circuit 30 . The second integrated circuit 30 may include a plurality of bump pads arranged with respect to the plurality of bond pads based on the integrity of the signal and power traveling between the second integrated circuit 30 and the package substrate 50 . have.

비록 도 1은 2개의 집적 회로들(10, 30)이 반도체 패키지(100)의 패키지 기판(50) 상에 적층되는 예시를 도시하였으나, 3개 이상의 집적 회로들이 패키지 기판(50) 상에 적층될 수도 있고, 1개의 집적 회로만이 패키지 기판(50) 상에 적층될 수도 있다. 또한, 도 1은 제2 집적 회로(30)가 플립-칩 범프들(40)을 통해서 패키기 기판(50)과 전기적으로 접속하는 예시를 도시하였으나, 제2 집적 회로(30)의 패드들 중 적어도 일부와 패키지 기판(50)의 패드들 중 적어도 일부는 와이어 본딩을 통해서 전기적으로 접속될 수도 있다.Although FIG. 1 shows an example in which two integrated circuits 10 and 30 are stacked on the package substrate 50 of the semiconductor package 100 , three or more integrated circuits may be stacked on the package substrate 50 . Alternatively, only one integrated circuit may be stacked on the package substrate 50 . Also, although FIG. 1 shows an example in which the second integrated circuit 30 is electrically connected to the package substrate 50 through the flip-chip bumps 40 , among the pads of the second integrated circuit 30 , At least a portion and at least a portion of the pads of the package substrate 50 may be electrically connected through wire bonding.

도 2는 본 개시의 예시적 실시예에 따른 집적 회로의 일부의 단면을 개략적으로 나타내는 도면이다. 구체적으로, 도 2는 도 1에 도시된 제1 집적 회로(10)의 일부분인 제1 영역(R1)에 대응하는 단면을 나타내는 도면이다.2 is a diagram schematically illustrating a cross-section of a portion of an integrated circuit according to an exemplary embodiment of the present disclosure. Specifically, FIG. 2 is a diagram illustrating a cross-section corresponding to the first region R1 that is a part of the first integrated circuit 10 illustrated in FIG. 1 .

도 2를 참조하면, 제1 집적 회로(10)는 내부에 형성된 본드 패드(12) 및 활성면(AS)에 노출된 범프 패드(17)를 포함할 수 있다. 전술한 바와 같이, 범프(예컨대, 도 1의 마이크로 범프(20))는 범프 패드(17)에 부착될 수 있다. 본드 패드(12) 및 범프 패드(17)는 집적 회로(10)를 제조하는 반도체 공정에서 활성면(AS)에 대한 복수의 단계들, 예컨대 식각(etch), 퇴적(deposition) 등을 통해서 형성될 수 있다. 제1 집적 회로(10)의 범프 패드(17) 상에 전도성 물질로 구성된 범프가 형성될 수 있고, 그 다음에 제1 집적 회로(10)는 뒤집어 질 수 있다. 뒤집어진(flipped) 제1 집적 회로(10)는 다른 집적 회로(예컨대, 도 1의 제2 집적 회로(30)) 또는 패키지 기판(예컨대, 도 1의 패키지 기판(50))에 배치될 수 있고, 리플로우(reflow)에 의해서 다른 집적 회로 또는 패키지 기판과 전기적으로 접속될 수 있다.Referring to FIG. 2 , the first integrated circuit 10 may include a bond pad 12 formed therein and a bump pad 17 exposed to the active surface AS. As described above, bumps (eg, micro bumps 20 in FIG. 1 ) may be attached to bump pads 17 . The bond pad 12 and the bump pad 17 may be formed through a plurality of steps for the active surface AS in the semiconductor process of manufacturing the integrated circuit 10 , for example, etching, deposition, etc. can A bump made of a conductive material may be formed on the bump pad 17 of the first integrated circuit 10 , and then the first integrated circuit 10 may be turned over. The flipped first integrated circuit 10 may be disposed on another integrated circuit (eg, the second integrated circuit 30 of FIG. 1 ) or on a package substrate (eg, the package substrate 50 of FIG. 1 ) and , may be electrically connected to another integrated circuit or a package substrate by reflow.

도 2를 참조하면, 본드 패드(12)는 다이(11) 상에 형성될 수 있고, 다이(11)에 형성된 제1 집적 회로(10)의 신호 라인 또는 전력 라인에 전기적으로 연결될 수 있다. 다이(11) 및 본드 패드(12) 상에 보호층(passivation layer)(13)이 형성될 수 있고, 보호층(13) 상에 제1 절연층(14)이 형성될 수 있다. 제1 절연층(14) 중 본드 패드(12)의 상면에 대응하는 영역은 식각될 수 있고, 식각된 제1 절연층(14) 상에 재분배층(re-distribution layer; RDL)(15)이 형성될 수 있다. 재분배층(15)은 금속과 같은 전도성 물질로 구성될 수 있다. 재분배층(RDL)(15) 상에 제2 절연층(16)이 형성될 수 있고, 제2 절연층(16)에서 범프 패드(17)가 배치될 영역은 식각될 수 있고, 식각된 제2 절연층(16)의 영역 상에 범프 패드(17)가 형성될 수 있다. 범프 패드(17)는 UBM(under bump metallurgy)으로 지칭될 수도 있다.Referring to FIG. 2 , the bond pad 12 may be formed on the die 11 , and may be electrically connected to a signal line or a power line of the first integrated circuit 10 formed on the die 11 . A passivation layer 13 may be formed on the die 11 and the bond pad 12 , and a first insulating layer 14 may be formed on the passivation layer 13 . A region of the first insulating layer 14 corresponding to the upper surface of the bond pad 12 may be etched, and a re-distribution layer (RDL) 15 is formed on the etched first insulating layer 14 . can be formed. The redistribution layer 15 may be made of a conductive material such as a metal. A second insulating layer 16 may be formed on the redistribution layer (RDL) 15 , and a region in the second insulating layer 16 where the bump pads 17 are to be disposed may be etched, and the etched second insulating layer 16 may be etched. A bump pad 17 may be formed on the region of the insulating layer 16 . The bump pad 17 may be referred to as under bump metallurgy (UBM).

범프 패드(17)는 재분배층(15)에 형성된 패턴을 통해서 적어도 하나의 본드 패드(12)와 전기적으로 연결될 수 있다. 예를 들면, 제1 집적 회로(11)의 신호 라인에 전기적으로 연결된 본드 패드(12)는 재분배층(15)에 형성된 패턴을 통해서 하나의 범프 패드(17)와 전기적으로 연결될 수 있고, 제1 집적 회로(11)의 전력 라인에 전기적으로 연결된 본드 패드(12)는 재분배층(15)에 형성된 패턴을 통해서 범프 패드(17)를 포함하는 복수의 범프 패드들과 전기적으로 연결될 수 있다.The bump pad 17 may be electrically connected to the at least one bond pad 12 through a pattern formed on the redistribution layer 15 . For example, the bond pad 12 electrically connected to the signal line of the first integrated circuit 11 may be electrically connected to one bump pad 17 through a pattern formed in the redistribution layer 15 , and the first The bond pad 12 electrically connected to the power line of the integrated circuit 11 may be electrically connected to a plurality of bump pads including the bump pad 17 through a pattern formed in the redistribution layer 15 .

본 개시의 예시적 실시예에 따라, 집적 회로에 포함된 복수의 본드 패드들은 행으로 배열될 수 있고, 복수의 범프 패드들은 본드 패드들의 행과 평행한 적어도 2개의 행들로서 배열될 수 있다. 복수의 본드 패드들 및 범프 패드들은 재분배층에 형성된 복수의 패턴들을 통해서 각각 전기적으로 연결될 수 있다. According to an exemplary embodiment of the present disclosure, a plurality of bond pads included in the integrated circuit may be arranged in a row, and the plurality of bump pads may be arranged as at least two rows parallel to the row of bond pads. The plurality of bond pads and the bump pads may be electrically connected to each other through a plurality of patterns formed in the redistribution layer.

도 3a 및 도 3b는 본 개시의 예시적 실시예에 따라 집적 회로의 예시들의 평면도들을 나타내는 도면들이다. 구체적으로, 도 3a 및 도 3b는 메모리 장치로서 도 1의 제1 집적 회로(10)의 예시들(10a, 10b)의 평면도들을 나타낸다.3A and 3B are diagrams illustrating top views of examples of an integrated circuit according to an exemplary embodiment of the present disclosure. Specifically, FIGS. 3A and 3B show plan views of examples 10a and 10b of the first integrated circuit 10 of FIG. 1 as a memory device.

도 3a를 참조하면, 제1 집적 회로(10a)는 복수의 뱅크들(BANK1 내지 BANK4) 및 패드 영역(PAD)으로 구성될 수 있다. 복수의 뱅크들(BANK1 내지 BANK4) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀은 전력 공급이 차단되면 저장하고 있는 데이터를 소실하는 휘발성 메모리 셀 또는 전력 공급이 차단되더라도 저장하고 있는 데이터를 유지하는 비휘발성 메모리 셀일 수 있다. 예를 들면, 제1 집적 회로(10a)는 휘발성 메모리 장치로서 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM, DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR (Low Power DDR) SDRAM, GDDR (Graphic DDR) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등을 포함할 수 있다. 또한, 제1 집적 회로(10a)는 비휘발성 메모리 장치로서 EEPROM (non-volatile memory such as a Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM (Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM (Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등을 포함할 수 있다.Referring to FIG. 3A , the first integrated circuit 10a may include a plurality of banks BANK1 to BANK4 and a pad area PAD. Each of the plurality of banks BANK1 to BANK4 may include a plurality of memory cells. The memory cell may be a volatile memory cell that loses stored data when power supply is cut off, or a nonvolatile memory cell that retains stored data even when power supply is cut off. For example, the first integrated circuit 10a is a volatile memory device, such as a dynamic random access memory (DRAM), a static random access memory (SRAM), a mobile DRAM, a DDR SDRAM (double data rate synchronous dynamic random access memory), an LPDDR ( Low Power DDR) SDRAM, GDDR (Graphic DDR) SDRAM, RDRAM (Rambus Dynamic Random Access Memory), and the like. In addition, the first integrated circuit 10a is a non-volatile memory device, such as a non-volatile memory (EEPROM) such as a Electrically Erasable Programmable Read-Only Memory, flash memory, PRAM (Phase Change Random Access Memory), RRAM. (Resistance Random Access Memory), NFGM (Nano Floating Gate Memory), PoRAM (Polymer Random Access Memory), MRAM (Magnetic Random Access Memory), FRAM (Ferroelectric Random Access Memory), and the like may be included.

패드 영역(PAD)은 복수의 뱅크들(BANK1 내지 BANK4)에 포함된 복수의 메모리 셀들을 엑세스하기 위한 신호들 및 제1 집적 회로(10a)에 공급되는 전력을 위한 복수의 본드 패드들(예컨대, 도 2의 본드 패드(17))을 포함할 수 있다. 뱅크는 병렬적으로 데이터를 기입(write)하거나 독출(read)할 수 있는 단위에 대응할 수 있고, 상이한 뱅크들에 저장된 데이터는 병렬적으로 독출될 수 있고, 데이터는 상이한 뱅크들에 병렬적으로 기입할 수 있다. 이에 따라, 도 3a에 도시된 바와 같이, 패드 영역(PAD)은 복수의 뱅크들(BANK1 내지 BANK4) 각각에 대하여 본드 패드들을 제공하기 위하여, X축 방향으로 연장된 모양을 취할 수 있고, 패드 영역(PAD)에 포함된 본드 패드들은 적어도 하나의 행으로 배열될 수 있다.The pad area PAD includes a plurality of bond pads (eg, for signals for accessing a plurality of memory cells included in the plurality of banks BANK1 to BANK4 ) and power supplied to the first integrated circuit 10a . The bond pad 17 of FIG. 2) may be included. A bank may correspond to a unit capable of writing or reading data in parallel, data stored in different banks may be read in parallel, and data may be written in parallel to different banks can do. Accordingly, as shown in FIG. 3A , the pad area PAD may take a shape extending in the X-axis direction to provide bond pads to each of the plurality of banks BANK1 to BANK4, and the pad area The bond pads included in the PAD may be arranged in at least one row.

도 3b를 참조하면, 집적 회로(10b)는 복수의 뱅크들(BANK1 내지 BANK4) 및 2개의 패드 영역들(PAD1, PAD2)로 구성될 수 있다. 도 3a의 집적 회로(10a)와 비교할 때, 도 3b의 집적 회로(10b)는 분리된 패드 영역들(PAD1, PAD2)을 포함할 수 있고, 패드 영역들(PAD1, PAD2) 각각은 복수의 뱅크들(BANK1 내지 BANK4) 중 대응하는 뱅크에 본드 패드들을 제공할 수 있다. 예를 들면, 제1 패드 영역(PAD1)은 제1 및 제2 뱅크들(BANK1, BANK2)에 본드 패드들을 제공할 수 있고, 제2 패드 영역(PAD2)은 제3 및 제4 뱅크들(BANK3, BANK4)에 본드 패드들을 제공할 수 있다. 도 3a의 패드 영역(PAD)과 유사하게, 제 3b의 제1 및 제2 패드 영역(PAD1, PAD2) 또한 X축 방향으로 연장된 모양을 취할 수 있고, 제1 및 제2 패드 영역들(PAD1, PAD2)에 포함된 패드들은 적어도 하나의 행으로 각각 배열될 수 있다.Referring to FIG. 3B , the integrated circuit 10b may include a plurality of banks BANK1 to BANK4 and two pad regions PAD1 and PAD2 . Compared to the integrated circuit 10a of FIG. 3A , the integrated circuit 10b of FIG. 3B may include separate pad regions PAD1 and PAD2 , each of the pad regions PAD1 and PAD2 having a plurality of banks. Bond pads may be provided to a corresponding bank among the ones BANK1 to BANK4. For example, the first pad area PAD1 may provide bond pads to the first and second banks BANK1 and BANK2 , and the second pad area PAD2 may include the third and fourth banks BANK3 . , BANK4) can be provided with bond pads. Similar to the pad area PAD of FIG. 3A , the first and second pad areas PAD1 and PAD2 of 3b may also take a shape extending in the X-axis direction, and the first and second pad areas PAD1 , PAD2) may be respectively arranged in at least one row.

이하의 도면들은, 본 개시의 다양한 실시예들에 따라 배열된 복수의 본드 패드들 및 범프 패드들, 그리고 재분배층에 형성된 복수의 패턴들을 도시할 것이다. 이하의 도면들은 복수의 본드 패드들 및 범프 패드들 중 일부를 도시하고, 각 도면들에 도시된 바와 같은 방식으로 본드 패드들 및 범프 패드들이 배열될 수 있다.The following drawings will illustrate a plurality of bond pads and bump pads arranged in accordance with various embodiments of the present disclosure, and a plurality of patterns formed in the redistribution layer. The following figures show some of a plurality of bond pads and bump pads, and the bond pads and bump pads may be arranged in the same manner as shown in each figure.

도 4a 내지 도 4c는 본 개시의 예시적 실시예들에 따라 배열된 본드 패드들 및 범프 패드들을 도시하는 도면들이다. 구체적으로, 도 4a 내지 4c는 본드 패드들의 행을 기준으로 일측에 배열된 범프 패드들을 포함하는 예시들을 나타낸다. 즉, 도 4a는 범프 패드들이 2개의 행들로서 배열된 예시를 나타내고, 도 4b는 범프 패드들이 3개의 행들로서 배열된 예시를 나타내고, 도 4c는 범프 패드들이 4개의 행들로서 배열된 예시를 나타낸다.4A-4C are diagrams illustrating bond pads and bump pads arranged in accordance with exemplary embodiments of the present disclosure. Specifically, FIGS. 4A to 4C show examples including bump pads arranged on one side based on a row of bond pads. That is, FIG. 4A shows an example in which the bump pads are arranged in two rows, FIG. 4B shows an example in which the bump pads are arranged in three rows, and FIG. 4C shows an example in which the bump pads are arranged in four rows.

범프 패드에 부착되는 범프에 기인하여, 범프 패드들 사이의 간격은 본드 패드들 사이의 간격보다 클 수 있다. 즉, 도 4a를 참조하면, 범프 패드들의 피치(pitch)인 D4a_2 및 D4a_3는 본드 패드들의 피치인 D4a_1보다 클 수 있다. 집적 회로에서 본드 패드들의 최소 피치 및 범프 패드들의 최소 피치가 규정될 수 있고, 각각 본드 피치(bond pitch) 및 범프 피치(bump pitch)라고 지칭될 수 있다. 예를 들면, 본드 피치는 40 μm일 수 있고, 범프 피치는 80 μm일 수 있다.Due to the bumps attached to the bump pads, the spacing between the bump pads may be greater than the spacing between the bond pads. That is, referring to FIG. 4A , the pitches D4a_2 and D4a_3 of the bump pads may be greater than the pitch of the bond pads D4a_1. In an integrated circuit, a minimum pitch of bond pads and a minimum pitch of bump pads may be defined, and may be referred to as bond pitch and bump pitch, respectively. For example, the bond pitch may be 40 μm and the bump pitch may be 80 μm.

신호 및 전력의 무결성은 신호 및 전력이 이동하는 경로에 의존할 수 있다. 예를 들면, 신호 및 전력의 무결성(integrity)은 인접한 신호 경로 또는 전력 경로를 통해서 이동하는 신호 또는 전력과의 커플링(coupling)에 의해서 악화될 수 있고, 커플링은 인접한 신호 경로 또는 전력 경로와의 간격(space)이 작을수록 그리고 인접하게 이동하는 거리가 길수록 심화될 수 있다. 또한, 신호 및 전력의 무결성(integrity)은 신호 및 전력이 이동하는 경로의 길이가 길수록 악화될 수 있다. 본 개시의 예시적 실시예에 따라, 신호 또는 전력이 이동하는 경로의 길이가 감소되고 인접한 신호 경로 또는 전력 경로와의 간격이 증가하도록, 본드 패드들 및 범프 패들은 배열될 수 있다. 또한, 인접한 2개의 본드 패드들은 집적 회로의 신호 라인 및 전력 라인에 각각 연결됨으로써 신호 경로 및 전력 경로가 교번적으로 배치될 수 있고, 이에 따라 신호의 무결성이 향상될 수 있다.The integrity of signals and power may depend on the paths the signals and power travel. For example, the integrity of a signal and power may be degraded by coupling with a signal or power traveling through an adjacent signal path or power path, and the coupling may be compromised with an adjacent signal path or power path. The smaller the space of , and the longer the distance to move adjacent to each other, the deeper it may be. In addition, the integrity of signals and power may deteriorate as the length of the path along which signals and power travel increases. According to an exemplary embodiment of the present disclosure, bond pads and bump paddles may be arranged such that a length of a path through which a signal or power travels is reduced and a distance from an adjacent signal path or power path is increased. In addition, two adjacent bond pads are respectively connected to the signal line and the power line of the integrated circuit, so that the signal path and the power path may be alternately disposed, and thus signal integrity may be improved.

도 4a를 참조하면, 범프 패드들은 본드 패드들의 행(ROW0)을 기준으로 일측에서 본드 패드들의 행(ROW0)에 평행한 2개의 행들(ROW1, ROW2)로서 배열될 수 있다. 인접한 2개의 본드 패드들에 전기적으로 연결된 2개의 범프 패드들은, 2개의 행들(ROW1, ROW2) 중 상이한 행들에 각각 배열될 수 있다. 예를 들면, 2개의 범프 패드들(MP1, MP2)은 재분배층 패턴들(P1, P2)를 통해서 인접한 2개의 본드 패드들(NP1, NP2)과 각각 전기적으로 연결될 수 있고, 제1 및 제2 행(ROW1, ROW2)에 각각 배열될 수 있다. 거리 D4a_2가 범프 피치 이상이 되도록, 제1 및 제2 행(ROW1, ROW2)의 간격이 결정될 수 있다. 도 4a의 예시에서, 범프 피치는 본드 피치의 2배 이하일 수 있다.Referring to FIG. 4A , the bump pads may be arranged as two rows ROW1 and ROW2 parallel to the row ROW0 of the bond pads at one side with respect to the row ROW0 of the bond pads. Two bump pads electrically connected to two adjacent bond pads may be respectively arranged in different ones of the two rows ROW1 and ROW2. For example, the two bump pads MP1 and MP2 may be electrically connected to two adjacent bond pads NP1 and NP2 through the redistribution layer patterns P1 and P2, respectively, and first and second It can be arranged in rows (ROW1, ROW2), respectively. The distance between the first and second rows ROW1 and ROW2 may be determined such that the distance D4a_2 is equal to or greater than the bump pitch. In the example of FIG. 4A , the bump pitch may be less than or equal to twice the bond pitch.

본 개시의 예시적 실시예에 따라, 재분배층에 형성된 패턴은 본드 패드와 범프 패드를 일직선으로 연결할 수 있고, 재분배층에 형성된 패턴은 본드 패드의 행과 수직일 수 있다. 즉, 도 4a에 도시된 바와 같이, 패턴들(P1, P2)은 본드 패드들(NP1, NP2)와 범프 패드들(MP1, MP2)을 일직선으로 각각 연결할 수 있고, 본드 패드들의 행(ROW0)에 수직일 수 있다. 또한, 신호의 무결성을 위하여, 인접한 2개의 본드 패드들(NP1, NP2)은 신호 라인 및 전력 라인에 각각 순서대로 연결되거나, 전력 라인 및 신호 라인에 각각 순서대로 연결될 수 있다.According to an exemplary embodiment of the present disclosure, the pattern formed on the redistribution layer may connect the bond pad and the bump pad in a straight line, and the pattern formed on the redistribution layer may be perpendicular to the row of bond pads. That is, as shown in FIG. 4A , the patterns P1 and P2 may connect the bond pads NP1 and NP2 and the bump pads MP1 and MP2 in a straight line, respectively, and a row of bond pads ROW0 . may be perpendicular to Also, for signal integrity, the two adjacent bond pads NP1 and NP2 may be sequentially connected to a signal line and a power line, respectively, or may be sequentially connected to a power line and a signal line, respectively.

도 4b를 참조하면, 범프 패드들은 본드 패드들의 행(ROW0)을 기준으로 일측에서 본드 패드들의 행(ROW0)에 평행한 3개의 행들(ROW1 내지 ROW3)로서 배열될 수 있다. 3개의 범프 패드들(MP1, MP2, MP3)은 순차적인 3개의 본드 패드들(NP1, NP2, NP3)에 각각 전기적으로 연결될 수 있고, 제1 내지 제3 행(ROW1 내지 ROW3)에 각각 배열될 수 있다. 범프 패드 및 인접한 행에 배열된 범프 패드 사이의 거리가 범프 피치 이상이 되도록, 제1 내지 제3 행(ROW1 내지 ROW3)들 사이의 간격들이 결정될 수 있다. 예를 들면, 거리 D4b가 범프 피치 이상이 되도록, 제1 및 제2 행(ROW1, ROW2)의 간격이 결정될 수 있다.Referring to FIG. 4B , the bump pads may be arranged as three rows ROW1 to ROW3 parallel to the row ROW0 of the bond pads at one side with respect to the row ROW0 of the bond pads. The three bump pads MP1 , MP2 , and MP3 may be electrically connected to the three sequential bond pads NP1 , NP2 , and NP3 , respectively, and are respectively arranged in the first to third rows ROW1 to ROW3 . can Intervals between the first to third rows ROW1 to ROW3 may be determined such that a distance between the bump pad and the bump pads arranged in an adjacent row is equal to or greater than the bump pitch. For example, the spacing between the first and second rows ROW1 and ROW2 may be determined such that the distance D4b is equal to or greater than the bump pitch.

도 4c를 참조하면, 범프 패드들은 본드 패드들의 행(ROW0)을 기준으로 일측에서 본드 패드들의 행(ROW0)에 평행한 4개의 행들(ROW1 내지 ROW4)로서 배열될 수 있다. 4개의 범프 패드들(MP1, MP2, MP3, MP4)은 순차적인 4개의 본드 패드들(NP1, NP2, NP3, NP4)에 각각 전기적으로 연결될 수 있고, 제1 내지 제4 행(ROW1 내지 ROW4)에 각각 배열될 수 있다. 범프 패드 및 인접한 행에 배열된 범프 패드 사이의 거리가 범프 피치 이상이 되도록, 제1 내지 제4 행(ROW1 내지 ROW4)들 사이의 간격들이 결정될 수 있다. 예를 들면, 거리 D4c가 범프 피치 이상이 되도록, 제1 및 제2 행(ROW1, ROW2)의 간격이 결정될 수 있다.Referring to FIG. 4C , the bump pads may be arranged as four rows ROW1 to ROW4 parallel to the row ROW0 of the bond pads at one side based on the row ROW0 of the bond pads. The four bump pads MP1, MP2, MP3, and MP4 may be electrically connected to the four sequential bond pads NP1, NP2, NP3, and NP4, respectively, and the first to fourth rows ROW1 to ROW4. can be arranged in each. Intervals between the first to fourth rows ROW1 to ROW4 may be determined such that a distance between the bump pad and the bump pads arranged in an adjacent row is equal to or greater than the bump pitch. For example, the spacing between the first and second rows ROW1 and ROW2 may be determined such that the distance D4c is equal to or greater than the bump pitch.

도 5는 본 개시의 예시적 실시예에 따라 배열된 본드 패드들 및 범프 패드들을 도시하는 도면이다. 구체적으로, 도 5는 2개의 행들로서 배열되고, 본드 패드들의 행을 기준으로 양측에 배열된 범프 패드들을 포함하는 예시를 나타낸다. 5 is a diagram illustrating bond pads and bump pads arranged according to an exemplary embodiment of the present disclosure. Specifically, FIG. 5 shows an example including bump pads arranged as two rows and arranged on both sides based on the row of bond pads.

본 개시의 예시적 실시예에 따라, 2개 이상의 행들로서 배열된 범프 패드들은 본드 패드들의 행을 기준으로 양측에 배열될 수 있다. 즉, 범프 패드들의 2개 이상의 행들 사이에 본드 패드들의 행이 위치하도록 범프 패드들이 배열될 수 있다. 도 5를 참조하면, 범프 패드들은 본드 패드들의 행(ROW0)에 평행한 2개의 행들(ROW1, ROW2)로서 배열될 수 있고, 2개의 행들(ROW1, ROW2) 사이에 본드 패드들의 행(ROW0)이 위치할 수 있다. 도 4a 내지 도 4c에 도시된 예시들과 비교할 때, 도 5에 도시된 예시에서 본드 패드들 및 범퍼 패드들을 연결하는 패턴의 길이는 감소할 수 있고, 인접한 패턴들 사이의 간격은 증가할 수 있다. 이하에서, 도 5 내지 도 7b는 본드 패드들의 행을 기준으로 양측에 배열된 범프 패드들을 포함하는 예시들을 나타낸다.According to an exemplary embodiment of the present disclosure, bump pads arranged as two or more rows may be arranged on both sides of the row of bond pads. That is, the bump pads may be arranged such that a row of bond pads is located between two or more rows of bump pads. Referring to FIG. 5 , the bump pads may be arranged as two rows ROW1 and ROW2 parallel to a row ROW0 of bond pads, and a row ROW0 of bond pads between the two rows ROW1 and ROW2. This can be located Compared with the examples shown in FIGS. 4A to 4C , in the example shown in FIG. 5 , the length of the pattern connecting the bond pads and the bumper pads may decrease, and the spacing between adjacent patterns may increase. . Hereinafter, FIGS. 5 to 7B show examples including bump pads arranged on both sides based on a row of bond pads.

도 5를 참조하면, 2개의 범프 패드들(MP1, MP2)은 인접한 2개의 본드 패드들(NP1, NP2)에 각각 전기적으로 연결될 수 있고, 제1 및 제2 행(ROW1, ROW2)에 각각 배열될 수 있다. 도 5의 예시에서, 범프 피치는 본드 피치의 2배 이하일 수 있다. 즉, 거리 D5는 본드 패드들의 피치의 2배일 수 있다.Referring to FIG. 5 , two bump pads MP1 and MP2 may be electrically connected to two adjacent bond pads NP1 and NP2, respectively, and are arranged in first and second rows ROW1 and ROW2, respectively. can be In the example of FIG. 5 , the bump pitch may be less than or equal to twice the bond pitch. That is, the distance D5 may be twice the pitch of the bond pads.

도 6a 및 도 6b는 본 개시의 예시적 실시예에 따라 배열된 본드 패드들 및 범프 패드들을 도시하는 도면이다. 구체적으로, 도 6a 및 도 6b는 3개의 행들로서 배열되고, 본드 패드들의 행을 기준으로 양측에 배열된 범프 패드들을 포함하는 예시들을 나타낸다.6A and 6B are diagrams illustrating bond pads and bump pads arranged according to an exemplary embodiment of the present disclosure. Specifically, FIGS. 6A and 6B show examples including bump pads arranged as three rows and arranged on both sides based on the row of bond pads.

도 6a 및 도 6b에 도시된 바와 같이, 본드 패드들의 행(ROW0)에 대하여 복수의 범프 패드들은 3개의 행들(ROW1 내지 ROW3)로서 배열될 수 있고, 3개의 행들(ROW1 내지 ROW3) 사이에 본드 패드들의 행(ROW0)이 위치할 수 있다. 도 6a 및 도 6b는 순차적인 본드 패드들에 연결된 범프 패드들이 배열되는 행들의 순서가 서로 상이한 예시들을 각각 나타낸다.6A and 6B , for a row ROW0 of bond pads, a plurality of bump pads may be arranged as three rows ROW1 to ROW3, and a bond between the three rows ROW1 to ROW3 is provided. A row of pads ROW0 may be located. 6A and 6B respectively show examples in which the order of rows in which bump pads connected to sequential bond pads are arranged is different from each other.

도 6a를 참조하면, 3개의 범프 패드들(MP1, MP2, MP3)은 순차적인 3개의 본드 패드들(NP1, NP2, NP3)에 각각 전기적으로 연결될 수 있고, 제1, 제2 및 제3 행들(ROW1, ROW2, ROW3)에 순서대로 각각 배열될 수 있다. 본드 패드들의 행(ROW0)의 일측에서 2개의 상이한 행들(ROW2, ROW3)에 각각 배열된 범프 패드들 사이의 거리 D6a는 범프 피치 이상일 수 있다.Referring to FIG. 6A , the three bump pads MP1 , MP2 , and MP3 may be electrically connected to the three sequential bond pads NP1 , NP2 , and NP3 respectively, and are arranged in first, second, and third rows. It can be arranged in (ROW1, ROW2, ROW3) in order, respectively. The distance D6a between the bump pads respectively arranged in two different rows ROW2 and ROW3 on one side of the row ROW0 of the bond pads may be equal to or greater than the bump pitch.

도 6b를 참조하면, 3개의 범프 패드들(MP1, MP2, MP3)은 순차적인 3개의 본드 패드들(NP1, NP2, NP3)에 각각 전기적으로 연결될 수 있고, 제1, 제3 및 제2 행들(ROW1, ROW3, ROW2) 각각에 순서대로 배열될 수 있다. 도 6a의 예시와 유사하게, 본드 패드들의 행(ROW0)의 일측에서 2개의 상이한 행들(ROW2, ROW3)에 각각 배열된 범프 패드들 사이의 거리 D6b는 범프 피치 이상일 수 있다.Referring to FIG. 6B , the three bump pads MP1 , MP2 , and MP3 may be electrically connected to the three sequential bond pads NP1 , NP2 , and NP3 , respectively, in first, third, and second rows (ROW1, ROW3, ROW2) can be arranged in each order. Similar to the example of FIG. 6A , the distance D6b between the bump pads respectively arranged in two different rows ROW2 and ROW3 on one side of the row ROW0 of the bond pads may be equal to or greater than the bump pitch.

도 7a 및 도 7b는 본 개시의 예시적 실시예에 따라 배열된 본드 패드들 및 범프 패드들을 도시하는 도면이다. 구체적으로, 도 7a 및 도 7b는 4개의 행들로서 배열되고, 본드 패드들의 행을 기준으로 양측에 배열된 범프 패드들을 포함하는 예시들을 나타낸다.7A and 7B are diagrams illustrating bond pads and bump pads arranged according to an exemplary embodiment of the present disclosure. Specifically, FIGS. 7A and 7B show examples including bump pads arranged as four rows and arranged on both sides based on the row of bond pads.

도 7a 및 도 7b에 도시된 바와 같이, 본드 패드들의 행(ROW0)에 대하여 복수의 범프 패드들은 4개의 행들(ROW1 내지 ROW4)로서 배열될 수 있고, 4개의 행들(ROW1 내지 ROW4) 사이에 본드 패드들의 행(ROW0)이 위치할 수 있다. 도 7a 및 도 7b는 순차적인 본드 패드들에 연결된 범프 패드들이 배열되는 행들의 순서가 서로 상이한 예시들을 각각 나타낸다.7A and 7B , for a row of bond pads ROW0, a plurality of bump pads may be arranged as four rows ROW1 to ROW4, and a bond between the four rows ROW1 to ROW4 is provided. A row of pads ROW0 may be located. 7A and 7B respectively show examples in which the order of rows in which bump pads connected to sequential bond pads are arranged is different from each other.

도 7a를 참조하면, 4개의 범프 패드들(MP1, MP2, MP3, MP4)은 순차적인 4개의 본드 패드들(NP1, NP2, NP3, NP4)에 각각 전기적으로 연결될 수 있고, 제1, 제3, 제2 및 제4 행들(ROW1, ROW3, ROW2, ROW4)에 순서대로 각각 배열될 수 있다. 본드 패드들의 행(ROW0)의 일측에서 2개의 상이한 행들(ROW3, ROW4)에 각각 배열된 범프 패드들 사이의 피치인 D7a는 범프 피치 이상일 수 있다. 또한, 순차적인 4개의 본드 패드들(NP1, NP2, NP3, NP4)은 집적 회로의 신호 라인, 전력 라인, 신호 라인 및 전력 라인에 각각 순서대로 연결될 수 있다.Referring to FIG. 7A , the four bump pads MP1 , MP2 , MP3 , and MP4 may be electrically connected to the sequential four bond pads NP1 , NP2 , NP3 and NP4 , respectively, and the first and third , may be sequentially arranged in the second and fourth rows ROW1, ROW3, ROW2, and ROW4, respectively. D7a, which is a pitch between bump pads respectively arranged in two different rows ROW3 and ROW4 on one side of the row ROW0 of the bond pads, may be equal to or greater than the bump pitch. Also, the four sequential bond pads NP1 , NP2 , NP3 , and NP4 may be sequentially connected to a signal line, a power line, a signal line, and a power line of the integrated circuit, respectively.

도 7b를 참조하면, 4개의 범프 패드들(MP1, MP2, MP3, MP4)은 순차적인 4개의 본드 패드들(NP1, NP2, NP3, NP4)에 각각 전기적으로 연결될 수 있고, 제1, 제4, 제2 및 제3 행들(ROW1, ROW4, ROW2, ROW3)에 순서대로 각각 배열될 수 있다. 본드 패드들의 행(ROW0)의 일측에서 2개의 상이한 행들(ROW3, ROW4)에 각각 배열된 범프 패드들의 피치인 D7b는 범프 피치 이상일 수 있다.Referring to FIG. 7B , the four bump pads MP1 , MP2 , MP3 , and MP4 may be electrically connected to the sequential four bond pads NP1 , NP2 , NP3 and NP4 , respectively, and first and fourth , may be sequentially arranged in the second and third rows ROW1, ROW4, ROW2, and ROW3, respectively. The pitch D7b of the bump pads respectively arranged in two different rows ROW3 and ROW4 at one side of the row ROW0 of the bond pads may be equal to or greater than the bump pitch.

도 8은 본 개시의 예시적 실시예에 따라 배열된 본드 패드들 및 범프 패드들을 도시하는 도면이다. 구체적으로, 도 8은 2개의 행들로서 배열된 본드 패드들 및 4개의 행들로서 배열된 범프 패드들을 포함하는 예시를 나타낸다.8 is a diagram illustrating bond pads and bump pads arranged according to an exemplary embodiment of the present disclosure. Specifically, FIG. 8 shows an example including bond pads arranged as two rows and bump pads arranged as four rows.

본 개시의 예시적 실시예에 따라, 본드 패드들은 2개 이상의 평행한 행들로서 배열될 수 있다. 도 3a 및 도 3b를 참조하여 전술한 바와 같이, 본드 패드들을 포함하는 패드 영역(PAD)은 X축 방향으로 길게 형성될 수 있고, 복수의 뱅크들(BANK1 내지 BANK4) 각각에 대응하는 본드 패드들은 복수의 뱅크들(BANK1 내지 BANK4)와 인접하게 패드 영역(PAD) 내에서 배치될 수 있다. 본드 피치를 만족하면서 복수의 뱅크들(BANK1 내지 BANK4) 각각의 데이터 라인들에 대응하기 위하여, 복수의 본드 패드들은 2개 이상의 행들로서 배열될 수 있다. 본드 패드들의 행들의 간격, 예컨대 도 8의 길이 D8_1은 패드 영역(PAD)에서 본드 패드들의 행들의 개수 및/또는 본드 패드들의 하나의 행에 대응하여 배치되는 범프 패드들의 행들의 개수(예컨대, 도 8에서는 2, 도 9에서는 3, 도 10a 및 도 10b에서는 4)에 기초하여 결정될 수 있다.According to an exemplary embodiment of the present disclosure, the bond pads may be arranged as two or more parallel rows. As described above with reference to FIGS. 3A and 3B , the pad area PAD including the bond pads may be formed to be long in the X-axis direction, and the bond pads corresponding to each of the plurality of banks BANK1 to BANK4 are It may be disposed in the pad area PAD adjacent to the plurality of banks BANK1 to BANK4 . In order to satisfy the bond pitch and correspond to the data lines of each of the plurality of banks BANK1 to BANK4, the plurality of bond pads may be arranged in two or more rows. The spacing of the rows of bond pads, for example, the length D8_1 in FIG. 8 , is the number of rows of bond pads in the pad area PAD and/or the number of rows of bump pads disposed to correspond to one row of bond pads (eg, in FIG. It may be determined based on 2 in 8 , 3 in FIG. 9 , and 4 in FIGS. 10A and 10B .

이하의 도면들에서, 2개의 평행한 행들로서 배열된 본드 패드들이 도시되나, 본 개시의 기술적 사상은 이에 제한되지 아니한다. 즉, 본 개시의 도면들에 도시된 예시들이 반복적으로 사용되는 경우, 3개 이상의 평행한 행들로서 배열된 본드 패드들 및 그러한 본드 패드들에 따라 배열된 범프 패드들이 실현 가능한 점은 이해될 것이다.In the drawings below, bond pads arranged as two parallel rows are shown, but the spirit of the present disclosure is not limited thereto. That is, when the examples shown in the drawings of the present disclosure are repeatedly used, it will be understood that bond pads arranged as three or more parallel rows and bump pads arranged according to such bond pads are feasible.

도 8을 참조하면, 본드 패드들의 하위 행(ROW10)을 기준으로 양측에 각각 위치하는 2개의 행들(ROW11, ROW12)을 따라서 제1 범프 패드들이 배치될 수 있고, 본드 패드들의 상위 행(ROW20)을 기준으로 양측에 각각 위치하는 2개의 행들(ROW21, ROW22)을 따라서 제2 범프 패드들이 배치될 수 있다. 즉, 본드 패드들의 하나의 행에 대하여, 범프 패드들은 도 5에 도시된 예시와 유사하게 배열될 수 있다.Referring to FIG. 8 , the first bump pads may be disposed along two rows ROW11 and ROW12 respectively positioned on both sides with respect to the lower row ROW10 of the bond pads, and the upper row ROW20 of the bond pads. The second bump pads may be disposed along two rows ROW21 and ROW22 respectively positioned on both sides based on . That is, for one row of bond pads, the bump pads may be arranged similarly to the example shown in FIG. 5 .

본드 패드들의 하위 행(ROW10)에 관하여, 2개의 제1 범프 패드들(MP11, MP12)은 인접한 2개의 본드 패드들(NP11, NP12)에 각각 전기적으로 연결될 수 있고, 2개의 상이한 행들(ROW11, ROW12)에 각각 배열될 수 있다. 또한, 본드 패드들의 상위 행(ROW20)에 관하여, 2개의 제2 범프 패드들(MP21, MP22)은 인접한 2개의 본드 패드들(NP21, NP22)에 각각 전기적으로 연결될 수 있고, 2개의 상이한 행들(ROW21, ROW22)에 각각 배열될 수 있다. 동일한 행에 배열된 범프 패드들의 피치인 D8_3 및 상이한 행들에 각각 배열된 범프 패드들의 피치인 D8_2는 범프 피치 이상일 수 있다.With respect to the lower row ROW10 of the bond pads, the two first bump pads MP11 and MP12 may be electrically connected to two adjacent bond pads NP11 and NP12, respectively, and in two different rows ROW11, ROW12) can be arranged respectively. Also, with respect to the upper row ROW20 of the bond pads, the two second bump pads MP21 and MP22 may be electrically connected to the adjacent two bond pads NP21 and NP22, respectively, and in two different rows ( It can be arranged in ROW21, ROW22) respectively. D8_3, which is a pitch of bump pads arranged in the same row, and D8_2, which is a pitch of bump pads arranged in different rows, respectively, may be equal to or greater than the bump pitch.

도 9는 본 개시의 예시적 실시예에 따라 배열된 본드 패드들 및 범프 패드들을 도시하는 도면이다. 구체적으로, 도 9는 2개의 행들로서 배열된 본드 패드들 및 6개의 행들로서 배열된 범프 패드들을 포함하는 예시를 나타낸다.9 is a diagram illustrating bond pads and bump pads arranged according to an exemplary embodiment of the present disclosure. Specifically, FIG. 9 shows an example including bond pads arranged as two rows and bump pads arranged as six rows.

도 9를 참조하면, 본드 패드들의 하위 행(ROW10)은 제1 범프 패드들의 2개의 행들(ROW12, ROW13) 사이에 위치할 수 있고, 본드 패드들의 상위 행(ROW20)은 제2 범프 패드들의 2개의 행들(ROW21, ROW22) 사이에 위치할 수 있다. 본드 패드들의 하위 행(ROW10)에 관하여, 3개의 제1 범프 패드들(MP11, MP12, MP13)은 순차적인 3개의 본드 패드들(NP11, NP12, NP13)에 각각 전기적으로 연결될 수 있고, 제1, 제3 및 제2 하위 행들(ROW11, ROW13, ROW12)에 순서대로 각각 배열될 수 있다. 또한, 본드 패드들의 상위 행(ROW20)에 관하여, 3개의 제2 범프 패드들(MP21, MP22, MP23)은 순차적인 3개의 본드 패드들(NP21, NP22, NP23)에 각각 전기적으로 연결될 수 있고, 제1, 제3 및 제2 상위 행들(ROW21, ROW23, ROW22)에 순서대로 각각 배열될 수 있다. 상이한 행들에 각각 배열된 범프 패드들의 피치인 D9_1, D9_2 및 D9_3은 범프 피치 이상일 수 있다.Referring to FIG. 9 , the lower row ROW10 of the bond pads may be positioned between the two rows ROW12 and ROW13 of the first bump pads, and the upper row ROW20 of the bond pads is 2 of the second bump pads. It can be located between rows (ROW21, ROW22). With respect to the lower row of bond pads ROW10, the three first bump pads MP11, MP12, and MP13 may be electrically connected to the sequential three bond pads NP11, NP12, and NP13, respectively, and the first , in the third and second lower rows ROW11, ROW13, and ROW12, respectively, in order. In addition, with respect to the upper row of bond pads ROW20, the three second bump pads MP21, MP22, MP23 may be electrically connected to the sequential three bond pads NP21, NP22, NP23, respectively, Each of the first, third, and second upper rows ROW21, ROW23, and ROW22 may be sequentially arranged. The pitches of bump pads respectively arranged in different rows D9_1, D9_2, and D9_3 may be equal to or greater than the bump pitch.

도 10a 및 도 10b는 본 개시의 예시적 실시예에 따라 배열된 본드 패드들 및 범프 패드들을 도시하는 도면들이다. 구체적으로, 도 10a 및 도 10b는 2개의 행들로서 배열된 본드 패드들 및 8개의 행들로서 배열된 범프 패드들을 포함하는 예시를 나타낸다.10A and 10B are diagrams illustrating bond pads and bump pads arranged according to an exemplary embodiment of the present disclosure. Specifically, FIGS. 10A and 10B show an example including bond pads arranged as two rows and bump pads arranged as eight rows.

도 10a 및 도 10b에 도시된 바와 같이, 본드 패드들의 하위 행(ROW10)에 대하여 복수의 제1 범프 패드들은 4개의 행들(ROW11 내지 ROW14)로서 배열될 수 있고, 본드 패드들의 상위 행(ROW20)에 대하여 복수의 제2 범프 패드들은 4개의 행들(ROW21 내지 ROW24)로서 배열될 수 있다. 본드 패드들의 하위 행(ROW10)은 제1 범프 패드들의 2개의 행들(ROW12, ROW13) 사이에 위치할 수 있고, 본드 패드들의 상위 행(ROW20)은 제2 범프 패드들의 행들(ROW22, ROW23) 사이에 위치할 수 있다. 도 10a 및 도 10b는 제2 범프 패드들의 배열이 동일하고, 제1 범프 패드들의 배열이 상이한 예시들을 각각 나타낸다.10A and 10B , a plurality of first bump pads may be arranged as four rows ROW11 to ROW14 with respect to a lower row ROW10 of bond pads, and an upper row ROW20 of the bond pads. The plurality of second bump pads may be arranged as four rows ROW21 to ROW24. The lower row ROW10 of the bond pads may be positioned between the two rows ROW12 and ROW13 of the first bump pads, and the upper row ROW20 of the bond pads is between the rows ROW22 and ROW23 of the second bump pads. can be located in 10A and 10B illustrate examples in which the arrangement of the second bump pads is the same and the arrangement of the first bump pads is different, respectively.

도 10a를 참조하면, 본드 패드들의 상위 행(ROW20)에 관하여, 4개의 제2 범프 패드들(MP21, MP22, MP23, MP24)은, 순차적인 본드 패드들(NP21, NP22, NP23, NP24)에 각각 전기적으로 연결될 수 있고, 제1, 제3, 제2 및 제4 상위 행들(ROW21, ROW23, ROW22, ROW24)에 순서대로 각각 배열될 수 있다. 본드 패드들의 하위 행(ROW10)에 관하여, 4개의 제2 범프 패드들(MP21, MP22, MP23, MP24)과 각각 동일한 열에 위치하는 (즉, Y축 방향의 동일한 직선 상에 위치하는) 4개의 제1 범프 패드들(MP11, MP12, MP13, MP14)은, 순차적인 본드 패드들(NP11, NP12, NP13, NP14)에 각각 전기적으로 연결될 수 있고, 제1, 제3, 제2 및 제4 하위 행들(ROW11, ROW13, ROW12, ROW14)에 순서대로 각각 배열될 수 있다. 상이한 행들에 배열된 범프 패드들의 피치인 D10a는 범프 피치 이상일 수 있다.Referring to FIG. 10A , with respect to the upper row ROW20 of the bond pads, four second bump pads MP21, MP22, MP23, and MP24 are sequentially connected to the bond pads NP21, NP22, NP23, and NP24. Each may be electrically connected, and may be sequentially arranged in the first, third, second, and fourth upper rows ROW21, ROW23, ROW22, and ROW24, respectively. With respect to the lower row ROW10 of the bond pads, the four second bump pads MP21, MP22, MP23, and MP24 are positioned in the same column (ie, positioned on the same straight line in the Y-axis direction) respectively. The first bump pads MP11 , MP12 , MP13 , and MP14 may be electrically connected to the sequential bond pads NP11 , NP12 , NP13 , and NP14 , respectively, in the first, third, second, and fourth lower rows (ROW11, ROW13, ROW12, ROW14) can be arranged in order, respectively. D10a, which is the pitch of bump pads arranged in different rows, may be equal to or greater than the bump pitch.

도 10b를 참조하면, 제2 범프 패드들의 배열은 도 10a의 예시와 동일할 수 있다. 본드 패드들의 하위 행(ROW10)에 관하여, 4개의 제2 범프 패드들(MP21, MP22, MP23, MP24)과 각각 동일한 열에 위치하는 (즉, Y축 방향의 동일한 직선 상에 위치하는) 4개의 제1 범프 패드들(MP11, MP12, MP13, MP14)은, 순차적인 본드 패드들(NP11, NP12, NP13, NP14)에 각각 전기적으로 연결될 수 있고, 제3, 제2, 제4 및 제1 하위 행들(ROW13, ROW12, ROW14, ROW11)에 순서대로 각각 배열될 수 있다. 상이한 행들에 배열된 범프 패드들의 피치인 D10b_1 및 D10b_2는 범프 피치 이상일 수 있다.Referring to FIG. 10B , the arrangement of the second bump pads may be the same as in the example of FIG. 10A . With respect to the lower row ROW10 of the bond pads, the four second bump pads MP21, MP22, MP23, and MP24 are positioned in the same column (ie, positioned on the same straight line in the Y-axis direction) respectively. The first bump pads MP11 , MP12 , MP13 , and MP14 may be electrically connected to the sequential bond pads NP11 , NP12 , NP13 , and NP14 , respectively, in third, second, fourth and first lower rows (ROW13, ROW12, ROW14, ROW11) can be arranged in order, respectively. The pitches of bump pads arranged in different rows, D10b_1 and D10b_2, may be equal to or greater than the bump pitch.

도 10a 및 도 10b에 도시된 바와 같이, 순차적인 본드 패드들에 연결된 범프 패드들이 배치되는 행들의 순서에 따라 범프 패드들의 밀도가 결정될 수 있다. 즉, 도 10b에 도시된 예시에서 본드 패드들의 하위 행 및 상위 행(ROW10, ROW20) 사이의 거리는 도 10a에 도시된 예시에서 본드 패드들의 하위 행 및 상위 행(ROW10, ROW20) 사이의 거리보다 짧을 수 있다. 이에 따라, 도 10b에 도시된 예시에서 범프 패드들은 범프 피치를 만족하면서도 도 10a에 도시된 예시보다 더욱 조밀하게 배열될 수 있다.10A and 10B , the density of the bump pads may be determined according to the order of the rows in which the bump pads connected to the sequential bond pads are disposed. That is, the distance between the lower row and the upper row (ROW10, ROW20) of the bond pads in the example shown in FIG. 10B may be shorter than the distance between the lower row and the upper row (ROW10, ROW20) of the bond pads in the example shown in FIG. 10A. can Accordingly, in the example illustrated in FIG. 10B , the bump pads may be arranged more densely than in the example illustrated in FIG. 10A while satisfying the bump pitch.

도 11은 본 개시의 예시적 실시예에 따른 집적 회로를 포함하는 반도체 웨이퍼(300)를 나타내는 도면이다.11 is a diagram illustrating a semiconductor wafer 300 including an integrated circuit according to an exemplary embodiment of the present disclosure.

도 11을 참조하면, 본 개시의 예시적 실시예에 따른 집적 회로는 반도체 웨이퍼(300)에서 가공될 수 있고, 반도체 웨이퍼(300)로부터 분리되는 하나의 반도체 칩(310)일 수 있다. 도 2를 참조하여 전술된 바와 같이, 집적 회로에 포함된 복수의 레이어들, 예컨대 본드 패드, 재분배층의 패턴 및 범프 패드가 반도체 웨이퍼(300)의 활성면(AS)에 대한 복수의 단계들을 통해서 형성될 수 있다. 예를 들면, 전술된 본 개시의 예시적 실시예들에 따라 배열된 본드 패드들 및 범프 패드들이 형성되도록 반도체 웨이퍼(300)의 활성면에 대하여 식각(etch), 퇴적(deposition) 등이 수행될 수 있다.Referring to FIG. 11 , an integrated circuit according to an exemplary embodiment of the present disclosure may be processed on a semiconductor wafer 300 and may be a single semiconductor chip 310 separated from the semiconductor wafer 300 . As described above with reference to FIG. 2 , a plurality of layers included in an integrated circuit, such as a bond pad, a pattern of a redistribution layer, and a bump pad, are formed on the active surface AS of the semiconductor wafer 300 through a plurality of steps. can be formed. For example, etching, deposition, etc. may be performed on the active surface of the semiconductor wafer 300 to form bond pads and bump pads arranged according to the exemplary embodiments of the present disclosure described above. can

볼 배치(ball placement) 및 리플로우(reflow)에 의해서, 범프 패드 상에 범프가 형성될 수 있고, 예컨대 쏘잉(sawing) 등에 의해서 반도체 칩(310)이 분리될 수 있다. 반도체 칩(310)은 뒤집어 질 수 있고(flipped), 패키지 기판 또는 다른 집적 회로, 예컨대 다른 반도체 칩에 배치될 수 있고, 리플로우(reflow)에 의해서 패키지 기판 또는 다른 집적 회로와 전기적으로 접속될 수 있다.Bumps may be formed on the bump pads by ball placement and reflow, and the semiconductor chip 310 may be separated by, for example, sawing. The semiconductor chip 310 may be flipped, placed on a package substrate or other integrated circuit, such as another semiconductor chip, and electrically connected to the package substrate or other integrated circuit by reflow. have.

도 12는 본 개시의 예시적 실시예에 따른 집적 회로의 예시를 나타내는 도면이다. 본 개시의 예시적 실시예에 따라, 집적 회로(500)는 복수의 적층된 반도체 칩들을 포함할 수 있다. 예를 들면, 도 12에 도시된 바와 같이 집적 회로(500)는 반도체 메모리 장치일 수 있고, 인터페이스 칩(510) 및 복수의 메모리 칩들(520, 530, 540, 550)을 포함할 수 있다.12 is a diagram illustrating an example of an integrated circuit according to an exemplary embodiment of the present disclosure. According to an exemplary embodiment of the present disclosure, the integrated circuit 500 may include a plurality of stacked semiconductor chips. For example, as shown in FIG. 12 , the integrated circuit 500 may be a semiconductor memory device, and may include an interface chip 510 and a plurality of memory chips 520 , 530 , 540 and 550 .

복수의 메모리 칩들(520, 530, 540, 550) 각각은 도 3a에 도시된 평면 구조를 가질 수 있고, 복수의 메모리 칩들(520, 530, 540, 550) 각각의 패드 영역들은 관통 실리콘 비아(through silicon via; TSV)(560)로서 연결될 수 있다. 관통 실리콘 비아(560)는 인터페이스 칩(510)에 연결될 수 있고, 인터페이스 칩(510)은 내부에서 관통 실리콘 비아(560)와 연결된 본드 패드들을 포함할 수 있고, 인터페이스 칩(510)의 하면(511) 상에서 범프 패드들을 포함할 수 있다. 인터페이스 칩(510)의 본드 패드들 및 범프 패드들은, 전술된 본 개시의 예시적 실시예에 따라 배열될 수 있다.Each of the plurality of memory chips 520 , 530 , 540 , and 550 may have the planar structure shown in FIG. 3A , and pad regions of each of the plurality of memory chips 520 , 530 , 540 , and 550 are formed through silicon vias. silicon via (TSV) 560 . The through silicon via 560 may be connected to the interface chip 510 , and the interface chip 510 may include bond pads connected to the through silicon via 560 therein, and a lower surface 511 of the interface chip 510 . ) may include bump pads. Bond pads and bump pads of the interface chip 510 may be arranged according to the exemplary embodiment of the present disclosure described above.

도 13은 본 개시의 예시적 실시예에 따른 컴퓨팅 시스템(1000)을 도시하는 블록도이다. 도 13에 도시된 바와 같이, 컴퓨팅 시스템(1000)은 프로세서(1100), RAM(1200), 저장 장치(1300), 입출력 장치(1400) 및 전원 회로(1500)를 포함할 수 있다. 도 13에 도시되지 않았으나, 컴퓨팅 시스템(1000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(1000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.13 is a block diagram illustrating a computing system 1000 according to an exemplary embodiment of the present disclosure. 13 , the computing system 1000 may include a processor 1100 , a RAM 1200 , a storage device 1300 , an input/output device 1400 , and a power circuit 1500 . Although not shown in FIG. 13 , the computing system 1000 may further include ports capable of communicating with a video card, a sound card, a memory card, a USB device, or the like, or communicating with other electronic devices. The computing system 1000 may be implemented as a personal computer or as a portable electronic device such as a notebook computer, a mobile phone, a personal digital assistant (PDA), and a camera.

프로세서(1100)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1100)는 마이크로프로세서(micro-processor), 중앙 처리 장치(central processing unit, CPU), 그래픽 처리 장치(graphics processing unit; GPU)일수 있다. 프로세서(1100)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(1600)를 통하여 RAM(1200), 저장 장치(1300), 입출력 장치(1400) 및 전원 회로(1500)과 통신을 수행할 수 있다. 프로세서(1100)는 주변 구성요소 상호연결(Peripheral Component Interconnect, PCI) 버스와 같은 확장 버스에도 연결될 수 있다.The processor 1100 may perform certain calculations or tasks. According to an embodiment, the processor 1100 may be a micro-processor, a central processing unit (CPU), or a graphics processing unit (GPU). The processor 1100 includes a RAM 1200, a storage device 1300, an input/output device 1400 and Communication with the power circuit 1500 may be performed. The processor 1100 may also be connected to an expansion bus such as a Peripheral Component Interconnect (PCI) bus.

RAM(1200)은 컴퓨팅 시스템(1000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들면, RAM(1200)은 프로세서(1100)의 데이터 메모리로서 기능할 수 있고, DMA(direct memory access)등을 지원함으로써 버스(1600)로부터 수신된 데이터를 저장하거나 저장된 데이터를 버스(1600)로 전송할 수도 있다.The RAM 1200 may store data necessary for the operation of the computing system 1000 . For example, the RAM 1200 may function as a data memory of the processor 1100 and store data received from the bus 1600 by supporting direct memory access (DMA), or the like, or transfer the stored data to the bus 1600 . can also be sent to

도 13에 도시된 바와 같이, 프로세서(1100) 및 RAM(1200)은 로컬 버스(1700)를 통해서 통신할 수 있다. 전술한 바와 같이, 그래픽 데이터와 같이 프로세서(1100)에 의해서 병렬적으로 처리되는 데이터를 위하여, RAM(1200)과 프로세서(1100) 사이 데이터 대역폭이 증가함에 따라, 로컬 버스(1700)는 다수의 신호 라인들을 포함할 수 있다. 본 개시의 예시적 실시예에 따라, 프로세서(1100) 및 RAM(1200)은 하나의 반도체 패키지(100’)에 구현될 수 있고, 로컬 버스(1700)는 복수의 범프 패드들 및 범프들로서 구현될 수 있다. 프로세서(1100) 및 RAM(1200)은 본 개시의 예시적 실시예에 따라 배열된 범프 패드들을 가질 수 있다. 이에 따라, 향상된 신호 및 전력의 무결성에 기인하여 프로세서(1100)는 더욱 효율적으로 데이터를 처리할 수 있고, 결과적으로 컴퓨팅 시스템(1000)의 성능이 향상될 수 있다. RAM(1200)은 비제한적인 예시로서 디램(DRAM), 모바일 디램(mobile DRAM), 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다.As shown in FIG. 13 , the processor 1100 and the RAM 1200 may communicate through a local bus 1700 . As described above, for data processed in parallel by the processor 1100 such as graphic data, as the data bandwidth between the RAM 1200 and the processor 1100 increases, the local bus 1700 provides a plurality of signals. It may contain lines. According to an exemplary embodiment of the present disclosure, the processor 1100 and the RAM 1200 may be implemented in one semiconductor package 100 ′, and the local bus 1700 may be implemented as a plurality of bump pads and bumps. can The processor 1100 and the RAM 1200 may have bump pads arranged according to an exemplary embodiment of the present disclosure. Accordingly, the processor 1100 may process data more efficiently due to improved signal and power integrity, and as a result, the performance of the computing system 1000 may be improved. The RAM 1200 is a non-limiting example of DRAM, mobile DRAM, SRAM, PRAM, FRAM, RRAM, and/or MRAM. can be implemented as

저장 장치(1300)는, 예컨대 EEPROM (non-volatile memory such as a Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM (Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM (Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리를 포함할 수 있다.The storage device 1300 may include, for example, non-volatile memory (EEPROM) such as a Electrically Erasable Programmable Read-Only Memory, flash memory, Phase Change Random Access Memory (PRAM), Resistance Random Access Memory (RRAM), It may include a non-volatile memory such as Nano Floating Gate Memory (NFGM), Polymer Random Access Memory (PoRAM), Magnetic Random Access Memory (MRAM), Ferroelectric Random Access Memory (FRAM), and the like.

입출력 장치(1400)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 회로(1500)는 컴퓨팅 시스템(4000)의 동작에 필요한 동작 전압을 공급할 수 있다.The input/output device 1400 may include input means such as a keyboard, a keypad, and a mouse, and output means such as a printer and a display. The power circuit 1500 may supply an operating voltage required for the operation of the computing system 4000 .

이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.Exemplary embodiments have been disclosed in the drawings and specification as described above. Although the embodiments have been described using specific terms in the present specification, these are used only for the purpose of explaining the technical spirit of the present disclosure and not used to limit the meaning or the scope of the present disclosure described in the claims. . Therefore, it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible therefrom. Accordingly, the true technical protection scope of the present disclosure should be defined by the technical spirit of the appended claims.

Claims (10)

복수의 범프(bump)들이 배치되는 상면을 가지는 집적 회로로서,
상기 집적 회로의 신호 라인들 또는 전력 라인들과 각각 연결되고, 상기 집적 회로의 내에서 행으로 배열된 복수의 본드(bond) 패드들; 및
상기 복수의 범프들이 부착되도록 상기 상면으로 노출되고, 상기 복수의 본드 패드들과 각각 전기적으로 연결된 복수의 범프 패드들을 포함하고,
상기 복수의 범프 패드들은, 신호 무결성 및 전력 무결성에 기초하여 상기 본드 패드들의 행과 평행한 적어도 2개의 행들로서 배열되고,
인접한 2개의 본드 패드들에 전기적으로 연결된 2개의 범프 패드들은, 상기 범프 패드들의 적어도 2개의 행들 중 상이한 행들에 각각 배열되는 것을 특징으로 하는 집적 회로.An integrated circuit having a top surface on which a plurality of bumps are disposed, the integrated circuit comprising:
a plurality of bond pads respectively connected to signal lines or power lines of the integrated circuit and arranged in a row within the integrated circuit; and
a plurality of bump pads exposed to the upper surface to be attached to the plurality of bumps and electrically connected to the plurality of bond pads, respectively;
the plurality of bump pads are arranged as at least two rows parallel to the row of bond pads based on signal integrity and power integrity;
wherein two bump pads electrically connected to two adjacent bond pads are respectively arranged in different ones of the at least two rows of bump pads. 삭제delete 제1항에 있어서,
상기 복수의 본드 패드들을 상기 복수의 범프 패드들과 일직선으로 각각 연결하고, 상기 집적 회로 내의 재분배층(re-distribution layer; RDL)에 형성된 복수의 패턴들을 더 포함하고,
상기 복수의 패턴들은 상기 본드 패드들의 행과 수직인 것을 특징으로 하는 집적 회로.According to claim 1,
Connecting the plurality of bond pads to the plurality of bump pads in a straight line, respectively, and further comprising a plurality of patterns formed in a re-distribution layer (RDL) in the integrated circuit,
and the plurality of patterns are perpendicular to the row of bond pads. 제1항에 있어서,
상기 복수의 범프 패드들은, 상기 본드 패드들의 행이 상기 범프 패드들의 적어도 2개의 행들 사이에 위치하도록 배열되는 것을 특징으로 하는 집적 회로.According to claim 1,
wherein the plurality of bump pads are arranged such that the row of bond pads is located between at least two rows of the bump pads. 제4항에 있어서,
상기 복수의 범프 패드들은 순차적인 제1 내지 제3 행들로서 배열되고,
순차적인 제1 내지 제3 본드 패드들에 연결된 제1 내지 제3 범프 패드들은 상기 제1 내지 제3 행들 중 상이한 행들에 각각 배열되는 것을 특징으로 하는 집적 회로.5. The method of claim 4,
the plurality of bump pads are arranged as sequential first to third rows,
The integrated circuit of claim 1, wherein first to third bump pads connected to sequential first to third bond pads are respectively arranged in different ones of the first to third rows. 제5항에 있어서,
상기 제1 내지 제3 범프 패드들은, 상기 제1 내지 제3 행들에 각각 순서대로 배열되거나, 상기 제1, 제3 및 제2 행들에 각각 순서대로 배열되는 것을 특징으로 하는 집적 회로.6. The method of claim 5,
and the first to third bump pads are sequentially arranged in the first to third rows, respectively, or sequentially arranged in the first, third, and second rows, respectively. 제4항에 있어서,
상기 복수의 범프 패드들은 순차적인 제1 내지 제4 행들로서 배열되고,
순차적인 제1 내지 제4 본드 패드들에 연결된 제1 내지 제4 범프 패드들은 상기 제1 내지 제4 행들 중 상이한 행들에 각각 배치되는 것을 특징으로 하는 집적 회로.5. The method of claim 4,
The plurality of bump pads are arranged in sequential first to fourth rows,
The integrated circuit of claim 1, wherein first to fourth bump pads connected to sequential first to fourth bond pads are respectively disposed in different ones of the first to fourth rows. 제7항에 있어서,
상기 제1 내지 제4 범프 패드들은, 상기 제1, 제3, 제2 및 제4 행들에 각각 순서대로 배열되거나, 상기 제1, 제4, 제2 및 제3 행들에 각각 순서대로 배열되는 것을 특징으로 하는 집적 회로.8. The method of claim 7,
The first to fourth bump pads may be sequentially arranged in the first, third, second, and fourth rows, respectively, or arranged in the first, fourth, second, and third rows, respectively. characterized by an integrated circuit. 제1항에 있어서,
상기 복수의 본드 패드들 중 인접한 2개의 본드 패드들은, 상기 집적 회로의 신호 라인 및 전력 라인에 각각 연결되는 것을 특징으로 하는 집적 회로.According to claim 1,
and adjacent two bond pads of the plurality of bond pads are respectively connected to a signal line and a power line of the integrated circuit. 제1항에 있어서,
상기 집적 회로는 패키징 되지 아니한 반도체 칩인 것을 특징으로 하는 집적 회로.According to claim 1,
The integrated circuit is an unpackaged semiconductor chip.
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* Cited by examiner, † Cited by third party
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US10297561B1 (en) * 2017-12-22 2019-05-21 Micron Technology, Inc. Interconnect structures for preventing solder bridging, and associated systems and methods
KR102494920B1 (en) * 2019-05-21 2023-02-02 삼성전자주식회사 Semiconductor package
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6441487B2 (en) * 1997-10-20 2002-08-27 Flip Chip Technologies, L.L.C. Chip scale package using large ductile solder balls
KR101601793B1 (en) * 2009-10-08 2016-03-09 삼성전자주식회사 Improved electrical connections for multichip modules
KR20110114185A (en) * 2010-04-13 2011-10-19 후산시스템 주식회사 Underground radio network integrated repeater system

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