KR102421763B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치의 제조 방법은 반도체 기판 상에 제 1 및 제 2 에피택시얼층들을 차례로 형성하는 것; 상기 제 2 에피택시얼층 내에 제 1 도전형의 제 1 도펀트들(dopants)이 도우프된 웰 불순물층을 형성하는 것; 상기 웰 불순물층을 포함하는 상기 제 2 에피택시얼층 상에 채널층을 형성하는 것; 상기 채널층 및 상기 제 2 에피택시얼층을 패터닝하여 활성 패턴들을 형성하되, 상기 활성 패턴들 각각은 제 2 에피택시얼 패턴 및 상기 제 2 에피택시얼 패턴 상의 채널 패턴을 포함하는 것; 상기 활성 패턴들을 가로지르는 게이트 전극을 형성하는 것; 및 상기 게이트 전극 양측에서 상기 활성 패턴들의 상기 채널 패턴들 내에 소오스 및 드레인 불순물층들을 형성하는 것을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and Method of fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 전계 효과 트랜지스터(FET) 및 그 제조 방법에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 이러한 반도체 장치는 고집적화됨에 따라 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있으며, 이로 인해 반도체 장치의 동작 특성이 저하될 수 있다. 따라서, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 갖는 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다. 특히, 고성능(high performance)의 모스 트랜지스터를 구현하기 위해 캐리어(전자 또는 정공)의 이동도(mobility)를 증가시키는 방법이 개발되고 있다.
본원 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 반도체 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 반도체 기판 상에 제 1 및 제 2 에피택시얼층들을 차례로 형성하는 것; 상기 제 2 에피택시얼층 내에 제 1 도전형의 제 1 도펀트들(dopants)이 도우프된 웰 불순물층을 형성하는 것; 상기 웰 불순물층을 포함하는 상기 제 2 에피택시얼층 상에 채널층을 형성하는 것; 상기 채널층 및 상기 제 2 에피택시얼층을 패터닝하여 활성 패턴들을 형성하되, 상기 활성 패턴들 각각은 제 2 에피택시얼 패턴 및 상기 제 2 에피택시얼 패턴 상의 채널 패턴을 포함하는 것; 상기 활성 패턴들을 가로지르는 게이트 전극을 형성하는 것; 및 상기 게이트 전극 양측에서 상기 활성 패턴들의 상기 채널 패턴들 내에 소오스 및 드레인 불순물층들을 형성하는 것을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 이온 주입 공정을 수행하여 반도체 기판 내에 제 1 도펀트들을 포함하는 비정질의 이온 주입 영역을 형성하는 것; 열처리 공정을 수행하여 상기 이온 주입 영역을 결정화함으로써 상기 반도체 기판 내에 상기 제 1 도펀트들이 도우프된 웰 불순물층을 형성하는 것; 상기 웰 불순물층 상에 채널층을 형성하는 것; 상기 채널층 및 상기 웰 불순물층을 패터닝하여 활성 패턴들을 형성하는 것; 상기 활성 패턴들 사이를 채우는 소자 분리 패턴들을 형성하되, 상기 소자 분리 패턴들은 상기 활성 패턴들의 상기 채널층을 노출시키는 것; 상기 활성 패턴들 및 상기 소자 분리 패턴들을 가로지르는 게이트 전극을 형성하는 것; 및 상기 게이트 전극 양측에서 상기 활성 패턴들의 상기 채널층들 내에 소오스 및 드레인 불순물층들을 형성하는 것을 포함하되, 상기 채널 패턴들은 상기 소오스 및 드레인 불순물층들 사이의 채널 영역에서 제 1 농도의 상기 제 1 도펀트들을 포함하고, 상기 활성 패턴들은 상기 채널 영역 및 상기 소오스 및 드레인 불순물층들 아래에서 상기 제 1 농도보다 큰 제 2 농도의 상기 제 1 도펀트들을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 반도체 기판 상의 제 1 에피택시얼층; 상기 제 1 에피택시얼층 상에 배치된 제 2 에피택시얼층으로서, 상기 제 2 에피택시얼층은 제 1 방향으로 연장되며, 제 1 도전형의 제 1 도펀트들을 포함하는 활성 패턴들을 포함하는 것; 상기 활성 패턴들 상면들에 제공된 채널 패턴들; 상기 채널 패턴들을 가로지르는 게이트 전극; 및 상기 게이트 전극 양측의 상기 채널 패턴들 내에 제공된 소오스 및 드레인 불순물층들을 포함하되, 상기 채널 패턴들은 상기 소오스 및 드레인 불순물층들 사이의 채널 영역에서 제 1 농도의 상기 제 1 도펀트들을 포함하고, 상기 활성 패턴들은 상기 채널 영역 및 상기 소오스 및 드레인 불순물층들 아래에서 상기 제 1 농도보다 큰 제 2 농도의 상기 제 1 도펀트들을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 제 1 방향으로 연장되며, 제 1 도전형의 제 1 도펀트들을 포함하는 활성 패턴들을 포함하는 반도체 기판; 상기 활성 패턴들 상면에 제공된 채널 패턴들; 상기 채널 패턴들을 가로지르는 게이트 전극; 및 상기 게이트 전극 양측의 상기 채널 패턴들 내에 제공된 소오스 및 드레인 불순물층들을 포함하되, 상기 채널 패턴들은 상기 소오스 및 드레인 불순물층들 사이의 채널 영역에서 제 1 농도의 제 1 도펀트들을 포함하고, 상기 활성 패턴들은 상기 채널 영역 아래 및 상기 소오스 및 드레인 불순물층들 아래에서 상기 제 1 농도보다 큰 제 2 농도의 상기 제 1 도펀트들을 포함할 수 있다.
본 발명의 실시예들에 따르면, 반도체 기판 내에 웰 불순물층을 먼저 형성한 후 반도체 기판을 패터닝하여 활성 패턴들이 형성될 수 있다. 이에 따라, 활성 패턴들 내에 결정 결함들이 발생하는 것을 줄일 수 있다.
나아가, 웰 불순물층을 형성한 후, 반도체 기판 상에 전계 효과 트랜지스터의 채널로 사용되는 에피택시얼층이 형성되므로, 에피택시얼층의 결정 결함이 감소될 수 있으며, 전계 효과 트랜지스터의 채널 영역에서 도펀트들의 양을 줄일 수 있다. 따라서, 전계 효과 트랜지스터의 전기적 특성이 향상될 수 있다.
도 1는 본 발명의 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 순서도이다.
도 3은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 4 내지 도 14는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들로서, 도 3의 I-I'선 및 II-II'선을 따라 자른 단면도들이다.
도 15는 본 발명의 실시예들에 따른 반도체 장치의 게이트 전극 아래에서 도펀트의 도핑 농도 프로파일을 나타내는 그래프이다.
도 16, 도 17, 및 도 18은 본 발명의 다양한 실시예들에 따른 반도체 장치의 단면도들로서, 도 3의 I-I'선 및 II-II'선을 따라 자른 단면들을 나타낸다.
도 19는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 순서도이다.
도 20은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 21 내지 도 31은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들로서, 도 20의 III-III' 선, IV-IV' 선, 및 도 V-V' 선을 따라 자른 단면들을 나타낸다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 1을 참조하면, 반도체 기판(100)은 NMOS 전계 효과 트랜지스터들이 형성되는 P-웰 영역들(PR) 및 PMOS 전계 효과 트랜지스터들이 형성되는 N-웰 영역들(NR)을 포함할 수 있다. 실시예들에서, P-웰 영역들(PR) 및 N-웰 영역들(NR)은 제 1 방향(D1) 또는 제 2 방향(D2)으로 서로 이격될 수 있다. 여기서, 제 1 및 제 2 방향들(D1, D2)은 기판(100)의 상면과 실질적으로 평행하며, 제 1 및 제 2 수평 방향들로 지칭될 수도 있다.
실시예들에 따르면, 반도체 기판(100) 상에 NMOS 및 PMOS 전계 효과 트랜지스터들로 구성되는 표준 셀들(SC)이 형성될 수 있다. 표준 셀들(SC)들 각각은 P-웰 영역(PR) 및 N-웰 영역(NR)을 포함할 수 있다. 표준 셀들(SC)은 예를 들어, 반도체 기판(100) 상에 집적된 논리합 게이트 또는 논리곱 게이트 등과 같은 로직 소자들을 포함할 수 있다. 표준 셀들(SC)은, 예를 들어, AND, OR, NOR, 인버터 등과 같은 기본 셀(basic cell), OAI(OR/AND/INVERTER) 및 AOI(AND/OR/INVERTER) 등과 같은 복합 셀(complex cell), 또는 마스터-슬레이브 플립-플롭(master-slaver flip-flop) 및 래치(latch) 또는 에스램(SRAM) 등과 같은 저장 요소(storage element)를 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 순서도이다. 도 3은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 4 내지 도 14는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들로서, 도 3의 I-I'선 및 II-II'선을 따라 자른 단면도들이다.
도 2, 도 3, 도 4, 및 도 5를 참조하면, 반도체 기판(100)은 제 1 및 제 2 영역들(R1, R2)을 포함할 수 있다. 일 예에서, 제 1 영역(R1) 상에 PMOS 전계 효과 트랜지스터들이 제공될 수 있으며, 제 2 영역(R2) 상에 NMOS 전계 효과 트랜지스터들이 제공될 수 있다.
상세하게, 반도체 기판(100)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다. 다른 예로, 반도체 기판(100)은 III-V족 화합물 반도체 기판일 수 있다. III-V족 화합물 반도체 기판은 예를 들어, 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 실시예들에서, 반도체 기판(100)은 n형 또는 p형 불순물들이 도핑된 벌크(bulk) 실리콘 기판일 수 있다.
제 1 영역(R1)의 반도체 기판(100) 내에 제 1 도전형의 제 1 도펀트들이 이온 주입될 수 있으며, 제 2 영역(R2)의 반도체 기판(100) 내에 제 2 도전형의 제 2 도펀트들이 이온 주입될 수 있다(S110).
보다 상세하게, 반도체 기판(100) 상에 제 1 영역(R1)의 반도체 기판(100)을 노출시키는 제 1 마스크 패턴(MP1)이 형성될 수 있다. 제 1 마스크 패턴(MP1)은 차례로 적층된 실리콘 산화막 패턴(10) 및 실리콘 질화막 패턴(20)을 포함할 수 있다.
제 1 이온 주입 영역들(11)은 제 1 마스크 패턴(MP1)을 이온주입 마스크로 이용하여 제 1 도전형(예를 들어, n형)의 도펀트들을 반도체 기판(100)으로 이온 주입하여 형성될 수 있다. 일 예로, 제 1 이온 주입 영역들(11)을 형성시, n형 불순물들(예를 들어, 인(P), 비소(As) 또는 안티몬(Sb) 등)이 약 1E13 atoms/㎠ 내지 5E15 atoms/㎠ 범위의 이온 주입 에너지로 이온 주입될 수 있다.
제 1 이온 주입 영역들(11)은 이온 주입 공정시 이온 주입 에너지를 조절함으로써, 제 1 영역(R1)의 반도체 기판(100) 내에서 서로 다른 깊이에 형성될 수 있다. 제 1 이온 주입 영역들(11)을 형성시 고에너지로 이온들을 가속시켜 단결정 반도체 기판(100) 내로 주입함에 따라 반도체 기판(100)의 결정성이 깨어져 제 1 이온 주입 영역들(11)에서 반도체 기판(100)은 비정질화될 수 있다. 제 1 이온 주입 영역들(11)을 형성한 후, 제 1 마스크 패턴(MP1)은 제거될 수 있다.
도 3 및 도 5를 참조하면, 제 2 영역(R2)의 반도체 기판(100)을 노출시키는 제 2 마스크 패턴(MP2)이 반도체 기판(100) 상에 형성될 수 있다. 제 2 마스크 패턴(MP2)은, 제 1 마스크 패턴(MP1)처럼, 차례로 적층된 실리콘 산화막 패턴(10) 및 실리콘 질화막 패턴(20)을 포함할 수 있다.
제 2 이온 주입 영역들(12)은 제 2 마스크 패턴(MP2)을 이온주입 마스크로 이용하여, 제 2 도전형(예를 들어, p형)의 도펀트들을 반도체 기판(100)으로 이온 주입함으로써 형성될 수 있다. 일 예로, 제 2 이온 주입 영역들(12)을 형성시 p형 불순물들(예를 들어, 보론(B))이 약 1E13 atoms/㎠ 내지 5E15 atoms/㎠ 범위의 도우즈량으로 이온 주입될 수 있다.
제 2 이온 주입 영역들(12)은 이온 주입 공정시 이온 주입 에너지에 따라 제 2 영역(R2)의 반도체 기판(100) 내에서 서로 다른 깊이에 형성될 수 있다. 앞서 설명한 것처럼, 이온 주입 공정에 의해 도핑된 제 2 이온 주입 영역들(12)에서 반도체 기판(100)은 비정질화될 수 있다.
실시예들에서, 제 1 및 제 2 영역들(R1, R2)에 제 1 및 제 2 이온 주입 영역들(11, 12)을 각각 형성하는 것을 예로 들어 설명하였으나, 다른 예에 따르면, 제 2 이온 주입 영역들(12)을 형성하는 것은 생략될 수도 있다.
도 2, 도 3, 및 도 6를 참조하면, 제 1 및 제 2 이온 주입 영역들(11, 12)을 형성한 후, 반도체 기판(100)에 대한 열처리 공정이 수행될 수 있다(S120).
일 예에 따르면, 열처리 공정으로서, 약 500℃ 내지 1200℃의 온도 범위에서 급속 열처리 공정(RTA; Rapid Thermal Annealing)이 수행될 수 있다. 일부 실시예들에서, 급속 열처리 공정은 약 800°C to 950°C의 주변온도에서 수행될 수 있으며, 보다 상세하게, 850°C to about 900°C 온도에서 약 20분 내지 50분 동안 수행될 수 있다. 나아가, 급속 열처리 공정은 950°C 이상의 주변 온도에서 수행될 수도 있다. 이러한 경우 제 1 이온 주입 영역들(11)의 제 1 도전형 도펀트들은 제 2 이온 주입 영역들(12)로 확산될 수 있으며, 제 2 이온 주입 영역들(12)의 제 2 도전형 도펀트들은 제 1 이온 주입 영역들(11)로 확산될 수 있다. 따라서, 급속 열처리 공정은 약 950°C 이하의 주변 온도에서 수행하여, 제 1 도전형의 도펀트가 제 2 이온주입 영역들(12)로 및/또는 제 2 도전형의 도펀트가 제 1 이온 주입 영역들(11)로 확산되는 것을 줄이거나 방지할 수 있다.
열처리 공정에 의해 제 1 이온 주입 영역들(11) 내의 도펀트들이 확산되어 제 1 영역(R1)의 반도체 기판(100) 내에 제 1 웰 불순물층(110)이 형성될 수 있으며, 제 2 이온 주입 영역들(12) 내의 도펀트들이 확산되어 제 2 영역(R2)의 반도체 기판(100) 내에 제 2 웰 불순물층(120)이 형성될 수 있다. 제 1 이온 주입 영역들(11) 및 제 2 이온 주입 영역들(12)은 제 1 웰 불순물층(110) 및 제 2 웰 불순물층(120)으로 각각 변환될 수 있다.
일 예로, 제 1 웰 불순물층(110)에서 n형 도펀트들(예를 들어, 아세닉(As))의 농도는 약 1X1018 내지 1X1020 atom/㎤일 수 있다. 제 2 웰 불순물층(120)에서 p형 도펀트들(예를 들어, 보론(B))의 농도는 약 1X1018 내지 1X1020 atom/㎤일 수 있다.
열처리 공정을 수행함에 따라 제 1 및 제 2 이온 주입 영역들(11, 12)에서 비정질 상태의 반도체 기판(100)은 재결정화될 수 있다. 반도체 기판(100)이 재결정화될때 제 1 및 제 2 웰 불순물층들(110, 120)의 바닥면에서 상면으로 단결정 실리콘이 재성장될 수 있다. 실시예들에 따르면, 반도체 기판(100)을 패터닝하기 전에 반도체 기판(100) 전면에 대한 열처리 공정을 통해 반도체 기판(100)의 재성장이 일어나므로, 제 1 및 제 2 웰 불순물층들(110, 120)에서 결정 결함들(예를 들어, 적층 결함(stacking fault))의 발생은 억제될 수 있다. 즉, 제 1 및 제 2 웰 불순물층들(110, 120)에서 반도체 기판(100) 결정 결함 없이 우수한 결정성을 가질 수 있다.
도 2, 도 3, 및 도 7을 참조하면, 제 1 및 제 2 웰 불순물층들(110, 120)을 포함하는 반도체 기판(100)의 전면 상에 채널층(130)이 형성될 수 있다(S130).
채널층(130)을 형성하는 것은 언도우프트(undoped) 반도체층을 형성하는 것을 포함할 수 있다. 불순물은 채널층(130)을 형성하는 동안 인-시츄(in-situ)로 도우프될 수 있다. 채널층(130)은 반도체 기판(100)을 씨드(seed)로 이용하는 에피택시얼 성장 공정(Epitaxial Growth)을 이용하여 형성될 수 있다. 에피택시얼 성장 공정으로는 기상 에피택시(VPE: Vapor Phase Epitaxy), 액상 에피택시(LPE: Liquid Phase Epitaxy) 방법, 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정이 이용될 수 있다. 실시예들에서, 채널층(130)은 약 300Å 내지 700Å의 두께를 갖도록 반도체 기판(100) 상에 에피택시얼 성장될 수 있다. 채널층(130)은 재성장된 반도체 기판(100) 상에 형성되므로, 채널층(130)이 성장될 때 결정 결함들 발생은 최소화될 수 있다.
채널층(130)은 반도체 기판(100)과 동일한 단결정 실리콘층으로 이루어질 수 있다. 이와 달리, 채널층(130)은 에피택시얼 성장 공정 동안 게르마늄(Ge)이 도핑된 실리콘-게르마늄(Si1 - xGex(0<x<1))층일 수도 있다. 즉, 채널층(130)은 반도체 기판(100)과 다른 격자 상수를 갖는 반도체 물질로 이루어질 수도 있다.
또 다른 예로, 채널층(130)은 제 1 및 제 2 영역들(R1, R2)에서 각각 별개로 형성될 수도 있다. 예를 들어, 제 1 영역(R1) 상에 제 1 채널층이 형성될 수 있으며, 제 2 영역(R2) 상에 제 2 채널층이 형성될 수 있다. 여기서, 제 1 채널층과 제 2 채널층의 격자 상수가 서로 다를 수 있다. 예를 들어, 제 1 채널층은 실리콘-게르마늄층일 수 있으며, 제 2 채널층은 실리콘층일 수 있다. 또 다른 예로, 채널층(130)은 차례로 적층된 복수 개의 에피택시얼층들을 포함할 수도 있으며, 적층된 에피택시얼층들은 서로 다른 격자 상수를 가질 수 있다.
나아가, 채널층(130)은 불순물이 언도우프된(undoped)된 반도체층일 수 있다. 여기서, 언도우프된 반도체층이란 반도체층 내에 인위적으로 불순물이 도핑되지 않은 층을 의미한다. 한편, 채널층(130)을 형성하는 동안 제 1 및 제 2 웰 불순물층들(110, 120) 내의 도펀트들이 채널층(130)으로 확산될 수도 있다. 일부 실시예들에서, 제 1 웰 불순물층(110)과 중첩되는 채널층(130)의 일 부분은 제 1 웰 불순물층(110)으로부터 확산된 제 1 도전형의 도펀트들을 포함할 수도 있다. 제 2 웰 불순물층(120)과 중첩되는 채널층(130)의 일부분은 제 2 웰 불순물층(120)으로부터 확산된 제 2 도전형의 도펀트들을 포함할 수도 있다. 실시예들에서, 제 1 웰 불순물층(110)과 중첩되는 채널층(130)의 일 부분은 제 2 웰 불순물층(120)으로부터 확산된 제 2 도전형의 도펀트들을 포함하지 않을 수 있다. 제 2 웰 불순물층(120)과 중첩되는 채널층(130)의 일부분은 제 1 웰 불순물층(110)으로부터 확산된 제 1 도전형의 도펀트들을 포함하지 않을 수 있다.
실시예들에 따르면, 채널층(130)에서 도펀트 농도는 제 1 및 제 2 웰 불순물층들(110, 120)에서 도펀트 농도보다 작을 수 있다. 일 예로, 채널층(130)에서 n형 도펀트들의 농도는 제 1 웰 불순물층(110)에서 n형 도펀트들의 농도보다 작을 수 있다. 예를 들어, 채널층(130)에서 n형 도펀트들의 농도는 약 1X1016 내지 1X1020 atom/㎤일 수 있다.
일 예로, 채널층(130)은 재 1 또는 제 2 웰 불순물층들(110, 120)로부터 확산된 도펀트들을 제외하고, 실질적으로 n형 또는 p형의 도펀트들을 포함하지 않을 수 있다. 다시 말해, 채널층(130)의 상부 부분에서 n형 또는 p형의 도펀트들의 농도는 실질적으로 0 atom/㎤일 수 있다. 보다 상세하게, 제 1 웰 불순물층(110)의 제 1 도전형의 도펀트들 및 제 2 웰 불순물층(120)의 제 2 도전형의 도펀트들은 확산에 의해 채널층(130)의 최상부 부분까지 도달하지 않을 수 있다. 따라서, 채널층(130)은 언도우프된 반도체층으로 형성될 수 있다. 따라서, 언도우프된 반도체층으로 채널층(130)을 형성할 때, 채널층(130)의 최상부 부분에서 제 1 도전형의 도펀트 농도 및 제 2 도전형의 도펀트 농도는 실질적으로 0일 수 있다.
도 2, 도 3, 및 도 8을 참조하면, 채널층(130) 및 반도체 기판(100)을 패터닝하여 활성 패턴들(AP)이 형성될 수 있다(S140).
실시예들에 따르면, 활성 패턴들(AP)을 형성하는 것은, 채널층(130) 상에 채널층(130)의 소정 영역들을 노출시키는 제 3 마스크 패턴(MP3)을 형성하는 것과, 제 3 마스크 패턴(MP3)을 식각 마스크로 이용하여 채널층(130) 및 반도체 기판(100)을 차례로 이방성 식각함으로써 소자 분리 트렌치들을 형성하는 것을 포함할 수 있다.
제 3 마스크 패턴(MP3)은 제 1 방향(D1)으로 연장되는 라인 형태일 수 있으며, 제 1 및 제 2 마스크 패턴들(도 4의 MP1, 도 5의 MP2)처럼, 차례로 적층된 실리콘 산화막 패턴(10) 및 실리콘 질화막 패턴(20)을 포함할 수 있다. 제 3 마스크 패턴(MP3)은 소자 분리 트렌치들을 형성한 후 제거되거나, 소자 분리 트렌치들 내에 절연 물질을 채운 후에 제거될 수 있다.
실시예들에 따르면, 활성 패턴들(AP) 각각은 반도체 기판(100)으로부터 돌출되며 제 1 또는 제 2 웰 불순물층들(110, 120)의 일 부분을 포함하는 반도체 패턴(101) 및 반도체 패턴(101) 상의 채널 패턴(131)을 포함할 수 있다. 활성 패턴들(AP)은 제 1 방향(D1)을 따라 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격될 수 있다. 활성 패턴들(AP) 각각은 아래로 갈수록 폭이 증가하는 테이퍼진(tapered) 형태를 가질 수 있다. 활성 패턴들(AP) 각각에서, 제 1 또는 제 2 도전형의 도펀트들의 농도는 반도체 패턴(101)에서보다 채널 패턴(131)에서 낮을 수 있다.
도 2, 도 3, 및 도 9를 참조하면, 활성 패턴들(AP) 사이의 제 1 소자 분리 패턴들(103) 및 제 1 및 제 2 웰 불순물층들(110, 120) 사이의 제 2 소자 분리 패턴들(105)이 형성될 수 있다(S150).
제 1 소자 분리 패턴들(103)은 제 1 방향(D1)으로 연장되며, 인접하는 활성 패턴들(AP)을 제 2 방향(D2)으로 서로 분리시킬 수 있다. 제 1 소자 분리 패턴들(103)은 제 1 및 제 2 영역들(R1, R2) 각각에서 활성 패턴들(AP) 사이를 채울 수 있다. 제 1 소자 분리 패턴들(103)의 상면들은 채널 패턴(131)의 상면보다 아래에 위치하여 채널 패턴(131)의 측벽들을 노출시킬 수 있다. 즉, 채널 패턴(131)은 제 1 소자 분리 패턴들(103)의 상면들보다 위로 돌출될 수 있다.
제 2 소자 분리 패턴들(105)은 제 1 웰 불순물층(110)과 제 2 웰 불순물층(120) 사이에서 제 1 방향(D1)으로 연장될 수 있다. 제 2 소자 분리 패턴(105)은 제 1 웰 불순물층(110)과 제 2 웰 불순물층(120)을 제 2 방향(D2)으로 서로 분리시킬 수 있다. 제 2 소자 분리 패턴(105)의 폭은 제 1 소자 분리 패턴(103)의 폭보다 클 수 있다. 제 2 소자 분리 패턴(105)의 바닥면은 제 1 소자 분리 패턴(103)의 바닥면보다 아래에 위치하거나, 실질적으로 동일한 레벨에 위치할 수 있다.
제 2 소자 분리 패턴(105)은 소자 분리 트렌치들을 채우는 절연막을 형성한 후, 제 1 및 제 2 웰 불순물층들(110, 120) 사이에 깊은 분리 트렌치를 형성하고, 깊은 분리 트렌치를 채우는 절연막을 형성한 후, 절연막의 상면을 리세스함으로써 형성될 수 있다.
도 2, 도 3, 및 도 10을 참조하면, 활성 패턴들(AP)을 가로지르는 희생 게이트 패턴들(150)이 형성될 수 있다(S160).
복수 개의 희생 게이트 패턴들(150)은 제 2 방향(D2)으로 연장될 수 있으며, 제 1 방향(D1)을 따라 일정한 간격으로 배치될 수 있다. 일 예에서, 희생 게이트 패턴들(150)은 제 1 및 제 2 영역들(R1, R2)을 가로지를 수 있다.
희생 게이트 패턴들(150) 각각은 차례로 적층된 희생 패턴(152) 및 하드 마스크 패턴(154)을 포함할 수 있다. 희생 게이트 패턴들(150)을 형성하는 것은, 활성 패턴들(AP)을 덮는 희생막 형성하는 것, 희생막 상에 활성 패턴들(AP)을 가로지르는 하드 마스크 패턴(154)을 형성하는 것, 및 하드 마스크 패턴(154)을 이용하여 희생막을 이방성 식각하는 것을 포함한다. 여기서, 희생막은 채널 패턴들(131) 사이를 채울 수 있으며, 제 1 및 제 2 소자 분리 패턴들(103, 105) 및 채널 패턴들(131)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 희생막은 불순물이 도우프된 폴리실리콘막, 언도우프된 폴리실리콘막, 실리콘 게르마늄막, 또는 실리콘 카바이드막으로 형성될 수 있다. 하드 마스크 패턴(154)은 희생 막에 대해 식각 선택성을 갖는 물질로 형성될 수 있으며, 예를 들어, 실리콘 질화막으로 형성될 수 있다.
나아가, 희생 게이트 패턴들(150)을 형성하기 전에 희생 게이트 절연막(140)이 형성될 수 있다. 희생 게이트 절연막(140)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막일 수 있다.
계속해서, 희생 게이트 패턴들(150)의 양측벽들에 게이트 스페이서들(160)이 형성될 수 있다. 게이트 스페이서들(160)은 희생 게이트 패턴들(150)을 컨포말하게 덮는 게이트 스페이서막을 형성한 후, 게이트 스페이서막을 전면 이방성 식각하여 형성될 수 있다. 게이트 스페이서들(160)을 형성한 후, 희생 게이트 패턴들(150) 양측의 채널 패턴들(131) 및 제 1 및 제 2 소자 분리 패턴들(103, 105)이 노출될 수 있다.
도 2, 도 3, 및 도 11을 참조하면, 각 희생 게이트 패턴(150) 양측의 활성 패턴들(AP) 내에 소오스 및 드레인 불순물층들(170)이 형성될 수 있다(S170).
소오스 및 드레인 불순물층들(170)을 형성하는 것은, 희생 게이트 패턴들(150) 양측의 활성 패턴들(AP)에 리세스 영역들을 형성하는 것 및 리세스 영역들 내에 에피택시얼층들을 형성하는 것을 포함할 수 있다. 여기서, 리세스 영역들은 게이트 스페이서들(160) 사이에 노출된 활성 패턴들(AP)의 일부분들을 식각함으로써 형성될 수 있다. 리세스 영역들은 희생 게이트 패턴들(150) 및 게이트 스페이서들(160)을 식각 마스크로 이용하여 이방성 및/또는 등방성 식각하여 형성될 수 있다. 실시예들에서, 리세스 영역들은 채널 패턴들(131)을 등방성 또는 이방성 식각하여 형성될 수 있으며, 반도체 패턴(101)의 상면을 노출시킬 수 있다.
소오스 및 드레인 불순물층들(170)은 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 공정을 수행하여 형성될 수 있다. 에피택시얼 성장 방법으로 형성된 소오스 및 드레인 불순물층들(170)은 채널 패턴들(131) 내에서 제 1 또는 제 2 웰 불순물층들(110, 120)을 포함하는 반도체 패턴(101)과 접촉할 수 있다.
상세하게, 소오스 및 드레인 불순물층들(170)을 형성하는 것은, 제 1 영역(R1)에서 PMOSFET의 소오스 및 드레인 전극들을 위한 제 1 에피택시얼층들을 형성하는 것 및 제 2 영역(R2)에서 NMOSFET의 소오스 및 드레인 전극들을 위한 제 2 에피택시얼층들을 형성하는 것을 포함할 수 있다. 제 1 영역(R1)에서 제 1 에피택시얼층들은 압축성 스트레인(compressive strain)를 유발할 수 있도록 구성되고, 제 2 에피택셜층은 인장성 스트레인(tensile strain)을 유발할 수 있도록 구성될 수 있다. 예를 들면, 제 1 에피택셜층은 실리콘 게르마늄(SiGe)로 형성되고, 제 2 에피택셜층은 실리콘 카바이드(SiC)로 형성될 수 있지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 이에 더하여, 소오스 및 드레인 불순물층들(170) 상에 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 티타늄 실리사이드, 니오븀 실리사이드, 또는 탄탈룸 실리사이드와 같은 실리사이드막(미도시)이 형성될 수도 있다.
나아가, 제 1 영역(R1)의 소오스 및 드레인 불순물층들(170)에 1 웰 불순물층(110)의 제 1 도전형과 다른 제 2 도전형의 도펀트로 도핑될 수 있다. 제 2 영역(R2)의 소오스 및 드레인 불순물층들(170)은 제 2 웰 불순물층(120)의 제 2 도전형과 다른 제 1 도전형의 도펀트로 도핑될 수 있다.
실시예들에서, 소오스 및 드레인 불순물층들(170)은 희생 게이트 패턴들(150) 각각의 양측에서 활성 패턴들(AP)로 도펀트들을 이온주입함으로써 형성될 수 있다. 도 11에 도시된 것처럼, 채널 패턴들(131)의 상면들은 제 1 및 제 2 웰 불순물층들(110,120)의 하면들보다 소오스 및 드레인 불순물층들(170)의 하면들에 가까울 수 있다.
일 예로, 제 1 영역(R1)의 소오스 및 드레인 불순물층들(170)을 형성하는 동안 제 2 도전형의 도펀트가 인-시츄(in-situ)로 도핑될 수 있으며, 제 2 영역(R2)의 소오스 및 드레인 불순물층들(170)을 형성하는 동안 제 1 도전형의 도펀트가 인-시츄로 도핑될 수 있다. 제 1 영역(R1)의 소오스 및 드레인 불순물층들(170)에서 제 2 도전형의 도펀트의 농도는 약 1X1018 내지 1X1020 atom/㎤일 수 있다. 제 2 영역(R2)의 소오스 및 드레인 불순물층들(170)에서 제 1 도전형의 도펀트의 농도는 약 1X1020 내지 1X1021 atom/㎤일 수 있다.
도 2, 도 3, 및 도 12을 참조하면, 소오스 및 드레인 불순물층들(170) 및 희생 게이트 패턴들(150) 사이를 채우는 층간 절연막(165)이 형성될 수 있다. 여기서, 층간 절연막(165)은 희생 게이트 패턴들(150)의 상부면들을 노출시킬 수 있다.
구체적으로, 층간 절연막(165)은 희생 게이트 패턴들(150) 사이를 채우는 절연막을 증착한 후, 하드 마스크 패턴들(154)의 상면이 노출되도록 평탄화 공정을 수행하여 형성될 수 있다. 일 예로, 층간 절연막(165)은 실리콘 산화막을 포함할 수 있으며, FCVD(Flowable Chemical Vapor Deposition) 공정에 의해 형성될 수 있다. 층간 절연막(165)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 평탄화 공정으로 인해, 하드 마스크 패턴들(154)의 두께가 감소될 수 있다.
이어서, 제 1 및 제 2 웰 불순물층들(110, 120)을 가로질러 제 2 방향(D2)으로 연장되는 제 3 분리 절연 패턴들(180)이 형성될 수 있다.
제 3 분리 절연 패턴들(180)을 형성하는 것은, 희생 게이트 패턴들(150) 중 하나를 제거하여 활성 패턴들(AP)을 노출시킨 후, 활성 패턴들(AP)을 이방성 식각함으로써 분리 트렌치를 형성하는 것, 분리 트렌치 내에 절연막을 채우는 것을 포함할 수 있다. 여기서, 분리 트렌치는 제 2 방향(D2)을 따라 연장되어, 활성 패턴들(AP) 각각을 제 1 방향(D1)으로 분리시킬 수 있다. 제 3 분리 절연 패턴(180)의 상면은 활성 패턴들(AP)의 상면들, 즉, 채널 패턴들(131)의 상면들보다 위에 위치할 수 있다.
도 2, 도 3, 및 도 13을 참조하면, 희생 게이트 패턴들 및 희생 게이트 절연막을 제거하여 게이트 스페이서들(160) 사이에 게이트 영역들(GR)이 각각 형성될 수 있다.
게이트 영역들(GR)을 형성하는 것은 게이트 스페이서들(160) 및 층간 절연막(165)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생 패턴들 및 희생 게이트 절연막을 차례로 식각하는 것을 포함할 수 있다.
게이트 영역들(GR) 각각은 활성 패턴들(AP)의 상부 부분들, 즉, 채널 패턴들(131)을 노출시킬 수 있으며, 게이트 스페이서들(160)의 내측벽들이 게이트 영역들(GR)에 노출될 수 있다. 또한, 활성 패턴들(AP) 사이의 제 1 및 제 2 소자 분리 패턴들(103, 105) 일부가 게이트 영역들(GR) 노출될 수 있다. 이와 같이 형성된 게이트 영역들(GR)의 수직적 깊이는, 활성 패턴(AP) 상에서보다 제 1 및 제 2 소자 분리 패턴들(103, 105) 상에서 클 수 있다.
도 2, 도 3, 및 도 14를 참조하면, 각각의 게이트 영역들 내에 게이트 유전막(145) 및 게이트 전극(190)이 차례로 형성될 수 있다(S180).
게이트 유전막(145)은 원자층 증착 기술을 사용하여 게이트 영역들(GR)에 노출된 활성 패턴들(AP) 표면들과 게이트 영역들(GR)에 노출된 게이트 스페이서들(160)의 내측벽들 컨포말하게 덮을 수 있다. 게이트 유전막(145)은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트와 같은 고유전막으로 형성될 수 있다.
게이트 전극들(190)은 제 1 및 제 2 영역들(R1, R2)의 활성 패턴들(AP)을 가로질러 제 2 방향(D2)으로 연장될 수 있으며, 제 1 방향(D1)으로 서로 이격되어 배치될 수 있다. 게이트 전극들(190) 각각은 게이트 배리어 금속 패턴(192), 게이트 금속 패턴(194), 및 캡핑 절연 패턴(196)을 포함할 수 있다.
게이트 배리어 금속 패턴(192)은 소정의 일함수를 갖는 도전성 물질로 형성될 수 있으며, 예를 들어, 티타늄질화물, 탄탈늄질화물, 텅스텐질화물, 하프늄질화물, 및 지르코늄질화물과 같은 금속 질화막으로 형성될 수 있다. 게이트 금속 패턴(194)은 게이트 배리어 금속 패턴(192)보다 낮은 비저항을 갖는 물질들 중의 하나로 형성될 수 있다. 게이트 금속 패턴(194)은, 예를 들어, 텅스텐, 구리, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 및 도전성 금속 질화물들 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다.
캡핑 절연 패턴(196)은 게이트 금속 패턴(194)의 상면을 덮을 수 있다. 캡핑 절연 패턴들(196)의 상면들은 층간 절연막(165)의 상면과 실질적으로 공면을 이룰 수 있다. 캡핑 절연 패턴(196)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄소 질화물(SiCN), 또는 실리콘 탄소 산화질화물(SiCON)을 포함할 수 있다.
비록 도 2 및 도 10 내지 도 14에서 희생 게이트 패턴들을 형성하는 것 및 희생 게이트 패턴들을 게이트 전극들로 대체하는 것을 포함하는 것을 기재하였으나, 희생 게이트 패턴들을 형성하는 것 없이 게이트 전극들을 형성할 수도 있다. 희생 게이트 패턴들을 형성하지 않고 게이트 전극들을 형성할 때 소오스 및 드레인 불순물층들(170)은 게이트 전극들을 형성한 후에 형성될 수 있다.
도 15는 도 14에 도시된 반도체 장치의 제 1 영역에 배치된 게이트 전극 아래에서 도펀트의 도핑 농도 프로파일을 나타내는 그래프이다.
도 15를 참조하면, 제 1 도전형(예를 들어, n형)의 도펀트들을 포함하는 반도체 패턴(101)에서 도펀트들의 농도는 실질적으로 균일할 수 있다. 채널 패턴(131)에서 도펀트들의 농도는 반도체 패턴(101)에서 도펀트들의 농도보다 작을 수 있다. 나아가, 반도체 패턴(101)과 채널 패턴(131)의 경계에서 도펀트 농도가 급격하게 감소될 수 있다.
실시예들에 따르면, 반도체 패턴(101)에서 도펀트들의 농도는 약 1X1018 내지 1X1020 atom/㎤일 수 있다. 채널 패턴(131)에서 도펀트들의 농도는 약 1X1016 내지 1X1020 atom/㎤일 수 있다.
도 16, 도 17, 및 도 18은 본 발명의 다양한 실시예들에 따른 반도체 장치의 단면도들로서, 도 3의 I-I'선 및 II-II'선을 따라 자른 단면들을 나타낸다. 설명의 간략함을 위해, 앞서 도 3 내지 도 14를 참조하여 설명된 실시예들과 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 16에 도시된 실시예에 따르면, 반도체 패턴(101)이 반도체 기판(100)으로부터 돌출되어 제 1 방향(D1)으로 연장될 수 있으며, 반도체 패턴(101)은 제 1 영역(R1)에서 제 1 도전형(예를 들어, n형)의 도펀트들을 포함하고, 제 2 영역(R2)에서 제 2 도전형(예를 들어, p형)의 도펀트들을 포함할 수 있다.
반도체 패턴들(101) 상에 채널 패턴들(131)이 각각 배치될 수 있으며, 인접하는 반도체 패턴들(101) 사이에 제 1 소자 분리 패턴들(103)이 배치될 수 있다.
게이트 전극들(190)이 채널 패턴들(131)을 가로질러 제 2 방향(D2)으로 연장될 수 있으며, 게이트 전극들(190) 양측에 소오스 드레인 불순물층들(170)이 배치될 수 있다. 여기서, 소오스 및 드레인 불순물층들(170)은 채널 패턴(131) 내에 배치되되, 소오스 및 드레인 불순물층들(170)의 바닥면들은 n형 또는 p형 도펀트들이 도핑된 반도체 패턴(101)과 이격될 수 있다.
도 17에 도시된 실시예에 따르면, 제 1 영역(R1)에서 활성 패턴들(AP) 각각은 반도체 패턴(101) 및 제 1 채널 패턴(131)을 포함할 수 있으며, 제 2 영역(R2)에서 활성 패턴들(AP) 각각은 반도체 패턴(101) 및 제 2 채널 패턴(133)을 포함할 수 있다. 제 1 영역(R1)에서 반도체 패턴(101)은 제 1 도전형의 도펀트들을 포함하며, 제 2 영역(R2)에서 반도체 패턴(101)은 제 2 도전형의 도펀트들을 포함할 수 있다.
제 1 채널 패턴(131)과 제 2 채널 패턴(133)은 서로 다른 반도체 물질로 이루어질 수 있으며, 서로 다른 격자 상수를 가질 수 있다. 제 1 채널 패턴(131)은 반도체 패턴(101)과 동일한 반도체 물질로 이루어질 수 있으며, 제 2 채널 패턴(133)은 반도체 패턴(101)과 다른 반도체 물질로 이루어질 수 있다. 그리고, 이와 반대의 경우도 가능하다. 실시예들에서, 제 1 채널 패턴(131)은 반도체 패턴(101)과 다른 반도체 물질을 포함할 수 있으며, 제 2 채널 패턴(133)은 반도체 패턴(101)과 동일한 반도체 물질을 포함할 수 있다.
도 18에 도시된 실시예에 따르면, 활성 패턴들(AP) 각각은 반도체 기판(100)으로부터 돌출된 반도체 패턴(101), 반도체 패턴(101) 상에 차례로 적층된 제 1 및 제 2 에피택시얼 패턴들(132, 134)을 포함할 수 있다. 여기서, 제 1 및 제 2 에피택시얼 패턴들(132, 134)은 에피택시얼 성장 방법을 이용하여 형성될 수 있으며, 서로 다른 격자 상수를 갖는 반도체 물질로 이루어질 수 있다.
도 19는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 순서도이다. 도 20은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 21 내지 도 31은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들로서, 도 20의 III-III' 선, IV-IV' 선, 및 도 V-V' 선을 따라 자른 단면들을 나타낸다. 설명의 간략함을 위해, 앞서 도 3 내지 도 14를 참조하여 설명된 실시예들과 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 19, 도 20, 및 도 21을 참조하면, 반도체 기판(100) 전면 상에 제 1 에피택시얼층(111) 및 제 2 에피택시얼층(121)이 차례로 형성될 수 있다(S210, S220).
일 예로, 반도체 기판(100)은 n형 또는 p형 불순물들이 도핑된 벌크(bulk) 실리콘 기판일 수 있다. 앞서 설명한 것처럼, 반도체 기판(100)은 제 1 영역(도 3의 R1) 및 제 2 영역(도 3의 R2)을 포함할 수 있다.
제 1 및 제 2 에피택시얼층들(111, 121)은 반도체 기판(100)을 씨드로 이용하는 에피택시얼 성장 방법을 이용하여 형성될 수 있다. 제 1 및 제 2 에피택시얼층들(111, 121)은 서로 다른 반도체 물질일 수 있다. 예를 들어, 제 1 및 제 2 에피택시얼층들(111, 121)의 격자 상수가 서로 다를 수 있다. 일 예로, 제 1 에피택시얼층(111)은 실리콘 카바이드(SiC)층 또는 실리콘 게르마늄층(SiGe)일 수 있으며, 제 2 에피택시얼층(121)은 실리콘(Si)층일 수 있다.
제 2 에피택시얼층(121)은 제 1 에피택시얼층(111)보다 두껍게 성장될 수 있다. 예를 들어, 제 1 에피택시얼층(111)은 약 10Å 내지 100Å의 두께 범위를 가질 수 있으며, 제 2 에피택시얼층(121)은 약 1000Å 내지 약 1500Å의 두께 범위를 가질 수 있다. 제 2 에피택시얼층(121)에 비해 얇게 성장된 제 1 에피택시얼층(111)은 제 2 에피택시얼층(121)의 성장 두께 및 후속하여 형성되는 채널층의 두께를 모니터링할 수 있는 기준층으로 사용될 수 있다.
제 2 에피택시얼층(121)을 형성한 후에, 제 2 에피택시얼층(121)의 두께를 모니터링(monitoring)할 수 있다(S225). 제 2 에피택시얼층(121)의 두께는 제 1 에피택시얼층(111)과 제 2 에피택시얼층(121)의 상면 사이의 거리를 측정함으로써 모니터할 수 있다. 제 1 에피택시얼층(111)은 제 2 에피택시얼층(121)과 다른 물질로 형성되므로, 제 1 및 제 2 에피택시얼층들(111, 121) 사이의 계면이 검출(detect)될 수 있다.
도 19, 도 20, 및 도 22를 참조하면, 반도체 기판(100), 및 제 1 및 제 2 에피택시얼층들(111, 121) 내에 n형 또는 p형의 도펀트들을 이온주입하여 이온 주입 영역들(11)을 형성할 수 있다(S230).
앞서 설명한 것처럼, 이온 주입 공정시 반도체 기판(100) 및 제 1 및 제 2 에피택시얼층들(111, 121)은 비정질화될 수 있으며, 이온 주입 영역들(11)은 반도체 기판(100) 및 제 1 및 제 2 에피택시얼층들(111, 121) 내에서 서로 다른 깊이에 형성될 수 있다.
도 19, 도 20, 및 도 23을 참조하면, 이온 주입 영역들을 형성한 후, 열처리 공정을 수행하여 웰 불순물층(110) 및 도펀트들이 도핑된 제 1 및 제 2 에피택시얼층들(112, 122)이 형성될 수 있다(S240).
반도체 기판(100) 전면에 대한 열처리 공정에 의해 비정질의 이온 주입 영역들(11)이 재결정화되므로, 제 1 및 제 2 에피택시얼층들(112, 122)에서 결정 결함들은 감소될 수 있다. 웰 불순물층(110), 즉, 도펀트들이 도핑된 제 1 및 제 2 에피택시얼층들(112, 122)에서 도펀트 농도는 실질적으로 균일할 수 있다.
도 19, 도 20, 및 도 24를 참조하면, 도펀트들이 도핑된 제 2 에피택시얼층(122) 상에 채널층(130)이 형성될 수 있다(S250).
채널층(130)은 제 2 에피택시얼층(122)을 씨드(seed)로 이용하는 에피택시얼 성장 공정을 이용하여 형성될 수 있다. 채널층(130)은 제 2 에피택시얼층(122)과 동일한 반도체 물질로 형성될 수 있으며, 약 300Å 내지 700Å의 두께를 가질 수 있다. 채널층(130)은 재결정화된 제 2 에피택시얼층(122) 상에 형성되므로, 채널층(130)이 성장될 때 결정 결함들의 발생은 최소화될 수 있다.
채널층(130) 형성을 위한 에피택시얼 성장 공정시 제 1 에피택시얼층(111)을 기준으로 채널층(130)의 성장 두께를 측정할 수 있으며, 측정된 두께에 따라 에피택시얼 성장 공정을 제어할 수 있다.
채널층(130)을 형성한 후에, 채널층(130)의 두께가 모니터링될 수 있다(S255). 채널층(130)의 두께는 제 1 에피택시얼층(111)과 채널층(130)의 상면 사이의 거리를 측정함으로써 모니터링될 수 있다.
도 19, 도 20, 및 도 25를 참조하면, 채널층(130) 및 제 2 에피택시얼층(122)을 패터닝하여 활성 패턴들(AP)이 형성될 수 있다(S260).
활성 패턴들(AP)은, 앞서 도 8을 참조하여 설명한 것처럼, 식각 마스크 패턴을 형성한 후, 채널층(130) 및 제 2 에피택시얼층(122)을 차례로 이방성 식각하여 형성될 수 있다. 활성 패턴들(AP)을 형성시 소자 분리 트렌치들이 형성될 수 있으며, 분리 트렌치들의 바닥면들은 제 1 에피택시얼층(112)보다 위에 위치할 수 있다.
활성 패턴들(AP) 각각은 제 2 에피택시얼층(122)의 일 부분인 제 2 에피택시얼 패턴(123) 및 제 2 에피택시얼 패턴(123) 상의 채널 패턴(131)을 포함할 수 있다. 활성 패턴들(AP)은 제 1 방향(D1)으로 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격될 수 있다.
도 19, 도 20, 및 도 26을 참조하면, 활성 패턴들(AP) 사이에 소자 분리 패턴들(103)이 형성될 수 있다(S270). 제 2 에피택시얼 패턴들(123) 사이를 채울 수 있으며, 소자 분리 패턴들(103)의 상면들은 채널 패턴들(131)의 상면들보다 아래에 위치할 수 있다.
도 19, 도 20, 및 도 27을 참조하면, 활성 패턴들(AP)을 가로지르는 희생 게이트 패턴들(150)이 형성될 수 있다(S280). 희생 게이트 패턴들(150)을 형성하는 것은 앞서 도 10을 참조하여 설명한 것과 실질적으로 동일할 수 있다. 즉, 희생 게이트 패턴들(150) 각각은 희생 패턴(152) 및 하드 마스크 패턴(154)을 포함할 수 있다. 또한, 희생 게이트 패턴들(150)의 양측벽들에 게이트 스페이서들(160)이 형성될 수 있다.
도 19, 도 20, 및 도 28을 참조하면, 희생 게이트 패턴들(150) 양측의 채널 패턴들(131) 내에 소오스 및 드레인 불순물층들(170)이 형성될 수 있다(S290).
소오스 및 드레인 불순물층들(170)을 형성시, 앞서 도 11을 참조하여 설명한 것처럼, 희생 게이트 패턴들(150) 양측에서 채널 패턴들(131)의 일 부분들이 식각될 수 있다. 이에 따라, 희생 게이트 패턴들(150) 양측에서 제 2 에피택시얼 패턴들(123)의 상면들이 노출될 수 있다.
이어서, 소오스 및 드레인 불순물층들(170)이 제 2 에피택시얼 패턴(123)의 상면으로부터 에피택시얼 성장될 수 있다. 앞서 설명한 것처럼, 소오스 및 드레인 불순물층들(170)은 실리콘 게르마늄(SiGe) 또는 실리콘 카바이드(SiC)로 형성될 수 있다. 또한, 소오스 및 드레인 불순물층들(170)을 에피택시얼 성장하는 동안 제 2 에피택시얼 패턴(123) 내의 도펀트들과 반대의 도전형을 갖는 도펀트들이 인-시츄로 도핑될 수 있다.
한편, 도 30에 도시된 실시예에 따르면, 소오스 및 드레인 불순물층들(170)을 형성하기 위해 채널 패턴들(131)을 리세스할 때, 채널 패턴들(131)의 일부분들(131R)이 잔류할 수 있다. 이러한 경우, 소오스 및 드레인 불순물층들(170)은 잔류하는 채널 패턴들(131R)로부터 에피택시얼 성장될 수 있으며, 소오스 및 드레인 불순물층들(170)의 바닥면들이 제 2 에피택시얼 패턴(123)과 이격될 수 있다.
도 31에 도시된 실시예에 따르면, 소오스 및 드레인 불순물층들(170)을 형성하기 위해 채널 패턴들(131)을 리세스할 때, 채널 패턴들(131) 및 제 2 에피택시얼 패턴들(123)의 일부분들이 식각될 수 있다. 이러한 경우, 소오스 및 드레인 불순물층들(170)의 바닥면들이 채널 패턴(131)의 바닥면보다 아래에 위치할 수도 있다.
계속해서, 도 19, 도 20, 및 도 29를 참조하면, 소오스 및 드레인 불순물층들(170)을 형성한 후, 희생 게이트 패턴들이 게이트 전극들(190)로 대체될 수 있다(S300). 희생 게이트 패턴들을 게이트 전극들(190)로 대체하는 것은 앞서 도 13 및 도 14를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
반도체 패턴(101)을 형성한 후에 웰 불순물층을 형성하는 동안 반도체 기판(100)의 비정질 부분들을 결정화하는 경우 반도체 패턴(101)의 결정 결함 밀도가 높아질 수 있다. 이와 달리 본 발명의 실시예들에 따르면, 반도체 패턴(101)을 형성하기 전에 웰 불순물층들이 형성될 수 있으며 반도체 기판(100)의 비정질 부분들이 재결정화되므로, 반도체 패턴 내의 결정 결함들의 형성을 줄이거나 방지할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
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Claims (20)

  1. 기판 내에 도펀트들을 주입하여 상기 기판 내에 예비 불순물 영역을 형성하는 것;
    상기 기판을 가열함으로써 상기 예비 불순물 영역을 결정화시켜 불순물 영역을 형성하되, 상기 기판을 가열하는 것은 800°C 내지 950°C의 주변 온도에서 20분 내지 50분간 수행하는 것;
    상기 기판을 가열한 후에, 상기 기판을 씨드층으로 이용하는 에피택시얼 성장 공정을 수행함으로써 상기 기판 상에 언도우프트 반도체막을 형성하는 것;
    상기 언도우프트 반도체막 및 상기 불순물 영역 내에 제 1 및 제 2 트렌치들을 형성하여 상기 제 1 및 제 2 트렌치들 사이에 활성 핀을 정의하되, 상기 활성 핀의 상부 부분은 상기 언도우프트 반도체막의 일부분인 언도우프트 반도체 패턴을 포함하는 것;
    상기 제 1 및 제 2 트렌치들 내에 제 1 및 제 2 분리막들을 각각 형성하되, 상기 언도우프트 반도체 패턴은 상기 제 1 및 제 2 분리막들의 상면들보다 돌출되어 상기 제 1 및 제 2 분리막들이 상기 언도우프트 반도체 패턴의 양측면들을 노출시키는 것;
    상기 활성 핀의 상기 양측면들 및 상면으로 연장되는 게이트 절연막을 형성하는 것; 및
    상기 활성 핀을 가로지르는 게이트 전극을 형성하는 것을 포함하되,
    상기 불순물 영역은 상기 예비 불순물 영역에서보다 낮은 결정 결함 밀도를 갖는 집적 회로 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 기판을 가열하는 것은 870°C 내지 900°C의 주변 온도에서 수행되는 집적 회로 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 도펀트들은 제 1 도전형을 갖는 제 1 도펀트들을 포함하되,
    상기 제조 방법은:
    상기 제 1 및 제 2 분리막들을 형성한 후에, 상기 제 1 도전형과 반대의 제 2 도전형을 갖는 제 2 도펀트들을 포함하는 소오스/드레인 영역을 형성하는 것을 더 포함하는 것을 더 포함하되,
    상기 불순물 영역은 상기 기판의 상면에 대해 수직한 수직 방향으로 제 1 두께를 갖고, 상기 소오스/드레인 영역은 상기 수직 방향으로 제 2 두께를 갖되, 상기 제 1 두께는 상기 제 2 두께보다 큰 집적 회로 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 도펀트들은 제 1 도전형을 갖는 제 1 도펀트들을 포함하고, 상기 활성 핀은 평면적 관점에서 수평 방향으로 연장되되,
    상기 제조 방법은:
    상기 제 1 및 제 2 분리막들을 형성한 후에, 상기 언도우프트 반도체 패턴 내에 한쌍 의 소오스/드레인 영역들을 형성함으로써, 상기 소오스/드레인 영역들 사이의 상기 언도우프트 반도체 패턴 내에 채널 영역을 정의하되, 상기 소오스/드레인 영역들은 상기 제 1 도전형과 반대의 제 2 도전형을 갖는 제 2 도펀트들을 포함하는 것을 더 포함하되,
    상기 채널 영역은 상기 수평 방향으로 중간 부분을 포함하고, 상기 채널 영역의 상기 중간 부분은 상기 한 쌍의 소오스/드레인 영역들로부터 확산된 상기 제 2 도펀트들의 일부를 포함하되,
    상기 게이트 전극을 형성한 후에, 상기 채널 영역의 상기 중간 부분에서 상기 제 2 도펀트들의 일부의 농도는 5E18~5E20 atoms/cm3 인 집적 회로 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 도펀트들은 제 1 도전형을 갖는 제 1 도펀트들을 포함하고, 상기 활성 핀은 평면적 관점에서 수평 방향으로 연장되되,
    상기 제조 방법은:
    상기 제 1 및 제 2 분리막들을 형성한 후에, 상기 언도우프트 반도체 패턴 내에 한 쌍의 소오스/드레인 영역들을 형성함으로써, 상기 소오스/드레인 영역들 사이의 상기 언도우프트 반도체 패턴 내에 채널 영역을 정의하되, 상기 소오스/드레인 영역들은 상기 제 1 도전형과 반대의 제 2 도전형을 갖는 제 2 도펀트들을 포함하는 것을 더 포함하되,
    상기 게이트 전극을 형성한 후에, 상기 채널 영역에서 상기 제 1 도펀트들의 평균 농도는 5E20 atoms/cm3 보다 낮은 집적 회로 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 도펀트들은 제 1 도전형을 갖는 제 1 도펀트들을 포함하고, 상기 활성 핀은 평면적 관점에서 수평 방향으로 연장되되,
    상기 제조 방법은:
    상기 제 1 및 제 2 분리막들을 형성한 후에, 상기 언도우프트 반도체 패턴 내에 한 쌍 의 소오스/드레인 영역들을 형성함으로써, 상기 소오스/드레인 영역들 사이의 상기 언도우프트 반도체 패턴 내에 채널 영역을 정의하되, 상기 소오스/드레인 영역들은 상기 제 1 도전형과 반대의 제 2 도전형을 갖는 제 2 도펀트들을 포함하는 것을 더 포함하되,
    상기 채널 영역은 상기 수평 방향으로 중간 부분을 포함하고, 상기 채널 영역의 상기 중간 부분은 상기 한 쌍의 소오스/드레인 영역들로부터 확산된 상기 제 2 도펀트들의 일부를 포함하되,
    상기 게이트 전극을 형성한 후에, 상기 채널 영역에서 상기 제 1 도펀트들의 평균 농도 대 상기 채널 영역의 상기 중간 부분에서 상기 제 2 도펀트들의 일부의 농도의 비율은 1:10 내지 1:100인 집적 회로 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 수평 방향에 대해 수직한 수평 방향으로, 상기 채널 영역의 두께는 상기 한 쌍의 소오스/드레인 영역들의 두께에 대해 1.1배인 집적 회로 장치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 기판에 도펀트들을 주입하기 전에, 예비 기판 상에 제 1 및 제 2 에피택시얼층들을 차례로 형성하는 것을 더 포함하되,
    상기 제 1 에피택시얼층은 상기 제 2 에피택시얼층과 다른 물질을 포함하고,
    상기 기판은 상기 예비 기판, 상기 제 1 에피택시얼층, 및 상기 제 2 에피택시얼층을 포함하는 집적 회로 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 언도우프트 반도체막을 형성하는 것은 상기 제 2 에피택시얼층을 씨드층으로 이용하는 에피택시얼 성장 공정을 수행하는 것을 포함하고,
    상기 제조 방법은 상기 제 1 에피택시얼층의 상면을 기준으로 이용하여 상기 제 2 에피택시얼층 및 상기 언도우프트 반도체막의 두께의 합을 측정하는 것을 더 포함하는 집적 회로 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 1 에피택시얼층의 두께는 10Å 내지 100Å인 집적 회로 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 2 에피택시얼층의 두께는 1000Å to 1500Å 범위 내에 있는 집적 회로 장치의 제조 방법.
  12. 제 9 항에 있어서,
    상기 제 1 에피택시얼층은 실리콘 카바이드 및 실리콘 게르마늄 중 적어도 하나를 포함하는 집적 회로 장치의 제조 방법.
  13. 제 1 항에 있어서,
    상기 예비 불순물 영역은 비정질 구조를 포함하고,
    상기 불순물 영역을 결정 구조를 포함하는 집적 회로 장치의 제조 방법.
  14. 제 1 항에 있어서,
    상기 언도우프트 반도체막 및 상기 불순물 영역 내에 제 1 및 제 2 트렌치들을 형성하는 것은 상기 기판을 가열하여 상기 예비 불순물 영역을 상기 불순물 영역으로 변환시키는 것 후에 수행되는 집적 회로 장치의 제조 방법.
  15. 예비 반도체 기판 상에 제 1 및 제 2 에피택시얼층들을 차례로 형성하되, 상기 제 1 에피택시얼층은 상기 제 2 에피택시얼층과 다른 물질을 포함하고, 상기 예비 반도체 기판의 일부, 상기 제 1 에피택시얼층의 일부, 및 상기 제 2 에피택시얼층의 일부는 기판의 일부분을 포함하는 것;
    상기 제 1 및 제 2 에피택시얼층을 차례로 형성한 후에, 상기 기판으로 도펀트들을 주입하여 상기 기판 내에 예비 불순물 영역을 형성하는 것;
    상기 기판을 가열하여 상기 예비 불순물 영역을 불순물 영역으로 변환하되, 상기 기판을 가열하는 것은 800°C 내지 950°C의 주변 온도에서 20분 내지 50분간 수행하는 것;
    상기 기판을 가열한 후에, 상기 제 2 에피택시얼층을 씨드층으로 이용하는 에피택시얼 성장 공정을 수행함으로써 채널층을 형성하는 것;
    상기 제 1 에피택시얼층의 상면을 기준으로 이용하여 상기 제 2 에피택시얼층 및 상기 채널층의 두께의 합을 측정하는 것;
    상기 채널층을 형성한 후, 상기 불순물 영역에 제 1 트렌치 및 제 2 트렌치를 형성하여 상기 제 1 및 제 2 트렌치들 사이에 활성 핀을 정의하는 것;
    상기 제 1 및 제 2 트렌치들 내에 제 1 및 제 2 분리막들을 각각 형성하되, 상기 활성 핀은 상기 제 1 및 제 2 분리막들의 상면들보다 돌출되어 상기 활성 핀의 양측면들이 노출되는 것;
    상기 활성 핀의 상기 양측면들 및 상면으로 연장되는 게이트 절연막을 형성하는 것; 및
    상기 활성 핀을 가로지르는 게이트 전극을 형성하는 것을 포함하는 집적 회로 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 도펀트들은 제 1 도전형을 갖는 제 1 도펀트들을 포함하고,
    상기 제조 방법은:
    상기 제 1 및 제 2 분리막들을 형성한 후에, 상기 제 1 도전형과 반대의 제 2 도전형을 갖는 제 2 도펀트들을 포함하는 소오스/드레인 영역을 형성하는 것을 더 포함하는 것을 더 포함하되,
    상기 불순물 영역은 상기 기판의 상면에 대해 수직한 수직 방향으로 제 1 두께를 갖고, 상기 소오스/드레인 영역은 상기 수직 방향으로 제 2 두께를 갖되, 상기 제 1 두께는 상기 제 2 두께보다 큰 집적 회로 장치의 제조 방법.
  17. 예비 반도체 기판 상에 제 1 및 제 2 에피택시얼층들을 차례로 형성하되, 상기 제 1 에피택시얼층은 상기 제 2 에피택시얼층과 다른 물질을 포함하고, 상기 예비 반도체 기판의 일부, 상기 제 1 에피택시얼층의 일부, 및 상기 제 2 에피택시얼층의 일부는 기판의 일부분을 포함하는 것;
    상기 제 1 및 제 2 에피택시얼층을 차례로 형성한 후에, 상기 기판으로 도펀트들을 주입하여 상기 기판 내에 예비 불순물 영역을 형성하는 것;
    상기 기판을 가열하여 상기 예비 불순물 영역을 불순물 영역으로 변환시키는 것;
    상기 기판을 가열한 후에, 상기 제 2 에피택시얼층을 씨드층으로 이용하는 에피택시얼 성장 공정을 수행함으로써 채널층을 형성하는 것;
    상기 제 1 에피택시얼층의 상면을 기준으로 이용하여 상기 제 2 에피택시얼층 및 상기 채널층의 두께의 합을 측정하는 것;
    상기 채널층을 형성한 후, 상기 불순물 영역에 제 1 트렌치 및 제 2 트렌치를 형성하여 상기 제 1 및 제 2 트렌치들 사이에 활성 핀을 정의하는 것;
    상기 제 1 및 제 2 트렌치들 내에 제 1 및 제 2 분리막들을 각각 형성하되, 상기 활성 핀은 상기 제 1 및 제 2 분리막들의 상면들보다 돌출되어 상기 활성 핀의 양측면들이 노출되는 것;
    상기 활성 핀의 상기 양측면들 및 상면으로 연장되는 게이트 절연막을 형성하는 것; 및
    상기 활성 핀을 가로지르는 게이트 전극을 형성하는 것을 포함하는 집적 회로 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 제 1 에피택시얼층은 실리콘 카바이드 및 실리콘 게르마늄 중 적어도 하나를 포함하는 집적 회로 장치의 제조 방법.
  19. 제 18 항에 있어서,
    상기 제 1 에피택시얼층의 두께는 10Å 내지 100Å인 집적 회로 장치의 제조 방법.
  20. 제 17 항에 있어서,
    상기 도펀트들을 주입하는 것은 상기 예비 불순물 영역을 비정질화하는 것을 포함하고,
    상기 기판을 가열하는 것은 상기 불순물 영역이 결정 구조를 포함하도록 상기 예비 불순물 영역을 결정화하는 것을 포함하는 집적 회로 장치의 제조 방법.


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