KR102412069B1 - Thin film transistor - Google Patents

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Abstract

본 발명의 실시예에 따른 박막 트랜지스터는 기판, 상기 기판 상의 소스 전극, 상기 기판 상에 배치되고, 상기 소스 전극의 상면의 일부를 덮는 절연패턴, 상기 절연패턴 상의 드레인 전극, 상기 절연패턴의 측면 및 상기 드레인 전극의 측면 상에 배치되는 스페이서, 상기 스페이서의 표면 상에 배치되고, 상기 드레인 전극으로부터 상기 소스 전극으로 연장되는 활성층 및 상기 활성층 상의 게이트 전극을 포함할 수 있다.A thin film transistor according to an embodiment of the present invention includes a substrate, a source electrode on the substrate, an insulating pattern disposed on the substrate and covering a portion of an upper surface of the source electrode, a drain electrode on the insulating pattern, a side surface of the insulating pattern, and and a spacer disposed on a side surface of the drain electrode, an active layer disposed on a surface of the spacer and extending from the drain electrode to the source electrode, and a gate electrode on the active layer.

Description

박막 트랜지스터{THIN FILM TRANSISTOR}Thin Film Transistor {THIN FILM TRANSISTOR}

본 발명은 박막 트랜지스터에 관한 것으로, 보다 상세하게는 증가된 채널 길이를 갖는 박막 트랜지스터에 관한 것이다.The present invention relates to a thin film transistor, and more particularly, to a thin film transistor having an increased channel length.

트랜지스터는 다양한 전자 기기 분야에서 여러가지 목적으로 널리 사용되고 있다. 예컨대, 트랜지스터는 스위칭 소자(switching device), 구동소자(driving device) 및 광감지소자(photo sensing device) 등으로 사용되고, 그 밖에도 다양한 전자 회로의 구성요소로 사용될 수 있다. Transistors are widely used for various purposes in various electronic device fields. For example, a transistor may be used as a switching device, a driving device, a photo sensing device, and the like, and may be used as a component of various other electronic circuits.

액정 표시 장치(Liquid Crystal Display)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display) 중 하나이다. 액정 표시 장치에서, 하나의 기판(박막 트랜지스터 기판)에는 복수의 화소 전극들이 매트릭스(matrix) 형태로 배열되어 있고 다른 기판(공통 전극 기판)에는 하나의 공통 전극이 기판 전면을 덮고 있다. 이러한 액정 표시 장치에서 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트 라인(gate line)과 화소 전극에 인가될 전압을 전달하는 데이터 라인(data line)을 하나의 기판 상에 형성한다.A liquid crystal display is one of the most widely used flat panel displays. In the liquid crystal display, a plurality of pixel electrodes are arranged in a matrix on one substrate (thin film transistor substrate), and one common electrode covers the entire surface of the substrate on another substrate (common electrode substrate). In such a liquid crystal display device, an image is displayed by applying a separate voltage to each pixel electrode. To this end, a thin film transistor, which is a three-terminal device for switching the voltage applied to the pixel electrode, is connected to each pixel electrode, and a gate line that transmits a signal for controlling the thin film transistor and a voltage to be applied to the pixel electrode are connected. A data line to transmit data is formed on one substrate.

본 발명이 해결하고자 하는 과제는 화소의 피치가 감소되고, 전류 누설을 방지할 수 있는 박막 트랜지스터를 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a thin film transistor capable of reducing a pixel pitch and preventing current leakage.

본 발명의 실시예들 따른 박막 트랜지스터는 기판; 상기 기판 상의 소스 전극; 상기 기판 상에 배치되고, 상기 소스 전극의 상면의 일부를 덮는 절연패턴; 상기 절연패턴 상의 드레인 전극; 상기 절연패턴의 측면 및 상기 드레인 전극의 측면 상에 배치되는 스페이서; 상기 스페이서의 표면 상에 배치되고, 상기 드레인 전극으로부터 상기 소스 전극으로 연장되는 활성층; 및 상기 활성층 상의 게이트 전극을 포함할 수 있다.A thin film transistor according to embodiments of the present invention includes a substrate; a source electrode on the substrate; an insulating pattern disposed on the substrate and covering a portion of an upper surface of the source electrode; a drain electrode on the insulating pattern; a spacer disposed on a side surface of the insulating pattern and a side surface of the drain electrode; an active layer disposed on a surface of the spacer and extending from the drain electrode to the source electrode; and a gate electrode on the active layer.

본 발명의 실시예들에 따르면, 화소 피치를 감소시켜 고해상도 디스플레이 소자에 적용 가능하며, 누설전류가 감소되고, 제조가 용이한 박막 트랜지스터가 제공될 수 있다.According to embodiments of the present invention, it is possible to provide a thin film transistor that can be applied to a high-resolution display device by reducing a pixel pitch, a leakage current is reduced, and is easy to manufacture.

도 1은 본 발명의 실시예들에 따른 박막 트랜지스터를 설명하기 위한 평면도이다.
도 2는 본 발명의 실시예들에 따른 박막 트랜지스터를 설명하기 위한 도면으로서, 도 1의 I~I' 선을 따라 자른 단면도이다.
도 3은 도 2의 A 부분에 대응되는 확대단면도이다.
도 4는 도 2의 B 부분에 대응되는 확대단면도이다.
도 5는 본 발명의 실시예들에 따른 박막 트랜지스터를 설명하기 위한 도면으로서, 게이트 전극의 측면 상에 게이트 스페이서가 형성된 형태를 나타내는 단면도이다.
도 6는 도 5의 C부분에 대응되는 확대단면도이다.1 is a plan view illustrating a thin film transistor according to embodiments of the present invention.
FIG. 2 is a view for explaining a thin film transistor according to embodiments of the present invention, and is a cross-sectional view taken along line I to I' of FIG. 1 .
FIG. 3 is an enlarged cross-sectional view corresponding to part A of FIG. 2 .
FIG. 4 is an enlarged cross-sectional view corresponding to part B of FIG. 2 .
5 is a view for explaining a thin film transistor according to embodiments of the present invention, and is a cross-sectional view illustrating a form in which a gate spacer is formed on a side surface of a gate electrode.
6 is an enlarged cross-sectional view corresponding to a portion C of FIG. 5 .

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention, and a method for achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in a variety of different forms, and only these embodiments allow the disclosure of the present invention to be complete, and those of ordinary skill in the art to which the present invention pertains. It is provided to fully inform the person of the scope of the invention, and the present invention is only defined by the scope of the claims. Like reference numerals refer to like elements throughout.

본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다. Embodiments described herein will be described with reference to a plan view and a cross-sectional view, which are ideal schematic views of the present invention. Accordingly, the shape of the illustrative drawing may be modified due to manufacturing technology and/or tolerance. Accordingly, embodiments of the present invention are not limited to the specific form shown, but also include changes in the form generated according to the manufacturing process. Accordingly, the regions illustrated in the drawings have schematic properties, and the shapes of the regions illustrated in the drawings are intended to illustrate specific shapes of regions of the device, and not to limit the scope of the invention.

이하 도면을 참조하여 본 발명의 실시예들을 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the drawings.

도 1은 본 발명의 실시예들에 따른 박막 트랜지스터를 설명하기 위한 평면도이다. 1 is a plan view illustrating a thin film transistor according to embodiments of the present invention.

도 1을 참조하면, 데이터 라인(DL) 및 게이트 라인(GL)이 서로 교차되어 배치될 수 있다. 데이터 라인(DL)은 제1 방향(D1)으로 연장될 수 있다. 데이터 라인(DL)은 데이터 전압을 전달할 수 있다. 게이트 라인(GL)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 게이트 라인(GL)은 게이트 신호를 전달할 수 있다.Referring to FIG. 1 , a data line DL and a gate line GL may be disposed to cross each other. The data line DL may extend in the first direction D1 . The data line DL may transmit a data voltage. The gate line GL may extend in a second direction D2 crossing the first direction D1 . The gate line GL may transmit a gate signal.

도면의 간소화를 위하여, 도 1에서는 하나의 데이터 라인(DL)과 하나의 게이트 라인(GL)만을 도시하였지만, 본 발명의 실시예들에 따른 박막 트랜지스터 기판은 복수 개의 데이터 라인들(DL)과 복수 개의 게이트 라인들(GL)을 포함할 수 있다. 구체적으로, 복수개의 데이터 라인들(DL)이 제2 방향(D2)으로 서로 이격되어 배치될 수 있으며, 복수개의 게이트 라인들(GL)이 제1 방향(D1)으로 서로 이격되어 배치될 수 있다.For simplicity of the drawing, although only one data line DL and one gate line GL are illustrated in FIG. 1 , the thin film transistor substrate according to embodiments of the present invention includes a plurality of data lines DL and a plurality of may include gate lines GL. Specifically, the plurality of data lines DL may be disposed to be spaced apart from each other in the second direction D2 , and the plurality of gate lines GL may be disposed to be spaced apart from each other in the first direction D1 . .

드레인 전극(130)이 게이트 라인(GL) 및 데이터 라인(DL)과 인접하게 배치될 수 있다. 구체적으로, 드레인 전극(130)의 일부는 게이트 라인(GL)과 데이터 라인(DL)이 서로 교차되는 부분과 수직적으로 중첩될 수 있다. 즉, 박막 트랜지스터는 게이트 라인(GL)과 데이터 라인(DL)이 서로 교차되는 부분과 인접하게 형성될 수 있다.The drain electrode 130 may be disposed adjacent to the gate line GL and the data line DL. In detail, a portion of the drain electrode 130 may vertically overlap a portion where the gate line GL and the data line DL cross each other. That is, the thin film transistor may be formed adjacent to a portion where the gate line GL and the data line DL cross each other.

데이터 라인(DL), 게이트 라인(GL) 및 드레인 전극(130)은 신호의 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항을 갖는 금속을 포함할 수 있다. 데이터 라인(DL), 게이트 라인(GL) 및 드레인 전극(130)은, 예컨대, 마그네슘(Mg), 알루미늄(Al), 크롬(Cr), 코발트(Co), 니켈(Ni), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 몰리브데넘(Mo) 및 티타늄(Ti) 등과 같은 금속성 물질들 및 이들의 화합물들 중의 적어도 하나를 포함할 수 있다. 데이터 라인(DL), 게이트 라인(GL) 및 드레인 전극(130)은 물리적 성질이 다른 복수의 막들을 포함할 수도 있다.The data line DL, the gate line GL, and the drain electrode 130 may include a metal having a low resistivity to reduce signal delay or voltage drop. The data line DL, the gate line GL, and the drain electrode 130 may include, for example, magnesium (Mg), aluminum (Al), chromium (Cr), cobalt (Co), nickel (Ni), and palladium (Pd). , silver (Ag), gold (Au), platinum (Pt), molybdenum (Mo), titanium (Ti), and the like, and may include at least one of metallic materials and compounds thereof. The data line DL, the gate line GL, and the drain electrode 130 may include a plurality of layers having different physical properties.

화소 전극(160)이 데이터 라인(DL)과 게이트 라인(GL)의 사이에 배치될 수 있다. 화소 영역이 데이터 라인(DL)과 게이트 라인(GL)의 사이에 정의될 수 있으며, 화소 전극(160)은 화소 영역 상에 배치될 수 있다. 화소 전극(160)은 드레인 전극(130)과 전기적으로 연결될 수 있으며, 게이트 신호에 따라 데이터 전압을 인가 받을 수 있다. 화소 전극(160)은 ITO 또는 IZO 등의 투명 도전체 또는 알루미늄 등의 반사성 도전체로 이루어질 수 있다. 도 1에는 화소 전극(160)이 데이터 라인(DL) 및 게이트 라인(GL)과 중첩되지 않도록 배치되며, 사각형의 형태를 갖는 것으로 도시 되었으나, 화소 전극(160)의 배치 및 형태는 이에 제한되지 않으며 다양하게 변형될 수 있다.The pixel electrode 160 may be disposed between the data line DL and the gate line GL. A pixel area may be defined between the data line DL and the gate line GL, and the pixel electrode 160 may be disposed on the pixel area. The pixel electrode 160 may be electrically connected to the drain electrode 130 , and may receive a data voltage according to a gate signal. The pixel electrode 160 may be formed of a transparent conductor such as ITO or IZO, or a reflective conductor such as aluminum. In FIG. 1 , the pixel electrode 160 is disposed so as not to overlap the data line DL and the gate line GL and has a rectangular shape. However, the arrangement and shape of the pixel electrode 160 is not limited thereto. It can be variously modified.

도 2는 본 발명의 실시예들에 따른 박막 트랜지스터를 설명하기 위한 도면으로서, 도 1의 I~I' 선을 따라 자른 단면도이다. 도 3은 도 2의 A 부분에 대응되는 확대단면도이다. 도 4는 도 2의 B 부분에 대응되는 확대단면도이다.FIG. 2 is a view for explaining a thin film transistor according to embodiments of the present invention, and is a cross-sectional view taken along line I to I' of FIG. 1 . FIG. 3 is an enlarged cross-sectional view corresponding to part A of FIG. 2 . FIG. 4 is an enlarged cross-sectional view corresponding to part B of FIG. 2 .

도1 내지 도 4를 참조하여, 본 발명의 실시예들에 따른 박막 트랜지스터를 보다 상세하게 서술한다. 도 2에 도시된 바와 같이, 소스 전극(110) 및 드레인 전극(130)이 절연패턴(120)을 사이에 두고 서로 분리되어 배치될 수 있다. 게이트 전극(140)은 절연패턴(120)의 측면 상에 배치될 수 있다. 소스 전극(110), 드레인 전극(130) 및 게이트 전극(140)은 채널이 형성되는 활성층(200)과 함께 박막 트랜지스터로 기능할 수 있다. 1 to 4 , a thin film transistor according to embodiments of the present invention will be described in more detail. As shown in FIG. 2 , the source electrode 110 and the drain electrode 130 may be disposed to be separated from each other with the insulating pattern 120 interposed therebetween. The gate electrode 140 may be disposed on the side surface of the insulating pattern 120 . The source electrode 110 , the drain electrode 130 , and the gate electrode 140 may function as a thin film transistor together with the active layer 200 in which a channel is formed.

구체적으로, 기판(100) 상에 소스 전극(110)이 배치될 수 있다. 기판(100)은 절연기판일 수 있다. 소스 전극(110)은 제1 방향으로 연장된 데이터 라인(DL)의 일부분일 수 있다.Specifically, the source electrode 110 may be disposed on the substrate 100 . The substrate 100 may be an insulating substrate. The source electrode 110 may be a portion of the data line DL extending in the first direction.

절연패턴(120)이 기판(100) 상에 배치될 수 있다. 절연패턴(120)은 소스 전극(110)의 상면(110T)의 일부를 덮을 수 있다. 절연패턴(120)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. The insulating pattern 120 may be disposed on the substrate 100 . The insulating pattern 120 may cover a portion of the upper surface 110T of the source electrode 110 . The insulating pattern 120 may include silicon oxide (SiO x ) or silicon nitride (SiN x ).

드레인 전극(130)이 절연패턴(120) 상에 배치될 수 있다. 드레인 전극(130)은, 도 1에 도시된 바와 같이, 게이트 라인(GL) 및 데이터 라인(DL)이 교차하는 부분과 인접하게 배치될 수 있다. 예컨대, 드레인 전극(130)의 적어도 일부는 게이트 라인(GL) 및 데이터 라인(DL)이 교차하는 부분과 수직적으로 중첩될 수 있다. 드레인 전극(130)은, 도 2에 도시된 바와 같이, 게이트 라인(GL)과 데이터 라인(DL) 사이에 배치될 수 있다. 다시 말해서, 드레인 전극(130)의 상면의 수직적 위치는 데이터 라인(DL)의 상면보다 높고, 게이트 라인(GL)의 상면보다 낮을 수 있다. The drain electrode 130 may be disposed on the insulating pattern 120 . As shown in FIG. 1 , the drain electrode 130 may be disposed adjacent to a portion where the gate line GL and the data line DL intersect. For example, at least a portion of the drain electrode 130 may vertically overlap a portion where the gate line GL and the data line DL intersect. As shown in FIG. 2 , the drain electrode 130 may be disposed between the gate line GL and the data line DL. In other words, the vertical position of the upper surface of the drain electrode 130 may be higher than the upper surface of the data line DL and lower than the upper surface of the gate line GL.

활성층(200)이 절연패턴(120)의 측면 상에 배치될 수 있다. 활성층(200)은 드레인 전극(130)으로부터 소스 전극(110)으로 연장되어 배치될 수 있다. 또한, 활성층(200)은 드레인 전극(130)의 상면 및 소스 전극(110)의 상면 상에 배치될 수 있다. 활성층(200)은 산화물 반도체를 포함할 수 있다. 예컨대, 산화물 반도체는 아연 산화물(ZnO), 인듐 산화물(InO), 인듐-갈륨-아연 산화물(In-Ga-Zn-O) 및 아연-주석 산화물(Zn-Sn-O)을 포함할 수 있다. 또한, 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 및 알루미늄(Al) 중 적어도 2개 이상의 원소를 포함하는 산화물을 포함할 수 있다. 박막 트랜지스터의 채널은 드레인 전극(130)과 소스 전극(110)의 사이의 활성층(200)에 형성될 수 있다. 즉, 박막 트랜지스터의 채널은 게이트 라인(GL) 및 데이터 라인(DL)이 교차하는 부분과 수직적으로 중첩되도록 형성될 수 있다. 이에 따라, 박막 트랜지스터 상에 배치되는 화소의 피치가 감소될 수 있다.The active layer 200 may be disposed on the side surface of the insulating pattern 120 . The active layer 200 may be disposed to extend from the drain electrode 130 to the source electrode 110 . Also, the active layer 200 may be disposed on the upper surface of the drain electrode 130 and the upper surface of the source electrode 110 . The active layer 200 may include an oxide semiconductor. For example, the oxide semiconductor may include zinc oxide (ZnO), indium oxide (InO), indium-gallium-zinc oxide (In-Ga-Zn-O), and zinc-tin oxide (Zn-Sn-O). In addition, the oxide semiconductor may include an oxide including at least two or more of zinc (Zn), indium (In), gallium (Ga), tin (Sn), and aluminum (Al). The channel of the thin film transistor may be formed in the active layer 200 between the drain electrode 130 and the source electrode 110 . That is, the channel of the thin film transistor may be formed to vertically overlap a portion where the gate line GL and the data line DL intersect. Accordingly, a pitch of pixels disposed on the thin film transistor may be reduced.

스페이서(122)는, 도 1에 도시된 바와 같이, 평면적 관점에서 절연패턴(120) 및 드레인 전극(130)을 둘러싸도록 배치될 수 있다. 스페이서(122)는 예컨대, 평면적 관점에서 폐곡선의 형태를 가질 수 있다. 스페이서(122)는 드레인 전극(130)과 대응되는 형상을 가질 수 있다. 예컨대, 드레인 전극(130)이 사각형의 형태를 갖는 경우, 스페이서(122)는 속이 빈 사각형의 형태를 가질 수 있다. 스페이서(122)를 형성하는 방법은 증착공정을 수행하여 기판(100), 소스 전극(110), 절연패턴(120) 및 드레인 전극(130)을 덮는 절연막을 형성하는 것 및 상기 절연막 상에 식각공정을 수행하여 상기 절연막을 드레인 전극(130) 및 소스 전극(110)이 노출될 때까지 식각하는 것을 포함할 수 있다.As shown in FIG. 1 , the spacer 122 may be disposed to surround the insulating pattern 120 and the drain electrode 130 in a plan view. The spacer 122 may have, for example, a closed curve shape in a plan view. The spacer 122 may have a shape corresponding to the drain electrode 130 . For example, when the drain electrode 130 has a rectangular shape, the spacer 122 may have a hollow rectangular shape. The method of forming the spacer 122 includes forming an insulating film covering the substrate 100 , the source electrode 110 , the insulating pattern 120 , and the drain electrode 130 by performing a deposition process, and an etching process on the insulating film and etching the insulating layer until the drain electrode 130 and the source electrode 110 are exposed.

스페이서(122)는 도 3에 도시된 바와 같이, 활성층(200), 절연패턴(120)의 측면(120S) 및 드레인 전극(130)의 측면(130S) 사이에 배치될 수 있다. 스페이서(122)는 기판(100)과 멀어질수록 좁은 폭을 가질 수 있다. 스페이서(122)는 소스 전극(110)의 상면(110T), 절연패턴(120)의 측면(120S) 및 드레인 전극(130)의 측면(130S)에 의해 노출된 제1 표면(122S)을 가질 수 있다. 스페이서(122)의 제1 표면(122S)은 곡면의 형태를 가질 수 있다. 스페이서(122)의 제1 표면(122S)은 활성층(200)과 접할 수 있다. 즉, 활성층(200)은 스페이서(122)의 제1 표면(122S)을 덮을 수 있다.As shown in FIG. 3 , the spacer 122 may be disposed between the active layer 200 , the side surface 120S of the insulating pattern 120 , and the side surface 130S of the drain electrode 130 . The spacer 122 may have a narrower width as it moves away from the substrate 100 . The spacer 122 may have a first surface 122S exposed by a top surface 110T of the source electrode 110 , a side surface 120S of the insulating pattern 120 , and a side surface 130S of the drain electrode 130 . have. The first surface 122S of the spacer 122 may have a curved shape. The first surface 122S of the spacer 122 may be in contact with the active layer 200 . That is, the active layer 200 may cover the first surface 122S of the spacer 122 .

스페이서(122)가 활성층(200), 절연패턴(120) 및 드레인 전극(130)의 사이에 개재됨에 따라, 소스 전극(110) 및 드레인 전극(130) 사이의 활성층(200)의 길이가 증가될 수 있다. 이에 따라, 박막 트랜지스터 내의 채널의 길이가 증가될 수 있다. 스페이서(122)는 주변 막질들과의 접합특성이 우수한 물질을 포함할 수 있다. 스페이서(122)는 예컨대, 실리콘 산화물(SiO2), 실리콘 질화물 (SiNx), 알루미나 (AlOx)등을 포함할 수 있다.As the spacer 122 is interposed between the active layer 200 , the insulating pattern 120 , and the drain electrode 130 , the length of the active layer 200 between the source electrode 110 and the drain electrode 130 may increase. can Accordingly, the length of the channel in the thin film transistor may be increased. The spacer 122 may include a material having excellent bonding characteristics with surrounding layers. The spacer 122 may include, for example, silicon oxide (SiO2), silicon nitride (SiNx), alumina (AlOx), or the like.

게이트 전극(140)이 활성층(200) 상에 배치될 수 있다. 게이트 전극(140)과 활성층(200)의 사이에는 게이트 절연막(142)이 배치될 수 있다. 게이트 전극(140)은 소스 전극(110) 및/또는 게이트 전극(140) 상으로 연장될 수 있다. 게이트 전극(140)은 제 1 방향과 교차하는 제 2 방향으로 연장된 게이트 라인(GL)의 일부분 일 수 있다. 게이트 전극(140)의 측면(140S)은, 도 4에 도시된 바와 같이, 활성층(200)의 측면(200S) 및 게이트 절연막(142)의 측면(142S)과 정렬될 수 있다. 즉, 게이트 절연막(142)은 활성층(200)의 상면을 완전히 덮을 수 있고, 게이트 전극(140)은 게이트 절연막(142)의 상면을 완전히 덮을 수 있다. 게이트 절연막(142)은, 예컨대, 실리콘 옥사이드(SiO2)를 포함할 수 있다.The gate electrode 140 may be disposed on the active layer 200 . A gate insulating layer 142 may be disposed between the gate electrode 140 and the active layer 200 . The gate electrode 140 may extend onto the source electrode 110 and/or the gate electrode 140 . The gate electrode 140 may be a portion of the gate line GL extending in the second direction intersecting the first direction. The side surface 140S of the gate electrode 140 may be aligned with the side surface 200S of the active layer 200 and the side surface 142S of the gate insulating layer 142 as shown in FIG. 4 . That is, the gate insulating layer 142 may completely cover the top surface of the active layer 200 , and the gate electrode 140 may completely cover the top surface of the gate insulating layer 142 . The gate insulating layer 142 may include, for example, silicon oxide (SiO 2 ).

보호막(150)이 소스 전극(110), 게이트 전극(140) 및 드레인 전극(130)을 덮도록 형성될 수 있다. 보호막(150)은 평탄화 특성이 우수한 절연물질을 포함할 수 있다. 보호막(150)은, 예컨대, 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착으로 형성되는 a-Si:C:O, a-Si:O:F 등 유전 상수 4.0 이하의 저유전율 절연 물질, 또는 무기 물질인 실리콘 질화물(SiNx) 등을 포함할 수 있다. 보호막(150)은 드레인 전극(130)을 노출시키는 콘택홀(152)을 포함할 수 있다.A passivation layer 150 may be formed to cover the source electrode 110 , the gate electrode 140 , and the drain electrode 130 . The passivation layer 150 may include an insulating material having excellent planarization characteristics. The protective film 150 is, for example, an organic material having photosensitivity, a low-k insulating material with a dielectric constant of 4.0 or less, such as a-Si:C:O, a-Si:O:F, etc. formed by plasma chemical vapor deposition, Alternatively, silicon nitride (SiN x ), which is an inorganic material, may be included. The passivation layer 150 may include a contact hole 152 exposing the drain electrode 130 .

화소 전극(160)이 보호막(150) 상에 배치될 수 있다. 화소 전극(160)은 드레인 전극(130)의 적어도 일부와 수직적으로 중첩되도록 배치될 수 있다. 화소 전극(160)은 콘택홀(152) 내에 배치되는 콘택(162)을 통하여 드레인 전극(130)과 전기적으로 연결될 수 있다. 게이트 전극(140)에 게이트 전압이 인가되는 경우, 화소 전극(160)은 드레인 전극(130)으로부터 데이터 전압을 인가 받을 수 있다. 화소 전극(160)의 위에는 공통전압을 인가 받는 공통전극(미도시)이 배치될 수 있으며, 화소 전극(160)과 공통전극의 사이에는 액정층(미도시)이 배치될 수 있다. 데이터 전압을 인가받은 화소 전극(160)은 공통 전압을 인가받는 공통 전극(미도시)과 함께 전기장을 생성함으로써 액정층의 액정 분자들을 재배열시키도록 기능할 수 있다.The pixel electrode 160 may be disposed on the passivation layer 150 . The pixel electrode 160 may be disposed to vertically overlap at least a portion of the drain electrode 130 . The pixel electrode 160 may be electrically connected to the drain electrode 130 through the contact 162 disposed in the contact hole 152 . When a gate voltage is applied to the gate electrode 140 , the pixel electrode 160 may receive a data voltage from the drain electrode 130 . A common electrode (not shown) to which a common voltage is applied may be disposed on the pixel electrode 160 , and a liquid crystal layer (not shown) may be disposed between the pixel electrode 160 and the common electrode. The pixel electrode 160 to which the data voltage is applied may function to rearrange the liquid crystal molecules of the liquid crystal layer by generating an electric field together with the common electrode (not shown) to which the common voltage is applied.

도 5는 본 발명의 실시예들에 따른 박막 트랜지스터를 설명하기 위한 도면으로서, 게이트 전극의 측면 상에 게이트 스페이서가 형성된 형태를 나타내는 단면도이다. 도 6는 도 5의 C부분에 대응되는 확대단면도이다. 설명의 간소화를 위해, 도 1 내지 도 4를 참조하여 설명한 박막 트랜지스터와의 차이점을 위주로 설명하고, 중복되는 구성의 상세한 설명은 생략한다.5 is a view for explaining a thin film transistor according to embodiments of the present invention, and is a cross-sectional view illustrating a form in which a gate spacer is formed on a side surface of a gate electrode. 6 is an enlarged cross-sectional view corresponding to a portion C of FIG. 5 . For simplicity of description, differences from the thin film transistors described with reference to FIGS. 1 to 4 will be mainly described, and detailed descriptions of overlapping configurations will be omitted.

도 5 및 도 6를 참조하면, 본 발명의 실시예들에 따른 박막 트랜지스터는 게이트 전극(140)의 측면들(140S) 중 적어도 하나의 측면(140S) 상에 형성되는 게이트 스페이서(144)를 포함할 수 있다. 도 6에 도시된 바와 같이, 게이트 전극(140)은 게이트 절연막(142)의 상면(142T)의 일부를 노출시킬 수 있다. 게이트 스페이서(144)가 게이트 전극(140)의 측면(140S) 및 게이트 전극(140)에 의해 노출된 게이트 절연막(142)의 상면(142T)을 덮도록 형성될 수 있다. 게이트 스페이서(144)는 게이트 절연막(142)의 상면(142T)과 멀어질수록 폭이 감소될 수 있다. 게이트 스페이서(144)는 게이트 전극(140)의 측면(140S) 및 게이트 전극(140)에 의해 노출된 제2 표면(144S)을 가질 수 있다. 제2 표면(144S)은 곡면의 형태를 가질 수 있다. 게이트 스페이서(144)를 형성하는 방법은 도 1 내지 도 4를 참조하여 설명한 스페이서(122)의 형성방법과 유사할 수 있다. 게이트 스페이서(144)가 게이트 전극(140)의 측면(140S) 및 게이트 전극(140)에 의해 노출된 게이트 절연막(142)의 상면(142T)을 덮도록 형성됨에 따라, 박막 트랜지스터의 누설전류가 감소될 수 있다.5 and 6 , the thin film transistor according to embodiments of the present invention includes a gate spacer 144 formed on at least one side surface 140S of the side surfaces 140S of the gate electrode 140 . can do. 6 , the gate electrode 140 may expose a portion of the upper surface 142T of the gate insulating layer 142 . The gate spacer 144 may be formed to cover the side surface 140S of the gate electrode 140 and the top surface 142T of the gate insulating layer 142 exposed by the gate electrode 140 . The width of the gate spacer 144 may decrease as it moves away from the top surface 142T of the gate insulating layer 142 . The gate spacer 144 may have a side surface 140S of the gate electrode 140 and a second surface 144S exposed by the gate electrode 140 . The second surface 144S may have a curved shape. A method of forming the gate spacer 144 may be similar to the method of forming the spacer 122 described with reference to FIGS. 1 to 4 . As the gate spacer 144 is formed to cover the side surface 140S of the gate electrode 140 and the top surface 142T of the gate insulating layer 142 exposed by the gate electrode 140 , the leakage current of the thin film transistor is reduced. can be

이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.Although described with reference to the above embodiments, those skilled in the art will understand that various modifications and changes can be made to the present invention without departing from the spirit and scope of the present invention as set forth in the claims below. will be able In addition, the embodiments disclosed in the present invention are not intended to limit the technical spirit of the present invention, and all technical ideas within the scope of the following claims and their equivalents should be construed as being included in the scope of the present invention. .

Claims (10)

기판;
상기 기판 상의 소스 전극;
상기 기판 상에 배치되고, 상기 소스 전극의 상면의 일부를 덮는 절연패턴;
상기 절연패턴 상의 드레인 전극;
상기 드레인 전극과 상기 소스 전극을 연결하는 활성층;
상기 드레인 전극의 측면과 상기 활성층 사이의 스페이서;
상기 활성층 상의 게이트 전극;
상기 활성층과 상기 게이트 전극 사이의 게이트 절연막; 및
상기 게이트 절연막의 상면 및 상기 게이트 전극의 측면 상의 게이트 스페이서를 포함하되,
상기 스페이서는, 절연 물질을 포함하며,
상기 게이트 전극은, 상기 소스 전극 상의 제1 측면 및 상기 드레인 전극 상의 제2 측면을 포함하고,
상기 게이트 스페이서는, 상기 제1 측면을 덮는 제1 게이트 스페이서 및 상기 제2 측면을 덮는 제2 게이트 스페이서를 포함하며,
상기 제2 게이트 스페이서는 상기 제1 게이트 스페이서보다 더 높은 레벨에 배치되는 박막 트랜지스터.Board;
a source electrode on the substrate;
an insulating pattern disposed on the substrate and covering a portion of an upper surface of the source electrode;
a drain electrode on the insulating pattern;
an active layer connecting the drain electrode and the source electrode;
a spacer between a side surface of the drain electrode and the active layer;
a gate electrode on the active layer;
a gate insulating layer between the active layer and the gate electrode; and
a gate spacer on an upper surface of the gate insulating film and a side surface of the gate electrode;
The spacer includes an insulating material,
The gate electrode includes a first side surface on the source electrode and a second side surface on the drain electrode,
the gate spacer includes a first gate spacer covering the first side surface and a second gate spacer covering the second side surface;
The second gate spacer is disposed at a higher level than the first gate spacer. 제1 항에 있어서,
상기 스페이서는 상기 소스 전극의 상면과 멀어질수록 감소된 폭을 갖는 박막 트랜지스터.According to claim 1,
The thin film transistor has a width of the spacer that decreases as the distance from the upper surface of the source electrode increases. 제1 항에 있어서,
상기 스페이서의 상부 표면은 곡면 형상을 갖는 박막 트랜지스터.According to claim 1,
The upper surface of the spacer is a thin film transistor having a curved shape. 제1 항에 있어서,
상기 활성층은 상기 스페이서의 표면을 덮는 박막 트랜지스터.According to claim 1,
The active layer is a thin film transistor covering a surface of the spacer. 제1 항에 있어서,
상기 드레인 전극은 상기 소스 전극의 적어도 일 부분과 수직적으로 중첩되는 박막 트랜지스터.According to claim 1,
and the drain electrode vertically overlaps at least a portion of the source electrode. 제1 항에 있어서,
상기 활성층은 상기 드레인 전극의 상면 상으로부터 상기 소스 전극의 상면 상으로 연장되는 박막 트랜지스터.According to claim 1,
The active layer is a thin film transistor extending from the top surface of the drain electrode onto the top surface of the source electrode. 삭제delete 삭제delete 제1 항에 있어서,
상기 게이트 스페이서는 상기 게이트 절연막의 상면으로부터 멀어질수록 좁아지는 폭을 갖는 박막 트랜지스터.According to claim 1,
The gate spacer has a width that becomes narrower as the distance from the top surface of the gate insulating layer increases. 제1 항에 있어서,
상가 활성층은 상기 드레인 전극의 적어도 일 부분 및 상기 소스 전극의 적어도 일 부분과 수직적으로 중첩되는 박막 트랜지스터.According to claim 1,
The additive active layer vertically overlaps with at least a portion of the drain electrode and at least a portion of the source electrode.
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