KR102409744B1 - 데이터 수신 회로 - Google Patents

데이터 수신 회로 Download PDF

Info

Publication number
KR102409744B1
KR102409744B1 KR1020180024438A KR20180024438A KR102409744B1 KR 102409744 B1 KR102409744 B1 KR 102409744B1 KR 1020180024438 A KR1020180024438 A KR 1020180024438A KR 20180024438 A KR20180024438 A KR 20180024438A KR 102409744 B1 KR102409744 B1 KR 102409744B1
Authority
KR
South Korea
Prior art keywords
circuit
data
delay
signal
sampling
Prior art date
Application number
KR1020180024438A
Other languages
English (en)
Other versions
KR20190103698A (ko
Inventor
이상윤
현창호
채주형
정덕균
김수환
Original Assignee
에스케이하이닉스 주식회사
서울대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사, 서울대학교산학협력단 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020180024438A priority Critical patent/KR102409744B1/ko
Priority to US16/237,040 priority patent/US10554211B2/en
Publication of KR20190103698A publication Critical patent/KR20190103698A/ko
Application granted granted Critical
Publication of KR102409744B1 publication Critical patent/KR102409744B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0004—Initialisation of the receiver
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Dram (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

데이터 수신 회로는, 제1스트로브 신호와 제2스트로브 신호를 지연시켜 지연된 제1스트로브 신호와 지연된 제2스트로브 신호를 생성하는 지연 회로; 상기 지연된 제1스트로브 신호에 동기해 데이터를 샘플링하는 제1수신 회로; 상기 지연된 제2스트로브 신호에 동기해 데이터를 샘플링하는 제2수신 회로; 상기 데이터의 천이 여부를 나타내는 활성화 신호를 생성하는 활성화 신호 생성 회로; 상기 데이터의 천이 방향을 나타내는 천이 레벨 신호를 생성하는 천이 레벨 생성 회로; 상기 지연된 제1스트로브 신호의 위상을 90도 쉬프트해 쉬프트된 제1스트로브 신호를 생성하는 위상 쉬프트 회로; 상기 쉬프트된 제1스트로브 신호에 동기해 상기 데이터를 샘플링하는 샘플링 회로; 및 상기 활성화 신호의 활성화시에, 상기 천이 레벨 신호와 상기 샘플링 회로의 샘플링 결과에 응답해 상기 지연 회로의 지연값을 변경하기 위한 지연 제어 로직을 포함할 수 있다.

Description

데이터 수신 회로 {DATA RECEIVING CIRCUIT}
본 특허 문헌은 스트로브 신호를 이용해 데이터를 수신하는 데이터 수신 회로에 관한 것이다.
집적회로 칩들 간에 데이터를 고속으로 주고받기 위해서는 데이터를 올바르게 인식하게 해주는 신호, 즉 스트로브(strobe) 신호가 필요하다. 따라서 집적회로 칩들 간에 고속으로 데이터를 주고받을 때는 데이터와 함께 스트로브 신호를 주고받고 있다.
대표적인 예로 거의 모든 종류의 메모리 장치들은 데이터를 주고받을 때 데이터를 스트로브하기 위한 스트로브 신호를 데이터와 함께 주고받고 있다. 데이터 송수신의 안전성을 위해서는 데이터와 스트로브 신호가 올바르게 정렬되어 있어야 한다. 도 1은 데이터(DQ)의 센터에 스트로브 신호들(DQS_t, DQS_c)의 엣지(edge)가 정렬된 모습을 보여준다. 도 1과 같은 데이터(DQ)와 스트로브 신호들(DQS_t, DQS_c) 간의 정렬을 위해 메모리 장치의 초기화 과정에서 메모리 장치와 메모리 콘트롤러 간의 트레이닝 과정을 거치지만 트레이닝 이후에 시간이 지나면서 PVT(Process, Voltage, Temperature) 베리에이션 등에 의해 정렬이 틀어질 수 있다. 따라서 트레이닝 이후에 틀어진 데이터와 스트로브 신호 간의 정렬을 위한 기술이 요구된다.
본 발명의 실시예들은, 데이터와 스트로브 신호를 정렬하기 위한 기술을 제공할 수 있다.
본 발명의 일실시예에 따른 데이터 수신 회로는, 제1스트로브 신호와 제2스트로브 신호를 지연시켜 지연된 제1스트로브 신호와 지연된 제2스트로브 신호를 생성하는 지연 회로; 상기 지연된 제1스트로브 신호에 동기해 데이터를 샘플링하는 제1수신 회로; 상기 지연된 제2스트로브 신호에 동기해 데이터를 샘플링하는 제2수신 회로; 상기 데이터의 천이 여부를 나타내는 활성화 신호를 생성하는 활성화 신호 생성 회로; 상기 데이터의 천이 방향을 나타내는 천이 레벨 신호를 생성하는 천이 레벨 생성 회로; 상기 지연된 제1스트로브 신호의 위상을 90도 쉬프트해 쉬프트된 제1스트로브 신호를 생성하는 위상 쉬프트 회로; 상기 쉬프트된 제1스트로브 신호에 동기해 상기 데이터를 샘플링하는 샘플링 회로; 및 상기 활성화 신호의 활성화시에, 상기 천이 레벨 신호와 상기 샘플링 회로의 샘플링 결과에 응답해 상기 지연 회로의 지연값을 변경하기 위한 지연 제어 로직을 포함할 수 있다.
본 발명의 실시예들에 따르면, 데이터와 스트로브 신호를 정렬할 수 있다.
도 1은 데이터(DQ)의 센터에 스트로브 신호들(DQS_t, DQS_c)의 엣지(edge)가 정렬된 모습을 보여주는 도면.
도 2는 본 발명의 일실시예에 따른 데이터 수신 회로의 구성도.
도 3은 지연된 스트로브 신호들(DQS_t_d, DQS_c_d)의 라이징 에지가 데이터(DQ)의 센터보다 늦은 경우의 데이터 수신 회로(200)의 동작을 도시한 타이밍도.
도 4는 지연된 스트로브 신호들(DQS_t_d, DQS_c_d)의 라이징 에지가 데이터(DQ)의 센터보다 빠른 경우의 데이터 수신 회로(200)의 동작을 도시한 타이밍도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 구성은 생략될 수 있다. 각 도면의 구성 요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2는 본 발명의 일실시예에 따른 데이터 수신 회로의 구성도이다.
도 2를 참조하면, 데이터 수신 회로(200)는, 지연 회로(210), 제1수신 회로(221), 제2수신 회로(222), 활성화 신호 생성 회로(230), 천이 레벨 생성 회로(240), 위상 쉬프트 회로(250), 샘플링 회로(260) 및 제어 로직(270)을 포함할 수 있다.
지연 회로(210)는 제1스트로브 신호(DQS_t)와 제2스트로브 신호(DQS_c)를 지연시켜 지연된 제1스트로브 신호(DQS_t_d)와 지연된 제2스트로브 신호(DQS_c_d)를 생성할 수 있다. 지연 회로(210)는 제1지연 라인(211)과 제2지연 라인(212)을 포함할 수 있다. 제1지연 라인(211)은 제1스트로브 패드(202)로부터 제1스트로브 신호(DQS_t)를 수신해 지연시키고, 지연된 제1스트로브 신호(DQS_t_d)를 출력할 수 있다. 제1지연 라인(211)의 지연값은 지연 코드(DCODE<0:N>)에 따라 조절될 수 있다. 제2지연 라인(212)은 제2스트로브 패드(203)로부터 제2스트로브 신호(DQS_c)를 수신해 지연시키고, 지연된 제2스트로브 신호(DQS_c_d)를 출력할 수 있다. 제2지연 라인(212)의 지연값은 지연 코드(DCODE<0:N>)에 따라 조절될 수 있다. 제1지연 라인(211)과 제2지연 라인(212)은 동일한 지연값을 가질 수 있다. 여기서 제1스트로브 신호(DQS_t)와 제2스트로브 신호(DQS_c)는 180도의 위상 차이를 가질 수 있다. 즉, 제2스트로브 신호(DQS_c)는 제1스트로브 신호(DQS_t)가 반전된 신호일 수 있다.
제1수신 회로(221)는 지연된 제1스트로브 신호(DQS_t_d)에 동기해 데이터 패드(201)의 데이터(DQ)를 샘플링할 수 있다. 상세하게, 제1수신 회로(221)는 지연된 제1스트로브 신호(DQS_t_d)의 라이징 에지(rising edge)에서 데이터(DQ)와 기준 전압(VREF)의 레벨을 비교해 제1샘플링 데이터(OUT_t)를 생성할 수 있다. 여기서 기준 전압(VREF)은 논리 하이와 논리 로우의 중간 레벨을 가지는 전압일 수 있다.
제2수신 회로(222)는 지연된 제2스트로브 신호(DQS_c_d)에 동기해 데이터 패드(201)의 데이터(DQ)를 샘플링할 수 있다. 상세하게, 제2수신 회로(222)는 지연된 제2스트로브 신호(DQS_c_d)의 라이징 에지(rosing edge)에서 데이터(DQ)와 기준 전압(VREF)의 레벨을 비교해 제2샘플링 데이터(OUT_c)를 생성할 수 있다.
활성화 신호 생성 회로(230)는 데이터(DQ)의 천이(trsnsition) 여부를 나타내는 활성화 신호(EN)를 생성할 수 있다. 활성화 신호 생성 회로(230)는 제1수신 회로(221)의 제1샘플링 데이터(OUT_t)와 제2수신 회로(222)의 제2샘플링 데이터(OUT_c)가 상이한 경우에 활성화 신호(EN)를 활성화할 수 있다. 제1샘플링 데이터(OUT_t)와 제2샘플링 데이터(OUT_c)가 다르다는 것은 데이터(DQ)에 천이가 있다는 것을 나타내기 때문이다. 활성화 신호 생성 회로(230)는 제1샘플링 데이터(OUT_t)와 제2샘플링 데이터(OUT_c)를 입력받고 활성화 신호(EN)를 출력하는 XOR 게이트를 포함할 수 있다.
천이 레벨 생성 회로(240)는 데이터(DQ)의 천이 방향을 나타내는 천이 레벨 신호(COM_ST)를 생성할 수 있다. 천이 레벨 생성 회로(240)는 지연된 제2스트로브 신호(DQS_c_d)에 동기해 제1샘플링 데이터(OUT_t)를 샘플링해 천이 레벨 생성 회로(240)를 생성할 수 있다. 천이 레벨 생성 회로(240)는 D 단자에 제1샘플링 데이터(OUT_t)를 입력받고, 클럭 단자에 지연된 제2스트로브 신호(DQS_c_d)를 입력받고, Q 단자로 천이 레벨 신호(COM_ST)를 출력하는 D 플립 플롭을 포함할 수 있다. 활성화 신호(EN)가 활성화되고 천이 레벨 신호(COM_ST)가 하이 레벨이라면 데이터(DQ)가 하이에서 로우로 천이했다는 것을 나타내고, 활성화 신호(EN)가 활성화되고 천이 레벨 신호(COM_ST)가 로우 레벨이라면 데이터(DQ)가 로우에서 하이로 천이했다는 것을 나타낼 수 있다.
위상 쉬프트 회로(250)는 지연된 제1스트로브 신호(DQS_t_d)의 위상을 90도 쉬프트해 쉬프트된 제1스트로브 신호(DQS_90)를 생성할 수 있다. 위상 쉬프트 회로(250)는 제1스트로브 신호(DQS_t)의 1주기의 1/4만큼의 지연값을 가지는 지연 회로일 수 있다.
샘플링 회로(260)는 쉬프트된 제1스트로브 신호(DQS_90)에 동기해 데이터 패드(201)의 데이터(DQ)를 샘플링할 수 있다. 상세하게, 샘플링 회로(260)는 쉬프트된 제1스트로브 신호(DQS_90)의 라이징 에지에서 데이터(DQ)와 기준 전압(VREF)의 레벨을 비교해 샘플링 결과(SAMP)를 생성할 수 있다.
제어 로직(270)은 지연 회로(210)의 지연값을 결정하는 지연 코드(DCODE<0:N>)를 생성할 수 있다. 제어 로직(270)은 활성화 신호(EN)가 활성화된 구간 동안에 지연 코드(DCODE<0:N>)의 값을 늘리거나 줄이고, 활성화 신호(EN)가 비활성화된 구간 동안에는 지연 코드(DCODE<0:N>)의 값을 고정시킬 수 있다. 이는 지연 회로(210)의 지연값을 조절하기 위해서는, 즉 지연 코드(DCODE<0:N>)를 조절하기 위해서는, 지연된 제1스트로브 신호(DQS_t_d)의 라이징 에지와 지연된 제2스트로브 신호(DQS_c_d)의 라이징 에지가 데이터(DQ)의 센터보다 앞서는지 뒤서는지를 알아야 하는데, 데이터(DQ)의 천이가 없는 경우에는 이를 알아내는 것이 불가능하기 때문이다.
제어 로직(270)은 활성화 신호(EN)의 활성화시에, 천이 레벨 신호(COM_ST)와 샘플링 결과(SAMPLE)의 레벨에 따라 지연 코드(DCODE<0:N>)의 값을 늘리거나 줄일 수 있다. (1) 천이 레벨 신호(COM_ST)가 하이 레벨이고 샘플링 결과(SAMPLE)가 로우 레벨인 경우에는 데이터(DQ)가 하이에서 로우로 천이했는데 쉬프트된 제1스트로브 신호(DQS_90)의 라이징 에지에서 데이터(DQ)가 로우로 샘플링 되었다는 것을 의미한다. 이는 곧 지연된 제1스트로브 신호(DQS_t_d)의 라이징 에지가 데이터(DQ)의 센터보다 늦다는 것을 의미하므로, 제어 로직(270)은 지연 코드(DCODE<0:N>)의 값을 줄여 지연 회로(210)의 지연값을 줄일 수 있다. (2) 천이 레벨 신호(COM_ST)가 하이 레벨이고 샘플링 결과(SAMPLE)가 하이 레벨인 경우에는 데이터(DQ)가 하이에서 로우로 천이했는데 쉬프트된 제1스트로브 신호(DQS_90)의 라이징 에지에서 데이터(DQ)가 하이로 샘플링 되었다는 것을 의미한다. 이는 곧 지연된 제1스트로브 신호(DQS_t_d)의 라이징 에지가 데이터(DQ)의 센터보다 빠르다는 것을 의미하므로, 제어 로직(270)은 지연 코드(DCODE<0:N>)의 값을 늘려 지연 회로(210)의 지연값을 늘릴 수 있다. (3) 천이 레벨 신호(COM_ST)가 로우 레벨이고 샘플링 결과(SAMPLE)가 로우 레벨인 경우에는 데이터(DQ)가 로우에서 하이로 천이했는데 쉬프트된 제1스트로브 신호(DQS_90)의 라이징 에지에서 데이터(DQ)가 로우로 샘플링 되었다는 것을 의미한다. 이는 곧 지연된 제1스트로브 신호(DQS_t_d)의 라이징 에지가 데이터(DQ)의 센터보다 빠르다는 것을 의미하므로, 제어 로직(270)은 지연 코드(DCODE<0:N>)의 값을 늘려 지연 회로(210)의 지연값을 늘릴 수 있다. (4) 천이 레벨 신호(COM_ST)가 로우 레벨이고 샘플링 결과(SAMPLE)가 하이 레벨인 경우에는 데이터(DQ)가 로우에서 하이로 천이했는데 쉬프트된 제1스트로브 신호(DQS_90)의 라이징 에지에서 데이터(DQ)가 하이로 샘플링 되었다는 것을 의미한다. 이는 곧 지연된 제1스트로브 신호(DQS_t_d)의 라이징 에지가 데이터(DQ)의 센터보다 늦다는 것을 의미하므로, 제어 로직(270)은 지연 코드(DCODE<0:N>)의 값을 줄여 지연 회로(210)의 지연값을 줄일 수 있다.
제어 로직(270)은 쉬프트된 스트로브 신호(DQS_90)의 폴링 에지(falling edge)에 동기해 동작할 수 있다. 즉, 제어 로직(270)은 쉬프트된 클럭(DQS_90)의 폴링 에지에서 활성화 신호(EN), 천이 레벨 신호(COM_ST) 및 샘플링 결과(SAMPLE)의 레벨을 체크해 상기 동작을 수행할 수 있다.
하기의 표 1은 제어 로직(270)의 동작을 정리한 것이다.
EN H L
COM_ST H L don't care
SAMPLE H L H L don't care
DCODE<0:N> +1 -1 -1 +1 FIX
도 3은 지연된 스트로브 신호들(DQS_t_d, DQS_c_d)의 라이징 에지가 데이터(DQ)의 센터보다 늦은 경우의 데이터 수신 회로(200)의 동작을 도시한 타이밍도이다. 도 3을 참조하면, 쉬프트된 클럭(DQS_90)의 폴링 에지에서 활성화 신호(EN)가 로우 레벨인 경우에는 지연 코드(DCODE<0:N>)의 값이 이전과 동일하게 고정되고(FIX), 쉬프트된 클럭(DQS_90)의 폴링 에지에서 활성화 신호(EN)가 하이 레벨인 경우에는 천이 레벨 신호(COM_ST)가 로우 레벨이고 샘플링 결과(SAMP)가 하이 레벨이므로 지연 코드(DCODE<0:N>)의 값이 -1로 조절되는 것을 확인할 수 있다. 지연 코드(DCODE<0:N>)의 값이 -1로 조절되면 지연 회로(210)의 지연값이 줄어드므로, 지연된 스트로브 신호들(DQS_t_d, DQS_c_d)의 라이징 에지가 데이터(DQ)의 센터에 보다 가까워질 수 있다.
도 4는 지연된 스트로브 신호들(DQS_t_d, DQS_c_d)의 라이징 에지가 데이터(DQ)의 센터보다 빠른 경우의 데이터 수신 회로(200)의 동작을 도시한 타이밍도이다. 도 4을 참조하면, 쉬프트된 클럭(DQS_90)의 폴링 에지에서 활성화 신호(EN)가 로우 레벨인 경우에는 지연 코드(DCODE<0:N>)의 값이 이전과 동일하게 고정되고(FIX), 쉬프트된 클럭(DQS_90)의 폴링 에지에서 활성화 신호(EN)가 하이 레벨인 경우에는 천이 레벨 신호(COM_ST)가 로우 레벨이고 샘플링 결과(SAMP)가 로우 레벨이므로 지연 코드(DCODE<0:N>)의 값이 +1로 조절되는 것을 확인할 수 있다. 지연 코드(DCODE<0:N>)의 값이 +1로 조절되면 지연 회로(210)의 지연값이 증가하므로, 지연된 스트로브 신호들(DQS_t_d, DQS_c_d)의 라이징 에지가 데이터(DQ)의 센터에 보다 가까워질 수 있다.
이상에서 살펴본 바와 같이, 데이터 수신 회로(200)는 지연된 스트로브 신호들(DQS_t_d, DQS_c_d)의 라이징 에지가 데이터(DQ)의 센터에 정렬되도록 지연 회로(210) 지연값을 조절해 지연된 스트로브 신호들(DQS_t_d, DQS_c_d)과 데이터(DQ) 간의 타이밍 마진을 최적의 상태로 유지시킬 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
200: 데이터 수신 회로 210: 지연 회로
221: 제1수신 회로 222: 제2수신 회로
230: 활성화 신호 생성 회로 240: 천이 레벨 생성 회로
250: 위상 쉬프트 회로 260: 샘플링 회로
270: 제어 로직

Claims (10)

  1. 제1스트로브 신호와 상기 제1스트로브 신호와 180도의 위상 차이를 가지는 제2스트로브 신호를 지연시켜 지연된 제1스트로브 신호와 지연된 제2스트로브 신호를 생성하는 지연 회로;
    상기 지연된 제1스트로브 신호에 동기해 데이터를 샘플링하는 제1수신 회로;
    상기 지연된 제2스트로브 신호에 동기해 데이터를 샘플링하는 제2수신 회로;
    상기 데이터의 천이 여부를 나타내는 활성화 신호를 생성하는 활성화 신호 생성 회로;
    상기 지연된 제2스트로브 신호에 동기해 상기 제1수신 회로에 의해 샘플링된 데이터를 샘플링해 상기 데이터의 천이 방향을 나타내는 천이 레벨 신호를 생성하는 천이 레벨 생성 회로;
    상기 지연된 제1스트로브 신호의 위상을 90도 쉬프트해 쉬프트된 제1스트로브 신호를 생성하는 위상 쉬프트 회로;
    상기 쉬프트된 제1스트로브 신호에 동기해 상기 데이터를 샘플링하는 샘플링 회로; 및
    상기 활성화 신호의 활성화시에, 상기 천이 레벨 신호와 상기 샘플링 회로의 샘플링 결과에 응답해 상기 지연 회로의 지연값을 변경하기 위한 지연 제어 로직
    을 포함하는 데이터 수신 회로.
  2. 삭제
  3. 제 1항에 있어서,
    상기 활성화 신호 생성 회로는
    상기 제1수신 회로에 의해 샘플링된 데이터와 상기 제2수신 회로에 의해 샘플링된 데이터가 상이한 경우에 상기 활성화 신호를 활성화하는
    데이터 수신 회로.
  4. 제 1항에 있어서,
    상기 활성화 신호 생성 회로는
    상기 제1수신 회로에 의해 샘플링된 데이터와 상기 제2수신 회로에 의해 샘플링된 데이터를 입력받아 상기 활성화 신호를 출력하는 XOR 게이트를 포함하는
    데이터 수신 회로.
  5. 삭제
  6. 제 1항에 있어서,
    상기 천이 레벨 생성 회로는
    D 단자에 상기 제1수신 회로에 의해 샘플링된 데이터를 입력받고, 클럭 단자에 상기 지연된 제2스트로브 신호를 입력받고, Q 단자로 상기 천이 레벨 신호를 출력하는 D 플립 플롭을 포함하는
    데이터 수신 회로.
  7. 제 1항에 있어서,
    상기 지연 회로는 지연 코드에 의해 지연값이 제어되는
    데이터 수신 회로.
  8. 제 7항에 있어서,
    상기 지연 제어 로직은
    상기 활성화 신호의 활성화시에는 상기 천이 레벨 신호와 상기 샘플링 회로의 샘플링 결과에 응답해 상기 지연 코드의 값을 늘리거나 줄이고,
    상기 활성화 신호의 비활성화시에는 상기 지연 코드의 값을 그대로 유지시키는
    데이터 수신 회로.
  9. 제 8항에 있어서,
    상기 지연 제어 로직은
    상기 쉬프트된 제1스트로브 신호의 폴링 에지에 동기되어 동작하는
    데이터 수신 회로.
  10. 제 9항에 있어서,
    상기 지연 제어 로직은
    상기 활성화 신호가 활성화되고 상기 천이 레벨 신호가 상기 데이터가 하이에서 로우로 천이했음을 나타내고, 상기 샘플링 회로의 샘플링 결과가 로우 레벨인 경우에는 상기 지연 회로의 지연값을 줄이고,
    상기 활성화 신호가 활성화되고 상기 천이 레벨 신호가 상기 데이터가 하이에서 로우로 천이했음을 나타내고, 상기 샘플링 회로의 샘플링 결과가 하이 레벨인 경우에는 상기 지연 회로의 지연값을 늘리고,
    상기 활성화 신호가 활성화되고 상기 천이 레벨 신호가 상기 데이터가 로우에서 하이로 천이했음을 나타내고, 상기 샘플링 회로의 샘플링 결과가 로우 레벨인 경우에는 상기 지연 회로의 지연값을 늘리고,
    상기 활성화 신호가 활성화되고 상기 천이 레벨 신호가 상기 데이터가 로우에서 하이로 천이했음을 나타내고, 상기 샘플링 회로의 샘플링 결과가 하이 레벨인 경우에는 상기 지연 회로의 지연값을 줄이는
    데이터 수신 회로.
KR1020180024438A 2018-02-28 2018-02-28 데이터 수신 회로 KR102409744B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020180024438A KR102409744B1 (ko) 2018-02-28 2018-02-28 데이터 수신 회로
US16/237,040 US10554211B2 (en) 2018-02-28 2018-12-31 Data receiver circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180024438A KR102409744B1 (ko) 2018-02-28 2018-02-28 데이터 수신 회로

Publications (2)

Publication Number Publication Date
KR20190103698A KR20190103698A (ko) 2019-09-05
KR102409744B1 true KR102409744B1 (ko) 2022-06-17

Family

ID=67685260

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180024438A KR102409744B1 (ko) 2018-02-28 2018-02-28 데이터 수신 회로

Country Status (2)

Country Link
US (1) US10554211B2 (ko)
KR (1) KR102409744B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116092546B (zh) * 2023-04-11 2023-06-09 长鑫存储技术有限公司 一种命令产生电路及存储器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050141294A1 (en) 2003-12-24 2005-06-30 Andrea Bonelli Method and apparatus for memory data deskewing
US20090190703A1 (en) 2008-01-29 2009-07-30 United Microelectronics Corp. Sampling method and data recovery circuit using the same
US20170054549A1 (en) * 2006-03-16 2017-02-23 Rambus Inc. Signaling system with adaptive timing calibration
US20170372769A1 (en) 2004-12-21 2017-12-28 Rambus Inc. Memory controller for strobe-based memory systems

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030118138A1 (en) * 2001-12-21 2003-06-26 James Chow High speed differential data sampling circuit
KR100714382B1 (ko) 2005-10-06 2007-05-04 삼성전자주식회사 클럭 및 데이터 복원 장치 및 방법
KR101046700B1 (ko) * 2009-05-18 2011-07-06 주식회사 하이닉스반도체 데이터 입력회로
US9177623B2 (en) * 2013-03-15 2015-11-03 Qualcomm Incorporated Memory interface offset signaling
US20140333353A1 (en) 2013-05-13 2014-11-13 Broadcom Corporation Managing clock and recovery data

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050141294A1 (en) 2003-12-24 2005-06-30 Andrea Bonelli Method and apparatus for memory data deskewing
US20170372769A1 (en) 2004-12-21 2017-12-28 Rambus Inc. Memory controller for strobe-based memory systems
US20170054549A1 (en) * 2006-03-16 2017-02-23 Rambus Inc. Signaling system with adaptive timing calibration
US20090190703A1 (en) 2008-01-29 2009-07-30 United Microelectronics Corp. Sampling method and data recovery circuit using the same

Also Published As

Publication number Publication date
US20190268005A1 (en) 2019-08-29
US10554211B2 (en) 2020-02-04
KR20190103698A (ko) 2019-09-05

Similar Documents

Publication Publication Date Title
US10290336B2 (en) Methods and apparatuses including command delay adjustment circuit
US7307461B2 (en) System and method for adaptive duty cycle optimization
KR100596781B1 (ko) 온 다이 터미네이션의 종단 전압 조절 장치
KR100910853B1 (ko) 반도체 메모리 장치 및 그 구동방법
US20050156647A1 (en) Delay signal generator circuit and memory system including the same
KR20100068670A (ko) 채널 스큐 보상 기능을 갖는 인터페이스 회로, 이를 구비한통신 시스템 및 채널 스큐 보상 방법
US10447466B2 (en) Transceiver and clock generation module
KR102403339B1 (ko) 데이터 정렬 장치
US7135896B2 (en) Output buffer circuit and semiconductor integrated circuit
JP2008091006A (ja) 半導体メモリ装置及びその駆動方法
KR20140026179A (ko) 반도체 장치의 도메인 크로싱 회로
US9484931B2 (en) Delay locked loop circuit and operation method thereof
US6947334B2 (en) Semiconductor memory device capable of calibrating data setup time and method for driving the same
US7278046B2 (en) Circuit and method for outputting aligned strobe signal and parallel data signal
US9049057B2 (en) Duty cycle compensation of RAM transmitters
KR102409744B1 (ko) 데이터 수신 회로
US7626417B2 (en) On-die-termination control circuit and method
US9859884B2 (en) Semiconductor apparatus
KR20170008062A (ko) 트레이닝 동작을 수행하는 메모리 장치 및 이를 이용하는 메모리 시스템
EP4195510A1 (en) Delay locked loop circuit
KR100532957B1 (ko) Ｄｄｒ ｓｄｒａｍ에서의 포스트앰블 링잉 현상 방지 방법
US8344775B2 (en) Clock delay correcting device and semiconductor device having the same
KR102644052B1 (ko) 데이터 수신 회로
CN113223576A (zh) 写入均衡
US10504569B2 (en) System and method for controlling phase alignment of clock signals

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant