KR102406668B1 - 결함 발생 방지를 위한 반도체 소자 제조 방법 - Google Patents

결함 발생 방지를 위한 반도체 소자 제조 방법 Download PDF

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Abstract

본 발명의 반도체 소자의 제조 방법은 패턴 형성 영역을 포함하는 반도체 기판의 제1 영역에 더미 게이트 절연층 및 더미 게이트 전극을 구비한 더미 게이트 구조물을 형성하는 단계; 상기 더미 게이트 구조물의 양측벽에 스페이서를 형성하는 단계; 상기 스페이서들 사이를 매립하면서 상기 반도체 기판 및 더미 게이트 구조물 상에 층간 절연층을 형성하는 단계; 비 패턴 영역을 포함하는 상기 반도체 기판의 제2 영역에 보호 절연층을 형성하는 단계; 상기 보호 절연층 상에 라이너층을 형성하는 단계; 상기 라이너층을 식각 저지층으로 하여 상기 더미 게이트 구조물의 상면이 노출되도록 상기 층간 절연층을 평탄화하는 단계; 상기 더미 게이트 구조물을 제거하여 상기 스페이서들 사이의 반도체 기판을 노출하는 개구부를 형성하는 단계; 및 상기 개구부 내에 게이트 절연층 및 금속 게이트 전극을 구비한 게이트 구조물을 형성하는 단계를 포함한다.

Description

결함 발생 방지를 위한 반도체 소자 제조 방법{method of manufacturing a semiconductor device for preventing defects occurence}
본 발명의 기술적 사상은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 결함 발생 방지를 위한 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자, 즉 트랜지스터의 게이트 전극으로 폴리실리콘을 이용할 수 있다. 폴리실리콘은 높은 온도에서 잘 견딜 수 있으나 저항이 높기 때문에 폴리실리콘 게이트 전극을 이용하는 반도체 소자는 낮은 동작 속도를 갖는다. 이에 따라, 폴리실리콘 게이트 전극을 금속 게이트 전극으로 대체하는 대체 금속 게이트(Replacement Metal Gate: RMG) 공정이 제안되어 있다.
대체 금속 게이트 공정은 반도체 기판 상에 폴리실리콘층이 존재하는 동안 높은 온도의 제조 공정을 수행하고, 높은 온도의 제조 공정 후에는 폴리실리콘층을 제거하고 금속 게이트 전극을 형성할 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 대체 금속 게이트 공정을 수행할 때 반도체 기판 상에 발생하는 결함을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법은 패턴 형성 영역을 포함하는 반도체 기판의 제1 영역에 더미 게이트 절연층 및 더미 게이트 전극을 구비한 더미 게이트 구조물을 형성하는 단계; 상기 더미 게이트 구조물의 양측벽에 스페이서를 형성하는 단계; 상기 스페이서들 사이를 매립하면서 상기 반도체 기판 및 더미 게이트 구조물 상에 층간 절연층을 형성하는 단계; 비 패턴 영역을 포함하는 상기 반도체 기판의 제2 영역에 보호 절연층을 형성하는 단계; 상기 보호 절연층 상에 라이너층을 형성하는 단계; 상기 라이너층을 식각 저지층으로 하여 상기 더미 게이트 구조물의 상면이 노출되도록 상기 층간 절연층을 평탄화하는 단계; 상기 더미 게이트 구조물을 제거하여 상기 스페이서들 사이의 반도체 기판을 노출하는 개구부를 형성하는 단계; 및 상기 개구부 내에 게이트 절연층 및 금속 게이트 전극을 구비한 게이트 구조물을 형성하는 단계를 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 반도체 기판의 제1 영역에서 제1 방향으로 연장되고 소스/드레인 영역을 포함하는 활성 영역이 형성되어 있고, 상기 게이트 구조물은 상기 활성 영역을 가로질러 상기 제1 방향과 수직한 제2 방향으로 연장되어 형성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 반도체 기판의 제1 영역에서 돌출되어 제1 방향으로 연장되고 소스/드레인 영역을 포함하는 핀이 형성되어 있고, 상기 게이트 구조물은 상기 핀을 가로질러 상기 제1 방향과 수직한 제2 방향으로 연장되어 형성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 층간 절연층은 상기 스페이서들 사이를 매립하는 제1 층간 절연층, 상기 제1 층간 절연층 상에 형성되고 상기 스페이서와 동일 물질로 구성된 제2 층간 절연층 및 상기 제2 층간 절연층 상에 형성된 제3 층간 절연층을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 층간 절연층을 평탄화하기 전에 상기 제1 층간 절연층을 상기 더미 게이트 구조물의 상부 표면보다 낮게 리세스시키는 단계를 포함하고, 상기 층간 절연층을 평탄화할 때 상기 제2 층간 절연층은 상기 제1 층간 절연층 상에서 남겨질 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 보호 절연층은 상기 반도체 기판 상에 형성된 제1 보호 절연층 및 상기 제1 보호 절연층 상에 형성된 제2 보호 절연층을 포함할 수 있다. 상기 제2 층간 절연층 및 제1 보호 절연층은 동일 물질로 동시에 형성하고, 상기 제3 층간 절연층 및 제2 보호 절연층은 동일 물질로 동시에 형성할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 층간 절연층, 제3 층간 절연층 및 제2 보호 절연층은 실리콘 산화층으로 형성하고, 상기 제2 층간 절연층 및 제1 보호 절연층은 실리콘 질화층 또는 실리콘 산질화층으로 형성하고, 상기 더미 게이트 구조물은 폴리실리콘층을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 보호 절연층 상에 라이너층을 형성하는 단계는, 상기 층간 절연층 및 보호 절연층 상에 라이너층을 형성하는 단계와, 상기 반도체 기판의 제2 영역의 라이너층 상에 마스크층을 형성하는 단계와, 상기 마스크층을 식각 마스크로 상기 반도체 기판의 제1 영역의 라이너층을 제거하는 단계를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 라이너층은 상기 층간 절연층에 비하여 식각 속도나 연마 속도가 낮은 막질로 형성할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법은 칩 영역을 포함하는 반도체 기판의 제1 영역에 더미 게이트 절연층 및 더미 게이트 전극을 구비한 더미 게이트 구조물을 형성하는 단계; 상기 더미 게이트 구조물의 양측벽에 스페이서를 형성하는 단계; 상기 스페이서들 사이를 매립하면서 상기 반도체 기판 및 더미 게이트 구조물 상에 층간 절연층을 형성하는 단계; 기판 에지 영역을 포함하는 상기 반도체 기판의 제2 영역에 보호 절연층을 형성하는 단계; 상기 보호 절연층 상에 라이너층을 형성하는 단계; 상기 라이너층을 식각 저지층으로 하여 상기 더미 게이트 구조물의 상면이 노출되도록 상기 층간 절연층을 평탄화하는 단계; 상기 더미 게이트 구조물을 제거하여 상기 스페이서들 사이의 반도체 기판을 노출하는 개구부를 형성하는 단계; 및 상기 개구부 내에 게이트 절연층 및 금속 게이트 전극을 구비한 게이트 구조물을 형성하는 단계를 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 보호 절연층을 형성하기 전에는 상기 기판 에지 영역은 상기 칩 영역에 비해 반도체 기판으로부터의 높이가 낮아 상기 기판 에지 영역 및 칩 영역간은 단차가 형성되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 층간 절연층은 상기 스페이서와 동일 물질을 포함하고, 상기 층간 절연층을 평탄화시 상기 더미 게이트 구조물들의 표면과 동일 레벨로 상기 층간 절연층이 노출될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 라이너층은 상기 층간 절연층에 비하여 식각 속도나 연마 속도가 낮은 막질로써 폴리실리콘층 또는 실리콘 산화 탄화 질화층으로 형성할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 게이트 구조물을 형성하는 단계는, 상기 개구부 내에 절연층 및 금속층을 형성하는 단계; 및 상기 층간 절연층의 상면이 노출되도록 상기 절연층 및 금속층을 평탄화하여 상기 게이트 절연층 및 금속 게이트 전극을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상의 반도체 소자의 제조 방법은 반도체 기판의 제1 영역에 더미 게이트 절연층 및 더미 게이트 전극을 포함하는 더미 게이트 구조물을 형성한다. 더미 게이트 구조물의 양측벽에는 스페이서를 형성하고, 스페이서들 사이에는 층간 절연층을 형성한다.
반도체 기판의 제2 영역에는 보호 절연층 및 라이너층을 형성한다. 이에 따라, 반도체 기판의 제1 영역의 더미 게이트 전극을 제거하기 위한 제조 공정을 진행할 때, 라이너층 및 보호 절연층으로 인하여 반도체 기판의 제2 영역에는 결함이 발생하지 않고 보호될 수 있다.
도 1a 내지 도 1i는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2h는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 도 2h와 비교를 위한 비교예의 반도체 소자의 단면도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자에 대한 개략적인 평면도이다.
도 5는 도 1의 반도체 소자의 I-I' 부분을 절단하여 보여주는 단면도이다.
도 6a 내지 도 6d는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자에 대한 단면도이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자에 대한 개략적인 평면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 소자에 대한 사시도이다.
도 9는 도 8의 반도체 소자의 Ⅱ-Ⅱ' 부분을 절단하여 보여주는 단면도이다.
도 10은 도 8의 반도체 소자의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 부분을 절단하여 보여주는 단면도이다.
도 11은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자에 대한 단면도이다.
도 12a 및 도 12b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자에 대한 단면도이다.
도 13 및 14는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 회로도 및 레이아웃도이다.
도 15는 본 발명의 기술적 사상의 일 실시예들에 따른 반도체 소자를 포함하는 전자 시스템에 대한 블록도이다.
도 16은 본 발명의 기술적 사상의 일 실시예들에 따른 반도체 소자를 포함하는 전자 시스템에 대한 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서, 막, 영역 또는 기판 등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다.
본 명세서에서 제1, 제2등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하의 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다. 따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다.
도 1a 내지 도 1i는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 1a 내지 도 1i는 폴리실리콘 더미 게이트 전극을 금속 게이트 전극으로 대체하는 대체 금속 게이트(RMG) 공정을 설명하기 위하여 제공된다. 이에 따라, 반도체 기판(10)에 형성될 수 있는 불순물 영역이나 소자 분리층 등은 도시하지 않는다. 도 1a 내지 도 1i에서 제1 영역(A)은 패턴 형성 영역일 수 있고, 제2 영역(B)은 패턴이 형성되지 않는 비 패턴 영역일 수 있다.
도 1a를 참조하면, 반도체 기판(10) 상에 베이스 절연층(12a, 12b)이 형성될 수 있다. 반도체 기판(10)은 실리콘 벌크(bulk) 웨이퍼, 또는 SOI(silicon-on-insulator) 웨이퍼를 기반으로 할 수 있다. 물론, 반도체 기판(10)의 재질이 실리콘에 한정되는 것은 아니다. 예컨대, 반도체 기판(10)은 저마늄(Ge) 등의 Ⅳ족 반도체, 실리콘저마늄(SiGe)나 실리콘카바이드(SiC) 등의 Ⅳ-Ⅳ족 화합물 반도체, 또는 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 인듐포스파이드(InP) 등의 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다.
반도체 기판(10)은 SiGe 웨이퍼, 에피택셜(Epitaxial) 웨이퍼, 폴리시드(polished) 웨이퍼, 열처리된(Annealed) 웨이퍼 등을 기반으로 할 수 도 있다. 반도체 기판(101)은 p형 또는 n형 기판일 수 있다. 예컨대, 반도체 기판(101)은 p형 불순물 이온을 포함한 p형 기판, 또는 n형 불순물 이온을 포함한 n형 기판일 수 있다.
베이스 절연층(12a, 12b)은 제조 공정 중에 인위적으로 형성하거나 자연적으로 형성될 수 있다. 베이스 절연층(12a, 12b)은 반도체 기판(10)을 보호하기 위하여 필요에 따라 형성될 수 있다. 베이스 절연층(12a, 12b)은 실리콘 산화층일 수 있다.
반도체 기판(10)의 제1 영역(A)에 더미 게이트 구조물(16) 및 스페이서(18)를 형성할 수 있다. 반도체 기판(10)의 제2 영역(B) 상에는 더미 게이트 구조물(16) 및 스페이서(18)는 형성되지 않을 수 있다.
더미 게이트 구조물(16)은 더미 게이트 절연층(13) 및 더미 게이트 전극(14)을 포함할 수 있다. 더미 게이트 절연층(13)은 탄소 함량이 많은 ACL(Amorphous Carbon Layer)나 C-SOH로 형성될 수 있고, 더미 게이트 전극(14)은 폴리실리콘으로 형성될 수 있다. 물론, 더미 게이트 절연층(13) 및 더미 게이트 전극(14)의 재질이 상기 물질들에 한정되는 않을 수 있다.
더미 게이트 구조물(16)의 양측벽에는 스페이서(18)를 형성할 수 있다. 스페이서(18)는 절연층, 예컨대 실리콘 질화층(silicon nitride layer), 실리콘 산질화층(silicon oxynitride) 또는 이들의 조합으로 형성할 수 있다. 스페이서(18)는 더미 게이트 구조물(16)을 균일하게 덮게 절연층을 형성한 후, 건식 식각, 및/또는 에치백을 통해 더미 게이트 구조물(16)의 상면과 반도체 기판(10) 상면 부분의 절연층을 제거하여 형성할 수 있다.
도 1b를 참조하면, 반도체 기판(10)의 제1 영역(A)에서 스페이서들(18) 사이를 매립하면서 더미 게이트 구조물(16) 및 스페이서(18) 상에 제1 층간 절연층(20)을 형성한다. 제1 층간 절연층(20)은 실리콘 산화층으로 형성할 수 있다. 제1 층간 절연층(20)은 TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PRTEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass) 등을 이용하여 형성할 수 있다.
제1 층간 절연층(20)은 반도체 기판(10)의 제1 영역(A) 및 제2 영역(B)의 전면에 층간 절연 물질층을 형성한 후, 사진식각공정을 통하여 제2 영역(B)의 층간 절연 물질층을 선택적으로 식각함으로써 형성될 수 있다.
도 1c를 참조하면, 반도체 기판(10)의 제1 영역(A)에 형성된 제1 층간 절연층(20)을 에치백(etch back) 또는 화학 기계적 연마(Chemical mechanical polishing, CMP)함으로써 평탄화한다. 이에 따라, 반도체 기판(10)의 제1 영역(A)의 더미 게이트 구조물(16) 및 스페이서(18)의 상부 표면은 노출된다.
제1 층간 절연층(20)의 에치백 또는 화학 기계적 연마 공정에 따라, 제1 층간 절연층(20)의 상부 표면은 더미 게이트 구조물(16) 및 스페이서(18)의 상부 표면과 동일 레벨이 될 수 있다. 제1 층간 절연층(20)은 스페이서들(18) 사이를 매립하면서 반도체 기판(10) 상에 형성될 수 있다.
도 1d를 참조하면, 필요에 따라서 제1 층간 절연층(20)을 더 에치백할 수 있다. 이에 따라, 제1 층간 절연층(20)의 상부 표면은 참조번호 24로 표시한 바와 같이 더미 게이트 구조물(16) 및 스페이서(18)의 상부 표면보다 낮게 리세스시킬 수 있다. 제1 층간 절연층(20)의 추가 에치백은 후속의 제2 및 제3 층간 절연층의 평탄화 공정을 용이하게 하기 위하여 형성할 수 있다.
계속하여, 반도체 기판(10)의 제1 영역(A)의 제1 층간 절연층(20) 상에 제2 층간 절연층(26a) 및 제3 층간 절연층(28a)을 형성한다. 이에 따라, 제1 층간 절연층(20), 제2 층간 절연층(26a) 및 제3 층간 절연층(28a)은 더미 게이트 구조물들(16) 및 스페이서들(18)을 절연하기 위한 층간 절연층(22)을 구성한다.
후속의 보호 절연층(24)을 형성하기 전에는 반도체 기판(10)의 제2 영역(B), 즉 비 패턴 영역은 반도체 기판(10)의 제1 영역(A), 즉 패턴 형성 영역에 비해 반도체 기판(10)으로부터의 높이가 낮아 서로 단차가 형성되어 있다. 이를 극복하기 위해, 반도체 기판(10)의 제2 영역(B)의 베이스 절연층(12b) 상에 제1 보호 절연층(26b) 및 제2 보호 절연층(28b)을 순차적으로 형성한다.
제1 보호 절연층(26b) 및 제2 보호 절연층(28b)은 반도체 기판(10)의 제2 영역(B)을 보호하기 위하여 형성된 보호 절연층(24)을 구성한다. 제2 층간 절연층(26a) 및 제1 보호 절연층(26b)은 제3 층간 절연층(28a) 및 제2 보호 절연층(28b)보다 식각 속도나 연마 속도가 낮은 막질로 형성할 수 있다.
제2 층간 절연층(26a) 및 제1 보호 절연층(26b)은 실리콘 질화층, 실리콘 산질화층 또는 이들이 조합으로 형성될 수 있다. 제2 층간 절연층(26a) 및 제1 보호 절연층(26b)은 스페이서(18)와 동일 물질로 형성할 수 있다. 제3 층간 절연층(28a) 및 제2 보호 절연층(28b)은 실리콘 산화층으로 형성될 수 있다.
제2 층간 절연층(26a) 및 제1 보호 절연층(26b)은 각각 반도체 기판(10)의 제1 영역(A) 및 제2 영역(B) 상에 동시에 형성할 수 있다. 제3 층간 절연층(28a) 및 제2 보호 절연층(28b)은 각각 반도체 기판(10)의 제1 영역(A) 및 제2 영역(B) 상에 동시에 형성할 수 있다.
도 1e 및 도 1f를 참조하면, 도 1e에 도시한 바와 같이 반도체 기판(10)의 제1 영역(A) 및 제2 영역(B) 상에 라이너층(30a, 30b)을 형성한다. 다시 말해, 제3 층간 절연층(28a) 상에 라이너층(30a)을 형성한다. 제2 보호 절연층(28b) 상에 라이너층(30b)을 형성한다.
라이너층(30a, 30b)은 층간 절연층(22)에 비하여 식각 속도나 연마 속도가 낮은 물질로 형성할 수 있다. 라이너층(30a, 30b)은 폴리실리콘층 또는 실리콘 산화 탄화 질화층(SiOCN)으로 형성할 수 있다.
도 1f에 도시한 바와 같이 반도체 기판(10)의 제2 영역(B)의 라이너층(30b) 상에 마스크층(32)을 형성한다. 마스크층(32)은 사진식각공정을 이용하여 포토레지스트층으로 형성할 수 있다.
이어서, 마스크층(32)을 식각 마스크로 도 1e에 도시한 반도체 기판(10)의 제1 영역(A)의 라이너층(30a)을 식각하여 제거한다. 이렇게 되면, 반도체 기판(10)의 제2 영역(B)의 제2 보호 절연층(28b) 상에만 라이너층(30b)이 남게 된다.
도 1g를 참조하면, 반도체 기판(10)의 제2 영역(B)의 마스크층(32)을 제거한다. 이어서, 반도체 기판(10)의 제2 영역(B)의 제2 보호 절연층(28b) 상에 형성된 라이너층(30b)을 식각 저지층으로 하여 더미 게이트 구조물(16) 및 스페이서(18)의 상면이 노출되도록 층간 절연층(22), 즉 제3 층간 절연층(도 1f의 28a) 및 제2 층간 절연층(도 1f의 26a)을 에치백 또는 화학기계적연마하여 평탄화한다.
제3 층간 절연층(도 1f의 28a) 및 제2 층간 절연층(도 1f의 26a)을 평탄화할 때 필요에 따라서 도 1g에 도시한 바와 같이 더미 게이트 구조물(16) 및 스페이서(18)의 상부 부분도 에치백 또는 화학 기계적 연마될 수 있다. 이에 따라서, 더미 게이트 구조물(16) 및 스페이서(18)의 높이는 낮아질 수 있다.
이와 같은 평탄화 공정을 통하여 반도체 기판(10)의 제1 영역(A)은 더미 게이트 구조물(16) 및 스페이서들(18) 사이에 제1 층간 절연층(20)이 채워지며, 제1 층간 절연층(20) 상에는 더미 게이트 구조물(16) 및 스페이서(18)와 동일 레벨로 제2 층간 절연층(26a)이 남겨질 수 있다. 반도체 기판(10)의 제2 영역(B)은 라이너층(30b)으로 인하여 보호 절연층(24)이 손상되지 않을 수 있다.
도 1h를 참조하면, 반도체 기판(10)의 제2 영역(B)의 보호 절연층(24) 상에 형성된 라이너층(도 1g의 30b)을 제거한다. 라이너층(20b)을 제거하는 것은 후속의 더미 게이트 구조물(16)을 보다 용이하게 제거하기 위함이다.
이어서, 반도체 기판(10)의 제1 영역(A)에 형성된 더미 게이트 구조물(16)을 제거하여 스페이서들(18) 사이의 반도체 기판(10)을 노출하는 개구부(36)를 형성한다. 반도체 기판(10)의 제1 영역(A)에 형성된 더미 게이트 구조물(16), 예컨대 폴리실리콘으로 구성된 더미 게이트 전극(14)을 제거할 때, 반도체 기판(10)의 제2 영역(B)은 폴리실리콘과 식각 선택비를 가지는 실리콘 산화층의 제2 보호 절연층(28b)에 의해 보호될 수 있다.
도 1i를 참조하면, 개구부(36) 내에 게이트 절연층(38) 및 금속 게이트 전극(40)을 구비한 게이트 구조물(42)을 형성한다. 금속 게이트 전극(40)은 앞서 설명한 대체 금속 게이트 전극일 수 있다. 게이트 구조물(42)은 개구부(36) 내에 절연층 및 금속층을 형성한 후, 층간 절연층(22)의 상면이 노출되도록 상기 절연층 및 금속층을 평탄화하여 형성할 수 있다.
게이트 절연층(38)은 실리콘 산화층, 실리콘 질화층, 실리콘 산질화층, ONO(oxide/nitride/oxide), 또는 실리콘 산화층보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film) 중에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 예컨대, 게이트 절연층(48)은 약 10 내지 25의 유전 상수를 가질 수 있다.
구체적인 예로서, 게이트 절연층(38)은 하프늄옥사이드(HfO2), 지르코늄옥사이드(ZrO2), 티타늄옥사이드(TiO2), 알루미늄옥사이드(Al2O3) 등과 같은 금속산화물, 그들의 실리케이트(silicates) 또는 알루미네이트(aluminates)로 형성될 수 있다.
또한, 게이트 절연층(38)은 알루미늄 옥시나이트라이드(AlON), 지르코늄 옥시나이트라이드(ZrON), 하프늄 옥시나이트라이드(HfON), 란타늄 옥시나이트라이드(LaON), 이트륨 옥시나이트라이드(YON)와 같은 금속 질화 산화물, 그들의 실리케이트 또는 알루미네이트로 형성될 수 있다. 더 나아가, 게이트 절연층(38)은 페로브스카이트형 산화물(perovskite-type oxides), 니오베이트(niobate) 또는 탄탈레이트(tantalate) 시스템 물질, 텅스텐- 브론즈(tungsten-bronze) 시스템 물질, 그리고 Bi-layered 페로스카이트 시스템 물질 등으로도 형성될 수 있다.
게이트 절연층(38)은 CVD(chemical cpor deposition), LPCVD(low presure CVD), APCVD(atmospheric Pressure CVD), LTCVD(low temperature CVD), PECVD(plasma enhanced CVD), ALCVD(atomic layer CVD) 또는 ALD(atomic layer deposition), PVD(physical vapor deposition) 등 다양한 증착 방법으로 형성될 수 있다.
금속 게이트 전극(40)은 하나의 금속층으로 형성될 수도 있고, 적어도 2개의 금속층을 포함하여 형성될 수 있다. 예컨대, 금속 게이트 전극(40)은 장벽 금속층 및 전극 금속층을 포함할 수 있다. 여기서, 장벽 금속층은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있고 단일층 또는 다중층으로 이루어질 수 있다.
전극 금속층은 Al, Cu 또는 W 중 적어도 하나를 포함하여 형성될 수 있다. 예컨대, 전극 금속층은 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, 또는 W 합금으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 또한, 전극 금속층은 Al, Au, Be, Bi, Co, Cu, Hf, In, Mn, Mo, Ni, Pb, Pd, Pt, Rh, Re, Ru, Ta, Te, Ti, W, Zn, Zr 중의 하나 또는 그 이상을 포함할 수 있고, 하나 또는 둘 이상의 적층 구조를 포함할 수도 있다. 장벽 금속층 및 전극 금속층은 PVD 또는 CVD 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 2a 내지 도 2h는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이고, 도 3은 도 2h와 비교를 위한 비교예의 반도체 소자의 단면도이다.
구체적으로, 도 2a 내지 도 2h는 폴리실리콘 더미 게이트 전극을 금속 게이트 전극으로 대체하는 대체 금속 게이트(RMG) 공정을 설명하기 위하여 제공된다. 이에 따라, 반도체 기판(10)에 형성될 수 있는 불순물 영역이나 소자 분리층 등은 도시하지 않는다.
도 2a 내지 도 2h에서 제1 영역(A)은 칩 형성 영역일 수 있고, 제2 영역(B)은 칩이 형성되지 않는 기판(웨이퍼) 에지 영역일 수 있다. 도 2a 내지 도 2h에서, 도 1a 내지 도 1i와 동일한 내용은 간단히 설명하거나 생략한다.
도 2a를 참조하면, 반도체 기판(50) 상에 베이스 절연층(52)이 형성될 수 있다. 반도체 기판(50)은 도 1a의 반도체 기판(10)에 해당될 수 있으므로 구성 물질에 관한 설명은 생략한다. 반도체 기판(50)의 제1 영역(A), 즉 칩 형성 영역의 표면은 평탄하며, 반도체 기판(50)의 제2 영역(B), 즉 기판 에지 영역은 라운드되어 있을 수 있다. 베이스 절연층(52)은 도 1a의 베이스 절연층(12a, 12b)에 해당될 수 있으므로, 구성 물질 및 역할에 대해서는 설명을 생략한다.
반도체 기판(50)의 제1 영역(A)에 더미 게이트 구조물(60') 및 스페이서(62')을 형성할 수 있다. 반도체 기판(50)의 제2 영역(B) 상에는 더미 게이트 구조물(60') 및 스페이서(62')는 형성되지 않을 수 있다. 더미 게이트 구조물(60')은 더미 게이트 절연층(54), 더미 게이트 전극(56) 및 하드 마스크층(58)을 포함할 수 있다.
더미 게이트 구조물(60')은 도 1a의 더미 게이트 구조물(16)에 해당될 수 있다. 더미 게이트 절연층(54) 및 더미 게이트 전극(56)은 각각 도 1a의 더미 게이트 절연층(13) 및 더미 게이트 전극(14)에 해당될 수 있다. 이에 따라, 더미 게이트 절연층(54) 및 더미 게이트 전극(56)의 구성 물질에 대하여는 설명을 생략한다. 하드 마스크층(58)은 더미 게이트 절연층(54) 및 더미 게이트 전극(56)을 형성하기 위한 것으로, 실리콘 질화층이나 실리콘 산질화층으로 형성할 수 있다.
더미 게이트 구조물(60')의 양측벽에는 스페이서(62')를 형성할 수 있다. 스페이서(62')은 도 1a의 스페이서(18)에 해당될 수 있으므로 이에 대한 설명은 생략한다.
도 2b 및 도 2c를 참조하면, 도 2b에 도시한 바와 같이 반도체 기판(50)의 제1 영역(A)에서 스페이서들(62') 사이를 매립하면서 더미 게이트 구조물(60') 및 스페이서(62) 상에 제1 층간 절연층(64)을 형성한다. 제1 층간 절연층(64)은 도 1b의 제1 층간 절연층(20)에 해당되므로 구성 물질 등에 대하여는 설명을 생략한다.
계속하여, 도 2b 및 도 2c에 도시한 바와 같이, 반도체 기판(50)의 제1 영역(A)에 형성된 제1 층간 절연층(64). 더미 게이트 구조물(60')의 하드 마스크층 및 스페이서(62')의 상부 부분을 에치백(etch back) 또는 화학 기계적 연마(Chemical mechanical polishing, CMP)함으로써 평탄화한다.
이에 따라, 반도체 기판(50)의 제1 영역(A)에는 더미 게이트 절연층(54) 및 더미 게이트 전극(56)을 포함하는 더미 게이트 구조물(60) 및 더미 게이트 구조물(60)의 양측벽에 스페이서(62)가 형성될 수 있다. 그리고, 더미 게이트 구조물(60) 및 스페이서(62)의 상부 표면은 노출될 수 있다.
제1 층간 절연층(64). 더미 게이트 구조물(60')의 하드 마스크층 및 스페이서(62')의 상부 부분의 평탄화 공정에 따라, 제1 층간 절연층(64)의 상부 표면은 더미 게이트 구조물(60) 및 스페이서(62)의 상부 표면과 동일 레벨이 될 수 있다. 제1 층간 절연층(64)은 스페이서들(62) 사이를 매립하면서 반도체 기판(50) 상에 형성될 수 있다.
도 2d를 참조하면, 필요에 따라서 제1 층간 절연층(64)을 더 에치백할 수 있다. 이에 따라, 제1 층간 절연층(64)의 상부 표면은 참조번호 65로 표시한 바와 같이 더미 게이트 구조물(60) 및 스페이서(62)의 상부 표면보다 낮게 리세스시킬 수 있다.
계속하여, 반도체 기판(50)의 제1 영역(A)의 제1 층간 절연층(64) 상에 제2 층간 절연층(68a) 및 제3 층간 절연층(70a)을 형성한다. 제2 층간 절연층(68a) 및 제3 층간 절연층(70a)은 도 1d의 제2 층간 절연층(26a) 및 제3 층간 절연층(28a)에 해당될 수 있다. 이에 따라, 제1 층간 절연층(64), 제2 층간 절연층(68a) 및 제3 층간 절연층(70a)은 더미 게이트 구조물들(60) 및 스페이서들(62)을 절연하기 위한 층간 절연층(66)을 구성한다.
후속의 보호 절연층(69)을 형성하기 전에는 반도체 기판(50)의 제2 영역(B), 즉 기판 에지 영역은 반도체 기판(50)의 제1 영역(A), 즉 칩 영역에 비해 반도체 기판(50)으로부터의 높이가 낮아 서로 단차가 형성되어 있다.
이를 극복하기 위해, 반도체 기판(50)의 제2 영역(B)의 베이스 절연층(52) 상에 제1 보호 절연층(68b) 및 제2 보호 절연층(70b)을 순차적으로 형성한다. 제1 보호 절연층(68b) 및 제2 보호 절연층(70b)은 반도체 기판(50)의 제2 영역(B)을 보호하기 위하여 형성된 보호 절연층(69)을 구성한다.
제1 보호 절연층(68b) 및 제2 보호 절연층(70b)은 도 1d의 제1 보호 절연층(26b) 및 제2 보호 절연층(28b)에 해당하므로 구성 물질 및 형성 방법 등의 설명은 생략한다.
도 2e 및 도 2f를 참조하면, 도 2e에 도시한 바와 같이 반도체 기판(50)의 제1 영역(A) 및 제2 영역(B) 상에 라이너층(72a, 72b)을 형성한다. 다시 말해, 제3 층간 절연층(70a) 상에 라이너층(72a)을 형성한다. 제2 보호 절연층(70b) 상에 라이너층(72b)을 형성한다. 라이너층(72a, 72b)은 도 2e의 라이너층(30a, 30b)에 해당될 수 있으므로 구성 물질 등에 관한 설명은 생략한다. 라이너층(72a, 72b)은 층간 절연층(66)에 비하여 식각 속도나 연마 속도가 낮은 물질로 형성할 수 있다.
반도체 기판(10)의 제2 영역(B)의 라이너층(30b) 상에 마스크층 상에 마스크층(32)을 형성한다. 마스크층(32)은 사진식각공정을 이용하여 포토레지스트층으로 형성할 수 있다. 이어서, 도 2f에 도시한 바와 같이 마스크층(32)을 식각 마스크로 반도체 기판(50)의 제1 영역(A)의 라이너층(72a)을 식각하여 제거한다. 이렇게 되면, 반도체 기판(50)의 제2 영역(B)의 제2 보호 절연층(70b) 상에만 라이너층(72b)이 남게 된다.
도 2g를 참조하면, 반도체 기판(50)의 제2 영역(B)의 마스크층(74)을 제거한다. 이어서, 반도체 기판(50)의 제2 영역(B)의 제2 보호 절연층(70b) 상에 형성된 라이너층(72b)을 식각 저지층으로 하여 더미 게이트 구조물(60) 및 스페이서(62)의 상면이 노출되도록 층간 절연층(66), 즉 제3 층간 절연층(도 2f의 70a) 및 제2 층간 절연층(도 2f의 68a)을 에치백 또는 화학기계적연마하여 평탄화한다.
제3 층간 절연층(도 2f의 70a) 및 제2 층간 절연층(도 2f의 68a)을 평탄화할 때 필요에 따라서 도 2g에 도시한 바와 같이 더미 게이트 구조물(60) 및 스페이서(62)의 상부 부분도 에치백 또는 화학 기계적 연마될 수 있다. 이에 따라서, 더미 게이트 구조물(60) 및 스페이서(62)의 높이는 낮아질 수 있다.
이와 같은 평탄화 공정을 통하여 반도체 기판(50)의 제1 영역(A)은 더미 게이트 구조물(60) 및 스페이서들(62) 사이에 제1 층간 절연층(64)이 채워지며, 제1 층간 절연층(64) 상에는 더미 게이트 구조물(60) 및 스페이서(62)와 동일 레벨로 제2 층간 절연층(68a)이 남겨질 수 있다. 반도체 기판(50)의 제2 영역(B)은 라이너층(72b)으로 인하여 보호 절연층(69)이 손상되지 않을 수 있다.
도 2h를 참조하면, 반도체 기판(50)의 제2 영역(B)의 보호 절연층(69) 상에 형성된 라이너층(도 2g의 72b)을 제거한다. 이어서, 반도체 기판(50)의 제1 영역(A)에 형성된 더미 게이트 구조물(60)을 제거하여 스페이서들(62) 사이의 반도체 기판(50)을 노출하는 개구부(82)를 형성한다.
반도체 기판(50)의 제1 영역(A)에 형성된 더미 게이트 구조물(60), 예컨대 폴리실리콘으로 구성된 더미 게이트 전극(56)을 제거할 때, 반도체 기판(50)의 제2 영역(B)은 폴리실리콘과 식각 선택비를 가지는 실리콘 산화층의 제2 보호 절연층(70b)에 의해 보호될 수 있다.
이에 반하여, 도 3에 도시한 바와 같이 반도체 기판(50)의 제2 영역(B)에 보호 절연층이 형성되어 있을 않을 경우, 반도체 기판(50)의 제1 영역(A)에 형성된 더미 게이트 구조물(60), 예컨대 폴리실리콘으로 구성된 더미 게이트 전극(56)을 제거할 때 반도체 기판(50)에 결함(84)이 발생할 수 있다. 이러한 결함은 반도체 소자의 제조 과정중에 큰 문제를 일으킬 수 있다.
계속하여, 앞서 도 1i에서 설명한 바와 같이 개구부(82) 내에 게이트 절연층(도 1i의 38) 및 금속 게이트 전극(도 1의 40)을 구비한 게이트 구조물(도 1의 42)을 형성할 수 있다. 앞서 도 1i에서 설명하였으므로 게이트 구조물의 구성 물질에 대하여는 설명을 생략한다.
이하에서는 도 1a 내지 도 1i, 및 도 2a 내지 2i가 구현된 반도체 소자 및 그 제조 방법에 대하여 설명한다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자에 대한 개략적인 평면도이고, 도 5는 도 1의 반도체 소자의 I-I' 부분을 절단하여 보여주는 단면도이다.
구체적으로, 도 4 및 도 5에서, 도 1a 내지 도 1i, 및 도 2a 내지 2i와 동일한 내용은 간단히 설명하거나 생략한다. 반도체 기판(101)은 제1 영역(A)과 제2 영역(B)을 포함할 수 있다. 제1 영역(A)은 패턴 형성 영역 또는 칩 형성 영역일 수 있고, 제2 영역(B)은 패턴이 형성되지 않는 비 패턴 영역 또는 기판 에지 영역일 수 있다.
반도체 소자(100)는 반도체 기판(101), 게이트 구조물(110). 층간 절연층(120), 스페이서(130), 보호 절연층(156) 등을 포함할 수 있다. 반도체 기판(101) 상에 제1 방향(x 방향)으로 연장하는 활성 영역(ACT)이 소자 분리층(105)에 의해 정의될 수 있다. 제1 영역(A)에는 제2 방향(y 방향)으로 연장하는 게이트 구조물(110)이 배치될 수 있다. 게이트 구조물(110)은 도 1i의 게이트 구조물(42)에 대응될 수 있다.
도 4에서 활성 영역(ACT)이 게이트 구조물(110)에 수직으로 교차하여 배치되고 있지만, 활성 영역(ACT)과 게이트 구조물(110)은 수직이 아닌 각도로 교차할 수 있다. 도 4에서 하나의 게이트 구조물(110)에 하나의 활성 영역(ACT)이 교차하고 있지만, 하나의 게이트 구조물(110)에 복수 개의 활성 영역(ACT)이 교차할 수 있다.
반도체 기판(101)은 도 1a 내지 도 1i, 및 도 2a 내지 2i의 반도체 기판(10, 50)에 대응되므로 중복되는 설명은 생략한다. 반도체 기판(101)은 상부 부분에 STI(Shallow Trench Isolation) 등과 같은 소자 분리층(105)을 통해 정의된 활성 영역(ACT)을 포함할 수 있다. 활성 영역(ACT)은 반도체 기판(101) 내에 불순물 이온들, 즉 도펀트(dopant)를 고농도로 주입하여 형성한 불순물 영역을 포함할 수 있다. 예컨대, 활성 영역(ACT)은 반도체 기판(101) 내에 도펀트를 1E20/cm3 이상으로 주입하여 형성한 소스/드레인 영역(107)을 포함할 수 있다.
소자 분리층(105)은 활성 영역(ACT)을 정의하는 영역으로 활성 영역(ACT)을 둘러싸는 구조로 형성될 수 있다. 소자 분리층(105)은 활성 영역들(ACT) 사이에 배치되어 활성 영역들(ACT) 간을 전기적으로 분리할 수 있다. 소자 분리층(105)은 예컨대, 실리콘산화막, 실리콘질화막, 실리콘 산질화막 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 구조물(110)은 반도체 기판(101)의 상면(Fs) 상에 형성될 수 있다. 게이트 구조물(110)은 반도체 기판(101) 상에서 제2 방향(y 방향)으로 활성 영역(ACT)을 가로질러 연장하며, 층간 절연층(120)에 의해 제1 방향(x 방향)으로 서로 이격되어 배치될 수 있다. 층간 절연층(120)은 도 1i의 층간 절연층(22) 및 도 2h의 층간 절연층(66)에 해당될 수 있다.
게이트 구조물(110)과 층간 절연층(120) 사이에는 스페이서(130)가 개재될 수 있다. 스페이서(130)는 도 1i의 스페이서(18) 및 도 2h의 스페이서(62)에 해당될 수 있다. 층간 절연층(120) 및 스페이서(130)는 서로 다른 식각 선택비를 갖는 물질로 형성될 수 있다. 예컨대, 층간 절연층(120)이 실리콘산화막으로 형성되는 경우, 스페이서(130)는 실리콘 질화층으로 형성될 수 있다.
게이트 구조물(110)은 게이트 절연층(112) 및 금속 게이트 전극(114b)을 포함할 수 있다. 게이트 절연층(112)은 금속 게이트 전극(114)과 활성 영역(ACT) 사이에 배치될 수 있다. 게이트 구조물(110)의 제1 방향(x 방향)의 폭은 W일 수 있다. 예컨대, 게이트 구조물(110)의 폭(W)은 80㎚ 미만일 수 있다. 게이트 구조물(110)의 폭(W)은 트랜지스터의 제1 방향(x 방향)의 채널 길이에 해당할 수 있다.
제1 영역(A)에서 게이트 구조물(110)은 폭(W)을 가지고 다수 개 배치될 수 있다. 제1 영역(A)에서 게이트 구조물(110)의 상면은 평평(flat)할 수 있다. 제1 영역(A)에서 게이트 구조물들(110) 사이의 층간 절연층(120)의 상면도 평평할 수 있다. 층간 절연층(120)의 상면은 인접하는 게이트 구조물들(110)의 상면과 동일 높이를 가지고 하나의 평면을 구성할 수 있다.
이는 제1 영역(A)에서, 게이트 구조물(110)과 그 사이의 층간 절연층(120)은 작은 디자인 룰(design rule)을 가지고 비교적 좁은 폭을 가지고 형성되고, 그에 따라 게이트 구조물(110)에 대한 화학기계적연마 공정에서 게이트 구조물(110)의 상면과 층간 절연층(120)의 상면이 함께 평평하게 형성되기 때문일 수 있다. 게이트 구조물(110)과 층간 절연층(120) 사이에는 스페이서(130)가 배치될 수 있고, 스페이서(130)의 상면은 인접하는 게이트 구조물(110)과 층간 절연층(120)의 상면과 동일 높이를 가지고 역시 하나의 평면을 구성할 수 있다.
반도체 기판(101)의 제2 영역(B)에는 보호 절연층(156)이 형성될 수 있다. 보호 절연층(156)은 제1 보호 절연층(152) 및 제2 보호 절연층(154)을 포함할 수 있다. 보호 절연층(156)은 도 1i 및 도 2h의 보호 절연층(24, 69)에 해당할 수 있다. 보호 절연층(156)으로 인하여 반도체 기판(101)의 제2 영역(B)은 제조 과정중에 보호되어 결함이 발생되지 않을 수 있다.
도 6a 내지 도 6d는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자에 대한 단면도이다.
구체적으로, 6a 내지 도 6d는 도 5의 반도체 소자에 대한 단면도에 대응하는 것이고, 설명의 편의를 위해, 도 4 및 도 5에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 6a를 참조하면, 본 실시예의 반도체 소자(100a)는 게이트 구조물(110_1)의 구조가 도 5의 반도체 소자(100)와 다를 수 있다. 예컨대, 게이트 구조물(110_1)은 게이트 절연층(112_1), 하부 금속 게이트 전극(114_1), 및 상부 금속 게이트 전극(116_1)을 포함할 수 있다.
게이트 절연층(112_1)은 하부 금속 게이트 전극(114_1)과 반도체 기판(101) 사이에만 개재되는 구조를 가질 수 있고, 하부 금속 게이트 전극(114_1)의 측면에는 형성되지 않을 수 있다. 게이트 절연층(112_1)의 재질이나 형성 방법 등은 앞서 설명하였으므로 생략한다.
하부 금속 게이트 전극(114_1)은 예를 들어, TiN, TaN, TaC, TaCN, TiAl, TiAlC 중 적어도 하나를 포함하여 형성될 수 있다. 이러한 하부 금속 게이트 전극(114_1)은 일함수 조절막 및/또는 장벽 금속막의 기능을 할 수 있다. 그에 따라, 하부 금속 게이트 전극(114_1)은 장벽 금속층을 포함하거나 또는 장벽 메탈층과 별도로 형성될 수 있다.
상부 금속 게이트 전극(116_1)은 도 5의 반도체 소자(100)에서의 금속 게이트 전극(114)에 대응할 수 있다. 그에 따라, 상부 금속 게이트 전극(116_1)의 재질이나 형성 방법 등은 도 4의 반도체 소자(100)에서 설명한 바와 같다.
도 6b를 참조하면, 본 실시예의 반도체 소자(100b)는 게이트 구조물(110_2)의 구조가 도 5의 반도체 소자(100)와 다를 수 있다. 제1 게이트 구조물(110_2)은 게이트 절연층(112_2), 하부 금속 게이트 전극(114_2), 및 상부 금속 게이트 전극(116_2)을 포함할 수 있다.
게이트 절연층(112_2)의 구조는 도 5의 반도체 소자(100)에서의 게이트 절연층(112)과 유사한 구조를 가질 수 있다. 즉, 게이트 절연층(112_2)은 하부 금속 게이트 전극(114_2)의 하면뿐만 아니라 측면에도 형성될 수 있다. 게이트 절연층(112_2)의 재질은 도5의 반도체 소자(100)에서 설명한 바와 같다.
하부 금속 게이트 전극(114_2), 및 상부 금속 게이트 전극(116_2)의 구조 및 재질은 도 6a의 반도체 소자(100a)의 하부 금속 게이트 전극(114_1), 및 상부 금속 게이트 전극(116_)에 대해 설명한 바와 같다.
도 6c를 참조하면, 본 실시예의 반도체 소자(100c)는 게이트 구조물(110_3)의 구조가 도 5의 반도체 소자(100)와 다를 수 있다. 게이트 구조물(110_3)은 게이트 절연층(112_3), 및 금속 게이트 전극(114_3)을 포함할 수 있다. 게이트 절연층(112_)은 도 6a의 반도체 소자(100a)에서와 같이 금속 게이트 전극(114_3)과 반도체 기판(101) 사이에만 배치되고 금속 게이트 전극(114_3)의 측면에는 형성되지 않을 수 있다.
금속 게이트 전극(114_3)은 게이트 절연층(112_3) 상에 형성될 수 있고, 외곽으로 장벽 금속막을 포함할 수 있다. 이러한 금속 게이트 전극(114_3)의 재질이나 형성 방법 등은 도 5의 반도체 소자(100)에서 설명한 바와 같다.
도 6d를 참조하면, 본 실시예의 반도체 소자(100d)는 게이트 구조물(110_4)의 구조가 도 5의 반도체 소자(100)와 다를 수 있다. 게이트 구조물(110_4)은 게이트 절연층(112_4), 하부 금속 게이트 전극(114_4) 및 상부 금속 게이트 전극(116_4)을 포함할 수 있다.
게이트 절연층(112_4)은 도 6a의 반도체 소자(100a)에서와 같이 하부 금속 게이트 전극(114_4)과 반도체 기판(101) 사이에만 배치될 수 있다. 또한, 하부 금속 게이트 전극(114_4)도 상부 금속 게이트 전극(116_4)과 게이트 절연층(112_4) 사이에만 형성될 수 있다. 즉, 하부 금속 게이트 전극(114_4)은 도 6a의 반도체 소자(100a)에서와 달리 상부 금속 게이트 전극(116_4)의 측면에는 형성되지 않을 수 있다.
게이트 절연층(112_4), 하부 금속 게이트 전극(114_4) 및 상부 금속 게이트 전극(116_4)의 재질이나 형성 방법 등은 도 6a의 반도체 소자(100a)에서 설명한 바와 같다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자에 대한 개략적인 평면도이고, 도 8은 본 발명의 일 실시예에 따른 반도체 소자에 대한 사시도이고, 도 9는 도 8의 반도체 소자의 Ⅱ-Ⅱ' 부분을 절단하여 보여주는 단면도이며, 도 10은 도 8의 반도체 소자의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 부분을 절단하여 보여주는 단면도이다.
구체적으로, 도 7 내지 도 10에서, 도 1a 내지 도 1i, 및 도 2a 내지 2i와 동일한 내용은 간단히 설명하거나 생략한다. 반도체 기판(201)은 제1 영역(A)과 제2 영역(B)을 포함할 수 있다. 제1 영역(A)은 패턴 형성 영역 또는 칩 형성 영역일 수 있고, 제2 영역(B)은 패턴이 형성되지 않는 비 패턴 영역 또는 기판 에지 영역일 수 있다.
본 실시예의 반도체 소자(200)는 반도체 기판(201) 상에 핀(fin, 240) 구조의 활성 영역을 포함할 수 있다. 반도체 소자(200)는 반도체 기판(201), 핀(240), 소자 분리층(250), 게이트 구조물(210). 층간 절연층(220) 및 보호 절연층(276)을 포함할 수 있다.
반도체 기판(201)은 도 4 및 도 5의 반도체 소자(100)의 반도체 기판(101)에 대응할 수 있고, 그에 따라, 자세한 설명은 생략한다. 핀(240)은 반도체 기판(201)으로부터 돌출된 구조로 형성되고 제1 방향(x 방향으로) 연장하는 구조를 가질 수 있다. 핀(240)은 반도체 기판(201) 상으로 제2 방향(y 방향)을 따라 복수 개 형성될 수 있다.
핀(240)은 하부 핀(240_1)과 상부 핀(240_)을 포함할 수 있다. 하부 핀(240_1)은 반도체 기판(201)을 기반으로 형성된 부분이고, 상부 핀(240_2)은 하부 핀(240_1)에서 성장한 에피층으로 형성될 수 있다. 도 9에서 도시된 바와 같이, 게이트 구조물(210)을 기준으로 상부 핀(240_2)은 소스/드레인 영역을 구성하며, 하부 핀(240_1)은 게이트 구조물(210) 하부에서 채널 영역을 구성할 수 있다.
이와 같이 핀(240)이 에피층의 상부 핀(240_2)을 포함할 때, 핀(240)은 반도체 원소인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 핀(240)은 IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체와 같은 화합물 반도체를 포함할 수 있다. 예컨대, 핀(240)은 IV-IV족 화합물 반도체로서, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물을 포함할 수 있다. 또한, 핀(240)은 III-V족 화합물 반도체로서, 예컨대, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 어느 하나를 포함할 수 있다.
본 실시예에의 반도체 소자(200)에서, 상부 핀(240_2)은 다양한 형상을 가질 수 있다. 예컨대, 제1 방향(x 방향)에 수직하는 단면 상에서 상부 핀(240_2)은 다이아몬드, 원, 타원, 다각형 등 다양한 형태를 가질 수 있다. 도 8은 예시적으로 오각형의 다이아몬드 형상을 도시하고 있다.
반도체 기판(201)의 제1 영역(A)에 소자 분리층(250)이 형성될 수 있다. 소자 분리층(250)은 핀(240)의 하부 핀(240_1)의 양 측면을 감싸도록 형성될 수 있다. 반도체 기판(201)의 제2 영역(B)에는 베이스 절연층(252)이 형성될 수 있다. 베이스 절연층(252)은 반도체 소자의 제조 과정중에서 형성되는 일정 두께로 형성되는 절연층, 예컨대 실리콘 산화층일 수 있다. 베이스 절연층(252)은 일정 두께로 형성될 수 있고, 필요에 따라서는 형성되지 않을 수 도 있다.
소자 분리층(250)은 도 4 및 도 5의 반도체 소자(100)의 소자 분리층(105)에 대응하며, 제2 방향(y 방향)을 따라 배치되는 핀들 사이를 전기적으로 분리하는 기능을 할 수 있다. 소자 분리층(250)은 예컨대, 실리콘산화막, 실리콘질화막, 실리콘산질화막 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
핀(240)의 상부 핀(240_2)은 소자 분리층(250)에 의해 둘러싸이지 않고 돌출된 구조를 가질 수 있다. 도 10에 도시된 바와 같이 핀(240)의 하부 핀(240_1) 중 게이트 구조물(210) 하부에 배치된 하부 핀(240_1) 부분은 소자 분리층(250)으로부터 돌출된 구조를 가질 수 있다.
게이트 구조물(210)은 소자 분리층(250) 상에 핀(240)을 가로질러 제2 방향(y 방향)으로 연장하며, 제1 방향(x 방향)을 따라 배치될 수 있다. 게이트 구조물(210)은 도 4 및 도 5의 반도체 소자(100)의 게이트 구조물(110)에 대응할 수 있다. 다만, 본 실시예의 반도체 소자(200)에서, 게이트 구조물(210)은 도 6b의 반도체 소자(100b)와 유사하게 게이트 절연층(212), 하부 금속 게이트 전극(214), 상부 금속 게이트 전극(216)을 포함할 수 있다.
게이트 구조물(210)은 핀(240)의 하부 핀(240_1)의 상면과 측면 일부를 감싸는 구조로 형성될 수 있다. 게이트 구조물(210)의 재질이나 형성 방법 등은 도 4 및 도 5의 반도체 소자(100) 및 도 6b의 반도체 소자(100b)에서 설명한 바와 같다.
층간 절연층(220)은 소자 분리층(250) 상에 핀(240)을 덮도록 형성될 수 있다. 층간 절연층(220)은 소자 분리층(250) 상에 핀(240)을 덮고 게이트 구조물들(210) 사이에 형성될 수 있다. 층간 절연층(220)은 활성 영역인 핀(240)이 돌출되어 형성됨에 따라 핀(240)의 상면과 측면의 일부를 감싸는 구조를 가질 수 있다. 층간 절연층(220)은 핀(240)의 상부 핀(240_2)을 감싸는 구조로 형성될 수 있다. 이러한 층간 절연층(220)은 도 4 및 도 5의 반도체 소자(100)의 층간 절연층(120)에 대응할 수 있다. 층간 절연층(220)의 재질이나 형성 방법 등은 도 4 및 도 5의 반도체 소자(100)에서 설명한 바와 같다.
층간 절연층(220)과 게이트 구조물(210) 사이에는 스페이서(230)가 형성될 수 있다. 스페이서(230)는 게이트 구조물(210)의 양 측면을 감싸는 구조로 제2 방향(y 방향)으로 연장하는 구조를 가길 수 있다. 층간 절연층(220)은 게이트 구조물(210)과 유사하게 핀(240)을 가로지르며 핀(240)의 상면과 측면을 둘러싸는 구조를 가질 수 있다. 이러한 스페이서(230)는 도 4 및 도 5의 반도체 소자(100)의 스페이서(130)에 대응할 수 있다. 따라서, 스페이서(230)의 재질 등은 도 4 및 도 5의 반도체 소자(100)에서 설명한 바와 같다.
게이트 구조물(210), 층간 절연층(220), 및 스페이서(230)의 상면은 평평하고, 반도체 기판(201)의 상면(Fs')으로부터 동일한 높이를 가질 수 있다. 그에 따라, 게이트 구조물(210), 층간 절연층(220), 및 스페이서(230)의 상면은 하나의 평면을 구성할 수 있다.
반도체 기판(201)의 제2 영역(B)에는 보호 절연층(276)이 형성될 수 있다. 보호 절연층(276)은 제1 보호 절연층(272) 및 제2 보호 절연층(274)을 포함할 수 있다. 보호 절연층(276)은 도 1i 및 도 2h의 보호 절연층(24, 69)에 해당할 수 있다. 보호 절연층(276)으로 인하여 반도체 기판(201)의 제2 영역(B)은 보호되어 결함이 발생하지 않을 수 있다.
도 11은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자에 대한 단면도이다.
구체적으로, 도 11은 9의 반도체 소자(200)에 대한 단면도에 대응하는 도면이다. 설명의 편의를 위해, 도 7 내지 도 10에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
본 실시예의 반도체 소자(200a)는 게이트 구조물(210)의 구조가 도 7 내지 도 10의 반도체 소자(200)와 다를 수 있다. 예컨대, 게이트 구조물(210)은 게이트 절연층(212_1), 하부 금속 게이트 전극(214_1), 및 상부 금속 게이트 전극(216_1)을 포함할 수 있다.
게이트 절연층(212_)은 도 6a의 반도체 소자(100a)와 유사하게 하부 금속 게이트 전극(214_1)과 하부 핀(240_1) 사이에만 개재되는 구조를 가질 수 있다. 즉, 게이트 절연층(212_1)은 하부 금속 게이트 전극(214_1)의 측면에는 형성되지 않을 수 있다. 그에 따라, 게이트 절연층(212)의 재질이나 형성 방법 등은 도 6a의 반도체 소자(100a)에서 설명한 바와 같다.
또한, 하부 금속 게이트 전극(214_1)과 상부 금속 게이트 전극(216_)의 재질이나 형성 방법 등도 도 6a의 반도체 소자(100a)에서 설명한 바와 같다. 다만, 게이트 구조물(210_1)이 핀(240)의 상면과 측면 일부를 감싸는 구조로 형성되므로, 게이트 절연층(212_1), 하부 금속 게이트 전극(214_1), 상부 금속 게이트 전극(216_)의 구조도 그와 대응하여 핀(240)의 상면과 측면 일부를 감싸는 구조로 형성될 수 있다.
본 실시예의 반도체 소자(200a)에서도 반도체 기판(201)의 제2 영역(B)에는 보호 절연층(276)이 형성될 수 있다. 보호 절연층(276)은 제1 보호 절연층(272) 및 제2 보호 절연층(274)를 포함할 수 있다. 보호 절연층(276)으로 인하여 반도체 기판(201)의 제2 영역(B)은 보호되어 결함이 발생하지 않을 수 있다.
도 12a 및 도 12b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자에 대한 단면도이다.
구체적으로, 도 12a는 도 9의 반도체 소자(200)에 대한 대응하는 도면일 수 있다. 도 12b는 도 10의 반도체 소자(200)에 대한 대응하는 도면일 수 있다. 설명의 편의를 위해, 도 12a 및 도 12에서는 도 7 내지 도 10에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
본 실시예의 반도체 소자(200b)는 게이트 구조물(210_2)의 구조가 도 7 내지 도 10의 반도체 소자(200) 또는 도 11의 반도체 소자(200a)와는 다를 수 있다. 예컨대, 본 실시예의 반도체 소자(200b)는 제1 영역(A)에는 게이트 구조물(210_2)이 형성될 수 있다.
게이트 구조물(210_2)은 게이트 절연층(212_2), 하부 금속 게이트 전극(214_2), 장벽 금속층(216_2) 및 상부 금속 게이트 전극(218_2)을 포함할 수 있다. 게이트 절연층(212_2)은 하부 금속 게이트 전극(214_2)의 하면과 측면을 감싸는 구조로 형성될 수 있다. 이러한 게이트 절연층(212_2)의 재질과 형성 방법은 도 7 내지 도 10의 반도체 소자(200)에서 설명한 바와 같다.
하부 금속 게이트 전극(214_2)은 게이트 절연층(212_2) 상에 형성되고, 장벽 금속층(216_2)의 하면과 측면을 감싸는 구조로 형성될 수 있다. 게이트 구조물(210_2)이 핀(240)의 상면과 측면 일부를 감싸는 구조로 형성됨에 따라, 하부 금속 게이트 전극(214_2)도 핀(240)의 상면과 측면 일부를 감싸는 구조로 형성될 수 있다.
장벽 금속층(216_2)은 하부 금속 게이트 전극(214_2) 상에 상부 금속 게이트 전극(218_2)의 하면과 측면을 감싸는 구조로 형성될 수 있다. 게이트 구조물(210_2)의 전체 구조에 기인하여, 장벽 금속층(216_2)은 핀(240)의 상면과 측면 일부를 감싸는 구조로 형성될 수 있다.
상부 금속 게이트 전극(218_2)은 장벽 금속층(216_2) 상에 형성될 수 있다. 상부 금속 게이트 전극(218_2)은 핀(240)의 상면과 측면 일부를 감싸는 구조로 형성될 수 있다. 제1 영역(A)에서 게이트 구조물(210_2), 스페이서(230), 및 층간 절연층(220)의 상면은 동일 높이를 가지고 하나의 평면을 구성 할 수 있다.
본 실시예의 반도체 소자(200b)에서도 반도체 기판(201)의 제2 영역(B)에는 보호 절연층(276)이 형성될 수 있다. 보호 절연층(276)은 제1 보호 절연층(272) 및 제2 보호 절연층(274)을 포함할 수 있다. 보호 절연층(276)으로 인하여 반도체 기판(201)의 제2 영역(B)은 보호되어 결함이 발생하지 않을 수 있다.
도 13 및 14는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 회로도 및 레이아웃도이다.
구체적으로, 본 실시예에 따른 반도체 소자(300)는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BL/)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)는 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결될 수 있다.
서로 이격된 제1 활성 영역(310), 제2 활성 영역(320), 제3 활성 영역(330), 제4 활성 영역(340)은 제1 방향(x 방향)으로 길게 연장되도록 형성될 수 있다. 제2 활성영역(320)과 제3 활성 영역(330)은 제1 활성 영역(310)과 제4 활성 영역(340)보다 연장 길이가 짧을 수 있다.
또한, 제1 게이트 전극(351), 제2 게이트 전극(352), 제3 게이트 전극(353), 제4 게이트 전극(354)은 제2 방향(y 방향)으로 길게 연장되고, 제1 활성 영역(310) 내지 제4 활성 영역(340)과 교차하도록 형성될 수 있다.
구체적으로, 제1 게이트 전극(351)은 제1 활성 영역(310) 및 제2 활성 영역(320)과 교차하고, 제3 활성 영역(330)의 종단과 일부 오버랩될 수 있다. 제3 게이트 전극(353)은 제3 활성 영역(330) 및 제4 활성 영역(340)과 교차하고, 제2 활성 영역(320)의 종단과 일부 오버랩될 수 있다. 제2 게이트 전극(352) 및 제4 게이트 전극(354)은 각각 제1 활성 영역(310) 및 제4 활성 영역(340)과 교차하도록 형성될 수 있다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 전극(351)과 제2 활성 영역(320)이 교차하는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 전극(351)과 제1 활성 영역(310)이 교차하는 영역 주변에 정의되며, 제1 패스 트랜지스터(PS1)는 제2 게이트 전극(352)과 제1 활성 영역(310)이 교차하는 영역 주변에 정의될 수 있다.
제2 풀업 트랜지스터(PU2)는 제3 게이트 전극(353)과 제3 활성 영역(330)이 교차하는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 전극(353)과 제4 활성 영역(340)이 교차하는 영역 주변에 정의되며, 제2 패스 트랜지스터(PS2)는 제4 게이트 전극(354)과 제4 활성 영역(340)이 교차하는 영역 주변에 정의될 수 있다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 전극(351~354)과, 제1 내지 제4 활성 영역(310, 320, 330, 340)이 교차하는 영역의 양측에는 소스/드레인이 형성될 수 있다. 또한, 다수의 콘택(350)이 형성될 수 있다. 뿐만 아니라, 공유 콘택(shared contact, 361)은 제2 활성 영역(320), 제3 게이트 전극(353), 및 배선(371)을 동시에 연결할 수 있다. 공유 콘택(362)은 제3 활성 영역(330), 제1 게이트 전극(351), 및 배선(372)을 동시에 연결할 수 있다.
예컨대, 본 실시예의 반도체 소자(300)는 SRAM에 해당할 수 있다. 여기서, 제1 게이트 전극(351) 내지 제4 게이트 전극(354)은 도 4 내지 도 12의 반도체 소자들(100, 100a, 100b, 100c, 100d, 200, 200a, 200b) 중 제1 영역(A)에 형성되는 게이트 구조물들 중 어느 하나에 대응할 수 있다. 또한, 제1 활성 영역(310) 내지 제4 활성 영역(340)은 도 4 내지 도 12의 반도체 소자들 중 제1 영역(A)의 반도체 기판에 형성되는 활성 영역 또는 핀에 대응될 수 있다.
도 15는 본 발명의 기술적 사상의 일 실시예들에 따른 반도체 소자를 포함하는 전자 시스템에 대한 블록도이다.
구체적으로, 전자 시스템(400)은 컨트롤러(410), 입출력 장치(420, I/O), 메모리(430), 인터페이스(440) 및 버스(450)를 포함할 수 있다. 컨트롤러(410), 입출력 장치(420), 메모리(430) 및/또는 인터페이스(440)는 버스(Bus, 450)를 통하여 서로 연결될 수 있다. 버스(450)는 데이터들이 이동되는 통로(path)에 해당할 수 있다.
컨트롤러(410)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(420)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 메모리(430)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(440)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(440)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(440)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(400)은 컨트롤러(410)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 소자들(100, 100a, 100b, 100c, 100d, 200, 200a, 200b) 중 적어도 하나는 메모리(430) 내에 제공되거나, 컨트롤러(410), 입출력 장치(420, I/O) 등의 일부로서 제공될 수 있다.
전자 시스템(400)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 16은 본 발명의 기술적 사상의 일 실시예들에 따른 반도체 소자를 포함하는 전자 시스템에 대한 블록도이다.
구체적으로, 전자 시스템(500)은 메모리 카드일 수 있다. 전자 시스템(500)은 메모리(510)와 메모리 컨트롤러(580)를 포함할 수 있다. 메모리 컨트롤러(580)는 호스트(570)와 메모리(510) 사이에서 데이터 교환을 컨트롤할 수 있다. 메모리(510) 및 메모리 컨트롤러(580)에는 본 발명의 실시예들에 따른 반도체 소자들(100, 100a, 100b, 100c, 100d, 200, 200a, 200b) 중 적어도 하나가 포함될 수 있다.
메모리 컨트롤러(580)는 SRAM(530), 중앙 처리 장치(CPU, 520), 호스트 인터페이스(560), 에러 정정 코드(ECC, 550) 및 메모리 인터페이스(540)를 포함할 수 있다. SRAM(530)은 중앙 처리 장치(520)의 동작 메모리로 사용될 수 있다. 호스트 인터페이스(560)는 호스트(570)가 전자 시스템(500)에 접속하여 데이터를 교환하기 위한 프로토콜을 포함할 수 있다.
에러 정정 코드(550)는 메모리(510)로부터 리드된 데이터의 에러를 탐지하고 정정할 수 있다. 메모리 인터페이스(540)는 메모리(510)와의 데이터 입출력을 위한 인터페이싱을 수행할 수 있다. 중앙 처리 장치(520)는 메모리 컨트롤러(580)의 데이터 교환과 관련된 전체적인 제어 동작을 수행할 수 있다.
이상 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10, 50, 101, 201: 반도체 기판, 16, 60: 더미 게이트 구조물, 13, 54: 더미 게이트 절연층, 14, 56: 더미 게이트 전극, 30a. 30b, 72a, 72b: 라이너층, 105, 250: 소자 분리층, 107: 소스/드레인 영역, 110, 210: 게이트 구조물, 38, 112, 212: 게이트 절연층, 40, 114, 214: 금속 게이트 전극, 42, 110, 210: 게이트 구조물, 20, 26a, 28a, 22, 64, 68a, 70a, 66, 120, 220: 층간 절연층, 18, 62, 130, 230: 스페이서, 240: 핀, 24, 26b, 28b, 68b, 70b: 보호 절연층, 100, 100a, 100b, 100c, 100d, 200, 200a, 200b: 반도체 소자,

Claims (10)

  1. 패턴 형성 영역을 포함하는 반도체 기판의 제1 영역에 더미 게이트 절연층 및 더미 게이트 전극을 구비한 더미 게이트 구조물을 형성하는 단계;
    상기 더미 게이트 구조물의 양측벽에 스페이서를 형성하는 단계;
    상기 스페이서들 사이를 매립하면서 상기 반도체 기판 및 더미 게이트 구조물 상에 층간 절연층을 형성하는 단계;
    비 패턴 영역을 포함하는 상기 반도체 기판의 제2 영역에 보호 절연층을 형성하는 단계;
    상기 보호 절연층 상에 라이너층을 형성하는 단계;
    상기 라이너층을 식각 저지층으로 하여 상기 더미 게이트 구조물의 상면이 노출되도록 상기 층간 절연층을 평탄화하는 단계;
    상기 더미 게이트 구조물을 제거하여 상기 스페이서들 사이의 반도체 기판을 노출하는 개구부를 형성하는 단계; 및
    상기 개구부 내에 게이트 절연층 및 금속 게이트 전극을 구비한 게이트 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 반도체 기판의 제1 영역에서 제1 방향으로 연장되고 소스/드레인 영역을 포함하는 활성 영역이 형성되어 있고, 상기 게이트 구조물은 상기 활성 영역을 가로질러 상기 제1 방향과 수직한 제2 방향으로 연장되어 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 상기 반도체 기판의 제1 영역에서 돌출되어 제1 방향으로 연장되고 소스/드레인 영역을 포함하는 핀이 형성되어 있고, 상기 게이트 구조물은 상기 핀을 가로질러 상기 제1 방향과 수직한 제2 방향으로 연장되어 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서, 상기 층간 절연층은 상기 스페이서들 사이를 매립하는 제1 층간 절연층, 상기 제1 층간 절연층 상에 형성되고 상기 스페이서와 동일 물질로 구성된 제2 층간 절연층 및 상기 제2 층간 절연층 상에 형성된 제3 층간 절연층을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서, 상기 보호 절연층은 상기 반도체 기판 상에 형성된 제1 보호 절연층 및 상기 제1 보호 절연층 상에 형성된 제2 보호 절연층을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서, 상기 제2 층간 절연층 및 제1 보호 절연층은 동일 물질로 동시에 형성하고, 상기 제3 층간 절연층 및 제2 보호 절연층은 동일 물질로 동시에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서, 상기 제1 층간 절연층, 제3 층간 절연층 및 제2 보호 절연층은 실리콘 산화층으로 형성하고, 상기 제2 층간 절연층 및 제1 보호 절연층은 실리콘 질화층 또는 실리콘 산질화층으로 형성하고, 상기 더미 게이트 구조물은 폴리실리콘층을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 칩 영역을 포함하는 반도체 기판의 제1 영역에 더미 게이트 절연층 및 더미 게이트 전극을 구비한 더미 게이트 구조물을 형성하는 단계;
    상기 더미 게이트 구조물의 양측벽에 스페이서를 형성하는 단계;
    상기 스페이서들 사이를 매립하면서 상기 반도체 기판 및 더미 게이트 구조물 상에 층간 절연층을 형성하는 단계;
    기판 에지 영역을 포함하는 상기 반도체 기판의 제2 영역에 보호 절연층을 형성하는 단계;
    상기 보호 절연층 상에 라이너층을 형성하는 단계;
    상기 라이너층을 식각 저지층으로 하여 상기 더미 게이트 구조물의 상면이 노출되도록 상기 층간 절연층을 평탄화하는 단계;
    상기 더미 게이트 구조물을 제거하여 상기 스페이서들 사이의 반도체 기판을 노출하는 개구부를 형성하는 단계; 및
    상기 개구부 내에 게이트 절연층 및 금속 게이트 전극을 구비한 게이트 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서, 상기 보호 절연층을 형성하기 전에는 상기 기판 에지 영역은 상기 칩 영역에 비해 반도체 기판으로부터의 높이가 낮아 상기 기판 에지 영역 및 칩 영역간은 단차가 형성되어 있는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제8항에 있어서, 상기 라이너층은 상기 층간 절연층에 비하여 식각 속도나 연마 속도가 낮은 막질로써 폴리실리콘층 또는 실리콘 산화 탄화 질화층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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