KR102401162B1 - 폴리-실리콘 접합 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법 - Google Patents

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Abstract

반도체 소자 및 이의 제조 방법 제공된다. 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 형성되는 절연막; 상기 절연막 상에 형성되고 도핑 폴리-실리콘 영역과 미도핑 폴리-실리콘 영역을 포함하는 도전막; 상기 도핑 폴리-실리콘 영역에 형성된 제1 도전형 드레인 영역 및 제1 도전형 소스 영역; 및 상기 미도핑 폴리-실리콘 영역에 형성되고, 상기 제1 도전형 드레인 영역 및 제1 도전형 소스 영역 사이에 형성된 제2 도전형 게이트 영역을 포함하고, 상기 미도핑 폴리-실리콘 영역은 상기 드레인 영역 보다 상기 소스 영역에 더 가까이 배치된다.

Description

폴리-실리콘 접합 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법{SEMICONDUCTOR DEVICE INCLUDING POLY-SILICON JUNCTION FIELD EFFECT TRANSISTOR AND MANUFACTURING METHOD THEREOF}
본 발명은 폴리-실리콘 접합 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
반도체 소자의 하나로서 접합 전계 효과 트랜지스터(JFET; Junction Field Effect Transistor)를 포함하는 반도체 소자가 알려져 있다.
그런데, 종래의 접합 전계 효과 트랜지스터를 포함하는 반도체 소자는 수 백 볼트 이상의 내압이 필요한 경우, RESURF 구조 형성을 위하여 사이즈(size)가 커져야 하는 문제점이 있다. 또한, 여러 내압의 JFET을 사용할 경우, 각각 다른 구조의 JFET을 혼합하여 사용하여야 하는 문제가 있다.
이에 따라, JFET의 각 구조마다 별도의 공정이 추가되고, 면적 증가로 인한 비용 증가가 발생한다. 또한, 기판(Si-substrate) 안에 고농도 이온 주입을 하여 소스, 드레인, 게이트 영역을 각각 형성한다. 그래서 드레인(drain) 영역에 전압이 인가되면 공핍(depletion)이 확장되면서 JFET의 핀치 오프(pinch off) 전압이 고정되어 있지 않고, 바이어스(bias)에 따라 증가하는 현상이 있다.
그리고, 이러한 현상을 모르고 사용할 경우, 내압에 따라 변화된 핀치 오프(pinch off)로 인하여 JFET의 컷 오프(cut off)가 되지 않는 문제도 있다.
한국 등록특허 10- 0962233호 (2010.06.01. 등록)
본 발명은 상기 문제점을 해결하기 위한 것으로, 기판 상에 형성된 폴리-실리콘을 구비한 접합 구조로 여러 내압을 구현할 수 있는 폴리-실리콘 접합 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법을 제공한다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 형성되는 절연막; 상기 절연막 상에 형성되고 도핑 폴리-실리콘 영역과 미도핑 폴리-실리콘 영역을 포함하는 도전막; 상기 도핑 폴리-실리콘 영역에 형성된 제1 도전형 드레인 영역 및 제1 도전형 소스 영역; 및 상기 미도핑 폴리-실리콘 영역에 형성되고, 상기 제1 도전형 드레인 영역 및 제1 도전형 소스 영역 사이에 형성된 제2 도전형 게이트 영역을 포함하고, 상기 미도핑 폴리-실리콘 영역은 상기 드레인 영역 보다 상기 소스 영역에 더 가까이 배치된다.
또한, 상기 도전막과 중첩되도록 상기 기판에 형성된 제1 도전형의 딥웰 영역을 더 포함하고, 상기 제1 도전형의 딥웰 영역은 플로팅인 것을 특징으로 할 수 있다.
또한, 상기 절연막은, 서로 두께가 다른 제1 및 제2 산화막을 포함할 수 있다.
또한, 상기 미도핑 폴리-실리콘 영역의 면적은 상기 제2 도전형 게이트 영역의 면적보다 크게 형성될 수 있다.
또한, 상기 제2 도전형 게이트 영역은 상기 절연막의 상부면까지 확산되어 형성될 수 있다.
또한, 상기 반도체 소자는 폴리-실리콘 접합 전계 효과 트랜지스터(poly-silicon JFET)인 것을 특징으로 할 수 있다.
또한, 상기 폴리-실리콘 접합 전계 효과 트랜지스터(poly-silicon JFET)의 구조는 일정 간격으로 서로 평행하도록 복수개의 직사각형 모양의 상기 도전막이 나란히 형성되는 것을 특징으로 할 수 있다.
또한, 상기 제2 도전형 게이트 영역은, 상기 제1 도전형 드레인 영역보다 상기 제1 도전형 소스 영역에 더 근접하여 위치할 수 있다.
그리고, 상기 제2 도전형 게이트 영역 및 상기 미도핑 폴리-실리콘 영역 상에 형성된 실리사이드 막; 및 상기 도전막 상에 형성된 논-살 레이어를 더 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 기판 상에 절연막을 형성하는 단계; 상기 절연막에 도전막을 적층하는 단계; 상기 도전막을 미도핑 폴리-실리콘 영역과 도핑 영역으로 구분하는 단계; 상기 도핑 영역에 제1 도전형 드레인 영역 및 소스 영역을 형성하는 단계; 상기 미도핑 폴리-실리콘 영역에 제2 도전형 게이트 영역을 형성하는 단계; 및 상기 도전막에 복수의 컨택 플러그를 형성하는 단계를 포함한다.
또한, 상기 기판에 제1 도전형의 딥웰 영역을 형성하는 단계; 및 상기 기판에 제2 도전형의 딥웰 영역을 형성하는 단계를 더 포함하고, 상기 제1 도전형의 딥웰 영역과 상기 제2 도전형의 딥웰 영역은 서로 접하여 형성될 수 있다.
또한, 상기 절연막을 형성하는 단계는, 상기 기판에 제1 산화막을 형성하는 단계; 및 상기 제1 산화막에 제2 산화막을 형성하는 단계를 포함하고, 상기 제1 산화막과 상기 제2 산화막의 두께는 서로 다른 것을 특징으로 할 수 있다.
또한, 상기 미도핑 폴리-실리콘 영역을 상기 제1 도전형 소스 영역에 인접하여 형성할 수 있다.
그리고, 상기 제2 도전형 게이트 영역 및 상기 미도핑 폴리-실리콘 영역 상에 형성된 실리사이드 막; 및 상기 도전막 상에 형성된 논-살 레이어를 더 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명에 따르면, 길이(length)만 늘려 여러 내압의 폴리-실리콘 접합 전계 효과 트랜지스터(Poly-Silicon JFET)를 포함하는 반도체 소자를 구현할 수 있고, 크기도 줄일 수 있으며, 이에 따라, 공정을 단순화하고, 비용을 절감할 수 있다.
또한, 드레인 바이어스(drain bias)에 관계없이 항상 일정한 핀치 오프(pinch off) 특성을 가지며, 회로 설계시 안정적인 전류 공급이 가능하다.
도 1은 본 발명의 실시예에 따른 폴리-실리콘 접합 전계 효과 트랜지스터를 포함하는 반도체 소자를 상부에서 바라 본 상태를 도시한 도면이다.
도 2a 및 2b는 도 1의 A-A'에 따른 폴리-실리콘 접합 전계 효과 트랜지스터를 포함하는 반도체 소자의 단면을 도시한 도면이다.
도 3은 본 발명의 다른 실시예에 따른 폴리-실리콘 접합 전계 효과 트랜지스터를 포함하는 반도체 소자를 상부에서 바라 본 상태를 도시한 도면이다.
도 4a 및 4b는 도 3의 B-B'에 따른 폴리-실리콘 접합 전계 효과 트랜지스터를 포함하는 반도체 소자의 단면을 도시한 도면이다.
도 5는 일반적인 접합 전계 효과 트랜지스터를 포함하는 반도체 소자의 레이아웃 도면이다.
도 6은 본 발명의 실시예에 따른 폴리-실리콘 접합 전계 효과 트랜지스터를 포함하는 반도체 소자의 레이아웃 도면이다.
도 7은 일반적인 접합 전계 효과 트랜지스터를 포함하는 반도체 소자의 핀치 오프를 도시한 그래프이다.
도 8은 본 발명의 실시예에 따른 폴리-실리콘 접합 전계 효과 트랜지스터를 포함하는 반도체 소자의 핀치 오프를 도시한 그래프이다.
도 9a 내지 도 9d는 본 발명의 실시예에 따른 폴리-실리콘 접합 전계 효과 트랜지스터를 포함하는 반도체 소자의 제조 방법의 공정 순서를 도시한 도면이다.
도 10은 본 발명의 실시예에 따른 폴리-실리콘 접합 전계 효과 트랜지스터를 포함하는 반도체 소자의 레이아웃이다.
도 11은 도 10의 본 발명의 실시 예에 따른 폴리-실리콘 JFET을 확대한 도면이다.
도 12는 본 발명의 실시 예에 따른 동일한 면적을 가진 폴리-실리콘 JFET 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "이루어지다(made of)"는 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 본 발명에 대하여 첨부된 도면에 따라 보다 상세히 설명한다.
도 1은 폴리-실리콘 접합 전계 효과 트랜지스터를 포함하는 반도체 소자를 상부에서 바라 본 상태를 도시한 도면이다.
도 1을 참조하면, 폴리-실리콘 접합 전계 효과 트랜지스터를 포함하는 반도체 소자(102)는 반도체 기판 상에 형성된 도전막(100)을 포함한다. 도전막(100)은 저농도 도핑 폴리-실리콘 영역(150)과 미도핑 폴리-실리콘 영역(160)으로 나눌 수 있다. 미도핑 폴리-실리콘 영역(160)은 이온 주입을 전혀 하지 않는 영역을 의미한다. 반면에 저농도 도핑 폴리-실리콘 영역(150)은 소정의 농도로 이온 주입을 하여 형성된 영역을 의미한다. 예를 들어 저농도 도핑 폴리-실리콘 영역(150)은 저농도의 제1 도전형으로 도핑될 수 있다. 저농도 도핑 폴리-실리콘 영역(150)과 미도핑 폴리-실리콘 영역(160) 모두 저항이 높은 영역이지만, 미도핑 폴리-실리콘 영역(160)은 도핑을 하지 않았기 때문에, 저농도 도핑 폴리-실리콘 영역(150)보다 저항이 더 큰 영역이다. 저농도 도핑 폴리-실리콘 영역(150)은 고농도 제1 도전형 드레인 영역(N+, 162) 및 제1 도전형 소스 영역(N+, 164)을 포함한다. 그리고 미도핑 폴리-실리콘 영역(160)은 과, 2개의 고농도 제2 도전형 게이트 영역(P+ 172)을 포함한다.
고농도 제1 도전형 드레인 및 소스 영역(162, 164)은 도전막(100)의 거의 양 끝단에 각각 위치한다. 고농도 제1 도전형 드레인 및 소스 영역(162, 164)은 저농도 도핑 폴리-실리콘 영역(150)보다 농도가 더 높다.
또한 고농도 도핑 영역인 제2 도전형 게이트 영역(172)은 도전막(100)의 위와 아래에 서로 일정 간격 떨어져서 배치된다. 즉 2개의 고농도 제2 도전형 게이트 영역(172)으로 구성된다. 서로 떨어져 형성된 제2 도전형 게이트 영역(172) 사이를 통해 전류 경로(180)이 형성된다. 이격되어 형성된, 2개의 제2 도전형 게이트 영역(172) 간 거리에 따라 핀치 오프 전압이 조정될 수 있다. 그리고 2개의 고농도 제2 도전형 게이트 영역(172)이 고농도 제1 도전형 드레인 영역(162) 및 제1 도전형 소스 영역(164) 사이에 위치한다. 또한 2개의 제2 도전형 게이트 영역(172)은 미도핑 폴리-실리콘 영역(160)의 일부 영역에 각각 제2 도전형으로 도핑된다.
미도핑 폴리-실리콘 영역(160)은 도핑을 하지 않았기 때문에 미도핑 폴리-실리콘 영역(160)의 저항이 저농도 도핑 폴리-실리콘 영역(150)의 저항보다 수십에서 수백 배 크다. 미도핑 폴리-실리콘 영역(160)은 2개의 제2 도전형 게이트 영역(172) 각각을 둘러싸고 있다. 제2 도전형 게이트 영역(172)과 저농도 도핑 폴리-실리콘 영역(150) 사이에 미도핑 폴리-실리콘 영역(160)이 형성됨으로써, 누설(leakage)로 인하여 핀치 오프(pinch off)가 제대로 되지 않는 JFET 동작의 문제점을 해결할 수 있다. 즉, 미도핑 폴리-실리콘 영역(160)을 형성함으로써, 도전막(100)에서 흐르는 전류의 누설(leakage)을 방지할 수 있다. 미도핑 폴리-실리콘 영역(160)은 제1 도전형 드레인 영역(162) 보다, 제1 도전형 소스 영역(164)에 근접하여 위치한다.
도 1에서, 드레인에 바이어스가 인가되면 소스 방향으로 고저항 도전막(100)을 통하여 전류가 흐르게 된다. 전류량을 조절하거나 차단하기 위하여서는 2개의 제2 도전형 게이트 영역(172)에 역 바이어스(reverse bias)를 가하면 2개의 제2 도전형 게이트 영역(172)에서 각각 depletion이 확장되어 두 depletion이 만나게 되면 핀치 오프가 일어나 전류가 흐르지 않게 된다. 2개의 제2 도전형 게이트 영역(172)의 간격이 클수록 핀치 오프 전압이 올라간다.
이러한 실시예에 따른 폴리-실리콘 접합 전계 효과 트랜지스터를 포함하는 반도체 소자(102)에서 도전막(100)은 폴리-실리콘 저항 구조와 유사한 구조를 갖는다. 여기에서, 제1 도전형 드레인 및 소스 영역(162, 164)은 드레인(drain)과 소스(source)를 형성하며, 바이어스(bias)가 인가되면 전류가 흐르게 된다. 제2 도전형 게이트 영역(172)은 게이트(gate)를 형성하며, 소스와 드레인 사이에 형성된다.
도전막(100)은 저항과 유사한 구조이기에 길이(length)를 늘려주면 그 만큼 전압 강하가 발생하며, 높은 내압이 필요할 경우에는 길이를 늘려주면 된다. 도전막(100)에 도핑된 농도에 따라 저항이 결정되고, 이에 따라 단위 길이당 전압이 결정된다.
한편, 제1 도전형이 N타입, 제2 도전형이 P타입으로 도시되었으며, 이에 따라 N타입 poly-silicon JFET(폴리-실리콘 접합 전계 효과 트랜지스터)이 구현되었으나, 이에만 제한되지 않음은 당업자에게 자명하다 할 것이다. 즉, 각 도면에 도시한 도핑 타입을 반대로 적용함으로써, P타입 poly-silicon JFET이 구현할 수 있다. 이러한 경우, 드레인 및 소스는 P타입이 되고, 게이트는 N타입이 된다.
이하에서는 제1 도전형이 N타입, 제2 도전형이 P타입으로 가정하여 상세히 설명하도록 하나, 제1 도전형이 P타입, 제2 도전형이 N타입일 수도 있다.
도 2a 및 도 2b는 도 1의 A-A'에 따른 폴리-실리콘 접합 전계 효과 트랜지스터를 포함하는 반도체 소자의 단면을 도시한 도면이다.
도 2a를 먼저 참조하면, 본 발명의 실시예에 따른 폴리-실리콘 접합 전계 효과 트랜지스터를 포함하는 반도체 소자(102)는 기판(110)에 형성되는 제1 도전형의 딥웰 영역(120) 및 제2 도전형의 딥웰 영역(130)을 포함한다. 상기 제1 도전형의 딥웰 영역(120) 및 상기 제2 도전형의 딥웰 영역(130) 상에 차례 대로 형성되는 제1 산화막(140), 제2 산화막(145)와 도전막(100)을 포함한다. 제1 산화막(140)과 제2 산화막(145)은 서로 다른 두께를 갖는다. 도전막(100)은 도전막(100)은 저농도 도핑 폴리-실리콘 영역(150)과 미도핑 폴리-실리콘 영역(160)을 포함한다. 저농도 도핑 폴리-실리콘 영역(150)에는 제1 도전형 드레인 영역(162) 및 제1 도전형 소스 영역(164)가 형성된다. 미도핑 폴리-실리콘 영역(160)에는 제2 도전형 게이트 영역(172)가 형성된다.
제2 도전형 게이트 영역(172)은 소정 너비로 미도핑 폴리-실리콘 영역(160)의 바닥까지 도핑될 수 있다. 즉, 미도핑 폴리-실리콘 영역(160)이 제2 도전형 게이트 영역(172)의 측면에 형성되고, 상기 제2 도전형 게이트 영역(172)의 바닥면은 제2 산화막(145)과 접하도록 형성될 수 있다. 즉, 제2 도전형 게이트 영역(172)은 미도핑 폴리-실리콘 영역(160)과 제2 산화막(145)에 의해 둘러 싸일 수 있고, 저농도 도핑 폴리-실리콘 영역(150)과는 이격될 수 있다.
보다 구체적으로, 제2 도전형 게이트 영역(172)은 상기 도전막(100)의 미도핑 폴리-실리콘 영역(160) 안에 제2 도전형으로 도핑된다. 제2 도전형 게이트 영역(172)은 절연막의 상부면까지 확산되어 형성될 수 있다. 또한, 미도핑 폴리-실리콘 영역(160)의 면적은 제2 도전형 게이트 영역(172)의 면적보다 크게 형성될 수 있다.
제2 도전형 게이트 영역(172) 주위에 미도핑 폴리-실리콘 영역(160)이 형성됨으로써, 누설(leakage)로 인하여 핀치 오프(pinch off)가 제대로 되지 않는 poly-silicon JFET 동작의 문제점을 해결할 수 있다. 즉, 미도핑 폴리-실리콘 영역(160)을 형성함으로써, 저농도 도핑 폴리-실리콘 영역(150)으로 흐르는 전류의 누설(leakage)을 방지할 수 있다.
기판(110)은 원소 반도체, 화합물 반도체, 합금 반도체 또는 이들의 조합을 포함한다. 원소 반도체의 예는 실리콘과 게르마늄을 포함하나, 이들에 한정되지 않는다. 화합물 반도체의 예는 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및 인듐 안티몬화물을 포함하나, 이들에 한정되지 않는다. 합금 반도체의 예는 SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및 GaInAsP를 포함하나, 이들에 한정되지 않는다.
P-type substrate라고 표시되는 P타입 도핑 기판을 포함한다. P타입 도핑 기판(110) 내의 P타입 도펀트의 예는 붕소, 갈륨, 및 인듐을 포함하나, 이들에 한정되지 않는다. 적어도 일 실시형태에 있어서, 기판(110)은 P타입 도핑 실리콘 기판을 포함한다.
제1 도전형의 딥웰 영역(120)은 제1 도전형으로 도핑된 고전압 딥웰 영역(HDNW)일 수 있다. 제1 도전형의 딥웰 영역(120)은 기판(110)에 제1 도전형의 도펀트를 주입하여 형성한다. 이러한 제1 도전형의 딥웰 영역(120)의 상부에 고저항의 저농도 도핑 폴리-실리콘 영역(150)이 형성될 수 있다.
HDNW 영역(120)을 전기적으로 플로팅(floating) 상태로 할 수 있다. 플로팅(floating) 상태는 어떤 전압도 가하지 않는 상태를 의미한다. 플로팅 웰(floating well)이 되고 더 높은 내압(breakdown)을 확보할 수 있다. 즉, 제1 도전형의 딥웰 영역(120)은 플로팅인 것을 특징으로 할 수 있다. 경우에 따라서는 HDNW(High voltage Deep N-type Well)은 표면에 제1 도전형의 고전압 딥웰 영역(HDNW)보다 고농도로 도핑된 제1 도전형의 확산영역(미도시)을 포함할 수 있다. 제1 도전형의 확산영역(미도시)을 HDNW에 형성한경우, HDNW의 그라운드(GND)로 바이어스를 잡아주는 구조가 된다.
제2 도전형의 딥웰 영역(130)은 제1 도전형의 딥웰 영역(120)의 양측에 위치할 수 있다. 제2 도전형의 딥웰 영역(130)은 기판(110)에 제2 도전형의 도펀트를 주입하여 형성한다. 제2 도전형의 딥웰 영역(130)이 제1 도전형의 딥웰 영역(120)과 접하여 형성될 수 있다.
제1 산화막(140)은 필드 절연막으로서 LOCOS(LOCal Oxidation of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정으로 형성될 수 있다. 본 발명의 실시예들에서는 제1 산화막(140)이 LOCOS(LOCal Oxidation of Silicon) 공정으로 형성된 것을 설명하였으나, 이에만 제한되지 않음은 당연하다 할 것이다.
즉, 제1 도전형의 딥웰 영역(120) 및 제2 도전형의 딥웰 영역(130)의 표면에 제2 도전형의 고농도 도핑 영역(174)이 형성될 수 있다. 특히, 제1 도전형의 딥웰 영역(120)의 상부에만 도전막(100)이 위치할 경우, 제2 도전형의 고농도 도핑 영역(174)은 제2 도전형의 딥웰 영역(130)에 형성되고, 제1 도전형의 딥웰 영역(120)에는 형성되지 않을 수 있다. 그리고, 제2 도전형의 고농도 도핑 영역(174)은 제2 도전형의 딥웰 영역(130)보다 고농도의 제2 도전형으로 도핑될 수 있다.
도전막(100)은 드레인 영역, 소스 영역, 게이트 영역을 포함한다. 제1 도전형 드레인 영역(162)은 드레인 영역, 제1 도전형 소스 영역(164)은 소스 영역, 제2 도전형 게이트 영역(172)은 게이트 영역을 형성한다.
제2 도전형 게이트 영역(172)이 제1 도전형 드레인 및 소스 영역(162, 164) 사이에 위치할 수 있다. 이에, 소스 전극과 드레인 전극은 서로 이격되어 배치될 수 있고, 게이트 전극과도 서로 이격되어 배치될 수 있다.
또한, 제2 도전형 게이트 영역(172)이 제1 도전형 소스 영역(164)에 근접하여 위치할 수 있다. 즉, 소스 전극과 게이트 전극 사이의 거리가 드레인 전극과 게이트 전극 사이의 거리보다 짧을 수 있다.
이러한 도전막(100)은 다결정 실리콘(Poly-Si)일 수 있다. 도전막(100)은 낮은 도핑 농도로 도핑한 고저항의 폴리-실리콘 도핑 영역(150)을 포함한다.
도전막(100)은 미도핑 폴리-실리콘 영역(160)을 구비할 수 있다. 제2 도전형 게이트 영역(172)은 게이트가 되어 드레인이 되는 제1 도전형 드레인 영역(162)에서 소스가 되는 제1 도전형 소스 영역(164)으로 흐르는 전류를 제어해 주는 역할을 한다.
이러한 제2 도전형 게이트 영역(172)은, 단면으로 도전막(100)의 하단까지 가로질러 도핑될 수 있다. 제1 도전형 드레인 및 소스 영역(162, 164)과, 제2 도전형 게이트 영역(172)을 구비한 도전막(100)에 컨택 플러그 및 금속 배선을 형성한다. 여기에서, 도전막(100)은 제1 도전형의 폴리 저항이 되며, 저항과 유사한 구조로써 그 길이를 늘려 주면 고내압의 폴리-실리콘 접합 전계 효과 트랜지스터를 포함하는 반도체 소자(poly-silicon JFET)가 된다.
도 2b를 참조하면, 논-살 레이어와 실리사이드 막이 추가된 것을 제외하고, 나머지 요소들은 도 2a와 동일한 도면이다.
도전막(100)의 일부 영역은 고저항을 유지하기 위해서 실리사이드 막을 형성하지 않는다. 대신, 제1 도전형 드레인 영역(162) 및 제1 도전형 소스 영역(164)과, 제2 도전형 게이트 영역(172)은 컨택 저항을 낮추기 위해서 실리사이드 막(230)을 형성한다. 실리사이드 막(230)이 형성되지 못하도록 논-살 레이어(non-sal layer, 250)를 추가로 형성할 수 있다. 논-살 레이어(250)는 실리사이드 블라킹 막으로 부를 수 있는데, SiO2, SiON, SiN 등으로 형성할 수 있다. 실리사이드 막(230)은 TiSi2, CoSi2, NiSi, PtSi 등으로 형성될 수 있다. 실리사이드 막(230)은 제2 도전형 게이트 영역(172)뿐만 아니라, 미도핑 폴리-실리콘 영역(160)에까지 연장되어 형성될 수 있다. 또는 누설 전류를 줄이기 위해서 실리사이드 막(230)을 미도핑 폴리-실리콘 영역(160)에는 형성되지 않을 수 있다. 그 경우에는 논-살 레이어(250) 또는 실리사이드 블라킹 막(250)을 미도핑 폴리-실리콘 영역(160)을 덮도록 형성해야 한다.
도 3은 본 발명의 다른 실시 예에 따른 폴리-실리콘 접합 전계 효과 트랜지스터를 포함하는 반도체 소자를 상부에서 바라 본 상태를 도시한 도면이다.
도 3을 참조하면, 다른 실시예에 따른 폴리-실리콘 접합 전계 효과 트랜지스터를 포함하는 반도체 소자(103)는 도전막(100)에 형성된 제1 도전형 드레인 영역(162) 및 제1 도전형 소스 영역(164)과, 제2 도전형 게이트 영역(172)을 구비한다. 앞의 도 1과 달리, 도 3의 poly-silicon JFET 구조는 제2 도전형 게이트 영역(172)이 하나만 존재한다.
하나의 제2 도전형 게이트 영역(172)이 제1 도전형 드레인 영역(162) 및 제1 도전형 소스 영역(164) 사이에 위치하며, 제1 도전형 소스 영역(164)에 근접하여 위치한다. 그리고, 제2 도전형 게이트 영역(172) 주위에는 미도핑 폴리-실리콘 영역(160)이 형성될 수 있다. 드레인-소스 영역 사이의 전류는 제2 도전형 게이트 영역(172) 아래로 흐르도록 설계한다(도 4 단면 참조). 즉, 제2 도전형 게이트 영역(172) 아래에도 저농도 도핑 폴리-실리콘 영역(150)이 존재한다.
제2 도전형 게이트 영역(172)은 미도핑 폴리-실리콘 영역(160) 영역 내에 존재한다. 상기 제2 도전형 게이트 영역(172) 아래에 저농도 도핑 폴리-실리콘 영역(150)이 존재한다. 그래서 드레인에 바이어스가 인가되면 소스 방향으로 제2 도전형 게이트 영역(172) 아래에도 존재하는 저농도 도핑 폴리-실리콘 영역(150)을 통하여 전류가 흐르게 된다.
도 4a 및 도 4b는 도 3의 B-B’에 따른 폴리-실리콘 접합 전계 효과 트랜지스터를 포함하는 반도체 소자의 단면을 도시한 도면이다
도 4a의 반도체 소자(103)의 구조는 도 2a의 반도체 소자(102)의 구조와 유사하여 동일한 내용은 생략한다. 다른 실시예에 따른 폴리-실리콘 접합 전계 효과 트랜지스터를 포함하는 반도체 소자(103)는 미도핑 폴리-실리콘 영역(160)이 제2 도전형 게이트 영역(172)을 완전히 둘러 싸면서 형성된다. 제2 도전형 게이트 영역(172)의 측면 및 하면에 미도핑 폴리-실리콘 영역(160)이 형성될 수 있다. 그리고 제2 도전형 게이트 영역(172) 및 미도핑 폴리-실리콘 영역(160) 아래에 저농도 도핑 폴리-실리콘 영역(150)이 형성될 수 있다. 제2 도전형 게이트 영역(172)은 미도핑 폴리-실리콘 영역(160)에 의해서 둘러 싸여서, 도전막(100)과는 이격될 수 있다.
미도핑 폴리-실리콘 영역(160)과 제2 산화막(145) 사이에 저농도 도핑 폴리-실리콘 영역(150)이 형성된다. 그래서 미도핑 폴리-실리콘 영역(160)이 제2 산화막(145)과 이격되어 형성된다. 이러한 경우, 제2 도전형 게이트 영역(172)은 제1 도전형 드레인 영역(162) 및 제1 도전형 소스 영역(164)보다 얕게 형성된다. 저농도 도핑 폴리-실리콘 영역(150)이 전류 통로가 된다. 제2 도전형 게이트 영역(172) 하부에 도전막(100)이 형성됨으로써, 상기 제2 도전형 게이트 영역(172) 아래로 전류가 흐르게 된다.
도 4b를 참조하면, 논-살 레이어와 실리사이드 막이 추가된 것을 제외하고, 나머지 요소들은 도 4a와 동일한 도면이다. 또한 논-살 레이어(250)와 실리사이드 막(230)에 대해서는 앞의 도 2b에서 설명한 바와 같다.
도 5는 일반적인 접합 전계 효과 트랜지스터를 포함하는 반도체 소자의 레이아웃 도면이고, 도 6은 본 발명의 실시예에 따른 폴리-실리콘 접합 전계 효과 트랜지스터를 포함하는 반도체 소자의 레이아웃 도면이다.
도 5는 일반적인 접합 전계 효과 트랜지스터(JFET, 5)로서, 폴리-실리콘을 이용하는 접합 전계 효과 트랜지스터가 아니다. 일반적인 접합 전계 효과 트랜지스터(JFET, 5)는 기판 상에 N+, P+ 를 갖는 도펀트를 적당히 주입하여 형성된 JFET 소자이다. 도 5는 700V급 내압을 가지는 접합 전계 효과 트랜지스터(5)의 레이아웃을 그린 것이다.
반면에 도 6은 기판 상에 형성된 폴리-실리콘을 이용하여 제조한 형성된 폴리-실리콘 접합 전계 효과 트랜지스터(Poly-Si JFET, 10)이다. 도 6은 도 5와 비교하기 위해 제시된, 700V 내압을 가지는 폴리-실리콘 접합 전계 효과 트랜지스터(10)의 레이아웃이다. 일반적인 접합 전계 효과 트랜지스터(5)의 레이아웃과 비교하여 본 발명의 실시예에 따른 폴리-실리콘 접합 전계 효과 트랜지스터(10)의 전체 면적은 훨씬 작은 것을 확인할 수 있다.
도 6을 참조하면, 본 발명의 실시예에 따른 폴리-실리콘 접합 전계 효과 트랜지스터(10)의 레이아웃은 고저항의 폴리-실리콘의 길이를 조절하여 동작 전압에 맞게 설계할 수 있다. 보다 구체적으로 폴리-실리콘 접합 전계 효과 트랜지스터(10)은 고저항의 폴리-실리콘을 일렬로 복수개 배치하여 일반적인 접합 전계 효과 트랜지스터(5)와 동일한 내압 특성을 확보할 수 있다.
폴리-실리콘 접합 전계 효과 트랜지스터(10)은 일반적인 접합 전계 효과 트랜지스터(5) 레이아웃의 20% 정도의 면적으로 동일한 전압 특성을 발휘할 수 있다. 이를 통해, 칩의 크기를 줄일 수 있고, 비용 측면에서도 매우 우수한 효과를 가질 수 있다.
도 7은 일반적인 접합 전계 효과 트랜지스터를 포함하는 반도체 소자의 핀치 오프를 도시한 그래프이며, 도 8은 본 발명의 실시예에 따른 폴리-실리콘 접합 전계 효과 트랜지스터를 포함하는 반도체 소자의 핀치 오프를 도시한 그래프이다.
도 7 및 도 8에서, X축은 게이트 바이어스(gate bias)이고, Y축은 드레인 전류(drain current)이다.
도 7을 참조하면, 일반적인 접합 전계 효과 트랜지스터(5)는 드레인 바이어스 증가에 따라 핀치 오프가 변하는 것을 확인할 수 있다. 즉, 일반적인 접합 전계 효과 트랜지스터(JFET, 5)는 드레인 바이어스의 증가에 따라 공핍(depletion) 영역에 영향을 주어 핀치 오프 전압이 변하는 것이다.
도 8을 참조하면, 폴리-실리콘 접합 전계 효과 트랜지스터(Poly-Si JFET, 10)은 드레인 바이어스의 변화가 없고 일정하다. 접합 구조가 아닌 폴리-실리콘 구조로 이루어져 있기 때문이다. 이에, 폴리-실리콘 접합 전계 효과 트랜지스터(10)은 드레인 바이어스에 관계 없이 항상 일정한 핀치 오프(pinch off) 특성을 가지며, 회로 설계시에도 안정적인 전류 공급이 가능하다.
따라서, 일반적인 JFET(5)은 드레인 바이어스에 따라 핀치 오프 전압이 달라져 회로 설계에 이를 반영하여야 하고, 가변되는 핀치 오프를 충족하기 위하여 이 전압을 커버할 수 있는 높은 내압을 가지는 소자가 필요하다.
그러나, 본 발명의 여러 실시예들에 따른 poly-silicon JFET(10)은 안정되고 일정한 핀치 오프 전압을 유지하기에 훨씬 낮은 전압의 소자로 게이트 제어가 가능하다. 그러므로, 비용 및 성능 면에서 우수한 poly-silicon JFET(10)을 구현할 수 있다.
도 9a 내지 도 9d는 본 발명의 실시예에 따른 폴리-실리콘 접합 전계 효과 트랜지스터를 포함하는 반도체 소자의 제조 방법의 공정 순서를 도시한 도면이다.
도 9a 내지 도 9d에서, 제1 도전형으로 N타입, 제2 도전형으로 P타입을 도시하였으나, 반대로 구현할 수도 있음은 상술하여 설명한 바와 같다.
도 9a를 참조하면, 폴리-실리콘 접합 전계 효과 트랜지스터를 포함하는 반도체 소자는 기판(110) 상에 제1 산화막(140)과 제2 산화막(145)을 포함하는 절연막을 형성한다. 기판(110)에는 제1 도전형의 딥웰 영역(120) 및 제2 도전형의 딥웰 영역(130)을 형성한다. 여기에서, 제1 도전형의 딥웰 영역(120)의 양측에 제2 도전형의 딥웰 영역(130)을 형성할 수 있다. 제1 도전형의 딥웰 영역(120)의 양측에 제2 도전형의 딥웰 영역(130)은 서로 접하여 형성될 수 있다.
보다 구체적으로, 제1 도전형의 딥웰 영역(120) 및 제2 도전형의 딥웰 영역(130)에 제1 산화막(140)을 형성한다. 제1 산화막(140)은 제1 도전형의 딥웰 영역(120) 및 제2 도전형의 딥웰 영역(130)의 상부에 각각 형성할 수 있다. 특히, 제1 산화막(140)은 제1 도전형의 딥웰 영역(120)의 상부 전체에 형성되고, 제2 도전형의 딥웰 영역(130)의 상부 일부에 형성됨으로써, 제2 도전형의 딥웰 영역(130)의 일부가 노출될 수 있다.
더 높은 내압을 확보하기 위하여 제1 산화막(140)에 제2 산화막(145)을 형성할 수 있다. 제2 산화막(145)은 선택 사항이다. 상기 제1 산화막(140)과 상기 제2 산화막(145)의 두께는 서로 다를 수 있다. 제1 산화막(140)만으로 충분한 내압을 확보할 수 있다면, 제1 산화막(140)만 형성될 수 있다. 도전막(100)과 제1 산화막(140) 사이에 제2 산화막(145)을 추가함으로써 버티컬(vertical) 내압을 더 확보할 수 있게 된다. 이러한 제2 산화막(145)은 버티컬(vertical) 내압이 설계 조건에 충분할 경우, 생략될 수 있다.
제1 산화막(140) 또는 제2 산화막(145)에 도전막(100)을 증착한다. 예를 들어 도전막(100)은 LPCVD 방법으로 다결정 실리콘(Poly-Si)으로 이루어진 폴리-실리콘 막으로 증착할 수 있다. 증착된 폴리-실리콘 막은 도핑을 하지 않은 상태이기 때문에, 미도핑 폴리-실리콘 영역(160)으로 볼 수 있다. 도전막(100)의 일부를 포토레지스트(Photo resist, PR) 패턴(210)으로 덮는다. 즉, 미도핑 폴리-실리콘 영역(160)의 일부를 포토레지스트(Photo resist, PR) 패턴(210)으로 덮는다. 그리고 미도핑 폴리-실리콘 영역(160)을 향해서, 적당한 이온 주입 에너지를 이용하여 제1 도전형(N형)으로 이온 주입(220)한다. 예를 들어, 1E13-1E14/cm2 도즈로 이온 주입할 수 있다.
도 9b를 참조하면, 미도핑 폴리-실리콘 영역(160)에서 이온 주입된 영역은 저농도 도핑 폴리-실리콘 영역(150)으로 바뀐다. 그래서 도핑된 폴리-실리콘(HR POLY, 150)을 형성할 수 있다. PR 패턴으로 마스킹 되어 있던 지역은 미도핑 폴리-실리콘 영역(160)으로 남는다. 그래서 도전막(100)은 제1 도전형으로 도핑된 저농도 도핑 폴리-실리콘(HR POLY, 150)과 미도핑 폴리-실리콘 영역(160) 포함한다. 미도핑 폴리-실리콘 영역(160)은 도전막(100)의 일측에 치우쳐 형성될 수 있다. 보다 구체적으로, 미도핑 폴리-실리콘 영역을 제1 도전형 소스 영역(164)에 인접하여 형성할 수 있다.
이러한 도전막(100)은 High Resistance Poly-Si (HR Poly) 기능을 한다. 상기 도전막(100)의 길이에 따라 저항 구조를 연결하는 것과 동일한 효과를 가질 수 있다.
도 9c를 참조하면, 도핑 폴리-실리콘(HR POLY, 150)에 고농도로 도핑된 제1 도전형 드레인 영역 및 소스 영역(162, 164)을 형성한다. 예를 들어, Arsenic(As) 또는 Phosphorous(P) 로 1E15-1E16/cm2 도즈로 이온 주입할 수 있다.
그리고 미도핑 폴리-실리콘 영역(160)에는 고농도 제2 도전형 게이트 영역(172)을 형성할 수 있다. 고농도 제2 도전형 게이트 영역(172)은 미도핑 폴리-실리콘 영역(160)의 일부에만 제2 도전형으로 도핑된다. 예를 들어, Boron (B) 또는 boron floride (BF2)로 1E15-1E16/cm2 도즈로 이온 주입할 수 있다. 그래서 미도핑 폴리-실리콘 영역(160)이 제2 도전형 게이트 영역(172)의 측면 또는 하면을 둘러싸는 구조가 된다.
제1 도전형 드레인 영역 및 소스 영역(162, 164)은 각각 드레인, 소스에 대응하며, 제2 도전형 게이트 영역(172)은 게이트에 대응한다. 제2 도전형 게이트 영역(172)에서 1 도전형의 드레인 영역 및 소스 영역(162, 164) 사이에 전류 흐름을 제어한다.
그리고, 상기 제2 도전형의 딥웰 영역(130)이 노출된 부분에도 제2 도전형으로 도핑하여 제2 도전형의 고농도 도핑 영역(174)을 형성할 수 있다.
도 9d를 참조하면, 도전막(100)의 일부 영역은 고저항을 유지하기 위해서 실리사이드 막(230)을 형성하지 않는다. 대신, 제1 도전형 드레인 영역(162) 및 제1 도전형 소스 영역(164)과, 제2 도전형 게이트 영역(172)은 컨택 저항을 낮추기 위해서 실리사이드 막(230)을 형성한다. 그 외의 지역은 실리사이드 막(230)이 형성되지 못하도록 논-살 레이어(non-sal layer, 250)를 추가로 형성할 수 있다. 논-살 레이어(250)는 실리사이드 블라킹 막으로 부를 수 있는데, SiO2, SiON, SiN 등으로 형성할 수 있다. 실리사이드 막(230)은 TiSi2, CoSi2, NiSi, PtSi 등으로 형성될 수 있다. 실리사이드 막(230)은 제2 도전형 게이트 영역(172)뿐만 아니라, 미도핑 폴리-실리콘 영역(160)에까지 연장되어 형성될 수 있다. 또는 누설 전류를 줄이기 위해서 실리사이드 막(230)을 미도핑 폴리-실리콘 영역(160)에는 형성되지 않을 수 있다. 그 경우에는 논-살 레이어(250), 실리사이드 블라킹 막(250)을 미도핑 폴리-실리콘 영역(160)을 덮도록 형성해야 한다.
제1 도전형 소스 영역(164), 제2 도전형 게이트 영역(172), 제1 도전형 드레인 영역(162)에 각각 소스 컨택 플러그(310), 게이트 컨택 플러그(320), 드레인 컨택 플러그(330)를 형성할 수 있다. 복수의 컨택 플러그(310, 320, 330)를 형성한 후, 금속 배선(410)을 형성할 수 있다. 이렇게 해서 폴리-실리콘 접합 전계 효과 트랜지스터(10)을 형성한다.
도 10은 본 발명의 실시예에 따른 폴리-실리콘 접합 전계 효과 트랜지스터를 포함하는 반도체 소자의 레이아웃이다.
도 10을 참조하면, 서로 다른 길이와 폭을 가진 제1, 제2, 제3 폴리-실리콘 JFET(11, 12, 13)을 나타낸다. 제1, 제2, 제3 폴리-실리콘 JFET(11, 12, 13) 각각은 5개의 도전막(100) 옆으로 나란히 서로 평행하게 소정 간격으로 배치된다. 여기서 도전막(100)은 폴리-실리콘 막을 의미한다. 도전막(100)의 개수는 5개에 한정되지 않고, 필요에 따라 여러 개로 할 수 있다. 각각의 상기 도전막(100)은 소정 길이와 소정 폭을 가질 수 있다. 그래서 도전막(100)의 소정 길이와 소정 폭을 조정하여 폴리-실리콘 JEFT(11-13)의 내압을 조절할 수 있다. 폭과 길이에 따라 폴리-실리콘 JFET(11, 12, 13)의 면적이 달라진다. 예를 들어, 제2 폴리-실리콘 JFET(12)은 제1 폴리-실리콘 JFET(12)에 비해 도전막(100)의 길이는 동일하지만, 폭이 더 크다. 그래서 제2 폴리-실리콘 JFET(12)은 제1 폴리-실리콘 JFET(11)보다 더 높은 면적을 갖게되고, 더 높은 내압을 갖는다. 마찬가지로 제3 폴리-실리콘 JFET(13)은 제1 폴리-실리콘 JFET(11)에 비해 폭은 동일하지만, 길이가 더 길다. 그래서 제3 폴리-실리콘 JFET(13)은 제1 폴리-실리콘 JFET(11)보다 더 높은 내압을 갖는다.
그리고 평면도 관점(top view)에서, 도전막(100)은 제 2 도전형의 고농도 도핑 영역(174)에 의해 둘러싸여 있다. 또한 제2 산화막(145)으로 둘러싸여 있다. 그리고 폴리-실리콘 JFET은 5개의 도전막(100)이 서로 평행하게 나란히 배치 된 것을 볼 수 있다. 그리고 각각의 도전막(100)은 일단과 타단이 존재한다. 도전막(100)의 일단에 제1 도전형의 소스 영역(164)가 형성된다. 도전막(100)의 타단에도 제1 도전형의 드레인 영역(162)가 형성된다.
도 11은 도 10의 본 발명의 실시 예에 따른 폴리-실리콘 JFET을 확대한 도면이다.
도 11을 참조하면, 본 발명의 실시 예에 따른 폴리-실리콘 JFET은 5개의 저농도 도핑 폴리-실리콘 영역(150)이 서로 평행하게 나란히 배치 된 것을 볼 수 있다. 그리고 각각의 저농도 도핑 폴리-실리콘 영역(150)은 일단과 타단이 존재한다. 저농도 도핑 폴리-실리콘 영역(150)의 일단에 소스 컨택 플러그(310)이 형성되며, 상기 저농도 도핑 폴리-실리콘 영역(150)의 타단에도 드레인 컨택 플러그(330)이 형성된다. 소스 컨택 플러그(310) 아래에는 제1 도전형의 소스 영역(164)가 형성되어 있다. 마찬가지로 드레인 컨택 플러그(330) 아래에는 제1 도전형의 드레인 영역(162)가 형성되어 있다.
또한, 컨택 플러그들을 서로 연결하는 복수의 금속 배선(420, 430)이 형성된다. 금속 배선(420, 430)은 인접한 저농도 도핑 폴리-실리콘 영역(150)을 연결하기 위해 형성된다. 그래서 5개의 개별 저농도 도핑 폴리-실리콘 영역(150)이 서로 전기적으로 연결되어 하나의 길게 형성된 폴리-실리콘과 같은 효과를 나타낸다.
도 12는 본 발명의 실시 예에 따른 동일한 면적을 가진 폴리-실리콘 JFET 도면이다.
도 12를 참조하면, 제4 폴리-실리콘 JFET(14)는 길게 형성된 하나의 도전막(100)으로 형성된다. 여기서 도전막(100)은 폴리-실리콘 막을 의미한다. 제5 폴리-실리콘 JFET(15)는 제4 폴리-실리콘 JFET(14)과 동일한 면적을 가지기 위하여, 길이는 작지만, 5개의 도전막(100)으로 형성한다. 따라서, 칩의 크기에 따라 적절하게 폴리-실리콘 JFET(14, 15)을 형성하여 고내압의 JEFT 구조를 구현할 수 있다.
상술하여 살펴 본 바와 같이, 본 발명의 여러 실시예에 따른 폴리-실리콘 접합 전계 효과 트랜지스터를 포함하는 반도체 소자는 일정한 핀치 오프 전압을 유지할 수 있어 게이트 제어가 용이하며, 폴리-실리콘의 길이를 조절하여 구현할 수 있어 비용 면에서 유리하고, 소자 사이즈의 마이크로화가 가능하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 도전막 또는 폴리-실리콘 막
102, 103: 폴리-실리콘 접합 전계 효과 트랜지스터를 포함하는 반도체 소자
110: 기판
120: 제1 도전형의 딥웰 영역
130: 제2 도전형의 딥웰 영역
140: 제1 산화막
145: 제2 산화막
150: 도핑 폴리-실리콘 영역
160: 미도핑 폴리-실리콘 영역
162: 제1 도전형 드레인 영역
164: 제1 도전형 소스 영역
172: 제2 도전형 게이트 영역
174: 제2 도전형의 고농도 도핑 영역

Claims (14)

  1. 기판 상에 형성되는 절연막;
    상기 절연막 상에 형성되고 도핑 폴리-실리콘 영역과 미도핑 폴리-실리콘 영역을 포함하는 도전막;
    상기 도핑 폴리-실리콘 영역에 형성된 제1 도전형 드레인 영역 및 제1 도전형 소스 영역; 및
    상기 미도핑 폴리-실리콘 영역에 형성되고, 상기 제1 도전형 드레인 영역 및 제1 도전형 소스 영역 사이에 형성된 제2 도전형 게이트 영역을 포함하고,
    상기 미도핑 폴리-실리콘 영역은 상기 드레인 영역 보다 상기 소스 영역에 더 가까이 배치되는 반도체 소자.
  2. 제 1항에 있어서,
    상기 도전막과 중첩되도록 상기 기판에 형성된 제1 도전형의 딥웰 영역을 더 포함하고,
    상기 제1 도전형의 딥웰 영역은 플로팅인 것을 특징으로 하는 반도체 소자.
  3. 제 1항에 있어서,
    상기 절연막은 서로 두께가 다른 제1 및 제2 산화막을 포함하는 반도체 소자.
  4. 제 1항에 있어서,
    상기 미도핑 폴리-실리콘 영역의 면적은 상기 제2 도전형 게이트 영역의 면적보다 크게 형성되는, 반도체 소자.
  5. 제 1항에 있어서,
    상기 제2 도전형 게이트 영역은 상기 절연막의 상부면까지 확산되어 형성되는, 반도체 소자.
  6. 제 1항에 있어서,
    상기 반도체 소자는 폴리-실리콘 접합 전계 효과 트랜지스터(poly-silicon JFET)인 것을 특징으로 하는, 반도체 소자.
  7. 제 6항에 있어서,
    상기 폴리-실리콘 접합 전계 효과 트랜지스터(poly-silicon JFET)의 구조는 일정 간격으로 서로 평행하도록 복수개의 직사각형 모양의 상기 도전막이 나란히 형성되는 것을 특징으로 하는, 반도체 소자.
  8. 제 1항에 있어서,
    상기 제2 도전형 게이트 영역은 상기 제1 도전형 드레인 영역보다, 상기 제1 도전형 소스 영역에 더 근접하여 위치하는 반도체 소자.
  9. 제 1항에 있어서,
    상기 제2 도전형 게이트 영역 및 상기 미도핑 폴리-실리콘 영역 상에 형성된 실리사이드 막; 및
    상기 도전막 상에 형성된 논-살 레이어를 더 포함하는, 반도체 소자.
  10. 기판 상에 절연막을 형성하는 단계;
    상기 절연막에 도전막을 형성하는 단계;
    상기 도전막을 미도핑 폴리-실리콘 영역과 도핑 폴리-실리콘 영역으로 구분하는 단계;
    상기 도핑 폴리-실리콘 영역에 제1 도전형 드레인 영역 및 소스 영역을 형성하는 단계;
    상기 미도핑 폴리-실리콘 영역에 제2 도전형 게이트 영역을 형성하는 단계; 및
    상기 도전막에 복수의 컨택 플러그를 형성하는 단계를 포함하는, 반도체 소자의 제조 방법.
  11. 제 10항에 있어서,
    상기 기판에 제1 도전형의 딥웰 영역을 형성하는 단계; 및
    상기 기판에 제2 도전형의 딥웰 영역을 형성하는 단계를 더 포함하고,
    상기 제1 도전형의 딥웰 영역과 상기 제2 도전형의 딥웰 영역은 서로 접하여 형성되는 반도체 소자의 제조 방법.
  12. 제 10항에 있어서,
    상기 절연막을 형성하는 단계는,
    상기 기판에 제1 산화막을 형성하는 단계; 및
    상기 제1 산화막에 제2 산화막을 형성하는 단계를 포함하고,
    상기 제1 산화막과 상기 제2 산화막의 두께는 서로 다른 것을 특징으로 하는, 반도체 소자의 제조 방법.
  13. 제 10항에 있어서,
    상기 미도핑 폴리-실리콘 영역을 상기 제1 도전형 소스 영역에 인접하여 형성하는, 반도체 소자의 제조 방법.
  14. 제 10항에 있어서,
    상기 제2 도전형 게이트 영역 및 상기 미도핑 폴리-실리콘 영역 상에 형성된 실리사이드 막; 및
    상기 도전막 상에 형성된 논-살 레이어를 더 포함하는, 반도체 소자의 제조 방법.
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