KR102399813B1 - SILICON CARBIDE EPITAXIAl WAFER AND METHOD FOR FABRICATING THE SAME - Google Patents
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Abstract
본 개시는 탄화규소(SiC) 에피 웨이퍼의 제조방법으로서, 반응 장치(reactor) 내에 탄화규소(SiC) 기판을 장입한 후, 상기 반응 장치 내부를 설정 온도로 승온시키는 승온 단계, 상기 승온 단계에서 상기 반응 장치 내부를 승온시키면서 행해지고, 상기 탄화규소 기판 표면을 설정 시간 동안 에칭하는 인-시튜 에칭(In-situ etching) 단계, 상기 인-시튜 에칭 단계가 끝남과 동시에 행해지는 상기 탄화규소(SiC) 기판에 버퍼층을 형성하는 버퍼층 형성 단계, 및 상기 버퍼층이 형성된 후, 설정 온도 및 설정 압력 하에서 상기 탄화규소(SiC) 기판에 에피 박막을 성장시켜 에피층을 형성하는 에피 박막 성장 단계를 포함하고, 상기 인-시튜 에칭 단계에서는 상기 반응 장치 내에 수소 또는 수소(H2)가스 및 염화수소(HCl) 가스가 함께 공급되고, 상기 인-시튜 에칭 단계에서 염화수소(HCl) 가스의 유량은 20 내지 100sccm일 수 있다.The present disclosure provides a method of manufacturing a silicon carbide (SiC) epitaxial wafer, after loading a silicon carbide (SiC) substrate in a reactor, and then heating the inside of the reactor to a set temperature. The silicon carbide (SiC) substrate is performed while heating the inside of the reaction device, and the in-situ etching step of etching the surface of the silicon carbide substrate for a set time and the in-situ etching step are completed at the same time a buffer layer forming step of forming a buffer layer on the - In the situ etching step, hydrogen or hydrogen (H 2 ) gas and hydrogen chloride (HCl) gas are supplied together in the reaction device, and the flow rate of the hydrogen chloride (HCl) gas in the in-situ etching step may be 20 to 100 sccm.
Description
본 개시는 탄화규소 에피 웨이퍼 및 그 제조방법에 관한 것이다. 구체적으로 본 개시는 기판 전처리를 통하여 표면 결함이 억제된 탄화규소 에피 웨이퍼 및 그 제조방법 에 관한 것이다. The present disclosure relates to a silicon carbide epitaxial wafer and a method for manufacturing the same. Specifically, the present disclosure relates to a silicon carbide epitaxial wafer in which surface defects are suppressed through substrate pretreatment and a method for manufacturing the same.
지금까지 알려진 Si 기반 반도체 산업은 인류사회 전반에 큰 파급효과를 가지고 왔으며, 앞으로도 지속적인 발전을 해 나갈 것으로 예상된다. 그러나 세계적인 에너지 자원 고갈문제와 연계된 에너지, 산업전자, 정보통신 분야에서의 주요한 요구 사항 중의 하나가 반도체 동작 시 전력 손실을 최소화하는 것이다. 기존 Si 반도체에서 완전히 새로운 구동기구의 소자가 개발되지 않는 한, Si 반도체의 낮은 열전도율이나 낮은 절연파괴 전계와 같은 물리저, 전기적 특성 한계 때문에 이러한 요구를 만족시키는 것이 불가능한 실정이다. 이에 기존 Si 반도체를 대체할 새로운 반도체 소재가 필요하며, 이에 적합한 대료로 SiC(탄화규소)가 각광받고 있다. The Si-based semiconductor industry known so far has had a great ripple effect on the entire human society, and is expected to continue to develop in the future. However, one of the major requirements in the fields of energy, industrial electronics, and information communication related to the global energy resource depletion problem is to minimize power loss during semiconductor operation. Unless a completely new driving mechanism device is developed in the existing Si semiconductor, it is impossible to satisfy this requirement due to limitations in physical and electrical properties such as low thermal conductivity and low dielectric breakdown field of Si semiconductor. Therefore, a new semiconductor material to replace the existing Si semiconductor is required, and SiC (silicon carbide) is in the spotlight as a suitable substitute for this.
SiC 반도체는 실리콘(Si) 원자와 카본(C) 원자간의 공유결합을 기본으로 한 결정이며, 각각의 원자는 사면체 구조 내에서 개의 다른 원소와 결합을 하고 있다. 가장 많이 나타나는 상은 3C, 4H, 6H, 그리고 15R 등이며, 특히, 4H가 산업 관점에서 전력 소자용으로 가장 널리 연구되고 있다.A SiC semiconductor is a crystal based on a covalent bond between a silicon (Si) atom and a carbon (C) atom, and each atom is bonded to five other elements within a tetrahedral structure. The phases that appear the most are 3C, 4H, 6H, and 15R, and in particular, 4H is the most widely studied for power devices from an industrial point of view.
4H-SiC는 높은 절연 파괴전압, 높은 열전도도, 높은 전자 포화속도를 가지고 있어 전력 소자로의 응용 면에서 가장 적합하며, 높은 절연 파괴전압은 1kV 이상의 매우 높은 전압 영역에서 단극 소자의 구현을 가능하게 한다. 이는 Si에 비해 10배 이상의 절연 파괴전압을 가지기 때문에 1/10배의 SiC 단결정 박막 두께와 10배의 도핑 농도로 동일한 소자를 제작할 수 있으며, 전력회로에 SiC 단극 소자를 적용할 경우 빠른 스위칭 속도를 얻을 수 있다. 또한 전력 소자에서 발생한 열은 carrier의 이동도를 감소시켜 손실을 증가시키는 데, 높은 열전도도는 On 상태의 저항 및 스위칭 손실로부터 기인되는 열을 보다 쉽게 확산시켜 소자의 성능을 높일 수 있으며, 소자의 크기를 크게 줄일 수 있다. 또한 시스템 냉각기 부피 감소로 인버터, 컨버터와 같은 전력 변환 장치의 부피 또한 크게 줄일 수 있다. 이와 같이 높은 열전도도와 열적 안전성을 갖는 SiC 전력 소자는 높은 열적 환경에서 동작이 가능하고 제반 냉각시스템을 줄일 수 있어, 향후 xEV 등 미래형 자동차에 활용성이 크게 부각될 것으로 기대된다.4H-SiC has high breakdown voltage, high thermal conductivity, and high electron saturation rate, so it is most suitable for power device applications. do. Since it has a
현재 전 세계적으로 SiC 반도체 기술은 150mm 단결정 제조기술이 확립되어 가는 중이나, 최근 학회에서 200mm SiC 기판 샘플이 선보인 바 있다. 이와 더불어 후속 공정인 SiC 단결정 박막 성장 및 전력소자, 패키징 기술 등의 개발이 활발이 진행되고 있다. 그러나, Si에 비해 아직까지 낮은 단결정 및 박막 품질 문제, 연관 인프라 공정, 그리고 높은 웨이퍼 가격 때문에 새로운 반도체 핵심산업으로의 발전은 다소 시간이 필요할 것으로 보인다.Currently, 150mm single crystal manufacturing technology is being established worldwide for SiC semiconductor technology, but a 200mm SiC substrate sample has been presented at a recent conference. In addition, the development of subsequent processes such as SiC single crystal thin film growth, power devices, and packaging technology is being actively developed. However, it seems that it will take some time to develop into a new core semiconductor industry due to the problems of single crystal and thin film quality, related infrastructure process, and high wafer price compared to Si.
SiC 단결정 박막에는 결정다형 외에도 마이크로파이프(micropipe), TSD(threading screw dislocations), TED(threading edge dislocations), BPD(basal plane dislocations), 적층결함 (stacking faults), 캐롯 결함(carrot defect), 삼각 결함(triangular defect) (도 1)등 다양한 형태의 결함들이 존재한다. 이들 중 마이크로파이프와 BPD는 전력반도체 소자의 특성과 신뢰성에 심각한 문제를 야기하는 주요 결함으로 알려져 있다. 최근에는 기존의 결함 외에도 TED II로 분류되는 결함이 보고되기도 했다. 이에 대해서는 보다 세밀한 분석이 필요해 보이지만 기존의 TED 보다는 더 작은 에치 피트(etch pit) 크기를 갖고 c축 방향으로 진행되는 특징으로 미루어 기존 TED와는 달리 기저면이 아닌 방향으로의 버거스 벡터(burgers vector)를 가진 혼합 형태의 전위로 고려되고 있다. In addition to polymorphism in SiC single crystal thin films, micropipes, threading screw dislocations (TSD), threading edge dislocations (TED), basal plane dislocations (BPD), stacking faults, carrot defects, triangular defects There are various types of defects such as (triangular defect) (FIG. 1). Among them, micropipes and BPD are known as major defects that cause serious problems in the characteristics and reliability of power semiconductor devices. Recently, in addition to existing defects, defects classified as TED II have been reported. Although a more detailed analysis is required for this, considering the fact that it has a smaller etch pit size and progresses in the c-axis direction, unlike conventional TED, the Burgers vector in the direction other than the basal plane is calculated. It is considered as a dislocation of a mixed type with excitation.
SiC 에피에서 발생하는 결함은 기판 및 표면가공 품질에 많은 영향을 받는다. 기판의 대표적인 결함인 MP, TSD, TED, BPD는 에피에 그대로 전이되거나 다른 결함으로 전이(기판 BPD가 에피의 TED로 변환)되기도 하고, 표면결함 발생의 원인이 되기도 한다. Defects occurring in SiC epitaxially are greatly affected by substrate and surface finish quality. MP, TSD, TED, and BPD, which are typical defects of the substrate, are transferred directly to the epitaxial or transferred to other defects (substrate BPD is converted to the TED of the epi), and sometimes cause surface defects.
단결정 기판에 에피를 성장하기 위해서는 여러 가지 기판 표면 가공 공정을 거쳐야 하며, 최종적으로 CMP (Chemical Mechanical Polishing) 공정을 하게 된다. CMP 후 기판에는 스크래치가 생기는 경우가 발생하는데 이는 에피 성장 시 표면 결함이 다수 발생하는 원인이 된다(도 2). 에피 표면 결함은 소자 제작 시 수율 저하의 원인이 되므로 반드시 제어해야 한다. 이에 기판 표면 처리 후 발생하는 스크래치로 인한 에피 결함 발생을 억제하는 기판 전처리에 대한 연구가 필요한 실정이다.In order to grow an epitaxial layer on a single crystal substrate, it is necessary to undergo various substrate surface processing processes, and finally, a CMP (Chemical Mechanical Polishing) process is performed. After CMP, scratches may occur on the substrate, which causes a number of surface defects during epitaxial growth (FIG. 2). Epi-surface defects must be controlled because they cause a decrease in yield during device fabrication. Accordingly, there is a need for research on substrate pretreatment to suppress the occurrence of epi defects due to scratches generated after surface treatment of the substrate.
기판 표면처리 후 생기는 스크래치로부터 발생하는 표면 결함이 억제된 에피 웨이퍼를 제공하고자 한다.An object of the present invention is to provide an epitaxial wafer in which surface defects generated from scratches generated after surface treatment of a substrate are suppressed.
본 개시 일 구현예의 탄화규소 (SiC) 에피 웨이퍼로서, 탄화규소(SiC) 기판 상에 형성된 SiC 에피층을 포함하는 탄화규소(SiC) 에피 웨이퍼로, 표면의 평균 조도가 0.1 내지 10nm일 수 있다.A silicon carbide (SiC) epitaxial wafer according to an exemplary embodiment of the present disclosure is a silicon carbide (SiC) epitaxial wafer including a SiC epitaxial layer formed on a silicon carbide (SiC) substrate, and the average roughness of the surface may be 0.1 to 10 nm.
상기 탄화규소(SiC) 에피 웨이퍼는 표면에 단위 면적당 스텝 번칭 밀도가 0 내지 500개/cm2 일 수 있다.The silicon carbide (SiC) epitaxial wafer may have a step bunching density of 0 to 500 pieces/cm 2 per unit area on the surface.
상기 탄화규소(SiC) 에피 웨이퍼는 표면에 형성된 스텝 번칭 평균 길이가 0 내지 1mm일 수 있다.The silicon carbide (SiC) epitaxial wafer may have an average length of step bunching formed on a surface of 0 to 1 mm.
상기 탄화규소(SiC) 에피 웨이퍼는 표면에 단위 면적당 스텝 번칭 깊이가 0 내지 10nm일 수 있다.The silicon carbide (SiC) epitaxial wafer may have a step bunching depth of 0 to 10 nm per unit area on the surface.
상기 탄화규소(SiC) 에피 웨이퍼의 C/Si 비는 0.9 내지 1.1일 수 있다.A C/Si ratio of the silicon carbide (SiC) epitaxial wafer may be 0.9 to 1.1.
본 개시 일 구현예의 탄화규소(SiC) 에피 웨이퍼의 제조방법은 반응 장치(reactor) 내에 탄화규소(SiC) 기판을 장입한 후, 상기 반응 장치 내부를 설정 온도로 승온시키는 승온 단계, 상기 승온 단계에서 상기 반응 장치 내부를 승온시키면서 행해지고, 상기 탄화규소 기판 표면을 설정 시간 동안 에칭하는 인-시튜 에칭(In-situ etching) 단계, 상기 인-시튜 에칭 단계가 끝남과 동시에 행해지는 상기 탄화규소(SiC) 기판에 버퍼층을 형성하는 버퍼층 형성 단계, 및 상기 버퍼층이 형성된 후, 설정 온도 및 설정 압력 하에서 상기 탄화규소(SiC) 기판에 에피 박막을 성장시켜 에피층을 형성하는 에피 박막 성장 단계를 포함하고, 상기 인-시튜 에칭 단계에서는 상기 반응 장치 내에 수소 또는 수소(H2)가스 및 염화수소(HCl) 가스가 함께 공급되고, 상기 인-시튜 에칭 단계에서 염화수소(HCl) 가스의 유량은 10 내지 100sccm일 수 있다.In the method of manufacturing a silicon carbide (SiC) epitaxial wafer of an embodiment of the present disclosure, a silicon carbide (SiC) substrate is loaded in a reactor, and then the temperature inside the reactor is raised to a set temperature. In the temperature raising step, The silicon carbide (SiC) is performed while raising the temperature inside the reaction device, and is performed simultaneously with the in-situ etching step of etching the surface of the silicon carbide substrate for a set time, and the end of the in-situ etching step A buffer layer forming step of forming a buffer layer on a substrate, and after the buffer layer is formed, an epitaxial thin film growth step of growing an epitaxial thin film on the silicon carbide (SiC) substrate under a set temperature and set pressure to form an epitaxial layer; In the in-situ etching step, hydrogen or hydrogen (H 2 ) gas and hydrogen chloride (HCl) gas are supplied together in the reaction device, and in the in-situ etching step, the flow rate of the hydrogen chloride (HCl) gas may be 10 to 100 sccm. .
상기 인-시튜 에칭 단계에서, 수소(H2) 가스 유량은 130 내지 180slm일 수 있다.In the in-situ etching step, a hydrogen (H 2 ) gas flow rate may be 130 to 180 slm.
상기 인-시튜 에칭 단계에서, 에칭 시간은 5 내지 60분일 수 있다.In the in-situ etching step, the etching time may be 5 to 60 minutes.
상기 인-시튜 에칭 단계에서, 에칭 온도는 1530 내지 1570℃일 수 있다.In the in-situ etching step, the etching temperature may be 1530 to 1570 ℃.
상기 버퍼층 형성 단계는 상기 반응 장치 내에 공정가스인 SiH4 가스, C3H8 가스 및 N2 가스를 공급하여 상기 탄화규소(SiC) 기판에 버퍼층을 형성하는 것일 수 있다.The forming of the buffer layer may be to form a buffer layer on the silicon carbide (SiC) substrate by supplying process gases such as SiH 4 gas, C 3 H 8 gas, and N 2 gas into the reaction apparatus.
상기 SiH4 가스는 유량이 15 sccm 이하이고, 상기 C3H8 가스는 5 sccm 이하이며, 상기 N2 가스는 3 sccm이하일 수 있다.The SiH 4 gas may have a flow rate of 15 sccm or less, the C 3 H 8 gas may have 5 sccm or less, and the N 2 gas may have a flow rate of 3 sccm or less.
상기 에피 박막 성장 단계는 공정 가스로서 SiH4 가스와 C3H8 가스를 사용하여 상기 탄화규소(SiC) 기판에 에피 박막을 성장시키는 것일 수 있다.The epitaxial thin film growth step may be to grow the epitaxial thin film on the silicon carbide (SiC) substrate using SiH 4 gas and C 3 H 8 gas as process gases.
상기 에피 박막 성장 단계에서 Cl/Si는 유량비가 2 내지 3일 수 있다.In the epitaxial thin film growth step, Cl/Si may have a flow ratio of 2 to 3.
상기 에피 박막 성장 단계에서, Si/H는 유량비가 0.0004 내지 0.0006일 수 있다.In the epitaxial thin film growth step, Si/H may have a flow ratio of 0.0004 to 0.0006.
상기 에피 박막 성장 단계에서, 압력은 100 내지 150mbar일 수 있다.In the epitaxial thin film growth step, the pressure may be 100 to 150 mbar.
상기 에피 박막 성장 단계에서, 온도는 1500 내지 1600℃일 수 있다.In the epitaxial thin film growth step, the temperature may be 1500 to 1600 ℃.
본 발명의 일 구현예에 따르면, 에피 웨이퍼 성장 공장 중의 식각 단계를 개선함으로써 기판 표면의 스크래치를 줄일 수 있다.According to one embodiment of the present invention, it is possible to reduce scratches on the substrate surface by improving the etching step in the epi-wafer growth plant.
또한, 본 발명의 일 구현예에 따르면, 기판 표면의 스크래치를 줄임으로써 성장된 에피 웨이퍼의 표면 결함 생성이 억제될 수 있다.In addition, according to one embodiment of the present invention, the generation of surface defects of the grown epitaxial wafer can be suppressed by reducing scratches on the surface of the substrate.
도 1은 탄화규소(SiC) 결정내에 존재하는 다향한 형태의 결함을 도시한 것이다.
도 2는 탄화규소(SiC) 기판상의 스크래치와 이로부터 발생한 성장한 에피 표면의 결함을 도시한 것이다.
도 3은 일반적이 에피 공정의 다이어그램을 도시한 것이다.
도 4는 본 개시 일 구현예의 에칭 시간에 따라 달리 에칭된 기판상에 성장된 에피 표면을 비교한 것이다. 도 4a는 수소 분위기에서 30분 에칭하여 스크래치 제거된 것이고, 도 4b는 수소 30분 에칭후 스크래치 잔존한 것이고, 도 4c는 수소 60분 에칭후 스크래치 제거된 것이고 도 4d는 수소 60분 에칭후 스크래치 잔존한 표면을 도시한 것이다.
도 5는 본 개시 일 구현예에서 수소 가스와 염화수소 가스 혼합하여 에칭한 기판 표면에서 성장된 에피 표면을 도시한 것이다.1 shows the various types of defects present in a silicon carbide (SiC) crystal.
2 shows a scratch on a silicon carbide (SiC) substrate and a defect on the epi-surface grown therefrom.
3 shows a diagram of a general epi process.
4 is a comparison of epi-surfaces grown on different etched substrates according to the etching time of one embodiment of the present disclosure. Fig. 4a shows scratches removed by etching in a hydrogen atmosphere for 30 minutes, Fig. 4b shows scratches remaining after hydrogen etching for 30 minutes, Fig. 4c shows scratches removed after hydrogen etching for 60 minutes, and Fig. 4d shows scratches remaining after hydrogen etching for 60 minutes One surface is shown.
5 illustrates an epitaxial surface grown on the substrate surface etched by mixing hydrogen gas and hydrogen chloride gas in one embodiment of the present disclosure.
제1, 제2 및 제3 등의 용어들은 다양한 부분, 성분, 영역, 층 및/또는 섹션들을 설명하기 위해 사용되나 이들에 한정되지 않는다. 이들 용어들은 어느 부분, 성분, 영역, 층 또는 섹션을 다른 부분, 성분, 영역, 층 또는 섹션과 구별하기 위해서만 사용된다. 따라서, 이하에서 서술하는 제1 부분, 성분, 영역, 층 또는 섹션은 본 발명의 범위를 벗어나지 않는 범위 내에서 제2 부분, 성분, 영역, 층 또는 섹션으로 언급될 수 있다.The terms first, second and third etc. are used to describe, but are not limited to, various parts, components, regions, layers and/or sections. These terms are used only to distinguish one part, component, region, layer or section from another part, component, region, layer or section. Accordingly, a first part, component, region, layer or section described below may be referred to as a second part, component, region, layer or section without departing from the scope of the present invention.
여기서 사용되는 전문 용어는 단지 특정 실시예를 언급하기 위한 것이며, 본 발명을 한정하는 것을 의도하지 않는다. 여기서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다. 명세서에서 사용되는 "포함하는"의 의미는 특정 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분을 구체화하며, 다른 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분의 존재나 부가를 제외시키는 것은 아니다.The terminology used herein is for the purpose of referring to specific embodiments only, and is not intended to limit the present invention. As used herein, the singular forms also include the plural forms unless the phrases clearly indicate the opposite. The meaning of "comprising," as used herein, specifies a particular characteristic, region, integer, step, operation, element and/or component, and includes the presence or absence of another characteristic, region, integer, step, operation, element and/or component. It does not exclude additions.
어느 부분이 다른 부분의 "위에" 또는 "상에" 있다고 언급하는 경우, 이는 바로 다른 부분의 위에 또는 상에 있을 수 있거나 그 사이에 다른 부분이 수반될 수 있다. 대조적으로 어느 부분이 다른 부분의 "바로 위에" 있다고 언급하는 경우, 그 사이에 다른 부분이 개재되지 않는다.When a part is referred to as being “on” or “on” another part, it may be directly on or on the other part, or the other part may be involved in between. In contrast, when a part is referred to as being "directly above" another part, the other part is not interposed therebetween.
또한, 특별히 언급하지 않는 한 %는 중량%를 의미하며, 1ppm 은 0.0001중량%이다.In addition, unless otherwise specified, % means weight %, and 1 ppm is 0.0001 weight %.
다르게 정의하지는 않았지만, 여기에 사용되는 기술용어 및 과학용어를 포함하는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 일반적으로 이해하는 의미와 동일한 의미를 가진다. 보통 사용되는 사전에 정의된 용어들은 관련기술문헌과 현재 개시된 내용에 부합하는 의미를 가지는 것으로 추가 해석되고, 정의되지 않는 한 이상적이거나 매우 공식적인 의미로 해석되지 않는다.Although not defined otherwise, all terms including technical and scientific terms used herein have the same meaning as commonly understood by those of ordinary skill in the art to which the present invention belongs. Commonly used terms defined in the dictionary are additionally interpreted as having a meaning consistent with the related technical literature and the presently disclosed content, and unless defined, are not interpreted in an ideal or very formal meaning.
이하, 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, embodiments of the present invention will be described in detail so that those of ordinary skill in the art can easily implement them. However, the present invention may be embodied in several different forms and is not limited to the embodiments described herein.
본 개시에서 sccm은 Standard Cubic Centimeter per Minute의 약자이며, cm3/min 의 의미로서, 분당 1cc 흐르는 것을 나타내는 유량 단위를 가리킨다. 또한, slm은 standard liter per minute로 분당 1L가 흐르는 것을 나타내느 유량 단위를 나타낸다.In the present disclosure, sccm is an abbreviation of Standard Cubic Centimeter per Minute, which means cm3/min, and refers to a flow rate unit representing a flow of 1cc per minute. In addition, slm represents the flow rate unit representing the flow of 1L per minute in standard liter per minute.
SiC 단결정에 발생할 수 있는 결함은 종자정으로부터 전이되는 것과, 종자정과 SiC 단결정 사이 계면에서 단결정 성장에 따라 신규하게 발생하는 결함이 있다. 본 개시에서 지칭하는 결함은 종자정과 SiC 단결정 사이 계면에서 신규하게 발생하는 결함을 지칭한다.Defects that may occur in the SiC single crystal include those that are transferred from the seed crystal and are newly generated due to single crystal growth at the interface between the seed crystal and the SiC single crystal. Defects referred to in the present disclosure refer to defects newly occurring at the interface between the seed crystal and the SiC single crystal.
SiC 단결정의 결함에는 TD (Treading Dislocation)과 BPD (Basal Plane Dislocation)이 있다. TD (Treading Dislocation)는 단결정 성장 방향으로 진행, 즉 종자정 평면방향에 수직으로 성장하는 결함으로, 그 종류로 TSD (Treading Screw Dislocation)과 TED (Treading Edge Dislocation)가 있다. BPD (Basal Plane Dislocation)는 SiC 단결정 성장방향에 수직, 즉 종자정 평면 방향에 수평하게 성장하는 결함이다.Defects in SiC single crystal include TD (Treading Dislocation) and BPD (Basal Plane Dislocation). TD (Treading Dislocation) is a defect that progresses in the single crystal growth direction, that is, grows perpendicular to the plane direction of the seed crystal, and its types include TSD (Treading Screw Dislocation) and TED (Treading Edge Dislocation). BPD (Basal Plane Dislocation) is a defect that grows perpendicular to the SiC single crystal growth direction, that is, horizontally in the seed crystal plane direction.
SiC 에피 공정SiC epi process
일반적으로 반도체 소자 제조공정에서는 기본적인 소자 구성요소인 p-n 접합을 형성하기 위하여 다양한 불순물 주입용 확산 공정이 필요하다. 탄화규소(SiC) 웨이퍼의 경우, 전력 소자용 활성층을 형성하기 위하여 고온 이온 주입 및 확산 공정이 필요하지만, 현실적으로 이를 안정하게 공정을 수행할 장비를 확보하기가 어렵고, 또한, 결정 및 표면 결함 발생의 문제점도 가지고 있다. 그러므로 전력소자 적용을 위해서는 탄화규소(SiC) 웨이퍼 표면에 한층 혹은 다층구조의 에피 박막을 위한 에피택시(Epitaxy) 공정이 필요한 것이다. 특정 전력소자로 이용하기 위해서 일정한 두께와 정확한 도핑 농도 조절이 가능하고, 또한 탄화규소(SiC) 기판에서 야기된 결함들을 에피 박막 성장시 감소시키거나 타 무전위 결함으로 전환하여 제어할 수 있어야 한다.In general, in a semiconductor device manufacturing process, various diffusion processes for implanting impurities are required to form a p-n junction, which is a basic device component. In the case of a silicon carbide (SiC) wafer, a high-temperature ion implantation and diffusion process is required to form an active layer for a power device, but in reality, it is difficult to secure equipment to stably perform the process, and also the occurrence of crystal and surface defects. It also has problems. Therefore, for the application of power devices, an epitaxy process is required for a single-layer or multi-layered epitaxial thin film on the surface of a silicon carbide (SiC) wafer. In order to use it as a specific power device, it should be possible to control a certain thickness and precise doping concentration, and to reduce defects caused in the silicon carbide (SiC) substrate during epitaxial thin film growth or to convert to other dislocation-free defects.
에피 박막 성장기술은 일반적으로 화학기상증착(CVD, Chemical Vapor Deposition) 방법을 이용한다. 반도체 공정에서 폭넓게 쓰이는 공정으로 넓은 면적에서 에피 박막의 두께 및 도핑 농도 균일성 확보 및 이의 조절이 용이하다. 이외에도 분자선 결정 성장시스템 (MBE, Molecular Beam Epitaxy), 승화 에피택시 (Sublimation Epitaxy), 액상 에피택시 (LPE, Liquid Phase Epitaxy) 등의 방법이 연구 중에 있지만, 낮은 성장 속도, 높은 백그라운드 도핑 농도, 표면 형상 저하 문제 등의 이유로 산업상 이용성이 떨어지는 단점이 있다.Epitaxial thin film growth technology generally uses a chemical vapor deposition (CVD, Chemical Vapor Deposition) method. It is a process widely used in the semiconductor process, and it is easy to secure and control the thickness and doping concentration uniformity of the epitaxial thin film over a large area. In addition, methods such as molecular beam crystal growth system (MBE, Molecular Beam Epitaxy), sublimation epitaxy, and liquid phase epitaxy (LPE) are under study, but low growth rate, high background doping concentration, and surface shape There is a disadvantage in that industrial usability is lowered for reasons such as deterioration.
탄화규소(SiC) CVD는 일반적으로 1500 내지 1600℃의 고온에서 SiH4와 C3H8을 Si와 C의 반응 가스로 진행한다. 희석 가스로 사용하는 수소는 가열된 기판 위에서 경계 확산층(boundary Layer)을 형성하게 되고 반응기 내부에서 반응 가스는 분해되어 이 층을 통해 확산하여 기판에 붙게 된다. 수소의 높은 열전도율은 기판과 반응로 내부의 온도 차이에 의한 표면 반응 가스의 역 확산을 방지하고 가스의 분해에 중요한 역할을 한다. 기판 표면에 붙은 가스는 재배열되어 에피 단결정 박막으로 성장하게 된다. Silicon carbide (SiC) CVD generally proceeds with SiH 4 and C 3 H 8 as a reaction gas of Si and C at a high temperature of 1500 to 1600 ℃. Hydrogen used as a diluent gas forms a boundary layer on the heated substrate, and the reaction gas is decomposed inside the reactor, diffuses through this layer, and adheres to the substrate. The high thermal conductivity of hydrogen prevents reverse diffusion of the surface reaction gas due to the temperature difference between the substrate and the inside of the reactor and plays an important role in decomposition of the gas. The gas attached to the substrate surface is rearranged to grow into an epitaxial single crystal thin film.
주요 반응 메커니즘은 1) 반응로 내에 반응가스의 대량 이송 (mass transport), 2) 반응가스의 반응, 3) 결정표면으로 반응물의 확산, 4) 기판 표면에 몇몇 가스종의 흡착, 5) 기판 표면 위로 흡착된 원자들의 확산, 6) 기판 표면에서 원자가 결합하거나 원자의 탈착, 7) 탈착된 가스종이나 반응에 참가하지 못한 부산물의 배기 순으로 이루어진다.The main reaction mechanisms are 1) mass transport of reaction gases in the reactor, 2) reaction of reaction gases, 3) diffusion of reactants to the crystal surface, 4) adsorption of some gas species on the substrate surface, 5) substrate surface It consists of diffusion of atoms adsorbed to the top, 6) bonding of atoms from the substrate surface or desorption of atoms, and 7) exhaust of desorbed gas species or by-products that do not participate in the reaction.
화학기상증착 (CVD, Chemical Vapor Deposition)으로 박막 형성 시 에피 공정은 reactor의 온도 상승, in-situ etching, SiC 버퍼층 성장, SiC 에피박막 성장, 냉각으로 이루어 진다(도 3).When forming a thin film by chemical vapor deposition (CVD, Chemical Vapor Deposition), the epi process consists of temperature rise of the reactor, in-situ etching, SiC buffer layer growth, SiC epitaxial thin film growth, and cooling (FIG. 3).
먼저 기판 표면의 전처리 과정을 통해서 웨이퍼 제작공정 후, 기판에 남아있는 스크래치, 가공으로 인해 발생한 손상층(damage layer)와 표면 이물질 등을 제거하여 고품질의 박막을 성장할 수 있다 (도 2 참조). 인-시추 에칭(In-situ etching)은 일반적으로 수소가스를 사용하지만 에칭 동안 기판의 Si과 C가 서로 다른 비율로 탈착하고 기판의 오프 각도와 면에 의해 에칭 후 다른 양상을 보이기 때문에 C- 또는 Si-rich 분위기에서 진행하기도 한다. Si-rich 분위기에서는 Si droplet이 기판 위에 흡착되는 것을 방지하기 위해 Cl 소스를 추가하기도 한다. 안정화 단계를 지나 실제 SiC Epitaxy 성장에서는 SiH4과 C3H8을 반응가스로 사용한다. 필요시, HCl을 추가하여 Si droplet 형성을 방지하고 에피 박막 내에 3C의 형성을 억제하기도 한다.First, through the pretreatment of the substrate surface, after the wafer manufacturing process, scratches remaining on the substrate, the damage layer and surface foreign substances generated due to processing, etc. are removed to grow a high-quality thin film (see FIG. 2). In-situ etching generally uses hydrogen gas, but since Si and C of the substrate desorb at different ratios during etching and show different aspects after etching due to the off-angle and surface of the substrate, C- or It is also carried out in a Si-rich atmosphere. In a Si-rich atmosphere, a Cl source is sometimes added to prevent Si droplets from adsorbing on the substrate. In actual SiC epitaxy growth after the stabilization stage, SiH 4 and C 3 H 8 are used as reactive gases. If necessary, HCl is added to prevent Si droplet formation and suppress the formation of 3C in the epitaxial thin film.
SiC 박막을 성장은 SiH4, C3H8이 쓰이지만 최근 염소(chlorine)을 추가로 더해주는 공정이 많이 연구되고 있다. 염소(Chlorine)은 HCl을 사용하거나 SiCl4(Tetrachlorosilane, TET), SiH2Cl2(Dichlorosilane, DCS), SiHCl3(Trichlorosilane, TCS), CHCl3, CH3SiCl3(Methyltrichlorosilane, MTS)와 같이 염소(Chlorine)를 함유한 전구체를 사용하여 주입한다. 염소(Chlorine) 사용은 Si 액적(droplet) 형성을 방지하고 단결정 박막 내에 3C의 형성을 억제하는데 효과적인 것으로 알려져 있다. 이러한 새로운 원료물질의 적용으로 고속(100㎛/hr)의 단결정 박막 성장에 성공했으며 이것 이외에도 다양한 방법으로 고속성장 연구가 진행되고 있다. 이는 SiC 소재가 전력용 반도체, 그 중에서도 초고압의 소자로의 응용이 기대되기 때문으로 100 내지 200㎛의 고품질 단결정 박막을 단기에 성장시키는 것이 가격 경쟁력에서 중요하기 때문이다.SiH 4 , C 3 H 8 are used to grow SiC thin films, but recently, a lot of research has been done on the process of adding chlorine. For chlorine, use HCl or use chlorine such as SiCl 4 (Tetrachlorosilane, TET), SiH 2 Cl 2 (Dichlorosilane, DCS), SiHCl 3 (Trichlorosilane, TCS), CHCl 3 , CH 3 SiCl 3 (Methyltrichlorosilane, MTS). (Chlorine) is injected using a precursor. It is known that the use of chlorine is effective in preventing Si droplet formation and suppressing the formation of 3C in a single crystal thin film. By applying this new raw material, we succeeded in growing a single crystal thin film at high speed (100㎛/hr), and research on high-speed growth is being conducted in various other ways besides this. This is because SiC material is expected to be applied to power semiconductors, especially ultra-high voltage devices, and growing a high-quality single crystal thin film of 100 to 200 μm in a short period of time is important for price competitiveness.
이하, 각 단계에 대하여 구체적으로 살펴본다.Hereinafter, each step will be described in detail.
본 개시 일 구현예의 탄화규소(SiC) 에피 웨이퍼의 제조방법은 반응 장치(reactor) 내에 탄화규소(SiC) 기판을 장입한 후, 상기 반응 장치 내부를 설정 온도로 승온시키는 승온 단계; 상기 승온 단계에서 상기 반응 장치 내부를 승온시키면서 행해지고, 상기 탄화규소 기판 표면을 설정 시간 동안 에칭하는 인-시튜 에칭(In-situ etching) 단계; 상기 인-시튜 에칭 단계가 끝남과 동시에 행해지는 상기 탄화규소(SiC) 기판에 버퍼층을 형성하는 버퍼층 형성 단계; 및 상기 버퍼층이 형성된 후, 설정 온도 및 설정 압력 하에서 상기 탄화규소(SiC) 기판에 에피 박막을 성장시켜 에피층을 형성하는 에피 박막 성장 단계를 포함할 수 있다.A method of manufacturing a silicon carbide (SiC) epitaxial wafer according to an exemplary embodiment of the present disclosure includes a temperature raising step of loading a silicon carbide (SiC) substrate into a reactor, and then raising the temperature inside the reactor to a set temperature; an in-situ etching step of etching the surface of the silicon carbide substrate for a set time, which is performed while heating the inside of the reaction device in the temperature raising step; a buffer layer forming step of forming a buffer layer on the silicon carbide (SiC) substrate, which is performed simultaneously with the completion of the in-situ etching step; and after the buffer layer is formed, an epitaxial thin film growth step of forming an epitaxial layer by growing an epitaxial thin film on the silicon carbide (SiC) substrate under a set temperature and set pressure.
상기 인-시튜 에칭 단계에서는 상기 반응 장치 내에 수소 또는 수소(H2)가스 및 염화수소(HCl) 가스가 함께 공급될 수 있다.In the in-situ etching step, hydrogen or hydrogen (H 2 ) gas and hydrogen chloride (HCl) gas may be supplied together in the reaction device.
상기 인-시튜 에칭 단계에서 염화수소(HCl) 가스의 유량은 10 내지 100sccm일 수 있다. 구체적으로 염화수소(HCl) 가스의 유량은 10 내지 20sccm 일 수 있다. HCl 가스 유량이 너무 많으면 에피 표면이 과다 에칭되어 스텝 번칭 발생, 표면결함 발생 증가가 있을 수 있고, HCl 가스 유량이 너무 적으면 스텝 번칭이 제거 목적을 달성하기 어려운 문제가 있을 수 있다. In the in-situ etching step, the flow rate of the hydrogen chloride (HCl) gas may be 10 to 100 sccm. Specifically, the flow rate of hydrogen chloride (HCl) gas may be 10 to 20 sccm. If the HCl gas flow rate is too high, the epi-surface may be over-etched to cause step bunching and increase the occurrence of surface defects.
상기 인-시튜 에칭 단계에서, 수소(H2) 가스 유량은 130 내지 180slm일 수 있다. 구체적으로 수소(H2) 가스 유량은 140 내지 160slm 일 수 있다. 수소 가스 유량이 너무 적거나 많으면 에피 박막의 두께 및 도핑 균일도 특성 저하 가능성이 있을 수 있다.In the in-situ etching step, a hydrogen (H 2 ) gas flow rate may be 130 to 180 slm. Specifically, the hydrogen (H 2 ) gas flow rate may be 140 to 160 slm. If the hydrogen gas flow rate is too small or too large, there may be a possibility of deterioration of the thickness and doping uniformity characteristics of the epitaxial thin film.
상기 인-시튜 에칭 단계에서, 에칭 시간은 5 내지 60분일 수 있다. 구체적으로 에칭 시간은 5 내지 30분일 수 있고, 구체적으로 5 내지 20분 일 수 있다. 에칭 시간이 너무 길어지면 스텝 번칭이 길어지거나 다수 형성되는 문제점이 있을 수 있고, 에칭 시간이 너무 짧아지면 에칭 효과가 작아져 스크래치가 남아 성장한 에피 표면에 결함을 생성하는 문제점이 있을 수 있다.In the in-situ etching step, the etching time may be 5 to 60 minutes. Specifically, the etching time may be 5 to 30 minutes, specifically 5 to 20 minutes. If the etching time is too long, there may be a problem in that step bunching is long or a plurality of steps are formed.
상기 인-시튜 에칭 단계에서, 에칭 온도는 1530 내지 1570℃일 수 있다.In the in-situ etching step, the etching temperature may be 1530 to 1570 ℃.
상기 버퍼층 형성 단계는 상기 반응 장치 내에 공정가스인 SiH4 가스, C3H8 가스 및 N2 가스를 공급하여 상기 탄화규소(SiC) 기판에 버퍼층을 형성하는 단계 일 수 있다.The step of forming the buffer layer may be a step of forming a buffer layer on the silicon carbide (SiC) substrate by supplying process gases such as SiH 4 gas, C 3 H 8 gas, and N 2 gas to the reaction apparatus.
버퍼는 에피가 처음 형성되는 층이기 때문에 소스 유입시 발생할 수 있는 2D 핵화 (neucleation) 형성을 억제해야 한다. 따라서, 상기 버퍼층 형성 단계에서 SiH4 가스는 유량이 0초과 15 sccm 이하이고, 상기 C3H8 가스는 0초과 5 sccm 이하이며, 상기 N2 가스는 0초과 3 sccm이하일 수 있다.Since the buffer is the first layer on which the epitaxial layer is formed, it is necessary to suppress the formation of 2D nucleation that may occur when the source is introduced. Accordingly, in the buffer layer forming step, the flow rate of the SiH 4 gas is greater than 0 and less than 15 sccm, the C 3 H 8 gas is greater than 0 and less than or equal to 5 sccm, and the N 2 gas may be greater than 0 and less than or equal to 3 sccm.
상기 에피 박막 성장 단계는 공정 가스로서 SiH4 가스와 C3H8 가스를 사용하여 상기 탄화규소(SiC) 기판에 에피 박막을 성장시키는 단계일 수 있다.The step of growing the epitaxial thin film may be a step of growing the epitaxial thin film on the silicon carbide (SiC) substrate using SiH 4 gas and C 3 H 8 gas as process gases.
상기 에피 박막 성장 단계에서 Cl/Si 유량비의 범위는 에피 박막의 성장 속도, 및 Si 액적 (Droplet)과 관련된다. 즉, 에피 박막 성장 온도가 고온인 경우 Si가 서로 결합하여 Si 액적이 발생되고, 이는 에피 성장에 사용되지 않기 때문에 에피 박막 성장 속도가 느려지고, Si 액적이 기판에 흡착되면 결함 발생 요인이 될 수 있기 때문에, Cl/Si는 유량비가 2 내지 3일 수 있다. 유량비가 너무 작거나, 큰 경우에는 에피 표면에 결함이 발생될 수 있다.In the epitaxial thin film growth step, the range of the Cl/Si flow rate ratio is related to the growth rate of the epitaxial thin film and Si droplets. That is, when the epitaxial thin film growth temperature is high, Si bonds with each other to generate Si droplets, which are not used for epitaxial growth, so the epitaxial thin film growth rate is slowed, and when Si droplets are adsorbed to the substrate, it can become a defect generation factor. Therefore, Cl/Si may have a flow ratio of 2-3. If the flow ratio is too small or too large, a defect may occur on the epi surface.
상기 에피 박막 성장 단계에서, Si/H는 유량비가 0.0004 내지 0.0006일 수 있다.In the epitaxial thin film growth step, Si/H may have a flow ratio of 0.0004 to 0.0006.
상기 에피 박막 성장 단계에서, 압력은 다양한 압력으로 적용 가능하다. 그러나, 에피 성장 단계에서 압력은 에피층의 두께 및 도핑 균일도와 관련된 변수 이므로, 수소 유량, 반응 장치 내부 온도에 따라 최적화 할 수 있는 100 내지 150mbar 범위의 압력일 수 있다.In the epitaxial thin film growth step, a pressure may be applied to various pressures. However, since the pressure in the epitaxial growth step is a variable related to the thickness of the epitaxial layer and the doping uniformity, it may be a pressure in the range of 100 to 150 mbar, which can be optimized according to the hydrogen flow rate and the temperature inside the reactor.
상기 에피 박막 성장 단계에서, 에피 박막 표면 결함인 피트 (pit)를 감소시키기 위하여 온도는 1500 내지 1600℃일 수 있다. In the epitaxial thin film growth step, the temperature may be 1500 to 1600 °C in order to reduce pits, which are surface defects of the epitaxial thin film.
본 개시 일 구현예의 상기 제조방법에 의해 제조된 탄화규소(SiC) 에피 웨이퍼는 탄화규소(SiC) 기판 상에 형성된 SiC 에피층을 포함할 수 있고, 표면의 평균 조도가 0.1 내지 10nm일 수 있다. 구체적으로 표면의 평균 조도는 0.1 내지 2nm 일 수 있다. 표면 조도가 너무 높으면 소자 제조시 소자 특성 저하이 있을 수 있다. The silicon carbide (SiC) epitaxial wafer manufactured by the manufacturing method of the embodiment of the present disclosure may include a SiC epitaxial layer formed on a silicon carbide (SiC) substrate, and the average roughness of the surface may be 0.1 to 10 nm. Specifically, the average roughness of the surface may be 0.1 to 2 nm. If the surface roughness is too high, there may be deterioration of device characteristics during device manufacturing.
상기 탄화규소(SiC) 에피 웨이퍼는 표면에 단위 면적당 스텝 번칭 밀도가 0 내지 500개/cm 일 수 있다. The silicon carbide (SiC) epitaxial wafer may have a step bunching density of 0 to 500 pieces/cm per unit area on the surface.
상기 탄화규소(SiC) 에피 웨이퍼는 표면에 형성된 스텝 번칭 평균 길이가 0 내지 1mm일 수 있다.The silicon carbide (SiC) epitaxial wafer may have an average length of step bunching formed on a surface of 0 to 1 mm.
상기 탄화규소(SiC) 에피 웨이퍼는 표면에 단위 면적당 스텝 번칭 깊이가 0 내지 10nm일 수 있다. 구체적으로 스텝 번칭 깊이는 0 내지 5nm일 수 있다.The silicon carbide (SiC) epitaxial wafer may have a step bunching depth of 0 to 10 nm per unit area on the surface. Specifically, the step bunching depth may be 0 to 5 nm.
상기 탄화규소(SiC) 에피 웨이퍼의 C/Si 비는 0.9 내지 1.1일 수 있다.A C/Si ratio of the silicon carbide (SiC) epitaxial wafer may be 0.9 to 1.1.
이하에서는 실시예를 통하여 본 발명을 보다 상세하게 설명한다. 그러나, 이러한 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명이 여기에 한정되는 것은 아니다.Hereinafter, the present invention will be described in more detail through examples. However, these examples are for illustrative purposes only, and the present invention is not limited thereto.
실험예 - 인-시추 에칭 (in-situ etching) 시간 최적화Experimental Example - Optimization of in-situ etching time
기존 인-시추 에칭은 수소가스 분위기에서 10 내지 20분정도 진행하는 것이 일반적이었다. 본 개시에서는 인-시추 에칭 단계의 시간을 기존 시간 보다 길게 진행하는 경우 에피 표면에 미치는 영향을 알아보았다. Conventional in-situ etching was generally performed for about 10 to 20 minutes in a hydrogen gas atmosphere. In the present disclosure, when the time of the in-situ etching step is longer than the conventional time, the effect on the epi-surface was investigated.
인-시추 에칭을 수소가스 분위기(150slm)에서 각각 30분, 60분으로 진행하고, 이후 에피 박막을 약 10㎛로 성장시켜 그 표면을 관찰하였고, 그 결과를 각각 도 4(a) 내지 (d)에 나타내었다.In-situ etching was performed in a hydrogen gas atmosphere (150 slm) for 30 minutes and 60 minutes, respectively, and then the epitaxial thin film was grown to about 10 μm and the surface was observed, and the results are shown in FIGS. 4(a) to (d), respectively. ) is shown.
30분 에칭 결과인 도 4(a), 60분 에칭 결과인 도 4(c)와 30분 에칭 결과인 도 4(b), 60분 에칭 결과인 도 4(d)를 비교하면, 기판의 스크래치는 에피 성장 후 없어지거나 스크래치에서 에피 표면결함이 발생하지 않았음을 알 수 있었다. 이는 스크래치가 생성된 손상층이 수소 에칭을 통하여 제거되어 결함의 원인을 제공하지 않았기 때문이다. 4(a), which is a result of 30-minute etching, Fig. 4(c), which is a result of etching for 60 minutes, Fig. 4(b), which is a result of 30-minute etching, and Fig. 4(d), which is a result of etching for 60 minutes It was found that there was no disappearance after epi-growth or no epi-surface defects occurred in the scratch. This is because the scratched damage layer was removed through hydrogen etching and did not provide a cause of the defect.
그러나, 깊은 스크래치는 미세하게 잔존하거나 스텝 번칭 (step-bunching)이 생성되었음을 알 수 있고, 에칭 시간이 더 길어 질수록 번칭의 길이가 길어짐을 알 수 있었다. 30분 에칭한 결과 스텝 번칭 길이는 100㎛ 이하로 형성되었으나, 60분 에칭한 결과 스텝 번칭 길이가 100㎛를 초과하여 수백 ㎛로 형성되었음을 알 수 있었다.However, it can be seen that the deep scratches remain fine or step-bunching is generated, and the length of the bunching increases as the etching time becomes longer. As a result of etching for 30 minutes, the step bunching length was formed to be less than 100 μm, but as a result of etching for 60 minutes, it was found that the step bunching length exceeded 100 μm and was formed to be several hundred μm.
이에 스크래치 제거를 위하여 에칭 시간 증가에 따라 발생하는 스텝번칭을 최소화할 필요가 있음을 알 수 있었다.Accordingly, it was found that it is necessary to minimize step bunching that occurs as the etching time increases for scratch removal.
실험예 - 인-시추 에칭 (in-situ etching)의 시간 및 HCl 유량 최적화Experimental Example - Optimization of time and HCl flow rate of in-situ etching
상기 인-시추 에칭 시간 비교 실험으로부터 알 수 있듯이, 에칭 시간을 증가 시키면, 스크래치에 의한 에피 표면의 결함은 줄어들지만, 스텝 번칭이 발생하는 것을 확인할 수 있었다. As can be seen from the in-situ etching time comparison experiment, when the etching time was increased, it was confirmed that the defects on the epi-surface due to scratches were reduced, but step bunching occurred.
스텝 번칭 역시 소자 제작시 성능 저하의 원인이 될 수 있기 때문에 제어가 필요하다. 이에 에칭 시간을 무리하게 늘리지 않으면서 스크래치가 존재하는 손상층을 제거하는 공정 최적화를 실험하였다.Step bunching also needs to be controlled because it can cause performance degradation during device fabrication. Therefore, an experiment was performed to optimize the process of removing the damaged layer with scratches without excessively increasing the etching time.
HCl은 일반적으로 에피 성장 공정에서 Si 액적(droplet)을 억제하기 위하여 사용하는 기체인데, HCl을 인-시추 에칭(in-situ etching) 공정에 사용하는 것을 실험하여 그 효과를 살펴보았다. 도 5는 HCl 20 sccm을 추가하여 10분간 인-시추 에칭(in-situ etching)한 에피 표면 사진으로, 에피 성장 후 표면에 스크래치가 제거되거나, 스크래치로부터 에피 표면 결함이 발생하지 않은 것을 확인할 수 있었고, 스텝 번칭역시 발생하지 않음을 확인할 수 있었다.HCl is a gas generally used to suppress Si droplets in the epitaxial growth process, and the effect of HCl used in an in-situ etching process was tested and the effect was investigated. 5 is a photograph of the epi-surface etched in-situ by adding 20 sccm of HCl for 10 minutes. It was confirmed that scratches on the surface after epitaxial growth or epi-surface defects did not occur from the scratches. , it was confirmed that step bunching did not occur either.
도 6은 H2(150slm)와 HCl(20 sccm)을 모두 사용하여 10분간 에칭하고 그 표면 조도가 스텝번칭 깊이를 측정하여 도시한 것이다. 그 결과 표면 조도는 1.0nm, 스텝번칭은 5nm로 양호한 표면 상태를 보였다.6 is a view showing the surface roughness of etching using both H 2 (150 slm) and HCl (20 sccm) for 10 minutes and measuring the step bunching depth. As a result, the surface roughness was 1.0 nm and the step bunching was 5 nm, showing good surface condition.
본 발명은 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.The present invention is not limited to the embodiments, but can be manufactured in various different forms, and those of ordinary skill in the art to which the present invention pertains can use other specific forms without changing the technical spirit or essential features of the present invention. It will be appreciated that this may be practiced. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.
Claims (16)
상기 승온 단계에서 상기 반응 장치 내부를 승온시키면서 행해지고, 상기 탄화규소 기판 표면을 설정 시간 동안 에칭하는 인-시튜 에칭(In-situ etching) 단계,
상기 인-시튜 에칭 단계가 끝남과 동시에 행해지는 상기 탄화규소(SiC) 기판에 버퍼층을 형성하는 버퍼층 형성 단계, 및
상기 버퍼층이 형성된 후, 설정 온도 및 설정 압력 하에서 상기 탄화규소(SiC) 기판에 에피 박막을 성장시켜 에피층을 형성하는 에피 박막 성장 단계를 포함하고,
상기 인-시튜 에칭 단계에서는 상기 반응 장치 내에 수소(H2)가스 및 염화수소(HCl) 가스가 함께 공급되고,
상기 인-시튜 에칭 단계에서 염화수소(HCl) 가스의 유량은 10 내지 100sccm이고,
상기 인-시튜 에칭 단계에서, 수소(H2) 가스 유량은 130 내지 180slm인, 탄화규소(SiC) 에피 웨이퍼의 제조방법.After loading a silicon carbide (SiC) substrate in a reactor (reactor), a temperature raising step of raising the temperature inside the reactor to a set temperature;
An in-situ etching step of etching the silicon carbide substrate surface for a set time, which is performed while heating the inside of the reaction device in the temperature raising step;
a buffer layer forming step of forming a buffer layer on the silicon carbide (SiC) substrate, which is performed simultaneously with the completion of the in-situ etching step; and
After the buffer layer is formed, an epitaxial thin film growth step of forming an epitaxial layer by growing an epitaxial thin film on the silicon carbide (SiC) substrate under a set temperature and set pressure;
In the in-situ etching step, hydrogen (H 2 ) gas and hydrogen chloride (HCl) gas are supplied together in the reaction device,
The flow rate of hydrogen chloride (HCl) gas in the in-situ etching step is 10 to 100 sccm,
In the in-situ etching step, the hydrogen (H 2 ) gas flow rate is 130 to 180 slm, a method of manufacturing a silicon carbide (SiC) epitaxial wafer.
상기 인-시튜 에칭 단계에서, 에칭 시간은 5 내지 60분인, 탄화규소(SiC) 에피 웨이퍼의 제조방법.7. The method of claim 6
In the in-situ etching step, the etching time is 5 to 60 minutes, a method of manufacturing a silicon carbide (SiC) epitaxial wafer.
상기 인-시튜 에칭 단계에서, 에칭 온도는 1530 내지 1570℃인, 탄화규소(SiC) 에피 웨이퍼의 제조방법.7. The method of claim 6
In the in-situ etching step, the etching temperature is 1530 to 1570 ℃, a method of manufacturing a silicon carbide (SiC) epitaxial wafer.
상기 버퍼층 형성 단계는 상기 반응 장치 내에 공정가스인 SiH4 가스, C3H8 가스 및 N2 가스를 공급하여 상기 탄화규소(SiC) 기판에 버퍼층을 형성하는 것인, 탄화규소(SiC) 에피 웨이퍼의 제조방법.7. The method of claim 6
The buffer layer forming step is to form a buffer layer on the silicon carbide (SiC) substrate by supplying the process gases, SiH 4 gas, C 3 H 8 gas and N 2 gas, into the reaction device, a silicon carbide (SiC) epitaxial wafer. manufacturing method.
상기 SiH4 가스는 유량이 15 sccm 이하이고,
상기 C3H8 가스는 5 sccm 이하이며,
상기 N2 가스는 3 sccm이하인, 탄화규소(SiC) 에피 웨이퍼의 제조방법.11. The method of claim 10,
The SiH 4 gas has a flow rate of 15 sccm or less,
The C 3 H 8 gas is 5 sccm or less,
The N 2 gas is 3 sccm or less, a method of manufacturing a silicon carbide (SiC) epitaxial wafer.
상기 에피 박막 성장 단계는 공정 가스로서 SiH4 가스와 C3H8 가스를 사용하여 상기 탄화규소(SiC) 기판에 에피 박막을 성장시키는 것인, 탄화규소(SiC) 에피 웨이퍼의 제조방법.7. The method of claim 6,
The epitaxial thin film growth step is to grow the epitaxial thin film on the silicon carbide (SiC) substrate using SiH 4 gas and C 3 H 8 gas as process gases, a method of manufacturing a silicon carbide (SiC) epitaxial wafer.
상기 에피 박막 성장 단계에서 Cl/Si는 유량비가 2 내지 3인, 탄화규소(SiC) 에피 웨이퍼의 제조방법.7. The method of claim 6,
In the epitaxial thin film growth step, Cl / Si has a flow ratio of 2 to 3, a method of manufacturing a silicon carbide (SiC) epitaxial wafer.
상기 에피 박막 성장 단계에서, Si/H는 유량비가 0.0004 내지 0.0006인, 탄화규소(SiC) 에피 웨이퍼의 제조방법.7. The method of claim 6,
In the epitaxial thin film growth step, Si / H is a flow ratio of 0.0004 to 0.0006, a method of manufacturing a silicon carbide (SiC) epitaxial wafer.
상기 에피 박막 성장 단계에서, 압력은 100 내지 150mbar인, 탄화규소(SiC) 에피 웨이퍼의 제조방법.7. The method of claim 6,
In the epitaxial thin film growth step, the pressure is 100 to 150 mbar, a method of manufacturing a silicon carbide (SiC) epitaxial wafer.
상기 에피 박막 성장 단계에서, 온도는 1500 내지 1600℃인, 탄화규소(SiC) 에피 웨이퍼의 제조방법.
7. The method of claim 6,
In the epitaxial thin film growth step, the temperature is 1500 to 1600 ℃, a method of manufacturing a silicon carbide (SiC) epitaxial wafer.
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