KR102396997B1 - 서플라이 레귤레이션 루프를 이용한 발진기 및 발진기의 동작 방법 - Google Patents

서플라이 레귤레이션 루프를 이용한 발진기 및 발진기의 동작 방법 Download PDF

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Abstract

서플라이 레귤레이션 루프를 이용한 발진기 및 발진기의 동작 방법이 개시된다. 개시된 발진기는 전원 전압으로부터 복수의 기준 전압들을 생성하는 기준 전압 발생기, 기준 전압 발생기에서 생성된 제1 기준 전압을 입력 받는 제1 연산 증폭기 및 제1 연산 증폭기의 출력단에 연결되는 트랜지스터를 포함하는 서플라이 레귤레이션 루프 회로, 트랜지스터에 흐르는 전류에 기초하여 결정되는 입력 전압 및 기준 전압 발생기로부터의 제2 기준 전압을 이용하여 클럭 신호를 생성하는 주파수 고정 루프 회로를 포함한다. 제1 연산 증폭기는 제1 기준 전압 및 트랜지스터로부터의 네거티브 피드백을 수신하는 입력단 및 전원 전압의 노이즈에 독립적인 출력 전압을 생성하는 출력단을 포함한다.

Description

서플라이 레귤레이션 루프를 이용한 발진기 및 발진기의 동작 방법{OSCILLATOR USING SUPPLY REGULATION LOOP AND OPERATING METHOD FOR THE OSCILLATOR}
아래 실시예들은 서플라이 레귤레이션 루프를 이용한 발진기 및 발진기의 동작 방법에 관한 것이다.
발진기(oscillator)는 일정한 주파수를 갖는 클럭 신호를 발생하는 회로로서, 다양한 전자 장치에 사용된다. 이러한 클럭 신호는 다른 내부 회로의 동작에 영향을 미치므로, 높은 안정도를 가져야 한다. 다만, 회로 배치(circuit layout), 공정 편차, 온도 변화 및 전원 전압의 변화에 따라 허용 오차를 벗어나는 주파수가 생성되는 경우가 발생할 수 있다.
일실시예에 따른 발진기는 전원 전압으로부터 복수의 기준 전압들을 생성하는 기준 전압 발생기; 상기 기준 전압 발생기에서 생성된 제1 기준 전압을 입력 받는 제1 연산 증폭기 및 상기 제1 연산 증폭기의 출력단에 연결되는 트랜지스터를 포함하는 서플라이 레귤레이션 루프 회로; 및 상기 트랜지스터에 흐르는 전류에 기초하여 결정되는 입력 전압 및 상기 기준 전압 발생기로부터의 제2 기준 전압을 이용하여 클럭 신호를 생성하는 주파수 고정 루프 회로를 포함하고, 상기 제1 연산 증폭기는 상기 제1 기준 전압 및 상기 트랜지스터로부터의 네거티브 피드백을 수신하는 입력단 및 상기 전원 전압의 노이즈에 독립적인 출력 전압을 생성하는 출력단을 포함한다.
일실시예에 따른 발진기에서 상기 제1 연산 증폭기의 출력단에서 생성된 출력 전압은 상기 트랜지스터의 게이트단으로 제공되고, 상기 전원 전압은 상기 트랜지스터의 소스단으로 제공되고, 상기 트랜지스터의 드레인 전압은 상기 제1 연산 증폭기의 입력단으로 피드백될 수 있다.
일실시예에 따른 발진기에서 상기 트랜지스터의 게이트단으로 제공되는 출력 전압이 상승하는 경우, 상기 트랜지스터에 흐르는 전류의 크기가 감소할 수 있다.
일실시예에 따른 발진기에서 상기 입력 전압은 상기 전류가 흐르는 스위치 저항에서 발생하는 전압 강하 및 상기 트랜지스터의 드레인 전압에 기초하여 결정될 수 있다.
일실시예에 따른 발진기에서 상기 주파수 고정 루프 회로는 상기 제2 기준 전압 및 상기 입력 전압을 수신하는 입력단 및 전압 제어 발진기에 연결되는 출력단을 포함하는 제2 연산 증폭기; 및 상기 제2 연산 증폭기의 출력단에서 출력된 조절 전압에 기초하여 상기 클럭 신호를 생성하는 전압 제어 발진기를 포함할 수 있다.
일실시예에 따른 발진기에서 상기 클럭 신호에 기초하여 충전 또는 방전되는 스위치 커패시터는 상기 전류가 흐르는 스위치 저항과 직렬로 연결될 수 있다.
일실시예에 따른 발진기는 상기 출력 전압 및 상기 기준 전압 발생기로부터 입력된 제3 기준 전압에 기초하여 바이어스 전압을 생성하여 상기 발진기에 포함된 제1 연산 증폭기 및 제2 연산 증폭기로 제공하는 셀프 바이어싱 회로를 더 포함할 수 있다.
일실시예에 따른 발진기에서 상기 셀프 바이어싱 회로는 상기 발진기의 초기 상태에서 입력되는 제3 기준 전압을 이용하여 상기 바이어스 전압을 미리 결정된 기준 값보다 낮게 결정하는 스타트업 회로를 포함할 수 있다.
일실시예에 따른 발진기에서 상기 스타트업 회로는 상기 제2 연산 증폭기의 대역폭이 상기 발진기의 정상 상태보다 상기 초기 상태에서 넓도록 상기 바이어스 전압을 결정할 수 있다.
일실시예에 따른 발진기에서 상기 스타트업 회로는 상기 발진기의 정상 상태에서 입력되는 제3 기준 전압에 의해 동작이 종료되고, 상기 발진기의 정상 상태에서 상기 바이어스 전압은 상기 제1 연산 증폭기에서 출력되는 출력 전압에 대응될 수 있다.
일실시예에 따른 발진기에서 상기 기준 전압 발생기에서 생성된 제1 기준 전압은 상기 주파수 고정 루프 회로로 제공되는 제2 기준 전압보다 크게 결정될 수 있다.
일실시예에 따른 발진기에서 상기 전류가 흐르는 스위치 저항 및 상기 스위치 저항과 직렬로 연결된 스위치 커패시터는 온도 변화에 보상될 수 있다.
일실시예에 따른 발진기에서 상기 서플라이 레귤레이션 루프 회로의 대역폭은 상기 주파수 고정 루프 회로의 대역폭보다 크게 설정될 수 있다.
일실시예에 따른 발진기의 동작 방법은 전원 전압으로부터 복수의 기준 전압들을 생성하는 단계; 상기 복수의 기준 전압들 중 어느 하나인 제1 기준 전압 및 트랜지스터로부터의 네거티브 피드백을 이용하여 상기 전원 전압의 노이즈에 독립적인 출력 전압을 생성하는 단계; 상기 트랜지스터에 흐르는 전류에 기초하여 결정되는 입력 전압 및 상기 복수의 기준 전압들 중 어느 하나인 제2 기준 전압을 이용하여 클럭 신호를 생성하는 단계를 포함한다.
도 1은 일실시예에 따른 발진기를 나타낸 블록도이다.
도 2는 일실시예에 따른 발진기를 나타낸 회로도이다.
도 3은 일실시예에 따른 셀프 바이어싱 회로를 나타낸 회로도이다.
도 4는 일실시예에 따라 클럭 신호의 생성 과정을 설명하기 위한 타이밍도이다.
도 5는 일실시예에 따라 기준 전압 발생기를 나타낸 회로도이다.
도 6은 일실시예에 따라 스위치 저항을 나타낸 회로도이다.
도 7은 일실시예에 따라 스위치 커패시터를 나타낸 회로도이다.
도 8은 일실시예에 따라 전압 조절 발진기를 나타낸 회로도이다.
도 9는 일실시예에 따른 발진기의 동작 방법을 나타낸 흐름도이다.
실시예들에 대한 특정한 구조적 또는 기능적 설명들은 단지 예시를 위한 목적으로 개시된 것으로서, 다양한 형태로 변경되어 실시될 수 있다. 따라서, 실시예들은 특정한 개시형태로 한정되는 것이 아니며, 본 명세서의 범위는 기술적 사상에 포함되는 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 이런 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 해석되어야 한다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 해당 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 아래의 특정한 구조적 내지 기능적 설명들은 단지 실시예들을 설명하기 위한 목적으로 예시된 것으로, 실시예의 범위가 본문에 설명된 내용에 한정되는 것으로 해석되어서는 안된다. 관련 기술 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타내며, 공지된 기능 및 구조는 생략하도록 한다.
도 1은 일실시예에 따른 발진기를 나타낸 블록도이다.
도 1을 참조하면, 일실시예에 따른 발진기(oscillator)(100)는 기준 전압 발생기(reference voltage generator)(110), 셀프 바이어싱 회로(self biasing circuit)(120), 서플라이 레귤레이션 루프 회로(supply regulation loop circuit)(130) 및 주파수 고정 루프 회로(frequency locked loop circuit)(140)를 포함한다.
발진기(100)는 클럭 신호를 생성하는 장치로서, 예를 들어, RC 발진기(resistor-capacitor oscillator)를 포함할 수 있다. 발진기(100)가 높은 주파수 안정도로 클럭 신호를 생성하는 것이 중요하며, 본 명세서에서는 이러한 안정도 특성을 위해 도 1에 도시된 구조의 발진기(100)가 제안된다.
기준 전압 발생기(110)는 전원 전압 VDD로부터 복수의 기준 전압들 VH, VR1, VR2를 생성한다. 기준 전압 발생기(110)에서 생성된 복수의 기준 전압들 VH, VR1, VR2는 셀프 바이어싱 회로(120), 서플라이 레귤레이션 루프 회로(130) 및 주파수 고정 루프 회로(140)로 각각 제공될 수 있다.
셀프 바이어싱 회로(120)는 기준 전압 발생기(110)로부터의 기준 전압 VH 및 서플라이 레귤레이션 루프 회로(130)로부터의 전압 VP에 기초하여 바이어스 전압 VB을 생성할 수 있다. 셀프 바이어싱 회로(120)는 바이어스 전압 VB를 발진기(100)에 포함된 연산 증폭기들(Operational Amplifiers)로 제공할 수 있다. 예를 들어, 셀프 바이어싱 회로(120)는 서플라이 레귤레이션 루프 회로(130) 및 주파수 고정 루프 회로(140)에 포함된 각 연산 증폭기로 바이어스 전압 VB를 제공할 수 있다.
서플라이 레귤레이션 루프 회로(130)는 기준 전압 발생기(110)로부터의 기준 전압 VR1, 셀프 바이어싱 회로(120)로부터의 바이어스 전압 VB 및 네거티브 피드백으로 인한 전압 VD1(도면 미도시)을 이용하여 전압 VP를 생성할 수 있다. 여기서, 전압 VD1은 피드백 루프로 인해 전원 전압 VDD의 노이즈(예컨대, 리플(ripple) 등)에 영향을 받지 않는 독립적인 특성을 가질 수 있다. 전압 VD1이 전원 전압 VDD의 노이즈에 영향을 받지 않음에 따라 정상 상태에서의 전압 VP, 전류 IA도 전원 전압 VDD의 노이즈에 영향을 받지 않게 될 수 있다. 여기서, 전원 전압 VDD의 노이즈에 영향을 받지 않는 독립적인 특성은 전원 전압 VDD의 노이즈로부터 받는 영향이 미리 결정된 기준치 이하인 것을 의미할 수 있다. 예를 들어, 서플라이 레귤레이션 루프 회로(130)는 LDO 레귤레이터(Low Drop Out regulator)일 수 있다.
또한, 서플라이 레귤레이션 루프 회로(130)는 피드백 제어로 안정적인 전류 IA를 생성할 수 있다. 다시 말해, 전류 IA도 VD1와 마찬가지로 전원 전압 VDD의 노이즈에 독립적인 특성을 가질 수 있다.
주파수 고정 루프 회로(140)는 전류 IA에 기초하여 결정되는 전압 VD2, 기준 전압 발생기(110)로부터의 기준 전압 VR2 및 셀프 바이어싱 회로(120)로부터의 바이어스 전압 VB를 이용하여 클럭 신호 CK1, CK2를 생성할 수 있다. 주파수 고정 루프 회로(140)에서 생성된 클럭 신호 CK1, CK2는 전원 전압 VDD의 노이즈 및 발진기(100)에 포함된 연산 증폭기의 오프셋 전압 VOS(도면 미도시)에 강인한 특성을 가질 수 있다. 주파수 고정 루프(140)에서 생성된 클럭 신호 CK1, CK2는 기준 전압 발생기(110)로 입력되어 사용될 수 있다.
설명의 편의를 위해, 아래에서 기준 전압 발생기(110)에서 생성된 기준 전압 VR1을 제1 기준 전압으로, 기준 전압 VR2를 제2 기준 전압으로 기준 전압 VH를 제3 기준 전압으로 지칭할 수 있다. 또한, 전압 VD1를 제1 입력 전압으로, 전압 VD2을 제2 입력 전압으로, 전압 VP를 출력 전압으로 지칭할 수 있다.
이하, 첨부된 도면들을 참조하여 발진기(100)의 구성 및 동작을 설명한다.
도 2는 일실시예에 따른 발진기를 나타낸 회로도이다.
도 2를 참조하면, 일실시예에 따른 발진기(100)는 기준 전압 발생기(110), 셀프 바이어싱 회로(120), 서플라이 레귤레이션 루프 회로(130) 및 주파수 고정 루프 회로(140)를 포함할 수 있다.
기준 전압 발생기(110)는 전원 전압 VDD를 이용하여 복수의 기준 전압들 VH, VR1, VR2을 생성한다.
셀프 바이어싱 회로(120)는 발진기(100)의 초기 상태 동작을 위한 스타트업 회로(start-up circuit)를 포함할 수 있다. 스타트업 회로는 초기 상태에서 바이어스 전압 VB를 결정할 수 있다. 스타트업 회로는 초기 상태에서 제2 연산 증폭기(Amp2)의 대역폭을 정상 상태보다 넓게 함으로써, 발진기(100)에서 출력되는 클럭 신호의 주파수를 고정(lock)시키는 데 소요되는 시간을 줄일 수 있다. 스타트업 회로는 발진기(100)의 정상 상태에서는 동작을 종료할 수 있다.
서플라이 레귤레이션 루프 회로(130)는 제1 연산 증폭기(Amp1) 및 트랜지스터 M1을 포함한다. 제1 연산 증폭기(Amp1)는 제1 기준 전압 VR1 및 제1 입력 전압 VD1을 입력단으로 수신하여 전압 VP를 제1 출력단에서 출력할 수 있다. 예를 들어, 제1 연산 증폭기(Amp1)는 제1 기준 전압 VR1을 제1 입력단으로 수신하고, 제1 입력 전압 VD1을 제2 입력단으로 수신할 수 있다. 제1 연산 증폭기(Amp1)의 제1 출력단은 트랜지스터 M1의 게이트단에 연결될 수 있다.
트랜지스터 M1은 P형 트랜지스터로서, 게이트단에 인가되는 전압이 작을수록 트랜지스터 M1에 흐르는 전류 IA는 증가할 수 있다. 트랜지스터 M1의 소스단은 전원 전압 VDD에 연결되고, 드레인단은 제1 연산 증폭기(Amp1)의 제2 입력단에 연결될 수 있다. 트랜지스터 M1의 드레인 전압이 제1 연산 증폭기(Amp1)의 제2 입력단으로 피드백될 수 있다.
예를 들어, 기준 전압 발생기(110)로부터 수신되는 제1 기준 전압 VR1이 일정하다고 가정할 때 제1 입력 전압 VD1이 제1 기준 전압 VR1보다 크게 되는 경우, 제1 연산 증폭기(Amp1)의 제1 출력단에서 출력되는 전압 VP의 크기가 증가할 수 있다. 그리고, 전압 VP의 크기 증가로 트랜지스터 M1에 흐르는 전류 IA는 감소하고, 트랜지스터 M1의 드레인 전압 VD1(즉, 제1 입력 전압 V-)이 감소할 수 있다. 다시 말해, 제1 입력 전압 VD1이 제1 기준 전압 VR1보다 크게 되는 현상이 억제될 수 있다.
반대로, 제1 입력 전압 VD1이 제1 기준 전압 VR1보다 작게 되는 경우, 제1 연산 증폭기(Amp1)의 제1 출력단에서 출력되는 전압 VP의 크기가 감소할 수 있다. 그리고, 전압 VP의 크기 감소로 트랜지스터 M1에 흐르는 전류 IA는 증가하고, 트랜지스터 M1의 드레인 전압 VD1은 증가할 수 있다. 다시 말해, 제1 입력 전압 VD1이 제1 기준 전압 VR1보다 작게 되는 현상이 억제될 수 있다.
이와 같이, 서플라이 레귤레이션 루프 회로(130)는 네거티브 피드백을 통해 전원 전압 VDD의 노이즈에 독립적인 전압 VD1을 생성할 수 있으며, 전류 IA도 전원 전압 VDD의 노이즈에 독립적인 특성을 가질 수 있다. 네거티브 피드백을 통해 전압 VD1이 일정한 전압으로 안정되면(다시 말해, 정상 상태), 전압 VP도 마찬가지로 전원 전압 VDD의 노이즈에 독립적인 특성을 가질 수 있다.
주파수 고정 루프 회로(140)는 제2 연산 증폭기(Amp2), 전압 제어 발진기(VCO; Voltage Controlled Oscillator), 스위치 저항 RSW 및 스위치 커패시터 CSW를 포함할 수 있다.
제2 연산 증폭기(Amp2)는 제2 기준 전압 VR2 및 제2 입력 전압 VD2를 입력단으로 수신하여 조절 전압 VC를 제2 출력단에서 출력할 수 있다. 예를 들어, 제2 연산 증폭기(Amp2)는 제2 기준 전압 VR2를 제3 입력단으로 수신하고, 제2 입력 전압 VD2를 제4 입력단으로 수신할 수 있다. 제2 연산 증폭기(Amp2)의 제2 출력단은 전압 제어 발진기에 연결될 수 있다.
제2 입력 전압 VD2는 트랜지스터 M1의 드레인 전압 VD1 및 스위치 저항 RSW에서 발생하는 전압 강하에 기초하여 결정될 수 있다. 예를 들어, 제2 입력 전압 VD2는 아래와 같이 결정될 수 있다.
Figure 112017062594402-pat00001
전압 제어 발진기(VCO)는 제2 연산 증폭기(Amp2)의 제2 출력단으로부터 출력된 조절 전압 VC에 기초하여 클럭 신호 CK1, CK2를 생성할 수 있다. 클럭 신호 CK1, CK2는 동일한 주파수(예컨대, 32.6kHz)를 가지는 신호로서 위상차가 180도일 수 있다. 클럭 신호 CK1, CK2는 대응하는 스위치를 온/오프(on/off)시킴으로써, 스위치 커패시터 CSW를 주기적으로 충전 및 방전시킬 수 있다.
예를 들어, 클럭 신호 CK1에 대응하는 스위치가 온되고, 클럭 신호 CK2에 대응하는 스위치가 오프되는 경우, 스위치 커패시터 CSW는 충전될 수 있다. 반대로, 클럭 신호 CK1에 대응하는 스위치가 오프되고, 클럭 신호 CK2에 대응하는 스위치가 온되는 경우, 스위치 커패시터 CSW는 방전될 수 있다.
또한, 클럭 신호 CK1, CK2는 기준 전압 발생기(110)로 제공되어 기준 전압들을 생성하는 데에도 이용될 수 있다.
도 2에 도시된 전류 IA는 아래와 같이 표현될 수 있다.
Figure 112017062594402-pat00002
위의 수학식 2에서, VOS는 제1 연산 증폭기(Amp1) 및 제2 연산 증폭기(Amp2)의 오프셋 전압을 나타낸다.
위의 수학식 2에서 확인할 수 있듯이 전류 IA에서 오프셋 전압 VOS가 소거되기 때문에, 전류 IA는 오프셋 전압 VOS로부터 독립적인 특성을 가질 수 있다. 또한, 앞서 설명한 것처럼, 제1 입력 전압 VD1, 제2 입력 전압 VD2이 전원 전압 VDD에 독립적인 특성을 가지기 때문에, 전류 IA는 전원 전압 VDD에도 독립적인 특성을 가질 수 있다. 따라서, 오프셋 전압 VOS 및 전원 전압 VDD 모두에 독립적인 특성을 가지는 전류 IA를 통해, 클럭 신호 CK1, CK2의 주파수 안정도 특성을 효과적으로 향상시킬 수 있다.
도 2에 도시된 발진기(100)에서 생성되는 클럭 신호 CK1의 주파수는 아래와 같이 결정될 수 있다.
Figure 112017062594402-pat00003
또한, 스위치 저항 RSW 및 스위치 커패시터 CSW는 직렬로 연결될 수 있다. 직렬 연결을 통해, 스위치 저항 RSW 및 스위치 커패시터 CSW가 병렬로 연결될 때보다 전류의 불일치를 감소시킬 수 있다. 또한, 직렬 연결을 통해, 전력 소모를 크게 감소시킬 수 있다.
일실시예에 따른 서플라이 레귤레이션 루프 회로(130)의 대역폭을 주파수 고정 루프 회로(140)의 대역폭보다 넓게 함으로써, 서플라이 레귤레이션 루프 회로(130) 및 주파수 고정 루프 회로(140) 간 간섭이 발생하는 것을 방지할 수 있다. 예를 들어, 서플라이 레귤레이션 루프 회로(130)의 대역폭은 주파수 고정 루프 회로(140)의 대역폭보다 20배 클 수 있다.
일실시예에 따라서는 제1 입력 전압 VD1, 제2 입력 전압 VD2에서 발생할 수 있는 주기적인 리플은 커패시터 C1 및 커패시터 C3로 각각 구성된 저역 필터들(low pass filters)과 연산 증폭기의 출력 임피던스에 효과적으로 제거될 수 있다.
도 3은 일실시예에 따른 셀프 바이어싱 회로를 나타낸 회로도이다.
도 3을 참조하면, 일실시예에 따른 셀프 바이어싱 회로(120)는 스타트업 회로(121)를 포함할 수 있다.
셀프 바이어싱 회로(120)는 기준 전류원(reference current source)를 대체하는 회로로서, 별도의 기준 전류원을 사용하지 않음으로써, 전력 효율을 향상시킬 수 있으며 온도 변화에 따른 전력 변동(power variation)을 최소화시킬 수 있다. 또한, 셀프 바이어싱 회로(120)를 이용함으로써, 발진기에서 생성되는 클럭 신호의 주파수가 고정되는 시간을 효과적으로 줄일 수 있다.
셀프 바이어싱 회로(120)에서 생성되는 바이어스 전압 VB가 도 2의 제1 연산 증폭기(Amp1)에서 출력되는 정상 상태의 전압 VP와 동일해야 바이어스 전압 VB를 제공받는 제1 연산 증폭기(Amp1) 및 제2 연산 증폭기(Amp2)가 안정적으로 동작할 수 있다.
그러나, 처음부터 바이어스 전압 VB를 전압 VP와 동일하게 하면, 제2 연산 증폭기(Amp2)의 대역폭이 매우 좁기 때문에 클럭 신호 CK1, CK2의 주파수가 고정되기까지 상당한 시간이 소요될 수 있다. 따라서, 초기에는 바이어스 전압 VB을 미리 결정된 기준 값보다 작게 하여 제2 연산 증폭기(Amp2)의 대역폭을 넓힘으로써, 클럭 신호 CK1, CK2의 주파수 고정 시간을 줄일 필요가 있다. 다시 말해, 미리 결정된 기준 값보다 작게 바이어스 전압 VB를 제어함으로써 스타트업을 빠르게 하고, 스타트업이 종료된 후에는 바이어스 전압 VB를 전압 VP와 동일하게 할 수 있다.
스타트업 회로(121)는 셀프 바이어싱 회로(120)의 안정적인 초기 동작을 보장하기 위한 회로이다. 예를 들어, 초기 상태에서 기준 전압 발생기로부터 제공되는 제3 기준 전압 VH는 0V일 수 있다. 제3 기준 전압 VH가 인버터(inverter)를 통과함에 따라 트랜지스터 M5의 게이트단에 높은 전압이 인가될 수 있다. 그러면, 트랜지스터 M5에 전류가 흐르면서, 바이어스 전압 VB가 미리 결정된 기준 값보다 작게 결정될 수 있다. 이 때, 전류 IC는 전류 IB보다 큰 전류가 흐르게 되어, IC1=IC2=IC/2가 될 수 있다. 다시 말해, 전류 IC와 전류 IB 간의 전류 불일치는 트랜지스터들 M3, M4를 통해 전류 IC2가 흐를 수 있는 경로를 제공함으로써 보상될 수 있다.
초기 상태에 해당하는 스타트업 모드(IB << IC)에서 도 2의 조절 전압 VC가 점차 증가할 수 있다. 조절 전압 VC가 일정 수준 이상 증가하면, 전압 제어 발진기(VCO)가 동작하기 시작하여 클럭 신호 CK1, CK2가 생성될 수 있다. 클럭 신호 CK1, CK2가 기준 전압 발생기로 전달되면, 기준 전압 발생기 내 스위치드 커패시터 컨버터(switched-capacitor converter)가 저항처럼 동작하고, 제3 기준 전압 VH가 전원 전압 VDD의 1/2배까지 증가할 수 있다.
제3 기준 전압 VH가 증가하면, 트랜지스터 M5의 게이트단에 낮은 전압이 인가되면서 스타트업 회로(121)의 동작이 종료될 수 있다. 이로 인해, 바이어스 전압 VB가 증가할 수 있다. 바이어스 전압 VB가 증가함에 따라 전류 IC의 크기가 점점 감소하다가 결국 전류 IB와 동일하게 될 수 있고, 트랜지스터들 M3, M4가 오프되면서 전류 IC2가 흐르지 않게 된다. 그리고, 바이어스 전압 VB는 전압 VP에 고정될 수 있다.
도 3에 도시된 전류들의 관계는 아래와 같이 정리될 수 있다.
Figure 112017062594402-pat00004
도 4는 일실시예에 따라 클럭 신호의 생성 과정을 설명하기 위한 타이밍도이다.
도 4를 참조하면, 일실시예에 따라 발진기에서 이용되는 전압들 및 클럭 신호가 도시된다.
발진기의 동작은 스타트업 모드(410) 및 셀프 바이어싱 모드(420)로 구분될 수 있다. 또한, 셀프 바이어싱 모드(420)는 주파수 탐색 상태 및 정상 상태로 구분될 수 있다. 여기서, 정상 상태는 클럭 신호의 주파수가 고정된 상태를 나타낼 수 있다.
앞서 설명한 것처럼, 제3 기준 전압 VH는 초기의 낮은 전압에서 점차 증가할 수 있으며, 정상 상태에서는 전원 전압 VDD의 1/2에 해당될 수 있다. 바이어스 전압 VB는 초기의 낮은 전압에서 점차 증가하여 전압 VP와 동일하게 될 수 있다. 조절 전압 VC는 일정 수준까지 증가할 수 있고, 이에 따라 클럭 신호 CK1의 주파수도 증가하다가 미리 결정된 주파수에 고정될 수 있다.
설명의 편의를 위해, 발진기의 동작 상태를 클럭 신호 CK1의 주파수가 고정된 정상 상태와 주파수가 고정되기 전인 초기 상태로 구분할 수도 있다.
도 5는 일실시예에 따라 기준 전압 발생기를 나타낸 회로도이다.
도 5를 참조하면, 일실시예에 따른 기준 전압 발생기(110)는 2 대 1 스위치드 커패시터 컨버터(2 to 1 switched-capacitor converter)(111) 및 PFET의 스택(stack of PFETs(p-Channel Field-effect transistor))(113)을 포함할 수 있다.
일실시예에 따른 전압 제어 발진기의 스위칭 오버헤드를 최소화하기 위해 스위치드 커패시터 컨버터(111)는 기준 전압 발생기(110)의 일부에만 사용될 수 있다. 제1 기준 전압 VR1 및 제2 기준 전압 VR2는 PFET의 스택(113)에서 제3 기준 전압 VH의 일부로 생성될 수 있다. 예를 들어, 제1 기준 전압 VR1는 제2 기준 전압 VR2의 2배일 수 있다.
도 6은 일실시예에 따라 스위치 저항을 나타낸 회로도이다.
도 6을 참조하면, 일실시예에 따라 온도 변화에 대해 보상된 스위치 저항(600)이 도시된다.
일실시예에 따른 스위치 저항(600)은 온도가 증가함에 따라 저항 값이 증가하는 부분과 저항 값이 감소하는 부분을 직렬로 포함할 수 있다. 이를 통해, 스위치 저항(600)은 온도 변화에도 일정한 저항 값을 가질 수 있다.
도 7은 일실시예에 따라 스위치 커패시터를 나타낸 회로도이다.
도 7을 참조하면, 일실시예에 따라 온도 변화에 대해 보상된 스위치 커패시터(700)가 도시된다.
일실시예에 따른 스위치 커패시터(700)는 온도가 증가함에 따라 커패시턴스가 증가하는 부분과 커패시턴스가 감소하는 부분을 병렬로 포함할 수 있다. 이를 통해, 스위치 커패시터(700)는 온도 변화에도 일정한 커패시턴스를 가질 수 있다.
도 8은 일실시예에 따라 전압 조절 발진기를 나타낸 회로도이다.
도 8을 참조하면, 일실시예에 따른 전압 조절 발진기(800)가 도시된다.
일실시예에 따른 전압 조절 발진기(800)는 겹치지 않는 블록(non-overlapping block)을 포함할 수 있으며, 조절 전압 VC에 기초하여 클럭 신호 CK1, CK2를 생성할 수 있다.
도 9는 일실시예에 따른 발진기의 동작 방법을 나타낸 흐름도이다.
도 9를 참조하면, 일실시예에 따른 발진기의 동작 방법이 도시된다.
단계(910)에서, 발진기는 전원 전압으로부터 복수의 기준 전압들을 생성한다.
단계(920)에서, 발진기는 복수의 기준 전압들 중 어느 하나인 제1 기준 전압 및 트랜지스터로부터의 네거티브 피드백을 이용하여 전원 전압의 노이즈에 독립적인 출력 전압을 생성한다.
단계(930)에서, 발진기는 트랜지스터에 흐르는 전류에 기초하여 결정되는 입력 전압 및 복수의 기준 전압들 중 어느 하나인 제2 기준 전압을 이용하여 클럭 신호를 생성한다.
또한, 발진기는 출력 전압 및 기준 전압 발생기로부터 입력된 제3 기준 전압에 기초하여 바이어스 전압을 생성하여 발진기에 포함된 제1 연산 증폭기 및 제2 연산 증폭기로 제공할 수 있다. 이 때, 발진기는 발진기의 초기 상태에서 입력되는 제3 기준 전압을 이용하여 바이어스 전압을 미리 결정된 기준 값보다 낮게 결정할 수 있다. 또한, 발진기는 발진기의 초기 상태에서 입력되는 제3 기준 전압에 의해 스타트업 회로의 동작을 종료하고, 제1 연산 증폭기에서 출력되는 출력 전압에 대응되도록 바이어스 전압을 생성할 수 있다.
도 9에 도시된 각 단계들에는 도 1 내지 도 8을 통하여 전술한 사항들이 그대로 적용되므로, 보다 상세한 설명은 생략한다.
이상에서 설명된 실시예들은 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치, 방법 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPGA(field programmable gate array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기를 기초로 다양한 기술적 수정 및 변형을 적용할 수 있다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.

Claims (17)

  1. 전원 전압으로부터 복수의 기준 전압들을 생성하는 기준 전압 발생기;
    상기 기준 전압 발생기에서 생성된 제1 기준 전압을 입력 받는 제1 연산 증폭기 및 상기 제1 연산 증폭기의 출력단에 연결되는 트랜지스터를 포함하는 서플라이 레귤레이션 루프 회로; 및
    상기 트랜지스터에 흐르는 전류에 기초하여 결정되는 입력 전압 및 상기 기준 전압 발생기로부터의 제2 기준 전압을 이용하여 클럭 신호를 생성하는 주파수 고정 루프 회로
    를 포함하고,
    상기 제1 연산 증폭기는 상기 제1 기준 전압 및 상기 트랜지스터로부터의 네거티브 피드백을 수신하는 입력단 및 상기 전원 전압의 노이즈에 독립적인 출력 전압을 생성하는 출력단을 포함하는, 발진기.
  2. 제1항에 있어서,
    상기 제1 연산 증폭기의 출력단에서 생성된 출력 전압은 상기 트랜지스터의 게이트단으로 제공되고,
    상기 전원 전압은 상기 트랜지스터의 소스단으로 제공되고,
    상기 트랜지스터의 드레인 전압은 상기 제1 연산 증폭기의 입력단으로 피드백되는, 발진기.
  3. 제2항에 있어서,
    상기 트랜지스터의 게이트단으로 제공되는 출력 전압이 상승하는 경우, 상기 트랜지스터에 흐르는 전류의 크기가 감소하는, 발진기.
  4. 제1항에 있어서,
    상기 입력 전압은 상기 전류가 흐르는 스위치 저항에서 발생하는 전압 강하 및 상기 트랜지스터의 드레인 전압에 기초하여 결정되는, 발진기.
  5. 제1항에 있어서,
    상기 주파수 고정 루프 회로는
    상기 제2 기준 전압 및 상기 입력 전압을 수신하는 입력단 및 전압 제어 발진기에 연결되는 출력단을 포함하는 제2 연산 증폭기; 및
    상기 제2 연산 증폭기의 출력단에서 출력된 조절 전압에 기초하여 상기 클럭 신호를 생성하는 전압 제어 발진기
    를 포함하는 발진기.
  6. 제1항에 있어서,
    상기 클럭 신호에 기초하여 충전 또는 방전되는 스위치 커패시터는 상기 전류가 흐르는 스위치 저항과 직렬로 연결되는, 발진기.
  7. 제1항에 있어서,
    상기 출력 전압 및 상기 기준 전압 발생기로부터 입력된 제3 기준 전압에 기초하여 바이어스 전압을 생성하여 상기 발진기에 포함된 제1 연산 증폭기 및 제2 연산 증폭기로 제공하는 셀프 바이어싱 회로
    를 더 포함하는 발진기.
  8. 제7항에 있어서,
    상기 셀프 바이어싱 회로는
    상기 발진기의 초기 상태에서 입력되는 제3 기준 전압을 이용하여 상기 바이어스 전압을 미리 결정된 기준 값보다 낮게 결정하는 스타트업 회로를 포함하는, 발진기.
  9. 제8항에 있어서,
    상기 스타트업 회로는
    상기 제2 연산 증폭기의 대역폭이 상기 발진기의 정상 상태보다 상기 초기 상태에서 넓도록 상기 바이어스 전압을 결정하는, 발진기.
  10. 제8항에 있어서,
    상기 스타트업 회로는 상기 발진기의 정상 상태에서 입력되는 제3 기준 전압에 의해 동작이 종료되고,
    상기 발진기의 정상 상태에서 상기 바이어스 전압은 상기 제1 연산 증폭기에서 출력되는 출력 전압에 대응되는, 발진기.
  11. 제1항에 있어서,
    상기 기준 전압 발생기에서 생성된 제1 기준 전압은 상기 주파수 고정 루프 회로로 제공되는 제2 기준 전압보다 크게 결정되는, 발진기.
  12. 제1항에 있어서,
    상기 전류가 흐르는 스위치 저항 및 상기 스위치 저항과 직렬로 연결된 스위치 커패시터는 온도 변화에 보상되는, 발진기.
  13. 제1항에 있어서,
    상기 서플라이 레귤레이션 루프 회로의 대역폭은 상기 주파수 고정 루프 회로의 대역폭보다 크게 설정되는, 발진기.
  14. 전원 전압으로부터 복수의 기준 전압들을 생성하는 단계;
    상기 복수의 기준 전압들 중 어느 하나인 제1 기준 전압 및 트랜지스터로부터의 네거티브 피드백을 이용하여 상기 전원 전압의 노이즈에 독립적인 출력 전압을 생성하는 단계;
    상기 트랜지스터에 흐르는 전류에 기초하여 결정되는 입력 전압 및 상기 복수의 기준 전압들 중 어느 하나인 제2 기준 전압을 이용하여 클럭 신호를 생성하는 단계
    를 포함하는 발진기의 동작 방법.
  15. 제14항에 있어서,
    상기 출력 전압 및 상기 복수의 기준 전압들 중 제3 기준 전압에 기초하여 바이어스 전압을 생성하여 상기 발진기에 포함된 제1 연산 증폭기 및 제2 연산 증폭기로 제공하는 단계
    를 더 포함하는 동작 방법.
  16. 제15항에 있어서,
    상기 바이어스 전압을 생성하여 상기 제1 연산 증폭기 및 제2 연산 증폭기로 제공하는 단계는
    상기 발진기의 초기 상태에서 입력되는 제3 기준 전압을 이용하여 상기 바이어스 전압을 미리 결정된 기준 값보다 낮게 결정하는, 동작 방법.
  17. 제15항에 있어서,
    상기 바이어스 전압을 생성하여 상기 제1 연산 증폭기 및 제2 연산 증폭기로 제공하는 단계는
    상기 발진기의 초기 상태에서 입력되는 제3 기준 전압에 의해 스타트업 회로의 동작을 종료하고, 상기 제1 연산 증폭기에서 출력되는 출력 전압에 대응되도록 상기 바이어스 전압을 생성하는, 동작 방법.
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