KR102395603B1 - 오버슛과 언더슛을 억제할 수 있는 전압 레귤레이터와 이를 포함하는 장치들 - Google Patents

오버슛과 언더슛을 억제할 수 있는 전압 레귤레이터와 이를 포함하는 장치들 Download PDF

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Abstract

전압 레귤레이터가 공개된다. 상기 전압 레귤레이터는 전압 공급 노드와 상기 전압 레귤레이터의 출력 노드 사이에 연결된 파워 트랜지스터와, 기준 전압과 피드백 전압의 차이를 증폭하는 에러 증폭기와, 상기 에러 증폭기의 출력 전압에 응답하여 상기 파워 트랜지스터의 게이트를 제어하는 버퍼와, 상기 출력 노드의 출력 전압에 기초하여 상기 피드백 전압을 생성하는 전압 분배기와, 상기 출력 노드의 상기 출력 전압과 상기 파워 트랜지스터의 상기 게이트의 전압과의 차이에 기초하여, 상기 파워 트랜지스터의 상기 게이트를 통해 상기 출력 노드와 상기 접지를 연결하는 제어 회로를 포함한다.

Description

오버슛과 언더슛을 억제할 수 있는 전압 레귤레이터와 이를 포함하는 장치들{VOLTAGE REGULATOR FOR SUPPRESSING OVERSHOOT AND UNDERSHOOT, AND DEVICES INCLUDING THE SAME}
본 발명의 개념에 따른 실시 예는 전압 레귤레이터에 관한 것으로, 특히 오버슛(overshoot)과 언더슛(undershoot)을 억제할 수 있는 전압 레귤레이터와 이를 포함하는 장치들에 관한 것이다.
최근 모바일 기기의 급격한 발전으로 인해 상기 모바일 기기에서 사용될 수 있는 고급 기능들은 늘어나는 반면, 상기 모바일 기기의 배터리의 용량은 한계가 있으므로, 대부분의 제조업체는 상기 모바일 기기의 사용 시간을 늘리기 위해 많은 노력을 한다. 즉, 배터리의 용량이 얼마나 크냐보다는 상기 배터리를 얼마나 효율적으로 사용할 것인가가 관건이다.
일반적으로 모바일 기기는 상기 모바일 기기에 포함된 전력 관리(power management) IC로부터 동작 전압을 공급받아 상기 동작 전압을 상기 모바일 기기에 포함된 반도체 칩에서 필요한 전압으로 변환하는 로우 드롭아웃(low dropout(LDO)) 레귤레이터를 포함한다. LDO 레귤레이터가 정확한 출력 전압을 생성하기 위해서는 입력 전압과 상기 출력 전압의 차이, 즉 드롭아웃 전압을 충분히 확보해야 한다.
그러나 드롭아웃 전압이 너무 작으면, LDO 레귤레이터의 전체 피드백 루프 게인(feedback loop gain)이 감소한다. 이에 따라 LDO 레귤레이터의 출력 전압에 큰 오차가 발생한다. 드롭아웃 전압을 충분히 확보하는 것이 설계에서 유리하나, 상기 드롭아웃 전압이 증가할수록 LDO 레귤레이터의 전력 효율(power efficient)은 감소한다.
LDO 레귤레이터의 출력 전류, 즉 LDO 레귤레이터에 접속된 부하(load)에서 사용되는 전류가 급격히 변동되면, 상기 LDO 레귤레이터의 출력 전압에는 오버슛과 언더슛이 발생할 수 있다.
본 발명이 이루고자 하는 기술적인 과제는 파워 트랜지스터의 게이트와 소스 사이에 연결된 트랜지스터에 의해 형성된 다이오드와 상기 트랜지스터에 결합된 내부 빠른 루프를 이용하여 오버슛과 언더슛을 억제할 수 있는 전압 레귤레이터와 이를 포함하는 장치들을 제공하는 것이다.
본 발명의 실시 예에 따른 전압 레귤레이터는 제2전압 공급 노드와 상기 전압 레귤레이터의 출력 노드 사이에 연결된 파워 트랜지스터와, 기준 전압과 피드백 전압의 차이를 증폭하는 에러 증폭기와, 제1전압 공급 노드와 접지 사이에 연결되고 상기 에러 증폭기의 출력 전압에 응답하여 상기 파워 트랜지스터의 게이트를 제어하는 버퍼와, 상기 출력 노드와 상기 접지 사이에 연결되고 상기 출력 노드의 출력 전압에 기초하여 상기 피드백 전압을 생성하는 전압 분배기와, 상기 출력 노드의 상기 출력 전압과 상기 파워 트랜지스터의 상기 게이트의 전압과의 차이에 기초하여 상기 파워 트랜지스터의 상기 게이트를 통해 상기 출력 노드와 상기 접지를 연결하는 제어 회로를 포함한다.
실시 예들에 따라, 상기 제1전압 공급 노드와 상기 제2전압 공급 노드는 서로 연결되고 동일한 전압을 공급한다. 실시 예들에 따라, 상기 제1전압 공급 노드로 공급되는 제1전압은 상기 제2전압 공급 노드로 공급되는 제2전압과 서로 다르다.
상기 제어 회로는 상기 출력 노드와 상기 파워 트랜지스터의 상기 게이트 사이에 연결된 다이오드와, 상기 에러 증폭기의 상기 출력 전압에 응답하여 상기 파워 트랜지스터의 상기 게이트와 상기 접지 사이의 접속을 제어하는 제1스위치 회로를 포함한다. 상기 다이오드는 상기 파워 트랜지스터의 상기 게이트와 상기 출력 노드 사이에 접속된 트랜지스터의 바디와 드레인 사이에 연결된다.
상기 출력 노드의 상기 출력 전압이 상기 출력 전압에 존재하는 오버슛, 상기 파워 트랜지스터로부터 상기 출력 노드로 흐르는 누설 전류, 및 로드 블록으로부터 상기 출력 노드로 유입되는 역방향 전류 중에서 적어도 하나에 의해 증가할 때, 상기 출력 노드의 상기 출력 전압은 상기 다이오드가 턴-오프될 때까지 상기 다이오드와 상기 제1스위치 회로를 통해 상기 접지로 방전되는 전류를 억제한다.
상기 다이오드를 통해 상기 출력 노드로부터 상기 파워 트랜지스터의 상기 게이트로 유입되는 전류는 상기 버퍼와 상기 제1스위치 회로를 통해 상기 접지로 방전된다.
상기 제어 회로는 상기 에러 증폭기의 상기 출력 전압에 응답하여 상기 제1전압 공급 노드와 상기 파워 트랜지스터의 상기 게이트 사이의 연결을 제어하는 제2스위치 회로를 더 포함한다.
상기 제어 회로는 상기 게이트의 상기 전압이 OV로 방전되는 것을 방지할 수 있다.
상기 제어 회로는 상기 출력 전압에 존재하는 오버슛(overshoot)을 억제하기 위해 상기 파워 트랜지스터의 상기 게이트를 통해 상기 출력 노드와 상기 접지를 연결하고, 상기 출력 전압에 존재하는 언더슛(undershoot)을 억제하기 위해 상기 제1전압 공급 노드와 상기 파워 트랜지스터의 상기 게이트를 연결한다.
본 발명의 실시 예에 따른 집적 회로는 전압 레귤레이터와, 상기 전압 레귤레이터의 출력 노드에 접속된 로딩 블록을 포함한다. 상기 전압 레귤레이터는 제2전압 공급 노드와 상기 전압 레귤레이터의 상기 출력 노드 사이에 연결된 파워 트랜지스터와, 기준 전압과 피드백 전압의 차이를 증폭하는 에러 증폭기와, 제1전압 공급 노드와 접지 사이에 연결되고 상기 에러 증폭기의 출력 전압에 응답하여 상기 파워 트랜지스터의 게이트를 제어하는 버퍼와, 상기 출력 노드와 상기 접지 사이에 연결되고, 상기 출력 노드의 출력 전압에 기초하여 상기 피드백 전압을 생성하는 전압 분배기와, 상기 출력 노드의 상기 출력 전압과 상기 파워 트랜지스터의 상기 게이트의 전압과의 차이에 기초하여, 상기 출력 노드로 유입된 전류를 상기 파워 트랜지스터의 상기 게이트를 통해 상기 접지로 방전하는 제어 회로를 포함한다.
본 발명의 실시 예에 따른 모바일 장치는 전압 레귤레이터와, 상기 전압 레귤레이터로 동작 전압을 공급하는 전력 관리 IC를 포함하고, 상기 전압 레귤레이터는 상기 동작 전압을 수신하는 전압 공급 노드와 상기 전압 레귤레이터의 상기 출력 노드 사이에 연결된 파워 트랜지스터와, 기준 전압과 피드백 전압의 차이를 증폭하는 에러 증폭기와, 상기 동작 전압 공급 노드와 접지 사이에 연결되고 상기 에러 증폭기의 출력 전압에 응답하여 상기 파워 트랜지스터의 게이트를 제어하는 버퍼와, 상기 출력 노드와 상기 접지 사이에 연결되고 상기 출력 노드의 출력 전압에 기초하여 상기 피드백 전압을 생성하는 전압 분배기와, 상기 출력 노드의 상기 출력 전압과 상기 파워 트랜지스터의 상기 게이트의 전압과의 차이에 기초하여, 상기 출력 노드로 유입된 전류를 상기 파워 트랜지스터의 상기 게이트를 통해 상기 접지로 방전하는 제어 회로 포함한다.
상기 제어 회로는 상기 출력 전압에 존재하는 오버슛을 억제하기 위해 상기 파워 트랜지스터의 상기 게이트를 통해 상기 출력 노드와 상기 접지를 연결하고, 상기 출력 전압에 존재하는 언더슛을 억제하기 위해 상기 전압 공급 노드와 상기 파워 트랜지스터의 상기 게이트를 연결한다.
본 발명의 실시 예에 따른 전압 레귤레이터는 부하 전류의 변화에 대해 빠른-순간적인 응답(fast-transient response)을 제공할 수 있는 효과가 있다.
본 발명의 실시 예에 따른 전압 레귤레이터는 파워 트랜지스터에 의해 유도된 누설 전류를 연결 트랜지스터와 결합된 내부 빠른 루프를 이용하여 접지로 방전할 수 있으므로 가장 적게 요구되는 대기 전류(quiescent current)를 사용하는 상기 파워 트랜지스터를 제공할 수 있는 효과가 있다. 따라서, 상기 전압 레귤레이터는 높은 효율(high efficient)을 가질 수 있다.
본 발명의 실시 예에 따른 전압 레귤레이터는 부하(또는 로딩 블록)으로부터 상기 전압 레귤레이터의 출력 노드(또는 파워 트랜지스터) 쪽으로 유입되는 역방향 전류를 연결 트랜지스터와 결합된 내부 빠른 루프를 이용하여 접지로 방전할 수 있으므로, 상기 전압 레귤레이터는 상기 전압 레귤레이터의 출력 전압이 증가하는 것을 방지할 수 있는 효과가 있다.
본 발명의 실시 예에 따른 전압 레귤레이터는 초소형(very compact) 디자인 솔루션을 제공하면서 고효율을 제공할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예들에 따라 싱글 파워를 사용하고 오버슛을 억제할 수 있는 전압 레귤레이터의 회로도를 나타낸다.
도 2는 본 발명의 실시 예들에 따라 싱글 파워를 사용하고 오버슛과 언더슛을 억제할 수 있는 전압 레귤레이터의 회로도를 나타낸다.
도 3은 본 발명의 실시 예들에 따라 멀티 파워를 사용하고 오버슛을 억제할 수 있는 전압 레귤레이터의 회로도를 나타낸다.
도 4는 본 발명의 실시 예들에 따라 멀티 파워를 사용하고 오버슛과 언더슛을 억제할 수 있는 전압 레귤레이터의 회로도를 나타낸다.
도 5의 (a)는 도 1부터 도 4에 도시된 연결 트랜지스터의 구조를 나타내고, 도 5의 (b)는 상기 연결 트랜지스터의 다이오드 모델을 나타낸다.
도 6은 도 1부터 도 4 각각에 도시된 전압 레귤레이터의 오버슛과 언더슛을 억제하는 동작 원칙을 나타내는 타이밍 도들이다.
도 7은 도 1에 도시된 전압 레귤레이터에서 발생한 누설 전류를 방전하는 동작을 설명하는 개념도이다.
도 8은 도 1에 도시된 전압 레귤레이터의 구체적인 회로도를 나타낸다.
도 9는 도 1부터 도 4, 도 7, 및 도 8에 도시된 전압 레귤레이터의 동작을 나타내는 시뮬레이션 결과들을 나타낸다.
도 10은 도 9에 도시된 부분 영역의 확대도를 나타낸다.
도 11은 도 1 또는 도 2에 도시된 전압 레귤레이터를 포함하는 모바일 장치의 블록도를 나타낸다.
도 12는 도 3 또는 도 4에 도시된 전압 레귤레이터를 포함하는 모바일 장치의 블록도를 나타낸다.
도 13은 도 1부터 도 4 각각에 도시된 전압 레귤레이터의 동작을 설명하는 플로우 차트이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 실시 예들에 따라 싱글 파워를 사용하고 오버슛을 억제할 수 있는 전압 레귤레이터의 회로도를 나타낸다. 도 1을 참조하면, 전압 레귤레이터(100A)는 제1루프, 제2루프, 및 연결 트랜지스터(M1)를 포함할 수 있다.
도 1에서는 설명의 편의를 위해, 전압 레귤레이터(100A)의 출력 노드(OND)와 접지 (GND) 사이에 직렬로 접속된 커패시터(CL)와 저항(ESR), 그리고 출력 노드(OND)와 접지(GND) 사이에 접속된 로딩 블록(140)이 전압 레귤레이터(100A)와 함께 도시된다. 실시 예들에 따라, 레귤레이터(100A)와 로딩 블록(140)은 집적 회로, 시스템 온 칩(system on chip(SoC)), 프로세서, 애플리케이션 프로세서, 메모리 컨트롤러, 또는 디스플레이 드라이버 IC(display driver IC)에 집적 또는 내장될 수 있다.
로딩 블록(140)는 전압 레귤레이터(100A)의 출력 전압(VOUT)을 사용하는 회로(예컨대, 디지털 로직 회로 또는 아날로그 회로)를 의미할 수 있으나 이에 한정되는 것은 아니다. 전압 레귤레이터(100A)로부터 출력된 부하 전류(ILOAD)는 로딩 블록(140)으로 공급될 수 있다. 전압 레귤레이터(100A)는 LDO(low dropout) 전압 레귤레이터를 의미할 수 있다.
상기 제1루프는 메인 루프(main loop)를 의미하고, 상기 제1루프는 에러 증폭기(110), 버퍼(120), 파워 트랜지스터(PTR), 및 피드백 네트워크(130)를 포함할 수 있다. 상기 제1루프는 기준 전압(VREF)에 비례하는 출력 전압(VOUT)을 제어하는 루프일 수 있다.
에러 증폭기(110)는 제1전압 공급 노드(101)를 통해 공급되는 제1전압 (VIN1)과 접지(GND)를 통해 공급되는 접지 전압을 동작 전압들로 사용하고, 기준 전압(VREF)과 피드백 전압(VREF)과의 차이를 증폭하고, 증폭된 전압(VB_IN)을 출력할 수 있다. 에러 증폭기(110)는 연산 증폭기(operational amplifier)로 구현될 수 있다.
예컨대, 기준 전압(VREF)는 에러 증폭기(110)의 양의 단자(positive terminal)로 입력될 수 있고, 피드백 전압(VREF)은 에러 증폭기(110)의 음의 단자로 입력될 수 있다. 이 경우, 피드백 전압(VREF)이 증가하면 에러 증폭기 (110)의 출력 전압(VB_IN)은 감소할 수 있고, 피드백 전압(VREF)이 감소하면 에러 증폭기(110)의 출력 전압(VB_IN)은 증가할 수 있다.
버퍼(120)는 제1전압(VIN1)과 접지 전압을 동작 전압들로 사용하고, 에러 증폭기(110)의 출력 전압(VB_IN)을 이용하여 파워 트랜지스터(PTR)의 게이트 (121)를 제어할 수 있다. 예컨대, 버퍼(120)는 에러 증폭기 (110)의 출력 전압(VB_IN)에 비례하는 전압을 파워 트랜지스터(PTR)의 게이트(121)로 공급할 수 있다.
파워 트랜지스터(PTR)는 제1전압 공급 노드(101)와 전압 레귤레이터 (100A)의 출력 노드(OND) 사이에 접속되고, 버퍼(120)의 출력 전압, 즉 게이트 전압(VGATE)에 기초하여 출력 노드(OND)의 출력 전압(VOUT)를 조절할 수 있다. 파워 트랜지스터(PTR)는 NMOS 트랜지스터로 구현될 수 있고, 파워 트랜지스터 (PTR)의 바디는 파워 트랜지스터(PTR)의 소스에 연결될 수 있다.
피드백 네트워크(130)는 출력 노드(OND)와 접지(GND) 사이에 접속되고, 출력 노드(OND)의 출력 전압(VOUT)에 기초하여 피드백 전압(VFED)을 생성할 수 있다. 예컨대, 피드백 네트워크(130)는 도 7에 도시된 바와 같이 저항들(R1과 R2)을 포함하는 전압 분배기(voltage divider)로 구현될 수 있다. 즉, 전압 분배기 (130)에 의해 분배된 전압은 피드백 전압(VFED)으로서 에러 증폭기(110)로 공급될 수 있다. 피드백 전압(VFED)은 출력 전압(VOUT)에 종속적일 수 있다.
상기 제2루프는 제1내부 빠른 루프(internal fast loop)를 포함할 수 있다. 예컨대, 제1내부 빠른 루프(115-1)는 제1증폭기(125)와 방전 트랜지스터(M2)를 포함할 수 있다. 제1내부 빠른 루프(115-1)는 제1스위치 회로를 의미할 수 있다. 방전 트랜지스터(M2)은 풀-다운(pull-down) 회로의 실시 예이다. 따라서, 상기 풀-다운 회로는 제1증폭기(125)의 출력 신호(VN)에 응답하여 파워 트랜지스터(PTR)의 게이트(121)와 접지(GND) 사이의 접속을 제어할 수 있다.
제1내부 빠른 루프(115-1)는 스텝 출력 부하(step output load) 전류 (예컨대, ILOAD)에 대한 빠른 응답을 위해 파워 트랜지스터(PTR)의 게이트(121)의 전압(VGATE)을 빠르게 접지(GND)로 방전할 수 있다.
제1증폭기(125)는 에러 증폭기(110)의 출력 전압(VB_IN)을 이용하여 방전 트랜지스터(M2)의 게이트를 제어할 수 있다. 예컨대, 에러 증폭기(110)의 출력 전압(VB_IN)이 감소하면 제1증폭기(125)의 출력 전압(VN)은 증가할 수 있고, 에러 증폭기(110)의 출력 전압(VB_IN)이 증가하면 제1증폭기(125)의 출력 전압(VN)은 감소할 수 있다.
연결 트랜지스터(M1)는 파워 트랜지스터(PTR)의 게이트(121)와 파워 트랜지스터(PTR)의 소스(즉, 출력 노드(OND)) 사이에 연결된다. 도 1부터 도 5, 도 7, 및 도 8에 도시된 연결 트랜지스터(M1)는, 게이트(121)의 전압(VGATE)과 출력 전압(VOUT)의 차이에 기초하여, 파워 트랜지스터(PTR)의 게이트(121)와 파워 트랜지스터(PTR)의 소스 사이의 연결을 제어하는 연결 회로의 실시 예이므로, 상기 연결 회로가 연결 트랜지스터(M1)에 한정되는 것은 아니다.
오버슛(overshoot)이 출력 노드(OND)에 존재할 때, 연결 트랜지스터(M1)는 출력 노드(OND)의 전류를 버퍼(120) 및/또는 방전 트랜지스터(M2)를 통해 방전되도록 턴-온 될 수 있다.
또한, 연결 트랜지스터(M1)는 파워 트랜지스터(PTR)의 게이트(121)의 전압 (VGATE)이 0V(zero voltage)로 떨어지지 않도록 게이트(121)의 전압(VGATE)을 상기 0V보다 높은 전압으로 유지할 수 있다. 따라서, 부하 전류(ILOAD)가 스텝-업 될 때, 게이트(121)의 전압(VGATE)의 응답 속도는 빨라질 수 있다. 예컨대, 도 6의 (c)에 도시된 바와 같이, 전압 레귤레이터(100A)의 언더슛 특성은 종래의 LDO 전압 레귤레이터의 언더슛 특성보다 개선되는 효과가 있다.
파워 트랜지스터(PTR)의 게이트(121)와 파워 트랜지스터(PTR)의 소스 사이에 연결된 연결 트랜지스터(M1)는 정상(normal) 동작 조건에서 오프 상태를 유지한다. 그러나, 출력 노드(OND)에 오버슛이 존재할 때(또는 출력 전압(VOUT)이 오버슛될 때), 즉 파워 트랜지스터(PTR)의 게이트(121)의 전압(VGATE)이 출력 전압 (VOUT)보다 낮아지면, 연결 트랜지스터(M1)의 바디(B)와 드레인(D) 사이에 형성된 제1다이오드(D1)는 턴-온 또는 도통(conduct)되므로, 출력 노드(OND)의 전류는 제1다이오드(D1)가 턴-오프 될 때까지 버퍼(120) 및/또는 방전 트랜지스터(M2)를 통해 접지(GND)로 방전될 수 있다.
즉, 오버슛 억제를 위한 연결 트랜지스터(M1)가 턴-오프 될 때까지 제1(방전)전류 경로(10)와 제2(방전) 전류 경로(20)가 형성될 수 있다. 제1전류 경로(10)는 연결 트랜지스터(M1)의 제1다이오드(D1)와 방전 트랜지스터(M2)를 포함할 수 있고, 제2전류 경로(10)는 연결 트랜지스터(M1)의 제1다이오드(D1)와 버퍼(120)를 포함할 수 있다.
또한, 연결 트랜지스터(M1)는 파워 트랜지스터(PTR)를 통해 흐르는 누설 전류(leakage current)를 제1전류 경로(10) 및/또는 제2전류 경로(20)를 통해 접지 (GND)로 방전할 수 있다. 예컨대, 누설 전류가 파워 트랜지스터(PTR)를 통해 출력 노드(OND)로 공급됨에 따라, 파워 트랜지스터(PTR)에 대한 대기 전류(quiescent current), 즉 저항들(R1과 R2)에 의해 정의된 바이어스 전류가 상기 누설 전류보다 작아지면, 출력 노드(OND)에 접속된 커패시터(CL)는 상기 누설 전류에 의해 충전되고, 출력 노드(OND)의 출력 전압(VOUT)은 증가할 수 있다. 따라서, 제1다이오드(D1)의 도통 조건이 만족되면, 파워 트랜지스터(PTR)를 통해 흐르는 누설 전류는 제1다이오드(D1)가 턴-오프될 때까지 제1전류 경로(10) 및/또는 제2전류 경로(20)를 통해 접지(GND)로 방전될 수 있다.
또한, 연결 트랜지스터(M1)에 의해 형성된 바디-투-드레인(body-to-drain) 다이오드(D1), 즉 제1다이오드(D1)는 역방향 전류를 제1전류 경로(10) 및/또는 제2전류 경로(20)를 통해 접지(GND)로 방전할 수 있다. 파워 트랜지스터(PTR)를 통해 로딩 블록(170)으로 공급되는 부하 전류(ILOAD)는 순방향(forward) 전류를 의미할 수 있고, 로딩 블록(140)으로부터 파워 트랜지스터(PTR) 쪽으로 흐르는 전류는 역방향(reverse or backward) 전류를 의미할 수 있다.
상술한 바와 같이, 출력 노드(OND)의 출력 전압(VOUT)은 (i) 오버슛, (ⅱ) 누설 전류, 및/또는 (ⅲ) 역방향 전류에 의해 증가 또는 급격하게 증가할 수 있다.
제1내부 빠른 루프, 즉 제1스위치 회로(115-1)는 스텝 출력 부하 전류(예컨대, ILOAD)에 빠르게 응답하게 위해 파워 트랜지스터(PTR)의 게이트 (121)의 전압(VGATE)을 접지(GND)로 빠르게 방전할 수 있다. 제1스위치 회로(115-1)는 에러 증폭기(110)의 출력 전압(VB_IN)을 감지하고, 감지 결과에 따라 파워 트랜지스터(PTR)의 게이트(121)와 접지(GND) 사이의 접속을 제어할 수 있다.
예컨대, 스텝 출력 부하 전류는 도 6의 (a)에 도시된 제1그래프(GP1)와 같은 전류 파형을 갖는 부하 전류(ILOAD)를 의미할 수 있다. 부하 전류(ILOAD)가 하이 레벨로부터 로우 레벨로 급격하게 변하면 도 6의 (c)에 도시된 바와 같이 출력 전압(VOUT)에는 큰 오버슛이 생성될 수 있고, 부하 전류(ILOAD)가 상기 로우 레벨로부터 상기 하이 레벨로 급격하게 변하면 출력 전압(VOUT)에는 큰 언더슛이 생성될 수 있다.
제1전류 경로(10) 및/또는 제2전류 경로(20)는 출력 전압(VOUT)의 오버슛, 파워 트랜지스터(PTR)의 누설 전류에 의해 증가된 출력 전압(VOUT), 및/또는 역방향 전류에 의해 증가된 출력 전압(VOUT)을 억제하는 전류 방전 경로일 수 있다.
전압 레귤레이터(100A)는 에러 증폭기(110), 제어 회로(115), 버퍼(120), 파워 트랜지스터(PTR), 및 피드백 네트워크(130)를 포함할 수 있다.
제어 회로(115)는, 에러 증폭기(110)의 출력 전압(VB_IN)과 파워 트랜지스터(PTR)의 게이트(121)의 전압(VGATE)과 출력 노드(OND)의 출력 전압 (VOUT)에 기초하여, 게이트(121)의 전압(VGATE)과 출력 전압(VOUT)을 제어할 수 있다.
예컨대, 출력 전압(VOUT)에 오버슛이 발생하면, 출력 전압(VOUT)이 증가하고, 출력 전압(VOUT)에 종속적인 피드백 전압(VFED)이 증가한다. 출력 전압 (VOUT)이 증가함에 따라 제1다이오드(D1)의 턴-온 조건 또는 도통 조건이 만족되면, 파워 트랜지스터(PTR)의 게이트(121)와 출력 노드(OND) 사이에 전류 경로가 형성된다. 또한, 피드백 전압(VFED)이 증가하면, 에러 증폭기(110)의 출력 전압 (VB_IN)이 감소함에 따라 제1증폭기(125)의 출력 전압(VN)은 증가한다. 이에 따라 방전 트랜지스터(M2)는 턴-온 되므로 제1전류 경로(10)가 생성된다. 이때, 버퍼 (120)가 동작 중이므로, 제2전류 경로(20)도 생성된다.
도 2는 본 발명의 실시 예들에 따라 싱글 파워를 사용하여 오버슛과 언더슛을 억제할 수 있는 전압 레귤레이터의 회로도를 나타낸다.
도 1과 도 2를 참조하면, 전압 레귤레이터(100B)의 제2루프는 제1내부 빠른 루프(115-1) 이외에 제2내부 빠른 루프(115-2)를 더 포함할 수 있다. 예컨대, 제2내부 빠른 루프(115-2)는 제2증폭기(127)와 충전 트랜지스터(MP1)를 포함할 수 있다. 제2내부 빠른 루프(115-2)는 제2스위치 회로를 의미할 수 있다. 충전 트랜지스터(MP1)은 풀-업(pull-up) 회로를 실시 예이다. 상기 풀-업 회로는 제2증폭기(127)의 출력 신호(VP)에 응답하여 제1전압 공급 노드(101)와 파워 트랜지스터(PTR)의 게이트(121) 사이의 연결을 제어할 수 있다.
제2내부 빠른 루프 (115-1)는 스텝 출력 부하 전류(예컨대, ILOAD)에 대한 빠른 응답을 위해 파워 트랜지스터(PTR)의 게이트(121)의 전압(VGATE)을 빠르게 제1전압(VIN1)으로 충전할 수 있다.
도 2의 제어 회로(115A)는 제1스위치 회로(115-1), 제2스위치 회로(115-2), 및 연결 트랜지스터(M1)를 포함할 수 있다. 제어 회로(115A)는, 에러 증폭기 (110)의 출력 전압(VB_IN)과 파워 트랜지스터(PTR)의 게이트(121)의 전압(VGATE)과 출력 노드(OND)의 출력 전압(VOUT)에 기초하여, 게이트(121)의 전압(VGATE)과 출력 전압(VOUT)을 제어할 수 있다.
도 1을 참조하여 설명한 바와 같이, 출력 전압(VOUT)에 오버슛이 발생하면(또는 오버슛 상황에서), 제1전류 경로(10) 및/또는 제2전류 경로(20)를 통해 출력 전압(VOUT)의 오버슛은 억제된다. 즉, 출력 전압(VOUT)은 제1전류 경로(10) 및/또는 제2전류 경로(20)를 접지(GND)로 방전될 수 있다.
예컨대, 출력 전압(VOUT)에 언더슛이 발생하면(또는 언더슛 상황에서), 출력 전압(VOUT)은 감소하고, 출력 전압(VOUT)에 종속적인 피드백 전압(VFED)은 감소한다. 출력 전압(VOUT)이 감소함에 따라 제1다이오드(D1)의 턴-온 조건 또는 도통 조건은 만족되지 않는다. 피드백 전압(VFED)이 감소하면, 에러 증폭기(110)의 출력 전압(VB_IN)이 증가한다. 따라서, 제1증폭기(125)의 출력 전압(VN)이 감소하고 제2증폭기(127)의 출력 전압(VP)도 감소하므로, 방전 트랜지스터(M2)는 오프 되고 충전 트랜지스터(MP1)는 턴-온 된다. 따라서, 충전 트랜지스터(MP1)는 제1전압(VIN1)을 파워 트랜지스터(PTR)의 게이트(121)로 공급하므로, 게이트 (121)의 전압(VGATE)은 제1전압(VIN1)까지 증가할 수 있다.
도 3은 본 발명의 실시 예들에 따라 멀티 파워를 사용하고 오버슛을 억제할 수 있는 전압 레귤레이터의 회로도를 나타낸다. 도 1에는 싱글 파워 (VIN1)를 사용하는 전압 레귤레이터(100A)가 도시되어 있으나, 도 3에는 멀티 파워(VIN1과 VIN2)를 사용하는 전압 레귤레이터(100C)가 도시되어 있다.
도 1에서 제1전압(VIN1)은 에러 증폭기(110), 버퍼(120), 및 파워 트랜지스터(PTR)로 공급되나, 도 2에서 제1전압(VIN1)은 에러 증폭기(110)와 버퍼 (120)로 공급되고, 제2전압(VIN2)은 파워 트랜지스터(PTR)로 공급된다. 즉, 도 2의 파워 트랜지스터(PTR)은 제2전압(VIN2)을 공급하는 제2전압 공급 노드(103)와 전압 레귤레이터(100C)의 출력 노드(OND) 사이에 연결된다. 멀티 파워(VIN1과 VIN2)를 사용하는 것을 제외하면, 도 3의 전압 레귤레이터(100C)의 구조와 동작은 도 1의 전압 레귤레이터(100A)의 구조와 동작과 동일하므로, 전압 레귤레이터 (100C)에 대한 상세한 설명은 생략한다. 예컨대, 제1전압(VIN1)은 제2전압(VIN2)보다 높을 수 있다.
도 4는 본 발명의 실시 예들에 따라 멀티 파워를 사용하여 오버슛과 언더슛을 억제할 수 있는 전압 레귤레이터의 회로도를 나타낸다.
도 2에는 싱글 파워(VIN1)를 사용하는 전압 레귤레이터(100B)가 도시되어 있으나, 도 4에는 멀티 파워(VIN1과 VIN2)를 사용하는 전압 레귤레이터(100D)가 도시되어 있다.
도 2에서 제1전압(VIN1)은 에러 증폭기(110), 버퍼(120), 및 파워 트랜지스터(PTR)로 공급되나, 도 4에서 제1전압(VIN1)은 에러 증폭기(110)와 버퍼 (120)로 공급되고, 제2전압(VIN2)은 파워 트랜지스터(PTR)로 공급된다. 즉, 도 4의 파워 트랜지스터(PTR)은 제2전압(VIN2)을 공급하는 제2전압 공급 노드(103)와 전압 레귤레이터(100C)의 출력 노드(OND) 사이에 연결된다. 멀티 파워(VIN1과 VIN2)를 사용하는 것을 제외하면, 도 4의 전압 레귤레이터(100D)의 구조와 동작은 도 2의 전압 레귤레이터(100B)의 구조와 동작과 동일하므로, 전압 레귤레이터(100D)에 대한 상세한 설명은 생략한다.
도 1부터 도 4에 도시된 각 증폭기(125와 127)는 제1전압(VIN1)을 동작 전압으로 사용하여 동작할 수 있다.
도 5의 (a)는 도 1부터 도 4에 도시된 연결 트랜지스터의 구조를 나타내고, 도 5의 (b)는 상기 연결 트랜지스터의 다이오드 모델을 나타낸다. 도 5의 (a)를 참조하면, n-타입 웰(161)은 p-타입 기판(160) 내부에 형성되고, 제1전압(VIN1)을 수신하는 전극은 n-타입 웰(161)에 형성된 n+ 영역(163)에 연결되고, p-타입 웰 (165)은 n-타입 웰(161) 내부에 형성되고, 각 다이오드(D1과 D2)는 p-타입 웰(165) 내부에 형성되고, 바디(B)의 전극은 p-타입 웰(165) 내부에 형성된 p+ 영역(167)에 연결되고, 소스(S)의 전극은 p-타입 웰(165) 내부에 형성된 n+ 영역(168)에 연결되고, 드레인(D)의 전극은 p-타입 웰(165) 내부에 형성된 n+ 영역(169)에 연결된다.
제1다이오드(D1)의 애노드(anode)는 p+ 영역(167)에 연결되고, 제1다이오드(D1)의 캐소드(cathode)는 n+ 영역(169)에 연결되고, 제2다이오드 (D2)의 애노드는 p+ 영역(167)에 연결되고, 제2다이오드(D2)의 캐소드는 n+ 영역 (168)에 연결된다. 연결 트랜지스터(M1)의 바디(B)와 소스(S)는 서로 전기적으로 연결될 수 있다.
도 6은 도 1부터 도 4 각각에 도시된 전압 레귤레이터의 오버슛과 언더슛을 억제하는 동작 원칙을 나타내는 타이밍 도들이다. 본 발명의 실시 예들에 따른 전압 레귤레이터(100A, 100B, 100C, 및 100D)는 도 6의 (a)에 도시된 부하 전류, 즉 스텝 출력 부하 전류(ILOAD)에 의해 생성된 오버슛과 언더슛을 개선할 수 있다.
도 6의 (a)의 부하 전류(ILOAD)가 하이 레벨로부터 로우 레벨로 스텝-다운 될 때, 도 6의 (b)의 제2그래프(GP2)를 참조하면, 종래의 전압 레귤레이터, 예컨대, 제어 회로(115 또는 115A)를 포함하지 않은 전압 레귤레이터의 파워 트랜지스터(PTR)의 게이트(121)의 전압(VGATE)은 출력 전압(VOUT)에 존재하는 오버슛에 의해 감소한다.
그리고, 도 6의 (c)의 제4그래프(GP4)에 도시된 바와 같이, 상기 오버슛은 피드백 네트워크(130)를 통해 서서히 감소한다. 이 경우, 종래의 전압 레귤레이터의 파워 트랜지스터(PTR)의 게이트(121)의 전압(VGATE)은 에러 증폭기 (110)의 큰 이득(large gain) 때문에 거의 0V로 떨어진다.
도 6의 (a)의 부하 전류(ILOAD)가 로우 레벨로부터 하이 레벨로 다시 스텝-업 될 때, 파워 트랜지스터(PTR)의 게이트(121)의 전압(VGATE)이 거의 0V로부터 원하는 전압으로 상승하는데 많은 시간이 필요하다. 따라서, 도 6의 (c)의 제4그래프(GP4)에 도시된 바와 같이 상당히 큰 언더슛이 발생한다.
그러나, 제어 회로(115 또는 115A)를 포함하는 전압 레귤레이터(100A, 100B, 100C, 및 100D)의 파워 트랜지스터(PTR)의 게이트(121)의 전압(VGATE)이 출력 전압(VOUT)에 존재하는 오버슛에 의해 감소하면, 연결 트랜지스터(M1)의 바디-투-드레인 다이오드, 즉 제1다이오드(D1)는 도통(conduct) 또는 턴-온 된다.
방전 트랜지스터(M2)는 제1증폭기(125)의 출력 전압에 응답하여 턴-온 된다. 따라서, 제1전류 패스(10)와 제2전류 패스(20)가 형성되므로, 출력 노드 (OND)의 전류는 제1다이어드(D1), 제1전류 패스(10)와 제2전류 패스(20)를 통해 접지(GN)로 방전될 수 있다. 제어 회로(115 또는 115A)의 동작에 따라 전압 레귤레이터(100A, 100B, 100C, 및 100D)의 출력 전류는 감소하므로, 도 6의 (c)의 제5그래프(GP5)에 도시된 바와 같이 출력 전압(VOUT)에 존재하는 오버슛은 억제되고, 도 6의 (b)의 제3그래프(GP3)에 도시된 바와 같이, 파워 트랜지스터 (PTR)의 게이트(121)의 전압(VGATE)은 0V보다 높은 레벨(즉, 0V에 가깝지 않은 레벨)을 유지할 수 있다.
도 6의 (a)의 부하 전류(ILOAD)가 로우 레벨로부터 하이 레벨로 다시 스텝-업 될 때, 제3그래프(GP3)에 도시된 바와 같이 파워 트랜지스터(PTR)의 게이트(121)의 전압(VGATE)이 0V보다 높은 레벨을 유지하고 있으므로, 전압 레귤레이터(100A, 100B, 100C, 및 100D)는 부하 전류(ILOAD)의 스텝-업에 빠르게 응답할 수 있다. 따라서, 도 6의 (c)의 제5그래프(GP)에 도시된 바와 같이 전압 레귤레이터(100A, 100B, 100C, 및 100D)의 언더슛(US2)은 종래의 전압 레귤레이터의 언더슛(US1)보다 상당히 감소하는 효과가 있다.
즉, 제어 회로(115 또는 115A)는 파워 트랜지스터(PTR)의 게이트(121)의 전압(VGATE) 변동을 억제할 수 있으므로, 출력 전압(VOUT)에 포함된 오버슛과 언더슛을 억제할 수 있는 효과가 있다.
도 6의 (d)는 출력 전압(VOUT)에 오버슛이 존재할 때, 제1다이오드(D1)를 통해 제1전류 경로(10)와 제2전류 경로(20)를 통해 접지(GND)로 방전되는 전류를 나타낸다.
도 7은 도 1에 도시된 전압 레귤레이터에서 발생한 누설 전류를 방전하는 동작을 설명하는 개념도이다. 도 7의 전압 레귤레이터(100E)의 구조와 동작은 도 1의 전압 레귤레이터(100A)의 구조와 동작과 동일하다. 전압 레귤레이터(100E)는 최소 바이어스 전류와 파워 트랜지스터(PTR)의 큰 누설 전류를 이용하여 출력 전압 (VOUT)을 유지할 수 있다.
파워 트랜지스터(PTR)에 큰 누설 전류(LEAKAGE)가 흐르면, 누설 전류 (LEAKAGE)는 출력 노드(OND)에 접속된 커패시터(CL)로 공급될 수 있다. 만일, 파워 트랜지스터(PTR)의 대기 전류(quiescent current), 예컨대, 바이어스 전류(BIAS)가 파워 트랜지스터(PTR)에 흐르는 누설 전류(LEAKAGE)보다 작아지면, 커패시터(CL)로 공급된 누설 전류(LEAKAGE)에 의해 출력 전압(VOUT)은 증가할 수 있다. 따라서, 출력 전압(VOUT)에 에러가 발생할 수 있다.
특히, 전압 레귤레이터(100A 또는 100B)의 출력 노드(OND)에 연결된 커패시터(CL)로 공급된 누설 전류(LEAKAGE)가 상당히 크면, 출력 전압(VOUT)은 급격히 증가하여 제1전압(VIN1)에 도달할 수 있다. 또한, 전압 레귤레이터(100C 또는 100D) 의 출력 노드(OND)에 연결된 커패시터(CL)로 공급된 누설 전류 (LEALAGE)가 상당히 크면, 출력 전압(VOUT)은 급격히 증가하여 제2전압(VIN2)에 도달할 수 있다.
파워 트랜지스터(PTR)에 흐르는 누설 전류(LEAKAGE)에 의해 출력 전압 (VOUT)이 증가하면, 제1다이오드(D1)는 도통되고, 피드백 전압(VFED)도 증가하고, 에러 증폭기(110)의 출력 전압(VB_IN)은 감소하고, 버퍼(120)의 출력 전압 (VGATE)도 감소한다. 에러 증폭기(110)의 출력 전압(VB_IN)이 감소하면, 제1증폭기 (125)의 출력 전압(VN)은 증가하고, 방전 트랜지스터(M2)는 제1증폭기(125)의 출력 전압(VN)에 응답하여 턴-온 된다.
저항들(R1과 R2)에 의해 정의된 바이어스 전류(BIAS)는 제3(방전) 전류 경로(30)를 통해 접지(GND)로 방전되고, 파워 트랜지스터(PTR)에 흐르는 누설 전류 (LEAKAGE)는 제4(방전) 전류 경로(40)를 통해 방전되므로, 출력 전압(VOUT)의 레벨은 변하지 않고 일정하게 유지될 수 있다. 또는, 파워 트랜지스터(PTR)의 게이트 (121)의 전압 (VGATE)은 도 6의 (b)의 제3그래프(GP3)에 도시된 바와 같이 0V 또는 접지 전압까지 감소하지 않는다.
도 8은 도 1에 도시된 전압 레귤레이터의 구체적인 회로도를 나타낸다. 도 1과 도 8을 참조하면, 전압 레귤레이터(100A)는 에러 증폭기(110), 제어 회로(115), 버퍼(120), 파워 트랜지스터(PTR), 및 피드백 네트워크(130)를 포함할 수 있다. 제어 회로(115)는 제1증폭기(125), 연결 트랜지스터(D1), 및 방전 트랜지스터 (M2)를 포함할 수 있다.
버퍼(120)는 정 전류원들(constant current sources; CS1과 CS2), PMOS 트랜지스터들(P1, P2, P3, P4, 및 P6), 및 NMOS 트랜지스터들(N1~N6)을 포함할 수 있다. 버퍼(120)는 에러 증폭기 (110)의 출력 신호(VB_IN)을 버퍼링하고, 버퍼된 전압(VGATE)를 출력할 수 있다.
NMOS 트랜지스터들(N3과 N4)는 전류 미러(current mirror)를 구성하고, NMOS 트랜지스터들 (N5와 N6)는 전류 미러를 구성하고, PMOS 트랜지스터들(P3, P4, 및 P5)는 전류 미러를 구성한다.
제1증폭기(125)는 에러 증폭기(110)의 출력 신호(VB_IN)에 반비례하는 전압(VN)을 생성할 수 있다. 제1증폭기(125)는 정전류(IBias)를 공급하는 정전류원 (CS3), NMOS 트랜지스터들(N2, N6, N8, 및 N9), 및 PMOS 트랜지스터(P3, P4, 및 P5)를 포함할 수 있다. 버퍼(120)와 제1증폭기(125)는 MOS 트랜지스터들(N2, N6, P3, 및 P4)를 공유할 수 있다.
NMOS 트랜지스터들(N8과 N9)은 전류 미러를 구성하고, NOS 트랜지스터 (N9)에 흐르는 전류는 정전류(IBias)의 k배이다. 여기서, k는 NMOS 트랜지스터 (N8)의 채널 폭(W8)과 채널 길이(L8)의 비((W/L)8)와 트랜지스터(N9)의 채널 폭 (W9)과 채널 길이(L9)의 비((W/L)9))에 따라 결정될 수 있다. 즉, k((W/L)9/((W/L)8)일 수 있다.
로딩 블록(140)으로부터 출력 노드(OND) 쪽으로 또는 파워 트랜지스터(PTR) 쪽으로 흐르는 역방향 전류(RI)에 의해 출력 전압(VOUT)이 증가할 수 있다. 출력 전압(VOUT)이 증가하여 제1다이오드 (D1)의 도통 조건이 만족되고 방전 트랜지스터(M2)가 턴-온 되면, 제1전류 경로 (10)와 제2전류 경로(20)가 형성될 수 있다. 따라서, 제1다이오드(D1)가 턴-오프 될 때까지 역방향 전류(RI)는 제1전류 경로(10)와 제2전류 경로(20)를 통해 접지 (GND)로 방전될 수 있다.
도 9는 도 1부터 도 4, 도 7, 및 도 8에 도시된 전압 레귤레이터의 동작을 나타내는 시뮬레이션 결과들을 나타내고, 도 10은 도 9에 도시된 부분 영역의 확대도를 나타낸다.
그래프들(GP11, GP12, GP13, GP31, GP33, 및 GP35)은 제어 회로(115 또는 115A)를 포함하지 않은 종래의 전압 레귤레이터의 신호들(VOUT, VGATE, 및 ILOAD)의 파형들을 나타내고, 그래프들(GP21, GP22, GP32, 및 GP34)는 제어 회로(115 또는 115A)를 포함하는 본 발명의 실시 예에 따른 전압 레귤레이터(100A, 100B, 100C, 또는 100D)의 신호들(VOUT 및 VGATE)의 파형들을 나타낸다. 도 6, 도 9, 및 도 10을 참조하면, 전압 레귤레이터(100A, 100B, 100C, 또는 100D)는 종래의 전압 레귤레이터에 비해 오버슛과 언더슛을 억제할 수 있는 효과가 있다.
도 10의 부분 영역(RGA)은 도 9의 부분 영역(RGA)의 확대도이다. 예컨대, T1은 1.6ms이고, T3는 1.9ms일 때, T2는 1.605ms라고 가정한다.
도 11은 도 1 또는 도 2에 도시된 전압 레귤레이터를 포함하는 모바일 장치의 블록도를 나타낸다. 도 1부터 도 11을 참조하면, 모바일 장치(200A)는 전력 관리 IC(210A), 애플리케이션 프로세서(application processor(AP); 220), 메모리 컨트롤러(230A), 및 메모리(240)를 포함할 수 있다.
도 11과 도 12에 도시된 모바일 장치(200A 또는 200B)는 랩탑 컴퓨터, 이동 전화기, 스마트폰, 태블릿 PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 모바일 인터넷 장치(mobile internet device(MID)), 웨어러블 컴퓨터, 사물 인터넷 (internet of things(IoT)) 장치, 만물 인터넷 (internet of everything(IoE)) 장치, 드론(drone), 또는 e-북(e-book)으로 구현될 수 있다.
전력 관리 IC(210A)는 각 전압(VIN1, VIN3, 및 VIN4)을 생성하는 각 전압 레귤레이터(211, 212, 및 214)를 포함할 수 있다. 예컨대, 각 전압 레귤레이터(211, 212, 및 214)는 LDO 전압 레귤레이터 또는 스위칭 전압 레귤레이터(예컨대, 벅 컨버터(buck converter))를 의미할 수 있다. 예컨대, 각 전압 레귤레이터(211, 212, 및 214)는 도 1부터 도 10을 참조하여 설명된 전압 레귤레이터(100A, 100B, 100C, 또는 100D)를 의미할 수 있다.
제1전압 레귤레이터(211)는 AP(910)로 공급될 제4전압(VIN4)을 생성할 수 있고, 제2전압 레귤레이터(212)는 메모리 컨트롤러(230A)로 공급될 제1전압 (VIN1)을 생성할 수 있고, 제4전압 레귤레이터(214)는 메모리(950)로 공급될 제3전압(VIN3)을 생성할 수 있다.
싱글 파워(VIN1)를 사용하는 메모리 컨트롤러(230A)는 전압 레귤레이터 (231A), 호스트 인터페이스(233), 로직 회로(235), 및 메모리 인터페이스(237)를 포함할 수 있다.
전압 레귤레이터(231A)는 도 1부터 도 10을 참조하여 설명된 전압 레귤레이터(100A 또는 100B)를 의미할 수 있다. 전압 레귤레이터(231A)는 출력 전압(VOUT)을 로직 회로(235)로 공급할 수 있다. 로직 회로(235)는 로딩 블록 (140)을 의미할 수 있으나 이에 한정되는 것은 아니다. 비록, 도 11에는 출력 전압 (VOUT)이 로직 회로(235)로 공급되는 실시 예가 도시되어 있으나, 출력 전압 (VOUT)은 호스트 인터페이스(233) 및/또는 메모리 인터페이스(237)로 공급될 수도 있다.
호스트 인터페이스(233)는 AP(220)와 로직 회로(235) 사이에서 주고받는 신호들을 인터페이스할 수 있다. 메모리 인터페이스(237)는 로직 회로(235)와 메모리(240) 사이에 주고받는 신호들을 인터페이스할 수 있다. 예컨대, 메모리 인터페이스(237)는 메모리 컨트롤러 인터페이스를 의미할 수 있다.
제4전압(VIN4)을 사용하는 AP(220)는 메모리 컨트롤러(230A)의 동작을 제어하고, 신호들을 메모리 컨트롤러(230A)와 주고받을 수 있다. 메모리 컨트롤러 (230A)는, AP(220)의 제어에 따라, 메모리(240)의 동작, 예컨대 데이터 라이트 동작과 데이터 리드 동작을 제어하고, 메모리(240)와 데이터를 주고받을 수 있다.
제3전압(VIN3)을 사용하는 메모리(240)는 휘발성 메모리 또는 불휘발성 메모리로 구현될 수 있다. 상기 휘발성 메모리는 RAM(random access memory), DRAM(dynamic RAM), 또는 SRAM (static RAM)을 의미할 수 있다. 상기 불휘발성 메모리는 EEPROM(electrically erasable programmable read-only memory), 플래시(flash) 메모리, MRAM(magnetic RAM), 스핀전달토크 MRAM(spin-transfer torque MRAM), FeRAM(ferroelectric RAM), PRAM(phase change RAM), 또는 저항 메모리(resistive RAM)를 의미할 수 있다.
12는 도 3 또는 도 4에 도시된 전압 레귤레이터를 포함하는 모바일 장치의 블록도를 나타낸다. 도 1부터 도 10, 및 도 12를 참조하면, 모바일 장치 (200B)는 전력 관리 IC(210B), AP(220), 메모리 컨트롤러(230B), 및 메모리(240)를 포함할 수 있다.
전력 관리 IC(210B)는 각 전압(VIN1, VIN2, VIN3, 및 VIN4)을 생성하는 각 전압 레귤레이터(211, 212, 213, 및 214)를 포함할 수 있다. 예컨대, 각 전압 레귤레이터(211, 212, 213, 및 214)는 LDO 전압 레귤레이터 또는 스위칭 전압 레귤레이터(예컨대, 벅 컨버터)를 의미할 수 있다. 예컨대, 각 전압 레귤레이터 (211, 212, 213, 및 214)는 도 1부터 도 10을 참조하여 설명된 전압 레귤레이터 (100A, 100B, 100C, 또는 100D)를 의미할 수 있다.
제1전압 레귤레이터(211)는 AP(910)로 공급될 제4전압(VIN4)을 생성할 수 있고, 제2전압 레귤레이터(212)는 메모리 컨트롤러(230B)로 공급될 제1전압 (VIN1)을 생성할 수 있고, 제3전압 레귤레이터(213)는 메모리 컨트롤러(230B)로 공급될 제2전압 (VIN2)을 생성할 수 있고, 제4전압 레귤레이터(214)는 메모리 (950)로 공급될 제3전압(VIN3)을 생성할 수 있다.
멀티 파워(VIN1과 VIN2)를 사용하는 메모리 컨트롤러(230B)는 전압 레귤레이터(231B), 호스트 인터페이스(233), 로직 회로(235), 및 메모리 인터페이스(237)를 포함할 수 있다.
전압 레귤레이터(231B)는 도 1부터 도 10을 참조하여 설명된 전압 레귤레이터(100C 또는 100D)를 의미할 수 있다. 전압 레귤레이터(231B)는 출력 전압(VOUT)을 로직 회로(235)로 공급할 수 있다. 도 12에는 출력 전압(VOUT)이 로직 회로(235)로 공급되는 실시 예가 도시되어 있으나, 출력 전압(VOUT)은 호스트 인터페이스(233) 및/또는 메모리 인터페이스(237)로 공급될 수도 있다.
도 13은 도 1부터 도 4 각각에 도시된 전압 레귤레이터의 동작을 설명하는 플로우 차트이다. 도 1부터 도 13을 참조하면, 전압 레귤레이터(100A, 100B, 100C, 또는 100D)의 출력 전압(VOUT)은 (i) 오버슛, (ⅱ) 누설 전류, 및/또는 (ⅲ) 역방향 전류에 의해 증가 또는 급격하게 증가할 수 있다(S110).
출력 전압(VOUT)이 증가함에 따라(S110의 YES), 파워 트랜지스터(PTR)의 게이트(121)와 소스 사이에 접속된 연결 트랜지스터(M1)의 도통 조건이 만족되면, 연결 트랜지스터(M1)는 턴-온 된다(S120). 출력 전압(VOUT)이 증가함에 따라 (S110의 YES), 제1스위치 회로(115-1)는 파워 트랜지스터(PTR)의 게이트(121)와 접지(GND)를 연결한다. 따라서, 연결 트랜지스터(M1)가 오프될 때까지, 출력 전압 (VOUT) 및/또는 출력 노드(OND)의 전류는 접지(GND)로 방전된다(S130).
전압 레귤레이터(100C, 또는 100D)의 출력 전압(VOUT)은 언더슛에 의해 감소 또는 급격하게 감소할 수 있다(S110).
출력 전압(VOUT)이 감소함에 따라(S110의 NO), 연결 트랜지스터(M1)는 오프 상태를 유지한다(S125). 출력 전압(VOUT)이 감소함에 따라(S110의 YES), 제1스위치 회로(115-1)는 오프 되고, 제2스위치 회로(115-2)는 온 된다. 따라서, 제2스위치 회로(115-2)는 제1전압 공급 노드(101)와 파워 트랜지스터(PTR)의 게이트(121)를 연결한다. 따라서, 제2스위치 회로(115-2)가 오프 될 때까지 제1전압(VIN1)은 파워 트랜지스터(PTR)의 게이트(121)로 공급되므로, 게이트(121)의 전압(VGATE)은 충전된다(S135).
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 제1전류 경로
20: 제2전류 경로
30: 제3전류 경로
40: 전류 경로
100A, 100B, 100C, 100D, 100E, 및 100A-1: 전압 레귤레이터
110: 에러 증폭기
115 및 115A: 제어 회로
115-1: 제1스위치 회로
115-2: 제2스위치 회로
120: 버퍼
130: 피드백 네트워크
M1: 연결 트랜지스터
D1: 제1다이오드

Claims (20)

  1. 전압 레귤레이터에 있어서,
    제2전압 공급 노드와 상기 전압 레귤레이터의 출력 노드 사이에 연결된 파워 트랜지스터;
    기준 전압과 피드백 전압의 차이를 증폭하는 에러 증폭기;
    제1전압 공급 노드와 접지 사이에 연결되고, 상기 에러 증폭기의 출력 전압에 응답하여 상기 파워 트랜지스터의 게이트를 제어하는 버퍼;
    상기 출력 노드와 상기 접지 사이에 연결되고, 상기 출력 노드의 출력 전압에 기초하여 상기 피드백 전압을 생성하는 전압 분배기; 및
    상기 출력 노드의 상기 출력 전압과 상기 파워 트랜지스터의 상기 게이트의 전압과의 차이에 기초하여, 상기 파워 트랜지스터의 상기 게이트를 통해 상기 출력 노드와 상기 접지를 연결하는 제어 회로를 포함하는 전압 레귤레이터.
  2. 제1항에 있어서,
    상기 제1전압 공급 노드와 상기 제2전압 공급 노드는 서로 연결되고 동일한 전압을 공급하는 전압 레귤레이터.
  3. 제1항에 있어서,
    상기 제1전압 공급 노드로 공급되는 제1전압은 상기 제2전압 공급 노드로 공급되는 제2전압과 서로 다른 전압 레귤레이터.
  4. 제1항에 있어서, 상기 제어 회로는,
    상기 출력 노드와 상기 파워 트랜지스터의 상기 게이트 사이에 연결된 다이오드; 및
    상기 에러 증폭기의 상기 출력 전압에 응답하여, 상기 파워 트랜지스터의 상기 게이트와 상기 접지 사이의 접속을 제어하는 제1스위치 회로를 포함하는 전압 레귤레이터.
  5. 제4항에 있어서,
    상기 다이오드는 상기 파워 트랜지스터의 상기 게이트와 상기 출력 노드 사이에 접속된 트랜지스터의 바디와 드레인 사이에 연결되는 전압 레귤레이터.
  6. 제4항에 있어서,
    상기 출력 노드의 상기 출력 전압이 상기 출력 전압에 존재하는 오버슛, 상기 파워 트랜지스터로부터 상기 출력 노드로 흐르는 누설 전류, 및 로드 블록으로부터 상기 출력 노드로 유입되는 역방향 전류 중에서 적어도 하나에 의해 증가할 때, 상기 출력 노드의 상기 출력 전압은 상기 다이오드가 턴-오프될 때까지 상기 다이오드와 상기 제1스위치 회로를 통해 상기 접지로 방전되는 전류를 억제하는 전압 레귤레이터.
  7. 제4항에 있어서,
    상기 다이오드를 통해 상기 출력 노드로부터 상기 파워 트랜지스터의 상기 게이트로 유입되는 전류는 상기 버퍼와 상기 제1스위치 회로를 통해 상기 접지로 방전되는 전압 레귤레이터.
  8. 제4항에 있어서, 상기 제어 회로는,
    상기 에러 증폭기의 상기 출력 전압에 응답하여, 상기 제1전압 공급 노드와 상기 파워 트랜지스터의 상기 게이트 사이의 연결을 제어하는 제2스위치 회로를 더 포함하는 전압 레귤레이터.
  9. 제1항에 있어서,
    상기 제어 회로는 상기 게이트의 상기 전압이 O V로 방전되는 것을 방지하는 전압 레귤레이터.
  10. 제1항에 있어서, 상기 제어 회로는,
    상기 출력 전압에 존재하는 오버슛을 억제하기 위해 상기 파워 트랜지스터의 상기 게이트를 통해 상기 출력 노드와 상기 접지를 연결하고,
    상기 출력 전압에 존재하는 언더슛을 억제하기 위해 상기 제1전압 공급 노드와 상기 파워 트랜지스터의 상기 게이트를 연결하는 전압 레귤레이터.
  11. 전압 레귤레이터; 및
    상기 전압 레귤레이터의 출력 노드에 접속된 로딩 블록을 포함하고,
    상기 전압 레귤레이터는,
    제2전압 공급 노드와 상기 전압 레귤레이터의 상기 출력 노드 사이에 연결된 파워 트랜지스터;
    기준 전압과 피드백 전압의 차이를 증폭하는 에러 증폭기;
    제1전압 공급 노드와 접지 사이에 연결되고, 상기 에러 증폭기의 출력 전압에 응답하여 상기 파워 트랜지스터의 게이트를 제어하는 버퍼;
    상기 출력 노드와 상기 접지 사이에 연결되고, 상기 출력 노드의 출력 전압에 기초하여 상기 피드백 전압을 생성하는 전압 분배기; 및
    상기 출력 노드의 상기 출력 전압과 상기 파워 트랜지스터의 상기 게이트의 전압과의 차이에 기초하여, 상기 출력 노드로 유입된 전류를 상기 파워 트랜지스터의 상기 게이트를 통해 상기 접지로 방전하는 제어 회로를 포함하는 집적 회로.
  12. 제11항에 있어서, 상기 제어 회로는,
    상기 출력 전압에 존재하는 오버슛을 억제하기 위해 상기 파워 트랜지스터의 상기 게이트를 통해 상기 출력 노드와 상기 접지를 연결하고,
    상기 출력 전압에 존재하는 언더슛을 억제하기 위해 상기 제1전압 공급 노드와 상기 파워 트랜지스터의 상기 게이트를 연결하는 집적 회로.
  13. 제11항에 있어서, 상기 제어 회로는,
    상기 차이에 기초하여, 상기 출력 노드와 상기 파워 트랜지스터의 상기 게이트를 연결하는 연결 회로; 및
    상기 에러 증폭기의 상기 출력 전압에 응답하여, 상기 파워 트랜지스터의 상기 게이트와 상기 접지를 연결하는 제1스위치 회로를 포함하는 집적 회로.
  14. 제13항에 있어서,
    상기 출력 노드의 상기 출력 전압이 상기 출력 전압에 존재하는 오버슛, 상기 파워 트랜지스터로부터 상기 출력 노드로 흐르는 누설 전류, 및 로드 블록으로부터 상기 출력 노드로 유입되는 역방향 전류 중에서 적어도 하나에 의해 증가할 때, 상기 제어 회로는 상기 연결 회로가 오프될 때까지 상기 연결 회로와 상기 파워 트랜지스터의 상기 게이트를 통해 상기 접지로 출력 전류를 방전하는 집적 회로.
  15. 제13항에 있어서, 상기 제어 회로는,
    상기 에러 증폭기의 상기 출력 전압에 응답하여, 상기 제1전압 공급 노드와 상기 파워 트랜지스터의 상기 게이트를 연결하는 제2스위치 회로를 더 포함하는 집적 회로.
  16. 전압 레귤레이터; 및
    상기 전압 레귤레이터로 동작 전압을 공급하는 전력 관리 IC를 포함하고,
    상기 전압 레귤레이터는,
    상기 동작 전압을 수신하는 전압 공급 노드와 상기 전압 레귤레이터의 출력 노드 사이에 연결된 파워 트랜지스터;
    기준 전압과 피드백 전압의 차이를 증폭하는 에러 증폭기;
    상기 전압 공급 노드와 접지 사이에 연결되고, 상기 에러 증폭기의 출력 전압에 응답하여 상기 파워 트랜지스터의 게이트를 제어하는 버퍼;
    상기 출력 노드와 상기 접지 사이에 연결되고, 상기 출력 노드의 출력 전압에 기초하여 상기 피드백 전압을 생성하는 전압 분배기; 및
    상기 출력 노드의 상기 출력 전압과 상기 파워 트랜지스터의 상기 게이트의 전압과의 차이에 기초하여, 상기 출력 노드로 유입된 전류를 상기 파워 트랜지스터의 상기 게이트를 통해 상기 접지로 방전하는 제어 회로를 포함하는 모바일 장치.
  17. 제16항에 있어서, 상기 제어 회로는,
    상기 출력 전압에 존재하는 오버슛을 억제하기 위해 상기 파워 트랜지스터의 상기 게이트를 통해 상기 출력 노드와 상기 접지를 연결하고,
    상기 출력 전압에 존재하는 언더슛을 억제하기 위해 상기 전압 공급 노드와 상기 파워 트랜지스터의 상기 게이트를 연결하는 모바일 장치.
  18. 제16항에 있어서, 상기 제어 회로는,
    상기 차이에 기초하여, 상기 출력 노드와 상기 파워 트랜지스터의 상기 게이트를 연결하는 연결 회로; 및
    상기 에러 증폭기의 상기 출력 전압에 응답하여, 상기 파워 트랜지스터의 상기 게이트와 상기 접지를 연결하는 제1스위치 회로를 포함하는 모바일 장치.
  19. 제18항에 있어서, 상기 제어 회로는,
    상기 출력 노드의 상기 출력 전압이 상기 출력 전압에 존재하는 오버슛, 상기 파워 트랜지스터로부터 상기 출력 노드로 흐르는 누설 전류, 및 로드 블록으로부터 상기 출력 노드로 유입되는 역방향 전류 중에서 적어도 하나에 의해 증가할 때, 증가된 전압을 상기 연결 회로가 오프될 때까지 상기 파워 트랜지스터의 상기 게이트를 통해 상기 접지로 방전하는 모바일 장치.
  20. 제18항에 있어서, 상기 제어 회로는,
    상기 에러 증폭기의 상기 출력 전압에 응답하여, 상기 전압 공급 노드와 상기 파워 트랜지스터의 상기 게이트를 연결하는 제2스위치 회로를 더 포함하는 모바일 장치.
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