KR102391579B1 - Multilayered capacitor - Google Patents

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KR102391579B1
KR102391579B1 KR1020200024034A KR20200024034A KR102391579B1 KR 102391579 B1 KR102391579 B1 KR 102391579B1 KR 1020200024034 A KR1020200024034 A KR 1020200024034A KR 20200024034 A KR20200024034 A KR 20200024034A KR 102391579 B1 KR102391579 B1 KR 102391579B1
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Abstract

본 발명은, 액티브 영역과 상기 액티브 영역의 상하에 위치하는 커버 영역을 포함하는 커패시터 바디; 및 상기 커패시터 바디의 양 단부에 각각 배치되는 제1 및 제2 외부 전극; 을 포함하고, 상기 액티브 영역은, 복수의 제1 유전체층; 상기 제1 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극; 및 상기 제1 및 제2 내부 전극이 배치된 제1 유전체층에 각각 배치되는 제1 및 제2 보조 전극; 을 포함하고, 상기 커버 영역은, 상기 제1 유전체층의 두께 보다 얇게 형성된 복수의 제2 유전체층; 및 상기 제2 유전체층에 배치되는 더미 전극; 을 포함하는 적층형 커패시터를 제공한다.The present invention provides a capacitor body including an active region and a cover region positioned above and below the active region; and first and second external electrodes respectively disposed on both ends of the capacitor body. including, wherein the active region includes: a plurality of first dielectric layers; first and second internal electrodes alternately disposed with the first dielectric layer interposed therebetween; and first and second auxiliary electrodes respectively disposed on the first dielectric layer on which the first and second internal electrodes are disposed. including, wherein the cover region includes: a plurality of second dielectric layers formed to be thinner than a thickness of the first dielectric layer; and a dummy electrode disposed on the second dielectric layer. It provides a multilayer capacitor comprising a.

Description

적층형 커패시터{MULTILAYERED CAPACITOR}Multilayer Capacitor {MULTILAYERED CAPACITOR}

본 발명은 적층형 커패시터에 관한 것이다.The present invention relates to a multilayer capacitor.

적층형 커패시터는 소형이고 고용량이 보장되며 실장이 용이한 특징을 가지고 있어서, 액정 표시 장치(LCD: Liquid Crystal Display)와 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트 폰 및 휴대폰 등 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다.Multilayer capacitors are small, high-capacity, and easy to mount. It is mounted on the circuit board of various electronic products such as mobile phones to charge or discharge electricity.

또한, 전장 부품에 대한 업계의 관심이 높아지면서, 적층형 커패시터의 경우에도 자동차 또는 인포테인먼트 시스템에 사용되기 위해 고신뢰성 및 고강도 특성이 요구되고 있다.In addition, as the industry's interest in electronic components increases, even in the case of multilayer capacitors, high reliability and high strength characteristics are required for use in automobiles or infotainment systems.

특히 최근에는 칩 부품에 대한 높은 휨강도 특성이 요구되고 있어서, 적층형 커패시터의 휨 특성을 향상시키기 위한 새로운 방안이 필요한 실정이다.In particular, in recent years, high bending strength characteristics for chip components are required, and a new method for improving the bending characteristics of multilayer capacitors is required.

국내공개특허 제2014-0106021호Domestic Patent Publication No. 2014-0106021 국내공개특허 제2017-0024750호Domestic Patent Publication No. 2017-0024750

본 발명의 목적은 휨 강도 특성을 향상시킨 적층형 커패시터를 제공하는데 있다.An object of the present invention is to provide a multilayer capacitor having improved flexural strength characteristics.

본 발명의 일 측면은, 액티브 영역과 상기 액티브 영역의 상하에 위치하는 커버 영역을 포함하는 커패시터 바디; 및 상기 커패시터 바디의 양 단부에 각각 배치되는 제1 및 제2 외부 전극; 을 포함하고, 상기 액티브 영역은, 복수의 제1 유전체층; 상기 제1 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극; 및 상기 제1 및 제2 내부 전극이 배치된 제1 유전체층에 각각 배치되는 제1 및 제2 보조 전극; 을 포함하고, 상기 커버 영역은, 상기 제1 유전체층의 두께 보다 얇게 형성된 복수의 제2 유전체층; 및 상기 제2 유전체층에 배치되는 더미 전극; 을 포함하는 적층형 커패시터를 제공한다.According to an aspect of the present invention, there is provided a capacitor body comprising: a capacitor body including an active region and a cover region positioned above and below the active region; and first and second external electrodes respectively disposed on both ends of the capacitor body. including, wherein the active region includes: a plurality of first dielectric layers; first and second internal electrodes alternately disposed with the first dielectric layer interposed therebetween; and first and second auxiliary electrodes respectively disposed on the first dielectric layer on which the first and second internal electrodes are disposed. including, wherein the cover region includes: a plurality of second dielectric layers formed to be thinner than a thickness of the first dielectric layer; and a dummy electrode disposed on the second dielectric layer. It provides a multilayer capacitor comprising a.

본 발명의 일 실시 예에서, 상기 제2 유전체층의 두께는 상기 제1 유전체층의 두께 대비 20 내지 60%일 수 있다.In an embodiment of the present invention, the thickness of the second dielectric layer may be 20 to 60% of the thickness of the first dielectric layer.

본 발명의 일 실시 예에서, 상기 커버 영역의 두께는 각각 100㎛ 이상일 수 있다.In an embodiment of the present invention, each of the cover regions may have a thickness of 100 μm or more.

상기 상부 커버 영역은 최상단에 배치된 더미 전극의 상면에 상부 마진을 더 가지고, 상기 하부 커버 영역은 최하단에 배치된 더미 전극의 하면에 하부 마진을 더 가질 수 있다.The upper cover area may further have an upper margin on a top surface of the dummy electrode disposed at the uppermost end, and the lower cover area may further have a lower margin on the lower surface of the lowermost dummy electrode.

본 발명의 일 실시 예에서, 상기 제1 및 제2 내부 전극의 길이는 상기 제1 및 제2 보조 전극의 길이 보다 길게 형성될 수 있다.In an embodiment of the present invention, the lengths of the first and second internal electrodes may be longer than the lengths of the first and second auxiliary electrodes.

본 발명의 일 실시 예에서, 상기 커패시터 바디는 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 상기 제1 및 제2 내부 전극의 일단이 상기 제3 및 제4 면을 통해 각각 노출되고, 상기 제1 및 제2 보조 전극의 일단이 상기 제4 및 제3 면을 통해 각각 노출되고, 상기 더미 전극은 하나의 제2 유전체층에 2개가 서로 이격되게 배치되고, 각각의 일단이 상기 제3 및 제4 면을 통해 각각 노출될 수 있다.In one embodiment of the present invention, the capacitor body is connected to the first and second surfaces facing each other, the first and second surfaces, and connected to the third and fourth surfaces, the first and second surfaces facing each other, and It includes fifth and sixth surfaces connected to the third and fourth surfaces and facing each other, and one end of the first and second internal electrodes is exposed through the third and fourth surfaces, respectively, and the first and fourth surfaces are respectively exposed. One end of the second auxiliary electrode is exposed through the fourth and third surfaces, respectively, and two dummy electrodes are disposed in one second dielectric layer to be spaced apart from each other, and each end of the dummy electrode faces the third and fourth surfaces Each can be exposed through

본 발명의 일 실시 예에서, 상기 더미 전극은, 상기 상부 커버 영역의 제2 유전체층에 서로 이격되게 배치되고 일단이 상기 제3 및 제4 면을 통해 각각 노출되는 제1 더미 전극과 제2 더미 전극; 및 상기 하부 커버 영역의 제2 유전체층에 서로 이격되게 배치되고 일단이 상기 제3 및 제4 면을 통해 각각 노출되는 제3 더미 전극과 제4 더미 전극; 을 포함하고, 상기 제1 더미 전극과 상기 제4 더미 전극의 길이가 상기 제1 및 제2 내부 전극의 길이와 각각 동일하고, 상기 제2 더미 전극과 상기 제3 더미 전극의 길이는 상기 제1 및 제2 보조 전극의 길이와 각각 동일할 수 있다.In an embodiment of the present invention, the dummy electrode is a first dummy electrode and a second dummy electrode disposed to be spaced apart from each other in the second dielectric layer of the upper cover region and having one end exposed through the third and fourth surfaces, respectively. ; and a third dummy electrode and a fourth dummy electrode disposed on the second dielectric layer of the lower cover region to be spaced apart from each other and having one end exposed through the third and fourth surfaces, respectively. , wherein the lengths of the first dummy electrode and the fourth dummy electrode are the same as the lengths of the first and second internal electrodes, respectively, and the lengths of the second dummy electrode and the third dummy electrode are equal to the lengths of the first dummy electrode and the length of the second auxiliary electrode, respectively.

본 발명의 일 실시 예에서, 상기 상부 커버 영역은 제2 유전체층을 사이에 두고 상하로 제1 더미 전극과 제2 더미 전극이 복수 개 배치되고, 상기 하부 커버 영역은 제2 유전체층을 사이에 두고 상하로 제3 더미 전극과 제4 더미 전극이 복수 개 배치될 수 있다.In an embodiment of the present invention, in the upper cover area, a plurality of first dummy electrodes and a plurality of second dummy electrodes are disposed vertically with a second dielectric layer interposed therebetween, and the lower cover area is vertically disposed with a second dielectric layer interposed therebetween. Thus, a plurality of third dummy electrodes and fourth dummy electrodes may be disposed.

본 발명의 일 실시 예에서, 상기 더미 전극은, 상기 상부 커버 영역의 제2 유전체층에 서로 이격되게 배치되고 일단이 상기 제3 및 제4 면을 통해 각각 노출되는 제1 더미 전극과 제2 더미 전극; 및 상기 하부 커버 영역의 제2 유전체층에 서로 이격되게 배치되고 일단이 상기 제3 및 제4 면을 통해 각각 노출되는 제3 더미 전극과 제4 더미 전극; 을 포함하고, 상기 제1, 제2, 제3, 제4 더미 전극은 모두 동일한 길이를 가질 수 있다.In an embodiment of the present invention, the dummy electrode is a first dummy electrode and a second dummy electrode disposed to be spaced apart from each other in the second dielectric layer of the upper cover region and having one end exposed through the third and fourth surfaces, respectively. ; and a third dummy electrode and a fourth dummy electrode disposed on the second dielectric layer of the lower cover region to be spaced apart from each other and having one end exposed through the third and fourth surfaces, respectively. and the first, second, third, and fourth dummy electrodes may all have the same length.

본 발명의 일 실시 예에서, 상기 상부 커버 영역은 제2 유전체층을 사이에 두고 상하로 제1 더미 전극과 제2 더미 전극이 복수 개 배치되고, 상기 하부 커버 영역은 제2 유전체층을 사이에 두고 상하로 제3 더미 전극과 제4 더미 전극이 복수 개 배치될 수 있다.In an embodiment of the present invention, in the upper cover area, a plurality of first dummy electrodes and a plurality of second dummy electrodes are disposed vertically with a second dielectric layer interposed therebetween, and the lower cover area is vertically disposed with a second dielectric layer interposed therebetween. Thus, a plurality of third dummy electrodes and fourth dummy electrodes may be disposed.

본 발명의 일 실시 예에서, 상기 제1, 제2, 제3, 제4 더미 전극의 길이는 상기 제1 및 제2 보조 전극의 길이 보다 길게 형성될 수 있다.In an embodiment of the present invention, the lengths of the first, second, third, and fourth dummy electrodes may be longer than those of the first and second auxiliary electrodes.

본 발명의 일 실시 형태에 따르면, 적층형 커패시터의 휨 강도 특성을 향상시킬 수 있다.According to one embodiment of the present invention, it is possible to improve the flexural strength characteristics of the multilayer capacitor.

도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터의 사시도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3(a) 내지 도 3(d)는 도 1의 커패시터 바디에 포함되는 제1 및 제2 내부 전극과 제1 및 제2 보조 전극과 더미 전극을 나타낸 평면도이다.
도 4는 본 발명의 다른 실시 형태에 따른 적층형 커패시터의 단면도이다.
도 5(a) 내지 도 5(c)는 도 4의 커패시터 바디에 포함되는 제1 및 제2 내부 전극과 제1 및 제2 보조 전극과 더미 전극을 나타낸 평면도이다.1 is a perspective view of a multilayer capacitor according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along line II′ of FIG. 1 .
3A to 3D are plan views illustrating first and second internal electrodes, first and second auxiliary electrodes, and dummy electrodes included in the capacitor body of FIG. 1 .
4 is a cross-sectional view of a multilayer capacitor according to another embodiment of the present invention.
5A to 5C are plan views illustrating first and second internal electrodes, first and second auxiliary electrodes, and dummy electrodes included in the capacitor body of FIG. 4 .

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, the embodiment of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below.

또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.In addition, the embodiment of the present invention is provided in order to more completely explain the present invention to those of ordinary skill in the art.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.The shapes and sizes of elements in the drawings may be exaggerated for clearer description.

또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.In addition, components having the same function within the scope of the same idea shown in the drawings of each embodiment will be described using the same reference numerals.

덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.In addition, in the entire specification, 'including' a certain element means that other elements may be further included, rather than excluding other elements, unless otherwise stated.

이하, 본 발명의 실시 형태를 명확하게 설명하기 위해 커패시터 바디(110)의 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 또한, 본 실시 형태에서, Z방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.Hereinafter, when the direction of the capacitor body 110 is defined in order to clearly describe the embodiment of the present invention, X, Y, and Z indicated in the drawings indicate the longitudinal direction, the width direction, and the thickness direction of the capacitor body 110 , respectively. . In addition, in this embodiment, the Z direction can be used in the same concept as the stacking direction in which the dielectric layers are stacked.

도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터의 사시도이고, 도 2는 도 1의 I-I'선 단면도이고, 도 3(a) 내지 도 3(d)는 도 1의 커패시터 바디에 포함되는 제1 및 제2 내부 전극과 제1 및 제2 보조 전극과 더미 전극을 나타낸 평면도이다.1 is a perspective view of a multilayer capacitor according to an embodiment of the present invention, FIG. 2 is a cross-sectional view taken along line II′ of FIG. 1 , and FIGS. 3A to 3D are included in the capacitor body of FIG. 1 . It is a plan view showing the first and second internal electrodes, the first and second auxiliary electrodes, and the dummy electrode to be used.

도 1 내지 도 3을 참조하면, 본 실시 형태에 따른 적층형 커패시터(100)는 커패시터 바디(110), 커패시터 바디(110)의 X방향의 양 단부에 각각 배치되는 제1 및 제2 외부 전극(131, 132), 제1 및 제2 보조 전극(123, 124) 및 더미 전극(125)을 포함한다.1 to 3 , in the multilayer capacitor 100 according to the present embodiment, the capacitor body 110 and first and second external electrodes 131 disposed at opposite ends of the capacitor body 110 in the X direction, respectively. , 132 ), first and second auxiliary electrodes 123 and 124 , and a dummy electrode 125 .

커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 이때 커패시터 바디(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서 서로 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.The capacitor body 110 is formed by stacking a plurality of dielectric layers 111 in the Z direction and then firing. At this time, the plurality of dielectric layers 111 forming the capacitor body 110 are sintered and adjacent to each other dielectric layers 111 . The boundary between them may be integrated to the extent that it is difficult to confirm without using a scanning electron microscope (SEM).

이때, 커패시터 바디(110)는 대체로 육면체 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태의 도면에 도시된 것으로 한정되는 것은 아니다.In this case, the capacitor body 110 may have a substantially hexahedral shape, but the present invention is not limited thereto. In addition, the shape and size of the capacitor body 110 and the number of stacked dielectric layers 111 are not limited to those shown in the drawings of the present embodiment.

본 실시 형태에서는 설명의 편의를 위해, 커패시터 바디(110)의 Z방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)과 연결되고 서로 대향하는 X방향의 양면을 제3 및 제4 면(3, 4)으로, 제1 및 제2 면과 연결되고 서로 대향하는 Y방향의 양면을 제5 및 제6 면(5, 6)으로 정의한다. 또한, 본 실시 형태에서, 제1 면(1)은 실장 방향의 면이 될 수 있다.In the present embodiment, for convenience of explanation, both surfaces of the capacitor body 110 facing each other in the Z direction are connected to the first and second surfaces 1 and 2 and to the first and second surfaces 1 and 2 . and the opposite surfaces in the X direction are the third and fourth surfaces (3, 4), and the first and second surfaces are connected to both surfaces in the Y direction opposite to each other as the fifth and sixth surfaces (5, 6) to be defined as Also, in the present embodiment, the first surface 1 may be a surface in the mounting direction.

유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.The dielectric layer 111 may include a high dielectric constant ceramic material, for example, barium titanate (BaTiO 3 )-based or strontium titanate (SrTiO 3 )-based ceramic powder, etc. However, the present invention is not limited thereto.

또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.In addition, ceramic additives, organic solvents, plasticizers, binders and dispersants may be further added to the dielectric layer 111 along with the ceramic powder.

상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다.The ceramic additive may include, for example, a transition metal oxide or transition metal carbide, a rare earth element, magnesium (Mg), or aluminum (Al).

이러한 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, Z방향으로 상기 액티브 영역의 상하에 각각 위치하는 상부 및 하부 커버 영역(112, 113)으로 구성될 수 있다.The capacitor body 110 may include an active region as a part contributing to capacitance formation of the capacitor, and upper and lower cover regions 112 and 113 positioned above and below the active region in the Z-direction, respectively.

상기 액티브 영역은 제1 유전체층(111a)을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극(121, 122)과 제1 및 제2 보조 전극(123, 124)을 포함한다.The active region includes a plurality of first and second internal electrodes 121 and 122 and first and second auxiliary electrodes 123 and 124 alternately disposed with a first dielectric layer 111a interposed therebetween.

제1 및 제2 내부 전극(121, 122)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 일단이 각각 노출될 수 있고, 제1 및 제2 보조 전극(123, 124)은 커패시터 바디(110)의 제4 및 제3 면(4, 3)을 통해 일단이 각각 노출될 수 있다.One ends of the first and second internal electrodes 121 and 122 may be exposed through the third and fourth surfaces 3 and 4 of the capacitor body 110, respectively, and the first and second auxiliary electrodes 123, One end of the 124 may be exposed through the fourth and third surfaces 4 and 3 of the capacitor body 110 , respectively.

제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 제1 유전체층(111a)에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성하고, 중간에 배치된 제1 유전체층(111a)에 의해 서로 전기적으로 절연될 수 있다.The first and second internal electrodes 121 and 122 are electrodes having different polarities, and are formed by printing a conductive paste containing a conductive metal to a predetermined thickness on the first dielectric layer 111a, and disposed in the middle. 1 may be electrically insulated from each other by the dielectric layer 111a.

상기 도전성 금속은 예를 들어 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The conductive metal may be, for example, one of silver (Ag), palladium (Pd), platinum (Pt), nickel (Ni) and copper (Cu) or an alloy thereof, and the present invention is limited thereto. it is not going to be

또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.In addition, the method for printing the conductive paste may use a screen printing method or a gravure printing method, but the present invention is not limited thereto.

또한, 제1 및 제2 내부 전극(121, 122)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 부분을 통해 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.In addition, the first and second internal electrodes 121 and 122 are connected to the first and second external electrodes 131 and 131 through portions alternately exposed through the third and fourth surfaces 3 and 4 of the capacitor body 110 . 132) and may be electrically connected to each other.

따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.Accordingly, when a voltage is applied to the first and second external electrodes 131 and 132 , electric charges are accumulated between the first and second internal electrodes 121 and 122 .

이때, 적층형 커패시터(100)의 정전 용량은 상기 액티브 영역에서 Z방향을 따라 서로 오버랩 되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.In this case, the capacitance of the multilayer capacitor 100 is proportional to the overlapping area of the first and second internal electrodes 121 and 122 overlapping each other in the Z direction in the active region.

또한, 제1 및 제2 내부 전극(121, 122)의 길이는 용량 구현을 위해 제1 및 제2 보조 전극(123, 124)의 길이 보다 각각 길게 형성될 수 있다.Also, the lengths of the first and second internal electrodes 121 and 122 may be longer than the lengths of the first and second auxiliary electrodes 123 and 124 to realize capacitance.

제1 보조 전극(123)은 제1 내부 전극(121)이 배치된 제1 유전체층(111a)에 제1 내부 전극(121)으로부터 이격되게 함께 배치되고, 일단이 커패시터 바디(110)의 제4 면(4)을 통해 노출될 수 있다.The first auxiliary electrode 123 is disposed in the first dielectric layer 111a on which the first internal electrode 121 is disposed to be spaced apart from the first internal electrode 121 , and one end of the fourth surface of the capacitor body 110 is provided. It can be exposed through (4).

제2 보조 전극(124)은 제2 내부 전극(122)이 배치된 제1 유전체층(111a)에 제2 내부 전극(122)으로부터 이격되게 함께 배치되고, 일단이 커패시터 바디(110)의 제3 면(3)을 통해 노출될 수 있다.The second auxiliary electrode 124 is disposed together in the first dielectric layer 111a on which the second internal electrode 122 is disposed to be spaced apart from the second internal electrode 122 , and has one end of the third surface of the capacitor body 110 . It can be exposed through (3).

제1 및 제2 보조 전극(123, 124)은 휨 강도를 개선시키는 역할을 할 수 있다.The first and second auxiliary electrodes 123 and 124 may serve to improve bending strength.

상부 및 하부 커버 영역(112, 113)은 2개 이상의 제2 유전체층(111b)을 상기 액티브 영역의 상하 면에 각각 Z방향으로 적층하여 형성할 수 있으며, 제2 유전체층(111b)에 배치되는 더미 전극(125)를 포함한다.The upper and lower cover regions 112 and 113 may be formed by stacking two or more second dielectric layers 111b on upper and lower surfaces of the active region in the Z-direction, respectively, and a dummy electrode disposed on the second dielectric layer 111b. (125).

이때, 상부 및 하부 커버 영역(112, 113)의 두께는 각각 100㎛ 이상일 수 있다. 상부 및 하부 커버 영역(112, 113)의 두께가 각각 100㎛ 미만인 경우, 액티브 영역에 응력이 가해지기도 전에 상부 및 하부 커버 영역(112, 113)을 구성하는 제2 유전체층(111b)이 파손되는 문제가 발생할 수 있다. In this case, the thickness of the upper and lower cover regions 112 and 113 may be 100 μm or more, respectively. When the thickness of the upper and lower cover regions 112 and 113 is less than 100 μm, the second dielectric layer 111b constituting the upper and lower cover regions 112 and 113 is damaged even before stress is applied to the active region. may occur.

또한, 제2 유전체층(111b)은 제1 유전체층(111a)과 동일한 재질로 이루어질 수 있으며, 제1 유전체층(111a)의 두께 보다 얇은 두께로 형성된다.Also, the second dielectric layer 111b may be made of the same material as the first dielectric layer 111a and is formed to have a thickness smaller than that of the first dielectric layer 111a.

이때, 제2 유전체층(111b)의 두께는 제1 유전체층(111a)의 두께 대비 20 내지 60%일 수 있다.In this case, the thickness of the second dielectric layer 111b may be 20 to 60% of the thickness of the first dielectric layer 111a.

더미 전극(125)은 하나의 제2 유전체층(111b)에 2개가 서로 이격되게 배치되고, 각각의 일단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있다.Two dummy electrodes 125 may be disposed on one second dielectric layer 111b to be spaced apart from each other, and one end of each may be exposed through the third and fourth surfaces 3 and 4 of the capacitor body 110 , respectively. there is.

더미 전극(125)은 휨 강도를 개선시키고, 외부 전극과의 전기적 연결성을 향상시키는 역할을 할 수 있다.The dummy electrode 125 may serve to improve bending strength and improve electrical connectivity with an external electrode.

본 실시 예에서, 더미 전극(125)은 제1, 제2, 제3, 제4 더미 전극(125a, 125b, 125c, 125d)을 포함할 수 있다.In this embodiment, the dummy electrode 125 may include first, second, third, and fourth dummy electrodes 125a, 125b, 125c, and 125d.

상부 커버 영역(112)은 제2 유전체층(111b)을 사이에 두고 Z방향으로 제1 더미 전극(125a)과 제2 더미 전극(125b)이 복수 개 배치될 수 있고, 하부 커버 영역(113)은 제2 유전체층(111b)을 사이에 두고 Z방향으로 제3 더미 전극(125c)과 제3 더미 전극(125d)이 복수 개 배치될 수 있다.In the upper cover region 112 , a plurality of first dummy electrodes 125a and a plurality of second dummy electrodes 125b may be disposed in the Z direction with the second dielectric layer 111b interposed therebetween, and the lower cover region 113 may include A plurality of third dummy electrodes 125c and a plurality of third dummy electrodes 125d may be disposed in the Z direction with the second dielectric layer 111b interposed therebetween.

보다 상세히 설명하면, 제1 더미 전극(125a)은 상부 커버 영역(112)의 제2 유전체층(111b)에 배치되고, 일단이 커패시터 바디(110)의 제3 면(3)을 통해 노출될 수 있다. 이때, 제1 더미 전극(125a)의 길이는 제1 내부 전극(121)의 길이와 동일하게 형성될 수 있다.In more detail, the first dummy electrode 125a may be disposed on the second dielectric layer 111b of the upper cover region 112 , and one end of the first dummy electrode 125a may be exposed through the third surface 3 of the capacitor body 110 . . In this case, the length of the first dummy electrode 125a may be the same as the length of the first internal electrode 121 .

제2 더미 전극(125b)은 상부 커버 영역(112)의 제2 유전체층(111b)에 제1 더미 전극(125a)과 이격되게 배치되고, 일단이 커패시터 바디(110)의 제4 면(4)을 통해 노출될 수 있다. 이때, 제2 더미 전극(125b)의 길이는 제1 보조 전극(123)의 길이와 동일하게 형성될 수 있다.The second dummy electrode 125b is disposed on the second dielectric layer 111b of the upper cover region 112 to be spaced apart from the first dummy electrode 125a, and one end of the second dummy electrode 125b is disposed on the fourth surface 4 of the capacitor body 110 . can be exposed through In this case, the length of the second dummy electrode 125b may be the same as the length of the first auxiliary electrode 123 .

제3 더미 전극(125c)은 하부 커버 영역(113)의 제2 유전체층(111b)에 배치되고, 일단이 커패시터 바디(110)의 제3 면(3)을 통해 노출될 수 있다. 이때, 제3 더미 전극(125c)의 길이는 제2 보조 전극(124)의 길이와 동일하게 형성될 수 있다.The third dummy electrode 125c may be disposed on the second dielectric layer 111b of the lower cover region 113 , and one end of the third dummy electrode 125c may be exposed through the third surface 3 of the capacitor body 110 . In this case, the length of the third dummy electrode 125c may be the same as the length of the second auxiliary electrode 124 .

제4 더미 전극(125d)은 하부 커버 영역(113)의 제2 유전체층(111b)에 제3 더미 전극(125c)과 이격되게 배치되고, 일단이 커패시터 바디(110)의 제4 면(4)을 통해 노출될 수 있다. 이때, 제4 더미 전극(125d)의 길이는 제2 내부 전극(122)의 길이와 동일하게 형성될 수 있다.The fourth dummy electrode 125d is disposed on the second dielectric layer 111b of the lower cover region 113 to be spaced apart from the third dummy electrode 125c, and one end of the fourth dummy electrode 125d is connected to the fourth surface 4 of the capacitor body 110 . can be exposed through In this case, the length of the fourth dummy electrode 125d may be the same as the length of the second internal electrode 122 .

그리고, 상부 커버 영역(112)은 Z방향으로 최상단에 배치된 더미 전극의 상면에 전극을 포함하지 않는 상부 마진을 더 가지고, 하부 커버 영역(113)은 최하단에 배치된 더미 전극의 하면에 전극을 포함하지 않는 하부 마진을 더 가질 수 있다.In addition, the upper cover region 112 further has an upper margin that does not include an electrode on the upper surface of the dummy electrode disposed at the uppermost end in the Z direction, and the lower cover region 113 includes an electrode on the lower surface of the dummy electrode disposed at the lowermost end in the Z direction. It may further have a lower margin that does not include it.

이러한 상하 마진은 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.The upper and lower margins may basically serve to prevent damage to the first and second internal electrodes 121 and 122 due to physical or chemical stress.

제1 및 제2 외부 전극(131, 132)은 서로 다른 극성의 전압이 제공되며, 제1 및 제2 내부 전극(121, 122)의 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.Voltages of different polarities are applied to the first and second external electrodes 131 and 132 , and may be electrically connected to exposed portions of the first and second internal electrodes 121 and 122 , respectively.

이때, 제1 외부 전극(131)에는 제2 보조 전극(124), 제1 더미 전극(125a), 제3 더미 전극(125c)의 각각의 노출되는 부분이 접속될 수 있다.In this case, exposed portions of the second auxiliary electrode 124 , the first dummy electrode 125a , and the third dummy electrode 125c may be connected to the first external electrode 131 .

그리고, 제2 외부 전극(132)에는 제1 보조 전극(123), 제2 더미 전극(125b), 제4 더미 전극(125d)의 각각의 노출되는 부분이 더 접속될 수 있다.In addition, exposed portions of the first auxiliary electrode 123 , the second dummy electrode 125b , and the fourth dummy electrode 125d may be further connected to the second external electrode 132 .

또한, 이러한 제1 및 제2 외부 전극(131, 132)의 표면에는 필요시 도금층이 형성될 수 있다.Also, if necessary, a plating layer may be formed on the surfaces of the first and second external electrodes 131 and 132 .

예컨대, 제1 및 제2 외부 전극(131, 132)은 내부 전극 또는 더미 전극과 접속되는 제1 및 제2 도전층과, 상기 제1 및 제2 도전층 상에 형성되는 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 도금층 상에 형성되는 제1 및 제2 주석(Sn) 도금층을 각각 포함할 수 있다.For example, the first and second external electrodes 131 and 132 may include first and second conductive layers connected to internal electrodes or dummy electrodes, and first and second nickel layers formed on the first and second conductive layers. It may include a (Ni) plating layer, and first and second tin (Sn) plating layers formed on the first and second plating layers, respectively.

제1 외부 전극(131)은 제1 접속부(131a)와 제1 밴드부(131b)를 포함할 수 있다.The first external electrode 131 may include a first connection part 131a and a first band part 131b.

제1 접속부(131a)는 커패시터 바디(110)의 제3 면(3)에 형성되어 제1 내부 전극(121), 제2 보조 전극(124), 제1 더미 전극(125a), 제3 더미 전극(125c)과 접속되는 부분이고, 제1 밴드부(131b)는 제1 접속부(131a)에서 커패시터 바디(110)의 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 연장되는 부분이다.The first connection part 131a is formed on the third surface 3 of the capacitor body 110 to form a first internal electrode 121 , a second auxiliary electrode 124 , a first dummy electrode 125a , and a third dummy electrode. The portion connected to the 125c, and the first band portion 131b is the first, second, fifth, and sixth surfaces 1, 2, 5, and 6 of the capacitor body 110 in the first connection portion 131a. A part that extends to a part of

제2 외부 전극(132)은 제2 접속부(132a)와 제2 밴드부(132b)를 포함할 수 있다.The second external electrode 132 may include a second connection part 132a and a second band part 132b.

제2 접속부(132a)는 커패시터 바디(110)의 제4 면(4)에 형성되어 제2 내부 전극(122), 제1 보조 전극(123), 제2 더미 전극(125b), 제4 더미 전극(125d)과 접속되는 부분이고, 제2 밴드부(132b)는 제2 접속부(132a)에서 커패시터 바디(110)의 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 연장되는 부분이다.The second connection part 132a is formed on the fourth surface 4 of the capacitor body 110 to form a second internal electrode 122 , a first auxiliary electrode 123 , a second dummy electrode 125b , and a fourth dummy electrode. It is a part connected to 125d, and the second band part 132b is the first, second, fifth and sixth surfaces 1, 2, 5, and 6 of the capacitor body 110 in the second connection part 132a. A part that extends to a part of

적층형 커패시터에서 휨 강도 특성은 내부 전극이 인쇄된 유전체층의 층수와 비례한다.In a multilayer capacitor, the flexural strength characteristic is proportional to the number of dielectric layers on which the inner electrode is printed.

이 점을 이용하여 커패시터 바디의 상하 커버 영역에 용량 구현과 관련이 없는 더미 전극이 인쇄된 유전체층을 삽입하여 휨 강도 특성을 확보하기 위한 층수를 보강하고 있다.Using this point, dielectric layers printed with dummy electrodes that are not related to capacity implementation are inserted in the upper and lower cover areas of the capacitor body to reinforce the number of layers to secure flexural strength characteristics.

그러나, 종래의 적층형 커패시터는 내부 전극이 인쇄된 액티브 영역에서의 유전체층과 더미 전극이 인쇄된 커버 영역에서의 유전체층의 두께가 대체로 동일하여 제한적인 칩 사이즈에서 충분한 층수를 확보하기 어렵다.However, in the conventional multilayer capacitor, since the thickness of the dielectric layer in the active region on which the internal electrodes are printed and the dielectric layer in the cover region on which the dummy electrode is printed is substantially the same, it is difficult to secure a sufficient number of layers in a limited chip size.

예를 들어, 한쪽 커버 영역이 200um일 경우, 20um 두께의 더미 전극이 적층될 경우 10층만 적층이 가능하나, 더미 전극이 10um인 경우 20층을 적층할 수 있다.For example, when one cover area is 200 μm, when a 20 μm thick dummy electrode is stacked, only 10 layers can be stacked, but when the dummy electrode is 10 μm, 20 layers can be stacked.

동일한 휨 강도를 확보하기 위해 20um 두께의 더미 전극을 20층 적층하면 적층형 커패시터의 사이즈가 오버된다.In order to secure the same flexural strength, when 20 dummy electrodes with a thickness of 20 μm are stacked, the size of the multilayer capacitor is oversized.

본 실시 형태에 따르면, 상하 커버 영역에 더미 전극이 배치된 제2 유전체층을 배치하되, 제2 유전체층의 두께가 액티브 영역의 내부 전극이 배치된 제1 유전체층의 두께 보다 얇은 두께로 형성됨으로써, 앞서 설명한 바와 같이, 동일한 액티브 영역의 적층 수를 가지는 제한적인 칩 사이즈에서 상하 커버 영역에 더미 전극이 형성된 유전체층을 보다 많이 배치할 수 있다.According to the present embodiment, the second dielectric layer having the dummy electrodes disposed thereon is disposed in the upper and lower cover regions, and the thickness of the second dielectric layer is formed to be thinner than the thickness of the first dielectric layer in which the internal electrodes of the active region are disposed. As described above, in a limited chip size having the same stacked number of active regions, more dielectric layers having dummy electrodes formed on the upper and lower cover regions can be disposed.

이에, 전체 칩 사이즈의 변화 없이도 적층형 커패시터의 휨 강도 특성을 향상시킬 수 있다.Accordingly, it is possible to improve the flexural strength characteristics of the multilayer capacitor without changing the overall chip size.

실험 예Experiment example

표 1은 제2 유전체층과 제1 유전체층의 두께 비율에 따른 휨 크랙 발생 빈도를 시험하여 나타낸 것이다.Table 1 shows the frequency of occurrence of bending cracks according to the thickness ratio of the second dielectric layer and the first dielectric layer tested.

이때, 각 샘플 별로 적층형 커패시터의 커패시터 바디는 도 2에 나타난 내부 전극과 더미 전극의 구조를 갖는 것이며, 적층형 커패시터의 사이즈는 길이와 폭이 32mm와 16mm이고 2.2uF의 전기적 특성을 갖도록 제조한다.At this time, the capacitor body of the multilayer capacitor for each sample has the structure of the internal electrode and the dummy electrode shown in FIG. 2 , and the size of the multilayer capacitor is 32mm and 16mm in length and width, and is manufactured to have electrical characteristics of 2.2uF.

상기 휨 크랙 발생 빈도는 기판에 실장된 칩을 실장 면을 누를 수 있는 장치에 위치시키고, 칩에서 실장 면의 반대 면을 표 1의 4mm, 5mm, 6mm, 7mm, 8mm만큼 전류 값이 증가될 때까지 아래로 눌러 휨 크랙이 발생되는지를 확인하여 측정할 수 있다.The frequency of occurrence of bending cracks is when the chip mounted on the board is placed in a device that can press the mounting surface, and when the current value is increased by 4 mm, 5 mm, 6 mm, 7 mm, and 8 mm in Table 1, the opposite side of the mounting surface on the chip It can be measured by pressing down to and checking whether bending cracks occur.

## 제2유전체층/
제1 유전체층
(두께 비)2nd dielectric layer/
first dielectric layer
(thickness ratio) 휨 크랙(crack) 발생 빈도Frequency of bending cracks 4mm4mm 5mm5mm 6mm6mm 7mm7mm 8mm8mm 1One 20%20% 0/600/60 0/600/60 0/600/60 0/600/60 0/600/60 22 30%30% 0/600/60 0/600/60 0/600/60 0/600/60 0/600/60 33 40%40% 0/600/60 0/600/60 0/600/60 0/600/60 0/600/60 44 60%60% 0/600/60 0/600/60 0/600/60 0/600/60 0/600/60 55 70%70% 0/600/60 1/601/60 1/601/60 0/600/60 1/601/60 66 80%80% 0/600/60 1/601/60 0/600/60 3/603/60 4/604/60 77 100%100% 1/601/60 1/601/60 3/603/60 4/604/60 7/607/60

표 1을 참조하면, 제1 유전체층에 대한 제2 유전체층의 두께 비율이 60% 이하인 샘플 1, 2, 3, 4의 경우 본 테스트의 4mm 내지 8mm의 누름시 휨 크랙이 전혀 발생되지 않는 것을 확인할 수 있다.따라서, 제1 유전체층에 대한 제2 유전체층의 바람직한 두께 비율은 60% 이하인 것을 알 수 있다.Referring to Table 1, in the case of Samples 1, 2, 3, and 4 in which the thickness ratio of the second dielectric layer to the first dielectric layer is 60% or less, it can be confirmed that no bending cracks occur when pressing 4 mm to 8 mm in this test. Therefore, it can be seen that the preferable thickness ratio of the second dielectric layer to the first dielectric layer is 60% or less.

도 4는 본 발명의 다른 실시 형태에 따른 적층형 커패시터의 단면도이고, 도 5(a) 내지 도 5(c)는 도 4의 커패시터 바디에 포함되는 제1 및 제2 내부 전극과 제1 내지 제3 더미 전극을 나타낸 평면도이다. 여기서, 제1 및 제2 내부 전극, 제1 및 제2 보조 전극, 제1 및 제2 외부 전극, 제1 유전체층, 제2 유전체층의 구조는 앞서 설명한 일 실시 형태와 동일하므로 이에 대한 상세한 설명은 중복을 피하기 위하여 생략한다.4 is a cross-sectional view of a multilayer capacitor according to another embodiment of the present invention, and FIGS. 5A to 5C are first and second internal electrodes and first to third internal electrodes included in the capacitor body of FIG. 4 . It is a plan view showing the dummy electrode. Here, the structures of the first and second internal electrodes, the first and second auxiliary electrodes, the first and second external electrodes, the first dielectric layer, and the second dielectric layer are the same as those of the above-described exemplary embodiment, and thus detailed descriptions thereof will be repeated. omitted to avoid

도 4 및 도 5를 참조하면, 본 실시 형태의 더미 전극(126)은 제1, 제2, 제3, 제4 더미 전극(126a, 126b, 126c, 126d)을 포함할 수 있다.4 and 5 , the dummy electrode 126 according to the present embodiment may include first, second, third, and fourth dummy electrodes 126a, 126b, 126c, and 126d.

상부 커버 영역(112)은 제2 유전체층(111b)을 사이에 두고 Z방향으로 제1 더미 전극(126a)과 제2 더미 전극(126b)이 복수 개 배치될 수 있고, 하부 커버 영역(113)은 제2 유전체층(111b)을 사이에 두고 Z방향으로 제3 더미 전극(126c)과 제4 더미 전극(126d)이 복수 개 배치될 수 있다.In the upper cover area 112 , a plurality of first dummy electrodes 126a and a plurality of second dummy electrodes 126b may be disposed in the Z direction with the second dielectric layer 111b interposed therebetween, and the lower cover area 113 may include A plurality of third dummy electrodes 126c and a plurality of fourth dummy electrodes 126d may be disposed in the Z direction with the second dielectric layer 111b interposed therebetween.

보다 상세히 설명하면, 제1 더미 전극(126a)과 제2 더미 전극(126b)은 상부 커버 영역(112)의 제2 유전체층(111b)에 배치되고, 각각의 일단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있다. 이때, 제1 더미 전극(126a)과 제2 더미 전극(126b)의 길이는 동일하게 형성될 수 있다.In more detail, the first dummy electrode 126a and the second dummy electrode 126b are disposed on the second dielectric layer 111b of the upper cover region 112 , and one end of each of the third dummy electrodes 126a of the capacitor body 110 is disposed. and through the fourth surfaces 3 and 4, respectively. In this case, the first dummy electrode 126a and the second dummy electrode 126b may have the same length.

그리고, 제3 더미 전극(126c)과 제4 더미 전극(126d)은 하부 커버 영역(113)의 제2 유전체층(111b)에 배치되고, 각각의 일단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있다. 이때, 제3 더미 전극(126c)과 제4 더미 전극(126d)의 길이는 동일하게 형성될 수 있다.In addition, the third dummy electrode 126c and the fourth dummy electrode 126d are disposed on the second dielectric layer 111b of the lower cover region 113 , and each end has the third and fourth ends of the capacitor body 110 . It can be exposed through the faces 3 and 4, respectively. In this case, the third dummy electrode 126c and the fourth dummy electrode 126d may have the same length.

즉, 제3 더미 전극(126)을 구성하는 제1, 제2, 제3, 제4 더미 전극(126a, 126b, 126c, 126d)이 모두 동일한 길이를 가질 수 있다.That is, the first, second, third, and fourth dummy electrodes 126a , 126b , 126c , and 126d constituting the third dummy electrode 126 may all have the same length.

또한, 제1, 제2, 제3, 제4 더미 전극의 길이(126a, 126b, 126c, 126d)는 모두 제1 및 제2 내부 전극(121, 122)의 길이 보다 짧게 형성될 수 있다.Also, all of the lengths 126a, 126b, 126c, and 126d of the first, second, third, and fourth dummy electrodes may be shorter than the lengths of the first and second internal electrodes 121 and 122 .

또한, 제1, 제2, 제3, 제4 더미 전극의 길이(126a, 126b, 126c, 126d)는 모두 제1 및 제2 보조 전극(123, 124)의 길이 보다 길게 형성될 수 있다.Also, the lengths 126a, 126b, 126c, and 126d of the first, second, third, and fourth dummy electrodes may be formed to be longer than the lengths of the first and second auxiliary electrodes 123 and 124 .

이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and it is understood that various modifications and variations are possible without departing from the technical matters of the present invention described in the claims. It will be apparent to one of ordinary skill in the art.

100: 적층형 커패시터
110: 커패시터 바디
111: 유전체층
111a, 111b: 제1 및 제2 유전체층
121, 122: 제1 및 제2 내부 전극
123, 124: 제1 및 제2 보조 전극
125, 126: 더미 전극
125a, 125b, 125c, 125d: 제1, 제2, 제3, 제4 더미 전극
126a, 126b, 126c, 126d: 제1, 제2, 제3, 제4 더미 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 및 제2 접속부
131b, 132b: 제1 및 제2 밴드부100: multilayer capacitor
110: capacitor body
111: dielectric layer
111a, 111b: first and second dielectric layers
121, 122: first and second internal electrodes
123, 124: first and second auxiliary electrodes
125, 126: dummy electrode
125a, 125b, 125c, 125d: first, second, third, and fourth dummy electrodes
126a, 126b, 126c, 126d: first, second, third, and fourth dummy electrodes
131, 132: first and second external electrodes
131a, 132a: first and second connections
131b, 132b: first and second band portions

Claims (11)

액티브 영역과 상기 액티브 영역의 상하에 각각 위치하는 상부 및 하부 커버 영역을 포함하는 커패시터 바디; 및
상기 커패시터 바디의 양 단부에 각각 배치되는 제1 및 제2 외부 전극; 을 포함하고,
상기 액티브 영역은, 복수의 제1 유전체층; 상기 제1 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극; 및 상기 제1 및 제2 내부 전극이 배치된 제1 유전체층에 각각 배치되는 제1 및 제2 보조 전극; 을 포함하고,
상기 상부 및 하부 커버 영역은, 상기 제1 유전체층의 두께 보다 얇게 형성된 복수의 제2 유전체층; 및 상기 제2 유전체층에 배치되는 더미 전극; 을 각각 포함하고,
상기 제2 유전체층의 두께가 상기 제1 유전체층의 두께 대비 60% 이하인 적층형 커패시터.
a capacitor body including an active region and upper and lower cover regions respectively positioned above and below the active region; and
first and second external electrodes respectively disposed on both ends of the capacitor body; including,
The active region may include a plurality of first dielectric layers; first and second internal electrodes alternately disposed with the first dielectric layer interposed therebetween; and first and second auxiliary electrodes respectively disposed on the first dielectric layer on which the first and second internal electrodes are disposed. including,
The upper and lower cover regions may include a plurality of second dielectric layers formed to be thinner than a thickness of the first dielectric layer; and a dummy electrode disposed on the second dielectric layer. including each,
The thickness of the second dielectric layer is 60% or less of the thickness of the first dielectric layer.
 제1항에 있어서,
상기 제2 유전체층의 두께가 상기 제1 유전체층의 두께 대비 20 내지 60%인 적층형 커패시터.
According to claim 1,
The thickness of the second dielectric layer is 20 to 60% of the thickness of the first dielectric layer.
 제1항에 있어서,
상기 상부 및 하부 커버 영역의 두께가 각각 100㎛ 이상인 적층형 커패시터.
The method of claim 1,
A multilayer capacitor having a thickness of 100 μm or more, respectively, in the upper and lower cover regions.
 제1항에 있어서,
상기 상부 커버 영역은 최상단에 배치된 더미 전극의 상면에 상부 마진을 더 가지도록 유전체층이 배치되고,
상기 하부 커버 영역은 최하단에 배치된 더미 전극의 하면에 하부 마진을 더 가지도록 유전체층이 배치되는 적층형 커패시터.
According to claim 1,
In the upper cover region, a dielectric layer is disposed to further have an upper margin on an upper surface of the dummy electrode disposed at the uppermost end,
In the lower cover region, a dielectric layer is disposed to further have a lower margin on a lower surface of the dummy electrode disposed at the lowermost end.
 제1항에 있어서,
상기 제1 및 제2 내부 전극의 길이가 상기 제1 및 제2 보조 전극의 길이 보다 길게 형성되는 적층형 커패시터.
According to claim 1,
A multilayer capacitor having a length of the first and second internal electrodes longer than a length of the first and second auxiliary electrodes.
 제1항에 있어서,
상기 커패시터 바디는 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고,
상기 제1 및 제2 내부 전극의 일단이 상기 제3 및 제4 면을 통해 각각 노출되고,
상기 제1 및 제2 보조 전극의 일단이 상기 제4 및 제3 면을 통해 각각 노출되고,
상기 더미 전극은 하나의 제2 유전체층에 2개가 서로 이격되게 배치되고, 각각의 일단이 상기 제3 및 제4 면을 통해 각각 노출되는 적층형 커패시터.
The method of claim 1,
The capacitor body is connected to first and second surfaces, the first and second surfaces facing each other, and third and fourth surfaces, the first and second surfaces opposite to each other, and connected to the third and fourth surfaces. and fifth and sixth surfaces facing each other,
One end of the first and second internal electrodes is exposed through the third and fourth surfaces, respectively;
One end of the first and second auxiliary electrodes is exposed through the fourth and third surfaces, respectively;
Two dummy electrodes are disposed on one second dielectric layer to be spaced apart from each other, and one end of each of the dummy electrodes is exposed through the third and fourth surfaces, respectively.
 제6항에 있어서,
상기 더미 전극은, 상기 상부 커버 영역의 제2 유전체층에 서로 이격되게 배치되고 일단이 상기 제3 및 제4 면을 통해 각각 노출되는 제1 더미 전극과 제2 더미 전극; 및 상기 하부 커버 영역의 제2 유전체층에 서로 이격되게 배치되고 일단이 상기 제 3 및 제4 면을 통해 각각 노출되는 제3 더미 전극과 제4 더미 전극; 을 포함하고,
상기 제1 더미 전극과 상기 제4 더미 전극의 길이가 상기 제1 및 제2 내부 전극의 길이와 각각 동일하고, 상기 제2 더미 전극과 상기 제3 더미 전극의 길이가 상기 제1 및 제2 보조 전극의 길이와 각각 동일한 적층형 커패시터.
7. The method of claim 6,
The dummy electrode may include: a first dummy electrode and a second dummy electrode disposed on the second dielectric layer of the upper cover region to be spaced apart from each other and having one ends exposed through the third and fourth surfaces, respectively; and a third dummy electrode and a fourth dummy electrode disposed on the second dielectric layer of the lower cover region to be spaced apart from each other and having one end exposed through the third and fourth surfaces, respectively. including,
The lengths of the first dummy electrode and the fourth dummy electrode are the same as the lengths of the first and second internal electrodes, respectively, and the lengths of the second dummy electrode and the third dummy electrode are the first and second auxiliary electrodes. Stacked capacitors each equal to the length of the electrode.
 제7항에 있어서,
상기 상부 커버 영역은 제2 유전체층을 사이에 두고 상하로 제1 더미 전극과 제2 더미 전극이 복수 개 배치되고,
상기 하부 커버 영역은 제2 유전체층을 사이에 두고 상하로 제3 더미 전극과 제4 더미 전극이 복수 개 배치되는 적층형 커패시터.
8. The method of claim 7,
In the upper cover region, a plurality of first dummy electrodes and a plurality of second dummy electrodes are disposed vertically with a second dielectric layer interposed therebetween;
In the lower cover region, a plurality of third dummy electrodes and a plurality of fourth dummy electrodes are disposed vertically with a second dielectric layer interposed therebetween.
 제6항에 있어서,
상기 더미 전극은, 상기 상부 커버 영역의 제2 유전체층에 서로 이격되게 배치되고 일단이 상기 제3 및 제4 면을 통해 각각 노출되는 제1 더미 전극과 제2 더미 전극; 및 상기 하부 커버 영역의 제2 유전체층에 서로 이격되게 배치되고 일단이 상기 제 3 및 제4 면을 통해 각각 노출되는 제3 더미 전극과 제4 더미 전극; 을 포함하고,
상기 제1, 제2, 제3, 제4 더미 전극이 모두 동일한 길이를 가지는 적층형 커패시터.
7. The method of claim 6,
The dummy electrode may include: a first dummy electrode and a second dummy electrode disposed on the second dielectric layer of the upper cover region to be spaced apart from each other and having one ends exposed through the third and fourth surfaces, respectively; and a third dummy electrode and a fourth dummy electrode disposed on the second dielectric layer of the lower cover region to be spaced apart from each other and having one end exposed through the third and fourth surfaces, respectively. including,
The first, second, third, and fourth dummy electrodes all have the same length.
 제9항에 있어서,
상기 상부 커버 영역은 제2 유전체층을 사이에 두고 상하로 제1 더미 전극과 제2 더미 전극이 복수 개 배치되고,
상기 하부 커버 영역은 제2 유전체층을 사이에 두고 상하로 제3 더미 전극과 제4 더미 전극이 복수 개 배치되는 적층형 커패시터.
10. The method of claim 9,
In the upper cover region, a plurality of first dummy electrodes and a plurality of second dummy electrodes are disposed vertically with a second dielectric layer interposed therebetween;
In the lower cover region, a plurality of third dummy electrodes and a plurality of fourth dummy electrodes are disposed vertically with a second dielectric layer interposed therebetween.
 제9항에 있어서,
상기 제1, 제2, 제3, 제4 더미 전극의 길이가 상기 제1 및 제2 보조 전극의 길이 보다 길게 형성되는 적층형 커패시터.10. The method of claim 9,
The first, second, third, and fourth dummy electrodes have a length longer than that of the first and second auxiliary electrodes.
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