KR102390472B1 - Thin Film Transistor Substrate And Display Using The Same - Google Patents

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Abstract

본 발명은 기판, 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함하는 표시장치를 제공한다. 제1 박막 트랜지스터는 기판 위에 배치되며, 다결정 반도체 층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함한다. 제2 박막 트랜지스터는 기판 위에서 제1 박막 트랜지스터와 이격되어 배치되며, 산화물 반도체 층, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함한다. 제2 박막 트랜지스터는 제1 게이트 전극과 동일하게 게이트 절연막 위에 위치하고 제1 게이트 전극과 이격하여 배치된 더미 게이트 전극을 포함한다.The present invention provides a display device including a substrate, a first thin film transistor, and a second thin film transistor. The first thin film transistor is disposed on the substrate and includes a polycrystalline semiconductor layer, a first gate electrode, a first source electrode, and a first drain electrode. The second thin film transistor is disposed on the substrate to be spaced apart from the first thin film transistor, and includes an oxide semiconductor layer, a second gate electrode, a second source electrode, and a second drain electrode. The second thin film transistor includes a dummy gate electrode disposed on the gate insulating layer and spaced apart from the first gate electrode in the same manner as the first gate electrode.

Description

박막 트랜지스터 기판 및 이를 이용한 표시장치{Thin Film Transistor Substrate And Display Using The Same}Thin Film Transistor Substrate And Display Using The Same

본 발명은 서로 다른 유형의 박막 트랜지스터들이 동일 기판 위에 배치된 박막 트랜지스터 기판 및 이를 이용한 표시장치에 관한 것이다.The present invention relates to a thin film transistor substrate in which different types of thin film transistors are disposed on the same substrate and a display device using the same.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 표시장치에는 액정 표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED) 등이 있다.As the information society develops, the demand for a display device for displaying an image is increasing in various forms. The display device field has rapidly changed to a thin, light, and large-area flat panel display device (FPD) replacing a bulky cathode ray tube (CRT). Display devices include a Liquid Crystal Display Device (LCD), a Plasma Display Panel (PDP), an Organic Light Emitting Display Device (OLED), and an Electrophoretic Display Device: ED), etc.

능동형으로 구동하는 액정 표시장치, 유기발광 표시장치 및 전기영동 표시장치의 경우, 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 액정 표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시한다. 유기발광 표시장치는 매트릭스 방식으로 배열된 화소 자체에 유기발광 소자를 형성함으로써, 화상을 표시한다.In the case of a liquid crystal display device, an organic light emitting display device, and an electrophoretic display device that are actively driven, a thin film transistor substrate is included in which thin film transistors allocated in pixel regions arranged in a matrix manner are disposed. A liquid crystal display device (LCD) displays an image by adjusting the light transmittance of liquid crystal using an electric field. An organic light emitting display device displays an image by forming an organic light emitting element in pixels arranged in a matrix manner.

유기발광 표시장치는 스스로 발광하는 자발광 소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 특히, 에너지 효율이 우수한 유기발광 다이오드의 특징을 이용한 유기발광 표시장치(Organic Light Emitting Diode display: OLEDD)에는 패시브 매트릭스 타입의 유기발광 표시장치(Passive Matrix type Organic Light Emitting Diode display, PMOLED)와 액티브 매트릭스 타입의 유기발광 표시장치(Active Matrix type Organic Light Emitting Diode display, AMOLED)로 대별된다.The organic light emitting display device is a self-luminous device that emits light by itself, and has advantages of fast response speed, luminous efficiency, luminance, and viewing angle. In particular, in an organic light emitting diode display (OLED) using the characteristics of an organic light emitting diode having excellent energy efficiency, a passive matrix type organic light emitting diode display (PMOLED) and an active matrix It is roughly classified into an active matrix type organic light emitting diode display (AMOLED).

개인용 전자기기의 개발이 활발해짐에 따라, 표시장치도 휴대성 및/또는 착용성이 우수한 제품으로 개발이 되고 있다. 이와 같이, 휴대용 혹은 웨어러블 장치에 적용하기 위해서는 저 소비 전력을 구현한 표시장치가 필요하다. 현재까지 개발된 표시장치에 관련된 기술로는 저 소비 전력을 구현하는 데 한계가 있다.As personal electronic devices are actively developed, display devices are also being developed into products with excellent portability and/or wearability. As such, in order to be applied to a portable or wearable device, a display device with low power consumption is required. There is a limit in realizing low power consumption with the technologies related to display devices developed so far.

상술한 배경기술의 문제점을 해결하기 위한 본 발명은 동일한 기판 위에 서로 다른 물질을 포함하는 두 종류 이상의 박막 트랜지스터들을 구비한 표시장치를 제공하는 데 있다. 본 발명의 다른 목적은 다결정 반도체 물질을 포함하는 구동 소자용 박막 트랜지스터와 산화물 반도체 물질을 포함하는 표시 소자용 박막 트랜지스터가 동일 기판 위에 함께 배치된 표시장치를 제공하는 데 있다. 본 발명의 또 다른 목적은 최소한의 마스크 공정과 최소한의 제조 공정으로, 서로 다른 물질을 포함하고, 서로 다른 구조를 갖는 두 종류 이상의 박막 트랜지스터들을 구비한 표시장치를 제공하는 데 있다. 본 발명의 또 다른 목적은 소자의 특성을 향상할 수 있는 표시장치를 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention for solving the problems of the background art is to provide a display device including two or more kinds of thin film transistors including different materials on the same substrate. Another object of the present invention is to provide a display device in which a thin film transistor for a driving device including a polycrystalline semiconductor material and a thin film transistor for a display device including an oxide semiconductor material are disposed on the same substrate. Another object of the present invention is to provide a display device including two or more kinds of thin film transistors, which include different materials and have different structures, using a minimum mask process and a minimum manufacturing process. Another object of the present invention is to provide a display device capable of improving device characteristics.

상술한 과제 해결 수단으로 본 발명은 기판, 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함하는 표시장치를 제공한다. 제1 박막 트랜지스터는 기판 위에 배치되며, 다결정 반도체 층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함한다. 제2 박막 트랜지스터는 기판 위에서 제1 박막 트랜지스터와 이격되어 배치되며, 산화물 반도체 층, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함한다. 제2 박막 트랜지스터는 제1 게이트 전극과 동일하게 게이트 절연막 위에 위치하고 제1 게이트 전극과 이격하여 배치된 더미 게이트 전극을 포함한다.As a means of solving the above problems, the present invention provides a display device including a substrate, a first thin film transistor, and a second thin film transistor. The first thin film transistor is disposed on the substrate and includes a polycrystalline semiconductor layer, a first gate electrode, a first source electrode, and a first drain electrode. The second thin film transistor is disposed on the substrate to be spaced apart from the first thin film transistor, and includes an oxide semiconductor layer, a second gate electrode, a second source electrode, and a second drain electrode. The second thin film transistor includes a dummy gate electrode disposed on the gate insulating layer and spaced apart from the first gate electrode in the same manner as the first gate electrode.

더미 게이트 전극은 제2 박막 트랜지스터의 산화물 반도체 층 대비 넓은 영역을 차지할 수 있다.The dummy gate electrode may occupy a larger area than the oxide semiconductor layer of the second thin film transistor.

더미 게이트 전극은 전압을 전달하는 전극이나 배선에 연결될 수 있다.The dummy gate electrode may be connected to an electrode or a wiring that transmits a voltage.

제1 박막 트랜지스터는 기판 위에 위치하는 차광층과, 차광층 위에 위치하는 다결정 반도체 층과, 다결정 반도체 층 위에 위치하는 제1 게이트 절연막과, 제1 게이트 절연막 위에 위치하고 다결정 반도체 층과 중첩하는 제1 게이트 전극과, 제1 게이트 전극 위에 위치하는 제1 중간 절연막과, 제1 중간 절연막 위에 위치하는 제2 중간 절연막과, 제2 중간 절연막 위에 위치하고 다결정 반도체층에 연결된 제1 소스 전극 및 제1 드레인 전극을 포함할 수 있다.The first thin film transistor includes a light blocking layer positioned on the substrate, a polycrystalline semiconductor layer positioned on the light shielding layer, a first gate insulating film positioned on the polycrystalline semiconductor layer, and a first gate positioned on the first gate insulating film and overlapping the polycrystalline semiconductor layer an electrode, a first intermediate insulating film positioned on the first gate electrode, a second intermediate insulating film positioned on the first intermediate insulating film, and a first source electrode and a first drain electrode positioned on the second intermediate insulating film and connected to the polycrystalline semiconductor layer. may include

제2 박막 트랜지스터는 제1 게이트 절연막 위에 위치하고 제1 게이트 전극과 이격하며 제1 게이트 전극과 동일한 재료로 이루어진 더미 게이트 전극과, 더미 게이트 전극 위에 위치하는 제1중간 절연막과, 제1 중간 절연만 위에 위치하고 더미 게이트 전극과 중첩하는 산화물 반도체 층과, 산화물 반도체 층 위에 위치하는 제2 게이트 절연막과, 제2 게이트 절연막 위에 위치하는 제2 게이트 전극과, 제2 게이트 전극을 덮는 제2 중간 절연막 위에 위치하고 산화물 반도체 층에 연결된 제2 소스 전극 및 제2 드레인 전극을 포함할 수 있다.The second thin film transistor includes a dummy gate electrode positioned on the first gate insulating layer, spaced apart from the first gate electrode, and made of the same material as the first gate electrode, a first intermediate insulating layer positioned on the dummy gate electrode, and only on the first intermediate insulating layer an oxide semiconductor layer positioned over the oxide semiconductor layer and overlapping the dummy gate electrode; a second gate insulating film positioned over the oxide semiconductor layer; a second gate electrode positioned over the second gate insulating film; and an oxide positioned over a second intermediate insulating film covering the second gate electrode and a second source electrode and a second drain electrode connected to the semiconductor layer.

제1 박막 트랜지스터는 기판 위에 위치하고 질화 실리콘 및 산화 실리콘의 다중층으로 이루어진 버퍼 층과, 버퍼 층 위에 위치하는 다결정 반도체 층과, 다결정 반도체 층 위에 위치하는 제1 게이트 절연막과, 제1 게이트 절연막 위에 위치하고 다결정 반도체 층과 중첩하는 제1 게이트 전극과, 제1 게이트 전극 위에 위치하는 제1 중간 절연막과, 제1 중간 절연막 위에 위치하는 제2 중간 절연막과, 제2 중간 절연막 위에 위치하는 제3 중간 절연막과, 제3 중간 절연막 위에 위치하고 다결정 반도체층에 연결된 제1 소스 전극 및 제1 드레인 전극을 포함할 수 있다.The first thin film transistor is positioned on the substrate and includes a buffer layer made of a multilayer of silicon nitride and silicon oxide, a polycrystalline semiconductor layer positioned on the buffer layer, a first gate insulating film positioned on the polycrystalline semiconductor layer, and a first gate insulating film positioned on the first thin film transistor A first gate electrode overlapping the polycrystalline semiconductor layer, a first intermediate insulating film positioned on the first gate electrode, a second intermediate insulating film positioned on the first intermediate insulating film, and a third intermediate insulating film positioned on the second intermediate insulating film; , a first source electrode and a first drain electrode positioned on the third intermediate insulating layer and connected to the polycrystalline semiconductor layer.

제2 박막 트랜지스터는 제1 게이트 절연막 위에 위치하고 제1 게이트 전극과 이격하며 제1 게이트 전극과 동일한 재료로 이루어진 더미 게이트 전극과, 더미 게이트 전극 위에 위치하는 제1 중간 절연막과, 제1 중간 절연만 위에 위치하고 더미 게이트 전극과 중첩하는 산화물 반도체 층과, 산화물 반도체 층 위에 위치하는 제2 게이트 절연막과, 제2 게이트 절연막 위에 위치하는 제2 게이트 전극과, 제2 게이트 전극을 덮는 제3 중간 절연막 위에 위치하고 산화물 반도체 층에 연결된 제2 소스 전극 및 제2 드레인 전극을 포함할 수 있다.The second thin film transistor includes a dummy gate electrode positioned on the first gate insulating layer, spaced apart from the first gate electrode, and made of the same material as the first gate electrode, a first intermediate insulating layer positioned on the dummy gate electrode, and only on the first intermediate insulating layer an oxide semiconductor layer positioned over the oxide semiconductor layer and overlapping the dummy gate electrode; a second gate insulating film positioned over the oxide semiconductor layer; a second gate electrode positioned over the second gate insulating film; and an oxide positioned over a third intermediate insulating film covering the second gate electrode and a second source electrode and a second drain electrode connected to the semiconductor layer.

제1 및 제2 게이트 절연막과 제1 내지 제3 중간 절연막은 산화 실리콘으로 이루어질 수 있다.The first and second gate insulating layers and the first to third intermediate insulating layers may be formed of silicon oxide.

본 발명에 의한 박막 트랜지스터 기판 및 이를 이용한 표시장치는, 서로 다른 두 종류의 박막 트랜지스터를 동일 기판 위에 형성하여, 어느 한 박막 트랜지스터의 단점을 다른 박막 트랜지스터가 보완하는 특징을 가질 수 있다. 특히, 저속 구동 특성을 갖는 박막 트랜지스터를 구비함으로써, 소비 전력을 저감함으로써, 휴대용 및/또는 웨어러블 기기에 적합한 표시장치를 제공할 수 있다. 또한, 본 발명에 의한 박막 트랜지스터 기판 및 이를 이용한 표시장치는, 질화막에서 방출되는 수소가 산화물 반도체 층으로 확산되는 것을 방지할 수 있다. 또한, 본 발명에 의한 박막 트랜지스터 기판 및 이를 이용한 표시장치는 수소/수분 방지막 및 차광층 역할을 수행하는 전극을 형성하여 소자의 특성을 향상할 수 있다.The thin film transistor substrate and the display device using the same according to the present invention may have a feature that the other thin film transistors compensate for the disadvantages of one thin film transistor by forming two different types of thin film transistors on the same substrate. In particular, it is possible to provide a display device suitable for portable and/or wearable devices by reducing power consumption by providing a thin film transistor having low-speed driving characteristics. In addition, the thin film transistor substrate and the display device using the same according to the present invention can prevent hydrogen emitted from the nitride film from diffusing into the oxide semiconductor layer. In addition, the thin film transistor substrate according to the present invention and a display device using the same can improve device characteristics by forming an electrode serving as a hydrogen/moisture barrier layer and a light blocking layer.

도 1 및 도 2는 본 발명의 제1 실시 예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 표시장치용 박막 트랜지스터 기판을 나타내는 단면도와 공정 흐름도.
도 3은 본 발명의 제2 실시 예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 표시장치용 박막 트랜지스터 기판을 제조하는 과정을 나타내는 단면도.
도 4는 본 발명의 제1 응용 예에 따른 표시장치의 구성을 개략적으로 보여 주는 블록도.
도 5는 본 발명의 제2 응용 예에 의한 수평 전계형의 일종인 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도.
도 6은 도 5에 도시한 박막 트랜지스터 기판을 절취선 I-I' 선을 따라 자른 단면도.
도 7은 본 발명의 제3 응용 예에 의한 액티브 매트릭스 유기발광 표시장치에서 한 화소의 구조를 나타내는 평면도.
도 8은 도 7에서 절취선 II-II'로 자른 액티브 매트릭스 유기발광 표시장치의 구조를 나타내는 단면도.
도 9는 본 발명의 제4 응용 예에 의한 유기발광 표시장치의 개략적인 구조를 나타내는 평면 확대도.
도 10은 도 9에서 절취선 III-III'으로 자른 도면으로 본 발명의 제4 응용 예에 의한 유기발광 표시장치의 구조를 나타내는 단면도.1 and 2 are cross-sectional views and process flow charts illustrating a thin film transistor substrate for a display device including different types of thin film transistors according to a first embodiment of the present invention.
3 is a cross-sectional view illustrating a process of manufacturing a thin film transistor substrate for a display device including different types of thin film transistors according to a second embodiment of the present invention;
4 is a block diagram schematically showing the configuration of a display device according to a first application example of the present invention.
5 is a plan view illustrating a thin film transistor substrate having an oxide semiconductor layer included in a fringe field type liquid crystal display, which is a type of horizontal electric field type, according to a second application example of the present invention.
FIG. 6 is a cross-sectional view of the thin film transistor substrate shown in FIG. 5 taken along line II';
7 is a plan view illustrating the structure of one pixel in an active matrix organic light emitting diode display according to a third application example of the present invention.
FIG. 8 is a cross-sectional view illustrating the structure of an active matrix organic light emitting diode display taken along the cut line II-II' in FIG. 7;
9 is a plan enlarged view showing a schematic structure of an organic light emitting display device according to a fourth application example of the present invention.
FIG. 10 is a cross-sectional view showing the structure of an organic light emitting diode display according to a fourth application example of the present invention, taken along the cut line III-III' in FIG. 9;

이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.Hereinafter, specific details for carrying out the present invention will be described with reference to the accompanying drawings.

이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예를 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.Hereinafter, with reference to the accompanying drawings, a preferred embodiment of the present invention will be described. Like reference numerals refer to substantially identical elements throughout. In the following description, if it is determined that a detailed description of a known technology or configuration related to the present invention may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. In addition, the component names used in the following description may be selected in consideration of ease of writing the specification, and may be different from the component names of the actual product.

<제 1 실시 예><First embodiment>

본 발명의 실시 예는 기판 위의 제1 영역에 배치된 제1 박막 트랜지스터와 제2 영역에 배치된 제2 박막 트랜지스터를 포함한다. 기판은 표시 영역과 비 표시 영역을 포함할 수 있다. 표시 영역에는 다수 개의 화소 영역들이 매트릭스 방식 등으로 배열된다. 화소 영역에는 표시 기능을 위한 표시 소자들이 배치된다. 비 표시 영역은 표시 영역의 주변에 배치되며, 화소 영역에 형성된 표시 소자들을 구동하기 위한 구동 소자들이 배치될 수 있다.An embodiment of the present invention includes a first thin film transistor disposed in a first region and a second thin film transistor disposed in a second region on a substrate. The substrate may include a display area and a non-display area. In the display area, a plurality of pixel areas are arranged in a matrix manner or the like. Display elements for a display function are disposed in the pixel area. The non-display area is disposed around the display area, and driving elements for driving the display elements formed in the pixel area may be disposed.

다결정 반도체 물질은 이동도가 높아 (100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하므로, 표시 소자용 박막 트랜지스터들을 구동하는 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX)에 적용할 수 있다. 또는 유기발광 표시장치에서 화소 내 구동 박막 트랜지스터로 적용하는 것이 좋다. 산화물 반도체 물질은 오프-전류가 낮으므로, 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 박막 트랜지스터에 적합하다. 또한, 오프 전류가 작으므로 화소의 전압 유지 기간이 길어서 저속 구동 및/또는 저 소비 전력을 요구하는 표시 장치에 적합하다. 이와 같이, 서로 성질이 다른 구동 소자용 박막 트랜지스터와 표시 소자용 박막 트랜지스터를 동일 기판 위에 동시에 배치함으로써, 최적의 효능을 구비한 박막 트랜지스터 기판을 얻을 수 있다.Polycrystalline semiconductor material has high mobility (100cm2/Vs or more), low energy consumption, and excellent reliability, so it can be applied to a gate driver and/or a multiplexer (MUX) for driving devices that drive thin film transistors for display devices. there is. Alternatively, it is preferable to apply it as a driving thin film transistor in a pixel in an organic light emitting display device. Since the oxide semiconductor material has a low off-current, it is suitable for a switching thin film transistor having a short on-time and a long off-time. In addition, since the off current is small, the voltage holding period of the pixel is long, which is suitable for a display device requiring low-speed driving and/or low power consumption. As described above, by simultaneously disposing the thin film transistors for driving elements and thin film transistors for display elements having different properties on the same substrate, it is possible to obtain a thin film transistor substrate with optimum efficiency.

다결정 반도체 물질로 반도체 층을 형성하는 경우, 불순물 주입공정 및 고온 열처리 공정을 필요로 한다. 반면에, 산화물 반도체 물질로 반도체 층을 형성하는 경우에는 상대적으로 낮은 온도에서 공정을 수행한다. 따라서, 가혹한 조건에서 공정을 수행하는 다결정 반도체 층을 먼저 형성한 후, 산화물 반도체 층을 나중에 형성하는 것이 바람직하다. 이를 위해, 다결정 반도체 물질을 포함하는 제1 박막 트랜지스터는 탑-게이트 구조를 갖고, 산화물 반도체 물질을 포함하는 제2 박막 트랜지스터는 바텀-게이트 구조를 갖는 것이 바람직하다.When the semiconductor layer is formed of a polycrystalline semiconductor material, an impurity implantation process and a high-temperature heat treatment process are required. On the other hand, when the semiconductor layer is formed of an oxide semiconductor material, the process is performed at a relatively low temperature. Therefore, it is preferable to first form the polycrystalline semiconductor layer, which is subjected to the process under severe conditions, and then form the oxide semiconductor layer later. To this end, it is preferable that the first thin film transistor including the polycrystalline semiconductor material has a top-gate structure, and the second thin film transistor including the oxide semiconductor material has a bottom-gate structure.

또한, 제조 공정상, 다결정 반도체 물질은 공극(vacancy)이 존재할 경우 특성이 저하되므로, 수소화 공정을 통해 공극을 수소로 채워주는 공정이 필요하다. 반면에, 산화물 반도체 물질은 공유 결합이 안된 공극이 캐리어(carrier)로써 역할을 할 수 있으므로, 공극을 보유한 상태로 안정화해주는 공정이 필요하다. 이 두 공정은, 350 ~ 380 ℃ 하에서 수행하는 후속 열처리 공정으로 통해 형성할 수 있다.In addition, in the manufacturing process, since the properties of the polycrystalline semiconductor material are deteriorated when voids exist, a process of filling the voids with hydrogen through a hydrogenation process is required. On the other hand, in the oxide semiconductor material, since pores without covalent bonding can serve as carriers, a process for stabilizing the pores with pores is required. These two processes can be formed through a subsequent heat treatment process carried out at 350 ~ 380 ℃.

수소화 공정을 수행하기 위해, 다결정 반도체 물질 위에 수소 입자를 다량 포함하는 질화막을 개재한다. 열처리 공정으로, 수소들이 다결정 반도체 물질로 확산된다. 그 결과, 다결정 반도체 층은 안정화를 이룰 수 있다. 열처리 공정 중에, 수소들이 산화물 반도체 물질로 확산되어서는 안된다. 따라서, 질화막과 산화물 반도체 물질 사이에는 산화막을 개재하는 것이 바람직하다. 열처리 공정을 수행 한 후, 산화물 반도체 물질은 수소에 의해 너무 많은 영향을 받지 않은 상태를 유지하게 되므로 소자 안정화를 이룰 수 있다.In order to perform the hydrogenation process, a nitride film including a large amount of hydrogen particles is interposed on the polycrystalline semiconductor material. In a heat treatment process, hydrogen diffuses into the polycrystalline semiconductor material. As a result, the polycrystalline semiconductor layer can achieve stabilization. During the heat treatment process, hydrogens should not diffuse into the oxide semiconductor material. Therefore, it is preferable to interpose an oxide film between the nitride film and the oxide semiconductor material. After performing the heat treatment process, the oxide semiconductor material remains unaffected by hydrogen, so device stabilization can be achieved.

여기서, 제1 영역은 비 표시 영역의 일 부분일 수 있고, 제2 영역은 표시 영역의 일 부분일 수 있다. 이 경우, 제1 박막 트랜지스터와 제2 박막 트랜지스터는 멀리 떨어져 배치될 수 있다. 또는, 제1 영역과 제2 영역 모두가 표시 영역에 포함될 수 있다. 특히, 단일 화소 영역 내에 다수 개의 박막 트랜지스터를 포함하는 경우, 제1 박막 트랜지스터와 제2 박막 트랜지스터는 서로 인접하여 배치될 수 있다.Here, the first area may be a part of the non-display area, and the second area may be a part of the display area. In this case, the first thin film transistor and the second thin film transistor may be disposed far apart. Alternatively, both the first area and the second area may be included in the display area. In particular, when a plurality of thin film transistors are included in a single pixel area, the first thin film transistor and the second thin film transistor may be disposed adjacent to each other.

이하의 설명에서는, 편의상, 제1 박막 트랜지스터가 비 표시 영역에 형성된 구동 소자용 박막 트랜지스터이고, 제2 박막 트랜지스터가 표시 영역의 화소 영역 내에 배치된 표시 소자용 박막 트랜지스터인 경우로 설명한다. 하지만, 이에 국한하는 것은 아니다. 아울러, 이하에서는 편의상, 비 표시 영역과 표시 영역에는 각각 1개의 박막 트랜지스터가 형성된 것을 일례로 설명하지만, 이의 개수는 이에 한정되지 않는다. 아울러, 이하에서 설명되는 마스크 공정은 포토 마스크 정렬, 노광, 현상 및 식각 공정을 포함하는 포토리소그래피(Photorithograph) 공정을 의미한다.In the following description, for convenience, the first thin film transistor is a thin film transistor for a driving element formed in the non-display area, and the second thin film transistor is a thin film transistor for a display element disposed in a pixel area of the display area. However, the present invention is not limited thereto. In addition, hereinafter, for convenience, one thin film transistor is formed in each of the non-display area and the display area as an example, but the number thereof is not limited thereto. In addition, the mask process described below refers to a photolithography process including photomask alignment, exposure, development, and etching processes.

도 1 및 도 2를 참조하여 본 발명의 제1 실시 예에 대하여 설명한다. 도 1 및 도 2는 본 발명의 제1 실시 예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 표시장치용 박막 트랜지스터 기판을 나타내는 단면도와 공정 흐름도이다. 여기서, 발명의 특징을 확실하게 나타낼 수 있는 단면도를 중심으로 설명하며, 편의상 평면도 구조에 대해서는 도면으로 나타내지 않았다.A first embodiment of the present invention will be described with reference to FIGS. 1 and 2 . 1 and 2 are cross-sectional views and process flow diagrams illustrating a thin film transistor substrate for a display device including different types of thin film transistors according to a first embodiment of the present invention. Here, the present invention will be mainly described with a cross-sectional view that can clearly show the characteristics of the invention, and for convenience, a plan view structure is not shown in drawings.

도 1 및 도 2를 참조하면, 본 발명의 제1 실시 예에 의한 표시장치용 박막 트랜지스터 기판은, 기판(SUB) 위에 서로 이격하여 배치된 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)를 포함한다. 제1 및 제2 박막 트랜지스터들(T1, T2)은 이격된 거리가 상당히 멀리 떨어져 있을 수도 있고, 비교적 인접하여 이격되어 배치될 수도 있다. 기판(SUB)은 폴리 이미드(PI)와 베리어층을 포함하는 플라스틱 기판으로 선택될 수 있다.1 and 2 , in the thin film transistor substrate for a display device according to the first embodiment of the present invention, a first thin film transistor T1 and a second thin film transistor T2 are disposed on the substrate SUB to be spaced apart from each other. ) is included. The first and second thin film transistors T1 and T2 may be spaced apart considerably apart, or may be disposed relatively adjacent to each other and spaced apart from each other. The substrate SUB may be selected as a plastic substrate including polyimide PI and a barrier layer.

기판(SUB) 위에 외부로부터 입사되는 빛을 차단하는 차광층(LS)을 형성한다(S100). 차광층(LS)은 빛을 차단하는 기능을 갖는 금속재료로 선택될 수 있다. 기판(SUB) 위에 차광층 재료를 형성하고 제1마스크 공정으로 패턴하여 차광층(LS)을 섬 형태로 형성한다.A light blocking layer LS that blocks light incident from the outside is formed on the substrate SUB (S100). The light blocking layer LS may be selected from a metal material having a function of blocking light. A light blocking layer material is formed on the substrate SUB and patterned by a first mask process to form the light blocking layer LS in an island shape.

차광층(LS)이 형성된 기판(SUB)의 전체 표면 위에 버퍼 층(BUF)을 증착한다. 버퍼 층(BUF)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 및 산화 실리콘(SiOx)의 다중층으로 이루어질 수 있다. 버퍼 층(BUF)은 이후에 형성되는 층과 기판(SUB) 간의 접착력을 향상하고 기판(SUB)으로부터 유출되는 알칼리성분 등을 차단하는 역할 등을 수행한다.A buffer layer BUF is deposited on the entire surface of the substrate SUB on which the light blocking layer LS is formed. The buffer layer BUF may be formed of a single layer of silicon nitride (SiNx) or silicon oxide (SiOx), or multiple layers of silicon nitride (SiNx) and silicon oxide (SiOx). The buffer layer BUF serves to improve adhesion between a layer formed later and the substrate SUB, and to block alkali components leaking from the substrate SUB.

버퍼 층(BUF) 위에 제1 반도체 층(A1, SA1, DA1)을 형성한다(S200). 제1 반도체 층(A1, SA1, DA1)은 제1 박막 트랜지스터(T1)의 채널 영역(A1), 소스 영역(SA1) 및 드레인 영역(DA1)을 포함한다. 버퍼 층(BUF) 위에 제1 반도체 층 물질을 형성하고 제2마스크 공정으로 패턴하여 제1 반도체 층(A1, SA1, DA1)을 형성한다.The first semiconductor layers A1 , SA1 , and DA1 are formed on the buffer layer BUF ( S200 ). The first semiconductor layers A1 , SA1 , and DA1 include a channel region A1 , a source region SA1 , and a drain region DA1 of the first thin film transistor T1 . A first semiconductor layer material is formed on the buffer layer BUF and patterned by a second mask process to form first semiconductor layers A1 , SA1 , and DA1 .

제1 박막 트랜지스터(T1)는 다결정 실리콘 (Poly-Silicon)과 같은 다결정 반도체 물질을 포함하는 것이 바람직하다. 또한, 제1 박막 트랜지스터(T1)의 경우 탑-게이트 (Top-Gate) 구조를 갖는 것이 바람직하다. 제1 반도체 층(A1, SA1, DA1)은 아몰퍼스 실리콘(a-Si) 물질을 증착하고, 탈수소화 및 결정화를 수행하게 됨에 따라 다결정 실리콘(poly-silicon)이 된다.The first thin film transistor T1 may include a polycrystalline semiconductor material such as poly-silicon. In addition, the first thin film transistor T1 preferably has a top-gate structure. The first semiconductor layers A1 , SA1 , and DA1 become poly-silicon by depositing an amorphous silicon (a-Si) material and performing dehydrogenation and crystallization.

제1 반도체 층(A1, SA1, DA1)이 형성된 버퍼 층(BUF)의 전체 표면 위에 제1 게이트 절연막(GI1)을 형성한다. 제1 게이트 절연막(GI1)은 질화 실리콘(SiNx)을 포함하는 질화막(SIN)으로 선택된다. 질화막(SIN)은 후속 공정을 통해 내부에 포함된 수소를 확산하여 다결정 실리콘을 포함하는 제1 반도체 층(A1, SA1, DA1)을 수소화(활성화를 통해 결합이 덜된 공간들을 수소로 채워 주는 공정으로서, 활성화와 달리 낮은 온도로 진행되며, 온도보다 시간에 영향을 받으므로, 오랜 시간 해줄수록 효과적임) 처리하기 위해 증착한다.A first gate insulating layer GI1 is formed on the entire surface of the buffer layer BUF on which the first semiconductor layers A1 , SA1 , and DA1 are formed. The first gate insulating layer GI1 is selected as a nitride layer SIN including silicon nitride (SiNx). The nitride film (SIN) is a process in which hydrogen contained therein is diffused through a subsequent process to hydrogenate the first semiconductor layers (A1, SA1, DA1) containing polycrystalline silicon (it fills the less-bonded spaces with hydrogen through activation). , unlike activation, it proceeds at a lower temperature and is affected by time rather than temperature.

제1 게이트 절연막(GI1) 위에 제1 게이트 전극(G1)과 더미 게이트 전극(GB)을 형성한다(S300). 제1 게이트 절연막(GI1) 위에 금속재료를 형성하고 제3마스크 공정으로 패턴하여 제1 게이트 전극(G1)과 더미 게이트 전극(GB)을 형성한다. 제1 게이트 전극(G1)은 제1 반도체 층(A1, SA1, DA1)의 채널 영역(A1)과 중첩하도록 배치된다. 더미 게이트 전극(GB)은 제1 게이트 전극(G1)과 이격하여 배치된다. 더미 게이트 전극(GB)은 이하에서 설명되는 기능들을 모두 수행하기 위해 제2 반도체 층(A2, SA2, DA2) 대비 넓은 영역을 차지하도록 크게 형성된다.A first gate electrode G1 and a dummy gate electrode GB are formed on the first gate insulating layer GI1 ( S300 ). A metal material is formed on the first gate insulating layer GI1 and patterned by a third mask process to form a first gate electrode G1 and a dummy gate electrode GB. The first gate electrode G1 is disposed to overlap the channel region A1 of the first semiconductor layers A1 , SA1 , and DA1 . The dummy gate electrode GB is disposed to be spaced apart from the first gate electrode G1 . The dummy gate electrode GB is formed to occupy a larger area than the second semiconductor layers A2 , SA2 , and DA2 to perform all functions described below.

더미 게이트 전극(GB)은 기판(SUB), 버퍼 층(BUF) 등으로부터 발생하는 수소가 이후에 형성되는 제2 박막 트랜지스터(T2)의 제2 반도체 층(A2, SA2, DA2)으로 침투하는 문제를 방지하는 역할을 한다. 버퍼 층(BUF) 등으로부터 발생하는 수소는 실리콘 반도체(예: LTPS 등)로 이루어진 소자의 특성 확보에 기여되지만 산화물 반도체(예:IGZO 등)로 이루어진 소자의 특성 저하나 변동(수소는 산화물 반도체에 대해 donor 역할을 한다. 때문에, 수소는 산화물 반도체의 문턱전압을 네거티브 방향으로 이동시키고, 문턱전압의 불균일한 분포를 초래한다)을 유발한다.In the dummy gate electrode GB, hydrogen generated from the substrate SUB, the buffer layer BUF, etc. penetrates into the second semiconductor layers A2, SA2, and DA2 of the second thin film transistor T2 to be formed later. serves to prevent Hydrogen generated from the buffer layer (BUF), etc., contributes to securing the characteristics of a device made of a silicon semiconductor (e.g., LTPS, etc.) Because of this, hydrogen shifts the threshold voltage of the oxide semiconductor in the negative direction and causes non-uniform distribution of the threshold voltage).

아울러, 더미 게이트 전극(GB)은 외부로부터 입사되는 빛을 차단하는 차광층 역할을 겸한다. 때문에, 이후에 형성되는 제2 박막 트랜지스터(T2)는 더미 게이트 전극(GB)에 의해 제1 반도체 층(A1, SA1, DA1)의 수소화 진행시 발생하는 문제는 물론 외광에 의한 전류 누설 등의 문제가 방지된다. 버퍼 층(BUF) 등으로부터 발생하는 수소는 실리콘 반도체(예: LTPS 등)로 이루어진 소자의 특성 확보에 기여되지만 산화물 반도체(예:IGZO 등)로 이루어진 소자의 특성 저하나 변동(수소는 산화물 반도체에 대해 donor 역할을 한다. 때문에, 수소는 산화물 반도체의 문턱전압을 네거티브 방향으로 이동시키고, 문턱전압의 불균일한 분포를 초래한다)을 유발한다.In addition, the dummy gate electrode GB also serves as a light blocking layer that blocks light incident from the outside. Therefore, in the second thin film transistor T2 to be formed later, a problem that occurs when hydrogenation of the first semiconductor layers A1 , SA1 , DA1 is performed by the dummy gate electrode GB, as well as a problem such as current leakage due to external light is prevented Hydrogen generated from the buffer layer (BUF), etc., contributes to securing the characteristics of a device made of a silicon semiconductor (e.g., LTPS, etc.) Because of this, hydrogen shifts the threshold voltage of the oxide semiconductor in the negative direction and causes non-uniform distribution of the threshold voltage).

또한, 더미 게이트 전극(GB)은 플로팅 상태로 존재하거나 전기적으로 안정된 상태를 취하도록 정전압 등을 전달하는 다른 전극이나 배선과 연결될 수 있다. 더미 게이트 전극(GB)에 정전압 등이 인가될 경우, 외부 환경이나 사용 조건의 변화 등에 의해 기생전압이 충전되는 문제가 방지된다. 그 결과, 외부 환경 등에 의해 제2 박막 트랜지스터(T2)의 특성이 변하는 문제를 해소할 수 있게 된다.In addition, the dummy gate electrode GB may exist in a floating state or may be connected to another electrode or a wiring that transmits a constant voltage to take an electrically stable state. When a constant voltage or the like is applied to the dummy gate electrode GB, a problem in which the parasitic voltage is charged due to a change in an external environment or a use condition is prevented. As a result, it is possible to solve the problem that the characteristics of the second thin film transistor T2 change due to an external environment or the like.

제1 게이트 전극(G1)과 더미 게이트 전극(GB)이 형성된 기판(SUB)의 전체 표면 위에 제1중간 절연막(ILD1)을 증착한다. 제1중간 절연막(ILD1)은 산화 실리콘(SiOx)을 포함하는 산화막(SIO)으로 선택된다. 산화막(SIO)은 질화막(SIN) 위에 적층된 구조를 가짐으로써, 후속 열처리 공정에 의해 질화막(SIN)에서 방출되는 수소가 이후에 형성되는 제2 박막 트랜지스터의 제2 반도체 층(A2, SA2, DA2)으로 과도하게 확산되는 것을 방지한다.A first intermediate insulating layer ILD1 is deposited on the entire surface of the substrate SUB on which the first gate electrode G1 and the dummy gate electrode GB are formed. The first intermediate insulating layer ILD1 is selected as an oxide layer SIO including silicon oxide (SiOx). The oxide film SIO has a structure stacked on the nitride film SIN, so that hydrogen emitted from the nitride film SIN by a subsequent heat treatment process is subsequently formed in the second semiconductor layers A2, SA2, DA2 of the second thin film transistor. ) to prevent excessive diffusion.

제1중간 절연막(ILD1) 위에 제2 반도체 층(A2, SA2, DA2)을 형성한다(S400). 제1중간 절연막(ILD1) 위에 산화물 반도체 물질(예: IGZO)을 형성하고 제4마스크 공정으로 패턴하여 제2 반도체 층(A2, SA2, DA2)을 형성하고 열처리를 한다. 제2 반도체 층(A2, SA2, DA2)은 더미 게이트 전극(GB)과 중첩하도록 배치된다.The second semiconductor layers A2 , SA2 , and DA2 are formed on the first intermediate insulating layer ILD1 ( S400 ). An oxide semiconductor material (eg, IGZO) is formed on the first intermediate insulating layer ILD1 and patterned by a fourth mask process to form second semiconductor layers A2 , SA2 , DA2 , and heat treatment is performed. The second semiconductor layers A2 , SA2 , and DA2 are disposed to overlap the dummy gate electrode GB.

제2 반도체 층(A2, SA2, DA2) 위에 제2 게이트 절연막(GI2)을 증착하고 열처리한다. 제2 게이트 절연막(GI2)은 산화 실리콘(SiOx)으로 형성하는 것이 바람직하다. 제2 게이트 절연막(GI2)의 경우, 소자의 안정성 및 특성을 고려하여 1,000 ~ 1,500Å 정도의 두께를 갖는 것이 바람직하다.A second gate insulating layer GI2 is deposited on the second semiconductor layers A2 , SA2 , and DA2 and heat-treated. The second gate insulating layer GI2 is preferably formed of silicon oxide (SiOx). In the case of the second gate insulating layer GI2, it is preferable to have a thickness of about 1,000 to 1,500 Å in consideration of device stability and characteristics.

제2 게이트 절연막(GI2) 위에 제2 게이트 전극(G2)을 형성한다(S500). 제2 게이트 절연막(GI2) 위에 금속재료(예: Cu)를 형성하고 제5마스크 공정으로 패턴하여 제2 게이트 전극(G2)을 형성한다. 제2 게이트 전극(G2)은 제2 반도체 층(A2, SA2, DA2)의 채널 영역(A2)과 중첩하도록 배치된다.A second gate electrode G2 is formed on the second gate insulating layer GI2 ( S500 ). A metal material (eg, Cu) is formed on the second gate insulating layer GI2 and patterned by a fifth mask process to form a second gate electrode G2 . The second gate electrode G2 is disposed to overlap the channel region A2 of the second semiconductor layers A2 , SA2 , and DA2 .

제2 게이트 전극(G2)이 형성된 제1중간 절연막(ILD1)의 전체 표면 위에 제2중간 절연막(ILD2)을 증착하고, 제1 및 제2콘택홀을 형성한다(S600, S700). 제2중간 절연막(ILD2)을 형성하고 제6 및 제7마스크 공정으로 패턴하여 제1 반도체 층(A1, SA1, DA1)의 일부를 노출하는 제1콘택홀과 제2 반도체 층(A2, SA2, DA2)의 일부를 노출하는 제2콘택홀을 형성한다. 제2중간 절연막(ILD2)은 산화 실리콘(SiOx)을 포함하는 산화막(SIO)으로 선택된다.A second intermediate insulating layer ILD2 is deposited on the entire surface of the first intermediate insulating layer ILD1 on which the second gate electrode G2 is formed, and first and second contact holes are formed ( S600 and S700 ). A first contact hole exposing a portion of the first semiconductor layers A1 , SA1 , DA1 and a second semiconductor layer A2 , SA2, A second contact hole exposing a part of DA2) is formed. The second intermediate insulating layer ILD2 is selected as an oxide layer SIO including silicon oxide (SiOx).

제2중간 절연막(ILD2) 위에 제1소스-드레인 전극(S1, D1) 및 제2소스-드레인 전극(S2, D2)(통합 소스-드레인 전극)을 형성한다(S800). 제2중간 절연막(ILD2) 위에 소스-드레인재료를 형성하고 제8마스크 공정으로 패턴하여 제1소스-드레인 전극(S1, D1) 및 제2소스-드레인 전극(S2, D2)(통합 소스-드레인 전극)을 형성한다.First source-drain electrodes S1 and D1 and second source-drain electrodes S2 and D2 (integrated source-drain electrodes) are formed on the second intermediate insulating layer ILD2 ( S800 ). A source-drain material is formed on the second intermediate insulating layer ILD2 and patterned by an eighth mask process to form the first source-drain electrodes S1 and D1 and the second source-drain electrodes S2 and D2 (integrated source-drain). electrode) is formed.

제1소스 전극(S1)은 제1콘택홀을 통해 제1 반도체 층(A1, SA1, DA1)의 소스 영역(SA1)에 연결되며, 제1드레인 전극(D1)은 제1콘택홀을 통해 제1 반도체 층(A1, SA1, DA1)의 드레인 영역(DA1)에 연결된다. 제1소스-드레인 전극(S1, D1)은 제1 박막 트랜지스터(T1)의 소스-드레인 전극이 된다.The first source electrode S1 is connected to the source region SA1 of the first semiconductor layers A1 , SA1 , DA1 through a first contact hole, and the first drain electrode D1 is connected to the first contact hole through the first contact hole. It is connected to the drain region DA1 of the first semiconductor layers A1, SA1, and DA1. The first source-drain electrodes S1 and D1 become source-drain electrodes of the first thin film transistor T1.

제2소스 전극(S2)은 제2콘택홀을 통해 제2 반도체 층(A2, SA2, DA2)의 소스 영역(SA2)에 연결되며, 제2드레인 전극(D2)은 제2콘택홀을 통해 제2 반도체 층(A2, SA2, DA2)의 드레인 영역에 연결된다. 제2소스-드레인 전극(S2, D2)은 제2 박막 트랜지스터(T2)의 소스-드레인 전극이 된다. 위와 같이 소스-드레인 전극들은 동일한 층 상에 동일한 물질로 형성되고 동일한 마스크에 의해 형성되므로, 제조 공정을 단순화할 수 있다.The second source electrode S2 is connected to the source region SA2 of the second semiconductor layers A2 , SA2 , and DA2 through a second contact hole, and the second drain electrode D2 is connected to the second electrode through the second contact hole. 2 are connected to the drain regions of the semiconductor layers A2, SA2 and DA2. The second source-drain electrodes S2 and D2 become source-drain electrodes of the second thin film transistor T2. As described above, since the source-drain electrodes are formed of the same material on the same layer and are formed by the same mask, the manufacturing process can be simplified.

제1소스-드레인 전극(S1, D1) 및 제2소스-드레인 전극(S2, D2)이 형성된 제2중간 절연막(ILD2)의 전체 표면 위에 보호막(PAS)을 증착한다(S900). 이후, 보호막(PAS)을 제9마스크 공정으로 패턴하여 제1 드레인 전극(D1) 및/또는 제2 드레인 전극(D2)을 노출하는 콘택홀을 더 형성할 수 있다.A passivation layer PAS is deposited on the entire surface of the second intermediate insulating layer ILD2 on which the first source-drain electrodes S1 and D1 and the second source-drain electrodes S2 and D2 are formed ( S900 ). Thereafter, a contact hole exposing the first drain electrode D1 and/or the second drain electrode D2 may be further formed by patterning the passivation layer PAS by a ninth mask process.

또한, 보호막(PAS) 위에는 콘택홀을 통해 노출된 제1 드레인 전극(D1) 및/또는 제2 드레인 전극(D2)과 접촉하는 화소 전극과 더불어 반사판, 컬러필터, 평탄화막 등을 더 형성할 수 있다. 표시장치용 박막 트랜지스터 기판은 화소 전극 이후에 형성되는 전극이나 구조물의 형태에 따라 액정 표시장치나 유기발광 표시장치 등의 표시장치로 구현된다. 그러나, 여기서는 설명의 편의상 본 발명의 주요 특징을 나타내는 박막 트랜지스터들의 구조를 나타내는 부분들만 도시하고 설명하였다.In addition, a reflective plate, a color filter, a planarization layer, etc. may be further formed on the passivation layer PAS along with the pixel electrode contacting the first drain electrode D1 and/or the second drain electrode D2 exposed through the contact hole. there is. The thin film transistor substrate for a display device is implemented as a display device such as a liquid crystal display device or an organic light emitting display device according to the shape of an electrode or structure formed after the pixel electrode. However, for convenience of description, only parts indicating the structure of the thin film transistors representing the main features of the present invention are illustrated and described herein.

이와 같이, 본 발명의 제1 실시 예에 의한 표시장치용 박막 트랜지스터 기판은 다결정 반도체 물질을 포함하는 제1 박막 트랜지스터(T1)와 산화물 반도체 물질을 포함하는 제2 박막 트랜지스터(T2)가 동일 기판(SUB) 위에 형성된 구조를 갖는다. 특히, 제1 박막 트랜지스터(T1)를 구성하는 게이트 전극과 제2 박막 트랜지스터(T2)의 수소/수분 방지막 및 차광층 역할을 하는 더미 게이트 전극이 동일 물질로 동일 층에 형성된 구조를 갖는다. 또한, 제1 박막 트랜지스터(T1)를 구성하는 소스-드레인 전극과 제2 박막 트랜지스터(T2)를 구성하는 소스-드레인 전극이 동일 물질로 동일 층에 형성된 구조를 갖는다.As described above, in the thin film transistor substrate for a display device according to the first embodiment of the present invention, the first thin film transistor T1 including the polycrystalline semiconductor material and the second thin film transistor T2 including the oxide semiconductor material are the same substrate ( SUB) has a structure formed on it. In particular, the gate electrode constituting the first thin film transistor T1 and the dummy gate electrode serving as the hydrogen/moisture barrier layer and the light blocking layer of the second thin film transistor T2 are formed on the same layer using the same material. Also, the source-drain electrode constituting the first thin film transistor T1 and the source-drain electrode constituting the second thin film transistor T2 are formed of the same material on the same layer.

앞서 설명한 제1 실시 예는 표시 영역(AA)에 산화물 박막 트랜지스터(Oxide TFT)를 적용하여 저소비전력(Low Frequency), 저전압화(Oxide Saturation특성) 효과를 갖고, 비 표시 영역(NA)(예: 게이트 구동부의 GIP 회로나 데이터 구동부의 MUX 회로)에 다결정 실리콘 박막 트랜지스터(Poly-Silicon or LTPS TFT)을 적용하여 고이동도를 요구하는 기능을 만족할 수 있는 효과를 갖게 된다. 또한, 앞서 설명한 제1 실시 예는 수소/수분 방지막 및 차광층 역할을 수행하는 전극을 형성하므로 소자의 특성을 향상할 수 있는 효과를 갖게 된다. 즉, 제 1 실시 예는 서로 다른 유형의 박막 트랜지스터들을 포함하는 표시장치용 박막 트랜지스터 기판 제조시, 질화막(SiNx)의 수소(“H”)에 의한 산화물 반도체 소자의 변동(열화) 문제를 해결할 수 있는 효과를 갖게 된다.The first embodiment described above has effects of low power consumption (Low Frequency) and low voltage (Oxide Saturation characteristic) by applying an oxide thin film transistor (Oxide TFT) to the display area AA, and the non-display area NA (eg: By applying a polysilicon thin film transistor (Poly-Silicon or LTPS TFT) to the GIP circuit of the gate driver or the MUX circuit of the data driver), it has the effect of satisfying the function requiring high mobility. In addition, since the first embodiment described above forms an electrode serving as a hydrogen/moisture barrier layer and a light blocking layer, it has the effect of improving device characteristics. That is, the first embodiment can solve the problem of fluctuation (deterioration) of the oxide semiconductor element due to hydrogen (“H”) in the nitride film (SiNx) when manufacturing a thin film transistor substrate for a display device including different types of thin film transistors. will have an effect.

<제 2 실시 예><Second embodiment>

이하, 도 3을 더 참조하여 본 발명의 제 2 실시 예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 표시장치용 박막 트랜지스터 기판의 제조 방법을 설명한다. 도 3은 본 발명의 제2 실시 예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 표시장치용 박막 트랜지스터 기판을 제조하는 과정을 나타내는 단면도이다.Hereinafter, a method of manufacturing a thin film transistor substrate for a display device including different types of thin film transistors according to a second embodiment of the present invention will be described with further reference to FIG. 3 . 3 is a cross-sectional view illustrating a process of manufacturing a thin film transistor substrate for a display device including different types of thin film transistors according to a second embodiment of the present invention.

도 3을 참조하면, 본 발명의 제2 실시 예에 의한 표시장치용 박막 트랜지스터 기판은, 기판(SUB) 위에 서로 이격하여 배치된 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)를 포함한다. 제1 및 제2 박막 트랜지스터들(T1, T2)은 이격된 거리가 상당히 멀리 떨어져 있을 수도 있고, 비교적 인접하여 이격되어 배치될 수도 있다. 기판(SUB)은 폴리 이미드(PI)와 베리어층을 포함하는 플라스틱 기판으로 선택될 수 있다.Referring to FIG. 3 , the thin film transistor substrate for a display device according to the second embodiment of the present invention includes a first thin film transistor T1 and a second thin film transistor T2 disposed on a substrate SUB to be spaced apart from each other. do. The first and second thin film transistors T1 and T2 may be spaced apart considerably apart, or may be disposed relatively adjacent to each other and spaced apart from each other. The substrate SUB may be selected as a plastic substrate including polyimide PI and a barrier layer.

기판(SUB)의 전체 표면 위에 제1버퍼 층(BUF1)을 증착한다. 제1버퍼 층(BUF1)은 질화 실리콘(SiNx) 및 산화 실리콘(SiOx)의 다중층으로 이루어질 수 있다. 제1버퍼 층(BUF1)은 이후에 형성되는 층과 기판(SUB) 간의 접착력을 향상하고 기판(SUB)으로부터 유출되는 알칼리성분 등을 차단하는 역할 등을 수행한다.A first buffer layer BUF1 is deposited on the entire surface of the substrate SUB. The first buffer layer BUF1 may be formed of a multilayer of silicon nitride (SiNx) and silicon oxide (SiOx). The first buffer layer BUF1 serves to improve adhesion between a layer formed later and the substrate SUB, and to block alkali components leaking from the substrate SUB.

제1버퍼 층(BUF1)의 전체 표면 위에 제2버퍼 층(BUF2)을 증착한다. 제2버퍼 층(BUF2)은 산화 실리콘(SiOx)의 단일층으로 이루어질 수 있다. 제2버퍼 층(BUF2)은 생략될 수도 있다.A second buffer layer BUF2 is deposited on the entire surface of the first buffer layer BUF1 . The second buffer layer BUF2 may be formed of a single layer of silicon oxide (SiOx). The second buffer layer BUF2 may be omitted.

제2버퍼 층(BUF2) 위에 제1 반도체 층(A1, SA1, DA1)을 형성한다. 제1 반도체 층(A1, SA1, DA1)은 제1 박막 트랜지스터(T1)의 채널 영역(A1), 소스 영역(SA1) 및 드레인 영역(DA1)을 포함한다. 제2버퍼 층(BUF2) 위에 제1 반도체 층 물질을 형성하고 패턴하여 제1 반도체 층(A1, SA1, DA1)을 형성한다.The first semiconductor layers A1 , SA1 , and DA1 are formed on the second buffer layer BUF2 . The first semiconductor layers A1 , SA1 , and DA1 include a channel region A1 , a source region SA1 , and a drain region DA1 of the first thin film transistor T1 . A first semiconductor layer material is formed on the second buffer layer BUF2 and patterned to form the first semiconductor layers A1 , SA1 , and DA1 .

제1 박막 트랜지스터(T1)는 다결정 실리콘 (Poly-Silicon)과 같은 다결정 반도체 물질을 포함하는 것이 바람직하다. 또한, 제1 박막 트랜지스터(T1)의 경우 탑-게이트 (Top-Gate) 구조를 갖는 것이 바람직하다. 제1 반도체 층(A1, SA1, DA1)은 아몰퍼스 실리콘(a-Si) 물질을 증착하고, 탈수소화 및 결정화를 수행하게 됨에 따라 다결정 실리콘(poly-silicon)이 된다. 제1 박막 트랜지스터(T1)의 제1 반도체 층(A1, SA1, DA1)은 제1버퍼 층(BUF1)에 포함된 질화 실리콘(SiNx)에 의해 수소화(활성화를 통해 결합이 덜된 공간들을 수소로 채워 주는 공정으로서, 활성화와 달리 낮은 온도 (400℃) 로 진행되며, 온도보다 시간에 영향을 받으므로, 오랜 시간 해줄수록 효과적임)가 진행된다. 때문에, 이하의 절연막에는 질화 실리콘(SiNx)을 사용하지 않고 산화 실리콘(SiOx)만 사용할 수 있게 된다. The first thin film transistor T1 may include a polycrystalline semiconductor material such as poly-silicon. In addition, the first thin film transistor T1 preferably has a top-gate structure. The first semiconductor layers A1 , SA1 , and DA1 become poly-silicon by depositing an amorphous silicon (a-Si) material and performing dehydrogenation and crystallization. The first semiconductor layers A1 , SA1 , and DA1 of the first thin film transistor T1 are hydrogenated by silicon nitride (SiNx) included in the first buffer layer BUF1 (the less-bonded spaces are filled with hydrogen through activation). As a giving process, unlike activation, it proceeds at a low temperature (400℃), and it is affected by time rather than temperature, so it is more effective the longer you do it). Therefore, only silicon oxide (SiOx) can be used for the following insulating film without using silicon nitride (SiNx).

제1 반도체 층(A1, SA1, DA1)이 형성된 제2버퍼 층(BUF2)의 전체 표면 위에 제1 게이트 절연막(GI1)을 형성한다. 제1 게이트 절연막(GI1)은 산화 실리콘(SiOx)을 포함하는 산화막(SIO)으로 선택된다.A first gate insulating layer GI1 is formed on the entire surface of the second buffer layer BUF2 on which the first semiconductor layers A1 , SA1 , and DA1 are formed. The first gate insulating layer GI1 is selected as an oxide layer SIO including silicon oxide (SiOx).

제1 게이트 절연막(GI1) 위에 제1 게이트 전극(G1)과 더미 게이트 전극(GB)을 형성한다. 제1 게이트 절연막(GI1) 위에 금속재료를 형성하고 패턴하여 제1 게이트 전극(G1)과 더미 게이트 전극(GB)을 형성한다. 제1 게이트 전극(G1)은 제1 반도체 층(A1, SA1, DA1)의 채널 영역(A1)과 중첩하도록 배치된다. 더미 게이트 전극(GB)은 제1 게이트 전극(G1)과 이격하여 배치된다. 더미 게이트 전극(GB)은 이하에서 설명되는 기능들을 모두 수행하기 위해 제2 반도체 층(A2, SA2, DA2) 대비 넓은 영역을 차지하도록 크게 형성된다.A first gate electrode G1 and a dummy gate electrode GB are formed on the first gate insulating layer GI1 . A first gate electrode G1 and a dummy gate electrode GB are formed by forming and patterning a metal material on the first gate insulating layer GI1. The first gate electrode G1 is disposed to overlap the channel region A1 of the first semiconductor layers A1 , SA1 , and DA1 . The dummy gate electrode GB is disposed to be spaced apart from the first gate electrode G1 . The dummy gate electrode GB is formed to occupy a larger area than the second semiconductor layers A2 , SA2 , and DA2 to perform all functions described below.

더미 게이트 전극(GB)은 기판(SUB), 버퍼 층(BUF) 등으로부터 발생하는 수소가 이후에 형성되는 제2 박막 트랜지스터(T2)의 제2 반도체 층(A2, SA2, DA2)으로 침투하는 문제를 방지하는 역할을 한다. 버퍼 층(BUF) 등으로부터 발생하는 수소는 실리콘 반도체(예: LTPS 등)로 이루어진 소자의 특성 확보에 기여되지만 산화물 반도체(예:IGZO 등)로 이루어진 소자의 특성 저하나 변동을 유발한다.In the dummy gate electrode GB, hydrogen generated from the substrate SUB, the buffer layer BUF, etc. penetrates into the second semiconductor layers A2, SA2, and DA2 of the second thin film transistor T2 to be formed later. serves to prevent Hydrogen generated from the buffer layer (BUF), etc. contributes to securing characteristics of a device made of a silicon semiconductor (eg, LTPS, etc.), but causes deterioration or variation in characteristics of a device made of an oxide semiconductor (eg, IGZO, etc.).

아울러, 더미 게이트 전극(GB)은 외부로부터 입사되는 빛을 차단하는 차광층 역할을 겸한다. 때문에, 이후에 형성되는 제2 박막 트랜지스터(T2)는 더미 게이트 전극(GB)에 의해 제1 반도체 층(A1, SA1, DA1)의 수소화 진행시 발생하는 문제는 물론 외광에 의한 전류 누설 등의 문제가 방지된다.In addition, the dummy gate electrode GB also serves as a light blocking layer that blocks light incident from the outside. Therefore, in the second thin film transistor T2 to be formed later, a problem that occurs when hydrogenation of the first semiconductor layers A1 , SA1 , DA1 is performed by the dummy gate electrode GB, as well as a problem such as current leakage due to external light is prevented

또한, 더미 게이트 전극(GB)은 플로팅 상태로 존재하거나 전기적으로 안정된 상태를 취하도록 정전압 등을 전달하는 다른 전극이나 배선과 연결될 수 있다. 더미 게이트 전극(GB)에 정전압 등이 인가될 경우, 외부 환경이나 사용 조건의 변화 등에 의해 기생전압이 충전되는 문제가 방지된다. 그 결과, 외부 환경 등에 의해 제2 박막 트랜지스터(T2)의 특성이 변하는 문제를 해소할 수 있게 된다.In addition, the dummy gate electrode GB may exist in a floating state or may be connected to another electrode or a wiring that transmits a constant voltage to take an electrically stable state. When a constant voltage or the like is applied to the dummy gate electrode GB, a problem in which the parasitic voltage is charged due to a change in an external environment or a use condition is prevented. As a result, it is possible to solve the problem that the characteristics of the second thin film transistor T2 change due to an external environment or the like.

제1 게이트 전극(G1)과 더미 게이트 전극(GB)이 형성된 기판(SUB)의 전체 표면 위에 제1중간 절연막(ILD1)을 증착한다. 제1중간 절연막(ILD1)은 산화 실리콘(SiOx)을 포함하는 산화막(SIO)으로 선택된다. 산화막(SIO)은 후속 열처리 공정에 의해 제1버퍼 층(BUF1)에 포함된 질화막(SIN)에서 방출되는 수소가 이후에 형성되는 제2 박막 트랜지스터(T2)의 제2 반도체 층(A2, SA2, DA2)으로 과도하게 확산되는 것을 방지한다.A first intermediate insulating layer ILD1 is deposited on the entire surface of the substrate SUB on which the first gate electrode G1 and the dummy gate electrode GB are formed. The first intermediate insulating layer ILD1 is selected as an oxide layer SIO including silicon oxide (SiOx). The oxide film SIO is formed of the second semiconductor layers A2, SA2, and of the second thin film transistor T2 in which hydrogen emitted from the nitride film SIN included in the first buffer layer BUF1 is formed thereafter by a subsequent heat treatment process. DA2) to prevent excessive diffusion.

제2중간 절연막(ILD2) 위에 제2 반도체 층(A2, SA2, DA2)을 형성한다. 제2중간 절연막(ILD2) 위에 산화물 반도체 물질(예: IGZO)을 형성하고 패턴하여 제2 반도체 층(A2, SA2, DA2)을 형성하고 열처리를 한다. 제2 반도체 층(A2, SA2, DA2)은 더미 게이트 전극(GB)과 중첩하도록 배치된다.The second semiconductor layers A2 , SA2 , and DA2 are formed on the second intermediate insulating layer ILD2 . An oxide semiconductor material (eg, IGZO) is formed on the second intermediate insulating layer ILD2 and patterned to form second semiconductor layers A2 , SA2 , and DA2 , and heat treatment is performed. The second semiconductor layers A2 , SA2 , and DA2 are disposed to overlap the dummy gate electrode GB.

제2 반도체 층(A2, SA2, DA2)이 형성된 제2중간 절연막(ILD2)의 전체 표면 위에 제3중간 절연막(ILD3)을 증착하고 열처리한다. 제1중간 절연막(ILD1)은 표시 영역(AA)에서만 일부가 제거되도록 패턴된다. 제2중간 절연막(ILD2)은 비 표시 영역(NA)에서는 제2중간 절연막(ILD2) 역할을 하지만 표시 영역(AA)에서는 제2 박막 트랜지스터(T2)의 제2게이트 절연막(GI2) 역할을 한다. 때문에, 제2중간 절연막(ILD2) 및 제2게이트 절연막(GI2)은 제2 박막 트랜지스터(T2)의 안정성 및 특성을 고려하여 1,000 ~ 1,500Å 정도의 두께를 갖는 것이 바람직하다.A third intermediate insulating layer ILD3 is deposited on the entire surface of the second intermediate insulating layer ILD2 on which the second semiconductor layers A2 , SA2 , and DA2 are formed, and heat treatment is performed. The first intermediate insulating layer ILD1 is patterned to be partially removed from only the display area AA. The second intermediate insulating layer ILD2 serves as the second intermediate insulating layer ILD2 in the non-display area NA, but functions as the second gate insulating layer GI2 of the second thin film transistor T2 in the display area AA. Therefore, it is preferable that the second intermediate insulating layer ILD2 and the second gate insulating layer GI2 have a thickness of about 1,000 to 1,500 Å in consideration of the stability and characteristics of the second thin film transistor T2 .

제2 게이트 절연막(GI2) 위에 제2 게이트 전극(G2)을 형성한다. 제2 게이트 절연막(GI2) 위에 금속재료(예: Cu)를 형성하고 패턴하여 제2 게이트 전극(G2)을 형성한다. 제2 게이트 전극(G2)은 제2 반도체 층(A2, SA2, DA2)의 채널 영역(A2)과 중첩하도록 배치된다. 제2 게이트 절연막(GI2)과 제2 게이트 전극(G2)은 표시 영역(AA)에서만 일부가 제거되도록 일괄(동시에) 패턴할 수 있다.A second gate electrode G2 is formed on the second gate insulating layer GI2 . A metal material (eg, Cu) is formed on the second gate insulating layer GI2 and patterned to form a second gate electrode G2 . The second gate electrode G2 is disposed to overlap the channel region A2 of the second semiconductor layers A2 , SA2 , and DA2 . The second gate insulating layer GI2 and the second gate electrode G2 may be patterned at once (simultaneously) so that only portions of the second gate insulating layer GI2 and the second gate electrode G2 are removed from the display area AA.

제2 게이트 전극(G2)이 형성된 제2중간 절연막(ILD2)의 전체 표면 위에 제3중간 절연막(ILD3)을 형성한다. 제3중간 절연막(ILD3)은 산화 실리콘(SiOx)으로 형성하는 것이 바람직하다. 제2중간 절연막(ILD2) 위에 제3중간 절연막(ILD3)을 형성하고 패턴하여 제1 반도체 층(A1, SA1, DA1)의 일부를 노출하는 제1콘택홀과 제2 반도체 층(A2, SA2, DA2)의 일부를 노출하는 제2콘택홀을 형성한다.A third intermediate insulating layer ILD3 is formed on the entire surface of the second intermediate insulating layer ILD2 on which the second gate electrode G2 is formed. The third intermediate insulating layer ILD3 is preferably formed of silicon oxide (SiOx). A third intermediate insulating layer ILD3 is formed on the second intermediate insulating layer ILD2 and patterned to expose a first contact hole exposing a portion of the first semiconductor layers A1, SA1, and DA1, and the second semiconductor layers A2 and SA2; A second contact hole exposing a part of DA2) is formed.

제3중간 절연막(ILD3) 위에 제1소스-드레인 전극(S1, D1) 및 제2소스-드레인 전극(S2, D2)(통합 소스-드레인 전극)을 형성한다. 제3중간 절연막(ILD3) 위에 소스-드레인재료를 형성하고 패턴하여 제1소스-드레인 전극(S1, D1) 및 제2소스-드레인 전극(S2, D2)(통합 소스-드레인 전극)을 형성한다.First source-drain electrodes S1 and D1 and second source-drain electrodes S2 and D2 (integrated source-drain electrodes) are formed on the third intermediate insulating layer ILD3 . A source-drain material is formed on the third intermediate insulating layer ILD3 and patterned to form first source-drain electrodes S1 and D1 and second source-drain electrodes S2 and D2 (integrated source-drain electrodes) .

제1소스 전극(S1)은 제1콘택홀을 통해 제1 반도체 층(A1, SA1, DA1)의 소스 영역(SA1)에 연결되며, 제1드레인 전극(D1)은 제1콘택홀을 통해 제1 반도체 층(A1, SA1, DA1)의 드레인 영역(DA1)에 연결된다. 제1소스-드레인 전극(S1, D1)은 제1 박막 트랜지스터(T1)의 소스-드레인 전극이 된다.The first source electrode S1 is connected to the source region SA1 of the first semiconductor layers A1 , SA1 , DA1 through a first contact hole, and the first drain electrode D1 is connected to the first contact hole through the first contact hole. It is connected to the drain region DA1 of the first semiconductor layers A1, SA1, and DA1. The first source-drain electrodes S1 and D1 become source-drain electrodes of the first thin film transistor T1.

제2소스 전극(S2)은 제2콘택홀을 통해 제2 반도체 층(A2, SA2, DA2)의 소스 영역(SA2)에 연결되며, 제2드레인 전극(D2)은 제2콘택홀을 통해 제2 반도체 층(A2, SA2, DA2)의 드레인 영역에 연결된다. 제2소스-드레인 전극(S2, D2)은 제2 박막 트랜지스터(T2)의 소스-드레인 전극이 된다. 위와 같이 소스-드레인 전극들은 동일한 층 상에 동일한 물질로 형성되고 동일한 마스크에 의해 형성되므로, 제조 공정을 단순화할 수 있다.The second source electrode S2 is connected to the source region SA2 of the second semiconductor layers A2 , SA2 , and DA2 through a second contact hole, and the second drain electrode D2 is connected to the second electrode through the second contact hole. 2 are connected to the drain regions of the semiconductor layers A2, SA2 and DA2. The second source-drain electrodes S2 and D2 become source-drain electrodes of the second thin film transistor T2. As described above, since the source-drain electrodes are formed of the same material on the same layer and are formed by the same mask, the manufacturing process can be simplified.

제1소스-드레인 전극(S1, D1) 및 제2소스-드레인 전극(S2, D2)이 형성된 제3중간 절연막(ILD3) 위에 보호막(PAS)을 증착한다. 보호막(PAS)은 산화 실리콘(SiOx)으로 형성하는 것이 바람직하다. 이후, 보호막(PAS)을 패턴하여 제1 드레인 전극(D1) 및/또는 제2 드레인 전극(D2)을 노출하는 콘택홀을 더 형성할 수 있다.A passivation layer PAS is deposited on the third intermediate insulating layer ILD3 on which the first source-drain electrodes S1 and D1 and the second source-drain electrodes S2 and D2 are formed. The passivation layer PAS is preferably formed of silicon oxide (SiOx). Thereafter, a contact hole exposing the first drain electrode D1 and/or the second drain electrode D2 may be further formed by patterning the passivation layer PAS.

또한, 보호막(PAS) 위에는 콘택홀을 통해 노출된 제1 드레인 전극(D1) 및/또는 제2 드레인 전극(D2)과 접촉하는 화소 전극과 더불어 반사판, 컬러필터, 평탄화막 등을 더 형성할 수 있다. 표시장치용 박막 트랜지스터 기판은 화소 전극 이후에 형성되는 전극이나 구조물의 형태에 따라 액정 표시장치나 유기발광 표시장치 등의 표시장치로 구현된다. 그러나, 여기서는 설명의 편의상 본 발명의 주요 특징을 나타내는 박막 트랜지스터들의 구조를 나타내는 부분들만 도시하고 설명하였다.In addition, a reflective plate, a color filter, a planarization layer, etc. may be further formed on the passivation layer PAS along with the pixel electrode contacting the first drain electrode D1 and/or the second drain electrode D2 exposed through the contact hole. there is. The thin film transistor substrate for a display device is implemented as a display device such as a liquid crystal display device or an organic light emitting display device according to the shape of an electrode or structure formed after the pixel electrode. However, for convenience of description, only parts indicating the structure of the thin film transistors representing the main features of the present invention are illustrated and described herein.

이와 같이, 본 발명의 제2 실시 예에 의한 표시장치용 박막 트랜지스터 기판은 다결정 반도체 물질을 포함하는 제1 박막 트랜지스터(T1)와 산화물 반도체 물질을 포함하는 제2 박막 트랜지스터(T2)가 동일 기판(SUB) 위에 형성된 구조를 갖는다. 특히, 제1 박막 트랜지스터(T1)를 구성하는 게이트 전극과 제2 박막 트랜지스터(T2)의 수소/수분 방지막 및 차광층 역할을 하는 더미 게이트 전극이 동일 물질로 동일 층에 형성된 구조를 갖는다. 또한, 제1 박막 트랜지스터(T1)를 구성하는 소스-드레인 전극과 제2 박막 트랜지스터(T2)를 구성하는 소스-드레인 전극이 동일 물질로 동일 층에 형성된 구조를 갖는다.As described above, in the thin film transistor substrate for a display device according to the second embodiment of the present invention, the first thin film transistor T1 including the polycrystalline semiconductor material and the second thin film transistor T2 including the oxide semiconductor material are the same substrate ( SUB) has a structure formed on it. In particular, the gate electrode constituting the first thin film transistor T1 and the dummy gate electrode serving as the hydrogen/moisture barrier layer and the light blocking layer of the second thin film transistor T2 are formed on the same layer using the same material. Also, the source-drain electrode constituting the first thin film transistor T1 and the source-drain electrode constituting the second thin film transistor T2 are formed of the same material on the same layer.

앞서 설명한 제2 실시 예는 표시 영역(AA)에 산화물 박막 트랜지스터(Oxide TFT)를 적용하여 저소비전력(Low Frequency), 저전압화(Oxide Saturation특성) 효과를 갖고, 비 표시 영역(NA)(예: 게이트 구동부의 GIP 회로나 데이터 구동부의 MUX 회로)에 다결정 실리콘 박막 트랜지스터(Poly-Silicon or LTPS TFT)을 적용하여 고이동도를 요구하는 기능을 만족할 수 있는 효과를 갖게 된다. 또한, 앞서 설명한 제2 실시 예는 수소/수분 방지막 및 차광층 역할을 수행하는 전극을 형성하므로 소자의 특성을 향상할 수 있는 효과를 갖게 된다. 즉, 제 2 실시 예는 서로 다른 유형의 박막 트랜지스터들을 포함하는 표시장치용 박막 트랜지스터 기판 제조시, 질화막(SiNx)의 수소(“H”)에 의한 산화물 반도체 소자의 변동(열화) 문제를 해결할 수 있는 효과를 갖게 된다.In the second embodiment described above, an oxide thin film transistor (Oxide TFT) is applied to the display area AA to have effects of low power consumption (Low Frequency) and low voltage (Oxide Saturation characteristic), and the non-display area NA (eg: By applying a polysilicon thin film transistor (Poly-Silicon or LTPS TFT) to the GIP circuit of the gate driver or the MUX circuit of the data driver), it has the effect of satisfying the function requiring high mobility. In addition, since the second embodiment described above forms an electrode serving as a hydrogen/moisture barrier layer and a light blocking layer, it is possible to improve device characteristics. That is, the second embodiment can solve the problem of fluctuation (deterioration) of the oxide semiconductor element due to hydrogen (“H”) in the nitride film (SiNx) when manufacturing a thin film transistor substrate for a display device including different types of thin film transistors. will have an effect.

이상 본 발명에 의한 박막 트랜지스터 기판 및 이를 이용한 표시장치는, 서로 다른 두 종류의 박막 트랜지스터를 동일 기판 위에 형성하여, 어느 한 박막 트랜지스터의 단점을 다른 박막 트랜지스터가 보완하는 특징을 가질 수 있다. 특히, 저속 구동 특성을 갖는 박막 트랜지스터를 구비함으로써, 소비 전력을 저감함으로써, 휴대용 및/또는 웨어러블 기기에 적합한 표시장치를 제공할 수 있다. 또한, 본 발명에 의한 박막 트랜지스터 기판 및 이를 이용한 표시장치는, 질화막에서 방출되는 수소가 산화물 반도체 층으로 확산되는 것을 방지할 수 있다. 또한, 본 발명에 의한 박막 트랜지스터 기판 및 이를 이용한 표시장치는 수소/수분 방지막 및 차광층 역할을 수행하는 전극을 형성하여 소자의 특성을 향상할 수 있다.As described above, the thin film transistor substrate and the display device using the same according to the present invention can have the characteristics of forming two different types of thin film transistors on the same substrate, so that the other thin film transistors compensate for the disadvantages of one thin film transistor. In particular, it is possible to provide a display device suitable for portable and/or wearable devices by reducing power consumption by providing a thin film transistor having low-speed driving characteristics. In addition, the thin film transistor substrate and the display device using the same according to the present invention can prevent hydrogen emitted from the nitride film from diffusing into the oxide semiconductor layer. In addition, the thin film transistor substrate according to the present invention and a display device using the same can improve device characteristics by forming an electrode serving as a hydrogen/moisture barrier layer and a light blocking layer.

이하, 앞서 설명한 제1 및 제2 실시 예의 박막 트랜지스터들의 적용예에 대해 설명한다.Hereinafter, application examples of the thin film transistors of the first and second embodiments described above will be described.

도 4는 본 발명의 제1 응용 예에 따른 표시장치의 구성을 개략적으로 보여 주는 블록도이고, 도 5는 본 발명의 제2 응용 예에 의한 수평 전계형의 일종인 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도이고, 도 6은 도 5에 도시한 박막 트랜지스터 기판을 절취선 I-I' 선을 따라 자른 단면도이고, 도 7은 본 발명의 제3 응용 예에 의한 액티브 매트릭스 유기발광 표시장치에서 한 화소의 구조를 나타내는 평면도이고, 도 8은 도 7에서 절취선 II-II'로 자른 액티브 매트릭스 유기발광 표시장치의 구조를 나타내는 단면도이고, 도 9는 본 발명의 제4 응용 예에 의한 유기발광 표시장치의 개략적인 구조를 나타내는 평면 확대도이고, 도 10은 도 9에서 절취선 III-III'으로 자른 도면으로 본 발명의 제4 응용 예에 의한 유기발광 표시장치의 구조를 나타내는 단면도이다.4 is a block diagram schematically showing the configuration of a display device according to a first application example of the present invention, and FIG. 5 is a fringe field type liquid crystal display device of a horizontal electric field type according to a second application example of the present invention. It is a plan view showing a thin film transistor substrate having an oxide semiconductor layer included, FIG. 6 is a cross-sectional view of the thin film transistor substrate shown in FIG. 5 taken along the cut-out line I-I', and FIG. It is a plan view showing the structure of one pixel in the matrix organic light emitting diode display, FIG. 8 is a cross-sectional view showing the structure of the active matrix organic light emitting diode display cut along the perforated line II-II' in FIG. 7 , and FIG. 9 is a fourth application of the present invention It is a plan enlarged view showing the schematic structure of the organic light emitting diode display according to the example, and FIG. 10 is a view cut along the cut line III-III' in FIG. 9 and shows the structure of the organic light emitting display device according to the fourth application example of the present invention. It is a cross section.

<제1 응용 예><First application example>

도 10에 도시된 바와 같이, 앞서 설명한 박막 트랜지스터들 중 하나 이상은 패널(100)의 화소들 각각에 형성되어 화소들에 기입되는 데이터 전압을 스위칭하거나 화소들을 구동하는 박막 트랜지스터일 수 있다. 유기발광 표시장치의 경우에, 비 표시 영역에 위치하는 제1 박막 트랜지스터는 구동 소자로 적용될 수 있고, 표시 영역에 위치하는 제2 박막 트랜지스터는 화소의 스위치 소자로 적용될 수 있으나 이에 한정되지 않는다. 예컨대, 실시 예들에서는 표시 영역과 비 표시 영역으로 구분되어 박막 트랜지스터가 나뉘는 형태로 위치하는 것을 일례로 하였지만, 이들은 하나의 스위치 소자나 하나의 구동 소자로 조합되어 적용(예: CMOS TFT)될 수도 있기 때문이다.As shown in FIG. 10 , one or more of the above-described thin film transistors may be thin film transistors formed in each of the pixels of the panel 100 to switch data voltages written to the pixels or to drive the pixels. In the case of an organic light emitting diode display, the first thin film transistor located in the non-display area may be applied as a driving element, and the second thin film transistor located in the display area may be applied as a switch element of a pixel, but is not limited thereto. For example, in the embodiments, the thin film transistor is divided into a display area and a non-display area and is positioned in a divided form as an example, but these may be combined and applied as one switch element or one driving element (eg, CMOS TFT). Because.

표시장치 중 소형에 해당하는 모바일 기기나 웨어러블 기기에서는 소비 전력을 줄이기 위하여 프레임 레이트(Frame rate)를 낮추는 저속 구동 방법이 시도되고 있다. 이 경우, 정지 영상이나 데이터의 업데이트 주기가 느린 영상에서 프레임 주파수를 낮출 수 있다. 그런데 프레임 레이트를 낮추면, 데이터 전압이 바뀔 때마다 휘도가 번쩍이는 현상이 보이거나 화소 전압의 방전 시간이 길어져 휘도가 데이터 업데이트 주기에 대응하여 깜빡이는 플리커 현상이 보일 수 있다. 그러나, 본 발명의 실시 예들에서 설명된 박막 트랜지스터들을 화소에 적용하면 저속 구동 시의 플리커 문제를 해결할 수 있다.In a mobile device or wearable device corresponding to a small size among display devices, a low-speed driving method of lowering a frame rate is attempted in order to reduce power consumption. In this case, the frame frequency of a still image or an image having a slow data update period may be lowered. However, if the frame rate is lowered, a phenomenon in which the luminance flickers whenever the data voltage is changed, or a flicker phenomenon in which the luminance flickers in response to the data update period due to a prolonged discharge time of the pixel voltage may be observed. However, if the thin film transistors described in the embodiments of the present invention are applied to the pixel, the flicker problem during low-speed driving can be solved.

저속 구동시에 데이터 업데이트 주기가 길어지면 스위치 박막 트랜지스터의 누설 전류양이 커진다. 스위치 박막 트랜지스터의 누설 전류는 스토리지 커패시터의 전압과 구동 박막 트랜지스터의 게이트-소스 간 저압의 저하를 초래한다. 본 발명은 산화물 트랜지스터인 제2 박막 트랜지스터를 화소의 스위치 박막 트랜지스터로 적용할 수 있다. 산화물 트랜지스터는 오프 커런트가 낮기 때문에 스토리지 커패시터와 구동 박막 트랜지스터의 게이트-소스 전위의 감소를 방지할 수 있다. 따라서, 본 발명은 저속 구동시 플리커를 방지할 수 있다.When the data update period is long during low-speed driving, the amount of leakage current of the switch thin film transistor increases. The leakage current of the switched thin film transistor causes a drop in the voltage of the storage capacitor and the low voltage between the gate and the source of the driving thin film transistor. In the present invention, the second thin film transistor, which is an oxide transistor, can be applied as a switch thin film transistor of a pixel. Since the oxide transistor has a low off-current, it is possible to prevent a decrease in the gate-source potential of the storage capacitor and the driving thin film transistor. Accordingly, the present invention can prevent flicker when driving at a low speed.

다결정 실리콘 트랜지스터인 제1 박막 트랜지스터는 전자의 이동도가 높기 때문에 이를 화소의 구동 박막 트랜지스터로 적용하면 유기 발광 다이오드로 공급되는 전류양을 크게 할 수 있다. 따라서, 본 발명은 화소의 스위치 소자에 제2 박막 트랜지스터를 적용하고, 화소의 구동 소자에 제1 박막 트랜지스터를 적용하여 소비 전력을 대폭 낮추면서 화질 저하를 방지할 수 있다.Since the first thin film transistor, which is a polysilicon transistor, has high electron mobility, when it is applied as a driving thin film transistor of a pixel, the amount of current supplied to the organic light emitting diode can be increased. Accordingly, according to the present invention, by applying the second thin film transistor to the switch element of the pixel and the first thin film transistor to the driving element of the pixel, power consumption can be significantly reduced and image quality deterioration can be prevented.

본 발명은 소비전력을 줄이기 위해서 저속 구동 방법을 적용할 때 화질 저하를 방지할 수 있기 때문에 모바일 기기나 웨어러블 기기에 적용하는데에 효과적이다. 일례로, 휴대용 전자시계는 소비전력을 낮추기 위하여 1초 단위로 표시화면의 데이터를 업데이트할 수 있다. 이때 프레임 주파수는 1Hz이다. 본 발명은 1Hz 또는 정지영상에 가까운 구동 주파수를 이용하여도 플리커 없는 우수한 화질을 구현할 수 있다. 본 발명은 모바일 기기나 웨어러블 기기의 대기 화면에서 정지 영상의 프레임 레이트를 크게 낮추어 화질 저하 없이 소비 전력을 대폭 감소시킬 수 있다. 그 결과, 본 발명은 모바일 기기나 웨어러블 기기의 화질을 개선하고 배터리 수명을 길게 하여 휴대성을 높일 수 있다. 본 발명은 데이터 업데이트 주기가 매우 긴 전자책(E-Book)에서도 화질 저하 없이 소비전력을 크게 줄일 수 있다. The present invention is effective for application to a mobile device or a wearable device because image quality deterioration can be prevented when a low-speed driving method is applied to reduce power consumption. For example, the portable electronic watch may update data on the display screen in units of 1 second to reduce power consumption. In this case, the frame frequency is 1 Hz. According to the present invention, excellent image quality without flicker can be realized even using a driving frequency close to 1 Hz or a still image. The present invention can significantly reduce power consumption without degrading image quality by significantly lowering the frame rate of a still image on a standby screen of a mobile device or a wearable device. As a result, the present invention can improve portability by improving the picture quality of a mobile device or a wearable device and extending the battery life. According to the present invention, power consumption can be greatly reduced without degradation of image quality even in an E-Book with a very long data update cycle.

제1 및 제2 박막 트랜지스터들 중 하나 이상은 구동회로 예를 들면, 데이터 구동부(200), 멀티플렉서(MUX, 210), 게이트 구동부(300) 중 하나 이상에 내장되어 구동 회로를 구성할 수 있다. 또한, 제1 및 제2 박막 트랜지스터들 중에서 어느 하나는 화소 내에 형성되고 다른 하나는 구동회로에 형성될 수 있다. 데이터 구동부(200)는 입력 영상의 데이터를 데이터 전압으로 변환하여 출력한다. 멀티플렉서(210)는 데이터 구동부(200)로부터의 데이터 전압을 다수의 데이터 배선들(DL)로 시분할 분배함으로써 데이터 구동부(200)의 출력 채널 수를 줄인다. 게이트 구동부(300)는 데이터 전압에 동기되는 스캔 신호(또는 게이트 신호)를 출력하여 입력 영상의 데이터가 기입되는 화소를 라인 단위로 순차적으로 선택한다. 게이트 구동부(300)의 출력 채널 수를 줄이기 위하여, 게이트 구동부(300)와 게이트 배선들(DL) 사이에 도시하지 않은 멀티플렉서가 추가될 수 있다. 한편, 멀티플렉서(210)와 게이트 구동부(300)는 비 표시 영역(NA)에 배치되고, 화소 어레이는 표시 영역(AA)에 배치된다.One or more of the first and second thin film transistors may be built in a driving circuit, for example, at least one of the data driver 200 , the multiplexer MUX 210 , and the gate driver 300 to configure the driving circuit. Also, one of the first and second thin film transistors may be formed in the pixel and the other one may be formed in the driving circuit. The data driver 200 converts the data of the input image into a data voltage and outputs it. The multiplexer 210 reduces the number of output channels of the data driver 200 by time-division-distributing the data voltage from the data driver 200 to the plurality of data lines DL. The gate driver 300 outputs a scan signal (or gate signal) synchronized with the data voltage to sequentially select pixels in which data of the input image is written in line units. In order to reduce the number of output channels of the gate driver 300 , a multiplexer (not shown) may be added between the gate driver 300 and the gate lines DL. Meanwhile, the multiplexer 210 and the gate driver 300 are disposed in the non-display area NA, and the pixel array is disposed in the display area AA.

<제2 응용 예><Second application example>

도 11 및 도 12에 도시된 바와 같이, 금속 산화물 반도체 층을 갖는 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 그리고 게이트 배선(GL)과 데이터 배선(DL)의 교차 구조에 의해 화소 영역이 정의된다.11 and 12 , a thin film transistor substrate having a metal oxide semiconductor layer includes a gate line GL and a data line DL crossing the lower substrate SUB with a gate insulating layer GI interposed therebetween. , a thin film transistor T formed at each intersection thereof. In addition, a pixel area is defined by the cross structure of the gate line GL and the data line DL.

박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기 된 소스 전극(S), 소스 전극(S)과 대향하는 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하면 소스 전극(S)과 드레인 전극(D) 사이에 채널 영역을 구비하는 반도체 층(A)을 포함한다.The thin film transistor T includes a gate electrode G branched from the gate line GL, a source electrode S branched from the data line DL, a drain electrode D facing the source electrode S, and a gate When overlapping the gate electrode G on the insulating layer GI, the semiconductor layer A having a channel region between the source electrode S and the drain electrode D is included.

게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)가 배치되어 있다. 게이트 패드(GP)는 게이트 절연막(GI)을 관통하는 제1 게이트 패드 콘택홀(GH1)을 통해 게이트 패드 중간 단자(IGT)와 접촉한다. 게이트 패드 중간 단자(IGT)는 제1 보호막(PA1)과 제2 보호막(PA2)을 관통하는 제2 게이트 패드 콘택홀(GH2)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)가 배치되어 있다. 데이터 패드(DP)는 제1 보호막(PA1) 및 제2 보호막(PA2)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.A gate pad GP for receiving a gate signal from the outside is disposed at one end of the gate line GL. The gate pad GP contacts the gate pad intermediate terminal IGT through the first gate pad contact hole GH1 passing through the gate insulating layer GI. The gate pad intermediate terminal IGT contacts the gate pad terminal GPT through the second gate pad contact hole GH2 penetrating the first and second passivation layers PA1 and PA2 . Meanwhile, a data pad DP for receiving a pixel signal from the outside is disposed at one end of the data line DL. The data pad DP contacts the data pad terminal DPT through the data pad contact hole DPH penetrating the first passivation layer PA1 and the second passivation layer PA2 .

화소 영역에는 프린지 필드를 형성하도록 제2 보호막(PA2)을 사이에 두고 배치된 화소 전극(PXL)과 공통 전극(COM)을 구비한다. 공통 전극(COM)은 게이트 배선(GL)과 나란하게 배열된 공통 배선(CL)과 접속될 수 있다. 공통 전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다. 또 다른 방법으로, 공통 전극(COM)은, 드레인 콘택홀(DH)이 배치되는 부분을 제외한, 기판(SUB) 전체 표면에 배치된 모양을 가질 수 있다. 즉, 데이터 배선(DL)의 상층부를 덮는 형태를 가져, 공통 전극(COM)이 데이터 배선(DL)을 차폐하는 기능을 할 수도 있다.In the pixel area, the pixel electrode PXL and the common electrode COM are provided with the second passivation layer PA2 interposed therebetween to form a fringe field. The common electrode COM may be connected to the common line CL arranged in parallel with the gate line GL. The common electrode COM receives a reference voltage (or a common voltage) for driving the liquid crystal through the common line CL. As another method, the common electrode COM may have a shape disposed on the entire surface of the substrate SUB except for a portion where the drain contact hole DH is disposed. That is, the common electrode COM may function to shield the data line DL by covering the upper layer of the data line DL.

공통 전극(COM)과 화소 전극(PXL)의 위치 및 모양은 설계 환경과 목적에 맞추어 다양한 형상을 가질 수 있다. 공통 전극(COM)은 일정한 기준 전압이 인가되는 반면, 화소 전극(PXL)은 구현하고자 하는 비디오 데이터에 따라 수시로 변화하는 전압 값이 인가된다. 따라서, 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량이 발생할 수 있다. 이러한 기생 용량으로 인해 화질에 문제를 야기할 수 있기 때문에, 공통 전극(COM)을 먼저 배치하고, 화소 전극(PXL)을 최상위층에 배치하는 것이 바람직하다.The positions and shapes of the common electrode COM and the pixel electrode PXL may have various shapes according to a design environment and purpose. A constant reference voltage is applied to the common electrode COM, while a voltage value that changes frequently according to video data to be implemented is applied to the pixel electrode PXL. Accordingly, a parasitic capacitance may be generated between the data line DL and the pixel electrode PXL. Since such a parasitic capacitance may cause a problem in image quality, it is preferable to arrange the common electrode COM first and the pixel electrode PXL on the uppermost layer.

즉, 데이터 배선(DL) 및 박막 트랜지스터(T)를 덮는 제1 보호막(PA1) 위에 유전율이 낮은 유기물질을 두껍게 적층하여 평탄화 막(PAC)을 형성한 후에, 공통 전극(COM) 형성한다. 그리고 공통 전극(COM)을 덮는 제2 보호막(PA2)을 형성 한 후, 공통 전극(COM)과 중첩하는 화소 전극(PXL)을 제2 보호막(PA2) 위에 형성한다. 이러한 구조에서는 화소 전극(PXL)이 데이터 배선(DL)과 제1 보호막(PA1), 평탄화막(PAC), 그리고 제2 보호막(PA2)에 의해 이격되므로 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량을 줄일 수 있다. 하지만 이에 국한하는 것은 아니며, 경우에 따라 화소 전극(PXL)을 먼저 배치하고, 공통 전극(COM)을 최 상위층에 배치할 수도 있다.That is, after forming the planarization layer PAC by thickly stacking an organic material having a low dielectric constant on the first passivation layer PA1 covering the data line DL and the thin film transistor T, the common electrode COM is formed. Then, after the second passivation layer PA2 covering the common electrode COM is formed, the pixel electrode PXL overlapping the common electrode COM is formed on the second passivation layer PA2 . In this structure, since the pixel electrode PXL is spaced apart by the data line DL, the first passivation layer PA1, the planarization layer PAC, and the second passivation layer PA2, the data line DL and the pixel electrode PXL In between, the parasitic capacity can be reduced. However, the present invention is not limited thereto, and in some cases, the pixel electrode PXL may be disposed first, and the common electrode COM may be disposed on the uppermost layer.

공통 전극(COM)은 화소 영역의 형태에 대응하는 장방형을 가지며, 화소 전극(PXL)은 다수 개의 선분 형상을 갖는다. 특히, 화소 전극(PXL)은 제2 보호막(PA2)을 사이에 두고 공통 전극(COM)과 수직 상으로 중첩하는 구조를 갖는다. 이로써, 화소 전극(PXL)과 공통 전극(COM) 사이에서 프린지 필드가 형성된다. 프린지 필드형 전계에 의해, 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.The common electrode COM has a rectangular shape corresponding to the shape of the pixel area, and the pixel electrode PXL has a plurality of line segment shapes. In particular, the pixel electrode PXL has a structure that vertically overlaps with the common electrode COM with the second passivation layer PA2 interposed therebetween. Accordingly, a fringe field is formed between the pixel electrode PXL and the common electrode COM. Liquid crystal molecules arranged in the horizontal direction between the thin film transistor substrate and the color filter substrate rotate due to dielectric anisotropy by the fringe field type electric field. In addition, the transmittance of light passing through the pixel region varies according to the degree of rotation of the liquid crystal molecules to realize grayscale.

본 발명의 제2 응용 예를 설명하는 도면에서는 편의상, 액정 표시장치에서 박막 트랜지스터의 구조를 개략적으로만 도시하였다. 하지만, 본 발명의 제1 내지 제4 실시 예에서 설명한 박막 트랜지스터들의 구조를 적용할 수 있다. 예를 들어, 저속 구동이 필요한 경우, 산화물 반도체 층을 구비한 박막 트랜지스터를 적용할 수 있다. 저 소비 전력이 필요한 경우, 다결정 반도체 층을 구비한 박막 트랜지스터를 적용할 수 있다. 또는 박막 트랜지스터들이 서로 연결되도록 구성하여, 상호 보완할 수 있도록 구성할 수도 있다.In the drawings for explaining the second application example of the present invention, the structure of the thin film transistor in the liquid crystal display is only schematically shown for convenience. However, the structures of the thin film transistors described in the first to fourth embodiments of the present invention may be applied. For example, when low-speed driving is required, a thin film transistor having an oxide semiconductor layer may be applied. When low power consumption is required, a thin film transistor having a polycrystalline semiconductor layer may be applied. Alternatively, the thin film transistors may be configured to be connected to each other and configured to complement each other.

<제3 응용 예><Third application example>

도 13 및 도 14에 도시된 바와 같이, 액티브 매트릭스 유기발광 표시장치는 스위칭 박막 트랜지스터(ST), 스위칭 박막 트랜지스터와 연결된 구동 박막 트랜지스터(DT), 구동 박막 트랜지스터(DT)에 접속된 유기발광 다이오드(OLE)를 포함한다.13 and 14 , the active matrix organic light emitting diode display includes a switching thin film transistor ST, a driving thin film transistor DT connected to the switching thin film transistor, and an organic light emitting diode connected to the driving thin film transistor DT ( OLE).

스위칭 박막 트랜지스터(ST)는 기판(SUB) 위에서, 게이트 배선(GL)과 데이터 배선(DL)이 교차하는 부위에 배치되어 있다. 스위칭 박막 트랜지스터(ST)는, 스캔 신호에 응답하여 데이터 배선(DL)으로부터의 데이터 전압을 구동 박막 트랜지스터(DT)의 게이트 전극(DG)과 보조 용량(STG)에 공급함으로써, 화소를 선택하는 기능을 한다. 스위칭 박막 트랜지스터(ST)는 게이트 배선(GL)에서 분기하는 게이트 전극(SG)과, 반도체 층(SA)과, 소스 전극(SS)과, 드레인 전극(SD)을 포함한다. 그리고 구동 박막 트랜지스터(DT)는, 게이트 전압에 따라 화소의 유기발광 다이오드(OLE)에 흐르는 전류를 조절함으로써, 스위칭 박막 트랜지스터(ST)에 의해 선택된 화소의 유기발광 다이오드(OLE)를 구동한다.The switching thin film transistor ST is disposed on the substrate SUB at an intersection of the gate line GL and the data line DL. The switching thin film transistor ST has a function of selecting a pixel by supplying a data voltage from the data line DL to the gate electrode DG and the storage capacitor STG of the driving thin film transistor DT in response to a scan signal do The switching thin film transistor ST includes a gate electrode SG branching from the gate line GL, a semiconductor layer SA, a source electrode SS, and a drain electrode SD. In addition, the driving thin film transistor DT drives the organic light emitting diode OLE of the pixel selected by the switching thin film transistor ST by controlling the current flowing through the organic light emitting diode OLE of the pixel according to the gate voltage.

구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG)과, 반도체 층(DA), 구동 전류 배선(VDD)에 연결된 소스 전극(DS)과, 드레인 전극(DD)을 포함한다. 구동 박막 트랜지스터(DT)의 드레인 전극(DD)은 유기발광 다이오드(OLE)의 애노드 전극(ANO)과 연결되어 있다. 애노드 전극(ANO)과 캐소드 전극(CAT) 사이에는 유기발광 층(OL)이 개재되어 있다. 캐소드 전극(CAT)은 기저 배선(VSS)에 연결된다.The driving thin film transistor DT includes a gate electrode DG connected to the drain electrode SD of the switching thin film transistor ST, a semiconductor layer DA, a source electrode DS connected to the driving current line VDD, and a drain and an electrode DD. The drain electrode DD of the driving thin film transistor DT is connected to the anode electrode ANO of the organic light emitting diode OLE. An organic light emitting layer OL is interposed between the anode electrode ANO and the cathode electrode CAT. The cathode electrode CAT is connected to the base line VSS.

액티브 매트릭스 유기발광 표시장치의 기판(SUB) 상에 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)의 게이트 전극(SG, DG)이 배치되어 있다. 그리고 게이트 전극(SG, DG) 위에는 게이트 절연막(GI)이 덮고 있다. 게이트 전극(SG, DG)과 중첩되는 게이트 절연막(GI)의 일부에 반도체 층(SA, DA)이 배치되어 있다. 반도체 층(SA, DA) 위에는 일정 간격을 두고 소스 전극(SS, DS)과 드레인 전극(SD, DD)이 마주보도록 배치되어 있다. 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)은 게이트 절연막(GI)을 관통하는 드레인 콘택 홀(DH)을 통해 구동 박막 트랜지스터(DT)의 게이트 전극(DG)과 접촉한다. 이와 같은 구조를 갖는 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)를 덮는 보호막(PAS)이 전체 표면에 적층되어 있다.Gate electrodes SG and DG of the switching thin film transistor ST and the driving thin film transistor DT are disposed on the substrate SUB of the active matrix organic light emitting diode display. In addition, the gate insulating layer GI covers the gate electrodes SG and DG. The semiconductor layers SA and DA are disposed on a portion of the gate insulating layer GI overlapping the gate electrodes SG and DG. On the semiconductor layers SA and DA, the source electrodes SS and DS and the drain electrodes SD and DD are disposed to face each other with a predetermined interval therebetween. The drain electrode SD of the switching thin film transistor ST contacts the gate electrode DG of the driving thin film transistor DT through the drain contact hole DH passing through the gate insulating layer GI. A protective film PAS covering the switching thin film transistor ST and the driving thin film transistor DT having such a structure is stacked on the entire surface.

애노드 전극(ANO)의 영역에 해당하는 부분에 칼라 필터(CF)가 배치되어 있다. 칼라 필터(CF)는 가급적 넓은 면적을 갖는 것이 바람직하다. 예를 들어, 데이터 배선(DL), 구동 전류 배선(VDD) 및 전단의 게이트 배선(GL)의 많은 영역과 중첩하는 형상을 갖는 것이 바람직하다. 이와 같이 스위칭 박막 트랜지스터(ST), 구동 박막 트랜지스터(DT) 및 칼라 필터(CF)들이 배치된 기판의 표면은 평탄하지 못하고, 단차가 심하다. 유기발광 층(OL)은 평탄한 표면에 적층되어야 발광이 일정하고 고르게 발산될 수 있다. 따라서, 기판의 표면을 평탄하게 할 목적으로 평탄화 막(PAC) 혹은 오버코트 층(OC)을 기판 전면에 적층한다.A color filter CF is disposed in a portion corresponding to the region of the anode electrode ANO. The color filter CF preferably has as wide an area as possible. For example, it is preferable to have a shape overlapping many regions of the data line DL, the driving current line VDD, and the gate line GL of the previous stage. As described above, the surface of the substrate on which the switching thin film transistor ST, the driving thin film transistor DT, and the color filters CF are disposed is not flat and the level difference is severe. The organic light emitting layer OL must be laminated on a flat surface so that light emission can be uniformly and uniformly emitted. Therefore, a planarization film (PAC) or an overcoat layer (OC) is laminated on the entire surface of the substrate for the purpose of flattening the surface of the substrate.

그리고 오버코트 층(OC) 위에 유기발광 다이오드(OLE)의 애노드 전극(ANO)이 배치되어 있다. 여기서, 애노드 전극(ANO)은 오버코트 층(OC) 및 보호막(PAS)에 형성된 화소 콘택 홀(PH)을 통해 구동 박막 트랜지스터(DT)의 드레인 전극(DD)과 연결된다.And the anode electrode ANO of the organic light emitting diode OLE is disposed on the overcoat layer OC. Here, the anode electrode ANO is connected to the drain electrode DD of the driving thin film transistor DT through the pixel contact hole PH formed in the overcoat layer OC and the passivation layer PAS.

애노드 전극(ANO)이 배치된 기판 위에서, 화소 영역을 정의하기 위해 스위칭 박막 트랜지스터(ST), 구동 박막 트랜지스터(DT) 그리고 각종 배선들(DL, GL, VDD)이 배치된 영역 위에 뱅크(BA)(혹은, 뱅크 패턴)가 배치되어 있다. 뱅크(BA)에 의해 노출된 애노드 전극(ANO)이 발광 영역이 된다. 뱅크(BA)에 의해 노출된 애노드 전극(ANO) 위에 유기발광 층(OL)이 적층되어 있다. 그리고 유기발광 층(OL) 위에 캐소드 전극(CAT)이 순차적으로 적층되어 있다. 유기발광 층(OL)이 백색광을 발하는 유기물질로 이루어진 경우, 아래에 위치한 칼라 필터(CF)에 의해 각 화소에 배정된 색상을 나타낸다. 이와 같은 구조를 갖는 유기발광 표시장치는 아래 방향으로 발광하는 하부 발광(Bottom Emission) 표시 장치가 된다.On the substrate on which the anode electrode ANO is disposed, the bank BA is disposed on the area where the switching thin film transistor ST, the driving thin film transistor DT, and various wirings DL, GL, and VDD are disposed to define a pixel area. (or bank pattern) is arranged. The anode electrode ANO exposed by the bank BA becomes a light emitting area. An organic light emitting layer OL is stacked on the anode ANO exposed by the bank BA. In addition, a cathode electrode CAT is sequentially stacked on the organic light emitting layer OL. When the organic light emitting layer OL is made of an organic material emitting white light, a color assigned to each pixel is displayed by the color filter CF positioned below. The organic light emitting diode display having such a structure becomes a bottom emission display device that emits light in a downward direction.

구동 박막 트랜지스터(DT)의 게이트 전극(DG)과 애노드 전극(ANO) 전극 사이에는 보조 용량 (or ‘Storage Capacitance’) (STG)가 배치되어 있다. 스토리지 커패시터(STG)는 구동 박막 트랜지스터(DT)에 연결되어 스위칭 박막 트랜지스터(ST)에 의해 구동 박막 트랜지스터(DT)의 게이트 전극(DG)에 인가되는 전압이 안정하게 유지되도록 한다.A storage capacitor (or 'Storage Capacitance') STG is disposed between the gate electrode DG and the anode electrode ANO of the driving thin film transistor DT. The storage capacitor STG is connected to the driving thin film transistor DT so that a voltage applied to the gate electrode DG of the driving thin film transistor DT by the switching thin film transistor ST is stably maintained.

상기와 같이 박막 트랜지스터 기판을 응용함으로써, 고품질의 능동형 표시장치를 구현할 수 있다. 특히, 더욱 우수한 구동 특성을 갖도록 하기 위해서, 박막 트랜지스터의 반도체 층을 금속 산화물 반도체 물질로 형성하는 것이 바람직하다.By applying the thin film transistor substrate as described above, it is possible to realize a high-quality active display device. In particular, in order to have better driving characteristics, it is preferable that the semiconductor layer of the thin film transistor is formed of a metal oxide semiconductor material.

금속 산화물 반도체 물질은 빛에 노출된 상태로 전압 구동될 경우 그 특성이 급격히 열화 되는 특성이 있다. 따라서, 반도체 층의 상부 및 하부에서 외부로부터 유입되는 빛을 차단할 수 있는 구조를 갖는 것이 바람직하다. 앞에서 설명한, 박막 트랜지스터 기판의 경우, 박막 트랜지스터는 바텀 게이트(Bottom Gate) 구조를 갖는 것이 바람직하다. 즉, 하부에서 유입되는 빛은 금속 물질인 게이트 전극(G)에 의해 어느 정도 차단할 수 있다.The metal oxide semiconductor material has a characteristic that its characteristics are rapidly deteriorated when it is voltage driven in a state in which it is exposed to light. Accordingly, it is desirable to have a structure capable of blocking light entering from the outside at the upper and lower portions of the semiconductor layer. In the case of the thin film transistor substrate described above, the thin film transistor preferably has a bottom gate structure. That is, light entering from the bottom may be blocked to some extent by the gate electrode G, which is a metal material.

이와 같이, 지금까지 표시장치용 박막 트랜지스터 기판에는, 매트릭스 방식으로 배열된 다수 개의 화소 영역들이 배치된다. 또한, 각 단위 화소 영역들에는 적어도 하나 이상의 박막 트랜지스터가 배치된다. 즉, 기판 전체 영역에는 다수 개의 박막 트랜지스터들이 분포된 구조를 갖는다. 다수 개의 화소들 각각의 구조가 모두 동일한 목적으로 사용하고 동일한 품질과 성질을 가져야 하므로, 동일한 구조로 형성된다.As described above, a plurality of pixel regions arranged in a matrix manner are arranged in a thin film transistor substrate for a display device so far. In addition, at least one thin film transistor is disposed in each of the unit pixel areas. That is, it has a structure in which a plurality of thin film transistors are distributed over the entire area of the substrate. Since the respective structures of the plurality of pixels must be used for the same purpose and have the same quality and properties, they are formed with the same structure.

하지만, 경우에 따라서는 박막 트랜지스터들의 특성을 다르게 할 필요가 있을 수도 있다. 예를 들어, 유기발광 표시장치의 경우, 하나의 화소 영역 내에 스위칭 박막 트랜지스터(ST)와 구동 박막 트랜지스터(DT)를 포함한다. 스위칭 박막 트랜지스터(ST)와 구동 박막 트랜지스터(DT)는 그 목적이 서로 다르므로, 요구하는 특성도 다르다. 이를 위해, 동일한 구조와 동일한 반도체 채널층을 갖되 크기를 달리하여 각각의 기능에 맞도록 설계할 수 있다. 또는 필요하다면, 보상 박막 트랜지스터를 더 구비하여, 기능이나 성능을 보완할 수 있다.However, in some cases, it may be necessary to have different characteristics of the thin film transistors. For example, in the case of an organic light emitting diode display, a switching thin film transistor ST and a driving thin film transistor DT are included in one pixel area. Since the purpose of the switching thin film transistor ST and the driving thin film transistor DT are different from each other, the required characteristics are also different. To this end, it can be designed to have the same structure and the same semiconductor channel layer but have different sizes to suit each function. Alternatively, if necessary, a compensation thin film transistor may be further provided to supplement the function or performance.

본 발명의 제3 응용 예를 설명하는 도면에서는 편의상, 유기발광 표시장치의 박막 트랜지스터들(ST, DT)의 구조를 개략적으로만 도시하였다. 하지만, 본 발명의 제1 내지 제4 실시 예에서 설명한 박막 트랜지스터들의 구조를 적용할 수 있다. 예를 들어, 스위칭 박막 트랜지스터(ST)에는 산화물 반도체 층을 구비한 박막 트랜지스터를 적용할 수 있다. 구동 박막 트랜지스터(DT)에는, 다결정 반도체 층을 구비한 박막 트랜지스터를 적용할 수 있다. 이와 같이, 박막 트랜지스터들은 서로의 장점으로 상대 박막 트랜지스터의 단점을 상호 보완할 수 있다.In the drawings for explaining the third application example of the present invention, the structures of the thin film transistors ST and DT of the organic light emitting diode display are only schematically illustrated for convenience. However, the structures of the thin film transistors described in the first to fourth embodiments of the present invention may be applied. For example, a thin film transistor having an oxide semiconductor layer may be applied to the switching thin film transistor ST. A thin film transistor having a polycrystalline semiconductor layer can be applied to the driving thin film transistor DT. In this way, the thin film transistors can complement each other's disadvantages with each other's advantages.

<제4 응용 예><Fourth application example>

도 15 및 도 16에 도시된 바와 같이, 평면상에서의 구조에 대하여 설명한 이후 단면상에서의 구조에 대해 설명한다. 본 발명의 제4 응용 예에 의한 구동 소자(GIP)를 내장한 유기발광 표시장치는 영상 정보를 표시하는 표시 영역(AA)과, 표시 영역(AA)을 구동하기 위한 여러 소자들이 배치되는 비 표시 영역(NA)으로 구분된 기판(SUB)을 포함한다. 표시 영역(AA)에는 매트릭스 방식으로 배열된 복수 개의 화소 영역(PA)들이 정의된다.As shown in FIGS. 15 and 16 , after the structure on a plane is described, the structure on a cross section will be described. An organic light emitting display device incorporating a driving element (GIP) according to a fourth application example of the present invention includes a display area AA displaying image information and a non-display area in which various elements for driving the display area AA are disposed. It includes a substrate SUB divided into regions NA. A plurality of pixel areas PA arranged in a matrix manner is defined in the display area AA.

예를 들어, NxM 방식의 장방형으로 화소 영역(PA)들이 정의될 수 있다. 하지만, 반드시 이러한 방식에만 국한되는 것이 아니고, 다양한 방식으로 배열될 수도 있다. 각 화소 영역들이 동일한 크기를 가질 수도 있고, 서로 다른 크기를 가질 수도 있다. 또한, RGB(적녹청) 색상을 나타내는 세 개의 서브 화소를 하나의 단위로 하여, 규칙적으로 배열될 수도 있다. 가장 단순한 구조로 설명하면, 화소 영역(PA)들은 가로 방향으로 진행하는 복수 개의 게이트 배선(GL)들과 세로 방향으로 진행하는 복수 개의 데이터 배선(DL)들 및 구동 전류 배선(VDD)들의 교차 구조로 정의할 수 있다.For example, the pixel areas PA may be defined as an NxM rectangle. However, it is not necessarily limited to this method, and may be arranged in various ways. Each of the pixel areas may have the same size or may have different sizes. In addition, three sub-pixels representing RGB (red, green, blue) colors may be regularly arranged as one unit. In the simplest structure, the pixel areas PA have a cross structure of a plurality of gate lines GL running in a horizontal direction and a plurality of data lines DL and a plurality of driving current lines VDD running in a vertical direction. can be defined as

화소 영역(PA)의 외주부에 정의된, 비 표시 영역(NA)에는 데이터 배선(DL)들에 화상 정보에 해당하는 신호를 공급하기 위한 데이터 구동부(혹은, Data Driving Integrated Circuit)(DIC)과, 게이트 배선(GL)들에 스캔 신호를 공급하기 위한 게이트 구동부(혹은, Gate Driving Integrated Circuit)(GIP)가 배치될 수 있다. 데이터 배선(DL)들 및 구동 전류 배선(VDD)들의 개수가 많아지는, VGA급보다 더 높은 고 해상도의 경우에는, 데이터 구동부(DIC)는 기판(SUB)의 외부에 실장하고, 데이터 구동부(DIC) 대신에 데이터 접속 패드들이 배치될 수도 있다.A data driver (or Data Driving Integrated Circuit) (DIC) for supplying a signal corresponding to image information to the data lines DL in the non-display area NA, which is defined on the outer periphery of the pixel area PA; A gate driver (or, a gate driving integrated circuit) (GIP) for supplying a scan signal to the gate wirings GL may be disposed. In the case of high resolution higher than the VGA level, in which the number of data lines DL and driving current lines VDD increases, the data driver DIC is mounted outside the substrate SUB, and the data driver DIC ) instead of data connection pads may be arranged.

표시장치의 구조를 단순하게 하기 위해, 게이트 구동부(GIP)는, 기판(SUB)의 일측 부에 직접 형성하는 것이 바람직하다. 그리고, 기판(SUB)의 최 외곽부에는 기저 전압을 공급하는 기저 배선(Vss)이 배치된다. 기저 배선(Vss)은 기판(SUB)의 외부에서 공급되는 기저 전압(Ground Voltage)을 인가받아, 데이터 구동부(DIC) 및 게이트 구동부(GIP)에 모두 기저 전압을 공급하도록 배치하는 것이 바람직하다. 예를 들어, 기전 배선(Vss)은 기판(SUB)의 상부 측변에 별도로 실장하게 될 데이터 구동부(DIC)에 연결되고, 기판(SUB)의 좌측 및/또는 우측 변에 배치된 게이트 구동부(GIP)의 외측에서 기판을 감싸듯이 배치될 수 있다.In order to simplify the structure of the display device, the gate driver GIP is preferably directly formed on one side of the substrate SUB. In addition, a base line Vss for supplying a base voltage is disposed at the outermost portion of the substrate SUB. The ground wiring Vss is preferably disposed to receive a ground voltage supplied from the outside of the substrate SUB, and to supply the ground voltage to both the data driver DIC and the gate driver GIP. For example, the electrical wiring Vss is connected to the data driver DIC to be separately mounted on the upper side of the substrate SUB, and the gate driver GIP is disposed on the left and/or right side of the substrate SUB. It can be arranged as if wrapping the substrate from the outside of the.

각 화소 영역(PA)에는 유기발광 표시장치의 핵심 구성 요소들인 유기발광 다이오드와 이를 구동하기 위한 박막 트랜지스터들이 배치된다. 박막 트랜지스터들은 화소 영역(PA)의 일측 부에 정의된 박막 트랜지스터 영역(TA)에 배치될 수 있다. 유기발광 다이오드는 애노드 전극(ANO)과 캐소드 전극(CAT) 그리고, 두 전극들 사이에 개재된 유기발광 층(OL)을 포함한다. 실제로 발광하는 영역은 애노드 전극(ANO)과 중첩하는 유기발광 층의 면적에 의해 결정된다.In each pixel area PA, an organic light emitting diode, which is a core component of an organic light emitting diode display, and thin film transistors for driving the organic light emitting diode are disposed. The thin film transistors may be disposed in the thin film transistor area TA defined at one side of the pixel area PA. The organic light emitting diode includes an anode electrode ANO, a cathode electrode CAT, and an organic light emitting layer OL interposed between the two electrodes. The area that actually emits light is determined by the area of the organic light emitting layer overlapping the anode electrode ANO.

애노드 전극(ANO)은 화소 영역(PA) 중에서 일부 영역을 차지하는 형상을 가지며, 박막 트랜지스터 영역(TA)에 배치된 박막 트랜지스터와 연결되어 있다. 애노드 전극(ANO) 위에 유기발광 층(OL)을 적층하는데, 애노드 전극(ANO)과 유기발광 층(OL)이 중첩된 영역이 실제 발광 영역으로 결정된다. 캐소드 전극(CAT)은 유기발광 층(OL) 위에서 적어도 화소 영역(PA)들이 배치된 표시 영역(AA)의 면적을 모두 덮도록 하나의 몸체로 형성한다.The anode electrode ANO has a shape occupying a portion of the pixel area PA and is connected to the thin film transistor disposed in the thin film transistor area TA. An organic light emitting layer OL is stacked on the anode ANO, and an area where the anode ANO and the organic light emitting layer OL overlap is determined as an actual light emitting area. The cathode electrode CAT is formed as a single body so as to cover at least the area of the display area AA in which the pixel areas PA are disposed on the organic light emitting layer OL.

캐소드 전극(CAT)은 게이트 구동부(GIP)를 넘어 기판(SUB)의 외측부에 배치된 기저 배선(Vss)와 접촉한다. 즉, 기저 배선(Vss)을 통해 캐소드 전극(CAT)에 기저 전압을 인가한다. 캐소드 전극(CAT)은 기저 전압을 인가받고, 애노드 전극(ANO)은 화상 전압을 인가받아, 그 사이의 전압차이에 의해 유기발광 층(OL)에서 빛이 발광하여 화상 정보를 표시한다.The cathode electrode CAT crosses the gate driver GIP and contacts the base line Vss disposed on the outer side of the substrate SUB. That is, the base voltage is applied to the cathode electrode CAT through the base line Vss. The cathode electrode CAT receives the base voltage, the anode electrode ANO receives the image voltage, and light is emitted from the organic light emitting layer OL by the voltage difference therebetween to display image information.

기판(SUB) 위에 게이트 구동부(GIP)와 기저 배선(Vss)이 배치되는 비 표시 영역(NA), 그리고 스위칭 박막 트랜지스터(ST), 구동 박막 트랜지스터(DT) 및 유기발광 다이오드(OLE)가 배치되는 표시 영역(AA)이 정의된다.A non-display area NA in which the gate driver GIP and the base wiring Vss are disposed on the substrate SUB, and the switching thin film transistor ST, the driving thin film transistor DT, and the organic light emitting diode OLE are disposed A display area AA is defined.

게이트 구동부(GIP)는 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)를 형성하는 과정에서 함께 형성한 박막 트랜지스터를 구비할 수 있다. 화소 영역(PA)에 배치된 스위칭 박막 트랜지스터(ST)는 게이트 전극(SG), 게이트 절연막(GI), 채널층(SA), 소스 전극(SS) 및 드레인 전극(SD)을 포함한다. 또한, 구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG), 게이트 절연막(GI), 채널 층(DA), 소스 전극(DS) 및 드레인 전극(DD)을 포함한다.The gate driver GIP may include a thin film transistor formed together in the process of forming the switching thin film transistor ST and the driving thin film transistor DT. The switching thin film transistor ST disposed in the pixel area PA includes a gate electrode SG, a gate insulating layer GI, a channel layer SA, a source electrode SS, and a drain electrode SD. In addition, the driving thin film transistor DT includes a gate electrode DG connected to the drain electrode SD of the switching thin film transistor ST, a gate insulating layer GI, a channel layer DA, a source electrode DS, and a drain electrode ( DD) is included.

박막 트랜지스터들(ST, DT) 위에는 보호막(PAS)과 평탄화 막(PL)이 연속으로 적층되어 있다. 평탄화 막(PL) 위에는 화소 영역(PA) 내의 일정 부분만을 차지하는 고립된 장방형의 애노드 전극(ANO)이 배치되어 있다. 애노드 전극(ANO)은 보호막(PAS) 및 평탄화막(PL)을 관통하는 콘택홀을 통해 구동 박막 트랜지스터(DT)의 드레인 전극(DD)과 접촉한다.A passivation layer PAS and a planarization layer PL are sequentially stacked on the thin film transistors ST and DT. An isolated rectangular anode electrode ANO occupying only a certain portion of the pixel area PA is disposed on the planarization layer PL. The anode electrode ANO contacts the drain electrode DD of the driving thin film transistor DT through a contact hole penetrating the passivation layer PAS and the planarization layer PL.

애노드 전극(ANO)이 형성된 기판 위에는 발광 영역을 정의하는 뱅크(BA)가 배치되어 있다. 뱅크(BA)는, 애노드 전극(ANO)의 대부분을 노출하는 형상을 갖는다. 뱅크(BA) 패턴에 의해 노출된 애노드 전극(ANO) 위에는 유기발광 층(OL)이 적층되어 있다. 뱅크(BA)와 유기발광 층(OL) 위에는 투명 도전 물질로 이루어진 캐소드 전극(CAT)이 적층되어 있다. 이로써, 애노드 전극(ANO), 유기발광 층(OL) 및 캐소드 전극(CAT)을 포함하는 유기발광 다이오드(OLE)가 배치된다.A bank BA defining a light emitting area is disposed on the substrate on which the anode electrode ANO is formed. The bank BA has a shape exposing most of the anode electrode ANO. An organic light emitting layer OL is stacked on the anode electrode ANO exposed by the bank BA pattern. A cathode electrode CAT made of a transparent conductive material is stacked on the bank BA and the organic light emitting layer OL. Accordingly, the organic light emitting diode OLE including the anode electrode ANO, the organic light emitting layer OL and the cathode electrode CAT is disposed.

유기발광 층(OL)이 백색광을 발현하고, 별도로 형성한 칼라 필터(CF)로 색상을 표현하도록 할 수 있다. 이 경우, 유기발광 층(OL)은 적어도 표시 영역(AA)을 모두 덮도록 적층하는 것이 바람직하다.The organic light emitting layer OL may emit white light, and a color may be expressed using a separately formed color filter CF. In this case, the organic light emitting layer OL is preferably stacked to cover at least all of the display area AA.

캐소드 전극(CAT)은 게이트 구동부(GIP)를 넘어 기판(SUB)의 외측부에 배치된 기저 배선(Vss)와 접촉하도록 표시 영역(AA) 및 비 표시 영역(NA)에 걸쳐 덮고 있는 것이 바람직하다. 이로써, 기저 배선(Vss)을 통해 캐소드 전극(CAT)에 기저 전압을 인가할 수 있다.The cathode electrode CAT preferably covers the display area AA and the non-display area NA so as to be in contact with the base line Vss disposed on the outer side of the substrate SUB beyond the gate driver GIP. Accordingly, the ground voltage may be applied to the cathode electrode CAT through the ground line Vss.

한편, 기저 배선(Vss)은 게이트 전극(G)과 동일한 물질로 동일한 층에 형성할 수 있다. 이 경우, 기저 배선(Vss)을 덮는 보호막(PAS) 및 게이트 절연막(GI)을 관통하는 콘택홀을 통해 캐소드 전극(CAT)과 접촉할 수 있다. 다른 방법으로, 기저 배선(Vss)은 소스-드레인(SS-SD, DS-DD) 전극과 동일한 물질로 동일한 층에 형성할 수도 있다. 이 경우, 기저 배선(Vss)은 보호막(PAS)을 관통하는 콘택홀을 통해 캐소드 전극(CAT)과 접촉할 수 있다.Meanwhile, the base wiring Vss may be formed of the same material as the gate electrode G and on the same layer. In this case, it may contact the cathode electrode CAT through a contact hole penetrating the passivation layer PAS covering the base line Vss and the gate insulating layer GI. Alternatively, the base wiring Vss may be formed of the same material as the source-drain electrodes SS-SD and DS-DD on the same layer. In this case, the base line Vss may contact the cathode electrode CAT through a contact hole penetrating the passivation layer PAS.

본 발명의 제4 응용 예를 설명하는 도면에서는 편의상, 유기발광 표시장치의 박막 트랜지스터들(ST, DT) 및 게이트 구동 소자(GIP)의 박막 트랜지스터 구조를 개략적으로만 도시하였다. 하지만, 본 발명의 제1 내지 제4 실시 예에서 설명한 박막 트랜지스터들의 구조를 적용할 수 있다. 예를 들어, 스위칭 박막 트랜지스터(ST)에는 산화물 반도체 층을 구비한 박막 트랜지스터를 적용할 수 있다. 구동 박막 트랜지스터(DT)에는, 다결정 반도체 층을 구비한 박막 트랜지스터를 적용할 수 있다. 그리고 게이트 구동부(GIP)에는 다결정 반도체 층을 구비한 박막 트랜지스터를 적용할 수 있다. 필요하다면, 게이트 구동부(GIP)에는 P-MOS 형과 N-MOS 형을 모두 구비한 C-MOS 형 박막 트랜지스터를 구비할 수도 있다.In the drawings for explaining the fourth application example of the present invention, for convenience, the thin film transistors ST and DT of the organic light emitting diode display and the thin film transistor structures of the gate driving device GIP are only schematically illustrated. However, the structures of the thin film transistors described in the first to fourth embodiments of the present invention may be applied. For example, a thin film transistor having an oxide semiconductor layer may be applied to the switching thin film transistor ST. A thin film transistor having a polycrystalline semiconductor layer can be applied to the driving thin film transistor DT. In addition, a thin film transistor having a polycrystalline semiconductor layer may be applied to the gate driver GIP. If necessary, the gate driver GIP may include a C-MOS type thin film transistor having both a P-MOS type and an N-MOS type.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Although the embodiments of the present invention have been described above with reference to the accompanying drawings, the technical configuration of the present invention can be changed to other specific forms by those skilled in the art to which the present invention pertains without changing the technical spirit or essential features of the present invention. It will be appreciated that this may be practiced. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive. In addition, the scope of the present invention is indicated by the claims to be described later rather than the above detailed description. In addition, all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention.

GL: 게이트 배선
DL: 데이터 배선 VDD: 구동 전류 배선
PA: 화소 영역 T1, T2: 박막 트랜지스터
AA: 표시 영역 NA: 비 표시 영역
G1, G2: 게이트 전극 A1, A2: 반도체 층
S1, S2: 소스 전극 D1, D2: 드레인 전극
GI1, GI2: 게이트 절연막 ILD1, ILD2: 중간 절연막
PAS: 보호막GL: gate wiring
DL: data wire VDD: drive current wire
PA: pixel area T1, T2: thin film transistor
AA: display area NA: non-display area
G1, G2: gate electrode A1, A2: semiconductor layer
S1, S2: source electrode D1, D2: drain electrode
GI1, GI2: gate insulating film ILD1, ILD2: intermediate insulating film
PAS: Shield

Claims (9)

기판;
상기 기판 위에 배치되며, 다결정 반도체 층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터; 그리고
상기 기판 위에서 상기 제1 박막 트랜지스터와 이격되어 배치되며, 산화물 반도체 층, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터를 포함하되,
상기 제2 박막 트랜지스터는 상기 제1 게이트 전극과 동일하게 게이트 절연막 위에 위치하고 상기 제1 게이트 전극과 이격하여 배치된 더미 게이트 전극을 포함하고,
상기 제1 박막 트랜지스터는
상기 기판 위에 위치하고 질화 실리콘 및 산화 실리콘의 다중층으로 이루어진 버퍼 층과,
상기 버퍼 층 위에 위치하는 상기 다결정 반도체 층과,
상기 다결정 반도체 층 위에 위치하는 제1 게이트 절연막과,
상기 제1 게이트 절연막 위에 위치하고 상기 다결정 반도체 층과 중첩하는 상기 제1 게이트 전극과,
상기 제1 게이트 전극 위에 위치하는 제1 중간 절연막과,
상기 제1 중간 절연막 위에 위치하는 제2 중간 절연막과,
상기 제2 중간 절연막 위에 위치하는 제3 중간 절연막과,
상기 제3 중간 절연막 위에 위치하고 상기 다결정 반도체층에 연결된 상기 제1 소스 전극 및 제1 드레인 전극을 포함하고,
상기 제2 박막 트랜지스터는
상기 제1 게이트 절연막 위에 위치하고 상기 제1 게이트 전극과 이격하며 상기 제1 게이트 전극과 동일한 재료로 이루어진 상기 더미 게이트 전극과,
상기 더미 게이트 전극 위에 위치하는 상기 제2 중간 절연막과,
상기 제2 중간 절연만 위에 위치하고 상기 더미 게이트 전극과 중첩하는 상기 산화물 반도체 층과,
상기 산화물 반도체 층 위에 위치하는 제2 게이트 절연막과,
상기 제2 게이트 절연막 위에 위치하는 제2 게이트 전극과,
상기 제2 게이트 전극을 덮는 상기 제3 중간 절연막 위에 위치하고 상기 산화물 반도체 층에 연결된 상기 제2 소스 전극 및 제2 드레인 전극을 포함하고,
상기 제1 및 제2 게이트 절연막과 상기 제1 내지 제3 중간 절연막은 산화 실리콘으로 이루어진 표시장치.Board;
a first thin film transistor disposed on the substrate and including a polycrystalline semiconductor layer, a first gate electrode, a first source electrode, and a first drain electrode; And
a second thin film transistor disposed on the substrate to be spaced apart from the first thin film transistor and including an oxide semiconductor layer, a second gate electrode, a second source electrode, and a second drain electrode;
The second thin film transistor includes a dummy gate electrode disposed on a gate insulating layer and spaced apart from the first gate electrode in the same manner as the first gate electrode,
The first thin film transistor
a buffer layer positioned on the substrate and comprising a multilayer of silicon nitride and silicon oxide;
the polycrystalline semiconductor layer positioned over the buffer layer;
a first gate insulating film positioned on the polycrystalline semiconductor layer;
the first gate electrode positioned on the first gate insulating layer and overlapping the polycrystalline semiconductor layer;
a first intermediate insulating film positioned on the first gate electrode;
a second intermediate insulating film positioned on the first intermediate insulating film;
a third intermediate insulating film positioned on the second intermediate insulating film;
and the first source electrode and the first drain electrode positioned on the third intermediate insulating layer and connected to the polycrystalline semiconductor layer,
The second thin film transistor
the dummy gate electrode positioned on the first gate insulating layer, spaced apart from the first gate electrode, and made of the same material as the first gate electrode;
the second intermediate insulating layer positioned on the dummy gate electrode;
the oxide semiconductor layer disposed over only the second intermediate insulation and overlapping the dummy gate electrode;
a second gate insulating film positioned on the oxide semiconductor layer;
a second gate electrode positioned on the second gate insulating layer;
and the second source electrode and the second drain electrode disposed on the third intermediate insulating layer covering the second gate electrode and connected to the oxide semiconductor layer,
The first and second gate insulating layers and the first to third intermediate insulating layers are formed of silicon oxide. 제1항에 있어서,
상기 더미 게이트 전극은 상기 제2 박막 트랜지스터의 산화물 반도체 층 대비 넓은 영역을 차지하는 표시장치.The method of claim 1,
The dummy gate electrode occupies a larger area than the oxide semiconductor layer of the second thin film transistor. 제1항에 있어서,
상기 더미 게이트 전극은 전압을 전달하는 전극이나 배선에 연결된 표시장치.The method of claim 1,
The dummy gate electrode is a display device connected to an electrode or a wiring that transmits a voltage. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 제1항에 있어서,
상기 제1중간 절연막은 상기 제1 박막 트랜지스터의 상기 다결정 반도체 층에 포함된 채널 영역, 소스 영역 및 드레인 영역을 덮는 표시장치.The method of claim 1,
The first intermediate insulating layer covers a channel region, a source region, and a drain region included in the polycrystalline semiconductor layer of the first thin film transistor.
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