KR102387275B1 - 마이크로전자 구조체 내의 상호연결 패드를 위한 표면 마감부 - Google Patents

마이크로전자 구조체 내의 상호연결 패드를 위한 표면 마감부 Download PDF

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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13113—Bismuth [Bi] as principal constituent
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L2924/151—Die mounting substrate
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Abstract

표면 마감부가 마이크로전자 구조체 내에 형성될 수 있는데, 표면 마감부는 다층 층간부 구조체를 포함할 수 있다. 그러므로, 층간부 구조체의 필요한 특성, 예를 들어 유연성 및 일렉트로-마이그레이션 저항은, 단일 층으로써 이들 특성을 얻으려고 시도하기보다, 상이한 재료 층들에 의해 만족될 수 있다. 하나의 실시예에서, 다층 층간부 구조체는 이층 구조체를 포함할 수 있는데, 제1 층은 솔더 상호연결부에 근접하여 형성되고, 솔더 상호연결부와의 연성 조인트를 형성하는 재료를 포함하며, 제2 층은 제1 층 및 상호연결 패드 간에 형성된 강한 일렉트로-마이그레이션 저항을 가지는 재료를 포함한다. 추가의 실시예에서, 제3 층이 상호연결 패드에 인접하여 형성될 수 있는데 상호연결 패드와의 연성 조인트를 형성한다.

Description

마이크로전자 구조체 내의 상호연결 패드를 위한 표면 마감부
본 설명의 실시예는 일반적으로 마이크로전자 디바이스 제조 분야에 관련되고, 더욱 구체적으로, 솔더 상호연결부(solder interconnect)와의 마이크로전자 컴포넌트의 전기적 부착(electrical attachment)을 위해 상호연결 패드(interconnection pad) 상에 형성된 표면 마감부(surface finish)에 관련된다.
마이크로전자 디바이스는 일반적으로, 적어도 하나의 마이크로전자 다이(microelectronic die)(예를 들어 마이크로프로세서, 칩셋, 그래픽 디바이스, 무선 디바이스, 메모리 디바이스, 주문형 집적 회로(application specific integrated circuit) 또는 이와 유사한 것), 적어도 하나의 수동 컴포넌트(passive component)(예를 들어 저항기, 커패시터, 인덕터 및 이와 유사한 것), 그리고 컴포넌트를 실장하기 위한 적어도 하나의 마이크로전자 기판(예를 들어 인터포저, 마더보드 및 이와 유사한 것)을 포함하나 이에 한정되지 않는 다양한 마이크로전자 컴포넌트로부터 제조된다. 다양한 마이크로전자 컴포넌트는 하나의 마이크로전자 컴포넌트 상의 상호연결 패드 대 다른 마이크로전자 컴포넌트 상의 상호연결 패드 간에 연장되는 솔더 상호연결부를 통해 서로 전기적으로 상호연결될 수 있다.
마이크로전자 산업은, 휴대가능(portable) 제품, 예를 들어 휴대가능 컴퓨터, 디지털 카메라, 전자 태블릿, 휴대폰 및 유사한 것을 포함하나 이에 한정되지 않는 다양한 전자 제품에서의 사용을 위해 훨씬 더 빠르고 더 작은 마이크로전자 디바이스를 생산하려고 끊임없이 분투하고 있다. 당업자에게 이해될 바와 같이, 마이크로전자 컴포넌트, 예를 들어 마이크로전자 디바이스 및 마이크로전자 기판의 크기가 감소됨에 따라, 마이크로전자 컴포넌트의 현재의 밀도는 증가한다. 이들 현재의 밀도가 증가함에 따라, 상호연결 패드 및 솔더 상호연결부 사이에 배치되는 표면 마감부는 상호연결 패드 및 솔더 상호연결부 간의 연성(ductile) 상호연결 또는 "조인트(joint)"를 형성할 뿐만 아니라, 더 작은 마이크로전자 컴포넌트의 최대 전류(Imax) 수요를 충족시키기 위해 충분히 강한 일렉트로-마이그레이션(electro-migration) 저항을 가져야 한다. 따라서, 상호연결 패드 및 솔더 상호연결부 간의 연성 조인트를 유지하면서 소기의 최대 전류(Imax)를 제공할 수 있는 표면 마감부 및 이의 제조 방법을 개발할 필요가 있다.
본 개시의 대상물(subject matter)은 명세서의 종결 부분에서 특정적으로 지적되고 명료하게 청구된다. 본 개시의 전술한 특징과 다른 특징은, 첨부된 도면과 함께 취해지는 이하의 설명 및 부기된 청구항으로부터 더욱 온전히 명백하게 이해될 것이다. 첨부된 도면은 본 개시에 따른 단지 몇 개의 실시예만을 묘사하고, 따라서, 본 개시의 범주를 한정하는 것으로 간주되어서는 안 된다는 점을 이해할 것이다. 본 개시의 이점이 더욱 쉽게 규명될 수 있도록, 본 개시에는 첨부된 도면을 사용하여 추가적인 특수성 및 세부사항이 기술될 것이다.
도 1은 본 설명의 실시예에 따라, 마이크로전자 구조체(microelectronic structure)의 측단면도(side cross sectional view)이다.
도 2는 업계에 알려진 바와 같이, 표면 마감부 구조체가 사이에 배치된 상호연결 패드 및 솔더 상호연결부의 측단면도이다.
도 3은 본 설명의 하나의 실시예에 따라, 표면 마감부 구조체가 사이에 배치된 상호연결 패드 및 솔더 상호연결부의 측단면도이다.
도 4는 본 설명의 다른 실시예에 따라, 표면 마감부 구조체가 사이에 배치된 상호연결 패드 및 솔더 상호연결부의 측단면도이다.
도 5는 본 설명의 실시예에 따라, 마이크로전자 패키지(microelectronic package)를 제조하는 프로세스의 흐름도이다.
도 6은 본 설명의 하나의 구현에 따라 컴퓨팅 디바이스를 예시한다.
이하의 상세한 설명에서, 청구된 대상물이 실시될 수 있는 특정 실시예를 예시로서 보여주는 첨부된 도면에 대한 참조가 이루어진다. 이들 실시예는 당업자로 하여금 대상물을 실시할 수 있게 하기 위해 충분히 상세하게 기술된다. 다양한 실시예는, 비록 상이하긴 하지만, 반드시 상호배타적이지는 않다는 점이 이해되어야 한다. 예컨대, 하나의 실시예와 관련하여, 본 문서에 기술된 특정한 특징, 구조 또는 특성은, 청구된 대상물의 사상 및 범주로부터 벗어남 없이 다른 실시예 내에서 구현될 수 있다. 이 명세서 내에서 "하나의 실시예" 또는 "일 실시예"에 대한 참조는 그 실시예와 관련하여 기술된 특정한 특징, 구조, 또는 특성이 본 설명 내에 망라된 적어도 하나의 구현 내에 포함됨을 의미한다. 따라서, 문구 "하나의 실시예" 또는 "일 실시예에서"의 사용은 반드시 동일한 실시예를 나타내지는 않는다. 추가로, 각각의 개시된 실시예 내에서의 개별 요소의 위치 또는 배열(arrangement)은 청구된 대상물의 사상 및 범주로부터 벗어남 없이 수정될 수 있음이 이해될 것이다. 따라서, 이하의 상세한 설명은 한정적인 의미로 취해져서는 안 되고, 대상물의 범주는 부기된 청구항이 자격을 갖게 되는 균등물의 전 범위와 더불어, 적절히 해석된, 부기된 청구항에 의해서만 정의된다. 도면에서, 비슷한 숫자는 수 개의 도면 도처에서 동일하거나 유사한 요소 또는 기능을 나타내고, 거기에 묘사된 요소는 반드시 서로 축척에 맞지는 않을 것인바, 오히려 개개의 요소는 본 설명의 맥락 내에서 그 요소를 더욱 쉽게 파악하기 위해서 확대되거나 축소될 수 있다.
본 문서에서 사용되는 용어 "상에서(over)", "에(to)", "사이에(between)" 및 "위에(on)"는 한 층(layer)의 다른 층에 대한 상대적 위치를 나타낼 수 있다. 다른 층 "상의" 또는 "위의" 또는 다른 층"에" 본딩된(bonded) 하나의 층은 그 다른 층과 직접적으로 접촉이 될 수 있거나 하나 이상의 개재 층(intervening layer)을 가질 수 있다. 층들 "사이의" 하나의 층은 그 층들과 직접적으로 접촉이 될 수 있거나 하나 이상의 개재 층을 가질 수 있다.
마이크로전자 구조체의 생산에서, 마이크로전자 패키지는 일반적으로, 마이크로전자 패키지 및 외부의 컴포넌트 간에 전기적 통신 경로(electrical communication route)를 제공하는 마이크로전자 보드/기판 상에 실장된다. 도 1에 도시된 바와 같이, 마이크로전자 패키지(100)는 플립 칩(flip-chip) 또는 제어형 붕괴 칩 연결(controlled collapse chip connection)("C4") 구성으로 일반적으로 알려진 구성에서 복수의 솔더 상호연결부(142)를 통해 마이크로전자 인터포저/기판(120)의 제1 표면(122)에 부착된(attached), 마이크로프로세서, 칩셋, 그래픽 디바이스, 무선 디바이스, 메모리 디바이스, 애플리케이션 특정 집적 회로, 또는 유사한 것과 같은, 마이크로전자 디바이스(110)를 포함할 수 있다. 디바이스 대 인터포저/기판(device-to-interposer/substrate) 솔더 상호연결부(142)는 마이크로전자 디바이스(110)의 활성 표면(active surface)(112) 상의 상호연결 패드(114) 및 마이크로전자 인터포저/기판 제1 표면(122) 상의 상호연결 패드(124)로부터 연장될 수 있다. 마이크로전자 디바이스 상호연결 패드(114)는 마이크로전자 디바이스(110) 내의 집적 회로(도시되지 않음)와의 전기적 통신이 될 수 있다. 마이크로전자 인터포저/기판(120)은 이를 관통하여 적어도 하나의 마이크로전자 인터포저/기판 상호연결 패드(124) 및 마이크로전자 인터포저/기판(120)의 제2 표면(132) 상의 또는 이에 근접한 적어도 하나의 마이크로전자 패키지 상호연결 패드(128)로부터 연장되는 적어도 하나의 도전성 경로(conductive route)(126)를 포함할 수 있다. 마이크로전자 인터포저/기판(120)은 마이크로전자 디바이스 상호연결 패드(114)의 미세한 피치(fine pitch)(마이크로전자 디바이스 상호연결 패드(114) 간의 중심 대 중심 거리(center-to-center distance))를 마이크로전자 패키지 상호연결 패드(128)의 상대적으로 더 넓은 피치로 변경(reroute)할 수 있다.
마이크로전자 패키지(100)는, 마이크로전자 구조체(160)를 형성하도록, 복수의 솔더 상호연결부(144)를 통해, 인쇄 회로 보드(printed circuit board), 마더보드 및 유사한 것 등의 마이크로전자 보드/기판(150)에 부착될 수 있다. 패키지 대 보드/기판(package-to-board/substrate) 솔더 상호연결부(144)는 마이크로전자 패키지 상호연결 패드(128) 및 마이크로전자 보드/기판(150)의 부착 표면(154) 상의 실질적 미러 이미지(mirror-image) 상호연결 패드(152) 간에 연장될 수 있다. 마이크로전자 보드/기판 상호연결 패드(152)는 마이크로전자 보드/기판(150) 내의 도전성 경로(점선(156)으로 도시됨)와의 전기적 통신이 될 수 있다. 마이크로전자 보드/기판 도전성 경로(156)는 외부 컴포넌트(도시되지 않음)로의 전기적 통신 경로를 제공할 수 있다.
마이크로전자 인터포저/기판(120) 및 마이크로전자 보드/기판(150) 양자 모두는 주로 임의의 적절한 재료(비스말레이미드 트리아진 수지(bismaleimine triazine resin), 방화 등급 4 재료(fire retardant grade 4 material), 폴리이미드 재료(polyimide material), 유리 강화 에폭시 기질 재료(glass reinforced epoxy matrix material) 및 유사한 것은 물론, 이의 적층(laminate) 또는 다수 층(multiple layer)을 포함하나 이에 한정되지 않음)로 구성될 수 있다. 마이크로전자 인터포저/기판 도전성 경로(126) 및 마이크로전자 보드/기판 도전성 경로(156)는 임의의 도전성 재료(금속, 예를 들어 구리(copper) 및 알루미늄(aluminum), 그리고 이의 합금(alloy)을 포함하나 이에 한정되지 않음)로 구성될 수 있다. 당업자에게 이해될 바와 같이, 마이크로전자 인터포저/기판 도전성 경로(126) 및 마이크로전자 보드/기판 도전성 경로(156)는, 도전성 비아(via)(도시되지 않음)에 의해 연결된, (도시되지 않은) 유전체(dielectric) 재료의 층 상에 형성된 복수의 도전성 트레이스(도시되지 않음)로서 형성될 수 있다.
디바이스 대 인터포저/기판 솔더 상호연결부(142) 및 패키지 대 보드/기판 솔더 상호연결부(144)는 임의의 적절한 솔더 재료(납(lead)/주석(tin) 합금, 예를 들어 63% 주석/37% 납 솔더, 그리고 높은 주석 함량 합금(가령, 90% 이상의 주석), 예를 들어 주석/비스무트(bismuth), 공융(eutectic) 주석/은(silver), 3원(ternary) 주석/은/구리, 공융 주석/구리, 그리고 유사한 합금을 포함하나 이에 한정되지 않음)로 만들어질 수 있다. 당업자에게 이해될 바와 같이, 각 상호연결 패드 사이에 솔더를 고정시키기 위해 열, 압력 및/또는 음파(sonic) 에너지 어느 것에 의해서든, 솔더는 리플로우될(reflowed) 수 있다.
도 2(도 1에서 A로 라벨이 붙은 영역 중 임의의 것의 접사(close-up))에 도시된 바와 같이, 상호연결 패드(170)는 도 1의 마이크로전자 디바이스 상호연결 패드(114), 마이크로전자 인터포저/기판 상호연결 패드(124), 마이크로전자 패키지 상호연결 패드(128) 및 마이크로전자 보드/기판 상호연결 패드(152) 중 임의의 것을 나타낼 수 있고, 솔더 상호연결부(190)는 도 1의 디바이스 대 인터포저/기판 솔더 상호연결부(142) 및 패키지 대 보드/기판 솔더 상호연결부(144) 중 임의의 것을 나타낼 수 있다. 예시된 바와 같이, 표면 마감부 구조체(180)가 상호연결 패드(170) 및 솔더 상호연결부(190) 사이에 배치될 수 있다. 업계에 알려진 바와 같이, 표면 마감부 구조체(180)는 상호연결 패드(170)(예를 들어 구리 함유 금속)에 접해 있는 층간부(interlayer)(182)(예를 들어 니켈(nickel) 함유 금속), 층간부(182) 상의 장벽 층(barrier layer)(184)(예를 들어 팔라듐(palladium) 함유 재료), 그리고 장벽 층(184) 상의 산화 저항성 및 솔더 습윤 층(oxidation resistant solder wetting layer)(186)(예를 들어 금(gold) 함유 금속)을 포함할 수 있다. 당업자에게 이해되는 바와 같이, 층간부(182)는 요망되는 최대 전류(Imax)를 달성하기 위한 높은 도전성(conductivity)의 특성을 제공하는 데에, 그리고 마이크로전자 컴포넌트에 대한 임의의 물리적 충격을 흡수하여서, 이와 함께 형성된 조인트가 갈라지거나 깨지지 않도록 충분한 유연함을 제공하기 위한 연성(ductility)의 특성을 제공하는 데에 활용된다. 그러한 알려진 표면 마감부 구조체(180)에 있어서, 층간부(182)의 소모는 감소된 최대 전류(Imax)의 상당한 원인이다. 업계에 알려진 바와 같이, 층간부(182)의 소모는 층간부(182)의 적어도 하나의 성분, 예를 들어 니켈이, 솔더 상호연결부(190) 내로 확산되는(diffuse) 경우에 발생한다. 그러한 소모는 장벽 층(184)에 의해 감소될 수 있는데, 장벽 층(184)은 상호연결 패드(170)를 오염시킬 수 있는, 주석과 같은, 솔더 상호연결부(190)의 적어도 하나의 성분의 확산을 또한 감소시킬 수 있다. 그러나, 그러한 알려진 표면 마감부 구조체(180)는 장래의 최대 전류(Imax) 요건을 충족시킬 수 없다. 장벽 층(184)의 두께를 증가시킴으로써 최대 전류(Imax)가 개선될 수 있으나, 그러한 증가는 이의 취성(brittleness)을 증가시킬 수 있는바, 이는 조인트가 깨지게 할 수 있고, 따라서, 해결책이 아니다. 나아가, 층간부(182)의 두께를 증가시키는 것도 해결책이 아니니, 당업자에게 이해될 바와 같이, 층간부(182)의 두께를 증가시키는 것은 인접한 솔더 상호연결부(190) 간의 브리징(bridging)을 야기할 수 있다.
본 설명의 실시예는 단일 층 층간부 구조(single layer interlayer structure)보다는, 다층 층간부 구조체(multilayer interlayer structure)를 형성하는 것을 포함한다. 그러므로, 층간부 구조체의 요망되는 특성, 예를 들어 연성 및 일렉트로-마이그레이션 저항은, 요망되는 특성 전부를 단일 층으로써 달성하려고 시도한다기보다, 상이한 재료 층들에 의해 만족될 수 있다. 하나의 실시예에서, 다층 층간부 구조체는 이층 구조체(two-layer structure)를 포함할 수 있는데, 제1 층은 솔더 상호연결부에 근접하여 형성되고, 솔더 상호연결부와의 연성 연결 또는 조인트를 형성하는 재료를 포함하며, 제2 층은 제1 층 및 상호연결 패드 간에 형성된 강한 일렉트로-마이그레이션 저항을 가지는 재료를 포함한다. 다른 실시예에서, 다층 층간부 구조체는 3층 구조체(three layer structure)를 포함할 수 있는데, 제1 층은 솔더 상호연결부에 근접하여 형성되고, 솔더 상호연결부와의 연성 연결 또는 조인트를 형성하는 재료를 포함하며, 제2 층은 강한 일렉트로-마이그레이션 저항을 가지는 재료를 포함하고, 상호연결 패드에 인접한 제3 층은 상호연결 패드와의 연성 연결 또는 조인트를 형성하는 재료를 포함하되, 제2 층은 제1 층 및 제3 층 사이에 위치된다. 추가의 실시예에서, 다층 층간부 구조체는 솔더 상호연결부 또는/및 상호연결 패드와의 연성 연결 또는 조인트를 유지하면서 더 나은 일렉트로-마이그레이션 저항을 제공하는 셋보다 많은 층을 포함할 수 있다.
도 3(도 1에서 A로 라벨이 붙은 영역 중 임의의 것의 접사)에 도시된 바와 같이, 표면 마감부(200)는 상호연결 패드(170) 상에 형성된 일렉트로-마이그레이션 저항성 층(electro-migration resistant layer)(214) 및 일렉트로-마이그레이션 저항성 층(214) 상에 형성된 솔더 상호연결부 연성 층(solder interconnect ductile layer)(212)을 포함하는 다층 층간부 구조체(210)를 포함할 수 있다. 표면 마감부(200)는 다층 층간부 구조체(200) 상에 형성된 장벽 층(184)과, 장벽 층(184) 상에 형성된 산화 저항성 및 솔더 습윤 층(186)을 더 포함할 수 있다.
상호연결 패드(170)는 임의의 적절한 도전성 재료, 예를 들어 금속으로부터 만들어질 수 있다. 하나의 실시예에서, 상호연결 패드(170)는 구리를 포함한다. 솔더 상호연결부(190)는 임의의 적절한 솔더 재료(납/주석 합금, 예를 들어 63% 주석/37% 납 솔더, 그리고 높은 주석 함량 합금(가령, 90% 이상의 주석), 예를 들어 틴/비스무트, 공융 주석/은, 3원 주석/은/구리, 공융 주석/구리, 그리고 유사한 합금을 포함하나 이에 한정되지 않음)로 만들어질 수 있다.
장벽 층(184)은 솔더 상호연결부(190) 안으로의 솔더 상호연결부 연성 층(212)의 적어도 하나의 성분의 확산에 저항하고 상호연결 패드(170)를 향한, 주석과 같은, 솔더 상호연결부(190)의 적어도 하나의 성분의 확산에 저항하는 임의의 재료일 수 있다. 하나의 실시예에서, 장벽 층(184)은 팔라듐 함유 재료를 포함할 수 있다. 특정 실시예에서, 장벽 층(184)은 팔라듐 및 인(phosphorus)을 포함한다. 산화 저항성 층(186)은 장벽 층(184) 및/또는 다층 층간부 구조체(210)의 산화를 감소시킬 임의의 적절한 도전성 재료일 수 있다. 하나의 실시예에서, 산화 저항성 층(186)은 금을 포함한다.
솔더 상호연결부 연성 층(212)은 중저 인 함량 니켈 재료(low to medium phosphorus content nickel material)를 포함하나 이에 한정되지 않는 임의의 적절한 재료일 수 있다. 본 설명의 목적으로, 중저 인 함량 니켈 재료는 중량으로(by weight) 약 2% 및 10% 사이의 인 함량을 가지는 니켈 재료라고 정의될 수 있다.
일렉트로-마이그레이션 저항성 층(214)은 이로부터 거의 또는 전혀 재료를 확산하지 않는 임의의 적절한 재료일 수 있다. 하나의 실시예에서, 일렉트로-마이그레이션 저항성 층(214)은 바람직한 전기 전도성을 보이는, 결정립계(grain boundary)를 거의 또는 전혀 가지지 않는, 비정질(amorphous) 또는 나노-결정질(nano-crystalline) 필름(film)을 포함할 수 있다. 본 설명의 목적으로, 비정질 또는 나노-결정질 필름은 인 함량이 중량으로 약 11% 및 20% 사이인 높은 인 함량 니켈 재료(high phosphorus content nickel material)를 포함할 수 있으나, 이에 한정되지 않는다. 다른 실시예에서, 일렉트로-마이그레이션 저항성 층(214)은 요망되는 전기 전도성을 보이는 높은 원자량 금속(high atomic weight metal)을 포함할 수 있다. 본 설명의 목적으로, 높은 원자량 금속은 원자 표(atomic table) 내의 전이 금속 그룹(transition metal group)으로부터 형성된 금속 또는 금속 합금이라고 정의될 수 있다. 하나의 실시예에서, 높은 원자량 금속은 니켈, 코발트(cobalt) 및/또는 철(iron)을 포함할 수 있다. 추가의 실시예에서, 일렉트로-마이그레이션 저항성 층(214)은 임의의 내열 금속(refractory metal) 또는 니켈, 코발트 및/또는 철과의 그것의 합금을 포함할 수 있다. 하나의 실시예에서, 내열 금속은 텅스텐(tungsten), 몰리브덴(molybdenum) 및/또는 레늄(rhenium)을 포함할 수 있다. 추가의 실시예에서, 일렉트로-마이그레이션 저항성 층(214)은 바람직한 전기 전도성을 보이는, 전이 금속, 내열 금속 및/또는 추가 요소(인을 포함할 수 있으나 이에 한정되지 않음)의 합금을 포함할 수 있다. 하나의 실시예에서, 전이 금속은 니켈, 철, 또는 코발트를 포함할 수 있고, 내열 금속은 텅스텐, 몰리브덴, 또는 레늄을 포함할 수 있으며, 추가 요소는 인일 수 있다.
도 4(도 1에서 A로 라벨이 붙은 영역 중 임의의 것의 접사)에 도시된 바와 같이, 표면 마감부(200)는 상호연결 패드(170) 상에 형성된 상호연결 패드 연성 층(interconnection pad ductile layer)(216), 상호연결 패드 연성 층(216) 상에 형성된 일렉트로-마이그레이션 저항성 층(214), 그리고 일렉트로-마이그레이션 저항성 층(214) 상에 형성된 솔더 상호연결부 연성 층(212)을 포함하는 다층 층간부 구조체(210)를 포함할 수 있다. 상호연결 패드 연성 층(212)은 중저 인 함량 니켈 재료를 포함하나 이에 한정되지 않는 임의의 적절한 재료일 수 있다. 표면 마감부(200)는 다층 층간부 구조체(200) 상에 형성된 장벽 층(184)과, 장벽 층(184) 상에 형성된 산화 저항성 층(186)을 더 포함할 수 있다.
도 5는 본 설명의 실시예에 따라 마이크로전자 구조체를 제조하는 프로세스(300)의 흐름도이다. 블록(302)에 개진된 바와 같이, 상호연결 패드가 형성될 수 있다. 블록(304)에 개진된 바와 같이, 표면 마감부가 상호연결 패드 상에 형성될 수 있는데, 표면 마감부는 적어도 하나의 연성 층 및 적어도 하나의 일렉트로-마이그레이션 저항성 층을 포함하는 다층 층간부 구조를 포함한다. 블록(306)에 개진된 바와 같이, 솔더 상호연결부가 표면 마감부 상에 형성된다.
도 6은 본 설명의 하나의 구현에 따른 컴퓨팅 디바이스(400)를 예시한다. 컴퓨팅 디바이스(400)는 보드(402)를 수용한다(house). 보드는, 프로세서(404), 적어도 하나의 통신 칩(406A, 406B), 휘발성 메모리(volatile memory)(408), (가령, DRAM), 비휘발성 메모리(non-volatile memory)(410)(가령, ROM), 플래시 메모리(flash memory)(412), 그래픽 프로세서(graphics processor) 또는 CPU(414), 디지털 신호 프로세서(digital signal processor)(도시되지 않음), 암호화 프로세서(crypto processor)(도시되지 않음), 칩셋(416), 안테나, 디스플레이(터치스크린 디스플레이(touchscreen display)), 터치스크린 제어기, 배터리, 오디오 코덱(audio codec)(도시되지 않음) (not shown), 비디오 코덱(video codec)(도시되지 않음), 전력 증폭기(power amplifier)(AMP), 글로벌 포지셔닝 시스템(Global Positioning System: GPS) 디바이스, 나침반(compass), 가속도계(accelerometer)(도시되지 않음), 자이로스코프(gyroscope)(도시되지 않음), 스피커(도시되지 않음), 카메라, 그리고 대용량 저장 디바이스(mass storage device)(도시되지 않음)(예를 들어 하드 디스크 드라이브(hard disk drive), 콤팩트 디스크(Compact Disk: CD), 디지털 다기능 디스크(Digital Versatile Disk: DVD) 및 기타 등등)를 포함하나 이에 한정되지 않는, 다수의 마이크로전자 컴포넌트를 포함할 수 있다. 마이크로전자 컴포넌트 중 임의의 것은 보드(402)에 물리적으로 그리고 전기적으로 커플링될(coupled) 수 있다. 몇몇 구현에서, 마이크로전자 컴포넌트 중 적어도 하나는 프로세서(404)의 일부일 수 있다.
통신 칩은 컴퓨팅 디바이스로의 그리고 이로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그것의 파생물은 비고체 매체(non-solid medium)를 통한 변조된 전자기 방사(modulated electromagnetic radiation)의 사용을 통해 데이터를 통신할 수 있는 회로, 디바이스, 시스템, 방법, 기법, 통신 채널 등등을 기술하는 데에 사용될 수 있다. 그 용어는 연관된 디바이스가 어떤 배선도 포함하지 않음을 시사하지는 않는데, 다만 몇몇 실시예에서 그것은 그렇지 않을 수 있다. 통신 칩은, 와이파이(Wi-Fi)(IEEE 802.11 계열), 와이맥스(WiMAX)(IEEE 802.16 계열), IEEE 802.20, 롱텀 에볼루션(Long Term Evolution: LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스(Bluetooth), 이의 파생물은 물론, 3G, 4G, 5G 및 그 이후로 지정되는 임의의 다른 무선 프로토콜을 포함하나 이에 한정되지 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스는 복수의 통신 칩을 포함할 수 있다. 예를 들면, 제1 통신 칩은 Wi-Fi 및 블루투스와 같은 더 짧은 범위의 무선 통신에 전용일 수 있고 제2 통신 칩은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 다른 것과 같은 더 긴 범위의 무선 통신에 전용일 수 있다.
용어 "프로세서"는 레지스터(register) 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터 및/또는 메모리 내에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부분을 나타낼 수 있다.
컴퓨팅 디바이스(400) 내의 마이크로전자 컴포넌트 중의 임의의 것은 상호연결 패드 상의 표면 마감부를 포함할 수 있는데, 위에서 기술된 바와 같이, 표면 마감부는 다층 층간부 구조체를 포함한다.
다양한 구현에서, 컴퓨팅 디바이스는 랩톱(laptop), 넷북(netbook), 노트북(notebook), 울트라북(ultrabook), 스마트폰(smartphone), 태블릿(tablet), 개인용 디지털 보조기기(Personal Digital Assistant: PDA), 울트라 모바일 PC(ultra mobile PC), 모바일 전화(mobile phone), 데스크톱 컴퓨터(desktop computer), 서버(server), 프린터(printer), 스캐너(scanner), 모니터(monitor), 셋톱 박스(set-top box), 오락 제어 유닛(entertainment control unit), 디지털 카메라(digital camera), 휴대가능 음악 플레이어(portable music player), 또는 디지털 비디오 레코더(digital video recorder)일 수 있다. 추가의 구현에서, 컴퓨팅 디바이스는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
본 설명의 대상물은 도 1 내지 도 6에 예시된 특정 응용에 반드시 한정되지는 않음이 이해된다. 당업자에게 이해될 바와 같이, 대상물은 다른 마이크로전자 디바이스 및 어셈블리(assembly) 응용에 적용될 수 있다.
이하의 예는 추가의 실시예에 관련되는데, 예 1은, 상호연결 패드(interconnection pad)와, 위 상호연결 패드 상의 표면 마감부(surface finish)(위 표면 마감부는 적어도 하나의 연성 층(ductile layer) 및 적어도 하나의 일렉트로-마이그레이션 저항성 층(electro-migration resistant layer)을 포함하는 다층 층간부 구조체(multilayer interlayer structure)를 포함함)와, 위 표면 마감부 상의 솔더 상호연결부(solder interconnect)를 포함하는 마이크로전자 구조체(microelectronic structure)이다.
예 2에서, 예 1의 대상물은, 위 적어도 하나의 연성 층은 중량으로 약 2% 및 10% 사이의 인(phosphorus) 함량을 가지는 니켈(nickel) 재료를 포함함을 선택적으로 포함할 수 있다.
예 3에서, 예 1 또는 예 2 중 어느 하나의 대상물은, 위 적어도 하나의 일렉트로-마이그레이션 저항성 층은 중량으로 약 11% 및 20% 사이의 인 함량을 가지는 니켈 재료를 포함함을 선택적으로 포함할 수 있다.
예 4에서, 예 1 또는 예 2 중 어느 하나의 대상물은, 위 적어도 하나의 일렉트로-마이그레이션 저항성 층은 고분자량 금속(high molecular weight metal)을 포함함을 선택적으로 포함할 수 있다.
예 5에서, 예 4의 대상물은, 위 고분자량 금속은 니켈, 코발트(cobalt) 및 철(iron)로 이루어진 그룹으로부터 선택됨을 선택적으로 포함할 수 있다.
예 6에서, 예 1 또는 예 2 중 어느 하나의 대상물은, 위 일렉트로-마이그레이션 저항성 층은 내열 금속(refractory metal)과 조합된 니켈, 코발트 및 철로 이루어진 그룹으로부터 선택된 금속을 포함함을 선택적으로 포함할 수 있다.
예 7에서, 예 6의 대상물은, 위 일렉트로-마이그레이션 저항성 층은 인을 더 포함하고, 위 내열 금속은 텅스텐(tungsten), 몰리브덴(molybdenum) 및 레늄(rhenium)으로 이루어진 그룹으로부터 선택됨을 선택적으로 포함할 수 있다.
예 8에서, 예 1 또는 예 2 중 어느 하나의 대상물은, 위 적어도 하나의 일렉트로-마이그레이션 저항성 층은 비정질 층(amorphous layer)을 포함함을 선택적으로 포함할 수 있다.
예 9에서, 예 1 또는 예 2 중 어느 하나의 대상물은, 위 표면 마감부는 위 상호연결 패드 상의 제1 일렉트로-마이그레이션 저항성 층 및 위 일렉트로-마이그레이션 저항성 층 상의 연성 층을 포함함을 선택적으로 포함할 수 있다.
예 10에서, 예 1의 대상물은, 위 표면 마감부는 위 상호연결 패드 상의 제1 연성 층, 위 제1 연성 층 상의 일렉트로-마이그레이션 저항성 층 및 위 일렉트로-마이그레이션 저항성 층 상의 제2 연성 층을 포함함을 선택적으로 포함할 수 있다.
이하의 예는 추가의 실시예에 관련되는데, 예 11은, 상호연결 패드를 형성하는 단계와, 위 상호연결 패드 상에 표면 마감부를 형성하는 단계(위 표면 마감부는 적어도 하나의 연성 층 및 적어도 하나의 일렉트로-마이그레이션 저항성 층을 포함하는 다층 층간부 구조체를 포함함)와, 위 표면 마감부 상에 솔더 상호연결부를 형성하는 단계를 포함하는, 마이크로전자 구조체를 제조하는 방법이다.
예 12에서, 예 11의 대상물은, 위 표면 마감부를 형성하는 단계는 중량으로 약 2% 및 10% 사이의 인 함량을 가지는 니켈 재료를 포함하는 위 적어도 하나의 연성 층을 형성하는 단계를 포함함을 선택적으로 포함할 수 있다.
예 13에서, 예 11 또는 예 12 중 어느 하나의 대상물은, 위 적어도 하나의 일렉트로-마이그레이션 저항성 층을 형성하는 단계는 중량으로 약 11% 및 20% 사이의 인 함량을 가지는 니켈 재료 층을 형성하는 단계를 포함함을 선택적으로 포함할 수 있다.
예 14에서, 예 11 또는 예 12 중 어느 하나의 대상물은, 위 표면 마감부를 형성하는 단계는 고분자량 금속을 포함하는 위 적어도 하나의 일렉트로-마이그레이션 저항성 층을 형성하는 단계를 포함함을 선택적으로 포함할 수 있다.
예 15에서, 예 14의 대상물은, 위 표면 마감부를 형성하는 단계는 니켈, 코발트 및 철로 이루어진 그룹으로부터 선택된 위 고분자량 금속을 형성하는 단계를 포함함을 선택적으로 포함할 수 있다.
예 16에서, 예 11 또는 예 12 중 어느 하나의 대상물은, 위 표면 마감부를 형성하는 단계는 내열 금속과 조합된 니켈, 코발트 및 철로 이루어진 그룹으로부터 선택된 위 일렉트로-마이그레이션 저항성을 형성하는 단계를 포함함을 선택적으로 포함할 수 있다.
예 17에서, 예 16의 대상물은, 위 일렉트로-마이그레이션 저항성 층을 형성하는 단계는 인을 더 포함하고, 위 내열 금속을 형성하는 단계는 텅스텐, 몰리브덴 및 레늄으로 이루어진 그룹으로부터 선택됨을 선택적으로 포함할 수 있다.
예 18에서, 예 11 또는 예 12 중 어느 하나의 대상물은, 위 적어도 하나의 일렉트로-마이그레이션 저항성 층을 형성하는 단계는 비정질 층을 형성하는 단계를 포함함을 선택적으로 포함할 수 있다.
예 19에서, 예 11 또는 예 12 중 어느 하나의 대상물은, 위 표면 마감부를 형성하는 단계는 위 상호연결 패드 상에 제1 일렉트로-마이그레이션 저항성 층을 형성하는 단계 및 위 일렉트로-마이그레이션 저항성 층 상에 연성 층을 형성하는 단계를 포함함을 선택적으로 포함할 수 있다.
예 20에서, 예 11의 대상물은, 위 표면 마감부를 형성하는 단계는 위 상호연결 패드 상에 제1 연성 층을 형성하는 단계, 위 제1 연성 층 상에 일렉트로-마이그레이션 저항성 층을 형성하는 단계 및 위 일렉트로-마이그레이션 저항성 층 상에 제2 연성 층을 형성하는 단계를 포함함을 선택적으로 포함할 수 있다.
이하의 예는 추가의 실시예에 관련되는데 예 21은, 보드(board)와, 위 보드에 부착된(attached) 마이크로전자 구조체를 포함하는 전자 시스템(electronic system)인데, 위 마이크로전자 구조체 및 위 보드 중 적어도 하나는 상호연결 패드와, 위 상호연결 패드 상의 표면 마감부(위 표면 마감부는 적어도 하나의 연성 층 및 적어도 하나의 일렉트로-마이그레이션 저항성 층을 포함하는 다층 층간부 구조체를 포함함)와, 위 표면 마감부 상의 솔더 상호연결부를 포함한다.
예 22에서, 예 21의 대상물은, 위 적어도 하나의 연성 층은 중량으로 약 2% 및 10% 사이의 인 함량을 가지는 니켈 재료를 포함함을 선택적으로 포함할 수 있다.
예 23에서, 예 21 또는 예 22 중 어느 하나의 대상물은, 위 적어도 하나의 일렉트로-마이그레이션 저항성 층은 중량으로 약 11% 및 20% 사이의 인 함량을 가지는 니켈 재료 층을 포함함을 선택적으로 포함할 수 있다.
예 24에서, 예 21 또는 예 22 중 어느 하나의 대상물은, 위 적어도 하나의 일렉트로-마이그레이션 저항성 층은 고분자량 금속을 포함함을 선택적으로 포함할 수 있다.
예 25에서, 예 24의 대상물은, 위 고분자량 금속은 니켈, 코발트 및 철로 이루어진 그룹으로부터 선택됨을 선택적으로 포함할 수 있다.
예 26에서, 예 21 또는 예 22 중 어느 하나의 대상물은, 위 일렉트로-마이그레이션 저항성 층은 내열 금속과 조합된 니켈, 코발트 및 철로 이루어진 그룹으로부터 선택된 금속을 포함함을 선택적으로 포함할 수 있다.
예 27에서, 예 21 또는 예 22 중 어느 하나의 대상물은, 위 일렉트로-마이그레이션 저항성 층은 인을 더 포함하고, 위 내열 금속은 텅스텐, 몰리브덴 및 레늄으로 이루어진 그룹으로부터 선택됨을 선택적으로 포함할 수 있다.
예 28에서, 예 21 또는 예 22 중 어느 하나의 대상물은, 위 적어도 하나의 일렉트로-마이그레이션 저항성 층은 비정질 층을 포함함을 선택적으로 포함할 수 있다.
예 29에서, 예 21 또는 예 22 중 어느 하나의 대상물은, 위 표면 마감부는 위 상호연결 패드 상의 제1 일렉트로-마이그레이션 저항성 층 및 위 일렉트로-마이그레이션 저항성 층 상의 연성 층을 포함함을 선택적으로 포함할 수 있다.
예 30에서, 예 21의 대상물은, 위 표면 마감부는 위 상호연결 패드 상의 제1 연성 층, 위 제1 연성 층 상의 일렉트로-마이그레이션 저항성 층 및 위 일렉트로-마이그레이션 저항성 층 상의 제2 연성 층을 포함함을 선택적으로 포함할 수 있다.
이와 같이 본 설명의 실시예를 상세히 기술하였는바, 부기된 청구항에 의해 정의되는 본 설명은 위의 설명에서 개진된 특정한 상세사항에 의해 한정되어서는 안 된다고 이해되는데, 이의 사상 또는 범주로부터 벗어남 없이 이의 많은 명백한 변형이 가능하기 때문이다.

Claims (54)

  1. 마이크로전자 구조체(microelectronic structure)로서,
    구리를 포함하는 상호연결 패드(interconnection pad)와,
    상기 상호연결 패드 상의 표면 마감부(surface finish) - 상기 표면 마감부는 상기 상호연결 패드 상의 제1 연성 층, 상기 제1 연성 층 상의 적어도 하나의 일렉트로-마이그레이션 저항성 층(electro-migration resistant layer) 및 상기 적어도 하나의 일렉트로-마이그레이션 저항성 층 상의 제2 연성 층을 포함하는 다층 층간부 구조체(multilayer interlayer structure)를 포함하되, 상기 제1 연성 층은 제1 인(phosphorus) 함량을 갖는 니켈 함유 재료를 포함하고, 상기 적어도 하나의 일렉트로-마이그레이션 저항성 층은 상기 제1 인 함량보다 높은 제2 인 함량을 가지고, 상기 제2 연성 층은 니켈 함유 재료를 포함함 - 와,
    상기 표면 마감부 상의 솔더 상호연결부(solder interconnect) - 상기 솔더 상호연결부는 은 또는 주석을 포함함 - 를 포함하는
    마이크로전자 구조체.
  2. 제1항에 있어서,
    상기 제1 연성 층은 중량으로 2% 및 10% 사이의 인(phosphorus) 함량을 가지는 니켈(nickel) 재료를 포함하는,
    마이크로전자 구조체.
  3. 제1항 또는 제2항에 있어서,
    상기 적어도 하나의 일렉트로-마이그레이션 저항성 층은 중량으로 11% 및 20% 사이의 인 함량을 가지는 니켈 재료를 포함하는,
    마이크로전자 구조체.
  4. 제1항 또는 제2항에 있어서,
    상기 적어도 하나의 일렉트로-마이그레이션 저항성 층은 고분자량 금속을 포함하는,
    마이크로전자 구조체.
  5. 제4항에 있어서,
    상기 고분자량 금속은 니켈, 코발트(cobalt) 및 철(iron)로 이루어진 그룹으로부터 선택되는,
    마이크로전자 구조체.
  6. 제1항 또는 제2항에 있어서,
    상기 일렉트로-마이그레이션 저항성 층은 내열 금속(refractory metal)과 조합된 니켈, 코발트 및 철로 이루어진 그룹으로부터 선택된 금속을 포함하는,
    마이크로전자 구조체.
  7. 제6항에 있어서,
    상기 내열 금속은 텅스텐(tungsten), 몰리브덴(molybdenum) 및 레늄(rhenium)으로 이루어진 그룹으로부터 선택되는,
    마이크로전자 구조체.
  8. 제1항 또는 제2항에 있어서,
    상기 적어도 하나의 일렉트로-마이그레이션 저항성 층은 비정질 층(amorphous layer)을 포함하는,
    마이크로전자 구조체.
  9. 삭제
  10. 삭제
  11. 마이크로전자 구조체를 제조하는 방법으로서,
    구리를 포함하는 상호연결 패드를 형성하는 단계와,
    상기 상호연결 패드 상에 표면 마감부를 형성하는 단계 - 상기 표면 마감부는 상기 상호연결 패드 상의 제1 연성 층, 상기 제1 연성 층 상의 적어도 하나의 일렉트로-마이그레이션 저항성 층 및 상기 적어도 하나의 일렉트로-마이그레이션 저항성 층 상의 제2 연성 층을 포함하는 다층 층간부 구조체를 포함하되, 상기 제1 연성 층은 제1 인 함량을 갖는 니켈 함유 재료를 포함하고, 상기 적어도 하나의 일렉트로-마이그레이션 저항성 층은 상기 제1 인 함량보다 높은 제2 인 함량을 가지고, 상기 제2 연성 층은 니켈 함유 재료를 포함함 - 와,
    상기 표면 마감부 상에 솔더 상호연결부를 형성하는 단계 - 상기 솔더 상호연결부는 은과 주석을 포함함 - 를 포함하는
    방법.
  12. 제11항에 있어서,
    상기 표면 마감부를 형성하는 단계는 중량으로 2% 및 10% 사이의 인 함량을 가지는 니켈 재료를 포함하는 상기 제1 연성 층을 형성하는 단계를 포함하는,
    방법.
  13. 제11항 또는 제12항에 있어서,
    상기 적어도 하나의 일렉트로-마이그레이션 저항성 층을 형성하는 단계는 중량으로 11% 및 20% 사이의 인 함량을 가지는 니켈 재료 층을 형성하는 단계를 포함하는,
    방법.
  14. 제11항 또는 제12항에 있어서,
    상기 표면 마감부를 형성하는 단계는 고분자량 금속을 포함하는 상기 적어도 하나의 일렉트로-마이그레이션 저항성 층을 형성하는 단계를 포함하는,
    방법.
  15. 제14항에 있어서,
    상기 표면 마감부를 형성하는 단계는 니켈, 코발트 및 철로 이루어진 그룹으로부터 선택된 상기 고분자량 금속을 형성하는 단계를 포함하는,
    방법.
  16. 제11항 또는 제12항에 있어서,
    상기 표면 마감부를 형성하는 단계는 내열 금속과 조합된 니켈, 코발트 및 철로 이루어진 그룹으로부터 선택된 금속을 포함하는 상기 일렉트로-마이그레이션 저항성 층을 형성하는 단계를 포함하는,
    방법.
  17. 제16항에 있어서,
    상기 내열 금속은 텅스텐, 몰리브덴 및 레늄으로 이루어진 그룹으로부터 선택되는,
    방법.
  18. 제11항 또는 제12항에 있어서,
    상기 적어도 하나의 일렉트로-마이그레이션 저항성 층을 형성하는 단계는 비정질 층을 형성하는 단계를 포함하는,
    방법.
  19. 삭제
  20. 삭제
  21. 전자 시스템으로서,
    보드(board)와,
    상기 보드에 부착된(attached) 마이크로전자 구조체를 포함하되, 상기 마이크로전자 구조체 및 상기 보드 중 적어도 하나는
    구리를 포함하는 상호연결 패드와,
    상기 상호연결 패드 상의 표면 마감부 - 상기 표면 마감부는 상기 상호연결 패드 상의 제1 연성 층, 상기 제1 연성 층 상의 적어도 하나의 일렉트로-마이그레이션 저항성 층 및 상기 적어도 하나의 일렉트로-마이그레이션 저항성 층 상의 제2 연성 층을 포함하는 다층 층간부 구조체를 포함하되, 상기 제1 연성 층은 제1 인 함량을 갖는 니켈 함유 재료를 포함하고, 상기 적어도 하나의 일렉트로-마이그레이션 저항성 층은 상기 제1 인 함량보다 높은 제2 인 함량을 가지고, 상기 제2 연성 층은 니켈 함유 재료를 포함함 - 와,
    상기 표면 마감부 상의 솔더 상호연결부 - 상기 솔더 상호연결부는 은과 주석을 포함함 - 를 포함하는,
    전자 시스템.
  22. 제21항에 있어서,
    상기 제1 연성 층은 중량으로 2% 및 10% 사이의 인 함량을 가지는 니켈 재료를 포함하는,
    전자 시스템.
  23. 제21항 또는 제22항에 있어서,
    상기 적어도 하나의 일렉트로-마이그레이션 저항성 층은 중량으로 11% 및 20% 사이의 인 함량을 가지는 니켈 재료를 포함하는,
    전자 시스템.
  24. 제21항 또는 제22항에 있어서,
    상기 적어도 하나의 일렉트로-마이그레이션 저항성 층은 인 및 내열 금속과 조합된 니켈, 코발트 및 철로 이루어진 그룹으로부터 선택된 고분자량 금속을 포함하는,
    전자 시스템.
  25. 삭제
  26. 마이크로전자 구조체로서,
    구리를 포함하는 상호연결 패드와,
    상기 상호연결 패드 상의 제1 층 - 상기 제1 층은 니켈을 포함하며 제1 인 함량을 가짐 - 과,
    상기 제1 층 상의 제2 층 - 상기 제2 층은 니켈을 포함하며 상기 제1 인 함량보다 높은 제2 인 함량을 가짐 - 과,
    상기 제2 층 상의 제3 층 - 상기 제3 층은 니켈을 포함함 - 과,
    상기 제3 층 위의 솔더 상호연결부 - 상기 솔더 상호연결부는 주석 및 은을 포함함 - 와,
    상기 제3 층 위의 장벽 층 - 상기 장벽 층은 팔라듐을 포함함 - 을 포함하는
    마이크로전자 구조체.
  27. 제26항에 있어서,
    금을 더 포함하는
    마이크로전자 구조체.
  28. 제26항에 있어서,
    팔라듐을 더 포함하는
    마이크로전자 구조체.
  29. 제26항에 있어서,
    금 및 팔라듐을 더 포함하는
    마이크로전자 구조체.
  30. 제26항에 있어서,
    상기 제3 층은 상기 제2 층보다 인 함량이 더 낮은
    마이크로전자 구조체.
  31. 삭제
  32. 제26항에 있어서,
    상기 장벽 층 위의 산화 저항성 층 - 상기 산화 저항성 층은 금을 포함함 - 을 더 포함하고,
    상기 솔더 상호연결부는 상기 산화 저항성 층 위에 위치하는
    마이크로전자 구조체.
  33. 마이크로전자 구조체로서,
    구리를 포함하는 상호연결 패드와,
    상기 상호연결 패드 상의 제1 층 - 상기 제1 층은 니켈을 포함하며 제1 인 함량을 가짐 - 과,
    상기 제1 층 상의 제2 층 - 니켈을 포함하며 상기 제1 인 함량보다 높은 제2 인 함량을 가짐 - 과,
    상기 제2 층 상의 제3 층 - 상기 제3 층은 니켈을 포함함 - 과,
    상기 제3 층 위의 솔더 상호연결부 - 상기 솔더 상호연결부는, 상기 제2 층 위에 팔라듐을 포함하는 제4 층을 형성하고, 상기 제2 층 위에 금을 포함하는 제5 층을 형성하며, 상기 제5 층 위에 주석 및 은을 포함하는 솔더 재료를 형성하고, 상기 솔더 재료를 리플로우하는 것에 의해 형성됨 - 를 포함하는
    마이크로전자 구조체.
  34. 제33항에 있어서,
    상기 솔더 재료를 리플로우 하는 것은 상기 솔더 재료를 가열하는 것을 포함하는
    마이크로전자 구조체.
  35. 제33항에 있어서,
    상기 솔더 재료를 리플로우 하는 것은 상기 솔더 재료에 압력을 가하는 것을 포함하는
    마이크로전자 구조체.
  36. 제33항에 있어서,
    상기 솔더 재료를 리플로우 하는 것은 상기 솔더 재료에 음파 에너지를 가하는 것을 포함하는
    마이크로전자 구조체.
  37. 제33항에 있어서,
    상기 제3 층은 상기 제2 층보다 인 함량이 더 낮은
    마이크로전자 구조체.
  38. 마이크로전자 구조체를 제조하는 방법으로서,
    구리를 포함하는 상호연결 패드를 형성하는 단계와,
    상기 상호연결 패드 상에 제1 층 - 상기 제1 층은 니켈을 포함하며 제1 인 함량을 가짐 - 을 형성하는 단계와,
    상기 제1 층 상에 제2 층 - 상기 제2 층은 니켈을 포함하며 상기 제1 인 함량보다 높은 제2 인 함량을 가짐 - 을 형성하는 단계와,
    상기 제2 층 위에 팔라듐을 포함하는 제3 층을 형성하는 단계와,
    상기 제3 층 위에 금을 포함하는 제4 층을 형성하는 단계와,
    상기 제4 층 위에 주석 및 은을 포함하는 솔더 재료를 형성하는 단계와,
    상기 솔더 재료를 리플로우하는 단계를 포함하는
    방법.
  39. 제38항에 있어서,
    상기 솔더 재료를 리플로우 하는 단계는 상기 솔더 재료를 가열하는 단계를 포함하는
    방법.
  40. 제38항에 있어서,
    상기 솔더 재료를 리플로우 하는 단계는 상기 솔더 재료에 압력을 가하는 단계를 포함하는
    방법.
  41. 제38항에 있어서,
    상기 솔더 재료를 리플로우 하는 단계는 상기 솔더 재료에 음파 에너지를 가하는 단계를 포함하는
    방법.
  42. 제38항에 있어서,
    상기 상호연결 패드는 패키지 기판 상에 위치하는
    방법.
  43. 제42항에 있어서,
    상기 솔더는 상기 패키지 기판을 다이에 연결하는
    방법.
  44. 컴퓨팅 디바이스로서,
    상호연결 패드 - 상기 상호연결 패드는 구리를 포함함 - 를 포함하는 패키지 기판과,
    상기 상호연결 패드 상의 제1 층 - 상기 제1 층은 니켈을 포함하며 제1 인 함량을 가짐 - 과,
    상기 제1 층 상의 제2 층 - 상기 제2 층은 니켈을 포함하며 상기 제1 인 함량보다 높은 제2 인 함량을 가짐 - 과,
    상기 제2 층 상의 제3 층 - 상기 제3 층은 니켈을 포함함 - 과,
    상기 제3 층 위의 솔더 상호연결부 - 상기 솔더 상호연결부는 주석 및 은을 포함함 -
    상기 솔더 상호연결부에 연결된 다이를 포함하는
    컴퓨팅 디바이스.
  45. 제44항에 있어서,
    상기 제3 층은 상기 제2 층보다 인 함량이 더 낮은
    컴퓨팅 디바이스.
  46. 제44항에 있어서,
    상기 제3 층 위의 장벽 층 - 상기 장벽 층은 팔라듐을 포함함 - 을 더 포함하는
    컴퓨팅 디바이스.
  47. 제46항에 있어서,
    상기 장벽 층 위의 산화 저항성 층 - 상기 산화 저항성 층은 금을 포함함 - 을 더 포함하고,
    상기 솔더 상호연결부는 상기 산화 저항성 층 위에 위치하는
    컴퓨팅 디바이스.
  48. 마이크로전자 구조체로서,
    구리를 포함하는 상호연결 패드와,
    상기 상호연결 패드 바로 위의 솔더 상호연결 패드 연성 층 - 상기 상호연결 패드 연성 층은 니켈 함유 재료를 포함하며 중량으로 2% 및 10% 사이의 제1 인 함량을 가짐 - 과,
    상기 상호연결 패드 연성 층 바로 위의 일렉트로-마이그레이션 저항성 층 - 상기 일렉트로-마이그레이션 저항성 층은 니켈을 포함하며 상기 제1 인 함량보다 높고 중량으로 20% 미만인 제2 인 함량을 가짐 - 과,
    상기 일렉트로-마이그레이션 저항성 층 바로 위의 솔더 상호연결 층 - 상기 솔더 상호연결 층은 니켈 함유 재료를 포함하며 상기 일렉트로-마이그레이션 저항성 층보다 낮은 인 함량을 가짐 - 과,
    상기 솔더 상호연결 층 위의 솔더 상호연결부 - 상기 솔더 상호연결부는 주석 및 은을 포함함 - 를 포함하는
    마이크로전자 구조체.
  49. 제48항에 있어서,
    상기 제2 인 함량은 중량으로 11% 및 20% 사이인
    마이크로전자 구조체.
  50. 제48항에 있어서,
    금을 더 포함하는
    마이크로전자 구조체.
  51. 제48항에 있어서,
    팔라듐을 더 포함하는
    마이크로전자 구조체.
  52. 제48항에 있어서,
    금 및 팔라듐을 더 포함하는
    마이크로전자 구조체.
  53. 제48항에 있어서,
    상기 솔더 상호연결 층 위의 장벽 층 - 상기 장벽 층은 팔라듐을 포함함 - 을 더 포함하는
    마이크로전자 구조체.
  54. 제53항에 있어서,
    상기 장벽 층 위의 산화 저항성 층 - 상기 산화 저항성 층은 금을 포함함 - 을 더 포함하고,
    상기 솔더 상호연결부는 상기 산화 저항성 층 위에 위치하는
    마이크로전자 구조체.
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