KR102383221B1 - Semiconductor device - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 소자는 n+형 탄화 규소 기판, n-형층, 복수 개의 제1 트렌치, p형 영역, p+형 영역, n+형 영역, 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 상기 복수 개의 제1 트렌치는 평면상 사각형상의 단위 셀을 이루고, 상기 p+형 영역은 평면상 단위 셀의 중앙 부분에 위치하고, 상기 복수 개의 제1 트렌치는 서로 이격되며, 평면상 상기 단위 셀의 사각형상의 변에 위치하고, 상기 n+형 영역은 상기 단위 셀에서 평면상 상기 제1 트렌치 외부 및 상기 p형 영역의 외부에 위치한다.A semiconductor device according to an embodiment of the present invention includes an n+-type silicon carbide substrate, an n-type layer, a plurality of first trenches, a p-type region, a p+-type region, an n+-type region, a gate electrode, a source electrode, and a drain electrode . The plurality of first trenches form a rectangular unit cell in plan view, the p+-type region is located in a central portion of the unit cell in plan view, the plurality of first trenches are spaced apart from each other, and the unit cell has a rectangular shape in plan view. It is located on the side, and the n+-type region is positioned outside the first trench and outside the p-type region in the unit cell in plan view.

Figure R1020160169823
Figure R1020160169823

Description

반도체 소자{SEMICONDUCTOR DEVICE}Semiconductor device {SEMICONDUCTOR DEVICE}

본 발명은 탄화 규소(SiC, 실리콘 카바이드)를 포함하는 반도체 소자에 관한 것이다.The present invention relates to a semiconductor device including silicon carbide (SiC, silicon carbide).

전력용 반도체 소자는 특히 매우 큰 전류를 흐르게 하면서도 도통 상태에서의 전력 손실을 적게 하기 위하여 낮은 온 저항 또는 낮은 포화 전압이 요구된다. 또한 오프 상태 또는 스위치가 오프되는 순간에 전력용 반도체 소자의 양단에 인가되는 PN 접합의 역방향 고전압에 견딜 수 있는 특성, 즉 높은 항복전압특성이 기본적으로 요구된다.In particular, power semiconductor devices require a low on-resistance or low saturation voltage in order to reduce power loss in a conduction state while allowing a very large current to flow. In addition, characteristics capable of withstanding the reverse high voltage of the PN junction applied to both ends of the power semiconductor device in the off state or at the moment the switch is turned off, that is, a high breakdown voltage characteristic is basically required.

전력용 반도체 소자 중 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET, metal oxide semiconductor field effect transistor) 디지털 회로와 아날로그 회로에서 가장 일반적인 전계 효과 트랜지스터이다.Among power semiconductor devices, a metal oxide semiconductor field effect transistor (MOSFET) is the most common field effect transistor in digital and analog circuits.

전력 시스템에서 요구하는 정격 전압에 따라 전력용 반도체 소자를 제조하기 위한 원자재의 에피층(epitaxial layer) 또는 드리프트(drift) 영역의 농도 및 두께가 결정된다. 프와송 방정식(Poisson equation)에 의하면 전력용 반도체 소자의 높은 항복 전압이 요구될수록 낮은 농도 및 두꺼운 두께의 에피층 또는 드리프트 영역이 필요하지만 이는 온 저항을 증가시키고 순방향 전류밀도를 감소시키는 원인으로 작용한다.The concentration and thickness of an epitaxial layer or drift region of a raw material for manufacturing a power semiconductor device are determined according to a rated voltage required by the power system. According to the Poisson equation, as a high breakdown voltage of a power semiconductor device is required, a low concentration and thick epi layer or drift region is required, but this increases the on-resistance and acts as a cause of decreasing the forward current density. .

전력용 반도체 소자의 에피층 또는 드리프트 영역의 농도 및 두께의 조절 없이 순방향 전류 밀도를 증가시키는 연구가 지속되고 있다.Research on increasing the forward current density without adjusting the concentration and thickness of the epi layer or the drift region of the power semiconductor device is ongoing.

본 발명이 해결하고자 하는 과제는 순방향 전류 밀도를 증가시킬 수 있는 탄화 규소 반도체 소자에 관한 것이다.The problem to be solved by the present invention relates to a silicon carbide semiconductor device capable of increasing the forward current density.

본 발명의 일 실시예에 따른 반도체 소자는 n+형 탄화 규소 기판, n-형층, 복수 개의 제1 트렌치, p형 영역, p+형 영역, n+형 영역, 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 상기 복수 개의 제1 트렌치는 평면상 사각형상의 단위 셀을 이루고, 상기 p+형 영역은 평면상 단위 셀의 중앙 부분에 위치하고, 상기 복수 개의 제1 트렌치는 서로 이격되며, 평면상 상기 단위 셀의 사각형상의 변에 위치하고, 상기 n+형 영역은 상기 단위 셀에서 평면상 상기 제1 트렌치 외부 및 상기 p형 영역의 외부에 위치한다.A semiconductor device according to an embodiment of the present invention includes an n+-type silicon carbide substrate, an n-type layer, a plurality of first trenches, a p-type region, a p+-type region, an n+-type region, a gate electrode, a source electrode, and a drain electrode . The plurality of first trenches form a rectangular unit cell in plan view, the p+-type region is located at a central portion of the unit cell in plan view, the plurality of first trenches are spaced apart from each other, and the unit cell has a rectangular shape in plan view. It is located on the side, and the n+-type region is positioned outside the first trench and outside the p-type region in the unit cell in plan view.

상기 단위 셀은 반복적으로 위치하고, 서로 인접한 상기 단위 셀의 상기 제1 트렌치들 사이의 간격은 상기 단위 셀 내에 위치하는 상기 제1 트렌치들 사이의 간격보다 좁을 수 있다.The unit cells may be repeatedly positioned, and a distance between the first trenches of the unit cells adjacent to each other may be narrower than a distance between the first trenches positioned within the unit cell.

상기 n-형층은 상기 n+형 탄화 규소 기판의 제1면에 위치하고, 복수 개의 상기 제1 트렌치는 상기 n-형층에 위치하고, 상기 p형 영역은 상기 n-형층 위에 위치하며, 상기 제1 트렌치의 측면에 인접하게 위치하고, 상기 n+형 영역은 상기 p형 영역 위에 위치하며, 상기 제1 트렌치의 측면에 인접하게 위치할 수 있다.the n-type layer is located on the first surface of the n+-type silicon carbide substrate, a plurality of first trenches are located in the n-type layer, the p-type region is located over the n-type layer, and the It may be positioned adjacent to a side surface, and the n+-type region may be positioned on the p-type region and positioned adjacent to a side surface of the first trench.

본 발명의 일 실시예에 따른 반도체 소자는 상기 단위 셀의 중앙 부분에 위치하는 제2 트렌치를 더 포함할 수 있고, 상기 p+형 영역은 상기 제2 트렌치의 하부면 아래에 위치할 수 있다.The semiconductor device according to an embodiment of the present invention may further include a second trench positioned at a central portion of the unit cell, and the p+-type region may be positioned under a lower surface of the second trench.

본 발명의 일 실시예에 따른 반도체 소자는 복수 개의 상기 제1 트렌치 내에 위치하는 게이트 절연막을 더 포함할 수 있고, 상기 게이트 절연막은 평면상 수평 방향 및 수직 방향으로 서로 인접한 상기 제1 트렌치들 사이에서 상기 n+형 영역 위에 위치할 수 있다.The semiconductor device according to an embodiment of the present invention may further include a gate insulating layer positioned in the plurality of first trenches, wherein the gate insulating layer is disposed between the first trenches adjacent to each other in a horizontal direction and a vertical direction in plan view. It may be located on the n+ type region.

상기 게이트 전극은 상기 게이트 절연막 위에 위치하고, 평면상 수평 방향 및 수직 방향으로 서로 인접한 상기 제1 트렌치들 사이로 연장될 수 있다.The gate electrode may be disposed on the gate insulating layer and may extend between the first trenches adjacent to each other in a horizontal direction and a vertical direction in plan view.

상기 게이트 절연막 및 상기 게이트 전극은 상기 제2 트렌치 및 상기 제2 트렌치의 주변에 위치하는 상기 n+형 영역을 노출할 수 있다.The gate insulating layer and the gate electrode may expose the second trench and the n+-type region positioned around the second trench.

본 발명의 일 실시예에 따른 반도체 소자는 상기 게이트 전극 위에 위치하는 절연막을 더 포함할 수 있고, 상기 소스 전극은 상기 절연막 및 상기 n+ 영역 위에 위치할 수 있다.The semiconductor device according to an embodiment of the present invention may further include an insulating layer disposed over the gate electrode, and the source electrode may be disposed over the insulating layer and the n+ region.

상기 소스 전극은 상기 제2 트렌치 내에 위치하고, 상기 제2 트렌치 주변에 위치하는 상기 n+ 영역과 접촉할 수 있다.The source electrode may be positioned in the second trench and may be in contact with the n+ region positioned around the second trench.

상기 드레인 전극은 상기 n+형 탄화 규소 기판의 제2면에 위치할 수 있다.The drain electrode may be positioned on the second surface of the n+-type silicon carbide substrate.

이와 같이 본 발명의 실시예에 따르면, 단위 셀 내에 복수 개의 트렌치가 위치함에 따라, 반도체 소자의 채널 길이를 증가시킬 수 있다. 이에 따라, 반도체 소자의 채널 밀도가 향상될 수 있다.As described above, according to the embodiment of the present invention, as the plurality of trenches are located in the unit cell, the channel length of the semiconductor device can be increased. Accordingly, the channel density of the semiconductor device may be improved.

도 1은 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃의 일 예를 간략하게 도시한 도면이다.
도 2는 도 1의 절단선 II-II선을 따라 자른 단면의 일 예를 간략하게 도시한 도면이다.
도 3은 도 1의 절단선 III-III선을 따라 자른 단면의 일 예를 간략하게 도시한 도면이다.
도 4는 도 1의 절단선 IV-IV선을 따라 자른 단면의 일 예를 간략하게 도시한 도면이다.
도 5는 비교예에 따른 반도체 소자의 레이아웃을 간략하게 도시한 도면이다.
도 6 및 도 7은 각각 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃의 일 예를 간략하게 도시한 도면이다.1 is a diagram schematically illustrating an example of a layout of a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a diagram schematically illustrating an example of a cross-section taken along line II-II of FIG. 1 .
FIG. 3 is a diagram schematically illustrating an example of a cross-section taken along line III-III of FIG. 1 .
FIG. 4 is a diagram schematically illustrating an example of a cross-section taken along line IV-IV of FIG. 1 .
5 is a diagram schematically illustrating a layout of a semiconductor device according to a comparative example.
6 and 7 are diagrams schematically illustrating an example of a layout of a semiconductor device according to an embodiment of the present invention, respectively.

첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. Preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the disclosed subject matter may be thorough and complete, and that the spirit of the present invention may be sufficiently conveyed to those skilled in the art.

도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Also, when a layer is referred to as being “on” another layer or substrate, it may be formed directly on the other layer or substrate, or a third layer may be interposed therebetween.

도 1은 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃의 일 예를 간략하게 도시한 도면이다. 도 2는 도 1의 절단선 II-II선을 따라 자른 단면의 일 예를 간략하게 도시한 도면이다. 도 3은 도 1의 절단선 III-III선을 따라 자른 단면의 일 예를 간략하게 도시한 도면이다. 도 4는 도 1의 절단선 IV-IV선을 따라 자른 단면의 일 예를 간략하게 도시한 도면이다.1 is a diagram schematically illustrating an example of a layout of a semiconductor device according to an embodiment of the present invention. FIG. 2 is a diagram schematically illustrating an example of a cross-section taken along line II-II of FIG. 1 . FIG. 3 is a diagram schematically illustrating an example of a cross-section taken along line III-III of FIG. 1 . 4 is a diagram schematically illustrating an example of a cross-section taken along the cutting line IV-IV of FIG. 1 .

도 1 내지 도 4를 참고하면, 본 실시예에 따른 반도체 소자는 n+형 탄화 규소 기판(100), n-형층(200), 제1 트렌치(250), 제2 트렌치(270), p형 영역(300), p+형 영역(350), n+형 영역(400), 게이트 전극(600), 소스 전극(800) 및 드레인 전극(900)을 포함한다.1 to 4 , the semiconductor device according to the present embodiment includes an n+-type silicon carbide substrate 100 , an n-type layer 200 , a first trench 250 , a second trench 270 , and a p-type region. 300 , a p + type region 350 , an n + type region 400 , a gate electrode 600 , a source electrode 800 , and a drain electrode 900 .

도 1(a)는 소스 전극(800)이 생략된 반도체 소자의 레이아웃의 일 예를 도시한 도면이고, 도 1(b)는 절연막(700)과 게이트 전극(600)의 일부가 생략된 반도체 소자의 레이아웃의 일 예를 도시한 도면이다.FIG. 1A is a diagram illustrating an example of a layout of a semiconductor device in which a source electrode 800 is omitted, and FIG. 1B is a semiconductor device in which an insulating layer 700 and a part of the gate electrode 600 are omitted. A diagram illustrating an example of a layout of

본 실시예에 따른 반도체 소자는 복수의 단위 셀(A)을 포함한다. 단위 셀(A)은 평면상 사각형이고, 반복적으로 배치된다. 본 실시예에서는 단위 셀(A)의 형상을 평면상 사각형상으로 설명하였지만, 이에 한정되지 않고, 단위 셀(A)은 평면상 육각형상 또는 원형 형상일 수도 있다.The semiconductor device according to the present embodiment includes a plurality of unit cells (A). The unit cell A is rectangular in plan view, and is repeatedly arranged. In the present embodiment, although the shape of the unit cell A has been described as a rectangular shape in plan view, the present invention is not limited thereto, and the unit cell A may have a hexagonal shape or a circular shape in plan view.

각 단위 셀(A)은 복수 개의 제1 트렌치(250) 및 1개의 제2 트렌치(270)를 포함한다. 복수 개의 제1 트렌치(250)는 평면상 단위 셀(A)에 사각형상의 변에 위치하며, 일정 간격만큼 이격된다. 제2 트렌치(270)는 각 단위 셀(A)의 중심 부분에 위치한다. 한편, 본 실시예에서는 단위 셀(A) 내에 제1 트렌치(250)가 8개 위치하는 것으로 설명하였지만, 이에 한정되지 않고, 단위 셀(A) 내에 제1 트렌치(250)의 수가 8개를 초과할 수도 있다.Each unit cell A includes a plurality of first trenches 250 and one second trench 270 . The plurality of first trenches 250 are located on the side of a rectangle in the unit cell A on a plane, and are spaced apart from each other by a predetermined interval. The second trench 270 is located at the center of each unit cell A. Meanwhile, in the present embodiment, it has been described that eight first trenches 250 are located in the unit cell A, but the present invention is not limited thereto, and the number of the first trenches 250 in the unit cell A exceeds eight. You may.

서로 인접하게 위치하는 단위 셀(A)의 제1 트렌치(250) 사이의 간격(D1)은 단위 셀(A) 내의 각 제1 트렌치(250) 사이의 간격(D2)보다 좁다.The distance D1 between the first trenches 250 of the unit cells A adjacent to each other is narrower than the distance D2 between the first trenches 250 in the unit cell A.

제1 트렌치(250) 내에 게이트 절연막(500) 및 게이트 전극(600)이 위치한다. 제2 트렌치(270)의 하부면 아래에 p+형 영역(350)이 위치한다. 여기서, 제1 트렌치(250) 내에 게이트 전극(600)이 위치함에 따라, 제1 트렌치(250)는 게이트 트렌치로 정의할 수 있다.A gate insulating layer 500 and a gate electrode 600 are positioned in the first trench 250 . A p + type region 350 is positioned under the lower surface of the second trench 270 . Here, as the gate electrode 600 is positioned in the first trench 250 , the first trench 250 may be defined as a gate trench.

각 단위 셀(A)에서 제1 트렌치(250)의 외부와 제2 트렌치(270)의 외부에 n+형 영역(400)이 위치한다.In each unit cell A, the n+ type region 400 is positioned outside the first trench 250 and outside the second trench 270 .

절연막(700)은 평면상 p+형 영역(350)과 제2 트렌치(270)의 주변에 위치한 n+형 영역(400)의 일부를 제외하고 n+형 영역(400)과 제1 트렌치(250) 내에 위치하는 게이트 절연막(500) 및 게이트 전극(600)을 덮고 있다.The insulating layer 700 is located in the n+-type region 400 and the first trench 250 except for a part of the n+-type region 400 positioned around the p+-type region 350 and the second trench 270 in plan view. to cover the gate insulating layer 500 and the gate electrode 600 .

아래에서는 본 실시예에 따른 반도체 소자의 구체적인 구조에 대해 설명한다.Hereinafter, a detailed structure of the semiconductor device according to the present embodiment will be described.

n-형층(200)은 n+ 형 탄화 규소 기판(100)의 제1면에 위치하고, n-형층(200)에 제1 트렌치(250)가 위치한다. The n-type layer 200 is positioned on the first surface of the n+-type silicon carbide substrate 100 , and the first trench 250 is positioned in the n-type layer 200 .

p형 영역(300)은 n-형층(200) 위에 위치하고, 제1 트렌치(250)의 측면에 인접하게 위치한다. 제2 트렌치(270)는 p형 영역(300)에 위치하고, 제2 트렌치(270)의 하부면 아래에 p+형 영역(350)이 위치한다. n+형 영역(400)은 p형 영역(300) 위에 위치하고, 제1 트렌치(250)의 측면 및 제2 트렌치(270) 측면에 인접하게 위치한다. 여기서, p+형 영역(350)은 제2 트렌치(270)의 하부면 아래 뿐아니라, 다른 곳에도 위치할 수 있다. 예를 들면, 제1 트렌치(250)의 하부면 아래에 위치할 수 있다. The p-type region 300 is positioned on the n-type layer 200 , and is positioned adjacent to a side surface of the first trench 250 . The second trench 270 is positioned in the p-type region 300 , and the p+-type region 350 is positioned under the lower surface of the second trench 270 . The n+-type region 400 is positioned on the p-type region 300 , and is positioned adjacent to a side surface of the first trench 250 and a side surface of the second trench 270 . Here, the p + type region 350 may be located not only under the lower surface of the second trench 270 , but also in other places. For example, it may be located under the lower surface of the first trench 250 .

제1 트렌치(250) 내에 게이트 절연막(500)이 위치한다. 또한, 평면상 수평 방향 및 수직 방향으로 서로 인접한 제1 트렌치(250) 사이에서 게이트 절연막(500)은 n+형 영역(400) 위에 위치한다.A gate insulating layer 500 is positioned in the first trench 250 . In addition, the gate insulating layer 500 is positioned on the n+-type region 400 between the first trenches 250 adjacent to each other in the horizontal and vertical directions on a plane.

게이트 절연막(500) 위에 게이트 전극(600)이 위치한다. 게이트 전극(600)은 금속 또는 다결정 실리콘(poly-crystalline silicon)을 포함할 수 있다. 게이트 전극(600)은 제1 트렌치(250) 내에 위치하고, 평면상 수평 방향 및 수직 방향으로 서로 인접한 제1 트렌치(250) 사이로 연장된다.The gate electrode 600 is positioned on the gate insulating layer 500 . The gate electrode 600 may include metal or poly-crystalline silicon. The gate electrode 600 is located in the first trench 250 and extends between the first trenches 250 adjacent to each other in a horizontal direction and a vertical direction in plan view.

게이트 절연막(500)과 게이트 전극(600)은 제2 트렌치(270) 내 및 제2 트렌치(270)의 주변에는 위치하지 않는다. 즉, 게이트 절연막(500)과 게이트 전극(600)은 제2 트렌치(270) 및 제2 트렌치(270)의 주변에 위치하는 n+형 영역(400)을 노출한다.The gate insulating layer 500 and the gate electrode 600 are not located in the second trench 270 and around the second trench 270 . That is, the gate insulating layer 500 and the gate electrode 600 expose the second trench 270 and the n+ type region 400 positioned around the second trench 270 .

게이트 전극(600) 위에 절연막(700)이 위치한다. 제2 트렌치(270)의 주변에 사이에서, 절연막(700)은 게이트 전극(600)의 측면을 덮고 있다.An insulating layer 700 is positioned on the gate electrode 600 . Between the periphery of the second trench 270 , the insulating layer 700 covers the side surface of the gate electrode 600 .

소스 전극(800)은 절연막(700), n+형 영역(400), 및 제2 트렌치(270) 내에 위치한다. 소스 전극(800)은 제2 트렌치(270) 주변에서 n+형 영역(400)과 접촉하고, 제2 트렌치(270)에서 p+형 영역(350)과 접촉한다. n+형 탄화 규소 기판(100)의 제2면에 드레인 전극(900)이 위치한다. 소스 전극(800) 및 드레인 전극(900)은 오믹(Ohmic) 금속을 포함할 수 있다. 여기서, n+형 탄화 규소 기판(100)의 제2면은 n+형 탄화 규소 기판(100)의 제1면에 대해 반대쪽에 위치한다.The source electrode 800 is positioned in the insulating layer 700 , the n+ type region 400 , and the second trench 270 . The source electrode 800 contacts the n + type region 400 around the second trench 270 , and contacts the p + type region 350 in the second trench 270 . A drain electrode 900 is positioned on the second surface of the n+-type silicon carbide substrate 100 . The source electrode 800 and the drain electrode 900 may include an ohmic metal. Here, the second surface of the n+-type silicon carbide substrate 100 is positioned opposite to the first surface of the n+-type silicon carbide substrate 100 .

본 실시예의 반도체 소자의 채널은 제1 트렌치(250)의 측면에 인접하게 위치하는 p형 영역(300)에 형성된다. 이와 같이, 단위 셀(A) 내에 복수의 제1 트렌치(250)가 위치함에 따라, 반도체 소자의 채널의 길이가 증가할 수 있다. 이에 따라, 반도체 소자의 채널 밀도가 향상될 수 있다.The channel of the semiconductor device according to the present embodiment is formed in the p-type region 300 adjacent to the side surface of the first trench 250 . As described above, as the plurality of first trenches 250 are located in the unit cell A, the length of the channel of the semiconductor device may increase. Accordingly, the channel density of the semiconductor device may be improved.

일반적으로 반도체 소자의 채널 밀도는 평면상 단위 셀의 면적당 채널의 길이로 정의한다. 도 5를 참고하여, 일반적인 반도체 소자의 채널 밀도와 본 발명의 일 실시예에 따른 반도체 소자의 채널 밀도에 대해 비교하여 설명하다.In general, the channel density of a semiconductor device is defined as the length of a channel per area of a unit cell on a plane. Referring to FIG. 5 , the channel density of a general semiconductor device and the channel density of a semiconductor device according to an embodiment of the present invention will be compared and described.

도 5는 일반적인 반도체 소자의 레이아웃을 간략하게 도시한 도면이다. 5 is a diagram schematically illustrating a layout of a general semiconductor device.

도 5를 참고하면, 일반적인 반도체 소자는 트렌치 게이트 MOSFET으로, 평면상 n+형 영역(400), p+형 영역(350) 및 게이트 트렌치(250)가 줄무늬 형상으로 배치된다. 게이트 트렌치(250) 내에 게이트 절연막(500) 및 게이트 전극(600)이 위치한다. 반도체 소자의 채널은 게이트 트렌치(250)의 측면에 위치한다.Referring to FIG. 5 , a typical semiconductor device is a trench gate MOSFET, in which an n+-type region 400 , a p+-type region 350 , and a gate trench 250 are arranged in a stripe shape in plan view. A gate insulating layer 500 and a gate electrode 600 are positioned in the gate trench 250 . The channel of the semiconductor device is positioned on the side of the gate trench 250 .

일반적인 반도체 소자(도 5에 따른 반도체 소자)와 본 실시예에 따른 반도체 소자(도 1에 따른 반도체 소자)의 채널 밀도를 비교하면, 단위 셀(A)의 면적을 동일하게 할 때, 반도체 소자의 채널의 길이는 본 실시예에 따른 반도체 소자가 일반적인 반도체 소자에 비해 더 긴 것을 알 수 있다.Comparing the channel densities of the general semiconductor device (the semiconductor device of FIG. 5 ) and the semiconductor device of the present embodiment (the semiconductor device of FIG. 1 ), when the area of the unit cell A is the same, the It can be seen that the channel length is longer in the semiconductor device according to the present embodiment than in a general semiconductor device.

트렌치 게이트 MOSFET에서 채널 밀도는 순방향 전류 밀도와 비례한다. 즉, 채널 밀도의 증가는 순방향 전류 밀도의 증가를 의미한다. 이에, 본 실시예에 따른 반도체 소자의 경우, 채널 밀도의 증가에 따른 전류 밀도의 증가로 인하여 일반적인 반도체 소자와 비교할 때, 동일 전류량 달성을 위한 반도체 소자의 면적을 감소시킬 수 있다. 이에 따라, 반도체 소자의 제조 비용이 감소할 수 있고, 수율이 향상될 수 있다.In trench gate MOSFETs, the channel density is proportional to the forward current density. That is, an increase in the channel density means an increase in the forward current density. Accordingly, in the case of the semiconductor device according to the present exemplary embodiment, the area of the semiconductor device for achieving the same amount of current may be reduced as compared to a general semiconductor device due to an increase in current density according to an increase in channel density. Accordingly, the manufacturing cost of the semiconductor device may be reduced, and the yield may be improved.

한편, 본 실시예에 따른 반도체 소자의 레이아웃은 다양한 구조일 수 있다. 이에 대해, 도 6 및 도 7을 참고하여 설명한다.Meanwhile, the layout of the semiconductor device according to the present embodiment may have various structures. This will be described with reference to FIGS. 6 and 7 .

도 6 및 도 7을 각각 본 발명의 일 실시예에 따는 반도체 소자의 레이아웃의 일 예를 간략하게 도시한 도면이다.6 and 7 are diagrams schematically illustrating an example of a layout of a semiconductor device according to an embodiment of the present invention, respectively.

도 6 및 도 7은 도 1(b)에 도시한 것과 같이, 절연막(700)과 게이트 전극(600)의 일부가 생략된 반도체 소자의 레이아웃의 일 예를 도시한 도면이다.6 and 7 are diagrams illustrating an example of a layout of a semiconductor device in which an insulating layer 700 and a portion of the gate electrode 600 are omitted, as shown in FIG. 1B .

도 6을 참고하면, 본 실시예에 따른 반도체 소자는 도 1에 따른 반도체 소자에 대해 단위 셀 내의 위치하는 제1 트렌치의 구조만 다를 뿐, 나머지 구조는 동일하다. 이에, 동일한 구조에 대한 설명은 생략한다.Referring to FIG. 6 , in the semiconductor device according to the present embodiment, only the structure of the first trench positioned in the unit cell is different from that of the semiconductor device of FIG. 1 , and the remaining structures are the same. Accordingly, a description of the same structure will be omitted.

본 실시예에 따른 반도체 소자는 복수의 단위 셀(A)을 포함하고, 단위 셀(A)은 평면상 사각형상이고, 단위 셀(A) 내에 복수 개의 제1 트렌치(250)가 위치한다. 복수 개의 제1 트렌치(250)는 평면상 단위 셀(A)의 사각형상의 변에 위치하며, 일정 간격만큼 이격된다. 복수 개의 제1 트렌치(250) 중, 사각형상의 코너 사이에 위치하는 제1 트렌치(250)의 평면상 면적이 사각형상의 코너에 위치하는 제1 트렌치(250)의 평면상 면적보다 크다.The semiconductor device according to the present embodiment includes a plurality of unit cells A, the unit cells A have a rectangular shape in plan view, and a plurality of first trenches 250 are located in the unit cells A. As shown in FIG. The plurality of first trenches 250 are located on the rectangular side of the unit cell A in plan view, and are spaced apart from each other by a predetermined interval. Among the plurality of first trenches 250 , a planar area of the first trenches 250 positioned between corners of a quadrangle is larger than a planar area of the first trenches 250 positioned at corners of a quadrangle.

이와 같이, 단위 셀(A) 내에 위치하는 제1 트렌치(250)의 평면상 면적을 다양하게 할 수 있다.In this way, the planar area of the first trench 250 located in the unit cell A may be varied.

도 7을 참고하면, 본 실시예 따른 반도체 소자는 도 1에 따른 반도체 소자와 비교하면, 단위 셀(A)과 단위 셀(A) 사이에 복수 개의 제1 트렌치(250)가 위치하는 구조에서 서로 상이하다.Referring to FIG. 7 , the semiconductor device according to the present embodiment has a structure in which a plurality of first trenches 250 are positioned between the unit cell A and the unit cell A, compared to the semiconductor device of FIG. 1 . different

단위 셀(A)과 단위 셀(A) 사이에 위치하는 제1 트렌치(250)의 평면상 면적은 단위 셀(A) 내에 위치하는 제1 트렌치(250)의 평면상 면적과 동일할 수 있다. 하지만, 이에 한정되지 않고, 단위 셀(A)과 단위 셀(A) 사이에 위치하는 제1 트렌치(250)의 평면상 면적은 단위 셀(A) 내에 위치하는 제1 트렌치(250)의 평면상 면적과 작거나 클 수 있다.A planar area of the first trench 250 positioned between the unit cell A and the unit cell A may be the same as a planar area of the first trench 250 positioned within the unit cell A. However, the present invention is not limited thereto, and the planar area of the first trench 250 positioned between the unit cell A and the unit cell A is the planar area of the first trench 250 positioned within the unit cell A. It can be small or large with area.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements by those skilled in the art using the basic concept of the present invention as defined in the following claims are also provided. is within the scope of the

100: n+형 탄화 규소 기판 200: n-형층
250: 제1 트렌치 270: 제2 트렌치
300: p형 영역 350: p+형 영역
400: n+형 영역 500: 게이트 절연막
600: 게이트 전극 700: 절연막
800: 소스 전극 900: 드레인 전극100: n+-type silicon carbide substrate 200: n-type layer
250: first trench 270: second trench
300: p-type region 350: p+-type region
400: n+ type region 500: gate insulating film
600: gate electrode 700: insulating film
800: source electrode 900: drain electrode

Claims (12)

n+형 탄화 규소 기판, n-형층, 복수 개의 제1 트렌치, p형 영역, p+형 영역, n+형 영역, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 반도체 소자에 있어서,
상기 복수 개의 제1 트렌치는 평면상 사각형상의 단위 셀을 이루고,
상기 p+형 영역은 평면상 단위 셀의 중앙 부분에 위치하고,
상기 복수 개의 제1 트렌치는 서로 이격되며, 평면상 상기 단위 셀의 사각형상의 변에 위치하고,
상기 n+형 영역은 상기 단위 셀에서 평면상 상기 제1 트렌치 외부 및 상기 p형 영역의 외부에 위치하되,
상기 단위 셀은 반복적으로 위치하고, 서로 인접한 상기 단위 셀의 상기 제1 트렌치들 사이의 간격은 상기 단위 셀 내에 위치하는 상기 제1 트렌치들 사이의 간격보다 좁으며,
상기 단위 셀 내에 위치하는 복수 개의 상기 제1 트렌치 중, 평면상 상기 단위 셀의 사각형상의 코너에 위치하는 상기 제1 트렌치의 평면상 면적의 크기는 평면상 상기 단위 셀의 사각형상의 변에 위치하는 상기 제1 트렌치의 평면상 면적의 크기보다 작은 반도체 소자.A semiconductor device comprising an n+-type silicon carbide substrate, an n-type layer, a plurality of first trenches, a p-type region, a p+-type region, an n+-type region, a gate electrode, a source electrode, and a drain electrode, the semiconductor device comprising:
The plurality of first trenches constitute unit cells having a rectangular shape in plan view,
The p + type region is located in the center portion of the unit cell in a plan view,
The plurality of first trenches are spaced apart from each other, and are located on a side of a rectangle of the unit cell in plan view,
The n+-type region is located outside the first trench and outside the p-type region in the unit cell in plan view,
The unit cells are repeatedly positioned, and the spacing between the first trenches of the adjacent unit cells is narrower than the spacing between the first trenches positioned in the unit cell,
Among the plurality of first trenches located in the unit cell, the size of a planar area of the first trench located at a corner of a rectangle of the unit cell in plan view is the size of the first trench located at a side of a rectangle of the unit cell in plan view. A semiconductor device that is smaller than a size of a planar area of the first trench. 삭제delete 제1항에서,
상기 n-형층은 상기 n+형 탄화 규소 기판의 제1면에 위치하고,
복수 개의 상기 제1 트렌치는 상기 n-형층에 위치하고,
상기 p형 영역은 상기 n-형층 위에 위치하며, 상기 제1 트렌치의 측면에 인접하게 위치하고,
상기 n+형 영역은 상기 p형 영역 위에 위치하며, 상기 제1 트렌치의 측면에 인접하게 위치하는 반도체 소자.In claim 1,
The n-type layer is located on the first surface of the n+-type silicon carbide substrate,
a plurality of the first trenches are located in the n-type layer,
the p-type region is located over the n-type layer and is located adjacent to a side surface of the first trench;
The n+-type region is positioned on the p-type region and is positioned adjacent to a side surface of the first trench. 제3항에서,
상기 단위 셀의 중앙 부분에 위치하는 제2 트렌치를 더 포함하고,
상기 p+형 영역은 상기 제2 트렌치의 하부면 아래에 위치하는 반도체 소자.In claim 3,
Further comprising a second trench located in the central portion of the unit cell,
The p+ type region is located under the lower surface of the second trench. 제4항에서,
복수 개의 상기 제1 트렌치 내에 위치하는 게이트 절연막을 더 포함하고,
상기 게이트 절연막은 평면상 수평 방향 및 수직 방향으로 서로 인접한 상기 제1 트렌치들 사이에서 상기 n+형 영역 위에 위치하는 반도체 소자.In claim 4,
Further comprising a gate insulating film positioned in the plurality of first trenches,
The gate insulating layer is disposed on the n+-type region between the first trenches adjacent to each other in a horizontal direction and a vertical direction on a plane. 제5항에서,
상기 게이트 전극은
상기 게이트 절연막 위에 위치하고,
평면상 수평 방향 및 수직 방향으로 서로 인접한 상기 제1 트렌치들 사이로 연장되는 반도체 소자.In claim 5,
The gate electrode is
located on the gate insulating film,
A semiconductor device extending between the first trenches adjacent to each other in a horizontal direction and a vertical direction in plan view. 제6항에서,
상기 게이트 절연막 및 상기 게이트 전극은 상기 제2 트렌치 및 상기 제2 트렌치의 주변에 위치하는 상기 n+형 영역을 노출하는 반도체 소자.In claim 6,
The gate insulating layer and the gate electrode expose the second trench and the n+-type region positioned around the second trench. 제7항에서,
상기 게이트 전극 위에 위치하는 절연막을 더 포함하고,
상기 소스 전극은 상기 절연막 및 상기 n+형 영역 위에 위치하는 반도체 소자.In claim 7,
Further comprising an insulating film positioned on the gate electrode,
The source electrode is disposed on the insulating layer and the n+ type region. 제8항에서,
상기 소스 전극은 상기 제2 트렌치 내에 위치하고,
상기 제2 트렌치 주변에 위치하는 상기 n+형 영역과 접촉하는 반도체 소자.In claim 8,
The source electrode is located in the second trench,
A semiconductor device in contact with the n+ type region positioned around the second trench. 제9항에서,
상기 드레인 전극은 상기 n+형 탄화 규소 기판의 제2면에 위치하는 반도체 소자.In claim 9,
The drain electrode is disposed on the second surface of the n+-type silicon carbide substrate. 삭제delete 제1항에서,
상기 제1 트렌치는 서로 인접한 상기 단위 셀 사이에 위치하는 반도체 소자.In claim 1,
The first trench is located between the adjacent unit cells.
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