KR102376653B1 - Semiconductor device and semiconductor system - Google Patents
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Abstract
반도체 장치가 제공된다. 반도체 장치는 동작 회로 내의 제1 논리 회로에 인접한 제1 지점에 배치되어 제1 발진 신호를 생성하는 제1 링 오실레이터(Ring Oscillator, RO); 상기 동작 회로 내의 제2 논리 회로에 인접하되 상기 제1 지점과 다른 제2 지점에 배치되어 제2 발진 신호를 생성하는 제2 링 오실레이터; 상기 제1 발진 신호 및 상기 제2 발진 신호에 대해 미리 정해진 논리 연산을 수행하여 제1 클럭 신호를 생성하는 검출 회로(detecting circuit); 및 상기 검출 회로로부터 상기 제1 클럭 신호를 제공받고, 상기 제1 링 오실레이터 및 상기 제2 링 오실레이터 각각에 대한 딜레이 제어(delay control)를 수행하여 상기 동작 회로를 구동하기 위한 제2 클럭 신호를 생성하는 교정 회로(calibration circuit)를 포함한다.A semiconductor device is provided. The semiconductor device includes: a first ring oscillator (RO) disposed at a first point adjacent to a first logic circuit in an operation circuit to generate a first oscillation signal; a second ring oscillator adjacent to a second logic circuit in the operation circuit and disposed at a second point different from the first point to generate a second oscillation signal; a detecting circuit generating a first clock signal by performing a predetermined logic operation on the first oscillation signal and the second oscillation signal; and generating a second clock signal for driving the operation circuit by receiving the first clock signal from the detection circuit and performing delay control on each of the first ring oscillator and the second ring oscillator A calibration circuit is included.
Description
본 발명은 반도체 장치 및 반도체 시스템에 관한 것이다.The present invention relates to semiconductor devices and semiconductor systems.
집적 회로(intergrated circuit, IC)를 비롯한 반도체 회로는 예컨대 트랜지스터로 구성된 다수의 논리 셀(logic cell)들 또는 논리 회로(logic circuit)들을 포함하며, 이들 논리 셀들은 전역 편차(global variation)와 지역별 편차(local variation)에 따라 그 성능과 특성이 달라질 수 있다.BACKGROUND Semiconductor circuits, including integrated circuits (ICs), include a plurality of logic cells or logic circuits composed of, for example, transistors, and these logic cells exhibit global variations and regional variations. Its performance and characteristics may vary according to (local variation).
전역 편차는 생산 공정 파라미터(production process parameter), 공급 전압(supply voltage) 및 온도(temperature)를 의미하는 PVT에 따라 반도체 회로 상에 발생되는 편차를 말한다. 예를 들어, 반도체 회로에 제공되는 공급 전압이 증가하면 해당 반도체 회로의 동작 주파수 역시 증가하는 것이 일반적이다. 이와 같은 반도체 회로의 성능과 특성의 변화는 PVT에 큰 영향을 받는다.Global deviation refers to a deviation generated in a semiconductor circuit according to PVT, which means a production process parameter, a supply voltage, and a temperature. For example, when a supply voltage provided to a semiconductor circuit increases, it is common that the operating frequency of the semiconductor circuit also increases. Such changes in performance and characteristics of semiconductor circuits are greatly affected by PVT.
한편, 지역별 편차는, 예컨대 동일한 공정 조건 하에서 생산되는 반도체 회로라 하더라도, 해당 반도체 회로 내의 위치에 따라 다르게 나타나는 편차를 말한다. 예를 들어, 반도체 회로 내의 제1 지점의 온도와 제2 지점의 온도가 크게 차이나는 경우 제1 지점에 위치한 논리 회로와 제2 지점에 위치한 논리 회로의 성능 및 특성은 서로 다를 수 있다. 또 다른 예로, 반도체 회로 내에서 순간적으로 전압 강하가 발생한 지점에 위치한 논리 회로는 다른 지점에 위치한 논리 회로와 성능 및 특성이 서로 다를 수 있다.On the other hand, regional variations refer to variations that appear differently depending on positions in the corresponding semiconductor circuit, even for semiconductor circuits produced under the same process conditions, for example. For example, when the temperature of the first point and the temperature of the second point in the semiconductor circuit are significantly different, the performance and characteristics of the logic circuit positioned at the first point and the logic circuit positioned at the second point may be different from each other. As another example, a logic circuit located at a point where a voltage drop occurs instantaneously in a semiconductor circuit may have different performance and characteristics from a logic circuit located at another point.
클럭 신호는 발진하는 전자 신호(oscillating electronic signal)로서 반도체 회로를 구동시키기 위해 필요하다. 반도체 회로에서 발생할 수 있는 전역 편차 및 지역별 편차를 감안할 수 있는 클럭 신호를 생성하기 위해서는, 해당 편차들이 최대로 발생하는 경우, 즉, 최악의 경우(worst case)를 상정하여 클럭 신호에 충분한 마진(margin)을 제공하는 방법이 있다.The clock signal is an oscillating electronic signal and is required to drive a semiconductor circuit. In order to generate a clock signal that can take into account global and regional variations that may occur in a semiconductor circuit, a sufficient margin for the clock signal is assumed on the assumption that the corresponding deviations occur at the maximum, that is, the worst case. ) is provided.
그러나 최악의 경우에 기초하여 마진을 결정하는 상기 방법은 반도체 회로 전체에 대해 일괄적인 기준만을 적용하는 방식이므로 반도체 회로의 성능과 전력 소모를 최적화하기 어려울 뿐 아니라, 변화하는 동작 환경을 반영하여 유연하게 대처하기 어렵다.However, since the method of determining the margin based on the worst case is a method of applying only a single standard to the entire semiconductor circuit, it is difficult to optimize the performance and power consumption of the semiconductor circuit, and it is flexibly reflected in the changing operating environment. difficult to deal with
본 발명이 해결하고자 하는 기술적 과제는 반도체 회로를 구동하는 클럭 신호에 필요한 마진을 감소시키면서도 PVT에 따른 전역 편차 및 지역별 편차를 극복하여, 반도체 회로의 성능을 향상시키고 소모 전력을 감소시킬 수 있는 반도체 장치 및 반도체 시스템을 제공하는 것이다.The technical problem to be solved by the present invention is a semiconductor device capable of improving the performance of a semiconductor circuit and reducing power consumption by overcoming global and regional variations due to PVT while reducing a margin required for a clock signal driving a semiconductor circuit and to provide a semiconductor system.
본 발명이 해결하고자 하는 다른 기술적 과제는 PVT에 따른 전역 편차 및 지역별 편차를 고려한 반도체 회로의 성능을 모니터링할 수 있는 반도체 장치 및 반도체 시스템을 제공하는 것이다.Another technical problem to be solved by the present invention is to provide a semiconductor device and a semiconductor system capable of monitoring the performance of a semiconductor circuit in consideration of global variation and regional variation due to PVT.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.The technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the description below.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 동작 회로 내의 제1 논리 회로에 인접한 제1 지점에 배치되어 제1 발진 신호를 생성하는 제1 링 오실레이터(Ring Oscillator, RO); 동작 회로 내의 제2 논리 회로에 인접하되 제1 지점과 다른 제2 지점에 배치되어 제2 발진 신호를 생성하는 제2 링 오실레이터; 제1 발진 신호 및 제2 발진 신호에 대해 미리 정해진 논리 연산을 수행하여 제1 클럭 신호를 생성하는 검출 회로(detecting circuit); 및 검출 회로로부터 제1 클럭 신호를 제공받고, 제1 링 오실레이터 및 제2 링 오실레이터 각각에 대한 딜레이 제어(delay control)를 수행하여 동작 회로를 구동하기 위한 제2 클럭 신호를 생성하는 교정 회로(calibration circuit)를 포함한다.A semiconductor device according to an embodiment of the present invention provides a first ring oscillator (RO) disposed at a first point adjacent to a first logic circuit in an operation circuit to generate a first oscillation signal. ); a second ring oscillator adjacent to a second logic circuit in the operation circuit and disposed at a second point different from the first point to generate a second oscillation signal; a detecting circuit for generating a first clock signal by performing a predetermined logic operation on the first oscillation signal and the second oscillation signal; and a calibration circuit that receives the first clock signal from the detection circuit and generates a second clock signal for driving the operation circuit by performing delay control on each of the first and second ring oscillators. circuit) is included.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 동작 회로 내의 제1 논리 회로에 인접한 제1 지점에 배치되어 제1 발진 신호를 생성하는 제1 링 오실레이터(Ring Oscillator, RO); 동작 회로 내의 제2 논리 회로에 인접하되 제1 지점과 다른 제2 지점에 배치되어 제2 발진 신호를 생성하는 제2 링 오실레이터; 제1 발진 신호 및 제2 발진 신호에 기초하여 동작 회로의 지역별 편차(local variation)를 반영한 제1 클럭 신호를 생성하는 검출 회로(detecting circuit); 및 검출 회로로부터 제1 클럭 신호를 제공받고, 제1 클럭 신호에 PVT(production process parameter, supply voltage, temperature)에 따른 전역 편차를 반영하여 동작 회로를 구동하기 위한 제2 클럭 신호를 생성하는 교정 회로(calibration circuit)를 포함한다.A semiconductor device according to an embodiment of the present invention provides a first ring oscillator (RO) disposed at a first point adjacent to a first logic circuit in an operation circuit to generate a first oscillation signal. ); a second ring oscillator adjacent to a second logic circuit in the operation circuit and disposed at a second point different from the first point to generate a second oscillation signal; a detecting circuit that generates a first clock signal reflecting a local variation of an operation circuit based on the first oscillation signal and the second oscillation signal; and a correction circuit that receives the first clock signal from the detection circuit and generates a second clock signal for driving the operation circuit by reflecting a global deviation according to a production process parameter, supply voltage, and temperature (PVT) to the first clock signal (calibration circuit) included.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 동작 회로 내의 제1 논리 회로에 인접한 제1 지점에 배치되어 제1 발진 신호를 생성하는 제1 링 오실레이터(Ring Oscillator, RO); 동작 회로 내의 제2 논리 회로에 인접하되 제1 지점과 다른 제2 지점에 배치되어 제2 발진 신호를 생성하는 제2 링 오실레이터; 동작 회로 내의 제1 지점 및 제2 지점과 다른 제3 지점에 배치되어 PLL 클럭 신호를 생성하는 PLL(Phase-Locked Loop); 및 제1 발진 신호, 제2 발진 신호 및 PLL 클럭 신호에 대해 미리 정해진 논리 연산을 수행하여 동작 회로를 구동하기 위한 클럭 신호를 생성하는 검출 회로를 포함한다.A semiconductor device according to an embodiment of the present invention provides a first ring oscillator (RO) disposed at a first point adjacent to a first logic circuit in an operation circuit to generate a first oscillation signal. ); a second ring oscillator adjacent to a second logic circuit in the operation circuit and disposed at a second point different from the first point to generate a second oscillation signal; a phase-locked loop (PLL) disposed at a third point different from the first point and the second point in the operation circuit to generate a PLL clock signal; and a detection circuit that generates a clock signal for driving the operation circuit by performing a predetermined logic operation on the first oscillation signal, the second oscillation signal, and the PLL clock signal.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 동작 회로 내의 제1 논리 회로에 관련된 제1 조건을 반영하여 제1 발진 신호를 생성하는 제1 임계 경로 복제본(critical path replica); 동작 회로 내의 제2 논리 회로에 관련된 제2 조건을 반영하여 제2 발진 신호를 생성하는 제2 임계 경로 복제본; 제1 임계 경로 복제본을 선택하기 위한 제1 임계 경로 복제본 선택 신호를 생성하여 제1 임계 경로 복제본에 전달하고, 제2 임계 경로 복제본을 선택하기 위한 제2 임계 경로 복제본 선택 신호를 생성하여 제2 임계 경로 복제본에 전달하는 모니터 제어 회로(monitor control circuit); 및 모니터 제어 회로로부터 제1 임계 경로 복제본 선택 신호 및 제2 임계 경로 복제본 선택 신호를 제공받고, 제1 발진 신호, 제2 발진 신호, 제1 임계 경로 복제본 선택 신호 및 제2 임계 경로 복제본 선택 신호에 대해 미리 정해진 논리 연산을 수행하여 동작 회로를 모니터링하기 위한 모니터링 신호를 생성하는 검출 회로(detecting circuit)를 포함한다.A semiconductor device according to an embodiment of the present invention for achieving the above technical problem is a first critical path replica generating a first oscillation signal by reflecting a first condition related to a first logic circuit in an operation circuit. ); a second critical path replica for generating a second oscillating signal reflecting a second condition related to a second logic circuit in the operational circuit; A first critical path replica selection signal for selecting a first critical path replica is generated and delivered to the first critical path replica, and a second critical path replica selection signal is generated for selecting a second critical path replica and a second critical path replica monitor control circuit forwarding to route replicas; and a first critical path replica select signal and a second critical path replica select signal from the monitor control circuit, the first oscillating signal, the second oscillating signal, the first critical path replica select signal, and the second critical path replica select signal and a detecting circuit for generating a monitoring signal for monitoring the operation circuit by performing a predetermined logical operation on the .
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.The details of other embodiments are included in the detailed description and drawings.
도 1은 본 발명의 일 실시예에 따른 반도체 시스템을 설명하기 위한 개략도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 3은 본 발명의 일 실시예에 따른 링 오실레이터를 설명하기 위한 개략도이다.
도 4는 본 발명의 일 실시예에 따른 검출 회로를 설명하기 위한 개략도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 6은 본 발명의 일 실시예에 따른 임계 경로 복제 회로를 설명하기 위한 개략도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위한 흐름도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 시스템을 설명하기 위한 개략도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 시스템을 설명하기 위한 개략도이다.
도 11은 본 발명의 일 실시예에 따른 모니터링 회로를 설명하기 위한 개략도이다.
도 12는 본 발명의 일 실시예에 따른 모니터링 회로의 검출 회로를 설명하기 위한 개략도이다.1 is a schematic diagram for explaining a semiconductor system according to an embodiment of the present invention.
2 is a schematic diagram illustrating a semiconductor device according to an embodiment of the present invention.
3 is a schematic diagram for explaining a ring oscillator according to an embodiment of the present invention.
4 is a schematic diagram for explaining a detection circuit according to an embodiment of the present invention.
5 is a schematic diagram illustrating a semiconductor device according to an embodiment of the present invention.
6 is a schematic diagram illustrating a critical path replication circuit according to an embodiment of the present invention.
7 is a flowchart illustrating an operation of a semiconductor device according to an embodiment of the present invention.
8 is a schematic diagram illustrating a semiconductor system according to an embodiment of the present invention.
9 is a schematic diagram illustrating a semiconductor device according to an embodiment of the present invention.
10 is a schematic diagram illustrating a semiconductor system according to an embodiment of the present invention.
11 is a schematic diagram for explaining a monitoring circuit according to an embodiment of the present invention.
12 is a schematic diagram for explaining a detection circuit of a monitoring circuit according to an embodiment of the present invention.
도 1은 본 발명의 일 실시예에 따른 반도체 시스템을 설명하기 위한 개략도이다.1 is a schematic diagram for explaining a semiconductor system according to an embodiment of the present invention.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 시스템은 동작 회로(1)를 포함한다. 그리고 동작 회로(1)는 복수의 논리 회로(logic circuit)(20a 내지 20d)와 클럭 생성 회로(10)를 포함한다.Referring to FIG. 1 , a semiconductor system according to an embodiment of the present invention includes an operation circuit 1 . The operation circuit 1 includes a plurality of
복수의 논리 회로(20a 내지 20d)는 동작 회로(1)에서 요구되는 임의의 기능 또는 작업을 수행하기 위한 논리 셀들을 포함할 수 있다. 예를 들어, 복수의 논리 회로(20a 내지 20d)는 복수의 트랜지스터들로 구성된 회로 소자들을 포함할 수 있다.The plurality of
본 실시예에서, 복수의 논리 회로(20a 내지 20d)는 동작 회로(1) 내에서 서로 다른 위치에 배치될 수 있다. 예를 들어, 논리 회로(20a, 20c)는 동작 회로(1)의 중심을 기준으로 좌측 영역에 배치되고, 논리 회로(20b, 20d)는 그 우측 영역에 배치될 수 있다. 또한 논리 회로(20a, 20b)는 동작 회로(1)의 중심을 기준으로 상측 영역에 배치되고, 논리 회로(20c, 20d)는 그 하측 영역에 배치될 수 있다.In this embodiment, the plurality of
클럭 생성 회로(10)는 동작 회로(1)를 구동하기 위한 클럭 신호(CLK)를 생성한다. 본 실시예에서, 클럭 생성 회로(10)는 복수의 링 오실레이터(Ring Oscillator, RO)(110a 내지 110d) 및 클럭 제어 회로(100)를 포함한다.The
복수의 링 오실레이터(110a 내지 110d)는 각각 발진 신호(oscillating signal)를 생성하여 클럭 제어 회로(100)에 제공한다. 예를 들어, 복수의 링 오실레이터(110a 내지 110d)는 홀수 개의 반전 게이트(inverting gate)들을 포함할 수 있고, 이들 반전 게이트들을 이용하여 발진 신호를 생성할 수 있다. 링 오실레이터(110a 내지 110d)의 세부적인 구조에 대해서는 도 3을 참조하여 후술하도록 한다.The plurality of
본 실시예에서, 복수의 링 오실레이터(110a 내지 110d)는 동작 회로(1) 내에서 서로 다른 위치에 배치될 수 있다. 예를 들어, 링 오실레이터(110a)는 논리 회로(20a)에 인접한 지점에 배치되고, 링 오실레이터(110b)는 논리 회로(20b)에 인접한 지점에 배치될 수 있다. 또한, 링 오실레이터(110c)는 논리 회로(20c)에 인접한 지점에 배치되고, 링 오실레이터(110d)는 논리 회로(20d)에 인접한 지점에 배치될 수 있다.In the present embodiment, the plurality of
클럭 제어 회로(100)는 각각 서로 다른 위치에 배치된 복수의 링 오실레이터(110a 내지 110d)로부터 발진 신호를 제공받는다. 그리고 이들 발진 신호에 미리 정해진 논리 연산을 수행하여 동작 회로(1)의 전역 편차 및 지역별 편차를 반영한 클럭 신호(CLK)를 생성한다. 클럭 제어 회로(100)로부터 생성된 클럭 신호(CLK)는 복수의 논리 회로(20a 내지 20d)를 구동할 수 있다.The
이하 도 2에서 클럭 제어 회로(100)의 동작을 더욱 구체적으로 설명하도록 한다.Hereinafter, the operation of the
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.2 is a schematic diagram illustrating a semiconductor device according to an embodiment of the present invention.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치인 클럭 생성 회로(10)는 도 1에서 설명한 복수의 링 오실레이터(110a, 110b) 및 클럭 제어 회로(100)를 포함한다. 본 실시예에서는 설명의 편의를 위해 링 오실레이터(110a, 110b)를 2 개 언급하고 있으나, 본 발명의 범위는 이에 제한되지 않는다.Referring to FIG. 2 , a
도 1에서 설명한 바와 같이, 복수의 링 오실레이터(110a, 110b)는 동작 회로(1)의 서로 다른 지점에 배치되어 있다. 도 1을 함께 참조하면, 제1 링 오실레이터(110a)는 동작 회로(1) 내의 제1 논리 회로(20a)에 인접한 제1 지점에 배치되어 제1 발진 신호(RO_OUT1)를 생성한다. 또한, 제2 링 오실레이터(110b)는 동작 회로(1) 내의 제2 논리 회로(20b)에 인접하되 제1 지점과 다른 제2 지점에 배치되어 제2 발진 신호(RO_OUT2)를 생성한다.As described with reference to FIG. 1 , the plurality of
클럭 제어 회로(100)는 검출 회로(detecting circuit)(120), 교정 회로(calibration circuit)(130) 및 임계 경로 복제 회로(Critical Path Replica circuit)(140)를 포함할 수 있다.The
검출 회로(120)는 제1 링 오실레이터(110a)로부터 출력된 제1 발진 신호(RO_OUT1) 및 제2 링 오실레이터(110b)로부터 출력된 제2 발진 신호(RO_OUT2)에 기초하여, 지역별 편차(local variation)를 반영한 제1 클럭 신호(CLK0)를 생성한다.The
여기서, 지역별 편차는 예컨대 동일한 공정 조건 하에서 생산되는 반도체 회로라 하더라도, 해당 반도체 회로 내의 위치에 따라 다르게 나타나는 편차를 말한다. 예를 들어, 반도체 회로 내의 제1 지점의 온도와 제2 지점의 온도가 크게 차이나는 경우 제1 지점에 위치한 논리 회로와 제2 지점에 위치한 논리 회로의 성능 및 특성은 서로 다를 수 있다. 또 다른 예로, 반도체 회로 내에서 순간적으로 전압 강하가 발생한 지점에 위치한 논리 회로는 다른 지점에 위치한 논리 회로와 성능 및 특성이 서로 다를 수 있다.Here, the regional deviation refers to, for example, a deviation that appears differently depending on a location in the semiconductor circuit, even for a semiconductor circuit produced under the same process condition. For example, when the temperature of the first point and the temperature of the second point in the semiconductor circuit are significantly different, the performance and characteristics of the logic circuit positioned at the first point and the logic circuit positioned at the second point may be different from each other. As another example, a logic circuit located at a point where a voltage drop occurs instantaneously in a semiconductor circuit may have different performance and characteristics from a logic circuit located at another point.
구체적으로, 검출 회로(120)는 제1 발진 신호(RO_OUT1) 및 제2 발진 신호(RO_OUT2)에 대해 미리 정해진 논리 연산을 수행하여 제1 클럭 신호(CLK0)를 생성할 수 있다.Specifically, the
예를 들어, 검출 회로(120)는 제1 동작 모드에서 제1 발진 신호(RO_OUT1) 및 제2 발진 신호(RO_OUT2) 중에서 가장 느린 트랜지션(transition)을 추적할 수 있다.For example, the
한편, 예를 들어, 검출 회로(120)는 제2 동작 모드에서 제1 발진 신호(RO_OUT1) 및 제2 발진 신호(RO_OUT2) 중 어느 하나의 트랜지션만을 출력할 수 있다.Meanwhile, for example, the
교정 회로(130)는, 검출 회로(120)부터 제1 클럭 신호(CLK0)를 제공받고, 제1 클럭 신호(CLK0)에 PVT(production process parameter, supply voltage, temperature)에 따른 전역 편차를 반영하여 동작 회로(1)를 구동하기 위한 제2 클럭 신호(CLK)를 생성한다.The
여기서, 전역 편차는 생산 공정 파라미터(production process parameter), 공급 전압(supply voltage) 및 온도(temperature)에 따라 반도체 회로 상에 발생되는 편차를 말한다. 예를 들어, 반도체 회로에 제공되는 공급 전압이 증가하면 해당 반도체 회로의 동작 주파수 역시 증가하는 것이 일반적이다. 이와 같은 반도체 회로의 성능과 특성의 변화는 PVT에 큰 영향을 받는다.Here, the global deviation refers to a deviation generated in a semiconductor circuit according to a production process parameter, a supply voltage, and a temperature. For example, when a supply voltage provided to a semiconductor circuit increases, it is common that the operating frequency of the semiconductor circuit also increases. Such changes in performance and characteristics of semiconductor circuits are greatly affected by PVT.
구체적으로, 교정 회로(130)는, 제1 링 오실레이터(110a) 및 제2 링 오실레이터(110b) 각각에 대한 딜레이 제어(delay control)를 수행함으로써 동작 회로(1)를 구동하기 위한 제2 클럭 신호(CLK)를 생성할 수 있다. 여기서 딜레이 제어란, 지역별 편차를 반영한 제1 클럭 신호(CLK0)의 딜레이를 동작 회로(1) 환경에 부합하도록 매칭(matching)하는 작업을 말한다. 이를 위해, 교정 회로(130)는 딜레이 제어 신호(DC)를 제1 링 오실레이터(110a) 및 제2 링 오실레이터(110b)에 제공할 수 있다.Specifically, the
한편, 교정 회로(130)는 제1 링 오실레이터(110a) 및 상기 제2 링 오실레이터(110b) 중 하나만을 인에이블(enable)하기 위한 인에이블 신호(EN)를 제1 링 오실레이터(110a) 및 제2 링 오실레이터(110b)에 제공할 수 있다.Meanwhile, the
나아가, 교정 회로(130)는 검출 회로(120)에 링 오실레이터 선택 신호(RO_SEL)를 제공하여, 제2 동작 모드로 동작하는 검출 회로(120)부터 인에이블 신호(EN)에 의해 인에이블된 링 오실레이터의 출력을 전달받을 수 있다.Furthermore, the
임계 경로 복제 회로(140)는 검출 회로(120)로부터 제1 클럭 신호(CLK0)를 제공받고, 미리 정해진 복수의 임계 경로(critical path)에 대해 제1 클럭 신호(CLK0)가 타이밍 에러(timing error)를 발생시키는지 여부를 검사한다.The critical
임계 경로 복제 회로(140)는 미리 정해진 복수의 임계 경로 복제본(Critical Path Replica, CPR)을 이용하여 제1 클럭 신호(CLK0)의 타이밍 에러 여부 판단을 하는데, 각각의 임계 경로 복제본은 동작 회로(1)의 PVT 조건에 따른 임계 경로를 그대로 차용한 복제 회로에 해당한다.The critical
임계 경로 복제 회로(140)는, 교정 회로(130)로부터 제공 받은 제어 신호(CTL)에 따라 테스트 펄스(test pulse)를 복수의 임계 경로 복제본에 인가하여 제1 클럭 신호(CLK0)의 타이밍 에러 여부에 대한 판단을 수행한 후, 그 판단 결과 신호(TES_OUT)를 교정 회로(130)에 전달한다.The critical
도 3은 본 발명의 일 실시예에 따른 링 오실레이터를 설명하기 위한 개략도이다.3 is a schematic diagram for explaining a ring oscillator according to an embodiment of the present invention.
도 3을 참조하면, 본 발명의 일 실시예에 따른 링 오실레이터(110)는 다음과 같이 구현될 수 있으나, 이는 일례에 불과하며 본 발명의 범위가 이에 제한되는 것은 아니다.Referring to FIG. 3 , the
링 오실레이터(110)는 기본 발진 주기 조정부(112), 제1 발진 주기 조정부(114) 및 제2 발진 주기 조정부(116)를 포함할 수 있다.The
기본 발진 주기 조정부(112)는 복수의 반전 게이트(112)를 포함할 수 있다. 기본 발진 주기 조정부(112)는 복수의 반전 게이트(112)를 이용하여 입력 신호(RO_IN)로부터 발진 신호를 생성한 후 이를 제1 발진 주기 조정부(114)에 전달한다.The basic
본 실시예에서, 링 오실레이터(110)의 입력 신호(RO_IN)는 검출 회로(120)에서 생성된 제1 클럭 신호(CLK0)가 피드백 입력되는 신호일 수 있다. 도 2를 함께 참조하면, 검출 회로(120)가 제1 동작 모드에서 제1 발진 신호(RO_OUT1) 및 제2 발진 신호(RO_OUT2) 중에서 가장 느린 트랜지션(transition)을 추적한 후 생성된 제1 클럭 신호(CLK0)를 링 오실레이터(110a, 110b)에 피드백 입력함으로써 제1 클럭 신호(CLK0)가 지역별 편차를 반영하도록 할 수 있다.In the present embodiment, the input signal RO_IN of the
제1 발진 주기 조정부(114)는 복수의 반전 게이트(1142) 및 멀티플렉서(MUX)(1144)를 포함할 수 있다.The first
제1 발진 주기 조정부(114)는 기본 발진 주기 조정부(112)로부터 전달 받은 발진 신호의 발진 주기(oscillation period)를 제1 단위로 조정할 수 있다. 즉, 제1 발진 주기 조정부(114)는 기본 발진 주기 조정부(112)로부터 전달 받은 발진 신호의 딜레이를 제1 단위로 제어할 수 있다.The first
이를 위해 제1 발진 주기 조정부(114)는 교정 회로(130)로부터 딜레이 제어 신호(DC)를 수신할 수 있다. 딜레이 제어 신호(DC)는 멀티플렉서(1144)를 통해 제1 발진 주기 조정부(114)를 제어하여 제1 단위로 발진 주기를 조정할 수 있다.To this end, the first
이후 제1 발진 주기 조정부(114)는 제1 단위로 발진 주기가 조정된 발진 신호를 제2 발진 주기 조정부(116)에 전달한다.Thereafter, the first
제2 발진 주기 조정부(116)는 복수의 반전 게이트(1162) 및 멀티플렉서(MUX)(1164)를 포함할 수 있다.The second
제2 발진 주기 조정부(116)는 제1 발진 주기 조정부(114)로부터 전달 받은 발진 신호의 발진 주기를 제1 단위보다 작은 제2 단위로 조정할 수 있다. 즉, 제2 발진 주기 조정부(116)는 제1 발진 주기 조정부(114)로부터 전달 받은 발진 신호의 딜레이를 제2 단위로 제어할 수 있다.The second
이를 위해 제2 발진 주기 조정부(116)는 교정 회로(130)로부터 딜레이 제어 신호(DC)를 수신할 수 있다. 딜레이 제어 신호(DC)는 멀티플렉서(1164)를 통해 제2 발진 주기 조정부(116)를 제어하여 제2 단위로 발진 주기를 조정할 수 있다.To this end, the second
이후 제2 발진 주기 조정부(116)는 제2 단위로 발진 주기가 조정된 발진 신호를 인에이블 설정부(116)에 전달한다.Thereafter, the second
인에이블 설정부(116)는 교정 회로(130)로부터 수신한 인에이블 신호(EN)에 따라, 기본 발진 주기 조정부(112), 제1 발진 주기 조정부(114) 및 제2 발진 주기 조정부(116)를 거친 발진 신호의 출력을 인에이블하거나 디스에이블(disable)할 수 있다.The enable
이후 인에이블 설정부(116)에서 출력된 출력 신호(RO_OUT)는 검출 회로(120)에 전달될 수 있다.Thereafter, the output signal RO_OUT output from the enable setting
이와 같이, 링 오실레이터(110)는 발진 주기를 조정할 수 있는 조정 가능한 링 오실레이터(adjustable ring oscillator)로 구현될 수 있다.As such, the
도 1을 함께 참조하면, 본 발명은 동작 회로(1)의 지역별 편차를 반영한 클럭 신호를 생성하기 위해, 동작 회로(1)의 여러 지점에 복수의 링 오실레이터(110a 내지 110d)를 배치하는데, 해당 지점마다 각각의 논리 회로(20a 내지 20d)가 각각 동작하기 위한 클럭 신호의 주기는 다를 수 있다. 이를 고려하기 위해 복수의 링 오실레이터(110a 내지 110d)를 조정 가능한 링 오실레이터로 구현하여 각 지점에 적합하도록 딜레이 제어를 할 수 있다.1 , the present invention arranges a plurality of
한편, 본 발명의 몇몇의 실시예에서, 링 오실레이터(110)의 제1 발진 주기 조정부(114)의 복수의 반전 게이트(1142)는 제2 발진 주기 조정부(116)의 복수의 반전 게이트(1162)와 서로 동일한 타입의 논리 게이트를 사용하여 구현될 수도 있고, 서로 다른 타입의 논리 게이트를 사용하여 구현될 수도 있다.Meanwhile, in some embodiments of the present invention, the plurality of inverting
예를 들어, 링 오실레이터(110)의 제1 발진 주기 조정부(114)의 복수의 반전 게이트(1142)는 제1 타입 논리 게이트, 예컨대 NAND 논리 게이트를 이용하여 구현되고, 링 오실레이터(110)의 제2 발진 주기 조정부(116)의 복수의 반전 게이트(1162)는 제2 타입 논리 게이트, 예컨대 INV 논리 게이트를 이용하여 구현될 수 있다.For example, the plurality of inverting
한편, 본 발명의 몇몇의 실시예에서, 복수의 링 오실레이터(110a 내지 110d)는 서로 동일한 타입의 논리 셀들로 구현될 수도 있고, 서로 다른 타입의 논리 셀들로 구현될 수도 있다.Meanwhile, in some embodiments of the present invention, the plurality of
도 4는 본 발명의 일 실시예에 따른 검출 회로를 설명하기 위한 개략도이다.4 is a schematic diagram for explaining a detection circuit according to an embodiment of the present invention.
도 4를 참조하면, 본 발명의 일 실시예에 따른 검출 회로(120)는 다음과 같이 구현될 수 있으나, 이는 일례에 불과하며 본 발명의 범위가 이에 제한되는 것은 아니다.Referring to FIG. 4 , the
검출 회로(120)는 제1 논리 게이트(121), 제2 논리 게이트(122), 제3 논리 게이트(124) 및 제4 논리 게이트(125)를 포함할 수 있다.The
제1 논리 게이트(121)는 복수의 입력 신호에 대해 제1 논리 연산, 예컨대 AND 논리 연산을 수행하는 다중 입력 AND 논리 게이트일 수 있다. 제1 논리 게이트(121)는 제1 발진 신호(RO_OUT1) 및 제2 발진 신호(RO_OUT2)에 대해 제1 논리 연산을 수행하여 그 결과 신호를 제3 논리 게이트(124)에 전달한다.The
제2 논리 게이트(122)는 복수의 입력 신호에 대해 제2 논리 연산, 예컨대 OR 논리 연산을 수행하는 다중 입력 OR 논리 게이트일 수 있다. 제2 논리 게이트(122)는 제1 발진 신호(RO_OUT1) 및 제2 발진 신호(RO_OUT2)에 대해 제2 논리 연산을 수행하여 그 결과 신호를 제4 논리 게이트(125)에 전달한다.The
제3 논리 게이트(124)는 2 개의 입력 신호에 대해 제3 논리 연산, 예컨대 OR 논리 연산을 수행하는 OR 논리 게이트일 수 있다. 제3 논리 게이트(124)는 제1 논리 게이트(121)의 출력 신호 및 제4 논리 게이트(125)의 출력 신호에 대해 제3 논리 연산을 수행하여 그 결과 신호를 제1 클럭 신호(CLK0)로서 출력한다.The
제4 논리 게이트(125)는 복수의 입력 신호에 대해 제4 논리 연산, 예컨대 AND 논리 연산을 수행하는 다중 입력 AND 논리 게이트일 수 있다. 제4 논리 게이트(125)는 제2 논리 게이트(122)의 출력 신호, 링 오실레이터 선택 신호(RO_SEL)에 대한 반전 신호 및 제3 논리 게이트(124)의 출력 신호에 대해 제4 논리 연산(AND)을 수행하여 그 결과 신호를 제3 논리 게이트(124)에 전달한다.The
여기서 링 오실레이터 선택 신호(RO_SEL)는, 검출 회로(120)부터 인에이블 신호(EN)에 의해 인에이블된 링 오실레이터의 출력을 전달받기 위해 교정 회로(130)가 검출 회로(120)에 제공하는 신호를 말한다.Here, the ring oscillator selection signal RO_SEL is a signal provided by the
도 2를 함께 참조하면, 선택 신호(RO_SEL)가 제1 값, 예컨대 '0'인 경우, 검출 회로(120)는 제1 동작 모드에서 제1 발진 신호(RO_OUT1) 및 제2 발진 신호(RO_OUT2) 중에서 가장 느린 트랜지션을 추적하여 그 결과 신호를 제1 클럭 신호(CLK0)로서 출력할 수 있다.2 , when the selection signal RO_SEL is a first value, for example, '0', the
이에 따라, 제1 클럭 신호(CLK0)는 동작 회로(1)의 지역별 편차를 반영할 수 있다. 구체적으로, 제1 클럭 신호(CLK0)는 제1 발진 신호(RO_OUT1)를 이용하여 상기 제1 논리 회로(20a)에 대한 제1 동작 환경을 반영하고, 제2 발진 신호(RO_OUT2)를 이용하여 상기 제2 논리 회로(20b)에 대한 동작 환경을 반영할 수 있다.Accordingly, the first clock signal CLK0 may reflect regional variations of the operation circuit 1 . Specifically, the first clock signal CLK0 reflects the first operating environment of the
한편, 선택 신호(RO_SEL)가 제2 값, 예컨대 '1'인 경우, 검출 회로(120)는 제2 동작 모드에서 제1 발진 신호(RO_OUT1) 및 제2 발진 신호(RO_OUT2) 중 교정 회로(130)의 인이에블 신호(EN)에 의해 인에이블 된 링 오실레이터로부터 출력된 발진 신호의 트랜지션만을 출력할 수 있다.Meanwhile, when the selection signal RO_SEL is a second value, for example, '1', the
구체적으로, 교정 회로(130)는 인에이블 신호(EN)을 이용하여 제1 링 오실레이터(110a)를 인에이블하고 제2 링 오실레이터(110b)를 디스에이블할 수 있다. 더불어 교정 회로(130)는 딜레이 제어 신호(DC)를 이용하여 인에이블된 링 제1 오실레이터(110a)의 딜레이 제어를 수행할 수 있다.Specifically, the
제2 동작 모드로 동작하는 검출 회로(120)는 인에이블되고 딜레이 제어된 제1 오실레이터(110a)의 트랜지션을 제1 클럭 신호(CLK0)로서 출력할 수 있다.The
다음으로, 교정 회로(130)는 인에이블 신호(EN)을 이용하여 제2 링 오실레이터(110b)를 인에이블하고 제1 링 오실레이터(110a)를 디스에이블할 수 있다. 더불어 교정 회로(130)는 딜레이 제어 신호(DC)를 이용하여 인에이블된 제2 링 오실레이터(110b)의 딜레이 제어를 수행할 수 있다.Next, the
제2 동작 모드로 동작하는 검출 회로(120)는 인에이블되고 딜레이 제어된 제2 오실레이터(110b)의 트랜지션을 제1 클럭 신호(CLK0)로서 출력할 수 있다.The
이에 따라, 제1 클럭 신호(CLK0)는 동작 회로(1)의 PVT에 따른 전역 편차를 반영할 수 있다.Accordingly, the first clock signal CLK0 may reflect the global deviation according to the PVT of the operation circuit 1 .
한편, 본 발명의 몇몇의 실시예에서, 교정 회로(130)는 딜레이 제어를 통해, 지역별 편차를 반영한 제1 클럭 신호(CLK0)의 딜레이를 동작 회로(1) 환경에 부합하도록 매칭한 후, 제1 클럭 신호(CLK0)에 마진(margin)을 추가적으로 설정할 수도 있다.On the other hand, in some embodiments of the present invention, the
도 5는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.5 is a schematic diagram illustrating a semiconductor device according to an embodiment of the present invention.
도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치인 클럭 생성 회로(10)는 룩업 테이블부(Look Up Table, LUT)(150)를 더 포함할 수 있다.Referring to FIG. 5 , the
룩업 테이블부(150)는 교정 회로(130)와 전기적으로 접속되어 데이터를 주고 받을 수 있다. 구체적으로, 룩업 테이블부(150)는 하나 이상의 PVT 조건에 따른 딜레이 설정에 관한 데이터를 미리 저장하고 있을 수 있다.The
교정 회로(130)는 룩업 테이블(150)로부터 미리 저장된 데이터를 제공받고, 이를 기초로 제1 링 오실레이터(110a) 및 제2 링 오실레이터(110b) 각각에 대해 딜레이 제어를 수행할 수 있다.The
본 실시예에서, 룩업 테이블(150)은 DRAM(Dynamic Random Access Memory)를 비롯한 휘발성 메모리에 구현될 수도 있고, 플래시 메모리를 비롯한 비휘발성 메모리에 구현될 수도 있다.In the present embodiment, the lookup table 150 may be implemented in a volatile memory including a dynamic random access memory (DRAM) or a non-volatile memory including a flash memory.
도 6은 본 발명의 일 실시예에 따른 임계 경로 복제 회로를 설명하기 위한 개략도이다.6 is a schematic diagram illustrating a critical path replication circuit according to an embodiment of the present invention.
도 6을 참조하면, 본 발명의 일 실시예에 따른 임계 경로 복제 회로(140)는 테스트 펄스 런칭 회로(Test Pulse Launching circuit, TPL circuit)(144), 임계 경로 복제 회로부(142) 및 타이밍 에러 검출 회로(Timing Error Statistics circuit, TES circuit)(146)를 포함할 수 있다. 또한, 임계 경로 복제 회로(140)는 검출 회로(120)를 통해 제공 받은 제1 클럭 신호(CLK0)에 따라 테스트 펄스의 진행을 제어하는 제1 래치부(148a) 및 제2 래치부(148b)를 더 포함할 수 있다.Referring to FIG. 6 , the critical
테스트 펄스 런칭 회로(144)는 제1 클럭 신호(CLK0)의 타이밍 에러 여부에 대한 검사를 수행하기 위한 테스트 펄스를 생성한다.The test
구체적으로, 테스트 펄스 런칭 회로(144)는 교정 회로(130)로부터 제공 받은 제어 신호(CTL)에 따라 테스트 펄스를 생성하여 제1 래치부(148a)에 전달한다. 그러면 테스트 펄스는 제1 클럭 신호(CLK0)에 따라 동기화되는 제1 래치부(148a)를 통해 임계 경로 복제 회로부(142)에 인가된다.Specifically, the test
임계 경로 복제 회로부(142)는 복수의 임계 경로 복제본(142a 내지 142c)을 포함한다. 여기서 임계 경로 복제본(142a 내지 142c)은 동작 회로(1)의 PVT 조건에 따른 임계 경로를 그대로 차용한 복제 회로에 해당한다.The critical
구체적으로 제1 임계 경로 복제본(142a)은 미리 정해진 제1 조건, 즉 제1 PVT 조건을 반영할 수 있다. 예를 들어, 제1 임계 경로 복제본(142a)은 제1 코너(corner)에서 추출된 임계 경로를 차용한 복제 회로일 수 있다.Specifically, the first
한편, 제2 임계 경로 복제본(142b)은 미리 정해진 제2 조건, 즉 제2 PVT 조건을 반영할 수 있다. 예를 들어, 제2 임계 경로 복제본(142b)은 제2 코너 및 제3 코너에서 추출된 임계 경로를 차용한 복제 회로일 수 있다.Meanwhile, the second
본 발명의 몇몇의 실시예에서, 복수의 임계 경로 복제본(142a 내지 142c)의 개수는 모든 코너에 대해 추출된 임계 경로의 개수보다 적은 개수로 정해지도록 최적화될 수 있다. 예를 들어, 복수의 임계 경로 복제본(142a 내지 142c)은 코너 별로 추출된 임계 경로들 중 타이밍 사인오프(timimg signoff) 조건을 만족할 수 있는 경로들을 추가적으로 필터링한 결과만을 포함할 수 있다.In some embodiments of the present invention, the number of multiple
임계 경로 복제 회로부(142)는 테스트 펄스를 복수의 임계 경로 복제본(142a 내지 142c)에 인가한 후, 그 결과 신호를 제1 클럭 신호(CLK0)에 따라 동기화되는 제2 래치부(148b)를 통해 타이밍 에러 검출 회로(146)에 전달한다.The critical path
타이밍 에러 검출 회로(146)는 제2 래치부(148b)를 통해 수신한 결과 신호로부터 동작 회로(1) 상의 여러 임계 경로에 대해 제1 클럭 신호(CLK0)가 타이밍 에러를 발생시키는지 여부를 판단한 후, 그 판단 결과 신호(TES_OUT)를 교정 회로(130)에 전달한다.The timing
예를 들어, 임계 경로 복제 회로(140)는 테스트 펄스 런칭 회로(144) 타이밍 에러를 판단하기 위해 예컨대 '0'에서 '1'로 트랜지션하는 테스트 펄스를 발생시키고, 타이밍 에러 검출 회로(146)에서 캡처된 값이 '0'인지 확인하되 '0'이 아닌 경우 타이밍 에러로 판단하는 방식으로 구현될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.For example, the critical
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위한 흐름도이다.7 is a flowchart illustrating an operation of a semiconductor device according to an embodiment of the present invention.
도 7을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치인 클럭 생성 회로(10)는 먼저 제1 발진 신호(RO_OUT1) 및 제2 발진 신호(RO_OUT2) 중에서 가장 느린 트랜지션을 추적하여 지역별 편차가 반영된 제1 클럭 신호(CLK0)를 출력할 수 있다.Referring to FIG. 7 , the
다음으로 교정 회로(130)는 인에이블 신호(EN)을 이용하여 복수의 링 오실레이터(110a 내지 110d) 중 하나를 선택(S703)한다. 그리고 검출 회로(120)는 상기 선택된 링 오실레이터를 이용하여 제1 클럭 신호(CLK0)를 생성(S705)한다.Next, the
이후 교정 회로(130)는 임계 경로 복제 회로(140)의 임계 경로 복제본(142)을 이용하여 제1 클럭 신호(CLK0)의 타이밍 에러 여부를 판단(S707)한다.Thereafter, the
타이밍 에러로 판단된 경우(S707, Y), 교정 회로(130)는 딜레이 제어 신호(DC)를 이용하여 선택된 링 오실레이터의 딜레이를 제어(S709)한 후, 다시 단계(S705)를 수행한다.When it is determined as a timing error (S707, Y), the
타이밍 에러로 판단되지 않은 경우(S707, N), 교정 회로(130)는 다른 링 오실레이터들에 대한 딜레이 제어 작업이 모두 완료되었는지 여부를 판단(S711)한다.If it is not determined as a timing error ( S707 , N ), the
모두 완료된 경우(S711, Y), 교정 회로(130)는 복수의 링 오실레이터(110a 내지 110d)를 이용하여 제2 클럭 신호(CLK)를 생성한다.When all of them are completed (S711 and Y), the
모두 완료되지 않은 경우(S711, N), 교정 회로(130)는 다른 링 오실레이터를 선택하도록 인덱스를 증가시킨 후 단계(S703)를 수행하여, 인에이블 신호(EN)을 이용하여 복수의 링 오실레이터(110a 내지 110d) 중 다른 하나를 선택하여 후속된 단계들을 처리한다.If all of them are not completed (S711, N), the
도 8은 본 발명의 일 실시예에 따른 반도체 시스템을 설명하기 위한 개략도이다.8 is a schematic diagram illustrating a semiconductor system according to an embodiment of the present invention.
도 8을 참조하면, 본 발명의 일 실시예에 따른 반도체 시스템은 동작 회로(2)를 포함한다. 그리고 동작 회로(2)는 복수의 논리 회로(20a 내지 20d), 클럭 생성 회로(10) 및 PLL((Phase-Locked Loop)(30)을 포함한다.Referring to FIG. 8 , a semiconductor system according to an exemplary embodiment includes an
복수의 논리 회로(20a 내지 20d) 및 클럭 생성 회로(10)에 대한 설명은 도 1의 동작 회로(1)에 대한 설명을 참조할 수 있다. 도 1과 관련된 설명에서와 같이, 복수의 논리 회로(20a 내지 20d)는 동작 회로(2) 내에서 서로 다른 위치에 배치될 수 있으며, 복수의 링 오실레이터(110a 내지 110d) 역시 동작 회로(2) 내에서 서로 다른 위치에 배치될 수 있다.The description of the plurality of
PLL(30)은 클럭 생성 회로(10)의 클럭 제어 회로(102)에 PLL 클럭 신호(PLL_CLK)를 제공할 수 있다.The
클럭 제어 회로(102)는 각각 서로 다른 위치에 배치된 복수의 링 오실레이터(110a 내지 110d)로부터 발진 신호를 제공받음과 동시에 PLL(30)로부터 PLL 클럭 신호(PLL_CLK)를 제공받을 수 있다.The
클럭 제어 회로(102)는 동작 회로(2)의 동작 환경에 따라 복수의 링 오실레이터(110a 내지 110d)로부터 제공받은 발진 신호와, PLL(30)로부터 제공받은 PLL 클럭 신호(PLL_CLK)를 적절히 스위칭하여 동작 회로(2)를 구동하는 클럭 신호(CLK)를 생성할 수 있다.The
다음 도 9에서 클럭 제어 회로(102)의 동작을 더욱 구체적으로 설명하도록 한다.Next, the operation of the
도 9는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.9 is a schematic diagram illustrating a semiconductor device according to an embodiment of the present invention.
도 9를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치인 클럭 생성 회로(10)는 도 8에서 설명한 복수의 링 오실레이터(110a, 110b), PLL(30) 및 클럭 제어 회로(102)를 포함한다. 본 실시예에서는 설명의 편의를 위해 링 오실레이터(110a, 110b)를 2 개 언급하고 있으나, 본 발명의 범위는 이에 제한되지 않는다.Referring to FIG. 9 , the
도 8에서 설명한 바와 같이, 복수의 링 오실레이터(110a, 110b)는 동작 회로(2)의 서로 다른 지점에 배치되어 있다. 도 8을 함께 참조하면, 제1 링 오실레이터(110a)는 동작 회로(2) 내의 제1 논리 회로(20a)에 인접한 제1 지점에 배치되어 제1 발진 신호(RO_OUT1)를 생성한다. 또한, 제2 링 오실레이터(110b)는 동작 회로(2) 내의 제2 논리 회로(20b)에 인접하되 제1 지점과 다른 제2 지점에 배치되어 제2 발진 신호(RO_OUT2)를 생성한다. 이에 따라 제1 발진 신호(RO_OUT1)는 제1 논리 회로(20a)에 대한 제1 동작 환경을 반영하고, 제2 발진 신호(RO_OUT2)는 제2 논리 회로(20b)에 대한 동작 환경을 반영한다.As described with reference to FIG. 8 , the plurality of
한편, PLL(30)은 동작 회로(2)에서 배치된 지점에 무관하게 미리 설정된 일정한 주파수의 발진 신호인 PLL 클럭 신호(PLL_CLK)를 생성한다.Meanwhile, the
클럭 제어 회로(102)는 검출 회로(120)를 포함한다. 검출 회로(120)는 제1 링 오실레이터(110a)로부터 출력된 제1 발진 신호(RO_OUT1) 및 제2 링 오실레이터(110b)로부터 출력된 제2 발진 신호(RO_OUT2)에 기초하여, 지역별 편차를 반영한 클럭 신호(CLK)를 생성하거나, PLL 클럭 신호(PLL_CLK)에 기초하여 지역별 편차와 무관한 클럭 신호(CLK)를 생성할 수 있다.The
예를 들어, 동작 회로(2)가 PLL 클럭 신호(PLL_CLK)에 기초한 클럭 신호(CLK)에 의해 구동되던 중, 제1 논리 회로(20a)에 전압 강하가 발생된 경우, 이와 같은 지역적 편차를 고려하기 위해 검출 회로(120)는 제1 링 오실레이터(110a)로부터 출력된 제1 발진 신호(RO_OUT1)에 기초한 클럭 신호(CLK)를 생성할 수 있다.For example, when a voltage drop occurs in the
이를 위해, 검출 회로(120)는 제1 발진 신호(RO_OUT1), 제2 발진 신호(RO_OUT2) 및 PLL 클럭 신호(PLL_CLK) 중에서 가장 느린 트랜지션을 추적할 수 있다.To this end, the
본 실시예에서, 검출 회로(120)에서 생성된 클럭 신호(CLK)는 제1 링 오실레이터(110a) 및 제2 링 오실레이터(110b)에 피드백 입력될 수 있다.In the present embodiment, the clock signal CLK generated by the
한편, 본 발명의 몇몇의 실시예에서, 검출 회로(120)는 제1 발진 신호(RO_OUT1), 제2 발진 신호(RO_OUT2) 및 PLL 클럭 신호(PLL_CLK)에 대해 미리 정해진 논리 연산을 수행하여 클럭 신호(CLK)를 생성할 수 있다.Meanwhile, in some embodiments of the present invention, the
예를 들어, 검출 회로(120)는 제1 논리 게이트(121), 제2 논리 게이트(122), 제3 논리 게이트(124) 및 제4 논리 게이트(125)를 포함할 수 있다.For example, the
제1 논리 게이트(121)는 복수의 입력 신호에 대해 제1 논리 연산, 예컨대 AND 논리 연산을 수행하는 다중 입력 AND 논리 게이트일 수 있다. 제1 논리 게이트(121)는 제1 발진 신호(RO_OUT1), 제2 발진 신호(RO_OUT2) 및 PLL 클럭 신호(PLL_CLK)에 대해 제1 논리 연산을 수행하여 그 결과 신호를 제3 논리 게이트(124)에 전달한다.The
제2 논리 게이트(122)는 복수의 입력 신호에 대해 제2 논리 연산, 예컨대 OR 논리 연산을 수행하는 다중 입력 OR 논리 게이트일 수 있다. 제2 논리 게이트(122)는 제1 발진 신호(RO_OUT1), 제2 발진 신호(RO_OUT2) 및 PLL 클럭 신호(PLL_CLK)에 대해 제2 논리 연산을 수행하여 그 결과 신호를 제4 논리 게이트(125)에 전달한다.The
제3 논리 게이트(124)는 2 개의 입력 신호에 대해 제3 논리 연산, 예컨대 OR 논리 연산을 수행하는 OR 논리 게이트일 수 있다. 제3 논리 게이트(124)는 제1 논리 게이트(121)의 출력 신호 및 제4 논리 게이트(125)의 출력 신호에 대해 제3 논리 연산을 수행하여 그 결과 신호를 클럭 신호(CLK)로서 출력한다.The
제4 논리 게이트(125)는 2 개의 입력 신호에 대해 제4 논리 연산, 예컨대 AND 논리 연산을 수행하는 AND 논리 게이트일 수 있다. 제4 논리 게이트(125)는 제2 논리 게이트(122)의 출력 신호 및 제3 논리 게이트(124)의 출력 신호에 대해 제4 논리 연산(AND)을 수행하여 그 결과 신호를 제3 논리 게이트(124)에 전달한다.The
도 10은 본 발명의 일 실시예에 따른 반도체 시스템을 설명하기 위한 개략도이다.10 is a schematic diagram illustrating a semiconductor system according to an embodiment of the present invention.
도 10을 참조하면, 일 실시예에 따른 반도체 시스템은 동작 회로(3)를 포함한다. 그리고 동작 회로(3)는 복수의 논리 회로(20a 내지 20d), 클럭 생성 회로(10) 및 모니터링 회로(40)을 포함한다.Referring to FIG. 10 , a semiconductor system according to an exemplary embodiment includes an
모니터링 회로(40)는 PVT에 따른 전역 편차 및 지역별 편차에 따른 동작 회로(3)의 실제 성능을 모니터링하기 위한 회로이다. 모니터링 회로(40)을 이용하여 동작 회로(3)를 모니터링함으로써, 다양한 조건 하에서 동작 회로(3)가 동작하기 위한 최소 조건을 추적할 수 있고, 나아가 동작 회로(3)에 제공되는 공급 전압이나 클럭 신호의 주파수를 조절하는 것을 용이하게 할 수 있다.The
다음 도 11에서 모니터링 회로(40)의 동작을 더욱 구체적으로 설명하도록 한다.Next, the operation of the
도 11은 본 발명의 일 실시예에 따른 모니터링 회로를 설명하기 위한 개략도이다.11 is a schematic diagram for explaining a monitoring circuit according to an embodiment of the present invention.
도 11을 참조하면, 참조하면, 본 발명의 일 실시예에 따른 반도체 장치인 모니터링 회로(40)는 모니터 제어 회로(400), 검출 회로(410) 및 카운터(420)를 포함할 수 있다.Referring to FIG. 11 , a
한편, 모니터링 회로(40)는 도 6과 관련하여 앞서 설명한 복수의 임계 경로 복제본(142a, 142b)을 이용할 수 있다. 여기서 임계 경로 복제본(142a 내지 142c)은 동작 회로(3)의 PVT 조건에 따른 임계 경로를 그대로 차용한 복제 회로에 해당한다. 본 실시예에서는 설명의 편의를 위해 임계 경로 복제본(142a, 142b)을 2 개 언급하고 있으나, 본 발명의 범위는 이에 제한되지 않는다.Meanwhile, the
도 6에서도 설명한 바와 같이, 제1 임계 경로 복제본(142a)은 미리 정해진 제1 조건, 즉 제1 PVT 조건을 반영할 수 있다. 예를 들어, 제1 임계 경로 복제본(142a)은 제1 코너에서 추출된 임계 경로를 차용한 복제 회로일 수 있다.As also described in FIG. 6 , the first
한편, 제2 임계 경로 복제본(142b)은 미리 정해진 제2 조건, 즉 제2 PVT 조건을 반영할 수 있다. 예를 들어, 제2 임계 경로 복제본(142b)은 제2 코너 및 제3 코너에서 추출된 임계 경로를 차용한 복제 회로일 수 있다.Meanwhile, the second
본 발명의 몇몇의 실시예에서, 복수의 임계 경로 복제본(142a 내지 142c)의 개수는 모든 코너에 대해 추출된 임계 경로의 개수보다 적은 개수로 정해지도록 최적화될 수 있다. 예를 들어, 복수의 임계 경로 복제본(142a 내지 142c)은 코너 별로 추출된 임계 경로들 중 타이밍 사인오프 조건을 만족할 수 있는 경로들을 추가적으로 필터링한 결과만을 포함할 수 있다.In some embodiments of the present invention, the number of multiple
모니터 제어 회로(400)는 제1 임계 경로 복제본(142a)을 선택하기 위한 제1 임계 경로 복제본 선택 신호(CPR_SEL1)를 생성하여 제1 임계 경로 복제본(142a)에 전달하고, 제2 임계 경로 복제본(142b)을 선택하기 위한 제2 임계 경로 복제본 선택 신호(CPR_SEL2)를 생성하여 제2 임계 경로 복제본(142b)에 전달한다.The
또한, 모니터 제어 회로(400)는 제1 임계 경로 복제본 선택 신호(CPR_SEL1) 및 제2 임계 경로 복제본 선택 신호(CPR_SEL2)를 검출 회로(410)에도 전달한다.In addition, the
검출 회로(410)는, 모니터 제어 회로(400)로부터 제1 임계 경로 복제본 선택 신호(CPR_SEL1) 및 제2 임계 경로 복제본 선택 신호(CPR_SEL2)를 제공받고, 제1 발진 신호(CPR_OUT1), 제2 발진 신호(CPR_OUT2), 제1 임계 경로 복제본 선택 신호(CPR_SEL1) 및 제2 임계 경로 복제본 선택 신호(CPR_SEL2)에 대해 미리 정해진 논리 연산을 수행하여 동작 회로(3)를 모니터링하기 위한 모니터링 신호(MON_OUT)를 생성한다.The
본 실시예에서, 검출 회로(120)에서 생성된 출력 신호(CLK1)는 제1 임계 경로 복제본(142a) 및 제2 임계 경로 복제본(142b)에 피드백 입력될 수 있다.In this embodiment, the output signal CLK1 generated by the
도 12는 본 발명의 일 실시예에 따른 모니터링 회로의 검출 회로를 설명하기 위한 개략도이다.12 is a schematic diagram for explaining a detection circuit of a monitoring circuit according to an embodiment of the present invention.
도 12를 참조하면, 본 발명의 일 실시예에 따른 검출 회로(120)는 다음과 같이 구현될 수 있으나, 이는 일례에 불과하며 본 발명의 범위가 이에 제한되는 것은 아니다.Referring to FIG. 12 , the
검출 회로(120)는 제1 논리 게이트(411), 제2 논리 게이트(412), 제3 논리 게이트(414) 및 제4 논리 게이트(415)를 포함할 수 있다.The
제1 논리 게이트(411)는 복수의 제1 신호에 대해 제1 논리 연산, 예컨대 AND 논리 연산을 수행하는 다중 입력 AND 논리 게이트일 수 있다. 제1 논리 게이트(411)는 복수의 제1 신호에 대해 제1 논리 연산을 수행하여 그 결과 신호를 제3 논리 게이트(414)에 전달한다.The
제2 논리 게이트(412)는 복수의 제2 신호에 대해 제2 논리 연산, 예컨대 OR 논리 연산을 수행하는 다중 입력 OR 논리 게이트일 수 있다. 제2 논리 게이트(412)는 복수의 제2 신호에 대해 제2 논리 연산을 수행하여 그 결과 신호를 제4 논리 게이트(415)에 전달한다.The
제3 논리 게이트(414)는 2 개의 입력 신호에 대해 제3 논리 연산, 예컨대 OR 논리 연산을 수행하는 OR 논리 게이트일 수 있다. 제3 논리 게이트(414)는 제1 논리 게이트(411)의 출력 신호 및 제4 논리 게이트(415)의 출력 신호에 대해 제3 논리 연산을 수행하여 그 결과 신호를 클럭 신호(CLK)로서 출력한다.The
제4 논리 게이트(415)는 2 개의 입력 신호에 대해 제4 논리 연산, 예컨대 AND 논리 연산을 수행하는 다중 입력 AND 논리 게이트일 수 있다. 제4 논리 게이트(415)는 제2 논리 게이트(412)의 출력 신호 및 제3 논리 게이트(414)의 출력 신호에 대해 제4 논리 연산(AND)을 수행하여 그 결과 신호를 제3 논리 게이트(414)에 전달한다.The
여기서, 복수의 제1 신호는 제1 발진 신호(CPR_OUT1)와 제1 임계 경로 복제본 선택 신호(CPR_SEL1)의 반전 신호에 대해 제5 논리 연산, 예컨대 OR 논리 연산을 수행한 출력 신호와, 제2 발진 신호(CPR_OUT2)와 제2 임계 경로 복제본 선택 신호(CPR_SEL2)의 반전 신호에 대해 상기 제5 논리 연산을 수행한 출력 신호를 포함한다.Here, the plurality of first signals include an output signal obtained by performing a fifth logic operation, for example, an OR logic operation on the inverted signals of the first oscillation signal CPR_OUT1 and the first critical path copy selection signal CPR_SEL1, and the second oscillation and an output signal obtained by performing the fifth logical operation on the inverted signal of the signal CPR_OUT2 and the second critical path copy selection signal CPR_SEL2.
한편, 복수의 제2 신호는 제1 발진 신호(CPR_OUT1)와 제1 임계 경로 복제본 선택 신호(CPR_SEL1)에 대해 제6 논리 연산, 예컨대 AND 논리 연산을 수행한 출력 신호와, 제2 발진 신호(CPR_OUT2)와 제2 임계 경로 복제본 선택 신호(CPR_SEL2)에 대해 상기 제6 논리 연산(AND)을 수행한 출력 신호를 포함한다.Meanwhile, the plurality of second signals includes an output signal obtained by performing a sixth logic operation, eg, an AND logic operation, on the first oscillation signal CPR_OUT1 and the first critical path copy selection signal CPR_SEL1, and the second oscillation signal CPR_OUT2 ) and an output signal obtained by performing the sixth logical operation AND on the second critical path copy selection signal CPR_SEL2.
지금까지 설명한 본 발명의 다양한 실시예들에 따르면, 반도체 회로를 구동하는 클럭 신호에 필요한 마진을 감소시키면서도 PVT에 따른 전역 편차 및 지역별 편차를 극복하여, 반도체 회로의 성능을 향상시키고 소모 전력을 감소시킬 수 있다.According to the various embodiments of the present invention described so far, it is possible to improve the performance of the semiconductor circuit and reduce power consumption by overcoming global and regional variations due to PVT while reducing a margin required for a clock signal driving a semiconductor circuit. can
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described above with reference to the accompanying drawings, the present invention is not limited to the above embodiments, but may be manufactured in various different forms, and those of ordinary skill in the art to which the present invention pertains. It will be understood by those skilled in the art that the present invention may be embodied in other specific forms without changing the technical spirit or essential features of the present invention. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.
1: 동작 회로 10: 클럭 생성 회로
20a, 20b, 20c, 20d: 논리 회로 30: PLL
40: 모니터링 회로 100: 클럭 제어 회로
110a, 110b, 110c, 110d: 링 오실레이터
120: 검출 회로 130: 교정 회로
140: 임계 경로 복제 회로 150: 룩업 테이블부1: operation circuit 10: clock generation circuit
20a, 20b, 20c, 20d: logic circuit 30: PLL
40: monitoring circuit 100: clock control circuit
110a, 110b, 110c, 110d: Ring Oscillator
120: detection circuit 130: calibration circuit
140: critical path replication circuit 150: lookup table unit
Claims (20)
상기 동작 회로 내의 제2 논리 회로에 인접하되 상기 제1 지점과 다른 제2 지점에 배치되어 제2 발진 신호를 생성하는 제2 링 오실레이터;
상기 제1 발진 신호 및 상기 제2 발진 신호에 대해 미리 정해진 논리 연산을 수행하여 제1 클럭 신호를 생성하는 검출 회로(detecting circuit); 및
상기 검출 회로로부터 상기 제1 클럭 신호를 제공받고, 상기 제1 링 오실레이터 및 상기 제2 링 오실레이터 각각에 대한 딜레이 제어(delay control)를 수행하여 상기 동작 회로를 구동하기 위한 제2 클럭 신호를 생성하는 교정 회로(calibration circuit)를 포함하는 반도체 장치.a first ring oscillator (RO) disposed at a first point adjacent to a first logic circuit in the operation circuit to generate a first oscillation signal;
a second ring oscillator adjacent to a second logic circuit in the operation circuit and disposed at a second point different from the first point to generate a second oscillation signal;
a detecting circuit for generating a first clock signal by performing a predetermined logic operation on the first oscillation signal and the second oscillation signal; and
generating a second clock signal for driving the operation circuit by receiving the first clock signal from the detection circuit and performing delay control on each of the first ring oscillator and the second ring oscillator A semiconductor device comprising a calibration circuit.
상기 검출 회로에서 생성된 상기 제1 클럭 신호는 상기 제1 링 오실레이터 및 상기 제2 링 오실레이터에 피드백 입력되는 반도체 장치.According to claim 1,
The first clock signal generated by the detection circuit is fed back to the first ring oscillator and the second ring oscillator.
상기 교정 회로는 상기 제1 링 오실레이터 및 상기 제2 링 오실레이터 각각에 대해 딜레이 제어를 수행하기 위한 딜레이 제어 신호를 상기 제1 링 오실레이터 및 상기 제2 링 오실레이터에 제공하는 반도체 장치.According to claim 1,
The calibration circuit is configured to provide a delay control signal for performing delay control for each of the first ring oscillator and the second ring oscillator to the first ring oscillator and the second ring oscillator.
상기 교정 회로는 상기 제1 링 오실레이터 및 상기 제2 링 오실레이터 중 하나만을 인에이블(enable)하기 위한 인에이블 신호를 상기 제1 링 오실레이터 및 상기 제2 링 오실레이터에 제공하는 반도체 장치.According to claim 1,
The calibration circuit provides an enable signal for enabling only one of the first ring oscillator and the second ring oscillator to the first ring oscillator and the second ring oscillator.
상기 교정 회로는 상기 검출 회로에 링 오실레이터 선택 신호를 제공하여, 상기 검출 회로부터 상기 인에이블 신호에 의해 인에이블된 링 오실레이터의 출력을 전달받는 반도체 장치.5. The method of claim 4,
The calibration circuit provides a ring oscillator selection signal to the detection circuit to receive an output of the ring oscillator enabled by the enable signal from the detection circuit.
상기 검출 회로는 제1 논리 게이트, 제2 논리 게이트, 제3 논리 게이트 및 제4 논리 게이트를 포함하고,
상기 제1 논리 게이트 및 상기 제2 논리 게이트는 상기 제1 발진 신호 및 상기 제2 발진 신호에 대해 제1 논리 연산과 제2 논리 연산을 각각 수행하고,
상기 제3 논리 게이트는 상기 제1 논리 게이트의 출력 신호 및 상기 제4 논리 게이트의 출력 신호에 대해 제3 논리 연산을 수행하고,
상기 제4 논리 게이트는 상기 제2 논리 게이트의 출력 신호, 상기 링 오실레이터 선택 신호에 대한 반전 신호 및 상기 제3 논리 게이트의 출력 신호에 대해 제4 논리 연산을 수행하는 반도체 장치.6. The method of claim 5,
the detection circuit comprises a first logic gate, a second logic gate, a third logic gate and a fourth logic gate;
the first logic gate and the second logic gate perform a first logic operation and a second logic operation on the first oscillation signal and the second oscillation signal, respectively;
the third logic gate performs a third logic operation on the output signal of the first logic gate and the output signal of the fourth logic gate;
and the fourth logic gate performs a fourth logic operation on an output signal of the second logic gate, an inversion signal of the ring oscillator selection signal, and an output signal of the third logic gate.
상기 검출 회로부터 상기 제1 클럭 신호를 제공받고, 복수의 임계 경로(critical path)에 대한 상기 제1 클럭 신호의 타이밍 에러(timing error) 발생 여부를 검사하기 위한 임계 경로 복제 회로(Critical Path Replica circuit)를 더 포함하는 반도체 장치.The method of claim 1,
A critical path replica circuit for receiving the first clock signal from the detection circuit and checking whether a timing error of the first clock signal for a plurality of critical paths occurs ) further comprising a semiconductor device.
상기 제1 클럭 신호는 상기 제1 발진 신호를 이용하여 상기 제1 논리 회로에 대한 제1 동작 환경을 반영하고, 상기 제2 발진 신호를 이용하여 상기 제2 논리 회로에 대한 동작 환경을 반영하는 반도체 장치.According to claim 1,
the first clock signal reflects a first operating environment for the first logic circuit using the first oscillation signal and reflects an operating environment for the second logic circuit using the second oscillation signal Device.
상기 동작 회로 내의 제2 논리 회로에 인접하되 상기 제1 지점과 다른 제2 지점에 배치되어 제2 발진 신호를 생성하는 제2 링 오실레이터;
상기 제1 발진 신호 및 상기 제2 발진 신호에 기초하여 상기 동작 회로의 지역별 편차(local variation)를 반영한 제1 클럭 신호를 생성하는 검출 회로(detecting circuit); 및
상기 검출 회로로부터 상기 제1 클럭 신호를 제공받고, 상기 제1 클럭 신호에 PVT(production process parameter, supply voltage, temperature)에 따른 전역 편차를 반영하여 상기 동작 회로를 구동하기 위한 제2 클럭 신호를 생성하는 교정 회로(calibration circuit)를 포함하는 반도체 장치.a first ring oscillator (RO) disposed at a first point adjacent to a first logic circuit in the operation circuit to generate a first oscillation signal;
a second ring oscillator adjacent to a second logic circuit in the operation circuit and disposed at a second point different from the first point to generate a second oscillation signal;
a detecting circuit for generating a first clock signal reflecting a local variation of the operation circuit based on the first oscillation signal and the second oscillation signal; and
A second clock signal for driving the operation circuit is generated by receiving the first clock signal from the detection circuit and reflecting a global deviation according to a production process parameter, supply voltage, and temperature (PVT) in the first clock signal A semiconductor device comprising a calibration circuit comprising:
상기 검출 회로에서 생성된 상기 제1 클럭 신호는 상기 제1 링 오실레이터 및 상기 제2 링 오실레이터에 피드백 입력되는 반도체 장치.10. The method of claim 9,
The first clock signal generated by the detection circuit is fed back to the first ring oscillator and the second ring oscillator.
상기 교정 회로는 상기 제1 링 오실레이터 및 상기 제2 링 오실레이터 각각에 대해 딜레이 제어(delay control)를 수행하기 위한 딜레이 제어 신호를 상기 제1 링 오실레이터 및 상기 제2 링 오실레이터에 제공하는 반도체 장치.10. The method of claim 9,
and the calibration circuit provides a delay control signal for performing delay control for each of the first ring oscillator and the second ring oscillator to the first ring oscillator and the second ring oscillator.
상기 교정 회로는 상기 제1 링 오실레이터 및 상기 제2 링 오실레이터 중 하나만을 인에이블(enable)하기 위한 인에이블 신호를 상기 제1 링 오실레이터 및 상기 제2 링 오실레이터에 제공하는 반도체 장치.10. The method of claim 9,
The calibration circuit provides an enable signal for enabling only one of the first ring oscillator and the second ring oscillator to the first ring oscillator and the second ring oscillator.
상기 교정 회로는 상기 검출 회로에 링 오실레이터 선택 신호를 제공하여, 상기 검출 회로부터 상기 인에이블 신호에 의해 인에이블된 링 오실레이터의 출력을 전달받는 반도체 장치.13. The method of claim 12,
The calibration circuit provides a ring oscillator selection signal to the detection circuit to receive an output of the ring oscillator enabled by the enable signal from the detection circuit.
상기 검출 회로는 상기 제1 클럭 신호를 생성하기 위한 제1 논리 게이트, 제2 논리 게이트, 제3 논리 게이트 및 제4 논리 게이트를 포함하고,
상기 제1 논리 게이트 및 상기 제2 논리 게이트는 상기 제1 발진 신호 및 상기 제2 발진 신호에 대해 제1 논리 연산과 제2 논리 연산을 각각 수행하고,
상기 제3 논리 게이트는 상기 제1 논리 게이트의 출력 신호 및 상기 제4 논리 게이트의 출력 신호에 대해 제3 논리 연산을 수행하고,
상기 제4 논리 게이트는 상기 제2 논리 게이트의 출력 신호, 상기 링 오실레이터 선택 신호에 대한 반전 신호 및 상기 제3 논리 게이트의 출력 신호에 대해 제4 논리 연산을 수행하는 반도체 장치.14. The method of claim 13,
the detection circuit includes a first logic gate, a second logic gate, a third logic gate and a fourth logic gate for generating the first clock signal;
the first logic gate and the second logic gate perform a first logic operation and a second logic operation on the first oscillation signal and the second oscillation signal, respectively;
the third logic gate performs a third logic operation on the output signal of the first logic gate and the output signal of the fourth logic gate;
and the fourth logic gate performs a fourth logic operation on an output signal of the second logic gate, an inversion signal of the ring oscillator selection signal, and an output signal of the third logic gate.
상기 검출 회로부터 상기 제1 클럭 신호를 제공받고, 복수의 임계 경로(critical path)에 대한 상기 제1 클럭 신호의 타이밍 에러(timing error) 발생 여부를 검사하기 위한 임계 경로 복제 회로(Critical Path Replica circuit)를 더 포함하는 반도체 장치.15. The method of claim 14,
A critical path replica circuit for receiving the first clock signal from the detection circuit and checking whether a timing error of the first clock signal for a plurality of critical paths occurs ) further comprising a semiconductor device.
상기 제1 클럭 신호는 상기 제1 발진 신호를 이용하여 상기 제1 논리 회로에 대한 제1 동작 환경을 반영하고, 상기 제2 발진 신호를 이용하여 상기 제2 논리 회로에 대한 동작 환경을 반영하는 반도체 장치.10. The method of claim 9,
the first clock signal reflects a first operating environment for the first logic circuit using the first oscillation signal and reflects an operating environment for the second logic circuit using the second oscillation signal Device.
상기 동작 회로 내의 제2 논리 회로에 인접하되 상기 제1 지점과 다른 제2 지점에 배치되어 제2 발진 신호를 생성하는 제2 링 오실레이터;
상기 동작 회로 내의 상기 제1 지점 및 상기 제2 지점과 다른 제3 지점에 배치되어 PLL 클럭 신호를 생성하는 PLL(Phase-Locked Loop); 및
상기 제1 발진 신호, 상기 제2 발진 신호 및 상기 PLL 클럭 신호에 대해 미리 정해진 논리 연산을 수행하여 상기 동작 회로를 구동하기 위한 클럭 신호를 생성하는 검출 회로를 포함하는 반도체 장치.a first ring oscillator (RO) disposed at a first point adjacent to a first logic circuit in the operation circuit to generate a first oscillation signal;
a second ring oscillator adjacent to a second logic circuit in the operation circuit and disposed at a second point different from the first point to generate a second oscillation signal;
a phase-locked loop (PLL) disposed at a third point different from the first point and the second point in the operation circuit to generate a PLL clock signal; and
and a detection circuit configured to generate a clock signal for driving the operation circuit by performing a predetermined logic operation on the first oscillation signal, the second oscillation signal, and the PLL clock signal.
상기 검출 회로는 제1 논리 게이트, 제2 논리 게이트, 제3 논리 게이트 및 제4 논리 게이트를 포함하고,
상기 제1 논리 게이트 및 상기 제2 논리 게이트는 상기 제1 발진 신호, 상기 제2 발진 신호 및 상기 PLL 클럭 신호에 대해 제1 논리 연산과 제2 논리 연산을 각각 수행하고,
상기 제3 논리 게이트는 상기 제1 논리 게이트의 출력 신호 및 상기 제4 논리 게이트의 출력 신호에 대해 제3 논리 연산을 수행하고,
상기 제4 논리 게이트는 상기 제2 논리 게이트의 출력 신호 및 상기 제3 논리 게이트의 출력 신호에 대해 제4 논리 연산을 수행하는 반도체 장치.18. The method of claim 17,
the detection circuit comprises a first logic gate, a second logic gate, a third logic gate and a fourth logic gate;
the first logic gate and the second logic gate perform a first logic operation and a second logic operation on the first oscillation signal, the second oscillation signal, and the PLL clock signal, respectively;
the third logic gate performs a third logic operation on the output signal of the first logic gate and the output signal of the fourth logic gate;
and the fourth logic gate performs a fourth logic operation on the output signal of the second logic gate and the output signal of the third logic gate.
상기 동작 회로 내의 제2 논리 회로에 관련된 제2 조건을 반영하여 제2 발진 신호를 생성하는 제2 임계 경로 복제본;
상기 제1 임계 경로 복제본을 선택하기 위한 제1 임계 경로 복제본 선택 신호를 생성하여 상기 제1 임계 경로 복제본에 전달하고, 상기 제2 임계 경로 복제본을 선택하기 위한 제2 임계 경로 복제본 선택 신호를 생성하여 상기 제2 임계 경로 복제본에 전달하는 모니터 제어 회로(monitor control circuit); 및
상기 모니터 제어 회로로부터 상기 제1 임계 경로 복제본 선택 신호 및 상기 제2 임계 경로 복제본 선택 신호를 제공받고, 상기 제1 발진 신호, 상기 제2 발진 신호, 상기 제1 임계 경로 복제본 선택 신호 및 상기 제2 임계 경로 복제본 선택 신호에 대해 미리 정해진 논리 연산을 수행하여 상기 동작 회로를 모니터링하기 위한 모니터링 신호를 생성하는 검출 회로(detecting circuit)를 포함하는 반도체 장치.a first critical path replica generating a first oscillating signal reflecting a first condition related to a first logic circuit in the operative circuit;
a second critical path replica for generating a second oscillating signal reflecting a second condition related to a second logic circuit within the operational circuit;
generating a first critical path replica selection signal for selecting the first critical path replica and transmitting it to the first critical path replica, generating a second critical path replica selection signal for selecting the second critical path replica a monitor control circuit forwarding to the second critical path replica; and
receive the first critical path replica select signal and the second critical path replica select signal from the monitor control circuit, the first oscillating signal, the second oscillating signal, the first critical path replica select signal and the second A semiconductor device comprising: a detecting circuit for performing a predetermined logical operation on a critical path replica selection signal to generate a monitoring signal for monitoring the operation circuit.
상기 검출 회로는 제1 논리 게이트, 제2 논리 게이트, 제3 논리 게이트 및 제4 논리 게이트를 포함하고,
상기 제1 논리 게이트는 복수의 제1 신호에 대해 제1 논리 연산을 수행하고,
상기 제2 논리 게이트는 복수의 제2 신호에 대해 제2 논리 연산을 수행하고,
상기 제3 논리 게이트는 상기 제1 논리 게이트의 출력 신호 및 상기 제4 논리 게이트의 출력 신호에 대해 제3 논리 연산을 수행하고,
상기 제4 논리 게이트는 상기 제2 논리 게이트의 출력 신호 및 상기 제3 논리 게이트의 출력 신호에 대해 제4 논리 연산를 수행하고,
상기 복수의 제1 신호는 상기 제1 발진 신호와 상기 제1 임계 경로 복제본 선택 신호의 반전 신호에 대해 제5 논리 연산을 수행한 출력 신호와, 상기 제2 발진 신호와 상기 제2 임계 경로 복제본 선택 신호의 반전 신호에 대해 상기 제5 논리 연산을 수행한 출력 신호를 포함하고,
상기 복수의 제2 신호는 상기 제1 발진 신호와 상기 제1 임계 경로 복제본 선택 신호에 대해 제6 논리 연산을 수행한 출력 신호와, 상기 제2 발진 신호와 상기 제2 임계 경로 복제본 선택 신호에 대해 상기 제6 논리 연산을 수행한 출력 신호를 포함하는 반도체 장치.20. The method of claim 19,
the detection circuit comprises a first logic gate, a second logic gate, a third logic gate and a fourth logic gate;
the first logic gate performs a first logic operation on a plurality of first signals;
the second logic gate performs a second logic operation on a plurality of second signals;
the third logic gate performs a third logic operation on the output signal of the first logic gate and the output signal of the fourth logic gate;
the fourth logic gate performs a fourth logic operation on the output signal of the second logic gate and the output signal of the third logic gate;
The plurality of first signals include an output signal obtained by performing a fifth logic operation on an inverted signal of the first oscillation signal and the first critical path replica selection signal, and the second oscillation signal and the second critical path replica selection signal and an output signal on which the fifth logic operation is performed on the inverted signal of the signal,
The plurality of second signals includes an output signal obtained by performing a sixth logic operation on the first oscillation signal and the first critical path replica selection signal, and an output signal on the second oscillation signal and the second critical path replica selection signal and an output signal on which the sixth logic operation is performed.
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