KR102375005B1 - 3차원 구조의 반도체 메모리 장치 - Google Patents

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Abstract

본 실시예에 따른 반도체 메모리 장치는, 메모리 셀 어레이 상부에 배치되며 제1 방향을 따라서 배열되고 제2 방향으로 신장되는 복수의 비트 라인들과, 상기 메모리 셀 어레이 하부의 제1 배선층에 형성되며 제1 콘택들을 통해 상기 비트 라인들에 각각 연결되는 복수의 비트 라인 콘택 패드들과, 상기 제1 배선층 하부 기판상에 형성된 페이지 버퍼 회로를 포함할 수 있다. 상기 페이지 버퍼 회로는 상기 비트 라인 콘택 패드들을 통해 상기 비트 라인들에 연결되는 복수의 비트 라인 선택 트랜지스터 유닛들과, 상기 비트 라인 선택 트랜지스터 유닛들에 각각 대응하며 각각 대응하는 비트 라인 선택 트랜지스터 유닛에 연결되는 복수의 페이지 버퍼 유닛들을 포함할 수 있다. 상기 페이지 버퍼 유닛들은 상기 제1 방향 및 상기 제2 방향을 따라 배열되고, 상기 비트 라인 선택 트랜지스터 유닛들은 각각 대응하는 페이지 버퍼 유닛과 상기 제2 방향으로 인접하여 배치되고, 상기 제1 방향 및 상기 제2 방향과 교차되는 사선 방향을 따라 지그재그 형태로 배열될 수 있다.

Description

3차원 구조의 반도체 메모리 장치{THREE DIMENSIONAL SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로는 3차원 구조의 반도체 메모리 장치에 관한 것이다.
기판상에 단층으로 메모리 셀을 형성하는 2차원 구조의 반도체 메모리 장치의 집적도 향상이 한계에 도달함에 따라 기판에 수직 방향으로 돌출된 수직 채널층을 따라서 복수의 메모리 셀들을 형성하는 3차원 구조의 반도체 메모리 장치가 제안되었다.
본 발명의 실시예들은 배선 설계의 자유도를 향상시킬 수 있는 반도체 메모리 장치를 제시할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 메모리 셀 어레이 상부에 배치되며 제1 방향을 따라서 배열되고 제2 방향으로 신장되는 복수의 비트 라인들과, 상기 메모리 셀 어레이 하부의 제1 배선층에 형성되며 제1 콘택들을 통해 상기 비트 라인들에 각각 연결되는 복수의 비트 라인 콘택 패드들과, 상기 제1 배선층 하부 기판상에 형성된 페이지 버퍼 회로를 포함할 수 있다. 상기 페이지 버퍼 회로는 상기 비트 라인 콘택 패드들을 통해 상기 비트 라인들에 연결되는 복수의 비트 라인 선택 트랜지스터 유닛들과, 상기 비트 라인 선택 트랜지스터 유닛들에 각각 대응하며 각각 대응하는 비트 라인 선택 트랜지스터 유닛에 연결되는 복수의 페이지 버퍼 유닛들을 포함할 수 있다. 상기 페이지 버퍼 유닛들은 상기 제1 방향 및 상기 제2 방향을 따라 배열되고, 상기 비트 라인 선택 트랜지스터 유닛들은 각각 대응하는 페이지 버퍼 유닛과 상기 제2 방향으로 인접하여 배치되고, 상기 제1 방향 및 상기 제2 방향과 교차되는 사선 방향을 따라 지그재그 형태로 배열될 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 메모리 셀 어레이 상부에 배치되며 제1 방향을 따라서 배열되고 제2 방향으로 신장되는 복수의 비트 라인들과, 상기 메모리 셀 어레이 하부의 제1 배선층에 형성되며 상기 제2 방향으로 신장되는 라우팅 배선들과, 상기 제1 배선층에 형성되며 제1 콘택들을 통해 상기 비트 라인들에 각각 연결되는 복수의 비트 라인 콘택 패드들과, 상기 제1 배선층 하부의 기판상에 형성된 페이지 버퍼 회로를 포함할 수 있다. 상기 페이지 버퍼 회로는 상기 비트 라인 콘택 패드들을 통해 상기 비트 라인들에 연결되는 복수의 비트 라인 선택 트랜지스터 유닛들과, 상기 비트 라인 선택 트랜지스터 유닛들에 각각 대응하며 각각 대응하는 비트 라인 선택 트랜지스터 유닛에 연결되는 페이지 버퍼 유닛들을 포함할 수 있다. 상기 페이지 버퍼 유닛들은 상기 제1 방향 및 상기 제2 방향을 따라서 배열될 수 있다. 상기 비트 라인 선택 트랜지스터 유닛들은 각각 대응하는 페이지 버퍼 유닛과 상기 제2 방향으로 인접하여 배치되되, 상기 제1 방향 및 상기 제2 방향과 교차되는 사선 방향을 따라서 지그재그 형태로 배열될 수 있다. 상기 비트 라인 콘택 패드들은 상기 비트 라인 선택 트랜지스터 유닛들에 대응하여 지그재그 형태로 배열된 콘택 영역들에 배치도리 수 있다. 상기 라우팅 배선은 상기 콘택 영역들 사이를 통과하도록 굴곡진 패턴으로 이루어질 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 제1 방향을 따라서 배열되고 제2 방향으로 신장되는 복수의 비트 라인들과, 상기 비트 라인들 하부의 제1 배선층에 형성되며 제1 콘택들을 통해 상기 비트 라인들에 연결되는 복수의 비트 라인 콘택 패드들과, 상기 비트 라인들 하부의 기판상에 형성되며 상기 비트 라인들을 통해 메모리 셀 어레이에 연결되는 페이지 버퍼 회로를 포함할 수 있다. 상기 페이지 버퍼 회로는 상기 비트 라인 콘택 패드들을 통해 상기 비트 라인들에 연결되는 복수의 비트 라인 선택 트랜지스터 유닛들과, 상기 비트 라인 선택 트랜지스터 유닛들에 각각 대응하며 각각 대응하는 비트 라인 선택 트랜지스터 유닛에 연결되는 복수의 페이지 버퍼 유닛들을 포함할 수 있다. 상기 페이지 버퍼 유닛들은 상기 제1 방향 및 상기 제2 방향을 따라 배열될 수 있다. 상기 비트 라인 선택 트랜지스터 유닛들은 각각 대응하는 페이지 버퍼 유닛과 상기 제2 방향으로 인접하여 배치되되, 상기 제1 방향 및 상기 제2 방향과 교차되는 사선 방향을 따라 지그재그 형태로 배열될 수 있다. 상기 비트 라인 콘택 패드들은 상기 비트 라인 선택 트랜지스터 유닛들에 대응하여 지그재그 형태로 배열되는 복수의 콘택 영역들에 배치될 수 있다.
본 발명의 실시예들에 의하면, 비트 라인 콘택 패드들로 인한 제약에서 벗어나 배선 설계의 자유도를 향상시킬 수 있다. 또한, 비트 라인 방향(제2 방향)으로 확장되는 라우팅 배선을 비트 라인 콘택 패드들과 동일층에 설치할 수 있으므로 라우팅 배선을 비트 라인 콘택 패드들과 별도의 층에 형성하는 경우에 비해서 배선층의 수를 줄일 수 있으므로 반도체 메모리 장치의 사이즈를 축소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타낸 블록도이다.
도 2는 도 1에 도시된 메모리 블록들 중 하나를 예시적으로 나타낸 사시도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 사시도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 평면도이다.
도 5는 도 4의 페이지 버퍼 회로들 중 어느 하나를 예시적으로 나타낸 회로도이다.
도 6은 도 5의 비트 라인들 중 어느 하나와 연관된 비트 라인 선택 트랜지스터 및 페이지 버퍼를 예시적으로 나타낸 회로도이다.
도 7은 도 4의 페이지 버퍼 회로들 중 어느 하나에 대응하는 부분을 나타낸 평면도이다.
도 8 및 도 9는 도 7의 B 부분을 확대 도시한 평면도들이다.
도 10은 도 9의 C-C' 라인에 따른 단면도이다.
도 11은 도 9의 D-D' 라인에 따른 단면도이다.
도 12는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일 부분을 도시한 평면도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일 부분을 도시한 평면도이다.
도 14는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 도면이다.
도 15는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 페이지 버퍼부(130), 칼럼 디코더(140), 전압 발생기(150), 제어 로직(160), 입출력 버퍼(170) 및 입출력 패드부(180)를 포함할 수 있다.
메모리 셀 어레이(110)는 데이터가 저장되는 복수의 플레인들을 포함할 수 있다. 이하, 네 개의 플레인들을 구비하는 반도체 메모리 장치를 예를 들어 설명할 것이다. 네 개의 플레인들은 제1 플레인(110_1), 제2 플레인(110_2), 제3 플레인(110_3) 및 제4 플레인(110_4)으로 구성될 수 있다.
제1 내지 제4 플레인(110_1 내지 110_4)은 서로 동일한 구조를 가질 수 있다. 제1 내지 제4 플레인(110_1 내지 110_4) 각각은 복수의 메모리 블록들(BLK)을 포함할 수 있다. 각각의 메모리 블록들(BLK)은 워드 라인들(WL), 적어도 하나의 드레인 선택 라인(DSL) 및 적어도 하나의 소스 선택 라인(SSL)을 통해 로우 디코더(120)에 연결될 수 있다. 메모리 블록(BLK)은 비트 라인들(BL)을 통해 페이지 버퍼부(130)에 연결될 수 있다.
각각의 메모리 블록들(BLK)은 기판(미도시) 상부에 수직 방향(VD)을 따라서 신장되며 제1 방향(FD) 및 제2 방향(SD)을 따라서 배열되는 복수의 셀 스트링들(cell string)들을 포함할 수 있다. 수직 방향(VD)은 기판의 주면과 직교하는 방향을 지시하고, 제1 방향(FD) 및 제2 방향(SD)은 기판의 주면 상에서 서로 교차되는 방향을 지시한다. 본 실시예에서, 제1 방향(FD) 및 제2 방향(SD)은 서로 직교하는 방향일 수 있다. 각각의 셀 스트링들은 적어도 하나의 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 소스 선택 트랜지스터가 직렬 연결된 구조를 가질 수 있다.
로우 디코더(120)는 제어 로직(160)의 로우 어드레스(RADD)에 응답하여 전압 발생기(150)으로부터 제공되는 동작 전압들을 제1 내지 제4 플레인(Plane1 내지 Plane4)의 선택된 메모리 블록의 워드 라인들(WL), 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)으로 전달할 수 있다.
페이지 버퍼부(130)는 제어 로직(160)의 제어에 따라서 메모리 셀들의 프로그램 상태 또는 소거 상태를 검출할 수 있다. 페이지 버퍼부(130)는 제1 내지 제4 플레인(Plane1 내지 Plane4)에 각각 대응하는 네 개의 페이지 버퍼 회로들을 포함할 수 있다. 네 개의 페이지 버퍼 회로들은 제1 페이지 버퍼 회로(130_1), 제2 페이지 버퍼 회로(130_2), 제3 페이지 버퍼 회로(130_3) 및 제4 페이지 버퍼 회로(130_4)로 구성될 수 있다.
제1 내지 제4 페이지 버퍼 회로(130_1 내지 130_4) 각각은 비트 라인들(BL)을 통해 대응하는 플레인(Plane1 내지 Plane4 중 어느 하나)에 연결되는 복수의 페이지 버퍼들을 포함할 수 있다.
페이지 버퍼들은 프로그램 동작시 입출력 패드부(180), 입출력 버퍼(170) 및 칼럼 디코더(140)를 통해 수신되는 데이터를 래치하고, 제어 로직(160)으로부터의 페이지 버퍼 제어 신호들(PB SIGNALS)에 응답하여 제1 내지 제4 플레인(Plane1 내지 Plane4)의 선택된 메모리 셀들에 데이터를 저장하는데 필요한 전압을 비트 라인들(BL)에 인가하도록 구성될 수 있다. 페이지 버퍼들은 독출 동작시 대응하는 플레인(Plane1 내지 Plane4 중 어느 하나)으로부터 독출한 데이터를 저장하였다가 칼럼 디코더(140), 입출력 버퍼(170) 및 입출력 패드부(180)를 통해 외부로 출력할 수 있다.
칼럼 디코더(140)는 제어 로직(160)의 칼럼 어드레스(CADD)에 응답하여 제1 내지 제4 페이지 버퍼 회로(130_1 내지 130_4)의 페이지 버퍼들에 프로그램 데이터를 입력하도록 구성될 수 있다.
전압 발생기(150)는 반도체 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 발생기(150)는 프로그램 전압들, 패스 전압들, 선택 읽기 전압들, 비선택 읽기 전압들을 생성하도록 구성될 수 있다.
제어 로직(160)은 어드레스 레지스터/카운터(161), 명령어 인터페이스 로직(162) 및 명령어 레지스터(163)를 포함할 수 있다.
어드레스 레지스터/카운터(161)는 입출력 패드부(180) 및 입출력 버퍼(170)를 통해 수신되는 어드레스(ADD) 중 로우 어드레스(RADD)를 로우 디코더(120)에 출력하고, 칼럼 어드레스(CADD)를 칼럼 디코더(140)에 출력하도록 구성될 수 있다.
명령어 레지스터(163)는 입출력 패드부(180) 및 입출력 버퍼(170)를 통해 수신되는 커멘드(CMD)를 임시 저장하고 명령어 인터페이스 로직(162)으로 전달하도록 구성될 수 있다.
명령어 인터페이스 로직(162)은 명령어 레지스터(163)를 통해 커멘드(CMD)를 수신하고, 수신된 커멘드(CMD)에 따라 반도체 메모리 장치(100)의 전반적인 동작, 예컨대 프로그램/독출/소거 등을 제어하도록 구성될 수 있다. 명령어 인터페이스 로직(162)은 페이지 버퍼부(130)를 제어하기 위한 페이지 버퍼 제어 신호들(PB SIGNALS)을 출력하도록 구성될 수 있다.
입출력 버퍼(170)는 프로그램 동작시 입출력 패드부(180)를 통해 수신되는 데이터(DATA)를 칼럼 디코더(140)에 전달하고, 독출 동작시 칼럼 디코더(140)를 통해 전달되는 데이터(DATA)를 입출력 패드부(180)를 통해 출력하도록 구성될 수 있다. 입출력 버퍼(170)는 입출력 패드부(180)를 통해 수신되는 커멘드(CMD) 및 어드레스(ADD)를 제어 로직(160)에 전달하도록 구성될 수 있다.
도 2는 도 1에 도시된 메모리 블록들(BLK) 중 하나를 예시적으로 나타낸 사시도이다.
도 2를 참조하면, 메모리 블록(BLK)은 반도체층(10) 상에 형성될 수 있다.
반도체층(10)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 반도체층(10)은 Si, Ge 또는 SiGe를 포함할 수 있다. 반도체층(10)은 폴리 실리콘 기판, SOI(Silicon On Insulator) 기판 또는 GeOI(Germanium-On-Insulator) 기판을 포함할 수 있다.
반도체층(10) 상에는 복수의 게이트 전극막들(20) 및 복수의 절연막들(22)이 교대로 적층될 수 있다. 게이트 전극막들(20) 중 최하층으로부터 적어도 한 층 이상은 소스 선택 라인(SSL)으로 이용될 수 있고, 최상층으로부터 적어도 한 층 이상은 드레인 선택 라인(DSL)으로 이용될 수 있다. 소스 선택 라인(SSL)과 드레인 선택 라인(DSL) 사이의 도전막들은 워드 라인들(WL)로 이용될 수 있다.
게이트 전극막들(20) 및 절연막들(22)을 관통하는 수직 채널막들(30)이 형성될 수 있다. 수직 채널막들(30)은 게이트 전극막(20) 및 절연막들(22)을 수직 방향(VD)으로 관통하여 반도체층(10)에 연결될 수 있다. 수직 채널막들(30)은 불순물이 도핑된 폴리실리콘이나 불순물이 도핑되지 않은 폴리실리콘을 포함할 수도 있다.
수직 채널막들(30)과 게이트 전극막들(20) 사이에는 수직 채널막들(30)의 외벽을 감싸는 게이트 절연막(40)이 형성될 수 있다. 게이트 절연막(40)은 터널 절연막, 전하 저장 및 블록킹 절연막을 포함할 수 있다. 터널 절연막은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탄륨 산화물 등을 포함할 수 있다. 전하 저장막은 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물 또는 불순물이 도핑된 폴리실리콘층을 포함할 수 있다. 블록킹 절연막은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 틴탄륨 산화물등의 단일막 또는 적층막을 포함할 수 있다.
소스 선택 라인(SSL)과 수직 채널막들(30)의 교차부에는 소스 선택 트랜지스터들이 형성될 수 있다. 워드 라인들(WL)과 수직 채널막들(30)의 교차부에는 메모리 셀들이 형성될 수 있다. 드레인 선택 라인(DSL)과 수직 채널막들(30)의 교차부에는 드레인 선택 트랜지스터들이 형성될 수 있다. 이러한 구조에 의하여, 소스 선택 트랜지스터, 복수의 메모리 셀들 및 드레인 선택 트랜지스터가 수직 채널막(30)에 의해 직렬로 연결되어 셀 스트링을 구성할 수 있다.
수직 채널막들(30) 상에는 드레인들(50)이 각각 배치될 수 있다. 드레인들(50)은 불순물이 도핑된 실리콘 물질을 포함할 수 있다. 예컨대, 드레인들(50)은 N- 타입의 실리콘을 포함할 수 있다.
드레인들(50) 상에 비트 라인 콘택들(미도시)이 각각 배치될 수 있다. 비트 라인들(BL)은 비트라인 콘택들을 통해서 드레인들(50)에 연결될 수 있다. 비트 라인들(BL)은 제2 방향(SD)으로 신장되며 제1 방향(FD)으로 배열될 수 있다. 제1 방향(FD)을 따라서 일렬로 배치된 셀 스트링들의 수직 채널막들(30)은 단일 비트 라인에 공통으로 연결될 수 있다.
도 2를 참조로 하는 실시예에서는 8개의 워드 라인들(WL)이 적층된 것으로 도시하였지만, 워드 라인들(WL)의 적층 개수는 이에 한정되는 것이 아니다. 예컨대, 8개, 16개, 32개 또는 64개의 워드 라인들이 높이 방향(VD)으로 적층될 수 있다.
도 2를 참조로 하는 실시예에서는 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)이 수직 방향(VD)으로 1개씩 배치되는 것으로 도시하였지만, 수직 방향(VD)으로 2개 이상의 소스 선택 라인(SSL) 또는 드레인 선택 라인(DSL)이 배치될 수도 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 사시도이고, 도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 평면도이다.
도 3을 참조하면, 제1 내지 제4 페이지 버퍼 회로(130_1 내지 130_4) 및 제1,제2 주변 회로부(PERI1,PERI2)가 기판(60)과 메모리 셀 어레이(110) 사이에 배치될 수 있다. 즉, 본 발명의 실시예에 따른 반도체 메모리 장치는 PUC(Peri Under Cell) 구조를 가질 수 있다. 도시하지 않았지만, 메모리 셀 어레이(110) 상에는 복수의 비트 라인들이 형성될 수 있다. 비트 라인들은 제2 방향(SD)으로 신장되며, 제1 방향(FD)으로 배열될 수 있다.
도 3 및 도 4를 참조하면, 기판(60)은 제1 방향(FD) 및 제1 방향(FD)과 다른 제2 방향(SD)으로 확장되는 주면을 가질 수 있다. 제2 방향(SD)은 제1 방향(FD)과 직교하는 방향일 수 있다. 수직 방향(VD)은 기판(60)의 주면과 직교하는 방향을 지시한다.
제1 주변 회로부(PERI1)는 기판(60) 상에 제1 방향(FD)으로 배치될 수 있다. 제2 주변 회로부(PERI2)는 기판(60) 상에 제1 주변 회로부(PERI1)와 나란하게 배치될 수 있다. 제1 주변 회로부(PERI1)와 제2 주변 회로부(PERI2)는 제2 방향(SD)으로 소정 간격 이격될 수 있다.
일 실시예에서, 제1 주변 회로부(PERI1) 및 제2 주변 회로부(PERI2)는 칼럼 디코더(도 1의 140), 전압 발생기(도 1의 150), 제어 로직(도 1의 160) 및 입출력 버퍼(도 1의 170)를 포함할 수 있다. 일 실시예에서, 제1 주변 회로부(PERI1) 및 제2 주변 회로부(PERI2)는 칼럼 디코더(도 1의 140), 전압 발생기(도 1의 150) 및 제어 로직(도 1의 160)을 포함할 수 있다. 일 실시예에서, 제1 주변 회로부(PERI1) 및 제2 주변 회로부(PERI2)는 전압 발생기(도 1의 150), 제어 로직(도 1의 160) 및 입출력 버퍼(도 1의 170)를 포함할 수 있다. 일 실시예에서, 제1 주변 회로부(PERI1) 및 제2 주변 회로부(PERI2)는 전압 발생기(도 1의 150) 및 제어 로직(도 1의 160)을 포함할 수 있다.
제1 페이지 버퍼 회로(130_1)는 제1 주변 회로부(PERI1)의 한쪽 측면을 따라서 제1 방향(FD)으로 배치될 수 있다. 제2 페이지 버퍼 회로(130_2)는 제1 주변 회로부(PERI1)의 다른 한쪽 측면을 따라서 제1 방향(FD)으로 배치될 수 있다. 제1 페이지 버퍼 회로(130_1)와 제2 페이지 버퍼 회로(130_2)는 제1 주변 회로부(PERI1)를 중심으로 서로 반대편에 배치될 수 있다. 즉, 제1 페이지 버퍼 회로(130_1)와 제2 페이지 버퍼 회로(130_2)는 제1 주변 회로부(PERI1)의 개재하에 제2 방향(SD)으로 이웃하여 배치될 수 있다.
제3 페이지 버퍼 회로(130_3)는 제2 주변 회로부(PERI2)의 한쪽 측면을 따라서 제1 방향(FD)으로 배치될 수 있다. 제4 페이지 버퍼 회로(130_4)는 제2 주변 회로부(PERI2)의 다른 한쪽 측면을 따라서 제1 방향(FD)으로 배치될 수 있다. 제3 페이지 버퍼 회로(130_3)와 제4 페이지 버퍼 회로(130_4)는 제2 주변 회로부(PERI2)를 중심으로 서로 반대편에 배치될 수 있다. 즉, 제3 페이지 버퍼 회로(130_3)와 제4 페이지 버퍼 회로(130_4)는 제2 주변 회로부(PERI2)의 개재하에 제2 방향(SD)으로 이웃하여 배치될 수 있다.
제1 주변 회로부(PERI1)와 제2 주변 회로부(PERI2) 사이에는 제2 페이지 버퍼 회로(130_2) 및 제3 페이지 버퍼 회로(130_3)가 배치될 수 있다. 제1 주변 회로부(PERI1)와 제2 주변 회로부(PERI2)는 제2 페이지 버퍼 회로(130_2) 및 제3 페이지 버퍼 회로(130_3)의 개재하에 제2 방향(SD)으로 이웃하여 배치될 수 있다.
메모리 셀 어레이(110)는 제1 내지 제4 플레인(110_1 내지 110_4)를 포함할 수 있다. 제1 내지 제4 플레인(110_1 내지 110_4)은 제1 내지 제4 페이지 버퍼 회로(130_1 내지 130_4)에 각각 대응할 수 있다.
제1 플레인(110_1)은 제1 페이지 버퍼 회로(130_1) 및 제1 주변 회로부(PERI1) 상부에 배치될 수 있다. 제2 플레인(110_2)은 제2 페이지 버퍼 회로(130_2) 및 제1 주변 회로부(PERI1) 상부에 배치될 수 있다. 제3 플레인(110_3)은 제3 페이지 버퍼 회로(130_3) 및 제2 주변 회로부(PERI2) 상부에 배치될 수 있다. 제4 플레인(110_4)은 제4 페이지 버퍼 회로(130_4) 및 제2 주변 회로부(PERI2) 상부에 배치될 수 있다. 예컨대, 제1 페이지 버퍼 회로(130_1) 및 제1 주변 회로부(PERI1) 상부에 반도체층이 적층될 수 있고, 제1 플레인(110_1)은 반도체층 상에 배치될 수 있다. 제2 내지 제4 플레인(10_2 내지 110_4)도 제1 플레인(110_1)과 유사한 방식으로 배치될 수 있다.
로우 디코더(120)는 제1 내지 제4 페이지 버퍼 회로(130_1 내지 130_4) 및 제1,제2 주변 회로부(PERI1,PERI2)의 일측에 제2 방향(SD)으로 배치될 수 있다.
입출력 패드부(180)는 제1 내지 제4 페이지 버퍼 회로(130_1 내지 130_4) 및 제1,제2 주변 회로부(PERI1,PERI2)의 타측에 제2 방향(SD)으로 배치될 수 있다. 도시하지 않았지만, 입출력 패드부(180)는 복수의 배선들을 통해 제1,제2 주변 회로부(PERI1,PERI2)와 연결될 수 있다.
제1 내지 제4 페이지 버퍼 회로(130_1 내지 130_4) 및 제1,제2 주변 회로부(PERI1,PERI2)가 위치하는 하부층과 메모리 셀 어레이(110)가 위치하는 상부층 사이에 제2 방향(SD)으로 신장되는 복수의 라우팅 배선들(71A)이 배치될 수 있다. 라우팅 배선들(71A)은 제1 내지 제4 페이지 버퍼 회로(130_1 내지 130_4) 중 적어도 하나와 수직 방향(VD)으로 중첩될 수 있다. 라우팅 배선들(71A)은 콘택 플러그들(미도시)을 통해 제1 주변 회로부(PERI1) 및 제2 주변 회로부(PERI2) 중 적어도 어느 하나에 연결될 수 있다. 제1 주변 회로부(PERI1)와 제2 주변 회로부(PERI2)는 라우팅 배선들(71A)을 통해 서로 연결될 수 있다.
도 5는 도 4의 페이지 버퍼 회로들(130_1 내지 130_4) 중 어느 하나를 예시적으로 나타낸 회로도이다.
도 5를 참조하면, 페이지 버퍼 회로는 복수의 비트 라인 선택 트랜지스터들(HVN) 및 복수의 페이지 버퍼들(PB)을 포함할 수 있다.
페이지 버퍼들(PB)은 비트 라인들(BL)에 각각 대응할 수 있다. 비트 라인 선택 트랜지스터들(HVN) 각각은 대응하는 비트 라인(BL)과 페이지 버퍼(PB) 사이에 연결될 수 있다. 비트 라인 선택 트랜지스터들(HVN)은 비트 라인 선택 신호(SELBL)에 응답하여 동작할 수 있다. 예를 들어, 비트 라인 선택 신호(SELBL)가 활성화되면 비트 라인 선택 트랜지스터들(HVN)은 비트 라인들(BL)과 페이지 버퍼들(PB)을 전기적으로 연결할 수 있다. 비트 라인 선택 신호(SELBL)가 비활성화되면 비트 라인 선택 트랜지스터들(HVN)은 비트 라인들(BL)과 페이지 버퍼들(PB)을 전기적으로 분리할 수 있다. 이 경우, 비트 라인들(BL)은 플로팅(flaoting)될 수 있다.
페이지 버퍼들(PB)은 제어 로직(도 1의 160)으로부터 제공되는 페이지 버퍼 제어 신호들(도 1의 PB SIGNALS)에 응답하여 동작할 수 있다. 예컨대, 페이지 버퍼 제어 신호들(도 1의 PB SIGNALS)은 도 6을 참조로 하여 후술되는 비트 라인 센싱 신호(PBSENSE), 프리차지 신호(ECHb), 전송 신호(TRANM), 셋 신호(MSET) 및 리셋 신호(MRST)를 포함할 수 있다.
도 6은 도 5의 비트 라인들(BL) 중 어느 하나와 연관된 비트 라인 선택 트랜지스터(HNV) 및 페이지 버퍼(PB)를 예시적으로 나타낸 회로도이다.
도 6을 참조하면, 페이지 버퍼(PB)는 비트 라인 센싱 신호(PBSENSE)에 응답하여 비트 라인 선택 트랜지스터(HNV)와 센싱 노드(S0)를 연결하는 스위칭 소자(N1), 프리차지 신호(PRECHb)에 응답하여 센싱 노드(S0)를 하이 레벨의 전압(VDD)으로 프리차지시키는 스위칭 소자(N2), 데이터를 래치하는 래치(MLAT), 전송 신호(TRANM)에 응답하여 래치(MLAT)의 제1 노드(QMb)를 센싱 노드(S0)에 연결하는 스위칭 소자(N3), 래치(MLAT)의 제1 노드(QMb) 및 제2 노드(QM)와 각각 연결되고 셋 신호(MSET)와 리셋 신호(MRST)에 응답하여 각각 동작하는 스위칭 소자들(N4,N5), 스위칭 소자들(N4,N5)과 접지 단자(VSS) 사이에 연결되고 센싱 노드(S0)의 전위에 따라 동작하는 스위칭 소자(N6)를 포함하여 구성될 수 있다. 페이지 버퍼(PB)를 구성하는 스위칭 소자들(N1 내지 N6)의 동작을 제어하기 위한 제어 신호들(PBSENSE,PRECHb,TRANM,MSET,MRST)은 제어 로직(도 1의 160)으로부터 제공될 수 있다.
도 7은 도 4에서 페이지 버퍼 회로들 중 어느 하나에 대응하는 부분을 나타낸 평면도이다.
도면의 간소화를 위하여, 도 7에서는 페이지 버퍼 회로, 라우팅 배선들(71A) 및 비트 라인 콘택 패드들(71B)만을 도시하고, 그 외 구성들의 도시를 생략하였다.
도 7을 참조하면, 페이지 버퍼 회로는 복수의 페이지 버퍼 유닛들(UPB) 및 페이지 버퍼 유닛들(UPB)에 각각 대응하는 복수의 비트 라인 선택 트랜지스터 유닛들(UHVN)을 포함할 수 있다.
페이지 버퍼 유닛들(UPB)은 페이지 버퍼 회로에 포함된 페이지 버퍼들(도 5의 PB)을 일정 크기(예컨대, 1KB) 단위로 그룹핑하여 구성할 수 있다. 따라서, 각각의 페이지 버퍼 유닛들(UPB)은 복수의 페이지 버퍼들(도 5의 PB)을 포함할 수 있다.
비트 라인 선택 트랜지스터 유닛들(UHVN)은 각각 대응하는 페이지 버퍼 유닛들(UPB)에 포함된 페이지 버퍼들(도 5의 PB)에 일대일 대응되도록 비트 라인 선택 트랜지스터들(도 5의 HVN)을 그룹핑하여 구성할 수 있다. 따라서, 각각의 비트 라인 선택 트랜지스터 유닛들(UHVN)은 복수의 비트 라인 선택 트랜지스터들(도 5의 HVN)을 포함할 수 있다.
도시하지 않았지만, 각각의 페이지 버퍼 유닛들(UPB)에 포함된 페이지 버퍼들은 제1 방향(FD)을 따라서 일렬로 배치될 수 있고, 각각의 비트 라인 선택 트랜지스터 유닛들(UHVN)에 포함된 비트 라인 선택 트랜지스터들도 제1 방향(FD)을 따라서 일렬로 배치될 수 있다.
비트 라인 선택 트랜지스터 유닛들(UHVN)은 비트 라인 콘택 패드들(71B)을 통해 비트 라인들(미도시)에 연결될 수 있다.
비트 라인 선택 트랜지스터 유닛들(UHVN)의 제2 방향(SD) 일측에는 각각 대응하는 페이지 버퍼 유닛들(UPB)이 배치될 수 있다. 비트 라인 선택 트랜지스터 유닛들(UHVN)의 제2 방향(SD) 타측에는 콘택 영역들(CR)이 정의될 수 있다. 비트 라인 콘택 패드들(71B)은 콘택 영역들(CR)에 배치될 수 있다.
비트 라인 선택 트랜지스터 유닛들(UHVN)은 콘택 영역들(CR)에 각각 대응할 수 있다. 도 7에서는 예시적으로 제2 방향(SD)으로 이웃하여 배치된 두 개의 비트 라인 선택 트랜지스터 유닛들(UHVN)이 하나의 콘택 영역(CR)에 대응되는 경우를 나타내었다.
비트 라인 선택 트랜지스터 유닛들(UHVN)은 각각 대응하는 콘택 영역(CR)에 위치하는 비트 라인 콘택 패드들(71B)을 통해 비트 라인들에 연결될 수 있다.
페이지 버퍼 유닛들(UPB)은 제1 방향(FD) 및 제2 방향(SD)을 따라서 배열될 수 있다. 제1 방향(FD)을 따라서 일렬로 배치된 페이지 버퍼 유닛들(UPB)은 서로 연접할 수 있다. 제2 방향(SD)을 따라서 배치된 페이지 버퍼 유닛들(UPB)은 일정 간격을 갖고 서로 이격될 수 있다.
제1 방향(FD)을 따라서 일렬로 배치된 페이지 버퍼 유닛들(UPB) 중 홀수 번째에 위치하는 페이지 버퍼 유닛들(UPB)에 대응하는 비트 라인 선택 트랜지스터 유닛들(UHVN)과 짝수 번째 페이지 버퍼 유닛들(UPB)에 대응하는 비트 라인 선택 트랜지스터 유닛들(UHVN)은 제1 방향(FD)을 따라서 일렬로 배치되지 않고, 제1 방향(FD)을 따라서 일렬로 배치된 페이지 버퍼 유닛들(UPB)을 중심으로 서로 반대편에 사선 방향으로 서로 마주하도록 배치될 수 있다. 사선 방향은 제1 방향(FD) 및 제2 방향(SD)과 교차되는 방향을 지시한다. 이에 따라, 비트 라인 선택 트랜지스터 유닛들(UHVN)은 제1 방향(FD) 및 제2 방향(SD)과 교차되는 사선 방향을 따라서 지그재그 형태로 배열될 수 있다.
콘택 영역들(CR)은 비트 라인 선택 트랜지스터 유닛들(UHVN)에 대응하는 배열 구조를 가질 수 있다. 즉, 콘택 영역들(CR)은 제1 방향(FD) 및 제2 방향(SD)과 교차되는 사선 방향을 따라서 지그재그 형태로 배열될 수 있다.
라우팅 배선들(71A)은 비트 라인 콘택 패드들(71B)과 동일층에 형성될 수 ㅇ있다. 라우팅 배선들(71A)은 제2 방향(SD)으로 신장되되, 콘택 영역들(CR) 사이를 통과하도록 굴곡진 패턴으로 구성될 수 있다.
도 8 및 도 9는 도 7의 B 부분을 확대 도시한 평면도들이고, 도 10은 도 9의 C-C' 라인에 따른 단면도이고, 도 11은 도 9의 D-D' 라인에 따른 단면도이다.
도면의 간소화를 위하여, 도 8에서는 페이지 버퍼 유닛들(UPB), 비트 라인 선택 트랜지스터 유닛들(UHVN), 라우팅 배선들(71A), 비트 라인 콘택 패드들(71B) 및 제1 콘택들(80)만 도시하고, 도 9에서는 페이지 버퍼 유닛들(UPB), 비트 라인 선택 트랜지스터 유닛들(UHVN), 제1 콘택들(80) 및 비트 라인들(BL)만 도시하였다.
도 8 내지 도 11을 참조하면, 기판(60) 상부에 메모리 셀 어레이(110)가 배치되고, 메모리 셀 어레이(110) 하부의 기판(60) 상에 페이지 버퍼 유닛들(UPB) 및 비트 라인 선택 트랜지스터 유닛들(UHVN)이 배치될 수 있다.
페이지 버퍼 유닛들(UPB) 및 비트 라인 선택 트랜지스터 유닛들(UHVN) 상부에는 반도체층(10)이 배치되고, 메모리 셀 어레이(110)는 반도체층(10) 상에 적층될 수 있다.
메모리 셀 어레이(110)는 수직 방향(VD)으로 교대로 적층된 복수의 게이트 전극막들(20) 및 절연막들(미도시)과, 게이트 전극막들(20) 및 절연막들을 수직 방향(VD)으로 관통하는 수직 채널막들(30)을 포함할 수 있다. 수직 채널막들(30)과 게이트 전극막들(20) 사이에는 수직 채널막들(30)의 외벽을 감싸는 게이트 절연막(40)이 형성될 수 있다. 게이트 절연막(40)은 터널 절연막, 전하 저장 및 블록킹 절연막을 포함할 수 있다.
메모리 셀 어레이(110) 상부에는 복수의 비트 라인들(BL)이 배치될 수 있다. 수직 채널막들(30) 상에는 드레인들(50)이 각각 배치될 수 있다. 드레인들(50) 상에는 비트 라인 콘택들(52)이 각각 배치될 수 있다. 비트 라인들(BL)은 비트라인 콘택들(52)을 통해서 드레인들(50)에 연결될 수 있다. 비트 라인들(BL)은 제2 방향(SD)으로 신장되며 제1 방향(FD)을 따라 배열될 수 있다.
페이지 버퍼 유닛들(UPB) 및 비트 라인 선택 트랜지스터 유닛들(UHVN)과 반도체층(10) 사이에는 복수의 하부 배선층들(71A,71B,72,73)이 형성될 수 있다. 예를 들어, 하부 배선층들(71A,71B,72,73)은 최상부에 배치된 제1 하부 배선층(71A,71B), 최하부에 배치된 제3 하부 배선층(73), 그리고 제1 하부 배선층(71A,71B)과 제3 하부 배선층(73) 사이에 배치된 제2 하부 배선층(72)을 포함할 수 있다.
라우팅 배선들(71A)은 제1 내지 제3 하부 배선층(71A,71B,72,73) 중 적어도 하나에 배치될 수 있다. 도면을 참조로 하여 설명하는 실시예에서는 라우팅 배선들(71A)이 제1 하부 배선층에 배치되는 경우를 나타낸다.
제1 하부 배선층(71A,71B)은 라우팅 배선들(71A) 및 비트 라인 콘택 패드들(71B)을 포함할 수 있다.
비트 라인 콘택 패드들(71B)은 비트 라인들(BL)의 하나 및 비트 라인 선택 트랜지스터 유닛들(UHVN)에 포함된 비트 라인 선택 트랜지스터들의 하나 사이를 연결하는 역할을 하는 것으로서, 각각의 비트 라인 콘택 패드들(71B)은 비트 라인 선택 트랜지스터 유닛들(UHVN)의 하나 및 비트 라인들(BL)의 하나에 대응될 수 있다.
각각의 비트 라인 콘택 패드들(71B)은 대응하는 비트 라인 선택 트랜지스터 유닛(UHVN)과 제2 방향(SD)으로 이웃하는 콘택 영역(CR)에 배치될 수 있다. 각각의 콘택 패드들(71B)은 콘택 영역(CR)에서 대응하는 비트 라인(BL)과 수직 방향(VD)으로 중첩될 수 있다.
비트 라인 콘택 패드들(71B)은 수직 방향(VD)으로 형성된 제1 콘택들(80)을 통해 대응하는 비트 라인들(BL)에 각각 연결될 수 있다. 제1 콘택들(80)은 비트 라인 콘택 패드들(71B)과 비트 라인들(BL)이 중첩되는 위치에서 수직 방향(VD)으로 반도체층(10) 및 메모리 셀 어레이(110)를 관통하여 비트 라인 콘택 패드들(71B)과 비트 라인들(BL)간을 연결할 수 있다. 제1 콘택들(80)과 반도체층(10) 사이, 제1 콘택들(80)과 메모리 셀 어레이(110) 사이에는 제1 콘택들(80)의 외벽을 감싸는 스페이서 절연막(82)이 형성될 수 있다. 제1 콘택들(80)과 반도체층(10) 사이, 제1 콘택들(80)과 메모리 셀 어레이(110) 사이는 스페이서 절연막(82)에 의해 절연될 수 있다.
비트 라인 선택 트랜지스터 유닛들(UHVN) 각각은 제3 하부 배선 콘택(76), 제3 하부 배선층(73), 제2 하부 배선 콘택(75), 제2 하부 배선층(72) 및 제1 하부 배선 콘택(74)을 통해서 대응하는 비트 라인 콘택 패드(71B)에 연결될 수 있다.
제3 하부 배선층(73)은 제3 하부 배선 콘택(76)을 통해서 비트 라인 선택 트랜지스터 유닛(UHVN)에 연결될 수 있다. 제3 하부 배선 콘택(76)은 비트 라인 선택 트랜지스터 유닛(UHVN) 상에 수직 방향(VD)으로 형성되어 비트 라인 선택 트랜지스터 유닛(UHVN)과 제3 하부 배선층(73)간을 연결할 수 있다.
제2 하부 배선층(72)은 제2 하부 배선 콘택(75)을 통해서 제3 하부 배선층(73)에 연결될 수 있다. 제2 하부 배선 콘택(75)은 제3 하부 배선층(73) 상에 수직 방향(VD)으로 형성되어 제3 하부 배선층(73)과 제2 하부 배선층(72)간을 연결할 수 있다.
비트 라인 콘택 패드(71B)는 제1 하부 배선 콘택(74)을 통해서 제2 하부 배선층(72)에 연결될 수 있다. 제1 하부 배선 콘택(74)은 제2 하부 배선층(72) 상에 수직 방향(VD)으로 형성되어 제2 하부 배선층(72)과 비트 라인 콘택 패드(71B)간을 연결할 수 있다.
라우팅 배선들(71A)은 제2 방향(SD)으로 신장될 수 있다. 라우팅 배선들(71A)은 제1 방향(FD) 및 제2 방향(SD)과 교차되는 사선 방향으로 지그재그 형태로 배치된 콘택 영역들(CR) 사이를 통과하도록 굴곡진 패턴으로 형성될 수 있다.
본 실시예와 달리, 비트 라인 선택 트랜지스터 유닛들이 지그재그 형태로 배열되지 않고 페이지 버퍼 유닛들(UPB)과 동일하게 제1 방향(FD) 및 제2 방향(SD)을 따라서 배열된다고 가정하자. 비트 라인 콘택 패드들이 위치하는 콘택 영역들은 비트 라인 선택 트랜지스터 유닛들에 대응하는 배열 구조를 가지므로, 콘택 영역들 역시 지그재그 형태로 배열되지 않고 제1 방향(FD) 및 제2 방향(SD)을 따라서 배열될 것이다. 이러한 경우 제1 방향(FD)을 따라서 일렬로 배치된 콘택 영역들에 형성된 비트 라인 콘택 패드들로 인하여 제1 방향(FD)으로 공간이 확보되지 않아 비트 라인 콘택 패드들과 동일층에 제2 방향(SD)으로 신장되는 배선을 설치하는 것이 불가능할 것이다.
본 실시예에서는, 비트 라인 선택 트랜지스터 유닛들(UHVN)을 제1 방향(FD)및 제2 방향(SD)과 교차되는 사선 방향을 따라서 지그재그 형태로 배치함으로써 비트 라인 선택 트랜지스터 유닛들(UHVN)에 대응하는 배열 구조를 갖는 콘택 영역들(CR)이 제1 방향(FD) 및 제2 방향(SD)과 교차되는 사선 방향을 따라서 지그재그 형태로 배치되도록 하였다. 이러한 비트 라인 선택 트랜지스터 유닛들(UHVN) 및 콘택 영역들(CR)의 배치는 비트 라인 콘택 패드들(71B)과 동일층에 제2 방향(SD)으로 신장되는 라우팅 배선들(71A)의 배치를 가능하게 할 것이다. 따라서, 비트 라인 콘택 패드들(71B)로 인한 제약에서 벗어나 배선 설계의 자유도를 향상시킬 수 있다. 또한, 비트 라인 방향(제2 방향)으로 신장되는 라우팅 배선을 비트 라인 콘택 패드들과 동일층에 설치할 수 있으므로 라우팅 배선을 비트 라인 콘택 패드들과 별도의 층에 형성하는 경우에 비해서 배선층의 수를 줄일 수 있으므로 반도체 메모리 장치의 사이즈를 축소시킬 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일 부분을 도시한 평면도이다.
도 12를 참조하면, 제1 방향(FD)을 따라서 일렬로 배치된 페이지 버퍼 유닛들(UPB) 상부에 적어도 하나의 페이지 버퍼 제어 라인(90)이 제1 방향(FD)으로 배치될 수 있다. 페이지 버퍼 제어 라인(90)은 페이지 버퍼 제어 신호들(도 1의 PB SIGNALS)의 하나를 전달하는 역할을 할 수 있다.
페이지 버퍼 제어 라인(90)은 라우팅 배선들(71A) 및 비트 라인 콘택 패드들(71B)이 위치하는 제1 배선층의 하부 형성될 수 있다. 예컨대, 페이지 버퍼 제어 라인(90)은 제2 배선층(도 10의 72) 또는 제3 하부 배선층(도 10의 73)에 형성될 수 있다.
제1 방향(FD)을 따라서 일렬로 배열된 페이지 버퍼 유닛들(UPB)은 수직 방향(VD)으로 형성된 제2 콘택들(92)을 통해서 페이지 버퍼 제어 라인들(90)에 공통으로 연결될 수 있다. 즉, 제1 방향(FD)을 따라서 일렬로 배치된 페이지 버퍼 유닛들(UPB)은 페이지 버퍼 제어 라인(90)을 공유할 수 있다.
본 실시예에서는 페이지 버퍼 유닛들(UPB)이 지그재그 형태로 배치되지 않고 제1 방향(FD)을 따라서 일렬로 배치되므로 페이지 버퍼 제어 라인(90)의 공유가 가능하다. 따라서, 페이지 버퍼 유닛들(UPB) 각각에 대해서 개별적으로 페이지 버퍼 제어 라인들(90)을 형성하지 않아도 되므로 페이지 버퍼 제어 라인(90)의 설치 개수를 줄일 수 있으며, 페이지 버퍼 제어 라인(90)이 차지하는 면적이 줄게 되어 반도체 메모리 장치의 사이즈를 축소시킬 수 있다.
도 13은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일 부분을 도시한 평면도이다.
도 13을 참조하면, 제1 방향(FD)을 따라서 일렬로 배치된 페이지 버퍼 유닛들(UPB)을 중심으로 비트 라인 선택 트랜지스터 유닛들(UHVN) 및 콘택 영역들(CR)이 지그재그 형태로 배치됨에 따라 페이지 버퍼 유닛들(UPB)을 중심으로 비트 라인 선택 트랜지스터 유닛들(UHVN) 및 콘택 영역들(CR)과 제2 방향(SD)의 반대편에는 스페어 영역들(SR)이 발생한다.
이러한 스페어 영역들(SR)에 칼럼 디코더(도 1의 140) 및 입출력 버퍼(도 1의 180) 중 적어도 하나가 분산하여 배치될 수 있다. 이러한 경우, 페이지 버퍼 유닛들(UPB)과 칼럼 디코더(도 1의 140) 또는/및 페이지 버퍼 유닛들(UPB)과 입출력 버퍼(도 1의 180)는 제2 방향(SD)으로 인접하게 위치된다. 따라서, 페이지 버퍼 유닛들(UPB)과 칼럼 디코더(도 1의 140) 사이 또는/및 페이지 버퍼 유닛들(UPB)과 입출력 버퍼(도 1의 180) 사이의 거리가 줄게 되므로 데이터 전송 속도를 향상시킬 수 있다.
도 14는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 14를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 반도체 메모리 장치로 구성되고 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 비휘발성 메모리 장치(610)와 인터페이싱 한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(610)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 반도체 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 15는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 15를 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(730), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 그리고 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(730)은, 예를 들면, 데이터를 저장하는데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(730)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110: 메모리 셀 어레이
110_1 내지 110_4: 제1 내지 제4 플레인
130_1 내지 130_4: 제1 내지 제4 페이지 버퍼 회로
71A: 라우팅 배선들
71B: 비트 라인 콘택 패드들
UPB: 페이지 버퍼 유닛들
UHVN: 비트 라인 선택 트랜지스터 유닛들
CR: 콘택 영역들
BL: 비트 라인들
90: 페이지 버퍼 제어 라인

Claims (15)

  1. 메모리 셀 어레이 상부에 배치되며 제1 방향을 따라서 배열되고 제2 방향으로 신장되는 복수의 비트 라인들;
    상기 메모리 셀 어레이 하부의 제1 배선층에 형성되며 제1 콘택들을 통해 상기 비트 라인들에 각각 연결되는 복수의 비트 라인 콘택 패드들;
    상기 제1배선층에 형성된 라우팅 배선들;및
    상기 제1 배선층 하부 기판상에 형성된 페이지 버퍼 회로;를 포함하고,
    상기 페이지 버퍼 회로는 상기 비트 라인 콘택 패드들을 통해 상기 비트 라인들에 연결되는 복수의 비트 라인 선택 트랜지스터 유닛들;및
    상기 비트 라인 선택 트랜지스터 유닛들에 각각 대응하며 각각 대응하는 비트 라인 선택 트랜지스터 유닛에 연결되는 복수의 페이지 버퍼 유닛들;을 포함하며,
    상기 페이지 버퍼 유닛들은 상기 제1 방향 및 상기 제2 방향을 따라 배열되고,
    상기 비트 라인 선택 트랜지스터 유닛들은 각각 대응하는 페이지 버퍼 유닛과 상기 제2 방향으로 인접하여 배치되고, 상기 제1 방향 및 상기 제2 방향과 교차되는 사선 방향을 따라 지그재그 형태로 배열되고,
    상기 비트 라인 콘택 패드들은 상기 비트 라인 선택 트랜지스터 유닛들에 대응하여 지그재그 형태로 배열되는 복수의 콘택 영역들에 배치되고,
    상기 라우팅 배선들은 상기 제2 방향으로 신장되며 상기 콘택 영역들 사이를 통과하도록 굴곡진 패턴으로 이루어진 반도체 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 제1 방향을 따라서 일렬로 배치되는 페이지 버퍼 유닛들 중 홀수 번째에 페이지 버퍼 유닛들에 대응하는 비트 라인 선택 트랜지스터 유닛들과 짝수 번째 페이지 버퍼 유닛들에 대응하는 비트 라인 선택 트랜지스터 유닛들은 상기 제1 방향을 따라서 일렬로 배치된 페이지 버퍼 유닛들을 중심으로 서로 반대편에 상기 사선 방향으로 마주하도록 배치되는 반도체 메모리 장치.
  3. 삭제
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 비트 라인 선택 트랜지스터 유닛들 각각에 대응하는 페이지 버퍼 유닛 및 콘택 영역은 대응하는 비트 라인 선택 트랜지스터 유닛을 중심으로 상기 제2 방향의 서로 반대편에 배치되는 반도체 메모리 장치.
  5. 삭제
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 제1 배선층 하부의 기판상에 형성되고 상기 라우팅 배선들에 연결되는 주변 회로를 더 포함하는 반도체 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6 항에 있어서, 상기 페이지 버퍼 회로와 상기 메모리 셀 어레이 사이의 제2 배선층에 형성되고 상기 제1 방향으로 신장되는 페이지 버퍼 제어 라인을 더 포함하며,
    상기 페이지 버퍼 제어 라인은 상기 제1 방향을 따라서 일렬로 배치된 페이지 버퍼 유닛들에 공통으로 연결되는 반도체 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7 항에 있어서, 상기 제2 배선층은 상기 제1 배선층 하부에 배치되는 반도체 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 제1 배선층 하부의 상기 기판상에 형성되며 상기 페이지 버퍼 유닛들을 중심으로 상기 비트 라인 선택 트랜지스터 유닛들과 상기 제2 방향의 반대편에 위치하는 영역들에 분산하여 배치되는 칼럼 디코더를 더 포함하는 반도체 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 제1 배선층 하부의 상기 기판상에 형성되며 상기 페이지 버퍼 유닛들을 중심으로 상기 비트 라인 선택 트랜지스터 유닛들과 상기 제2 방향의 반대편에 위치하는 영역들에 분산하여 배치되는 입출력 버퍼를 더 포함하는 반도체 메모리 장치.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 제1 방향을 따라서 배열되고 제2 방향으로 신장되는 복수의 비트 라인들;
    상기 비트 라인들 하부의 제1 배선층에 형성되며 제1 콘택들을 통해 상기 비트 라인들에 연결되는 복수의 비트 라인 콘택 패드들;
    상기 제1배선층에 형성된 라우팅 배선들;및
    상기 비트 라인들 하부의 기판상에 형성되며 상기 비트 라인들을 통해 메모리 셀 어레이에 연결되는 페이지 버퍼 회로;를 포함하며,
    상기 페이지 버퍼 회로는 상기 비트 라인 콘택 패드들을 통해 상기 비트 라인들에 연결되는 복수의 비트 라인 선택 트랜지스터 유닛들;및
    상기 비트 라인 선택 트랜지스터 유닛들에 각각 대응하며 각각 대응하는 비트 라인 선택 트랜지스터 유닛에 연결되는 복수의 페이지 버퍼 유닛들;을 포함하며,
    상기 페이지 버퍼 유닛들은 상기 제1 방향 및 상기 제2 방향을 따라 배열되고,
    상기 비트 라인 선택 트랜지스터 유닛들은 각각 대응하는 페이지 버퍼 유닛과 상기 제2 방향으로 인접하여 배치되되, 상기 제1 방향 및 상기 제2 방향과 교차되는 사선 방향을 따라 지그재그 형태로 배열되고,
    상기 비트 라인 콘택 패드들은 상기 비트 라인 선택 트랜지스터 유닛들에 대응하여 지그재그 형태로 배열되는 복수의 콘택 영역들에 배치되고,
    상기 라우팅 배선들은 상기 제2 방향으로 신장되며 상기 콘택 영역들 사이를 통과하도록 굴곡진 패턴으로 이루어진 반도체 메모리 장치.
  15. 삭제
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