KR102373804B1 - Semiconductor package and fabricating method thereof - Google Patents

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KR102373804B1
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데이빗 하이너
마이클 켈리
로날드 휴몰러
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앰코 테크놀로지 인코포레이티드
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Abstract

반도체 패키지 구조 및 반도체 패키지의 제조 방법이 개시된다. 비 제한적인 예로서, 본 개시의 다양한 양태는 복수의 다른 반도체 다이 사이에 전기적 신호를 라우팅하는 연결 다이를 포함하는 다양한 반도체 패키지 구조 및 그 제조 방법을 제공한다.A semiconductor package structure and a method of manufacturing the semiconductor package are disclosed. As a non-limiting example, various aspects of the present disclosure provide various semiconductor package structures including connecting dies for routing electrical signals between a plurality of other semiconductor dies and methods of manufacturing the same.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND FABRICATING METHOD THEREOF}Semiconductor package and manufacturing method thereof

본 출원은 2017년 9월 18일자로 출원되고, "반도체 패키지 및 그 제조 방법"으로 명명된 미국특허출원 번호 제15/707,646호의 일부계속출원이고, 이는 2017년 5월 12일자로 출원되고, "반도체 패키지 및 그 제조 방법"으로 명명된 미국특허출원 제15/594,313호의 일부계속출원이며, 이는 2016년 7월 11일자로 출원되고, "반도체 패키지 및 그 제조 방법"으로 명명된 미국특허출원 제15/207,186호의 계속출원이며, 이는 현재 미국특허 번호 제9,653,428호로서, 이는 2016년 1월 27일자로 출원되고, "반도체 패키지 및 그 제조 방법"으로 명명된 미국가출원 번호 62/287,544호를 참조하고, 우선권을 주장하며, 이로부터 이익을 얻으며, 이들 각각은 그 전문이 본원에 참조로 포함된다.This application is a continuation-in-part of U.S. Patent Application No. 15/707,646, filed on September 18, 2017, entitled "Semiconductor Package and Method for Manufacturing Same," which was filed on May 12, 2017, " It is a continuation-in-part of U.S. Patent Application No. 15/594,313 entitled "Semiconductor Package and Manufacturing Method Thereof," which was filed on July 11, 2016, and was filed in U.S. Patent Application No. 15, entitled "Semiconductor Package and Manufacturing Method Thereof." /207,186, which is now U.S. Patent No. 9,653,428, filed January 27, 2016, with reference to U.S. Provisional Application No. 62/287,544, entitled "Semiconductor Package and Method for Manufacturing Same," Priority is claimed and to the benefit thereof, each of which is incorporated herein by reference in its entirety.

본 출원은 2015년 4월 14일자로 출원되고, "높은 라우팅 밀도 패치를 갖는 반도체 패키지"로 명명된 미국특허출원 번호 14/686,725호; 2015년 8월 11일자로 출원되고, "반도체 패키지 및 그 제조 방법"으로 명명되고 현재 미국특허 번호 9,543,242호인 미국특허출원 번호 14/823,689호; 2017년 1월 6일자로 출원되고 "반도체 패키지 및 그 제조 방법"으로 명명된 미국특허출원 번호 15/400,041호; 및 2016년 3월 10일자로 출원되고, "반도체 패키지 및 제조 방법"으로 명명된 미국특허출원 번호15/066,724호와 관련되고, 이들 각각은 그 전문이 본원에 참조로 포함된다.This application is filed on April 14, 2015, and is entitled "Semiconductor Package with High Routing Density Patches," US Patent Application Serial Nos. 14/686,725; U.S. Patent Application No. 14/823,689, filed August 11, 2015, entitled "Semiconductor Package and Method of Manufacturing Same," and currently U.S. Patent No. 9,543,242; U.S. Patent Application Serial No. 15/400,041, filed January 6, 2017, entitled "Semiconductor Package and Method of Manufacturing Same;" and U.S. Patent Application Serial No. 15/066,724, filed March 10, 2016, entitled "Semiconductor Packages and Methods of Manufacturing," each of which is incorporated herein by reference in its entirety.

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor package and a method for manufacturing the same.

현재의 반도체 패키지 및 반도체 패키지를 형성하는 방법이 부적절하여, 예를 들어 과도한 비용, 신뢰성 감소 또는 패키지 크기가 너무 크다. 종래의 방법 및 전통적인 방법의 추가적인 제한 및 단점은 도면을 참조하여 본 출원의 나머지 부분에 제시된 본 발명의 이러한 방법을 비교함으로써 당업자에게 명백해질 것이다.Current semiconductor packages and methods of forming semiconductor packages are inadequate, for example, excessive cost, reduced reliability, or too large a package size. Further limitations and disadvantages of the conventional method and of the conventional method will become apparent to those skilled in the art by comparing these methods of the present invention presented in the remainder of the present application with reference to the drawings.

본 발명은 반도체 패키지 및 그 제조 방법을 제공한다.The present invention provides a semiconductor package and a method for manufacturing the same.

본 발명에 따른 반도체 디바이스(패키지)는 제 1 신호 재분배 구조물; 상기 제 1 신호 재분배 구조물의 제 1 측면 상의 제 1 수직 상호 접속 구조물; 후면 및 전면을 포함하되, 상기 후면은 상기 제 1 신호 재분배 구조물의 제 1 측면에 대면하고 연결되는 연결 다이; 상기 연결 다이의 전면에 결합된 제 1 연결 다이 상호 접속 구조물; 상기 제 1 수직 상호 접속 구조물 및 상기 제 1 연결 다이 상호 접속 구조물 상의 제 2 신호 재분배 구조물; 및 제 1 전자 컴포넌트를 포함하되, 상기 제 1 전자 컴포넌트는: 상기 제 1 전자 컴포넌트가 적어도 상기 제 2 신호 재분배 구조물을 통해 상기 제 1 수직 상호 접속 구조물에 전기적으로 연결되도록, 상기 제 2 신호 재분배 구조물에 연결된 제 1 상호 접속 구조물; 및 상기 제 1 전자 컴포넌트가 적어도 상기 제 2 신호 재분배 구조물을 통해 상기 제 1 연결 다이 상호 접속 구조물에 전기적으로 연결되도록, 상기 제 2 신호 재분배 구조물에 연결된 제 2 상호 접속 구조물을 포함할 수 있다.A semiconductor device (package) according to the present invention includes a first signal redistribution structure; a first vertical interconnect structure on a first side of the first signal redistribution structure; a connection die comprising a rear surface and a front surface, the rear surface facing and connected to a first side of the first signal redistribution structure; a first connecting die interconnect structure coupled to the front surface of the connecting die; a second signal redistribution structure on the first vertical interconnect structure and the first connecting die interconnect structure; and a first electronic component, wherein the first electronic component comprises: the second signal redistribution structure such that the first electronic component is electrically coupled to the first vertical interconnection structure through at least the second signal redistribution structure; a first interconnection structure connected to; and a second interconnect structure coupled to the second signal redistribution structure such that the first electronic component is electrically coupled to the first connection die interconnect structure at least through the second signal redistribution structure.

본 발명은 상기 제 1 신호 재분배 구조물의 제 1 측면 상의 제 2 수직 상호 접속 구조물; 상기 연결 다이의 전면에 연결되되, 상기 제 1 연결 다이 상호 접속 구조물에 전기적으로 연결된 제 2 연결 다이 상호 접속 구조물; 및 제 2 전자 컴포넌트를 포함하되, 상기 제 2 전자 컴포넌트는 상기 제 2 전자 컴포넌트가 적어도 상기 제 2 신호 재분배 구조물을 통해 상기 제 2 수직 상호 접속 구조물에 전기적으로 연결되도록, 상기 제 2 신호 재분배 구조물에 연결된 제 1 상호 접속 구조물; 및 상기 제 2 전자 컴포넌트가 적어도 상기 제 2 신호 재분배 구조물을 통해 상기 제 2 연결 다이 상호 접속 구조물에 전기적으로 연결되도록, 상기 제 2 신호 재분배 구조물에 연결된 제 2 상호 접속 구조물을 포함할 수 있다.The present invention provides a second vertical interconnect structure on a first side of the first signal redistribution structure; a second connecting die interconnect structure connected to the front surface of the connecting die and electrically connected to the first connecting die interconnect structure; and a second electronic component, wherein the second electronic component is connected to the second signal redistribution structure such that the second electronic component is electrically coupled to the second vertical interconnection structure through at least the second signal redistribution structure. connected first interconnect structures; and a second interconnect structure coupled to the second signal redistribution structure such that the second electronic component is electrically coupled to the second connection die interconnect structure at least through the second signal redistribution structure.

상기 제 1 전자 컴포넌트와 상기 제 2 신호 재분배 구조물 사이에 수직 방향으로, 상기 제 2 전자 컴포넌트와 상기 제 2 신호 재분배 구조물 사이에 수직 방향으로, 그리고 상기 제 1 및 제 2 전자 컴포넌트 사이에 측부 방향으로 위치된 언더필 재료층을 포함할 수 있다.in a vertical direction between the first electronic component and the second signal redistribution structure, in a vertical direction between the second electronic component and the second signal redistribution structure, and in a lateral direction between the first and second electronic components a positioned underfill material layer.

상기 제 1 신호 재분배 구조물의 제 1 측면을 덮고 상기 제 1 수직 상호 접속 구조물 및 상기 제 1 연결 다이 상호 접속 구조물을 측부 방향으로 둘러싸는 제 1 인캡슐레이팅 재료를 포함할 수 있다.and a first encapsulating material covering a first side of the first signal redistribution structure and laterally surrounding the first vertical interconnect structure and the first connecting die interconnect structure.

상기 제 1 인캡슐레이팅 재료는 상기 연결 다이를 측부 방향으로 둘러쌀 수 있다.The first encapsulating material may laterally surround the connecting die.

상기 제 1 인캡슐레이팅 재료의 제 1 측면은 상기 제 1 수직 상호 접속 구조물의 단부 표면 및 상기 제 1 연결 다이 상호 접속 구조물의 단부 표면과 동일 평면에 있을 수 있다.A first side of the first encapsulating material may be flush with an end surface of the first vertical interconnect structure and an end surface of the first connecting die interconnect structure.

상기 제 1 신호 재분배 구조물의 제 1 측부 측면, 상기 제 2 신호 재분배 구조물의 제 1 측부 측면 및 상기 제 1 인캡슐레이팅 재료의 제 1 측부 측면은 동일 평면에 있을 수 있다.The first side side of the first signal redistribution structure, the first side side of the second signal redistribution structure and the first side side of the first encapsulating material may be coplanar.

상기 제 2 신호 재분배 구조물을 둘러싸고 상기 제 1 전자 컴포넌트를 측부 방향으로 둘러싸는 제 2 인캡슐레이팅 재료를 포함할 수 있다.a second encapsulating material surrounding the second signal redistribution structure and laterally surrounding the first electronic component.

상기 제 1 신호 재분배 구조물의 제 1 측부 측면, 상기 제 2 신호 재분배 구조물의 제 1 측부 측면, 상기 제 1 인캡슐레이팅 재료의 제 1 측부 측면 및 상기 제 2 인캡슐레이팅 재료의 제 1 측부 측면은 동일 평면에 있을 수 있다.a first side side of the first signal redistribution structure, a first side side of the second signal redistribution structure, a first side side of the first encapsulating material and a first side side of the second encapsulating material may be on the same plane.

상기 연결 다이의 후면에는 전기적 연결이 없을 수 있다.There may be no electrical connection on the back side of the connection die.

상기 연결 다이의 적어도 일부 영역은 상기 제 1 신호 재분배 구조물의 최상면 위에 있을 수 있다.At least a portion of the region of the connection die may be above a top surface of the first signal redistribution structure.

본 발명에 따른 반도체 디바이스는 제 1 신호 재분배 구조물; 상기 제 1 신호 재분배 구조물의 제 1 측면 상의 제 1 수직 상호 접속 구조물; 상기 제 1 신호 재분배 구조물의 제 1 측면 상의 제 2 수직 상호 접속 구조물; 후면 및 전면을 포함하되, 상기 후면은 상기 제 1 신호 재분배 구조물의 제 1 측면에 연결된 연결 다이; 상기 연결 다이의 전면에 연결된 제 1 연결 다이 상호 접속 구조물; 상기 연결 다이의 전면에 연결되되, 상기 제 1 연결 다이 상호 접속 구조물에 전기적으로 연결된, 제 2 연결 다이 상호 접속 구조물; 상기 제 1 신호 재분배 구조물의 제 1 측면 상에 있고 상기 제 1 및 제 2 수직 상호 접속 구조물, 상기 제 1 및 제 2 연결 다이 상호 접속 구조물 및 상기 연결 다이를 측부 방향으로 둘러싸는 제 1 인캡슐레이팅 재료; 상기 제 1 인캡슐레이팅 재료, 상기 제 1 및 제 2 수직 상호 접속 구조물, 및 상기 제 1 및 제 2 연결 다이 상호 접속 구조물 상의 제 2 신호 재분배 구조물; 제 1 기능성 다이를 포함하되, 상기 제 1 기능성 다이는: 상기 제 1 기능성 다이가 적어도 상기 제 2 신호 재분배 구조물을 통해 상기 제 1 수직 상호 접속 구조물에 전기적으로 연결되도록, 상기 제 2 신호 재분배 구조물에 연결된 제 1 상호 접속 구조물; 및 상기 제 1 기능성 다이가 적어도 상기 제 2 신호 재분배 구조물을 통해 상기 제 1 연결 다이 상호 접속 구조물에 전기적으로 연결되도록, 상기 제 2 신호 재분배 구조물에 연결된 제 2 상호 접속 구조물을 포함하고; 그리고 제 2 기능성 다이를 포함하되, 상기 제 2 기능성 다이는: 상기 제 2 기능성 다이가 적어도 상기 제 2 신호 재분배 구조물을 통해 상기 제 2 수직 상호 접속 구조물에 전기적으로 연결되도록, 상기 제 2 신호 재분배 구조물에 연결된 제 1 상호 접속 구조물; 및 상기 제 2 기능성 다이가 적어도 상기 제 2 신호 재분배 구조물을 통해 상기 제 2 연결 다이 상호 접속 구조물에 전기적으로 연결되도록, 상기 제 2 신호 재분배 구조물에 연결된 제 2 상호 접속 구조물을 포함할 수 있다.A semiconductor device according to the present invention includes a first signal redistribution structure; a first vertical interconnect structure on a first side of the first signal redistribution structure; a second vertical interconnect structure on a first side of the first signal redistribution structure; a connection die comprising a rear surface and a front surface, the rear surface connected to a first side of the first signal redistribution structure; a first connecting die interconnect structure connected to the front surface of the connecting die; a second connecting die interconnect structure connected to the front surface of the connecting die and electrically connected to the first connecting die interconnect structure; a first encapsulating on a first side of the first signal redistribution structure and laterally surrounding the first and second vertical interconnect structures, the first and second connecting die interconnect structures and the connecting die material; a second signal redistribution structure on the first encapsulating material, the first and second vertical interconnect structures, and the first and second connecting die interconnect structures; a first functional die, wherein the first functional die is connected to the second signal redistribution structure such that the first functional die is electrically coupled to the first vertical interconnection structure through at least the second signal redistribution structure. connected first interconnect structures; and a second interconnect structure coupled to the second signal redistribution structure such that the first functional die is electrically coupled to the first connecting die interconnect structure through at least the second signal redistribution structure; and a second functional die, wherein the second functional die comprises: the second signal redistribution structure such that the second functional die is electrically coupled to the second vertical interconnection structure through at least the second signal redistribution structure; a first interconnection structure connected to; and a second interconnect structure coupled to the second signal redistribution structure such that the second functional die is electrically coupled to the second connection die interconnect structure through at least the second signal redistribution structure.

본 발명은 상기 제 2 신호 재분배 구조물을 덮고 상기 제 1 인캡슐레이팅 재료와 접촉하지 않고 상기 제 1 및 제 2 기능성 다이를 측부 방향으로 둘러싸는 제 2 인캡슐레이팅 재료를 포함할 수 있다.The present invention may include a second encapsulating material covering the second signal redistribution structure and laterally surrounding the first and second functional dies without contacting the first encapsulating material.

상기 제 1 인캡슐레이팅 재료의 제 1 측면은 상기 제 1 및 제 2 수직 상호 접속 구조물 각각의 단부면 및 상기 제 1 및 제 2 연결 다이 상호 접속 구조물 각각의 단부면과 동일 평면 상에 있을 수 있다.A first side of the first encapsulating material may be coplanar with an end face of each of the first and second vertical interconnect structures and an end face of each of the first and second connecting die interconnect structures. .

상기 제 1 신호 재분배 구조물의 제 1 측부 측면, 상기 제 2 신호 재분배 구조물의 제 1 측부 측면, 상기 제 1 인캡슐레이팅 재료의 제 1 측부 측면 및 상기 제 2 인캡슐레이팅 재료의 제 1 측부 측면은 동일 평면에 있을 수 있다.a first side side of the first signal redistribution structure, a first side side of the second signal redistribution structure, a first side side of the first encapsulating material and a first side side of the second encapsulating material may be on the same plane.

상기 제 1 기능성 다이와 상기 제 2 신호 재분배 구조물 사이에 수직 방향으로, 상기 제 2 기능성 다이와 상기 제 2 신호 재분배 구조물 사이에 수직 방향으로 그리고 상기 제 1 및 제 2 기능성 다이 사이에 측부 방향으로 위치된 언더필 재료층을 포함할 수 있다.an underfill positioned in a vertical direction between the first functional die and the second signal redistribution structure, in a vertical direction between the second functional die and the second signal redistribution structure, and laterally between the first and second functional dies It may include a material layer.

상기 제 1 및 제 2 신호 재분배 구조물 사이에 직접 수직 방향으로의 체적에는 능동 전자 컴포넌트가 없을 수 있다.There may be no active electronic components in the volume in a direct vertical direction between the first and second signal redistribution structures.

본 발명에 따른 반도체 디바이스는 제 1 신호 재분배 구조물; 상기 제 1 신호 재분배 구조물의 제 1 측면 상의 제 1 수직 상호 접속 구조물; 후면 및 전면을 포함하되, 상기 후면은 상기 제 1 신호 재분배 구조물의 제 1 측면에 대면하고 연결되는 연결 다이; 상기 연결 다이의 전면에 연결된 제 1 연결 다이 상호 접속 구조물; 및 제 1 전자 컴포넌트를 포함하되, 상기 제 1 전자 컴포넌트는: 상기 제 1 수직 상호 접속 구조물에 전기적으로 연결된 제 1 상호 접속 구조물; 및 상기 제 1 연결 다이 상호 접속 구조물에 전기적으로 연결된 제 2 상호 접속 구조물을 포함할 수 있다.A semiconductor device according to the present invention includes a first signal redistribution structure; a first vertical interconnect structure on a first side of the first signal redistribution structure; a connection die comprising a rear surface and a front surface, the rear surface facing and connected to a first side of the first signal redistribution structure; a first connecting die interconnect structure connected to the front surface of the connecting die; and a first electronic component comprising: a first interconnect structure electrically coupled to the first vertical interconnect structure; and a second interconnect structure electrically connected to the first connecting die interconnect structure.

본 발명은 상기 제 1 전자 컴포넌트와 상기 제 1 수직 상호 접속 구조물 사이에 수직 방향으로 위치되고 상기 제 1 전자 컴포넌트와 상기 제 1 연결 다이 상호 접속 구조물 사이에 수직 방향으로 위치된 제 2 신호 재분배 구조물을 포함할 수 있다.The present invention provides a second signal redistribution structure vertically positioned between the first electronic component and the first vertical interconnect structure and vertically positioned between the first electronic component and the first connecting die interconnect structure. may include

상기 제 1 전자 컴포넌트의 상기 제 1 및 제 2 상호 접속 구조물은 상기 제 2 신호 재분배 구조물에 직접 연결될 수 있다.The first and second interconnect structures of the first electronic component may be directly coupled to the second signal redistribution structure.

상기 제 1 및 제 2 신호 재분배 구조물은 코어가 없을(코어리스) 수 있다.The first and second signal redistribution structures may have no core (coreless).

본 발명은 상기 제 1 신호 재분배 구조물의 제 1 측면 상의 제 2 수직 상호 접속 구조물; 상기 연결 다이의 전면에 연결되되, 상기 제 1 연결 다이 상호 접속 구조물에 전기적으로 연결된 제 2 연결 다이 상호 접속 구조물; 및 제 2 전자 컴포넌트를 포함하되, 상기 제 2 전자 컴포넌트는: 상기 제 2 수직 상호 접속 구조물에 전기적으로 연결된 제 1 상호 접속 구조물; 및 상기 제 2 연결 다이 상호 접속 구조물에 전기적으로 연결된 제 2 상호 접속 구조물을 포함할 수 있다.The present invention provides a second vertical interconnect structure on a first side of the first signal redistribution structure; a second connecting die interconnect structure connected to the front surface of the connecting die and electrically connected to the first connecting die interconnect structure; and a second electronic component comprising: a first interconnect structure electrically connected to the second vertical interconnect structure; and a second interconnect structure electrically connected to the second connecting die interconnect structure.

본 발명에 따른 반도체 디바이스의 제조 방법은 제 1 신호 재분배 구조물; 상기 제 1 신호 재분배 구조물의 제 1 측면 상의 제 1 수직 상호 접속 구조물; 후면 및 전면을 포함하되, 상기 후면은 상기 제 1 신호 재분배 구조물의 제 1 측면에 결합된 연결 다이; 및 상기 연결 다이의 전면에 결합된 제 1 연결 다이 상호 접속 구조물을 포함하는 어셈블리를 수신하는 단계; 상기 제 1 수직 상호 접속 구조물 및 상기 제 1 연결 다이 상호 접속 구조물 상에 제 2 신호 재분배 구조물을 형성하는 단계; 제 1 전자 컴포넌트를 상기 제 2 신호 재분배 구조물에 연결하는 단계를 포함하되, 상기 제 1 전자 컴포넌트를 결합하는 단계는: 상기 제 1 전자 컴포넌트의 제 1 상호 접속 구조물을 상기 제 2 신호 재분배 구조물에 연결하여, 상기 제 1 전자 컴포넌트의 상기 제 1 상호 접속 구조물이 적어도 상기 제 2 신호 재분배 구조물을 통해 상기 제 1 수직 상호 접속 구조물에 전기적으로 연결되는 단계; 및 상기 제 1 전자 컴포넌트의 제 2 상호 접속 구조물을 상기 제 2 신호 재분배 구조물에 연결하여, 상기 제 1 전자 컴포넌트의 상기 제 2 상호 접속 구조물이 적어도 상기 제 2 신호 재분배 구조물을 통해 상기 제 1 연결 다이 상호 접속 구조물에 전기적으로 연결되는 단계를 포함할 수 있다.A method of manufacturing a semiconductor device according to the present invention comprises: a first signal redistribution structure; a first vertical interconnect structure on a first side of the first signal redistribution structure; a connection die comprising a rear surface and a front surface, the rear surface coupled to a first side of the first signal redistribution structure; and receiving an assembly comprising a first connecting die interconnect structure coupled to a front surface of the connecting die; forming a second signal redistribution structure on the first vertical interconnect structure and the first connecting die interconnect structure; coupling a first electronic component to the second signal redistribution structure, wherein coupling the first electronic component comprises: coupling a first interconnect structure of the first electronic component to the second signal redistribution structure to electrically connect the first interconnect structure of the first electronic component to the first vertical interconnect structure through at least the second signal redistribution structure; and coupling a second interconnect structure of the first electronic component to the second signal redistribution structure, such that the second interconnect structure of the first electronic component is connected to the first connection die through at least the second signal redistribution structure. electrically connecting to the interconnect structure.

상기 수신된 어셈블리는: 상기 제 1 신호 재분배 구조물의 제 1 측면 상의 제 2 수직 상호 접속 구조물; 및 상기 연결 다이의 전면에 결합되되, 상기 제 1 연결 다이 상호 접속 구조물에 전기적으로 연결된 제 2 연결 다이 상호 접속 구조물; 그리고 상기 방법은 제 2 전자 컴포넌트를 상기 제 2 신호 재분배 구조물에 연결시키는 단계를 포함하되, 상기 제 2 전자 컴포넌트를 연결하는 단계는: 상기 제 2 전자 컴포넌트의 제 1 상호 접속 구조물을 상기 제 2 신호 재분배 구조물에 연결하여, 상기 제 2 전자 컴포넌트의 상기 제 1 상호 접속 구조물이 적어도 상기 제 2 신호 재분배 구조물을 통해 상기 제 2 수직 상호 접속 구조물에 전기적으로 연결되는 단계; 및 상기 제 2 전자 컴포넌트의 제 2 상호 접속 구조물을 상기 제 2 신호 재분배 구조물에 연결하여, 상기 제 2 전자 컴포넌트의 상기 제 2 상호 접속 구조물이 적어도 상기 제 2 신호 재분배 구조물을 통해 제 2 연결 다이 상호 접속 구조물에 전기적으로 연결되는 단계를 포함할 수 있다.The received assembly includes: a second vertical interconnect structure on a first side of the first signal redistribution structure; and a second connecting die interconnect structure coupled to the front surface of the connecting die and electrically connected to the first connecting die interconnect structure. and the method includes coupling a second electronic component to the second signal redistribution structure, wherein coupling the second electronic component comprises: connecting a first interconnect structure of the second electronic component to the second signal connecting to a redistribution structure, wherein the first interconnect structure of the second electronic component is electrically connected to the second vertical interconnect structure through at least the second signal redistribution structure; and connecting a second interconnect structure of the second electronic component to the second signal redistribution structure, such that the second interconnect structure of the second electronic component is connected to a second connecting die interconnect through at least the second signal redistribution structure. It may include the step of electrically connecting to the connection structure.

본 발명은 상기 제 1 신호 재분배 구조물의 제 1 측면을 덮고, 상기 제 1 및 제 2 수직 상호 접속 구조물, 상기 제 1 및 제 2 연결 다이 상호 접속 구조물 및 상기 연결 다이를 측부 방향으로 둘러싸는 제 1 인캡슐레이팅 재료를 형성하는 단계를 포함할 수 있다.A first aspect of the present invention covers a first side of the first signal redistribution structure and laterally surrounds the first and second vertical interconnect structures, the first and second connecting die interconnect structures and the connecting die. forming an encapsulating material.

본 발명은 상기 제 2 신호 재분배 구조물을 덮고 상기 제 1 인캡슐레이팅 재료와 접촉하지 않고 상기 제 1 및 제 2 전자 컴포넌트를 측부 방향으로 둘러싸는 제 2 인캡슐레이팅 재료를 형성하는 단계를 포함할 수 있다.The invention may include forming a second encapsulating material covering the second signal redistribution structure and laterally surrounding the first and second electronic components without contacting the first encapsulating material. there is.

본 발명은 반도체 패키지 및 그 제조 방법을 제공한다.The present invention provides a semiconductor package and a method for manufacturing the same.

도 1은 본 개시의 다양한 양태에 따라 전자 디바이스를 제조하는 예시적인 방법의 흐름도를 도시한다.
도 2a 내지 2q는 본 개시의 다양한 양태에 따른 예시적인 전자 디바이스 및 예시적인 전자 디바이스를 제조하는 예시적인 방법을 도시하는 단면도를 도시한다.
도 3은 본 개시의 다양한 양태에 따른 전자 디바이스를 제조하는 예시적인 방법의 흐름도를 도시한다.
도 4a 내지 4n은 본 개시의 다양한 양태에 따른 예시적인 전자 디바이스 및 예시적인 전자 디바이스를 제조하는 예시적인 방법을 도시하는 단면도를 도시한다.
도 5는 본 개시의 다양한 양태에 따른 전자 디바이스를 제조하는 예시적인 방법의 흐름도를 도시한다.
도 6a 내지 6m은 본 개시의 다양한 양태에 따른 예시적인 전자 디바이스 및 예시적인 전자 디바이스를 제조하는 예시적인 방법을 도시하는 단면도를 도시한다.
도 7은 본 개시의 다양한 양태에 따른 전자 디바이스를 제조하는 예시적인 방법의 흐름도를 도시한다.
도 8a 내지 8n은 본 개시의 다양한 양태에 따른 예시적인 전자 디바이스 및 예시적인 전자 디바이스를 제조하는 예시적인 방법을 도시하는 단면도를 도시한다.
도 9는 본 개시의 다양한 양태들에 따른 예시적인 전자 디바이스의 평면도를 도시한다.
도 10은 본 개시의 다양한 양태들에 따른 예시적인 전자 디바이스의 평면도를 도시한다.1 depicts a flow diagram of an exemplary method of manufacturing an electronic device in accordance with various aspects of the present disclosure.
2A-2Q show cross-sectional views illustrating an exemplary electronic device and an exemplary method of manufacturing the exemplary electronic device in accordance with various aspects of the present disclosure.
3 depicts a flow diagram of an example method of manufacturing an electronic device in accordance with various aspects of the present disclosure.
4A-4N show cross-sectional views illustrating an exemplary electronic device and an exemplary method of manufacturing the exemplary electronic device in accordance with various aspects of the present disclosure.
5 depicts a flow diagram of an example method of manufacturing an electronic device in accordance with various aspects of the present disclosure.
6A-6M show cross-sectional views illustrating an exemplary electronic device and an exemplary method of manufacturing the exemplary electronic device in accordance with various aspects of the present disclosure.
7 depicts a flow diagram of an example method of manufacturing an electronic device in accordance with various aspects of the present disclosure.
8A-8N show cross-sectional views illustrating an exemplary electronic device and an exemplary method of manufacturing the exemplary electronic device in accordance with various aspects of the present disclosure.
9 depicts a top view of an example electronic device in accordance with various aspects of the present disclosure.
10 depicts a top view of an example electronic device in accordance with various aspects of the present disclosure.

본 개시의 다양한 양태는 반도체 패키지 구조 및 반도체 패키지를 제조하는 방법을 제공한다. 비 제한적인 예로서, 본 개시의 다양한 양태는 복수의 다른 반도체 다이 사이에 전기 신호를 라우팅하는 연결 다이를 포함하는 다양한 반도체 패키지 구조 및 그 제조 방법을 제공한다.Various aspects of the present disclosure provide a semiconductor package structure and a method of manufacturing the semiconductor package. As a non-limiting example, various aspects of the present disclosure provide various semiconductor package structures including connecting dies for routing electrical signals between a plurality of other semiconductor dies and methods of manufacturing the same.

다음의 논의는 다양한 양태의 예를 제공함으로써 본 개시의 다양한 양태를 제시한다. 이러한 예는 비 제한적이므로, 본 개시의 다양한 양태의 범위는 반드시 제공된 예의 임의의 특정 특성에 의해 제한되지 않아야 한다. 다음의 논의에서, "예를 들어(for example)", "예를 들어(e.g.,)" 및 "예시적인(exemplary)"이라는 문구는 비 제한적이며 일반적으로 "예를 들어 제한이 아닌(by way of example and not limitation)", "예를 들어, 제한이 아닌(for example and not limitation,)" 등과 동의어이다.The following discussion presents various aspects of the present disclosure by providing examples of the various aspects. Since these examples are non-limiting, the scope of the various aspects of the present disclosure should not necessarily be limited by any specific nature of the examples provided. In the following discussion, the phrases "for example", "eg," and "exemplary" are non-limiting and generally "by way of example" of example and not limitation", "for example and not limitation," etc.

여기에서 이용되는 바와 같이, "및/또는"은 "및/또는"에 의해 합쳐진 목록에서 임의의 하나 이상의 아이템을 의미한다. 예를 들어, "x 및/또는 y"는 3 요소 세트 {(x), (y), (x, y)}의 임의 요소를 의미한다. 다른 말로, "x 및/또는 y"는 "x 및 y 중 하나 또는 둘 다"를 의미한다. 다른 예로, "x, y 및/또는 z"는 7 요소 세트 {(x), (y), (z), (x, y), (x, z), (y , z), (x, y, z)}의 임의 요소를 의미한다. 다른 말로, "x, y 및/또는 z"는 "x, y 및 z 중 하나 이상"을 의미한다.As used herein, “and/or” means any one or more items in the list joined by “and/or”. For example, "x and/or y" means any element of a three-element set {(x), (y), (x, y)}. In other words, “x and/or y” means “one or both of x and y”. As another example, "x, y and/or z" is a set of 7 elements {(x), (y), (z), (x, y), (x, z), (y, z), (x, y, z)}. In other words, “x, y and/or z” means “one or more of x, y and z”.

여기에서 사용된 용어는 특정 예를 설명하기 위한 것이며 본 개시를 제한하고자 하는 것은 아니다. 여기에서 사용된 바와 같이, 단수 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수 표현을 포함한다. 본 명세서에서 사용될 때, "포함하다(comprises)", "포함하다(includes)", "포함하는(comprising)", "포함하는(including)", "가지고 있다(has)", "가지고 있다(have)", "갖는(having)" 등의 용어는 언급된 특징, 정수, 단계, 동작, 요소 및/또는 구성 요소의 존재를 특정하는 것으로 이해될 것이며, 하나 이상의 다른 특징, 정수, 단계, 동작, 요소, 구성 요소 및/또는 그 그룹의 존재 또는 추가를 배제하지는 않는다.The terminology used herein is for the purpose of describing specific examples and is not intended to limit the present disclosure. As used herein, singular expressions include plural expressions unless the context clearly dictates otherwise. As used herein, “comprises”, “includes”, “comprising”, “including”, “has”, “has” Terms such as "have", "having" and the like will be understood to specify the presence of a recited feature, integer, step, action, element and/or component, and one or more other features, integer, step, action. , does not exclude the presence or addition of elements, components and/or groups thereof.

제 1, 제 2 등의 용어가 여기에서 다양한 요소를 설명하기 위해 사용될 수 있지만, 이들 요소는 이들 용어에 의해 제한되지 않아야 한다는 것이 이해될 것이다. 이 용어들은 하나의 구성 요소를 다른 구성 요소와 구별하기 위해서만 사용된다. 따라서, 예를 들어, 이하에서 논의되는 제 1 요소, 제 1 부품 또는 제 1 섹션은 본 개시의 교시를 벗어나지 않으면 서 제 2 요소, 제 2 부품 또는 제 2 섹션으로 지칭될 수 있다. 유사하게, "상부", "하부", "측부" 등과 같은 다양한 공간 용어는 상대적인 방식으로 하나의 요소를 다른 요소와 구별하는데 사용될 수 있다. 그러나, 부품은 상이한 방식으로 배향될 수 있으며, 예를 들어 본 개시의 교시를 벗어나지 않고 반도체 디바이스 또는 패키지는 옆으로 회전하여 "상부" 표면이 수평을 향하고 "측부" 표면이 수직을 향하도록 할 수 있다는 것을 이해해야 한다. Although the terms first, second, etc. may be used herein to describe various elements, it will be understood that these elements should not be limited by these terms. These terms are only used to distinguish one component from another. Thus, for example, a first element, first part, or first section discussed below may be referred to as a second element, second part, or second section without departing from the teachings of the present disclosure. Similarly, various spatial terms such as "upper", "lower", "side", etc. may be used to distinguish one element from another in a relative manner. However, the components may be oriented in different ways, for example, the semiconductor device or package may be rotated sideways such that the “top” surface faces horizontally and the “side” surface faces vertically without departing from the teachings of this disclosure. It must be understood that there is

본 개시의 다양한 양태는 반도체 디바이스 또는 패키지 및 그 제조 (또는 제조) 방법을 제공하며, 이는 비용을 감소시키고, 신뢰성을 증가시키며 그리고/또는 반도체 디바이스 또는 패키지의 제조성을 증가시킬 수 있다.Various aspects of the present disclosure provide a semiconductor device or package and a method of manufacturing (or manufacturing) the same, which can reduce cost, increase reliability, and/or increase manufacturability of the semiconductor device or package.

본 개시의 상기 및 다른 양태들은 다양한 예시적인 구현의 다음의 설명에서 설명되거나 명백해질 것이다. 본 개시의 다양한 양태는 이제 당업자가 다양한 양태를 용이하게 실시할 수 있도록 첨부 도면을 참조하여 제시될 것이다.These and other aspects of the disclosure will be described or will become apparent in the following description of various example implementations. Various aspects of the present disclosure will now be set forth with reference to the accompanying drawings to enable those skilled in the art to practice the various aspects.

도 1은 전자 디바이스 (예를 들어, 반도체 패키지 등)를 제조하는 예시적인 방법 (100)의 흐름도를 도시한다. 예시적인 방법 (100)은 예를 들어 여기에서 논의된 임의의 다른 예시적인 방법 (들)과 임의의 또는 모든 특성을 공유할 수 있다 (예를 들어, 도 3의 예시적인 방법 (300), 도 5의 예시적인 방법 (500), 도 7의 예시적인 방법 (700)) 등). 도 2a 내지도 2q는 본 개시의 다양한 양태에 따른 예시적인 전자 디바이스 (예를 들어, 반도체 패키지 등) 및 예시적인 전자 디바이스를 제조하는 예시적인 방법을 도시하는 단면도를 도시한다. 도 2a-2q는 예를 들어 도 1의 방법 (100)의 다양한 블록 (또는 단계)에서 예시적인 전자 디바이스를 예시할 수 있다. 도 1 및 2a-2q는 이제 함께 논의될 것이다. 방법 (100)의 예시적인 블록의 순서는 본 개시의 범위를 벗어나지 않고 변할 수 있음에 유의해야 한다.1 depicts a flow diagram of an exemplary method 100 of manufacturing an electronic device (eg, a semiconductor package, etc.). Exemplary method 100 may share any or all characteristics with, for example, any other exemplary method(s) discussed herein (eg, exemplary method 300 of FIG. 3 , FIG. 5 , the exemplary method 500 , the exemplary method 700 of FIG. 7 ), and the like). 2A-2Q show cross-sectional views illustrating an example electronic device (eg, a semiconductor package, etc.) and an example method of making the example electronic device in accordance with various aspects of the present disclosure. 2A-2Q may, for example, illustrate example electronic devices in various blocks (or steps) of method 100 of FIG. 1 . 1 and 2a-2q will now be discussed together. It should be noted that the order of the example blocks of method 100 may be changed without departing from the scope of the present disclosure.

예시적인 방법 (100)은 블록 (105)에서 실행을 시작할 수 있다. 방법 (100)은 다양한 원인 또는 조건 중 임의의 것에 응답하여 실행을 시작할 수 있으며, 이들의 비 제한적인 예가 여기에 제공된다. 예를 들어, 방법 (100)은 구성 요소의 도착 및/또는 제조시에 중앙 제조 라인 제어기로부터의 신호에 응답하여 하나 이상의 상류 및/또는 하류 제조 스테이션으로부터 수신된 하나 이상의 신호에 응답하여 자동으로 실행을 시작할 수 있다. 또한, 예를 들어, 방법 (100)은 시작하라는 조작자 명령에 응답하여 실행을 시작할 수 있다. 부가적으로, 예를 들어, 방법 (100)은 본 여기에서 논의된 임의의 다른 방법 블록 (또는 단계)으로부터 실행 흐름을 수신하는 것에 응답하여 실행을 시작할 수 있다.The exemplary method 100 may begin execution at block 105 . Method 100 may begin executing in response to any of a variety of causes or conditions, non-limiting examples of which are provided herein. For example, method 100 may be automatically executed in response to one or more signals received from one or more upstream and/or downstream manufacturing stations in response to signals from a central manufacturing line controller upon arrival and/or manufacturing of components. can start Also, for example, method 100 may begin execution in response to an operator command to begin. Additionally, for example, method 100 may begin execution in response to receiving an execution flow from any other method block (or step) discussed herein.

예시적인 방법 (100)은 블록 (110)에서 복수의 기능성 다이를 수신, 제조 및/또는 준비하는 단계를 포함할 수 있다. 블록 (110)은 다양한 방식 중 임의의 방식으로 복수의 기능성 다이를 수신, 제조 및/또는 준비하는 단계를 포함할 수 있으며, 이들의 비 제한적인 예가 여기에 제공된다. 예를 들어, 블록 (110)은 여기에서 논의된 기능성 다이의 수신, 제조 및/또는 준비 동작 중 임의의 것과 임의의 또는 모든 특성을 공유할 수 있다. 블록 (110)의 다양한 예시적인 양태가 도 2a에 제시되어있다.The exemplary method 100 may include receiving, manufacturing, and/or preparing a plurality of functional dies at block 110 . Block 110 may include receiving, manufacturing, and/or preparing a plurality of functional dies in any of a variety of ways, non-limiting examples of which are provided herein. For example, block 110 may share any or all characteristics with any of the receive, manufacture, and/or prepare operations of a functional die discussed herein. Various exemplary aspects of block 110 are presented in FIG. 2A .

블록 (110)은 예를 들어 동일한 설비 또는 지리적 위치에서 상류 제조 공정으로부터 복수의 기능성 다이 (또는 그 일부)를 수신하는 단계를 포함할 수 있다. 블록 (110)은 또한 예를 들어, 공급자로부터 (예를 들어, 파운드리 등으로부터) 기능성 다이 (또는 그 일부)를 수용하는 단계를 포함할 수 있다.Block 110 may include, for example, receiving a plurality of functional dies (or portions thereof) from an upstream manufacturing process at the same facility or geographic location. Block 110 may also include, for example, receiving a functional die (or a portion thereof) from a supplier (eg, from a foundry, etc.).

수신, 제조 및/또는 제조된 기능성 다이는 다양한 특성 중 임의의 것을 포함 할 수 있다. 예를 들어, 도시되지는 않았지만, 수신된 다이는 동일한 웨이퍼 (예를 들어, MPW (Multi-Project Wafer)) 상에 복수의 상이한 다이를 포함할 수 있다. 이러한 구성의 예는 미국특허출원 번호 제15/594,313호의 도 2a의 예 (210A)에 도시되어 있으며, 이는 모든 목적을 위해 그 전체가 본원에 참조로 포함된다. 이러한 MPW 구성에서, 웨이퍼는 복수의 상이한 유형의 기능성 다이를 포함할 수 있다. 예를 들어, 제 1 다이는 프로세서를 포함할 수 있고, 제 2 다이는 메모리 칩을 포함할 수 있다. 또한 예를 들어, 제 1 다이는 프로세서를 포함할 수 있고, 제 2 다이는 코 프로세서를 포함할 수 있다. 추가적으로, 예를 들어, 제 1 다이 및 제 2 다이는 모두 메모리 칩을 포함할 수 있다. 일반적으로, 다이는 능동 반도체 회로를 포함할 수 있다. 여기에 제시된 다양한 예는 일반적으로 개별화된 기능성 다이를 배치 또는 부착하지만, 이러한 다이는 또한 배치 전에 (예를 들어, 동일한 반도체 웨이퍼의 일부로서, 재구성된 웨이퍼의 일부로서) 서로 연결될 수 있다.The received, fabricated, and/or fabricated functional die may include any of a variety of characteristics. For example, although not shown, a received die may include a plurality of different dies on the same wafer (eg, Multi-Project Wafer (MPW)). An example of such a configuration is shown in example 210A of FIG. 2A of US Patent Application Serial No. 15/594,313, which is incorporated herein by reference in its entirety for all purposes. In this MPW configuration, the wafer may include a plurality of different types of functional dies. For example, the first die may include a processor and the second die may include a memory chip. Also for example, the first die may include a processor and the second die may include a co-processor. Additionally, for example, both the first die and the second die may include memory chips. In general, the die may include active semiconductor circuitry. While the various examples presented herein generally place or attach individualized functional dies, these dies may also be interconnected prior to placement (eg, as part of the same semiconductor wafer, as part of a reconstructed wafer).

블록 (110)은 예를 들어 단일 유형의 다이 전용의 하나 이상의 개별 웨이퍼에서 기능성 다이를 수용하는 단계를 포함할 수 있다. 예를 들어, 도 2a에 도시된 바와 같이, 예 (200A-1)은 다이 1의 전체 웨이퍼에 전용된 웨이퍼를 나타내고, 예시적인 다이는 라벨 211에 도시되어 있고, 예시적인 웨이퍼 200A-3은 여기에 도시된 다양한 예가 일반적으로 제 1 및 제 2 기능성 다이 (예를 들어, 다이 1 및 다이 2)에 관한 것이지만 다이의 전체 웨이퍼 (다이 2의 전체 웨이퍼, 라벨 212에 도시 됨)가 이해되어야 한다. 본 개시는 동일하거나 상이한 유형의 임의의 수의 기능성 다이 (예를 들어, 3개의 다이, 4개의 다이 등)로 확장된다. 본 개시의 범위는 또한 예를 들어 기능성 반도체 다이에 부가하여 또는 대신에 수동 전자 부품 (예를 들어, 저항기, 커패시터, 인덕터 등)으로 확장된다.Block 110 may include, for example, receiving a functional die on one or more separate wafers dedicated to a single type of die. For example, as shown in FIG. 2A , example 200A-1 represents a wafer dedicated to the entire wafer on die 1, an exemplary die is shown at label 211, and exemplary wafer 200A-3 is here Although the various examples shown in FIG. 1 relate generally to first and second functional dies (eg, die 1 and die 2), it is to be understood that the entire wafer of die (full wafer of die 2, shown at label 212) is to be understood. This disclosure extends to any number of functional dies of the same or different types (eg, 3 dies, 4 dies, etc.). The scope of the present disclosure also extends to passive electronic components (eg, resistors, capacitors, inductors, etc.) in addition to or instead of, for example, functional semiconductor dies.

기능성 다이 (211 및 212)는 다이 상호 접속 구조물을 포함할 수 있다. 예를 들어, 도 2a에 도시된 바와 같이, 제 1 기능성 다이 (211)는 하나 이상의 다이 상호 접속 구조물 (213)의 제 1 세트 및 하나 이상의 다이 상호 접속 구조물 (214)의 제 2 세트를 포함한다. 유사하게, 제 2 기능성 다이 (212)는 그러한 구조물을 포함할 수 있다. 다이 상호 접속 구조물 (213 및 214)은 임의의 다양한 다이 상호 접속 구조물 특성을 포함할 수 있으며, 이들의 비 제한적인 예가 여기에 제공된다.Functional dies 211 and 212 may include die interconnect structures. For example, as shown in FIG. 2A , the first functional die 211 includes a first set of one or more die interconnect structures 213 and a second set of one or more die interconnect structures 214 . . Similarly, the second functional die 212 may include such a structure. Die interconnect structures 213 and 214 may include any of a variety of die interconnect structure characteristics, non-limiting examples of which are provided herein.

제 1 다이 상호 접속 구조물 (213)은 예를 들어 금속 (예를 들어, 구리, 알루미늄 등) 기둥 또는 랜드를 포함할 수 있다. 제 1 다이 상호 접속 구조물 (213)은 또한 예를 들어 도전성 범프 (예를 들어, C4 범프 등) 또는 볼, 와이어, 필라 등을 포함할 수 있다.The first die interconnect structure 213 may include, for example, metal (eg, copper, aluminum, etc.) posts or lands. The first die interconnect structure 213 may also include, for example, conductive bumps (eg, C4 bumps, etc.) or balls, wires, pillars, and the like.

제 1 다이 상호 접속 구조물 (213)은 임의의 다양한 방식으로 형성될 수 있다. 예를 들어, 제 1 다이 상호 접속 구조물 (213)은 기능성 다이 (211)의 다이 패드 상에 도금될 수 있다. 또한, 예를 들어, 제 1 다이 상호 접속 구조물 (213)은 인쇄 및 리플로우, 와이어 본딩 등일 수 있다. 일부 예시적 구현에서, 제 1 다이 상호 접속 구조물 (213)은 제 1 기능성 다이 (211)의 다이 패드일 수 있음을 주목한다.The first die interconnect structure 213 may be formed in any of a variety of ways. For example, the first die interconnect structure 213 may be plated on the die pad of the functional die 211 . Also, for example, the first die interconnect structure 213 may be printed and reflowed, wire bonded, or the like. It is noted that in some example implementations, the first die interconnect structure 213 may be a die pad of the first functional die 211 .

제 1 다이 상호 접속 구조물 (213)은, 예를 들어, 캡핑될 수 있다. 예를 들어, 제 1 다이 상호 접속 구조물 (213)은 솔더 캡핑될 수 있다. 또한, 예를 들어, 제 1 다이 상호 접속 구조물 (213)은 금속 층 (예를 들어, 치환 고체 용액 또는 구리와의 금속간 화합물을 형성하는 솔더 이외의 금속층)으로 캡핑될 수 있다. 예를 들어, 제 1 다이 상호 접속 구조물 (213)은 2015년 12월 8일자로 출원되고 "금속 결합을 위한 일시적인 인터페이스 그라디언트 본딩"으로 명명된 미국 특허 출원 번호 제14/963,037호에 설명된 바와 같이 형성 및/또는 연결될 수 있는데, 그 내용이 본 명세서에 참고로 포함된다. 추가로, 예를 들어, 제 1 다이 상호 접속 구조물 (213)은 2016년 1월 6일에 출원되고 "금속-금속 결합을 갖는 반도체 제품 및 이의 제조 방법"으로 명명된 미국 특허 출원 번호 14/989,455에 설명된 바와 같이 형성 및/또는 연결될 수 있는데, 이의 전체 내용이 본원에 참고로 포함된다.The first die interconnect structure 213 may be capped, for example. For example, the first die interconnect structure 213 may be solder capped. Also, for example, the first die interconnect structure 213 may be capped with a metal layer (eg, a metal layer other than a displaced solid solution or solder that forms an intermetallic compound with copper). For example, the first die interconnect structure 213 is described in U.S. Patent Application Serial No. 14/963,037, filed December 8, 2015 and entitled “Temporary Interface Gradient Bonding for Metal Bonding.” may be formed and/or linked, the contents of which are incorporated herein by reference. Further, for example, first die interconnect structure 213 is disclosed in U.S. Patent Application Serial No. 14/989,455, filed Jan. 6, 2016, entitled “Semiconductor Articles Having Metal-Metal Bonds and Methods of Making Same” may be formed and/or linked as described in , the entire contents of which are incorporated herein by reference.

제 1 다이 상호 접속 구조물 (213)은, 예를 들어, 임의의 다양한 치수 특성을 포함할 수 있다. 예를 들어, 예시적인 구현에서, 제 1 다이 상호 접속 구조물 (213)은 30 미크론의 피치 (예를 들어, 중심 간 간격) 및 17.5 미크론의 직경 (또는 폭, 단축 또는 장축 폭 등)을 포함할 수 있다. 또한, 예를 들어, 예시적인 구현에서, 제 1 다이 상호 접속 구조물 (213)은 20-40 (또는 30-40) 미크론 범위의 피치 및 10-25 미크론 범위의 직경 (또는 폭, 단축 또는 장축 폭 등)을 포함할 수 있다. 제 1 다이 상호 접속 구조물 (213)은, 예를 들어, 15-20 미크론의 높이 일 수 있다.The first die interconnect structure 213 may include, for example, any of a variety of dimensional characteristics. For example, in an exemplary implementation, the first die interconnect structures 213 may include a pitch (eg, center-to-center spacing) of 30 microns and a diameter (or width, minor or major width, etc.) of 17.5 microns. can Also, for example, in an exemplary implementation, the first die interconnect structures 213 may have a pitch in the range of 20-40 (or 30-40) microns and a diameter (or width, minor or major width) in the range of 10-25 microns. etc.) may be included. The first die interconnect structure 213 may be, for example, 15-20 microns in height.

제 2 다이 상호 접속 구조물 (214)은, 예를 들어, 제 1 다이 상호 접속 구조물 (213)과 임의의 또는 모든 특성을 공유할 수 있다. 제 2 다이 상호 접속 구조물 (214)의 일부 또는 전부는, 예를 들어, 제 1 다이 상호 접속 구조물 (213)과 실질적으로 상이할 수 있다.The second die interconnect structure 214 may share any or all properties with the first die interconnect structure 213 , for example. Some or all of the second die interconnect structure 214 may be substantially different from the first die interconnect structure 213 , for example.

제 2 다이 상호 접속 구조물 (214)은, 예를 들어, 금속 (예를 들어, 구리, 알루미늄 등) 기둥 또는 랜드를 포함할 수 있다. 제 2 다이 상호 접속 구조물 (214)은 또한, 예를 들어, 도전성 범프 (예를 들어, C4 범프 등) 또는 볼, 와이어 등을 포함할 수 있다. 제 2 다이 상호 접속 구조물 (214)은, 예를 들어, 그럴 필요는 없으나, 제 1 다이 상호 접속 구조물 (213)과 동일한 일반적인 유형의 상호 접속 구조물일 수 있다. 예를 들어, 제 1 다이 상호 접속 구조물 (213) 및 제 2 다이 상호 접속 구조물 (214)은 모두 구리 기둥을 포함할 수 있다. 또한, 예를 들어, 제 1 다이 상호 접속 구조물 (213)은 금속 랜드를 포함할 수 있고, 제 2 다이 상호 접속 구조물 (214)도 구리 기둥을 포함할 수 있다.The second die interconnect structure 214 may include, for example, metal (eg, copper, aluminum, etc.) posts or lands. The second die interconnect structure 214 may also include, for example, conductive bumps (eg, C4 bumps, etc.) or balls, wires, and the like. The second die interconnect structure 214 may be, for example, but need not be, the same general type of interconnect structure as the first die interconnect structure 213 . For example, the first die interconnect structure 213 and the second die interconnect structure 214 may both include copper pillars. Also, for example, the first die interconnect structure 213 may include metal lands and the second die interconnect structure 214 may also include copper pillars.

제 2 다이 상호 접속 구조물 (214)은 임의의 다양한 방식으로 형성될 수 있다. 예를 들어, 제 2 다이 상호 접속 구조물 (214)은 기능성 다이 (211)의 다이 패드 상에 도금될 수 있다. 또한, 예를 들어, 제 2 다이 상호 접속 구조물 (214)은 인쇄 및 리플로우, 와이어 본딩 등일 수 있다. 제 1 다이 상호 접속 구조물 (213)과 동일한 공정 단계에서 형성되지만, 그러한 다이 상호 접속 구조물 (213 및 214)는 또한 개별적인 개별 단계 및/또는 중첩 단계로 형성될 수 있다.The second die interconnect structure 214 may be formed in any of a variety of ways. For example, the second die interconnect structure 214 may be plated on the die pad of the functional die 211 . Also, for example, the second die interconnect structure 214 may be printed and reflowed, wire bonded, or the like. Although formed in the same process step as the first die interconnect structure 213 , such die interconnect structures 213 and 214 may also be formed in separate discrete steps and/or overlapping steps.

예를 들어, 제 1 예시적인 시나리오에서, 각각의 제 2 다이 상호 접속 구조물 (214)의 제 1 부분 (예를 들어, 전반 1/2, 1/3 등)은 제 1 다이 상호 접속 구조물 (213)과 동일한 제 1 도금 동작으로 형성될 수 있다. 제 1 예시적인 시나리오를 계속하여, 이어서 제 2 다이 상호 접속 구조물 (214) 각각의 제 2 부분 (예를 들어, 후반 1/2, 나머지 2/3 등)이 제 2 도금 작업에서 형성될 수 있다. 예를 들어, 제 2 도금 동작 동안, 제 1 다이 상호 접속 구조물 (213)은 추가적인 도금 (예를 들어, 그 위에 형성된 유전체 또는 보호 마스크 층, 전기 도금 신호의 제거 등에 의해)이 억제될 수 있다. 다른 예시적인 시나리오에서, 제 2 다이 상호 접속 구조물 (214)은 제 1 다이 상호 접속 구조물 (213)의 형성에 이용되는 제 1 도금 공정과 완전히 독립적인 제 2 도금 공정에서 형성될 수 있는데, 이는 예를 들어 제 2 도금 공정 동안 보호 마스크 층에 의해 덮일 수 있다.For example, in the first example scenario, a first portion (eg, first half, 1/3, etc.) of each second die interconnect structure 214 is formed by a first die interconnect structure 213 . ) and may be formed by the same first plating operation. Continuing with the first example scenario, a second portion of each of the second die interconnect structures 214 (eg, the second half, the remaining two-thirds, etc.) may then be formed in a second plating operation. . For example, during the second plating operation, the first die interconnect structure 213 may be inhibited from further plating (eg, by a dielectric or protective mask layer formed thereon, removal of an electroplating signal, etc.). In another exemplary scenario, the second die interconnect structure 214 may be formed in a second plating process that is completely independent of the first plating process used to form the first die interconnect structure 213 , which may be for example For example, it may be covered by a protective mask layer during the second plating process.

제 2 다이 상호 접속 구조물 (214)은 예를 들어 캡핑되지 않을 수 있다. 예를 들어, 제 2 다이 상호 접속 구조물 (214)은 솔더 캡핑되지 않을 수 있다. 예시적인 시나리오에서, 제 1 다이 상호 접속 구조물 (213)은 캡핑될 수 있고 (예를 들어, 솔더-캡핑, 금속 층 캡핑 등), 제 2 다이 상호 접속 구조물 (214)은 캡핑되지 않을 수 있다. 다른 예시적인 시나리오에서, 제 1 다이 상호 접속 구조물 (213) 및 제 2 다이 상호 접속 구조물 (214) 중 어느 것도 캡핑되지 않는다.The second die interconnect structure 214 may be uncapped, for example. For example, the second die interconnect structure 214 may not be solder capped. In an example scenario, the first die interconnect structure 213 may be capped (eg, solder-capping, metal layer capping, etc.) and the second die interconnect structure 214 may be uncapped. In another example scenario, neither the first die interconnect structure 213 nor the second die interconnect structure 214 is capped.

제 2 다이 상호 접속 구조물 (214)은 예를 들어 임의의 다양한 치수 특성을 포함할 수 있다. 예를 들어, 예시적인 구현에서, 제 2 다이 상호 접속 구조물 (214)은 80 미크론의 피치 (예를 들어, 중심 간 간격) 및 25 미크론 이상의 직경 (또는 폭)을 포함할 수 있다. 또한 예를 들어, 예시적인 구현에서, 제 2 다이 상호 접속 구조물 (214)은 50-80 미크론 범위의 피치 및 20-30 미크론 범위의 직경 (또는 폭, 단축 또는 장축 폭 등)을 포함할 수 있다. 추가로, 예를 들어, 예시적인 구현에서, 제 2 다이 상호 접속 구조물 (214)은 80-150 (또는 100-150) 미크론 범위의 피치 및 25-40 미그론 범위의 직경 (또는 폭, 단축 또는 장축 폭 등)을 포함할 수 있다. 제 2 다이 상호 접속 구조물 (214)은 예를 들어 40-80 미크론의 높일 수 있다.The second die interconnect structure 214 may include, for example, any of a variety of dimensional characteristics. For example, in an exemplary implementation, the second die interconnect structure 214 can include a pitch (eg, center-to-center spacing) of 80 microns and a diameter (or width) of 25 microns or greater. Also for example, in an exemplary implementation, the second die interconnect structure 214 may include a pitch in the range of 50-80 microns and a diameter (or width, minor or major width, etc.) in the range of 20-30 microns. . Further, for example, in an exemplary implementation, the second die interconnect structures 214 may have a pitch in the range of 80-150 (or 100-150) microns and a diameter (or width, minor axis, or width) in the range of 25-40 microns. long axis width, etc.). The second die interconnect structure 214 can be as high as 40-80 microns, for example.

기능성 다이들 (예를 들어, 웨이퍼 형태 등)은 그 위에 형성된 하나 이상의 다이 상호 접속 구조물 (213/214) (또는 그 일부)을 이미 갖고 수용될 수 있음에 유의해야한다.It should be noted that functional dies (eg, in wafer form, etc.) may already be accommodated with one or more die interconnect structures 213/214 (or portions thereof) formed thereon.

기능성 다이 (예를 들어, 웨이퍼 형태)는 이 시점에서 원래의 다이 두께로부터 (예를 들어, 연삭, 기계적 및/또는 화학적 시닝 등에 의해) 얇아 질 수 있지만, 반드시 그럴 필요는 없다. 예를 들어, 기능성 다이 웨이퍼 (예를 들어, 실시 예 (200A-1, 200A-2, 200A-3 및/또는 200A-4)에 도시된 웨이퍼)는 전체 두께 웨이퍼 일 수 있다. 또한, 예를 들어, 기능성 다이 웨이퍼 (예를 들어, 실시 예 (200A-1, 200A-2, 200A-3, 200A-4) 등에 도시된 웨이퍼)는 웨이퍼의 안전한 취급을 제공하면서도 최종 패키지의 두께를 감소시키기 위해 적어도 부분적으로 얇아질 수 있다.The functional die (eg, in wafer form) may, but need not be, thinned (eg, by grinding, mechanical and/or chemical thinning, etc.) from the original die thickness at this point. For example, a functional die wafer (eg, the wafer shown in embodiments 200A-1 , 200A-2, 200A-3 and/or 200A-4) may be a full thickness wafer. Also, for example, functional die wafers (eg, the wafers shown in Examples 200A-1, 200A-2, 200A-3, 200A-4, etc.) provide for safe handling of the wafer while still providing the thickness of the final package. may be at least partially thinned to reduce

일반적으로, 블록 (110)은 복수의 기능성 다이를 수신, 제조 및/또는 준비하는 것을 포함할 수 있다. 따라서, 본 개시의 범위는 그러한 수신 및/또는 제조의 임의의 특정 방식의 특성 또는 그러한 기능성 다이의 임의의 특정 특성에 의해 제한되지 않아야 한다.In general, block 110 may include receiving, manufacturing, and/or preparing a plurality of functional dies. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of such reception and/or manufacture or by any particular nature of such a functional die.

예시적인 방법 (100)은, 블록 (115)에서, 연결 다이를 수신, 제조 및/또는 준비하는 단계를 포함할 수 있다. 블록 (115)은 다양한 방식 중 임의의 방식으로 복수의 연결 다이를 수신 및/또는 제조하는 단계를 포함할 수 있으며, 이들의 비 제한적인 예가 여기에 제공된다. 블록 (115)의 다양한 예시적인 양태는 도 2b(도 2b-1 및 2b-2)에 도시된 예 (200B-1) 내지 (200B-7)에 제시되어있다.The exemplary method 100 may include, at block 115 , receiving, manufacturing, and/or preparing a connecting die. Block 115 may include receiving and/or fabricating a plurality of connected dies in any of a variety of ways, non-limiting examples of which are provided herein. Various illustrative aspects of block 115 are presented in examples 200B-1 through 200B-7 illustrated in FIG. 2B ( FIGS. 2B-1 and 2B-2 ).

블록 (115)은, 예를 들어, 동일한 설비 또는 지리적 위치에서 상류 제조 공정으로부터 복수의 연결 다이를 수신하는 단계를 포함할 수 있다. 블록 (115)은 또한 예를 들어 공급자로부터 (예를 들어, 파운드리 등으로부터) 연결 다이를 수신하는 단계를 포함할 수 있다.Block 115 may include, for example, receiving a plurality of connecting dies from an upstream manufacturing process at the same facility or geographic location. Block 115 may also include, for example, receiving a connecting die from a supplier (eg, from a foundry, etc.).

수신, 제조 및/또는 준비된 연결 다이는 임의의 다양한 특성을 포함할 수 있다. 예를 들어, 수신, 제조 및/또는 준비된 다이는 웨이퍼 (예를 들어, 실리콘 또는 다른 반도체 웨이퍼, 글래스 웨이퍼 또는 패널, 금속 웨이퍼 또는 패널 등) 상의 복수의 연결 다이를 포함할 수 있다. 예를 들어, 도 2b-1에 도시된 바와 같이, 예 (200B-1)은 연결 다이의 전체 웨이퍼를 포함하고, 그 예의 연결 다이는 라벨 (216a)로 도시되어 있다. 여기에서 도시된 다양한 예가 일반적으로 패키지 내의 단일 연결 다이의 활용에 관한 것이지만, 다중 연결 다이 (예를 들어, 동일하거나 상이한 디자인)가 단일 전자 디바이스 패키지에 이용될 수 있음을 이해해야 한다. 이러한 구성의 비 제한적인 예가 여기에 제공된다.The received, manufactured and/or prepared connecting die may include any of a variety of characteristics. For example, a die received, fabricated, and/or prepared may include a plurality of interconnected dies on a wafer (eg, silicon or other semiconductor wafer, glass wafer or panel, metal wafer or panel, etc.). For example, as shown in FIG. 2B-1 , example 200B-1 includes an entire wafer of connection dies, the example connection die shown as label 216a. While the various examples shown herein relate generally to the utilization of a single connect die within a package, it should be understood that multiple connect dies (eg, the same or different designs) may be utilized in a single electronic device package. A non-limiting example of such a configuration is provided herein.

여기에 도시된 예 (예를 들어, 200B-1 내지 200B-4)에서, 연결 다이는 예를 들어 전기적 라우팅 회로 (예를 들어, 능동 반도체 구성 요소 및/또는 수동 구성 요소가 없는)만을 포함 할 수 있다. 그러나, 본 개시의 범위는 이에 제한되지 않음에 유의한다. 예를 들어, 여기에 도시된 연결 다이는 수동 전자 부품 (예를 들어, 저항기, 커패시터, 인덕터, 집적 수동 디바이스 (IPD) 등) 및/또는 능동 전자 부품 (예를 들어, 트랜지스터, 논리 회로, 반도체 처리 부품, 반도체 메모리 부품 등) 및/또는 광학 부품 등을 포함할 수 있다. In the examples shown herein (eg, 200B-1 to 200B-4), the connecting die may include, for example, only electrical routing circuitry (eg, without active semiconductor components and/or passive components). can However, it should be noted that the scope of the present disclosure is not limited thereto. For example, the connecting dies shown herein can be used for passive electronic components (eg, resistors, capacitors, inductors, integrated passive devices (IPDs), etc.) and/or active electronic components (eg, transistors, logic circuits, semiconductors). processing components, semiconductor memory components, etc.) and/or optical components.

연결 다이는 연결 다이 상호 접속 구조물을 포함할 수 있다. 예를 들어, 도 200b-1에 도시된 예시적인 연결 다이 (216a)는 연결 다이 상호 접속 구조물 (217)을 포함한다. 연결 다이 상호 접속 구조물 (217)은 임의의 다양한 상호 접속 구조물 특성을 포함할 수 있으며, 이들의 비 제한적인 예가 여기에 제공된다. 이 논의는 일반적으로 모든 연결 다이 상호 접속 구조물 (217)이 서로 동일한 것으로 제시되지만, 서로 상이할 수도 있다. 예를 들어, 도 2b-1을 참조하면, 연결 다이 상호 접속 구조물 (217)의 좌측 부분은 연결 다이 상호 접속 구조물 (217)의 우측 부분과 동일하거나 상이할 수 있다.The connecting die may include a connecting die interconnect structure. For example, the example connecting die 216a shown in FIG. 200B-1 includes a connecting die interconnect structure 217 . Connecting die interconnect structure 217 may include any of a variety of interconnect structure characteristics, non-limiting examples of which are provided herein. Although this discussion generally presents all connecting die interconnect structures 217 as identical to each other, they may be different. For example, referring to FIG. 2B-1 , the left portion of the connecting die interconnect structure 217 may be the same as or different from the right portion of the connecting die interconnect structure 217 .

연결 다이 상호 접속 구조물 (217) 및/또는 그 형성은 여기에서 논의된 제 1 다이 상호 접속 구조물 (213) 및/또는 제 2 다이 상호 접속 구조물 (214) 및/또는 그 형성과 임의의 또는 모든 특성을 공유할 수 있다. 예시적인 구현에서, 연결 다이 상호 접속 구조물 (217)의 제 1 부분은 그러한 제 1 부분을 제 1 기능성 다이 (211)의 각각의 제 1 다이 상호 접속 구조물 (213)에 정합시키기 위해 제공하는 간격, 레이아웃, 형상, 크기 및/또는 재료 특성을 포함할 수 있다. 연결 다이 상호 접속 구조물 (217)의 제 2 부분은 그러한 제 2 부분을 제 2 기능성 다이 (212)의 각각의 제 1 다이 상호 접속 구조물 (213)에 정합시키기 위해 제공하는 간격, 레이아웃, 형상, 크기 및 / 또는 재료 특성을 포함할 수 있다.The connecting die interconnect structure 217 and/or its formation may have any or all characteristics of the first die interconnect structure 213 and/or the second die interconnect structure 214 and/or its formation discussed herein. can be shared In an exemplary implementation, the first portion of the connecting die interconnect structure 217 includes a spacing that provides for mating the first portion to each first die interconnect structure 213 of the first functional die 211 ; layout, shape, size and/or material properties. The second portion of the connecting die interconnect structure 217 provides a spacing, layout, shape, size, and spacing that provides for mating the second portion to each first die interconnect structure 213 of the second functional die 212 . and/or material properties.

연결 다이 상호 접속 구조물 (217)은 예를 들어 금속 (예를 들어, 구리, 알루미늄 등) 기둥 또는 랜드를 포함할 수 있다. 연결 다이 상호 접속 구조물 (217)은 또한 예를 들어 도전성 범프 (예를 들어, C4 범프 등) 또는 볼, 와이어, 필라 등을 포함할 수 있다.Connecting die interconnect structure 217 may include, for example, metal (eg, copper, aluminum, etc.) posts or lands. Connecting die interconnect structure 217 may also include, for example, conductive bumps (eg, C4 bumps, etc.) or balls, wires, pillars, and the like.

연결 다이 상호 접속 구조물 (217)은 임의의 다양한 방식으로 형성될 수 있다. 예를 들어, 연결 다이 상호 접속 구조물 (217)은 연결 다이 (216a)의 다이 패드 상에 도금될 수 있다. 또한, 예를 들어, 연결 다이 상호 접속 구조물 (217)은 인쇄 및 리플로우, 와이어 본딩 등일 수 있다. 일부 예시적인 구현에서, 연결 다이 상호 접속 구조물 (217)은 연결 다이 (216a)의 다이 패드 일 수 있음에 유의한다.The connecting die interconnect structure 217 may be formed in any of a variety of ways. For example, the connecting die interconnect structure 217 may be plated on the die pads of the connecting die 216a. Also, for example, the connecting die interconnect structure 217 may be printed and reflowed, wire bonded, or the like. Note that in some example implementations, the connecting die interconnect structure 217 may be a die pad of the connecting die 216a.

연결 다이 상호 접속 구조물 (217)은 예를 들어 캡핑될 수 있다. 예를 들어, 연결 다이 상호 접속 구조물 (217)은 솔더 캡핑될 수 있다. 또한, 예를 들어, 연결 다이 상호 접속 구조물 (217)은 금속 층 (예를 들어, 치환 고체 용액 또는 구리와 금속간 화합물을 형성하는 금속 층)으로 캡핑될 수 있다. 예를 들어, 연결 다이 상호 접속 구조물 (217)은 2015년 12월 8일자로 출원되고, "금속 결합을 위한 일시적인 인터페이스 그라디언트 본딩"인 미국 특허 출원 번호 14/963,037에 설명된 바와 같이 형성 및/또는 연결될 수 있고, 이의 전체 내용이 여기에 참고로 포함된다. 추가로, 예를 들어, 연결 다이 상호 접속 구조물 (217)은 2016년 1월 6일에 출원되고 "금속-금속 결합을 갖는 반도체 제품 및 이의 제조 방법"으로 명명된 미국 특허 출원 번호 14/989,455에 설명된 바와 같이 형성 및/또는 연결될 수 있고, 이의 전체 내용이 여기에 참고로 포함된다.The connecting die interconnect structure 217 may be capped, for example. For example, the connecting die interconnect structure 217 may be solder capped. Also, for example, the connecting die interconnect structure 217 may be capped with a metal layer (eg, a displaced solid solution or a metal layer that forms an intermetallic compound with copper). For example, connect die interconnect structure 217 may be formed and/or formed as described in U.S. Patent Application Serial No. 14/963,037, filed December 8, 2015, and entitled "Temporary Interface Gradient Bonding for Metal Bonding." may be linked, the entire contents of which are incorporated herein by reference. Additionally, for example, interconnect die interconnect structure 217 is disclosed in U.S. Patent Application Serial No. 14/989,455, filed Jan. 6, 2016, entitled "Semiconductor Articles Having Metal-Metal Bonds and Methods of Making Same" may be formed and/or linked as described, the entire contents of which are incorporated herein by reference.

연결 다이 상호 접속 구조물 (217)은 예를 들어 임의의 다양한 치수 특성을 포함할 수 있다. 예를 들어, 예시적인 구현에서, 연결 다이 상호 접속 구조물 (217)은 30 미크론의 피치 (예를 들어, 중심 간 간격) 및 17.5 미크론의 직경 (또는 폭, 단축 또는 장축 폭 등)을 포함할 수 있다. 또한 예를 들어, 예시적인 구현에서, 연결 다이 상호 접속 구조물 (217)은 20-40 (또는 30-40) 미크론 범위의 피치 및 10-25 미크론 범위의 직경 (또는 폭, 단축 또는 장축 폭 등)을 포함할 수 있다. 연결 다이 상호 접속 구조물 (217)은 예를 들어 15-20 미크론의 높이일 수 있다.Connecting die interconnect structure 217 may include, for example, any of a variety of dimensional characteristics. For example, in an exemplary implementation, the connecting die interconnect structures 217 may include a pitch (eg, center-to-center spacing) of 30 microns and a diameter (or width, minor or major width, etc.) of 17.5 microns. there is. Also for example, in an exemplary implementation, the connecting die interconnect structures 217 may have a pitch in the range of 20-40 (or 30-40) microns and a diameter (or width, minor or major width, etc.) in the range of 10-25 microns. may include The connecting die interconnect structure 217 may be, for example, 15-20 microns in height.

예시적인 시나리오에서, 연결 다이 상호 접속 구조물 (217)은 제 1 기능성 다이 (211) 및 제 2 기능성 다이 (212)의 각각의 제 1 다이 상호 접속 구조물 (213) (예를 들어, 금속 랜드, 도전성 범프, 구리 기둥 등)와 정합하는 구리 기둥을 포함할 수 있다. In the example scenario, the connecting die interconnect structure 217 is the first die interconnect structure 213 (eg, metal land, conductive bumps, copper pillars, etc.) and mating copper pillars.

연결 다이 (216a) (또는 그 웨이퍼 (200B-1))는 임의의 다양한 방식으로 형성될 수 있으며, 이들의 비 제한적인 예는 여기에서 논의된다. 예를 들어, 도 2b-1을 참조하면, 연결 다이 (216a) (예를 들어, 예 (200B-3)에 도시됨) 또는 그 웨이퍼 (예를 들어, 예 (200B-1)에 도시됨)는 예를 들어 지지층 (290a)을 포함할 수 있다 (예를 들어, 실리콘 또는 다른 반도체층, 글래스층, 금속층, 플라스틱층 등). 재분배 (RD) 구조물 (298)은 지지층 (290) 상에 형성될 수 있다. RD 구조물 (298)은 예를 들어 베이스 유전층 (291), 제 1 유전층 (293), 제 1 도전성 트레이스 (292), 제 2 유전층 (296), 제 2 도전성 트레이스 (295) 및 연결 다이 상호 접속 구조물 (217)을 포함할 수 있다.Connecting die 216a (or wafer 200B-1 thereof) may be formed in any of a variety of ways, non-limiting examples of which are discussed herein. For example, referring to FIG. 2B-1 , a connecting die 216a (eg, shown in example 200B-3) or a wafer thereof (eg, shown in example 200B-1)) may include, for example, a support layer 290a (eg, a silicon or other semiconductor layer, a glass layer, a metal layer, a plastic layer, etc.). A redistribution (RD) structure 298 may be formed on the support layer 290 . The RD structure 298 includes, for example, a base dielectric layer 291 , a first dielectric layer 293 , a first conductive trace 292 , a second dielectric layer 296 , a second conductive trace 295 and a connecting die interconnect structure. (217) may be included.

베이스 유전층 (291)은 예를 들어 지지층 (290) 상에 있을 수 있다. 베이스 유전층 (291)은 예를 들어 산화물층, 질화물층, 임의의 다양한 무기 유전체 재료 등을 포함할 수 있다. 베이스 유전층 (291)은 예를 들어 사양에 따라 형성 될 수 있고/있거나 기본적일 수 있다. 베이스 유전층 (291)은 패시베이션층으로 지칭될 수 있다. 베이스 유전층 (291)은 예를 들어 저압 화학 기상 증착 (LPCVD) 프로세스를 사용하여 형성된 실리콘 이산화물층이거나 이를 포함할 수 있다. 다른 예시적인 구현예에서, 베이스 유전층 (291)은 다양한 유기 유전체 재료 중 임의의 것으로 형성될 수 있으며, 이들의 많은 예가 여기에 제공된다.Base dielectric layer 291 may be on support layer 290 , for example. Base dielectric layer 291 may include, for example, an oxide layer, a nitride layer, any of a variety of inorganic dielectric materials, and the like. Base dielectric layer 291 may be basic and/or formed according to specifications, for example. The base dielectric layer 291 may be referred to as a passivation layer. Base dielectric layer 291 may be or include a layer of silicon dioxide formed using, for example, a low pressure chemical vapor deposition (LPCVD) process. In other exemplary embodiments, the base dielectric layer 291 may be formed from any of a variety of organic dielectric materials, many examples of which are provided herein.

연결 다이 (216a) (예를 들어, 예 (200B-3)에 도시됨) 또는 그 웨이퍼 (예를 들어, 예 (200B-1)에 도시됨)는 또한 예를 들어 제 1 도전성 트레이스 (292) 및 제 1 유전층 (293)을 포함할 수 있다. 예를 들어, 증착된 도전성 금속 (예를 들어, 구리, 알루미늄, 텅스텐 등)을 포함할 수 있다. 제 1 도전성 트레이스 (292)는 예를 들어 스퍼터링, 전기 도금, 무전해 도금 등에 의해 형성될 수 있다. 제 1 도전성 트레이스 (292)는 예를 들어 서브 미크론 또는 서브 미크론 피치로 형성될 수 있다 (또는 중심 간 간격). 제 1 유전층 (293)은 예를 들어 무기 유전 물질 (예를 들어, 실리콘 산화물, 실리콘 질화물 등)을 포함할 수 있다. 다양한 구현에서, 제 1 유전층 (293)은 제 1 도전성 트레이스 (292) 이전에 형성될 수 있고, 예를 들어 제 1 도전성 트레이스 (292) 또는 그 일부로 채워지는 개구로 형성될 수 있다. 예를 들어 구리 도전성 트레이스를 포함하는 예시적인 구현에서, 듀얼 다마신 프로세스가 트레이스를 증착하는데 이용될 수 있다. Connecting die 216a (eg, shown in eg 200B-3) or its wafer (eg, shown in eg 200B-1) may also include, eg, first conductive trace 292 and a first dielectric layer 293 . For example, it may include a deposited conductive metal (eg, copper, aluminum, tungsten, etc.). The first conductive traces 292 may be formed by, for example, sputtering, electroplating, electroless plating, or the like. The first conductive traces 292 may be formed, for example, with a sub-micron or sub-micron pitch (or center-to-center spacing). The first dielectric layer 293 may include, for example, an inorganic dielectric material (eg, silicon oxide, silicon nitride, etc.). In various implementations, the first dielectric layer 293 may be formed prior to the first conductive trace 292 , eg, with openings filled with the first conductive trace 292 or a portion thereof. In an example implementation involving copper conductive traces for example, a dual damascene process may be used to deposit the traces.

대안적인 어셈블리에서, 제 1 유전층 (293)은 유기 유전체 재료를 포함할 수 있다. 예를 들어, 제 1 유전층 (293)은 비스말레이미드트리아진 (BT), 페놀 수지, 폴리이미드 (PI), 벤조사이클로부텐 (BCB), 폴리벤즈옥사졸 (PBO), 에폭시 및 이들의 등가물 및 이들의 화합물을 포함할 수 있으나, 본 발명은 이에 제한되지 않는다. 유기 유전체 재료는 다양한 방식, 예를 들어 화학 기상 증착 (CVD)으로 형성될 수 있다. 이러한 대안적인 어셈블리에서, 제 1 도전성 트레이스 (292)는 예를 들어 2-5 미크론 피치 (또는 중심 간 간격) 일 수 있다.In an alternative assembly, the first dielectric layer 293 may include an organic dielectric material. For example, the first dielectric layer 293 may include bismaleimidetriazine (BT), phenolic resin, polyimide (PI), benzocyclobutene (BCB), polybenzoxazole (PBO), epoxies and their equivalents, and These compounds may be included, but the present invention is not limited thereto. The organic dielectric material can be formed in a variety of ways, for example, by chemical vapor deposition (CVD). In this alternative assembly, the first conductive traces 292 may be, for example, 2-5 micron pitch (or center-to-center spacing).

연결 다이 (216a) (예를 들어, 예 (200B-3)에 도시됨) 또는 그 웨이퍼 (예를 들어, 200B-1에 도시됨)는 예를 들어 제 2 도전성 트레이스 (295) 및 제 2 유전층 (296)을 포함할 수 있다. 도전성 트레이스 (295)는 예를 들어 증착된 도전성 금속 (예를 들어, 구리 등)을 포함할 수 있다. 제 2 도전성 트레이스 (295)는 예를 들어 (예를 들어, 제 1 유전층 (293)에서) 각각의 도전성 비아 (294) 또는 개구를 통해 각각의 제 1 도전성 트레이스 (292)에 연결될 수 있다. 제 2 유전층 (296)은 예를 들어 무기 유전체 재료 (예를 들어, 실리콘 산화물, 실리콘 질화물 등)를 포함할 수 있다. 대안적인 어셈블리에서, 제 2 유전층 (296)은 유기 유전체 재료를 포함할 수 있다. 예를 들어, 제 2 유전층 (296)은 비스말레이미드트리 아진 (BT), 페놀수지, 폴리이미드 (PI), 벤조사이클로부텐 (BCB), 폴리벤즈옥사졸 (PBO), 에폭시 및 이들의 등가물 및 이들의 화합물을 포함할 수 있으나, 본 발명은 이에 제한되지 않는다. 제 2 유전층 (296)은 예를 들어 CVD 공정을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다. 다양한 유전층들 (예를 들어, 제 1 유전층 (293), 제 2 유전층 (296) 등)은 동일한 유전체 재료로 형성될 수 있고/있거나 동일한 프로세스를 사용하여 형성될 수 있지만, 이것이 필수는 아니다. 예를 들어, 제 1 유전층 (293)은 여기에서 논의된 임의의 무기 유전 물질로 형성될 수 있고, 제 2 유전층 (296)은 여기에서 논의된 임의의 유기 유전 물질로 형성될 수 있으며, 그 역도 마찬가지이다.Connecting die 216a (eg, as shown in eg 200B-3) or its wafer (eg, shown in 200B-1) may include, eg, a second conductive trace 295 and a second dielectric layer (296). The conductive traces 295 may include, for example, a deposited conductive metal (eg, copper, etc.). The second conductive trace 295 may be connected to each first conductive trace 292 through a respective conductive via 294 or opening, for example (eg, in the first dielectric layer 293 ). The second dielectric layer 296 can include, for example, an inorganic dielectric material (eg, silicon oxide, silicon nitride, etc.). In an alternative assembly, the second dielectric layer 296 may include an organic dielectric material. For example, the second dielectric layer 296 may include bismaleimidetriazine (BT), phenolic resin, polyimide (PI), benzocyclobutene (BCB), polybenzoxazole (PBO), epoxies and equivalents thereof, and These compounds may be included, but the present invention is not limited thereto. The second dielectric layer 296 may be formed using, for example, but not limited to, a CVD process. The various dielectric layers (eg, first dielectric layer 293 , second dielectric layer 296 , etc.) may be formed of the same dielectric material and/or may be formed using the same process, although this is not required. For example, the first dielectric layer 293 may be formed of any inorganic dielectric material discussed herein, and the second dielectric layer 296 may be formed of any organic dielectric material discussed herein, and vice versa. The same is true.

두 세트의 유전층 및 도전성 트레이스가 도 2b-1에 도시되어 있지만, 연결 다이 (216a) (예를 들어, 200B-3에 도시됨) 또는 그 웨이퍼 (예를 들어, 200B-1에 도시됨)의 RD 구조물 (298)는 임의의 수의 이러한 층 및 트레이스를 포함할 수 있다는것이 이해되어야 한다. 예를 들어, RD 구조물 (298)은 단지 하나의 유전층 및/또는 도전성 트레이스 세트, 세 세트의 유전층 및/또는 도전성 트레이스 등을 포함 할 수 있다.Although two sets of dielectric and conductive traces are shown in FIG. 2B-1 , the connection die 216a (eg, shown in 200B-3) or its wafer (eg, shown in 200B-1) is It should be understood that the RD structure 298 may include any number of such layers and traces. For example, RD structure 298 may include only one set of dielectric layers and/or conductive traces, three sets of dielectric layers and/or conductive traces, and the like.

연결 다이 상호 접속 구조물 (217) (예를 들어, 도전성 범프, 도전성 볼, 도전성 기둥 또는 포스트, 도전성 랜드 또는 패드 등)이 RD 구조물 (298)의 표면 상에 형성될 수 있다. 이러한 연결 다이 상호 접속 구조물 (217)의 예가 도 2B-1 및 2B-2에서 도시되어 있는데, 이는 연결 다이 상호 접속 구조물 (217)이 RD 구조물 (298)의 전면 (또는 상부) 측에 형성되고 제 2 유전층의 도전성 비아를 통해 각각의 제 2 도전성 트레이스 (295)에 전기적으로 연결된 것으로 도시되어있다. 이러한 연결 다이 상호 접속 구조물 (217)은 예를 들어 RD 구조물 (298)을, 예를 들어, 여기에서 논의된 제 1 기능성 다이 (211) 및 제 2 기능성 다이 (212)를 포함하는, 다양한 전자 부품 (예를 들어, 능동 반도체 부품 또는 다이, 수동 부품 등)에 결합시키기 위해 이용될 수 있다. A connecting die interconnect structure 217 (eg, conductive bumps, conductive balls, conductive posts or posts, conductive lands or pads, etc.) may be formed on the surface of the RD structure 298 . An example of such a connecting die interconnect structure 217 is shown in FIGS. 2B-1 and 2B-2, in which the connecting die interconnect structure 217 is formed on the front (or upper) side of the RD structure 298 and the second It is shown electrically connected to each second conductive trace 295 through conductive vias in two dielectric layers. This connecting die interconnect structure 217 can be used to connect various electronic components to various electronic components, including, for example, the RD structure 298 , including, for example, the first functional die 211 and the second functional die 212 discussed herein. (eg, active semiconductor components or dies, passive components, etc.).

연결 다이 상호 접속 구조물 (217)은 예를 들어 다양한 도전성 물질 (예를 들어, 구리, 니켈, 금 등 중 임의의 하나 또는 이들의 조합)을 포함할 수 있다. 연결 다이 상호 접속 구조물 (217)은 또한 예를 들어 솔더를 포함할 수 있다. 또한, 예를 들어, 연결 다이 상호 접속 구조물 (217)은 솔더 볼 또는 범프, 멀티 볼 솔더 칼럼, 긴 솔더 볼, 금속 코어를 덮는 솔더의 층을 갖는 금속 (예를 들어, 구리) 코어 볼, 도금 필라 구조물 (예를 들어, 구리 필라 등), 와이어 구조물 (예를 들어, 와이어 본딩 와이어) 등을 포함할 수 있다. Connecting die interconnect structure 217 may include, for example, various conductive materials (eg, any one or combination of copper, nickel, gold, etc.). The connecting die interconnect structure 217 may also include, for example, solder. Also, for example, the connecting die interconnect structure 217 may include solder balls or bumps, multi-ball solder columns, long solder balls, metal (eg, copper) core balls with a layer of solder covering the metal core, plating pillar structures (eg, copper pillars, etc.), wire structures (eg, wire bonding wires), and the like.

도 2b-1을 참조하면, 연결 다이 (216a)의 웨이퍼를 나타내는 예 (200B-1)는 예를 들어 예 (200B-2)에 도시된 바와 같이 얇은 연결 다이 (216b)의 얇은 연결 다이 웨이퍼를 생성하기 위해 얇아질 수 있다. 예를 들어, 얇은 연결 다이 웨이퍼 (예를 들어, 예를 들어 200B-2에 도시된 바와 같이)는 여전히 얇은 것을 안전하게 취급 할 수 있는 정도로 얇아질 수 있다 (예를 들어, 그라인딩, 화학적 및/또는 기계적 시닝 등에 의해). 연결 다이 웨이퍼 및/또는 그것의 개별적인 얇은 연결 다이 (216b)는 낮은 프로파일을 제공한다. 예를 들어, 도 2b-1을 참조하면, 지지층 (290)이 실리콘을 포함하는 예시적인 구현에서, 얇은 연결 다이 (216b)는 여전히 실리콘 지지층 (290)의 적어도 일부를 포함할 수 있다. 얇은 연결 다이 (216b)의 하면( 또는 후면)은 비도전성 지지층 (290), 베이스 유전층 (291) 등을 포함하여 나머지 지지층 (290)의 하부에서 상부의 도전성층으로의 도전성 접근을 금지할 수 있다. 다른 예들에서, 얇은 연결 다이 (216b)는 지지층 (290)을 실질적으로 또는 완전히 제거하기 위해 얇아질 수 있다. 그러한 예들에서, 연결 다이 (216b)의 하부 측에서의 도전성 접근은 여전히 베이스 유전층 (291)에 의해 차단될 수 있다.Referring to FIG. 2B-1 , an example 200B-1 showing a wafer of connection die 216a is, for example, a thin connection die wafer of thin connection die 216b as shown in example 200B-2. can be thinned to create For example, a thin connect die wafer (eg, as shown, for example, in 200B-2) may still be thin enough to safely handle the thin (eg, grind, chemical and/or by mechanical thinning, etc.). The connecting die wafer and/or its individual thin connecting die 216b provide a low profile. For example, referring to FIG. 2B-1 , in an exemplary implementation where the support layer 290 includes silicon, the thin interconnect die 216b may still include at least a portion of the silicon support layer 290 . The underside (or backside) of the thin connecting die 216b, including the non-conductive support layer 290, the base dielectric layer 291, and the like, may inhibit conductive access from the bottom of the remaining support layer 290 to the conductive layer above it. . In other examples, the thin connecting die 216b may be thinned to substantially or completely remove the support layer 290 . In such examples, conductive access at the bottom side of the connecting die 216b may still be blocked by the base dielectric layer 291 .

예를 들어, 예시적인 구현에서, 얇은 연결 다이 웨이퍼 (예를 들어, 예 (200B-2)에 도시된 바와 같이) 또는 그 얇은 연결 다이 (216b)는 50 미크론 이하의 두께를 가질 수 있다. 다른 예시적인 구현에서, 얇은 연결 다이 웨이퍼 (또는 그것의 얇은 연결 다이 (216b))는 20 내지 40 미크론 범위의 두께를 가질 수 있다. 여기에서 논의되는 바와 같이, 얇은 연결 다이 (216b)가 캐리어와 기능성 다이 (211, 212) 사이에 끼워질 수 있도록, 얇은 연결 다이 (216b)의 두께는 예를 들어 제 1 다이 (211) 및 제 2 다이 (212)의 제 2 다이 상호 접속 구조물 (214)의 길이보다 작을 수 있다.For example, in an exemplary implementation, a thin interconnect die wafer (eg, as shown in example 200B-2) or its thin interconnect die 216b can have a thickness of 50 microns or less. In another example implementation, the thin connect die wafer (or thin connect die 216b thereof) can have a thickness in the range of 20-40 microns. As discussed herein, the thickness of the thin connecting die 216b is, for example, the first die 211 and the second so that the thin connecting die 216b can be sandwiched between the carrier and the functional dies 211 , 212 . The length of the second die interconnect structure 214 of the two dies 212 may be less than that of the second die 212 .

"Connect Die Example 1" 및 "Connect Die Example 2"로 레이블이 지정된 두 개의 연결 다이 구현은 도 2B-2의 200B-5에 표시되어 있다. Connect Die Example 1은, 예를 들어 RD 구조물 (298) 및 반도체 지지층 (290)에서 무기 유전층 (및/또는 무기 및 유기 유전체 층의 조합)을 이용할 수 있다. 예를 들어, Connect Die Example 1은 앰코 테크놀로지의 SLIMTM (Silicon-Less Integrated Module) 기술을 이용하여 제조될 수 있다. 반도체 지지층은 예를 들어 30-100 um (예를 들어, 70 um) 두께일 수 있고, RD 구조물의 각각의 레벨 (또는 서브층 또는 층) (예를 들어, 적어도 유전층 및 도전성층을 포함)은 예를 들어 두께가 1-3um (예 : 3um, 5um 등)일 수 있다. 예시적인 결과적인 구조물의 총 두께는 예를 들어 33-109 um (예를 들어, < 80 um 등)의 범위일 수 있다. 본 개시의 범위는 임의의 특정 치수로 제한되지 않음에 유의한다.Two connect die implementations labeled "Connect Die Example 1" and "Connect Die Example 2" are shown at 200B-5 in FIG. 2B-2. Connect Die Example 1 may use, for example, an inorganic dielectric layer (and/or a combination of inorganic and organic dielectric layers) in the RD structure 298 and the semiconductor support layer 290 . For example, Connect Die Example 1 may be manufactured using Amkor Technology's SLIM TM (Silicon-Less Integrated Module) technology. The semiconductor support layer may be, for example, 30-100 um (eg, 70 um) thick, and each level (or sub-layer or layer) of the RD structure (eg, comprising at least a dielectric layer and a conductive layer) For example, the thickness may be 1-3um (eg 3um, 5um, etc.). The total thickness of the exemplary resulting structure may range, for example, from 33-109 um (eg, < 80 um, etc.). Note that the scope of the present disclosure is not limited to any particular dimension.

Connect Die Example 2는, 예를 들어 RD 구조물 (298) 및 반도체 지지층 (290)에서 유기 유전층 (및/또는 무기 및 유기 유전층의 조합)을 이용할 수 있다. 예를 들어, Connect Die Example 2는 앰코 테크놀로지의 Silicon Wafer Integrated Fan-out (SWIFTTM) 기술을 이용하여 제조될 수 있다. 반도체 지지층은 예를 들어 30-100 um (예를 들어, 70 um) 두께일 수 있고, RD 구조물의 각각의 레벨 (또는 서브층 또는 층) (예를 들어, 적어도 유전층 및 도전성층을 포함함)은 예를 들어, 예시적인 결과 구조물의 총 두께가 예를 들어 41-121 um (예를 들어, < 80 um, 100 um, 110 um 등)의 범위일 수 있다. 본 개시의 범위는 임의의 특정 치수로 제한되지 않음에 유의한다. 또한, 다양한 예시적인 구현에서, Connect Die Example 2의 지지층 (290)은 (예를 들어, Connect Die Example 1에 비해) 얇아져서 전체적으로 동일하거나 유사한 두께를 초래할 수 있음에 유의한다.Connect Die Example 2 may use, for example, an organic dielectric layer (and/or a combination of inorganic and organic dielectric layers) in the RD structure 298 and the semiconductor support layer 290 . For example, Connect Die Example 2 can be manufactured using Amkor Technology's Silicon Wafer Integrated Fan-out (SWIFT TM ) technology. The semiconductor support layer can be, for example, 30-100 um (eg, 70 um) thick, and each level (or sub-layer or layer) of the RD structure (eg, including at least a dielectric layer and a conductive layer) For example, the total thickness of an exemplary resulting structure can range, for example, from 41-121 um (eg, < 80 um, 100 um, 110 um, etc.). Note that the scope of the present disclosure is not limited to any particular dimension. It is also noted that in various example implementations, the support layer 290 of Connect Die Example 2 may be thinned (eg, compared to Connect Die Example 1) resulting in the same or similar thickness overall.

여기에 제시된 예시적인 구현은 일반적으로, 예를 들어 한쪽에만 상호 접속 구조물을 가질 수 있는 일측면 연결 다이에 관한 것이다. 그러나, 본 개시의 범위는 이러한 일측면 구조물로 제한되지 않음에 유의해야 한다. 예를 들어, 예 (200B-6 및 200B-7)에 도시된 바와 같이, 연결 다이 (216c)는 양쪽에 상호 접속 구조물을 포함할 수 있다. 양면 연결 다이라고도 지칭될 수 있는 그러한 연결 다이 (216c) (예를 들어, 예 (200B-7)에 도시된 바와 같은) 및 그 웨이퍼 (예를 들어, 예 (200B-6)에 도시된 바와 같은)의 예시적인 구현은 도 2B-2에 나와 있다. 예시적인 웨이퍼 (예를 들어, 예를 들어 200B-6)는 예를 들어도 2b에 도시되고 여기에서 논의된 예시적인 웨이퍼 (예를 들어, 예 (200B-1 및 / 또는 200B-2))와 임의의 또는 모든 특성을 공유할 수 있다. 또한 예를 들어, 예시적인 연결 다이 (216c)는 도 2b-1에 도시되고 여기에서 논의된 예시적인 연결 다이 (216a 및/또는 216b)와 임의의 또는 모든 특성을 공유할 수 있다. 예를 들어, 연결 다이 상호 접속 구조물 (217b)은 도 2b-1에 도시되고 여기에서 논의된 연결 다이 상호 접속 구조물 (217)과 임의의 또는 모든 특성을 공유할 수 있다. 또한, 예를 들어, 재분배 (RD) 구조물 (298b), 베이스 유전층 (291b), 제 1 도전성 트레이스 (292b), 제 1 유전층 (293b), 도전성 비아 (294b), 제 2 도전성 트레이스 (295b) 및 제 2 유전층 (296b) 중 임의의 것 또는 전부는 각각 도 2b-1에 도시되고 여기에 논의된 재분배 (RD) 구조물 (298), 베이스 유전층 (291), 제 1 도전성 트레이스 (292), 제 1 유전층 (293), 도전성 비아 (294), 제 2 도전성 트레이스 (295) 및 제 2 유전층 (296)의 임의의 것 또는 전체 특징을 공유할 수 있다. 예시적인 연결 다이 (216c)는 또한 연결 다이 상호 접속 구조물 (217b)에 대향하는 연결 다이 (216c)의 측면 상에 수신되고/되거나 제조된 제 2 연결 다이 상호 접속 구조물 세트 (299)를 포함한다. 이러한 제 2 연결 다이 상호 접속 구조물 (299)은 임의의 또는 모든 특성을 연결 다이 상호 접속 구조물 (217)과 공유할 수 있다. 예시적인 구현에서, 제 2 연결 다이 상호 접속 구조물 (299)은 RD 구조물 (298b)이 지지 구조물 상에 형성됨에 따라 먼저 형성될 수 있다 (예를 들어, 지지 구조물 (290)과 같이 제거되고 얇아지거나 평탄화된다 (예를 들어, 그라인딩, 박리, 스트리핑, 에칭 등에 의해). Exemplary implementations presented herein are generally directed to one-sided interconnect dies that may have interconnect structures on only one side, for example. However, it should be noted that the scope of the present disclosure is not limited to such one-sided structures. For example, as shown in examples 200B-6 and 200B-7, connecting die 216c may include interconnect structures on both sides. Such a connecting die 216c (eg, as shown in example 200B-7) and its wafer (eg, as shown in example 200B-6), which may also be referred to as a double-sided connecting die, ) is shown in Figure 2B-2. Exemplary wafers (eg, 200B-6) are, for example, shown in FIG. 2B and discussed herein (eg, 200B-1 and/or 200B-2) and any of or share all characteristics. Also for example, the exemplary connecting die 216c may share any or all characteristics with the exemplary connecting die 216a and/or 216b shown in FIG. 2B-1 and discussed herein. For example, the connecting die interconnect structure 217b may share any or all characteristics with the connecting die interconnect structure 217 shown in FIG. 2B-1 and discussed herein. Also, for example, a redistribution (RD) structure 298b, a base dielectric layer 291b, a first conductive trace 292b, a first dielectric layer 293b, a conductive via 294b, a second conductive trace 295b, and Any or all of the second dielectric layer 296b may each include a redistribution (RD) structure 298 , a base dielectric layer 291 , a first conductive trace 292 , a first shown in FIG. 2B-1 and discussed herein. The dielectric layer 293 , the conductive vias 294 , the second conductive traces 295 , and the second dielectric layer 296 may share any or all characteristics. The exemplary connecting die 216c also includes a second set of connecting die interconnect structures 299 received and/or fabricated on the side of the connecting die 216c opposite the connecting die interconnect structures 217b . This second connecting die interconnect structure 299 may share any or all characteristics with the connecting die interconnect structure 217 . In an example implementation, the second connecting die interconnect structure 299 may first be formed as the RD structure 298b is formed on the support structure (eg, removed and thinned like the support structure 290 ). planarized (eg, by grinding, exfoliating, stripping, etching, etc.).

유사하게, 여기에 전체적으로 참조로 포함된 미국 특허 출원 제15/594,313 호에 도시된 예시적인 방법 및 구조 중 임의의 것 또는 전부는 이러한 연결 다이 (216a, 216b 및/또는 216c) 중 임의의 것으로 수행될 수 있다.Similarly, any or all of the exemplary methods and structures shown in U.S. Patent Application Serial No. 15/594,313, incorporated herein by reference in its entirety, may be performed with any of such connecting dies 216a, 216b and/or 216c. can be

제 2 연결 다이 상호 접속 구조물 (299) 중 하나 이상은 연결 다이 (216c)의 다른 전기 회로로부터 격리될 수 있으며, 이는 또한 여기에서 더미 구조물 (예를 들어, 더미 필라 등), 앵커링 구조물로 지칭될 수 있음에 유의한다. 예를 들어, 제 2 연결 다이 상호 접속 구조물 (299) 중 임의의 것 또는 전부는 연결 다이 (216c)를 이후 단계에서 캐리어 또는 RD 구조물 또는 금속 패턴에 고정시키기 위해 형성 될 수 있다. 또한, 하나 이상의 제 2 연결 다이 상호 접속 구조물 (299)은 전기적 트레이스에 전기적으로 연결될 수 있으며, 이는 예를 들어 연결 다이 (216c)에 부착된 다이의 전자 디바이스 회로에 연결될 수 있다. 이러한 구조는 예를 들어 능동 구조 (예를 들어, 능동 필라 등) 등으로 지칭될 수 있다.One or more of the second connecting die interconnect structures 299 may be isolated from other electrical circuitry of the connecting die 216c, which will also be referred to herein as dummy structures (eg, dummy pillars, etc.), anchoring structures. Note that you can For example, any or all of the second connecting die interconnect structures 299 may be formed to secure the connecting die 216c to a carrier or RD structure or metal pattern at a later stage. Additionally, the one or more second connecting die interconnect structures 299 may be electrically connected to electrical traces, which may be connected to electronic device circuitry of a die attached to the connecting die 216c, for example. Such structures may be referred to as, for example, active structures (eg, active pillars, etc.) and the like.

일반적으로, 블록 (115)은 연결 다이를 수신, 제조 및/또는 준비하는 것을 포함할 수 있다. 따라서, 본 개시의 범위는 그러한 수신, 제작 및/또는 준비의 임의의 특정 방식의 특성 또는 그러한 연결 다이의 임의의 특정 특성에 의해 제한되지 않아야 한다.In general, block 115 may include receiving, manufacturing, and/or preparing a connecting die. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of such reception, fabrication, and/or preparation or by any particular nature of such connecting dies.

예시적인 방법 (100)은 블록 (120)에서 제 1 캐리어를 수신, 제조 및/또는 준비하는 단계를 포함할 수 있다. 블록 (120)은 다양한 방식 중 임의의 방식으로 캐리어를 수신, 제조 및/또는 준비하는 단계를 포함할 수 있으며, 이들의 비 제한적인 예가 여기에 제공된다. 예를 들어, 블록 (120)은 예를 들어 여기에서 논의된 다른 캐리어 수신, 제조 및/또는 준비 단계와 임의의 또는 모든 특성을 공유할 수 있다. 블록 (120)의 다양한 예시적인 양태가 도 2C의 예 (200C)에 제시되어 있다.The exemplary method 100 may include receiving, manufacturing, and/or preparing the first carrier at block 120 . Block 120 may include receiving, manufacturing, and/or preparing a carrier in any of a variety of ways, non-limiting examples of which are provided herein. For example, block 120 may share any or all characteristics with, for example, other carrier receiving, manufacturing, and/or preparing steps discussed herein. Various illustrative aspects of block 120 are presented in example 200C of FIG. 2C .

블록 (120)은 예를 들어 동일한 설비 또는 지리적 위치에서 상류 제조 공정으로부터 캐리어를 수용하는 단계를 포함할 수 있다. 블록 (120)은 또한 예를 들어 공급자 (예를 들어, 파운드리 등)로부터 캐리어를 수용하는 단계를 포함할 수 있다.Block 120 may include, for example, receiving a carrier from an upstream manufacturing process at the same facility or geographic location. Block 120 may also include, for example, receiving a carrier from a supplier (eg, a foundry, etc.).

수신, 제조 및/또는 준비된 캐리어 (221)는 임의의 다양한 특성을 포함할 수 있다. 예를 들어, 캐리어 (221)는 반도체 웨이퍼 또는 패널 (예를 들어, 전형적인 반도체 웨이퍼, 여기에서 논의된 기능성 다이에 사용되는 것보다 낮은 등급의 실리콘을 이용하는 저급 반도체 웨이퍼 등)을 포함할 수 있다. 또한, 예를 들어, 캐리어 (221)는 금속, 유리, 플라스틱 등을 포함할 수 있다. 캐리어 (221)는 예를 들어 재사용 가능하거나 파괴할 수 있다 (예를 들어, 단일 용도, 다중 용도 등).The received, manufactured and/or prepared carrier 221 may include any of a variety of characteristics. For example, carrier 221 may include a semiconductor wafer or panel (eg, a typical semiconductor wafer, a low-end semiconductor wafer using a lower grade of silicon than that used for the functional dies discussed herein, etc.). Also, for example, the carrier 221 may include metal, glass, plastic, or the like. Carrier 221 is, for example, reusable or breakable (eg, single-use, multi-use, etc.).

캐리어 (221)는 임의의 다양한 형상을 포함할 수 있다. 예를 들어, 캐리어는 웨이퍼 형상 (예를 들어, 원형 등) 일 수 있고 패널 형상 (예를 들어, 정사각형, 직사각형 등) 일 수 있다. 캐리어 (221)는 다양한 측면 치수 및/또는 두께 중 어느 하나를 가질 수 있다. 예를 들어, 캐리어 (221)는 여기에서 논의된 기능성 다이 및/또는 연결 다이의 웨이퍼의 동일하거나 유사한 측면 치수 및/또는 두께를 가질 수 있다. 또한, 예를 들어, 캐리어 (221)는 여기에서 논의된 기능성 다이 및/또는 연결 다이의 웨이퍼와 동일하거나 유사한 두께를 가질 수 있다. 본 개시의 범위는 임의의 특정 캐리어 특성 (예를 들어, 재료, 형상, 치수 등)에 의해 제한되지 않는다.Carrier 221 may include any of a variety of shapes. For example, the carrier may be wafer-shaped (eg, circular, etc.) and may be panel-shaped (eg, square, rectangular, etc.). The carrier 221 may have any of a variety of lateral dimensions and/or thicknesses. For example, carrier 221 may have the same or similar lateral dimensions and/or thickness of a wafer of functional and/or connecting dies discussed herein. Also, for example, carrier 221 may have the same or similar thickness as a wafer of functional and/or connecting dies discussed herein. The scope of the present disclosure is not limited by any particular carrier property (eg, material, shape, dimension, etc.).

도 2c에 도시된 예 (200C)는 접착 재료층 (223)을 포함한다. 접착 재료 (223)는 임의의 다양한 유형의 접착제를 포함할 수 있다. 예를 들어, 접착제는 액체, 페이스트, 테이프 등일 수 있다.Example 200C illustrated in FIG. 2C includes an adhesive material layer 223 . Adhesive material 223 may include any of a variety of types of adhesives. For example, the adhesive may be a liquid, paste, tape, or the like.

접착제 (223)는 임의의 다양한 치수를 포함할 수 있다. 예를 들어, 접착제 (223)는 제 1 캐리어 (221)의 상면 전체를 덮을 수 있다. 또한, 예를 들어, 접착제는 제 1 캐리어 (221)의 상부 측면의 주변 에지를 덮지 않은 채로 두고, 제 1 캐리어 (221)의 상부면의 중앙 부분을 덮을 수 있다. 또한, 예를 들어, 접착제는 단일 전자 패키지의 기능성 다이의 미래 위치에 위치적으로 대응하는 제 1 캐리어 (221)의 상부면의 각각의 부분을 덮을 수 있다.Adhesive 223 may include any of a variety of dimensions. For example, the adhesive 223 may cover the entire upper surface of the first carrier 221 . Also, for example, the adhesive may cover the central portion of the upper surface of the first carrier 221 while leaving the peripheral edge of the upper side of the first carrier 221 uncovered. Also, for example, an adhesive may cover each portion of the top surface of the first carrier 221 that positionally corresponds to a future location of the functional die of the single electronic package.

접착제 (223)는 제 2 다이 상호 접속 구조물 (214)의 높이보다 큰 두께를 가질 수 있고, 따라서, 제 1 다이 상호 접속 구조물 (213)의 높이보다 더 크다 (예를 들어, 5 % 더 커짐, 10 % 더 커짐, 20 % 더 커짐 등).The adhesive 223 may have a thickness greater than the height of the second die interconnect structure 214 and, thus, greater than the height of the first die interconnect structure 213 (eg, 5% greater; 10% bigger, 20% bigger, etc.).

예시적인 캐리어 (221)는 여기에서 논의된 임의의 캐리어와 임의의 또는 모든 특성을 공유할 수 있다. 예를 들어, 그리고 제한없이, 캐리어는 신호 분배층이 없을 수 있지만, 하나 이상의 신호 분배층을 포함할 수도 있다. 그러한 구조의 예 및 이의 형성은 도 6a의 예 (600A)에 도시되어 있으며 여기에서 논의된다.Exemplary carrier 221 may share any or all characteristics with any carrier discussed herein. For example, and without limitation, a carrier may lack a signal distribution layer, but may include one or more signal distribution layers. An example of such a structure and its formation is shown in example 600A of FIG. 6A and discussed herein.

일반적으로, 블록 (120)은 캐리어를 수신, 제조 및/또는 준비하는 것을 포함 할 수 있다. 따라서, 본 개시의 범위는 캐리어가 수신되는 임의의 특정 조건, 캐리어를 제조하는 임의의 특정 방식 및/또는 사용을 위해 이러한 캐리어를 준비하는 임의의 특정 방식의 특성에 의해 제한되지 않아야 한다.In general, block 120 may include receiving, manufacturing, and/or preparing a carrier. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular conditions under which a carrier is received, any particular manner of making the carrier, and/or the nature of any particular manner of preparing such a carrier for use.

예시적인 방법 (100)은 블록 (125)에서 기능성 다이를 캐리어 (예를 들어, 비도전성 캐리어의 상부면에, 캐리어의 상부면 상의 금속 패턴에, 캐리어 상단의 RD 구조물 등)에 결합 (또는 장착))하는 것을 포함할 수 있다. 블록 (125)은 다양한 방식 중 임의의 방식으로 이러한 결합을 수행하는 것을 포함할 수 있으며, 이의 비 제한적인 예가 본원에 제공된다. 예를 들어, 블록 (125)은 예를 들어 여기에 논의 된 다른 다이 장착 단계와 임의의 또는 모든 특성을 공유할 수 있다. 블록 (125)의 다양한 예시적인 양태가 도 2D에 도시된 예 (200D)에 제시되어 있다.Exemplary method 100 includes coupling (or mounting) a functional die to a carrier (eg, to a top surface of a non-conductive carrier, to a metal pattern on a top surface of a carrier, to an RD structure on top of a carrier, etc.) at block 125 . )) may include Block 125 may include performing such combining in any of a variety of ways, non-limiting examples of which are provided herein. For example, block 125 may share any or all characteristics with, for example, other die mounting steps discussed herein. Various illustrative aspects of block 125 are presented in example 200D illustrated in FIG. 2D .

기능성 다이 (201-204) (예를 들어, 기능성 다이 (211 및 212) 중 임의의 것)는 예를 들어 개별 다이로서 수용될 수 있다. 또한, 예를 들어, 기능성 다이 (201-204) 중 하나 이상이 단일 웨이퍼 상에 수용될 수 있고, 기능성 다이 (201-204) 중 하나 이상이 (예를 들어, 예 (200A-1) 및 기능성 다이 중 하나 또는 둘 모두가 웨이퍼 형태로 수용되는 시나리오에서, 기능성 다이는 웨이퍼로부터 싱귤레이션 될 수 있다. 기능성 다이 (201-204) 중 하나가 단일 MPW 상에 수신되면, 이러한 기능성 다이는 부착된 세트 (예를 들어, 벌크 실리콘과 연결됨)로서 웨이퍼로부터 싱귤레이션 수 있음에 유의한다.Functional dies 201-204 (eg, any of functional dies 211 and 212 ) may be accommodated, for example, as separate dies. Also, for example, one or more of the functional dies 201-204 may be accommodated on a single wafer, and one or more of the functional dies 201-204 (eg, 200A-1 and the functional In a scenario where one or both of the dies are received in wafer form, the functional die can be singulated from the wafer.When one of the functional dies 201-204 is received on a single MPW, this functional die is an attached set. Note that it can be singulated from the wafer as (eg coupled with bulk silicon).

블록 (125)은 기능성 다이 (201-204)를 접착제층 (223)에 배치하는 단계를 포함할 수 있다. 예를 들어, 제 2 다이 상호 접속 구조물 (214) 및 제 1 다이 상호 접속 구조물 (213)은 접착제층 (223) 내로 완전히 (또는 부분적으로) 삽입될 수 있다. 접착제층 (223)은 다이 (201 내지 204)의 하부 표면이 접착제층 (223)의 상부 표면에 접촉할 때, 제 2 다이 상호 접속 구조물의 하부 단부와 같이 제 2 다이 상호 접속 구조물 (214)의 높이보다 두꺼울 수 있다. 대안적인 구현에서, 접착제층 (223)은 제 2 다이 상호 접속 구조물 (214)의 높이보다 얇을 수 있으나, 다이 (201 내지 204)가 접착제층 (223) 상에 배치될 때 제 1 다이 상호 접속 구조물 (213)의 적어도 일부를 덮기에 충분히 두껍다.Block 125 may include placing functional dies 201-204 on adhesive layer 223 . For example, the second die interconnect structure 214 and the first die interconnect structure 213 may be fully (or partially) inserted into the adhesive layer 223 . The adhesive layer 223 is formed on the second die interconnect structure 214, such as the lower end of the second die interconnect structure, when the lower surface of the die 201 to 204 contacts the upper surface of the adhesive layer 223. It can be thicker than the height. In an alternative implementation, the adhesive layer 223 may be thinner than the height of the second die interconnect structure 214 , but when the dies 201 - 204 are disposed on the adhesive layer 223 , the first die interconnect structure 223 . thick enough to cover at least a portion of (213).

블록 (125)은 예를 들어 다이 픽앤 플레이스 기계를 이용하여 기능성 다이 (201-204)를 배치하는 단계를 포함할 수 있다.Block 125 may include placing functional dies 201-204 using, for example, a die pick and place machine.

여기의 예시가 일반적으로 기능성 다이 (201-204) (및 이들의 상호 접속 구조물)가 유사한 크기 및 형상으로 제시되지만, 그러한 대칭은 요구되지 않는다는 것을 주목해야 한다. 예를 들어, 기능성 다이 (201-204)는 상이한 각각의 형상 및 크기 일 수 있고, 상이한 유형 및/또는 수의 상호 접속 구조물을 가질 수 있다. 또한 기능성 다이 (201-204) (또는 소위 임의의 여기에서 논의되는 기능성 다이)는 반도체 다이 일 수 있지만, 또한 다양한 전자 컴포넌트, 예를 들어 수동 전자 컴포넌트, 능동 전자 컴포넌트, 베어 다이, 패키징된 다이 등일 수 있다. 따라서, 본 개시의 범위는 기능성 다이 (201-204) (또는 여기에서 논의되는 임의의 소위 기능성 다이)의 특성에 의해 제한된다.It should be noted that although the examples herein generally present functional dies 201-204 (and their interconnect structures) of similar size and shape, such symmetry is not required. For example, the functional dies 201-204 may be of different respective shapes and sizes, and may have different types and/or numbers of interconnect structures. The functional dies 201-204 (or any so-called functional dies discussed herein) may also be semiconductor dies, but may also be various electronic components, eg, passive electronic components, active electronic components, bare dies, packaged dies, etc. can Accordingly, the scope of the present disclosure is limited by the nature of the functional dies 201-204 (or any so-called functional dies discussed herein).

일반적으로, 블록 (125)은 기능성 다이를 캐리어에 결합 (또는 장착)하는 것을 포함할 수 있다. 따라서, 본 개시의 범위는 이러한 결합을 수행하는 임의의 특정 방식의 특성 또는 그러한 기능성 다이, 상호 접속 구조물(물), 캐리어, 부착 수단 등의 임의의 특정 특성에 의해 제한되어서는 안된다.In general, block 125 may include coupling (or mounting) a functional die to a carrier. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of performing such bonding or any particular characteristic of such functional dies, interconnect structures (water), carriers, attachment means, and the like.

예시적인 방법 (100)은 블록 (130)에서 인캡슐레이션을 포함할 수 있다. 블록 (130)은 다양한 방식 중 임의의 방식으로 그러한 인캡슐레이션을 수행하는 것을 포함할 수 있으며, 이의 비 제한적인 예가 여기에 제공된다. 블록 (130)의 다양한 예시적인 양태가 도 2e에 도시된 예 (200E)에 제시되어 있다. 블록 (130)은 예를 들어 여기에서 논의된 다른 인캡슐레이션과 임의의 또는 모든 특성을 공유할 수 있다.Exemplary method 100 may include encapsulation at block 130 . Block 130 may include performing such encapsulation in any of a variety of ways, a non-limiting example of which is provided herein. Various illustrative aspects of block 130 are presented in example 200E shown in FIG. 2E . Block 130 may share any or all characteristics, for example, with other encapsulations discussed herein.

블록 (130)은 예를 들어 웨이퍼 (또는 패널) 레벨 몰딩 프로세스를 수행하는 것을 포함할 수 있다. 여기에서 논의된 바와 같이, 개별 모듈을 개별화하기 전에, 여기에서 논의된 임의의 또는 모든 공정 단계가 패널 또는 웨이퍼 레벨에서 수행 될 수 있다. 도 2e에 도시된 예시적인 구현 (200E)을 참조하면, 인캡슐레이팅 재료 (226')는 접착제 (223)의 상부면, 기능성 다이 (201-204)의 상부면, 기능성 다이 (201-204)의 측면의 적어도 일부 (또는 모두) 등을 덮을 수 있다. 인캡슐레이팅 재료 (226')는 또한 예를 들어 제 2 다이 상호 접속 구조물 (214), 제 1 다이 상호 접속 구조물 (213) 및 기능성 다이 (201-204)의 임의의 부분을 덮을 수 있다 (이러한 구성 요소 중 임의의 경우 노출됨).Block 130 may include, for example, performing a wafer (or panel) level molding process. As discussed herein, prior to individualizing individual modules, any or all of the process steps discussed herein may be performed at the panel or wafer level. Referring to the example implementation 200E shown in FIG. 2E , the encapsulating material 226 ′ comprises a top surface of the adhesive 223 , a top surface of the functional die 201-204 , and a functional die 201-204 . at least part (or all) of the sides of the The encapsulating material 226 ′ may also cover any portion of the second die interconnect structure 214 , the first die interconnect structure 213 and the functional die 201-204, for example (such as Any of the components are exposed).

인캡슐레이팅 재료 (226')는 다양한 유형의 인캡슐레이팅 재료, 예를 들어 성형 재료, 여기에 제시된 임의의 유전체 재료 등을 포함할 수 있다.The encapsulating material 226 ′ may include various types of encapsulating material, such as a molding material, any dielectric material presented herein, and the like.

인캡슐레이팅 재료 (226') (도 2e에 도시된 바와 같이)가 기능성 다이 (201-204)의 상부면을 덮는 것으로 도시되어 있지만, 이러한 상부면 (또는 이러한 상부면의 임의의 각각의 부분)은 인캡슐레이팅 재료 (226)로부터 노출될 수 있다 (도 2f에 도시된 바와 같이). 블록 (130)은, 예를 들어, 다이 상부면이 노출된 상태에서 처음에 인캡슐레이팅 재료 (226)를 형성하는 공정 (예를 들어, 필름 보조 성형 기술, 다이-씰 성형 기술 등을 이용하여), 인캡슐레이팅 재료 (226')를 형성한 다음 기능성 다이 (201 내지 204) 중 임의의 또는 모든 기능성 다이 (201-204)의 상부면을 노출시키기에 충분한 인캡슐레이팅 재료 (226')를 씨닝하는 (thinning) 공정(예를 들어, 블록 (135)에서 수행됨), 인캡슐레이팅 재료 (226')를 형성한 다음 기능성 다이 (201 내지 204) 중 임의의 것 또는 전부의 상부면 (또는 그 각각의 일부)을 덮도록 여전히 인캡슐레이팅 재료 (226')의 일부를 남겨 두도록 인캡레이션 재료를 얇게 하는 씨닝 (thinning) 공정(예를 들어, 블록 (135)에서 수행됨)을 포함할 수 있다.Although encapsulating material 226' (as shown in FIG. 2E) is shown covering the top surfaces of functional dies 201-204, such top surfaces (or any respective portions of such top surfaces) Silver may be exposed from the encapsulating material 226 (as shown in FIG. 2F ). Block 130 may include, for example, a process for initially forming encapsulating material 226 with the die top surface exposed (eg, using a film assisted molding technique, die-seal molding technique, etc.) ), forming the encapsulating material 226' and then depositing sufficient encapsulating material 226' to expose the top surface of any or all of the functional dies 201-204. A thinning process (eg, performed at block 135 ), forming the encapsulating material 226 ′, followed by a top surface (or its a thinning process (eg, performed at block 135 ) to thin the encapsulation material to still leave a portion of the encapsulating material 226 ′ to cover each portion).

일반적으로, 블록 (130)은 인캡슐레팅을 포함할 수 있다. 따라서, 본 개시의 범위는 이러한 인캡슐레팅을 수행하는 임의의 특정 방식 또는 임의의 특정 유형의 인캡슐레이팅 재료 또는 그 구성의 특성에 의해 제한되지 않아야한다.In general, block 130 may include encapsulation. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of carrying out such encapsulation or of any particular type of encapsulating material or construction thereof.

예시적인 방법 (100)은 블록 (135)에서 인캡슐레이팅 재료를 그라인딩하는 단계를 포함할 수 있다. 블록 (135)은 비 제한적인 예가 여기에 제공되는 다양한 방식 중 임의의 방식으로 이러한 그라인딩 (또는 임의의 씨닝 또는 평탄화)를 수행하는 것을 포함할 수 있다. 블록 (135)은 예를 들어 여기에서 논의된 다른 그라인딩 (또는 씨닝) 블록 (또는 단계)과 임의의 또는 모든 특성을 공유 할 수 있다. 블록 (135)의 다양한 예시적인 양태가 도 2f에 도시된 예 (200F)에 제시되어있다.Exemplary method 100 may include grinding the encapsulating material at block 135 . Block 135 may include performing such grinding (or any thinning or planarization) in any of the various ways, non-limiting examples are provided herein. Block 135 may share any or all characteristics, for example, with other grinding (or thinning) blocks (or steps) discussed herein. Various illustrative aspects of block 135 are presented in example 200F illustrated in FIG. 2F .

여기에서 논의된 바와 같이, 다양한 예시적인 구현에서, 인캡슐레이팅 재료(226')는 원래 궁극적으로 원하는 것보다 큰 두께로 형성될 수 있다. 이러한 예시적인 구현 예에서, 블록 (135)은 인캡슐레이팅 재료 (226')를 그라인딩 (또는 달리 얇거나 평탄화)하도록 수행될 수 있다. 도 2f에 도시된 예 200F에서, 인캡슐레이팅 재료 (226')는 인캡슐레이팅 재료 (226)를 생성하도록 그라인딩되었다. 그라인딩 된 (또는 얇거나 평탄화된) 인캡슐레이팅 재료 (226)의 상부 표면은 기능성 다이의 상부 표면과 동일 평면에 있다. 다양한 예시적인 구현 예에서, 하나 이상의 기능성 다이 (201-204)가 노출될 수 있고 하나 이상의 기능성 다이 (201-204)는 커버링 재료 (226)로부터 노출될 수 있음에 유의한다. 수행되는 경우, 그러한 그라인딩 작업은 기능성 다이 (201-204)의 상부면을 노출시킬 필요가 없음에 유의한다.As discussed herein, in various example implementations, the encapsulating material 226 ′ may be formed to a thickness greater than originally ultimately desired. In this exemplary implementation, block 135 may be performed to grind (or otherwise thin or planarize) the encapsulating material 226 ′. In example 200F shown in FIG. 2F , encapsulating material 226 ′ was ground to produce encapsulating material 226 . The top surface of the ground (or thin or planarized) encapsulating material 226 is flush with the top surface of the functional die. It is noted that in various example implementations, one or more functional dies 201-204 may be exposed and one or more functional dies 201-204 may be exposed from the covering material 226 . Note that, if performed, such grinding operations need not expose the top surfaces of the functional dies 201-204.

예시적인 구현에서, 블록 (135)은 인캡슐레이팅 재료 (226')와 기능성 다이 (201-204) 중 어느 하나 또는 모두의 후면을 그라인딩 (또는 박형화 또는 평탄화)하는 단계를 포함할 수 있고, 따라서, 인캡슐레이팅 재료 (226) 및 하나 이상의 기능성 다이 (201 내지 204)의 상부 표면이 동일 평면이 된다.In an example implementation, block 135 may include grinding (or thinning or planarizing) the backside of either or both of the encapsulating material 226 ′ and the functional die 201-204, thus , the top surfaces of the encapsulating material 226 and the one or more functional dies 201 - 204 are flush.

일반적으로, 블록 (135)은 인캡슐레이팅 재료를 그라인딩하는 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 그러한 그라인딩 (또는 박형화 또는 평탄화)를 수행하는 임의의 특정 방식의 특성에 의해 제한되지 않아야 한다.In general, block 135 may include grinding the encapsulating material. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of performing such grinding (or thinning or planarizing).

예시적인 방법 (100)은 블록 (140)에서 제 2 캐리어를 부착하는 단계를 포함할 수 있다. 블록 (140)은 다양한 방식 중 임의의 방식으로 제 2 캐리어를 부착하는 단계를 포함할 수 있으며, 이의 비 제한적인 예가 여기에 제공된다. 예를 들어, 블록 (140)은 여기에서 논의된 임의의 캐리어 부착과 임의의 또는 모든 특성을 공유할 수 있다. 블록 (140)의 다양한 예시적인 양태가 도 2G에 도시되어 있다.Exemplary method 100 can include attaching a second carrier at block 140 . Block 140 may include attaching the second carrier in any of a variety of ways, non-limiting examples of which are provided herein. For example, block 140 may share any or all characteristics with any carrier attachment discussed herein. Various exemplary aspects of block 140 are shown in FIG. 2G .

도 2g의 예 (200G)에 도시된 바와 같이, 제 2 캐리어 (231)는 인캡슐레이팅 재료 (226)의 상부면 및/또는 기능성 다이 (201-204)의 상부면에 부착될 수 있다. 이 시점에서 어셈블리는 여전히 웨이퍼 (또는 패널) 형태일 수 있다. 제 2 캐리어 (231)는 임의의 다양한 특성을 포함할 수 있다. 예를 들어, 제 2 캐리어 (231)는 글래스 캐리어, 실리콘 (또는 반도체) 캐리어, 금속 캐리어, 플라스틱 캐리어 등을 포함할 수 있다. 블록 (140)은 임의의 다양한 방식으로 제 2 캐리어 (231)를 부착 (또는 결합 또는 장착)하는 것을 포함할 수 있다. 예를 들어, 블록 (140)은 접착제를 사용하여, 기계적 부착 메커니즘을 사용하거나, 진공 부착을 사용하여, 제 2 캐리어 (231)를 부착하는 것을 포함할 수 있다.As shown in example 200G of FIG. 2G , the second carrier 231 may be attached to the top surface of the encapsulating material 226 and/or to the top surface of the functional die 201-204. At this point the assembly may still be in wafer (or panel) form. The second carrier 231 may include any of a variety of characteristics. For example, the second carrier 231 may include a glass carrier, a silicon (or semiconductor) carrier, a metal carrier, a plastic carrier, or the like. Block 140 may include attaching (or coupling or mounting) the second carrier 231 in any of a variety of ways. For example, block 140 may include attaching the second carrier 231 using an adhesive, using a mechanical attachment mechanism, or using a vacuum attachment.

일반적으로, 블록 (140)은 제 2 캐리어를 부착하는 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 캐리어를 부착하는 임의의 특정 방식의 특성 또는 임의의 특정 유형의 캐리어의 특성에 의해 제한되지 않아야한다.In general, block 140 may include attaching a second carrier. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular type of carrier or the nature of any particular manner of attaching the carrier.

예시적인 방법 (100)은 블록 (145)에서 제 1 캐리어를 제거하는 단계를 포함할 수 있다. 블록 (145)은 임의의 다양한 방식으로 제 1 캐리어를 제거하는 단계를 포함할 수 있으며, 이의 비 제한적인 예가 여기에 제공된다. 예를 들어, 블록 (145)은 여기에서 논의된 임의의 캐리어 제거 프로세스와 임의의 또는 모든 특성을 공유할 수 있다. 블록 (145)의 다양한 예시적인 양태가 도 2H에 도시된 예 (200H)에 제시되어 있다.The example method 100 can include removing the first carrier at block 145 . Block 145 may include removing the first carrier in any of a variety of ways, non-limiting examples of which are provided herein. For example, block 145 may share any or all characteristics with any carrier removal process discussed herein. Various illustrative aspects of block 145 are presented in example 200H illustrated in FIG. 2H .

예를 들어, 도 2h의 예 (200H)는 (예를 들어, 도 2g의 예 (200G)와 비교하여) 제거된 제 1 캐리어 (221)를 도시한다. 블록 (145)은 임의의 다양한 방식 (예컨대, 그라인딩, 에칭, 화학-기계적 평탄화, 박리, 전단, 열 또는 레이저 방출 등)으로 이러한 캐리어 제거를 수행하는 것을 포함할 수 있다.For example, example 200H of FIG. 2H shows the first carrier 221 removed (eg, compared to example 200G of FIG. 2G ). Block 145 may include performing such carrier removal in any of a variety of ways (eg, grinding, etching, chemical-mechanical planarization, exfoliation, shearing, thermal or laser emission, etc.).

또한, 예를 들어, 블록 (145)은 기능성 다이 (201-204)를 제 1 캐리어 (221)에 결합시키기 위해 블록 (125)에서 이용되는 접착제층 (223)을 제거하는 단계를 포함할 수 있다. 이러한 접착제층 (223)은 예를 들어 단일 단계 또는 다단계 공정에서 제 1 캐리어 (221)와 함께 제거될 수 있다. 예를 들어, 예시적인 구현에서, 블록 (145)은 기능성 다이 (201-204) 및 인캡슐레이팅 재료 (226)로부터 제 1 캐리어 (221)를 당기고, 접착제 (또는 그 일부)가 제 1 캐리어 (221)와 함께 제거되는 것을 포함할 수 있다. 또한, 예를 들어, 블록 (145)은 기능성 다이 (201-204)(예를 들어, 기능성 다이 (201-204)의 하부면으로부터, 제 1 및/또는 제 2의 다이 상호 접속 구조물 등으로부터) 그리고 인캡슐레이팅 재료 (226)로부터 접착제층 (223) (예를 들어, 전체 접착제층 (223) 및/또는 제 1 캐리어 (221) 등을 제거한 후 남아 있는 접착제층 (223)의 임의의 부분)을 제거하기 위해 용매, 열 에너지, 광 에너지, 또는 다른 세정 기술을 이용하는 것을 포함할 수 있다.Also, for example, block 145 may include removing the adhesive layer 223 used in block 125 to couple functional die 201-204 to first carrier 221 . . This adhesive layer 223 may be removed together with the first carrier 221 in a single step or multi-step process, for example. For example, in the exemplary implementation, block 145 pulls the first carrier 221 from the functional die 201-204 and the encapsulating material 226, and the adhesive (or a portion thereof) is applied to the first carrier ( 221) and may include those removed together. Also, for example, block 145 may include functional die 201-204 (eg, from a bottom surface of functional die 201-204, from first and/or second die interconnect structures, etc.) and the adhesive layer 223 from the encapsulating material 226 (eg, any portion of the adhesive layer 223 remaining after removing the entire adhesive layer 223 and/or the first carrier 221 , etc.) may include using solvents, thermal energy, light energy, or other cleaning techniques to remove the

일반적으로, 블록 (145)은 제 1 캐리어를 제거하는 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 캐리어를 제거하는 임의의 특정 방식의 특성 또는 임의의 특정 유형의 캐리어의 특성에 의해 제한되지 않아야 한다.In general, block 145 may include removing the first carrier. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular type of carrier or the nature of any particular manner of removing carriers.

예시적인 방법 (100)은 블록 (150)에서 연결 다이를 기능성 다이에 부착 (또는 결합 또는 장착)하는 단계를 포함할 수 있다. 블록 (150)은 다양한 방식 중 임의의 방식으로 이러한 부착을 수행하는 것을 포함할 수 있으며, 이의 비 제한적인 예가 여기에 제공된다. 블록 (150)은 예를 들어 여기에서 논의된 임의의 다이 부착 프로세스와 임의의 또는 모든 특성을 공유할 수 있다. 블록 (150)의 다양한 예시적인 양태가 도 2i에 제시되어 있다.Exemplary method 100 may include attaching (or coupling or mounting) a connecting die to a functional die at block 150 . Block 150 may include performing such attachment in any of a variety of ways, non-limiting examples of which are provided herein. Block 150 may share any or all characteristics, for example, with any die attach process discussed herein. Various exemplary aspects of block 150 are presented in FIG. 2I .

예를 들어, 제 1 연결 다이 (216b)의 다이 상호 접속 구조물 (217) (예를 들어, 그러한 연결 다이 중 임의의 또는 모든 것)은 제 1 기능 다이 (201) 및 제 2 기능 다이 (202)의 각각의 제 1 다이 상호 접속 구조물 (213)에 기계적으로 그리고 전기적으로 연결될 수 있다.For example, the die interconnect structure 217 of the first connecting die 216b (eg, any or all of such connecting dies) may include a first functional die 201 and a second functional die 202 . may be mechanically and electrically coupled to each first die interconnect structure 213 of

이러한 상호 접속 구조물는 다양한 방식으로 연결될 수 있다. 예를 들어, 연결은 솔더에 의해 수행될 수 있다. 예시적인 구현에서, 제 1 다이 상호 접속 구조물 (213) 및/또는 연결 다이 상호 접속 구조물 (217)은 리플로우되어 연결을 수행할 수 있는 솔더 캡 (또는 다른 솔더 구조물)을 포함할 수 있다. 이러한 솔더 캡은 예를 들어 매스 리플로우, 열 압축 본딩 (TCB) 등에 의해 리플로우 될 수 있다. 다른 예시적인 구현에서, 솔더를 사용하는 대신, 직접 금속 대 금속 (예를 들어, 구리 대 구리 등) 본딩에 의해 연결이 수행될 수 있다. 이러한 연결의 예는 2015년 12월 8일에 출원되고 "금속 결합을 위한 과도 인터페이스 그라디언트 본딩"으로 명명된 된 미국 특허 출원 번호 14/963,037 및 2016년 1월6일에 출원되고 "인터락킹 금속-금속 결합을 갖는 반도체 제품 및 그 제조 방법"으로 명명된 미국 특허 출원 번호 14/989,455에 제공되고, 각각의 전체 내용이 여기에 참조로 포함된다. 제 1 다이 상호 접속 구조물 (213)을 연결 다이 상호 접속 구조물 (217)에 부착하기 위해 임의의 다양한 기술이 이용될 수 있다 (예를 들어, 매스 리플로우, 열 압착 본딩 (TCB), 직접 금속 간 금속 간 본딩(direct metal-to-metal intermetallic bonding), 도전성 접착제, 등).These interconnect structures may be connected in a variety of ways. For example, the connection may be performed by solder. In an example implementation, the first die interconnect structure 213 and/or the connecting die interconnect structure 217 may include a solder cap (or other solder structure) that may be reflowed to perform the connection. Such solder caps may be reflowed, for example, by mass reflow, thermal compression bonding (TCB), or the like. In another example implementation, instead of using solder, the connection may be performed by direct metal-to-metal (eg, copper-to-copper, etc.) bonding. Examples of such connections are U.S. Patent Application Serial Nos. 14/963,037, filed December 8, 2015, and entitled "Transient Interface Gradient Bonding for Metal Bonding," and January 6, 2016, filed "Interlocking Metal- No. 14/989,455 entitled "Semiconductor Articles Having Metallic Bonds and Methods of Making the Same," each incorporated herein by reference in its entirety. Any of a variety of techniques may be used to attach the first die interconnect structure 213 to the connecting die interconnect structure 217 (eg, mass reflow, thermocompression bonding (TCB), direct metal to metal). direct metal-to-metal intermetallic bonding, conductive adhesives, etc.).

예 (200I)에 도시된 바와 같이, 제 1 연결 다이 (201)의 제 1 다이 상호 접속 구조물 (213)은 연결 다이 (216b)의 각각의 연결 다이 상호 접속 구조물 (217)에 연결되고, 제 2 연결 다이 (202)의 제 1 다이 상호 접속 구조물 (213)은 연결 다이 (216b)의 각각의 연결 다이 상호 접속 구조물 (217)에 연결될 수 있다. 연결되어 있는 바와 같이, 연결 다이 (216b)는 RD 구조물 (298)을 통해 제 1 기능성 다이 (201)와 제 2 기능성 다이 (202)의 다양한 다이 상호 접속 구조물들 사이의 전기적 연결을 제공한다 (예를 들어,도 2b-1의 예 (200B-3)에 도시된 바와 같이, 기타.).As shown in example 200I, the first die interconnect structure 213 of the first connecting die 201 is connected to each connecting die interconnect structure 217 of the connecting die 216b, and the second A first die interconnect structure 213 of the connecting die 202 may be connected to each connecting die interconnect structure 217 of the connecting die 216b. As connected, connecting die 216b provides electrical connection between the various die interconnect structures of first functional die 201 and second functional die 202 via RD structure 298 (eg, For example, as shown in the example 200B-3 in Figure 2B-1, etc.).

도 2i에 도시된 예 (200I)에서, 제 2 다이 상호 접속 구조물 (214)의 높이는 예를 들어 제 1 다이 상호 접속 구조물 (213), 연결 다이 상호 접속 구조물 (217), RD 구조물 (298) 및 연결 다이 (216b)의 임의의 지지층 (290b)의 결합된 높이보다 크거나 같을 수 있다. 이러한 높이 차이는, 예를 들어, 연결 다이 (216b)와 다른 기판 사이 (예를 들어, 도 2N의 예 (200N)에 도시되고 여기에서 논의된 바와 같은)에 버퍼 재료 (예를 들어, 언더필 등)를 위한 공간을 제공할 수 있다.In the example 200I shown in FIG. 2I , the height of the second die interconnect structure 214 is, for example, the first die interconnect structure 213 , the connecting die interconnect structure 217 , the RD structure 298 and It may be greater than or equal to the combined height of any support layer 290b of the connecting die 216b. This height difference may be, for example, a buffer material (eg, underfill, etc.) between the connecting die 216b and the other substrate (eg, as shown in example 200N of FIG. 2N and discussed herein). ) can provide space for

예시적인 연결 다이 (216b)가 일측 연결 다이 (예를 들어, 도 2b-1의 예시적인 연결 다이 (216b)와 같이)로 도시되어 있지만, 본 개시의 범위는 이에 제한되지 않는다. 예를 들어, 이러한 예시적인 연결 다이 (216b) 중 임의의 또는 전부는 양면 일 수 있다 (예를 들어, 도 2b-2의 예시적인 연결 다이 (216c)와 같이).Although the exemplary connecting die 216b is shown as a one-sided connecting die (eg, such as the exemplary connecting die 216b of FIG. 2B-1 ), the scope of the present disclosure is not so limited. For example, any or all of these exemplary connecting dies 216b may be double-sided (eg, such as the exemplary connecting die 216c of FIG. 2B-2 ).

일반적으로, 블록 (150)은 기능성 다이에 연결 다이를 부착 (또는 결합 또는 장착)하는 것을 포함할 수 있다. 따라서, 본 개시의 범위는 이러한 부착을 수행하는 임의의 특정 방식의 특성 또는 임의의 특정 유형의 부착 구조의 특성에 의해 제한되지 않아야 한다.In general, block 150 may include attaching (or coupling or mounting) a connecting die to a functional die. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of carrying out such attachments or the nature of any particular type of attachment structure.

예시적인 방법 (100)은 블록 (155)에서 연결 다이를 언더필링하는 단계를 포함할 수 있다. 블록 (155)은 임의의 다양한 방식으로 이러한 언더필을 수행하는 것을 포함할 수 있으며, 이들의 비 제한적인 예가 여기에 제공된다. 블록 (155)은 예를 들어 여기에서 논의된 임의의 언더필 프로세스와 임의의 또는 모든 특성을 공유 할 수 있다. 블록 (155)의 다양한 예시적인 양태가 도 2J에 도시된 예 (200J)에 제시되어있다.The exemplary method 100 may include underfilling the connecting die at block 155 . Block 155 may include performing such underfill in any of a variety of ways, non-limiting examples of which are provided herein. Block 155 may share, for example, any or all characteristics with any of the underfill processes discussed herein. Various illustrative aspects of block 155 are presented in example 200J shown in FIG. 2J .

연결 다이 (216b)와 기능 다이 (201-204) 사이에는 언더필이 도포될 수 있다. 사전 도포된 언더필 (PUF)이 이용되는 시나리오에서, 이러한 PUF는 연결 다이 상호 접속 구조물 (217)을 기능성 다이 (201-204)의 제 1 다이 상호 접속 구조물 (213)에 결합시키기 전에(예를 들어, 블록 150에서) 기능성 다이 (201-204) 및/또는 연결 다이 (216b)에 도포될 수 있다.An underfill may be applied between the connecting die 216b and the functional die 201-204. In a scenario where a pre-applied underfill (PUF) is used, such PUF is applied prior to coupling the connecting die interconnect structure 217 to the first die interconnect structure 213 of the functional die 201-204 (eg, , at block 150 ) to the functional die 201-204 and/or the connecting die 216b.

블록 (155)은 블록 (150)에서 수행된 부착 이후 언더필을 형성하는 단계 (예를 들어, 캐필러리 언더필 등)를 포함할 수 있다. 도 2j의 예시적인 구현 (200J)에 도시된 바와 같이, 언더필 재료 (223) (예를 들어, 여기에서 논의된 임의의 언더필 재료 등)는 (예를 들어, 도 2J에서 배향된 바와 같이) 연결 다이 (216b)의 바닥면을 완전히 또는 부분적으로 그리고/또는 연결 다이 (216b)의 측면의 적어도 일부 (전부가 아니라면)를 덮을 수 있다. 언더필 재료 (223)는 또한 예를 들어, 연결 다이 상호 접속 구조물 (217)을 둘러싸고, 기능성 다이 (201-204)의 제 1 다이 상호 접속 구조물 (213)을 둘러쌀 수 있다. 언더필 재료 (223)는 추가로 예를 들어 제 1 다이 상호 접속 구조물 (213)에 대응하는 영역에서 (도 2j에서 배향된 바와 같이) 기능성 다이 (201-204)의 상부면을 추가로 덮을 수 있다.Block 155 may include forming an underfill (eg, capillary underfill, etc.) after the attachment performed at block 150 . As shown in example implementation 200J of FIG. 2J , underfill material 223 (eg, any underfill material discussed herein, etc.) is connected (eg, as oriented in FIG. 2J ). It may completely or partially cover the bottom surface of the die 216b and/or at least a portion (if not all) of the sides of the connecting die 216b. The underfill material 223 may also surround the connecting die interconnect structures 217 and first die interconnect structures 213 of the functional dies 201-204, for example. The underfill material 223 may further cover the top surfaces of the functional dies 201-204 (as oriented in FIG. 2J ), for example in areas corresponding to the first die interconnect structures 213 . .

예시적인 방법 (100)의 다양한 예시적인 구현에서, 블록 (155)에서 수행된 언더필링은 생략될 수 있음에 유의한다. 예를 들어, 연결 다이의 언더필은 다른 블록 (예를 들어, 블록 175 등)에서 수행될 수 있다. 또한, 예를 들어, 이러한 언더필링은 완전히 생략될 수 있다.It is noted that in various example implementations of the example method 100 , the underfilling performed at block 155 may be omitted. For example, underfill of the connecting die may be performed in another block (eg, block 175, etc.). Also, for example, such underfilling can be omitted entirely.

일반적으로, 블록 (155)은 연결 다이를 언더필링하는 것을 포함할 수 있다. 따라서, 본 개시의 범위는 이러한 언더필을 수행하는 임의의 특정 방식의 특성 또는 임의의 특정 유형의 언더필의 특성에 의해 제한되지 않아야 한다.In general, block 155 may include underfilling the connecting die. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular type of underfill or the nature of any particular manner of performing such underfill.

예시적인 방법 (100)은 블록 (160)에서 제 2 캐리어를 제거하는 단계를 포함할 수 있다. 블록 (160)은 임의의 다양한 방식으로 제 2 캐리어를 제거하는 단계를 포함할 수 있으며, 이의 비 제한적인 예가 여기에 제공된다. 예를 들어, 블록 (160)은 (예를 들어, 블록 (145) 등과 관련하여) 여기에 논의된 임의의 캐리어 제거 공정과 임의의 또는 모든 특성을 공유할 수 있다. 블록 (160)의 다양한 예시적인 양태는 도 2K에 도시된 예 (200K)에 의해 제시된다.The example method 100 may include removing the second carrier at block 160 . Block 160 may include removing the second carrier in any of a variety of ways, non-limiting examples of which are provided herein. For example, block 160 may share any or all characteristics with any carrier removal process discussed herein (eg, with respect to block 145 , etc.). Various illustrative aspects of block 160 are presented by example 200K illustrated in FIG. 2K .

예를 들어, 도 2K에 도시된 예시적인 구현 (200K)은 도 2J에 도시된 예시적인 구현 (200J)의 제 2 캐리어 (231)를 포함하지 않는다. 이러한 제거는 예를 들어, 표면 청소, 이용되는 경우 접착제 제거 등을 포함할 수 있음에 유의한다.For example, the example implementation 200K shown in FIG. 2K does not include the second carrier 231 of the example implementation 200J shown in FIG. 2J . Note that such removal may include, for example, cleaning the surface, removing adhesive if used, and the like.

일반적으로, 블록 (160)은 제 2 캐리어를 제거하는 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 이러한 캐리어 제거를 수행하는 임의의 특정 방식의 특성 또는 제거되는 임의의 특정 유형의 캐리어 또는 캐리어 재료의 특성에 의해 제한되지 않아야 한다.In general, block 160 may include removing the second carrier. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of performing such carrier removal or the nature of any particular type of carrier or carrier material being removed.

예시적인 방법 (100)은 블록 (165)에서 싱귤레이션을 포함할 수 있다. 블록 (165)은 임의의 다양한 방식으로 이러한 싱귤레이션을 수행하는 것을 포함할 수 있으며, 그 비 제한적인 예가 여기에서 논의된다. 블록 (165)은 예를 들어 여기에서 논의된 임의의 싱귤레이션과 임의의 또는 모든 특성을 공유할 수 있다. 블록 (165)의 다양한 예시적인 양태는 도 2L에 도시된 예 (200L)에 의해 제시된다.The exemplary method 100 may include singulation at block 165 . Block 165 may include performing such singulation in any of a variety of ways, non-limiting examples of which are discussed herein. Block 165 may share any or all characteristics, for example, with any singulation discussed herein. Various illustrative aspects of block 165 are presented by example 200L shown in FIG. 2L .

여기에서 논의된 바와 같이, 여기에 도시된 예시적인 조립체는 복수의 이러한 조립체 (또는 모듈)를 포함하는 웨이퍼 또는 패널 상에 형성될 수 있다. 예를 들어, 도 2k에 도시된 예 (200K)는 인캡슐레이팅 재료 (226)에 의해 함께 결합된 2 개의 조립체 (좌측 및 우측)를 갖는다. 이러한 예시적인 구현에서, 웨이퍼 또는 패널은 개별 조립체 (또는 모듈)를 형성하기 위해 싱귤 레이션 (또는 다이싱) 될 수 있다. 도 2l의 예 (200L)에서, 인캡슐레이팅 재료 (226)는 각각의 전자 디바이스에 대응하는 2개의 인캡슐레이팅 재료 부분 (226a 및 226b)으로 소잉 (또는 절단, 쪼갬, 스냅, 다이싱, 컷 등)된다.As discussed herein, the exemplary assemblies shown herein may be formed on a wafer or panel that includes a plurality of such assemblies (or modules). For example, the example 200K shown in FIG. 2K has two assemblies (left and right) joined together by an encapsulating material 226 . In this example implementation, a wafer or panel may be singulated (or diced) to form individual assemblies (or modules). In the example 200L of FIG. 2L , encapsulating material 226 is sawed (or cut, split, snapped, diced, cut) into two encapsulating material portions 226a and 226b corresponding to respective electronic devices. etc) will be

도 2L에 도시된 예시적인 구현 (200L)에서, 인캡슐레이팅 재료 (226)만이 절단될 필요가 있다. 그러나, 블록 (165)은 싱귤레이션 스트리트 (또는 절단선)를 따라 존재하는 경우 임의의 다양한 재료를 절단하는 단계를 포함할 수 있다. 예를 들어, 블록 (165)은 언더필 재료, 캐리어 재료, 기능성 및/또는 연결 다이 재료, 기판 재료 등을 절단하는 것을 포함할 수 있다.In the example implementation 200L shown in FIG. 2L, only the encapsulating material 226 needs to be cut. However, block 165 may include cutting any of a variety of materials if present along a singulation street (or cut line). For example, block 165 may include cutting underfill material, carrier material, functional and/or interconnect die material, substrate material, and the like.

일반적으로, 블록 (165)은 싱귤레이션을 포함할 수 있다. 따라서, 본 개시의 범위는 임의의 특정 싱귤 레이션 방식에 의해 제한되지 않아야한다.In general, block 165 may include singulation. Accordingly, the scope of the present disclosure should not be limited by any particular singulation scheme.

예시적인 방법 (100)은 블록 (170)에서 기판에 장착하는 단계를 포함할 수 있다. 블록 (170)은 예를 들어 임의의 다양한 방식으로 이러한 부착을 수행하는 것을 포함할 수 있으며, 이의 비 제한적인 예가 여기에 제공된다. 예를 들어, 블록 (170)은 여기에서 논의된 임의의 또는 모든 특성을 여기에서 논의된 장착 (또는 부착) 단계 (예를 들어, 상호 접속 구조물 부착, 다이 후면 부착 등)와 공유할 수 있다. 블록 (170)의 다양한 예시적인 양태가 도 4M에 도시된 예 (400M)에 제시되어 있다.The exemplary method 100 may include mounting to a substrate at block 170 . Block 170 may include, for example, performing such attachment in any of a variety of ways, non-limiting examples of which are provided herein. For example, block 170 may share any or all of the characteristics discussed herein with a mounting (or attaching) step (eg, attaching an interconnect structure, attaching a die backside, etc.) discussed herein. Various illustrative aspects of block 170 are presented in example 400M shown in FIG. 4M .

기판 (288)은 임의의 다양한 특성을 포함할 수 있으며, 이의 비 제한적인 예가 여기에 제공된다. 예를 들어, 기판 (288)은 패키징 기판, 인터포저, 마더보드, 프린트 와이어 보드, 기능성 반도체 다이, 다른 디바이스의 빌드업 재분배 구조 등을 포함할 수 있다. 기판 (288)은 예를 들어 코어리스 기판을 포함할 수 있다. 기판 (288)은 예를 들어 하나 이상의 유전층 (예를 들어, 유기 및/또는 무기 유전층) 및/또는 반도체 (예를 들어, 실리콘, 등) 기판, 글래스 또는 금속 기판, 세라믹 기판 등에 형성된 도전성층을 포함할 수 있다. 기판 (288)은 예를 들어 도 2B-1의 RD 구조물 (298), 도 2B-2의 RD 구조물 (298b)와 임의의 또는 모든 특성을 공유할 수 있다. 기판 (288)은 예를 들어 개별 패키지 기판을 포함할 수 있거나 또는 함께 개별화될 수 있는 (예를 들어, 패널 또는 웨이퍼에서) 복수의 기판을 포함할 수 있으며, 이는 나중에 싱귤레이션될 수 있다.Substrate 288 may include any of a variety of characteristics, non-limiting examples of which are provided herein. For example, substrate 288 may include packaging substrates, interposers, motherboards, printed wire boards, functional semiconductor dies, build-up redistribution structures of other devices, and the like. Substrate 288 may include, for example, a coreless substrate. Substrate 288 may include, for example, one or more dielectric layers (eg, organic and/or inorganic dielectric layers) and/or conductive layers formed on semiconductor (eg, silicon, etc.) substrates, glass or metal substrates, ceramic substrates, etc. may include Substrate 288 may share any or all properties with RD structure 298 of FIG. 2B-1 , RD structure 298b of FIG. 2B-2 , for example. Substrate 288 may include, for example, individual package substrates or may include a plurality of substrates (eg, in a panel or wafer) that may be singulated together, which may be singulated at a later time.

도 2M에 도시된 예 (200M)에서, 블록 (170)은 기능성 다이 (201-202)의 제 2 다이 상호 접속 구조물 (214)을 각각의 패드(예를 들어, 본드 패드, 트레이스, 랜드 등) 또는 기판 (288)의 다른 상호 접속 구조물 (예를 들어, 필라, 기둥, 볼, 범프 등)에 솔더링 (예를 들어, 매스 리플로우, 열 압축 본딩, 레이저 솔더링 등을 이용)하는 것을 포함할 수 있다.In the example 200M shown in FIG. 2M, block 170 connects the second die interconnect structures 214 of the functional dies 201-202 to respective pads (eg, bond pads, traces, lands, etc.) or soldering (eg, using mass reflow, thermal compression bonding, laser soldering, etc.) to other interconnect structures (eg, pillars, posts, balls, bumps, etc.) of the substrate 288 . there is.

연결 다이 (216b)가 연결 다이 (216c)와 같은 양면 연결 다이인 예시적인 구현에서, 블록 (170)은 또한 제 2 세트의 연결 다이 상호 접속 구조물 (299)을 각각의 패드 또는 기판 (288)의 다른 상호 접속 구조물에 연결하는 것을 포함할 수 있음에 유의하라. 그러나, 도 2M의 예 (200M)에서, 연결 다이 (216b)는 일측 연결 다이이다. 여기에서 논의된 바와 같이, 기능성 다이 (201-202)의 제 2 다이 상호 접속 구조물 (214)은 제 1 다이 상호 접속 구조물 (213), 연결 다이 상호 접속 구조물 (217) 및 연결 다이(216b)의 지지층 (290b)의 결합된 높이보다 더 높기 때문에, 연결 다이 (216b)의 후면 (도 2M에서 연결 다이 (216b)의 하부)과 기판 (288)의 상부 사이에 갭이 존재함을 유의하라. 도 2N에 도시된 바와 같이, 이 갭은 언더필로 채워질 수 있다.In an exemplary implementation where the connect die 216b is a double-sided connect die, such as the connect die 216c , block 170 also attaches a second set of connect die interconnect structures 299 to each of the pads or substrates 288 . Note that this may involve connecting to other interconnect structures. However, in the example 200M of FIG. 2M, the connecting die 216b is a one-sided connecting die. As discussed herein, the second die interconnect structure 214 of the functional die 201-202 is the first die interconnect structure 213 , the connecting die interconnect structure 217 and the connecting die 216b of the first die interconnect structure 213 . Note that there is a gap between the back side of the connecting die 216b (the bottom of the connecting die 216b in FIG. 2M ) and the top of the substrate 288 because it is higher than the combined height of the support layer 290b . As shown in Figure 2N, this gap may be filled with underfill.

일반적으로, 블록 (170)은 블록 (165)에서 개별화된 어셈블리 (또는 모듈)를 기판에 장착 (또는 부착 또는 결합)하는 것을 포함한다. 따라서, 본 개시의 범위는 임의의 특정 유형의 장착 (또는 부착) 또는 임의의 특정 장착 (또는 부착) 구조의 특성에 의해 제한되지 않아야한다.Generally, block 170 includes mounting (or attaching or coupling) the assembly (or module) individualized at block 165 to a substrate. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular type of mounting (or attachment) or any particular mounting (or attachment) structure.

예시적인 방법 (100)은 블록 (175)에서 기판과 블록 (170)에 장착된 어셈블리 (또는 모듈) 사이에 언더필을 수행하는 단계를 포함할 수 있다. 블록 (175)은 다양한 방식 중 임의의 방식으로 언더필링을 수행하는 것을 포함할 수 있으며, 비 제한적인 예가 여기에 제공된다. 블록 (175)은 예를 들어 (예를 들어, 블록 (155) 등과 관련하여) 여기에 논의된 임의의 언더필 (또는 인캡슐레이팅) 공정과 임의의 또는 모든 특성을 공유할 수 있다. 블록 (175)의 다양한 양태가 도 2N에 도시된 예 (200N)에 제시되어 있다.The exemplary method 100 may include performing an underfill between the substrate and an assembly (or module) mounted to the block 170 at block 175 . Block 175 may include performing underfilling in any of a variety of ways, non-limiting examples are provided herein. Block 175 may share any or all characteristics with any of the underfill (or encapsulating) processes discussed herein (eg, with respect to block 155 , etc.), for example. Various aspects of block 175 are presented in example 200N shown in FIG. 2N.

블록 (175)은 예를 들어 블록 (170)에서 수행된 장착 후 캐필러리 또는 주입 된 언더필 공정을 수행하는 단계를 포함할 수 있다. 또한, 예를 들어, PUF (pre-applied underfill)가 이용되는 시나리오에서, 그러한 PUF는 이러한 장착 전에 기판, 기판의 금속 패턴 및/또는 이들의 상호 접속 구조물에 도포될 수 있다. 블록 (175)은 또한 성형된 언더필 공정을 이용하여 이러한 언더필을 수행하는 단계를 포함할 수 있다.Block 175 may include, for example, performing the post-mount capillary or implanted underfill process performed at block 170 . Also, for example, in scenarios where a pre-applied underfill (PUF) is used, such PUF may be applied to the substrate, the metal pattern of the substrate, and/or their interconnect structures prior to such mounting. Block 175 may also include performing such underfill using a shaped underfill process.

도 2n의 예시적인 구현 (200N)에 도시된 바와 같이, 언더필 재료 (291) (예를 들어, 여기에서 논의된 임의의 언더필 재료 등)는 기판 (288)의 상부면을 완전히 또는 부분적으로 덮을 수 있다. 언더필 재료 (291)는 또한 예를 들어, 기능성 다이 (201-202)의 제 2 다이 상호 접속 구조물 (214) (및/또는 대응하는 기판 패드)를 둘러싸고 있다. 언더필 재료 (291)는 예를 들어 기능성 다이 (201-202)의 하부면, 연결 다이 (216b)의 하부면 및 인캡슐레이팅 재료 (226a)의 하부면을 덮을 수 있다. 언더필 재료 (291)는 또한 예를 들어, 연결 다이 (216b)의 측면 측면 표면 및/또는 연결 다이 (216b)와 기능성 다이 (201-202) 사이의 언더필 (223)의 노출 된 측면을 덮을 수 있다. 언더필 재료 (291)는 예를 들어 인캡슐레이팅 재료 (226a) 및/또는 기능성 다이 (201-202)의 측부 측면 (예를 들어, 전부 또는 일부)을 덮을 수 있다.As shown in the example implementation 200N of FIG. 2N , the underfill material 291 (eg, any underfill material discussed herein, etc.) may completely or partially cover the top surface of the substrate 288 . there is. The underfill material 291 also surrounds the second die interconnect structure 214 (and/or the corresponding substrate pad) of, for example, the functional dies 201-202. The underfill material 291 may cover, for example, the lower surface of the functional die 201-202, the lower surface of the connecting die 216b, and the lower surface of the encapsulating material 226a. The underfill material 291 may also cover, for example, the side side surfaces of the connecting die 216b and/or the exposed side of the underfill 223 between the connecting die 216b and the functional die 201-202. . The underfill material 291 may cover, for example, the encapsulating material 226a and/or the side sides (eg, all or part of) of the functional die 201-202.

언더필 (223)이 형성되지 않은 예시적인 구현에서, 언더필 재료 (291)는 언더필 (223) 대신에 형성될 수 있다. 예를 들어 예 (200N)을 참조하면, 언더필 재료 (223)는 예 (200N)에서 더 많은 언더필 재료 (291)로 대체될 수 있다.In an example implementation where the underfill 223 is not formed, the underfill material 291 can be formed instead of the underfill 223 . For example, referring to example 200N, underfill material 223 may be replaced with more underfill material 291 in example 200N.

언더필 (223)이 형성되는 예시적인 구현에서, 언더필 재료 (291)는 언더필 재료 (223)와 상이한 유형의 언더필 재료 일 수 있다. 다른 예시적인 구현에서, 언더필 재료 (223 및 291)는 동일한 타입의 재료일 수 있다.In an example implementation in which underfill 223 is formed, underfill material 291 may be a different type of underfill material than underfill material 223 . In another example implementation, underfill materials 223 and 291 may be the same type of material.

블록 (155)과 같이, 블록 (175)은 또한 예를 들어 다른 블록에서 다른 언더필 (예를 들어, 몰디드 언더필 등)로 채워질 공간을 남겨두고 생략될 수 있다.Like block 155 , block 175 may also be omitted, for example, leaving space to be filled with other underfills (eg, molded underfills, etc.) in other blocks.

일반적으로, 블록 (175)은 언더필을 포함한다. 따라서, 본 개시의 범위는 임의의 특정 유형의 언더필 또는 임의의 특정 언더필 재료의 특성에 의해 제한되지 않아야 한다.In general, block 175 includes an underfill. Accordingly, the scope of the present disclosure should not be limited by the properties of any particular type of underfill or any particular underfill material.

예시적인 방법 (100)은 블록 (190)에서 연속 공정을 수행하는 단계를 포함 할 수 있다. 이러한 연속 공정은 임의의 다양한 특성을 포함할 수 있으며, 이의 비 제한적인 예가 여기에 제공된다. 예를 들어, 블록 (190)은 예시적인 방법 (100)의 실행 흐름을 임의의 블록으로 리턴하는 단계를 포함할 수 있다. 또한 예를 들어, 블록 (190)은 예시적인 방법 (100)의 실행 흐름을 여기에서 논의된 임의의 다른 방법 블록 (또는 단계)으로 보내는 것을 포함할 수 있다 (예를 들어, 도 3의 예시적인 방법 (300), 도 5의 예시적인 방법 (500) 등과 관련하여).Exemplary method 100 may include performing a continuous process at block 190 . Such continuous processes may include any of a variety of properties, non-limiting examples of which are provided herein. For example, block 190 may include returning the execution flow of example method 100 to any block. Also for example, block 190 may include directing the flow of execution of the example method 100 to any other method block (or step) discussed herein (eg, the exemplary method 100 of FIG. 3 ). with respect to method 300 , exemplary method 500 of FIG. 5 , and the like).

예를 들어, 블록 (190)은 기판 (288)의 저면에 상호 접속 구조물 (299) (예를 들어, 도전성 볼, 범프, 필라 등)을 형성하는 것을 포함할 수 있다.For example, block 190 may include forming interconnect structures 299 (eg, conductive balls, bumps, pillars, etc.) on the underside of substrate 288 .

또한, 예를 들어, 도 20의 예 (200O)에 도시된 바와 같이, 블록 (190)은 인캡슐레이팅 재료 (225)를 형성하는 단계를 포함할 수 있다. 이러한 인캡슐레이팅 재료 (225)는 예를 들어 기판 (288)의 상부면, 언더필 (224)측부 측면, 인캡슐레이팅 재료 (226a)의 측부 측면 및/또는 기능성 다이 (201-202)의 측부 측면을 덮을 수 있다. 도 2o에 도시된 예 (200O)에서, 인캡슐레이팅 재료 (225)의 상부면, 인캡슐레이팅 재료 (226a)의 상부면 및/또는 기능성 다이 (201-202)의 상부면은 동일 평면일 수 있다.Also, for example, as shown in example 2000 of FIG. 20 , block 190 can include forming encapsulating material 225 . Such encapsulating material 225 may be, for example, a top surface of the substrate 288, a side side of the underfill 224, a side side of the encapsulating material 226a, and/or a side side of the functional die 201-202. can cover In the example 2000 shown in FIG. 2O, the top surface of the encapsulating material 225, the top surface of the encapsulating material 226a, and/or the top surface of the functional die 201-202 may be coplanar. there is.

여기에서 논의된 바와 같이, 언더필 (224) (예를 들어, 블록 (175)에서 형성됨)은 형성되지 않을 수 있다. 그러한 경우에, 인캡슐레이팅 재료 (225)는 언더필 로서 그 자리를 차지할 수 있다. 그러한 구조 및 방법의 예 (200P)가 도 2p에 제공된다. 도 2o에 도시된 예시적인 구현 (200O)에 대하여, 예시적인 구현 (200P)에서, 예시적인 구현 (200O)의 언더필 (224)은 언더필로서 인캡슐레이팅 재료 (225)로 대체된다.As discussed herein, the underfill 224 (eg, formed at block 175 ) may not be formed. In such a case, the encapsulating material 225 may take its place as an underfill. An example 200P of such a structure and method is provided in FIG. 2P. With respect to the example implementation 20000 shown in FIG. 2O , in the example implementation 200P, the underfill 224 of the example implementation 2000 is replaced with an encapsulating material 225 as an underfill.

여기에서 논의된 바와 같이, 언더필 (223) (예를 들어, 블록 (155)에서 형성됨) 및 언더필 (224)은 형성되지 않을 수 있다. 그러한 경우에, 인캡슐레이팅 재료 (225)가 대신할 수 있다. 이러한 구조 및 방법의 예시적인 구현 (200Q)이 도 2q에 제공된다. 도 2p에 도시된 예시적인 구현 (200P)에 비해, 예시적인 구현 (200Q)에서, 예시적인 구현 (200P)의 언더필 (223)은 인캡슐레이팅 재료 (225)로 대체된다.As discussed herein, underfill 223 (eg, formed at block 155 ) and underfill 224 may not be formed. In such a case, the encapsulating material 225 may take the place. An exemplary implementation 200Q of this structure and method is provided in FIG. 2Q . Compared to the example implementation 200P shown in FIG. 2P , in the example implementation 200Q , the underfill 223 of the example implementation 200P is replaced with an encapsulating material 225 .

도 2o, 2p 및 2q에 도시된 임의의 예시적인 구현 (200O, 200P 및 200Q)에서, 인캡슐레이팅 재료 (225) 및 기판 (288)의 측면은 동일 평면일 수 있다.In any of the example implementations 200O, 200P and 200Q shown in FIGS. 2O , 2P and 2Q , the sides of the encapsulating material 225 and the substrate 288 may be coplanar.

도 1 및 도 2a 내지 도 2q에 도시된 예시적인 방법 (100)에서, 다양한 다이 상호 접속 구조물 (예를 들어, 제 1 다이 상호 접속 구조물 (213), 제 2 다이 상호 접속 구조물 (214), 다이 상호 접속 구조물 (217) (및/또는 299) 등)이 존재하였다. 예를 들어, 이러한 다양한 다이 상호 접속 구조물은 일반적으로 각각의 다이가 어셈블리에 통합되기 전에 형성될 수 있지만, 본 개시의 범위는 타이밍에 의해 제한되지 않는다. 예를 들어, 다양한 다이 상호 접속 구조물 중 임의의 또는 모든 다이는 각각의 다이가 어셈블리에 통합된 후에 형성될 수 있다. 다른 단계에서 다이 상호 접속 구조물을 형성하는 예시적인 방법 (300)이 이제 논의될 것이다.In the exemplary method 100 illustrated in FIGS. 1 and 2A-2Q , various die interconnect structures (eg, first die interconnect structure 213 , second die interconnect structure 214 , die interconnect structures 217 (and/or 299, etc.) were present. For example, these various die interconnect structures may generally be formed before each die is incorporated into an assembly, although the scope of the present disclosure is not limited by timing. For example, any or all of the various die interconnect structures may be formed after each die is incorporated into an assembly. An exemplary method 300 of forming a die interconnect structure in another step will now be discussed.

도 3은 전자 디바이스 (예를 들어, 반도체 패키지 등)를 제조하는 예시적인 방법 (300)의 흐름도를 도시한다. 예시적인 방법 (300)은 예를 들어 여기에 논의 된 임의의 다른 예시적인 방법 (들)과 임의의 또는 모든 특성을 공유할 수 있다 (예를 들어, 도 1의 예시적인 방법 (100), 도 5의 예시적인 방법 (500), 도 7의 예시적인 방법 (700)) 등). 도 4a 내지 4n은 본 개시의 다양한 양태에 따른 예시적인 전자 디바이스 (예를 들어, 반도체 패키지 등) 및 예시적인 전자 디바이스를 제조하는 예시적인 방법을 도시하는 단면도를 도시한다. 도 4a-4n은 예를 들어 도 3의 방법 (300)의 다양한 블록 (또는 단계)에서 예시적인 전자 디바이스를 예시할 수 있다. 이제 도 3 및 4a-4n이 함께 논의될 것이다. 방법 (300)의 예시적인 블록의 순서는 본 개시의 범위를 벗어나지 않고 변할 수 있음에 유의해야 한다.3 shows a flow diagram of an example method 300 of manufacturing an electronic device (eg, a semiconductor package, etc.). Exemplary method 300 may share any or all characteristics with, for example, any other exemplary method(s) discussed herein (eg, exemplary method 100 of FIG. 1 , FIG. 5 , the exemplary method 500 , the exemplary method 700 of FIG. 7 ), and the like). 4A-4N show cross-sectional views illustrating exemplary electronic devices (eg, semiconductor packages, etc.) and exemplary methods of manufacturing the exemplary electronic devices in accordance with various aspects of the present disclosure. 4A-4N may, for example, illustrate example electronic devices in various blocks (or steps) of method 300 of FIG. 3 . 3 and 4A-4N will now be discussed together. It should be noted that the order of the example blocks of method 300 may be changed without departing from the scope of the present disclosure.

예시적인 방법 (300)은 블록 (305)에서 실행을 시작할 수 있다. 방법 (300)은 임의의 다양한 원인 또는 조건에 응답하여 실행을 시작할 수 있으며, 이들의 비 제한적인 예가 여기에 제공된다. 예를 들어, 방법 (300)은 중앙 제조 라인 제어기로부터의 신호 등에 응답하여 하나 이상의 상류 및/또는 하류 제조 스테이션으로부터 수신된 하나 이상의 신호에 응답하여 자동으로 실행을 시작할 수 있다. 300은 시작하라는 조작자 명령에 응답하여 실행을 시작할 수 있다. 추가적으로, 예를 들어, 방법 (300)은 여기에서 논의된 임의의 다른 방법 블록 (또는 단계)으로부터 실행 흐름을 수신하는 것에 응답하여 실행을 시작할 수 있다.The example method 300 may begin execution at block 305 . Method 300 may begin executing in response to any of a variety of causes or conditions, non-limiting examples of which are provided herein. For example, method 300 may automatically begin execution in response to one or more signals received from one or more upstream and/or downstream manufacturing stations, such as in response to signals from a central manufacturing line controller. 300 may initiate execution in response to an operator command to start. Additionally, for example, method 300 may begin execution in response to receiving an execution flow from any other method block (or step) discussed herein.

예시적인 방법 (300)은 블록 (310)에서 복수의 기능성 다이를 수신, 제조 및/또는 준비하는 단계를 포함할 수 있다. 블록 (310)은 다양한 방식 중 임의의 방식으로 복수의 기능성 다이를 수신, 제조 및/또는 준비하는 단계를 포함할 수 있으며, 이들의 비 제한적인 예가 여기에 제공된다. 예를 들어, 블록 (310)은 도 1에 도시되고 여기에서 논의된 예시적인 방법 (100)의 블록 (110)과 임의의 또는 모든 특성을 공유할 수 있다. 블록 (310)의 다양한 양태는 도 4A에 도시된 예 (400A-1 내지 400A-4)에 제시되어 있다.The example method 300 may include receiving, manufacturing, and/or preparing a plurality of functional dies at block 310 . Block 310 may include receiving, manufacturing, and/or preparing a plurality of functional dies in any of a variety of ways, non-limiting examples of which are provided herein. For example, block 310 may share any or all characteristics with block 110 of example method 100 shown in FIG. 1 and discussed herein. Various aspects of block 310 are presented in examples 400A-1 - 400A-4 shown in FIG. 4A.

블록 (310)은 예를 들어 동일한 설비 또는 지리적 위치에서 상류 제조 공정으로부터 복수의 기능성 다이를 수신하는 단계를 포함할 수 있다. 블록 (310)은 또한 예를 들어 공급자로부터 (예를 들어, 파운드리로부터) 기능성 다이를 수신하는 단계를 포함할 수 있다. 블록 (310)은 또한 예를 들어 복수의 기능성 다이의 임의의 또는 모든 특징을 형성하는 것을 포함할 수 있다.Block 310 may include, for example, receiving a plurality of functional dies from an upstream manufacturing process at the same facility or geographic location. Block 310 may also include, for example, receiving a functional die from a supplier (eg, from a foundry). Block 310 may also include, for example, forming any or all features of a plurality of functional dies.

예시적인 구현에서, 블록 (310)은 도 1의 예시적인 방법 (100)의 블록 (110)과 임의의 또는 모든 특성을 공유할 수 있지만, 제 1 및 제 2 다이 상호 접속 구조물 (213, 214)는 없다. 알 수 있는 바와 같이, 이러한 다이 상호 접속 구조물는 예시적인 방법 (300)에서 (예를 들어, 블록 347 등에서) 나중에 형성될 수 있다. 도 4a에 도시되지 않았지만, 기능성 다이들 (411-412) 각각은 예를 들어 다이 패드들 및/또는 이러한 다이 상호 접속 구조물이 형성될 수 있는 언더 범프 금속화 구조들을 포함할 수 있다.In an example implementation, block 310 may share any or all characteristics with block 110 of example method 100 of FIG. 1 , although first and second die interconnect structures 213 , 214 . there is no As can be seen, such a die interconnect structure may be formed later (eg, at block 347 , etc.) in the exemplary method 300 . Although not shown in FIG. 4A , each of the functional dies 411-412 may include, for example, die pads and/or under bump metallization structures upon which such die interconnect structures may be formed.

도 4a에 도시된 기능성 다이 (411-412)는, 예를 들어, 도 2a에 도시된 기능성 다이 (211-212)와 임의의 또는 모든 특성을 공유할 수 있다 (예를 들어, 제 1 및 제 2 다이 상호 접속 구조물(213,214) 없이). 예를 들어 그리고 비 제한적으로, 기능성 다이 (411-412)는 다양한 전자 구성 요소 (예를 들어, 수동 전자 구성 요소, 능동 전자 구성 요소, 베어 다이 또는 컴포넨트, 패키징된 다이 또는 구성 요소 등) 중 임의의 특성을 포함할 수 있다.The functional dies 411-412 shown in FIG. 4A may share any or all characteristics (eg, the first and second 2 without die interconnect structures 213 and 214). By way of example and not limitation, functional dies 411-412 may be any of a variety of electronic components (eg, passive electronic components, active electronic components, bare dies or components, packaged dies or components, etc.). It may include any properties.

일반적으로, 블록 (310)은 복수의 기능성 다이를 수신, 제조 및/또는 준비하는 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 그러한 수신, 제조 및/또는 준비를 수행하는 임의의 특정 방식의 특성 또는 그러한 기능성 다이의 임의의 특정 특성에 의해 제한되지 않아야 한다.In general, block 310 may include receiving, manufacturing, and/or preparing a plurality of functional dies. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of carrying out such reception, manufacture, and/or preparation or by any particular nature of such a functional die.

예시적인 방법 (300)은 블록 (315)에서 연결 다이를 수신, 제조 및/또는 준비하는 단계를 포함할 수 있다. 블록 (315)은 임의의 다양한 방식으로 하나 이상의 연결 다이를 수신, 제조 및/또는 준비하는 단계를 포함할 수 있으며, 이의 비 제한적인 예가 여기에 제공된다. 블록 (315)은 예를 들어 도 1에 도시되고 여기에 논의 된 예시적인 방법 (100)의 블록 (115)과 임의의 또는 모든 특성을 공유할 수 있다. 블록 (315)의 다양한 예시적인 양태가 도 4b에 도시된 예 (400B-1 및 400B-2)에 제시되어 있다.Exemplary method 300 may include receiving, manufacturing, and/or preparing a connecting die at block 315 . Block 315 may include receiving, manufacturing, and/or preparing one or more connecting dies in any of a variety of ways, non-limiting examples of which are provided herein. Block 315 may share any or all characteristics with block 115 of the example method 100 shown in FIG. 1 and discussed herein, for example. Various illustrative aspects of block 315 are presented in examples 400B-1 and 400B-2 shown in FIG. 4B .

연결 다이 (416a 및/또는 416b) (또는 그 웨이퍼)는 예를 들어, 연결 다이 상호 접속 구조물 (417)을 포함할 수 있다. 연결 다이 상호 접속 구조물 (417)은 임의의 다양한 특성을 포함할 수 있다. 예를 들어, 연결 다이 상호 접속 구조물 (417) 및/또는 이의 임의의 양태의 형성은 연결 다이 상호 접속 구조물 (217) 및/또는 그 형성과 도 2b-1 내지 2b-2에 도시되고 여기에서 논의된 임의의 또는 모든 특성을 공유할 수 있다.Connecting dies 416a and/or 416b (or wafers thereof) may include, for example, connecting die interconnect structures 417 . Connecting die interconnect structure 417 may include any of a variety of characteristics. For example, the formation of the connecting die interconnect structure 417 and/or any aspect thereof is illustrated and discussed herein with the connecting die interconnect structure 217 and/or its formation in FIGS. 2B-1 through 2B-2. may share any or all properties.

연결 다이 (416a) 및/또는 416b (또는 그 웨이퍼)는 예를 들어 도 2B-1 내지 2B-2의 연결 다이 (216a, 216b, 및/또는 216c)와 관련하여 여기에 제공되는 비 제한적인 예 중 임의의 다양한 방식으로 형성될 수 있다. Connecting dies 416a and/or 416b (or wafers thereof) are, for example, non-limiting examples provided herein with respect to connective dies 216a , 216b , and/or 216c of FIGS. 2B-1 to 2B-2 . may be formed in any of a variety of ways.

일반적으로, 블록 (315)은 연결 다이를 수신, 제조 및/또는 준비하는 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 이러한 수신, 제조 및/또는 준비를 수행하는 임의의 특정 방식의 특성, 또는 그러한 연결 다이의 임의의 특정 특성에 의해 제한되지 않아야한다.In general, block 315 may include receiving, manufacturing, and/or preparing a connecting die. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of carrying out such reception, manufacture, and/or preparation, or by any particular nature of such connecting dies.

예시적인 방법 (300)은 블록 (320)에서 제 1 캐리어를 수신, 제조 및/또는 준비하는 단계를 포함할 수 있다. 블록 (320)은 임의의 다양한 방식으로 제 1 캐리어를 수신, 제조 및/또는 준비하는 단계를 포함할 수 있으며, 이들의 비 제한적인 예가 여기에 제공된다. 블록 (320)은 예를 들어 여기에서 논의된 다른 캐리어 수신, 제조 및/또는 준비 단계 (예를 들어, 도 1의 예시적인 방법 (100)의 블록 (120) 등)와 임의의 또는 모든 특성을 공유할 수 있다.The example method 300 may include receiving, manufacturing, and/or preparing the first carrier at block 320 . Block 320 may include receiving, manufacturing, and/or preparing the first carrier in any of a variety of ways, non-limiting examples of which are provided herein. Block 320 may include, for example, any or all characteristics of other carrier receiving, manufacturing, and/or preparing steps (eg, block 120 of exemplary method 100 of FIG. 1 , etc.) discussed herein. can share

블록 (320)의 다양한 예시적인 양태가 도 4C에 도시된 예 (400C)에 제시되어있다. 예를 들어, 캐리어 (421)는 도 2c의 캐리어 (221)와 임의의 또는 모든 특성을 공유할 수 있다. 또한, 예를 들어, 접착제 (423)는 임의의 또는 모든 특성을 도 2c의 접착제 (223)와 공유할 수 있다. 그러나, 접착제 (423)는 기능성 다이의 다이 상호 접속 구조물를 수용하지 않기 때문에 (예를 들어, 블록 (325)에서) 접착제 (423)는 접착제 (223)만큼 두껍지 않아도 된다는 점에 유의한다.Various illustrative aspects of block 320 are presented in example 400C illustrated in FIG. 4C . For example, carrier 421 may share any or all characteristics with carrier 221 of FIG. 2C . Also, for example, adhesive 423 may share any or all properties with adhesive 223 of FIG. 2C . Note, however, that adhesive 423 does not have to be as thick as adhesive 223 (eg, at block 325 ) because adhesive 423 does not accommodate the die interconnect structures of the functional die.

일반적으로, 블록 (320)은 제 1 캐리어를 수신, 제조 및/또는 준비하는 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 캐리어가 수신되는 임의의 특정 조건, 캐리어를 제조하는 임의의 특정 방식 및/또는 사용을 위해 이러한 캐리어를 준비하는 임의의 특정 방식의 특성에 의해 제한되지 않아야 한다.In general, block 320 may include receiving, manufacturing, and/or preparing a first carrier. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular conditions under which a carrier is received, any particular manner of making the carrier, and/or the nature of any particular manner of preparing such a carrier for use.

예시적인 방법 (300)은 블록 (325)에서 기능성 다이를 캐리어에 (예를 들어, 비도전성 캐리어의 상부면에, 캐리어의 상부면 상의 금속 패턴에, 캐리어 상단의 RD 구조물에, 등) 결합 (또는 장착) 하는 단계를 포함할 수 있다. 블록 (325)은 임의의 다양한 방식으로 이러한 결합을 수행하는 것을 포함할 수 있으며, 이의 비 제한적인 예가 본원에 제공된다. 예를 들어, 블록 (325)은 예를 들어 (예를 들어, 도 1의 예시적인 방법 (100)의 블록 (125) 등)에서 논의된 다른 다이 장착 단계와 임의의 또는 모든 특성을 공유할 수 있다.Exemplary method 300 includes bonding the functional die to a carrier (eg, to a top surface of a non-conductive carrier, to a metal pattern on a top surface of a carrier, to an RD structure on top of a carrier, etc.) at block 325 . or mounting). Block 325 may include performing such combining in any of a variety of ways, non-limiting examples of which are provided herein. For example, block 325 may share any or all characteristics with other die mounting steps discussed in, for example, block 125 of example method 100 of FIG. 1 , etc.). there is.

블록 (325)의 다양한 예시적인 양태가 도 4d에 도시된 예 (400D)에 제시되어있다. 예 (400D)는 도 2d의 예 (200D)와 임의의 또는 모든 특성을 공유할 수 있다. 예를 들어, 기능성 다이 (401-404) (예를 들어, 다이 (411 및/또는 412)의 인스턴스는 도 2D의 기능성 다이 (201-204) (예를 들어, 다이 (211 및/또는 212))와 임의의 또는 모든 특성을 공유할 수 있다 (예를 들어, 다이 상호 접속 구조물 (213 및 214)이 접착제 (223) 내로 연장되지 않음).Various illustrative aspects of block 325 are presented in example 400D illustrated in FIG. 4D . Example 400D may share any or all characteristics with example 200D of FIG. 2D . For example, instances of functional dies 401 - 404 (eg, dies 411 and/or 412 ) are functional dies 201 - 204 (eg, dies 211 and/or 212 ) of FIG. 2D . ) may share any or all properties (eg, die interconnect structures 213 and 214 do not extend into adhesive 223 ).

예 (400D)에서, 기능성 다이 (401-404)의 각각의 활성면은 접착제 (423)에 결합된 것으로 도시되어 있지만, 본 개시의 범위는 그러한 배향으로 제한되지 않는다. 대안적인 구현에서, 기능성 다이 (401-404)의 각각의 비활성 측면이 접착제 (423)에 장착될 수 있다 (예를 들어, 기능성 다이 (404-404)는 나중에 실리콘 비아 또는 다른 구조를 통해 연결 다이에 연결될 수 있다. 등).In example 400D, each active side of functional die 401 - 404 is shown bonded to adhesive 423 , although the scope of the present disclosure is not limited to such orientations. In alternative implementations, each inactive side of the functional die 401 - 404 can be mounted to an adhesive 423 (eg, the functional die 404 - 404 is later connected to the die via a silicon via or other structure). can be connected to, etc.).

일반적으로, 블록 (325)은 기능성 다이를 캐리어에 결합시키는 단계를 포함 할 수 있다. 따라서, 본 개시의 범위는 이러한 결합을 수행하는 임의의 특정 방식의 특성에 의해 제한되어서는 안된다.In general, block 325 may include coupling the functional die to a carrier. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of carrying out such combinations.

예시적인 방법 (300)은 블록 (330)에서 인캡슐레이팅 단계를 포함할 수 있다. 블록 (330)은 임의의 다양한 방식으로 이러한 인캡슐레이팅을 수행하는 것을 포함할 수 있으며, 이의 비 제한적인 예가 여기에 제공된다. 예를 들어, 블록 (330)은 여기에서 논의된 다른 인캡슐란트와 임의의 또는 모든 특성을 공유할 수 있다 (예를 들어, 도 1의 예시적인 방법 (100)의 블록 (130) 등).The exemplary method 300 can include an encapsulating step at block 330 . Block 330 may include performing such encapsulation in any of a variety of ways, non-limiting examples of which are provided herein. For example, block 330 may share any or all characteristics with other encapsulants discussed herein (eg, block 130 of exemplary method 100 of FIG. 1 , etc.).

블록 (330)의 다양한 예시적인 양태가 도 4e에 도시된 예 (400E)에 제시되어있다. 예를 들어, 인캡슐레이팅 재료 (426') (및/또는 그 형성)는 도 2e의 인캡슐레이팅 재료 (226') (및/또는 그 형성)와 임의의 또는 모든 특성을 공유할 수 있다.Various illustrative aspects of block 330 are presented in example 400E shown in FIG. 4E . For example, the encapsulating material 426 ′ (and/or its formation) may share any or all properties with the encapsulating material 226 ′ (and/or its formation) of FIG. 2E .

일반적으로, 블록 (330)은 인캡슐레팅 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 이러한 인캡슐레이팅을 수행하는 임의의 특정 방식, 임의의 특정 유형의 인캡슐레이팅 재료 등의 특성에 의해 제한되지 않아야한다.In general, block 330 may include an encapsulating step. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of performing such encapsulation, any particular type of encapsulating material, or the like.

예시적인 방법 (300)은 블록 (335)에서 인캡슐레이팅 재료를 그라인딩 (또는 달리 씨닝(얇게함) 또는 평탄화)하는 단계를 포함할 수 있다. 블록 (335)은 비 제한적인 예가 여기에 제공되는 다양한 방식 중 임의의 방식으로 이러한 그라인딩 (또는 임의의 씨닝 또는 평탄화 공정)를 수행하는 것을 포함할 수 있다. 예를 들어, 블록 (335)은 여기에서 논의된 다른 그라인딩 (또는 씨닝 또는 평탄화)과 임의의 또는 모든 특성을 공유할 수 있다 (예를 들어, 도 1의 예시적인 방법 (100)의 블록 (135) 등).Exemplary method 300 may include grinding (or otherwise thinning (thinning) or planarizing) the encapsulating material at block 335 . Block 335 may include performing such grinding (or any thinning or planarizing process) in any of a variety of ways, non-limiting examples are provided herein. For example, block 335 may share any or all characteristics with other grinding (or thinning or flattening) discussed herein (eg, block 135 of exemplary method 100 of FIG. 1 ). ) etc).

블록 (335)의 다양한 예시적인 양태가 도 4f에 도시된 예 (400F)에 제시되어있다. 인캡슐레이팅 재료 (426) (및/또는 이의 형성)을 그라인딩 (또는 박형화 또는 평탄화 등)하는 예가 도 2f의 인캡슐란트 재료 (226) (및/또는 이의 형성)과 임의의 또는 모든 특성을 공유할 수 있다.Various illustrative aspects of block 335 are presented in example 400F illustrated in FIG. 4F . An example of grinding (or thinning or planarizing, etc.) encapsulating material 426 (and/or forming thereof) shares any or all properties with encapsulant material 226 (and/or forming thereof) of FIG. 2F . can do.

일반적으로, 블록 (335)은 인캡슐레이팅 재료를 그라인딩 (또는 달리 얇게 하거나 평탄화)하는 것을 포함할 수 있다. 따라서, 본 개시의 범위는 그러한 그라인딩 (또는 박형화 또는 평탄화)를 수행하는 임의의 특정 방식의 특성에 의해 제한되지 않아야 한다.In general, block 335 may include grinding (or otherwise thinning or planarizing) the encapsulating material. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of performing such grinding (or thinning or planarizing).

예시적인 방법 (300)은 블록 (340)에서 제 2 캐리어를 부착하는 단계를 포함할 수 있다. 블록 (340)은 임의의 다양한 방식으로 제 2 캐리어를 부착하는 단계를 포함할 수 있으며, 이의 비 제한적인 예가 여기에 제공된다. 예를 들어, 블록 (340)은 여기에서 논의된 임의의 캐리어 부착과 임의의 또는 모든 특성을 공유할 수 있다 (예를 들어, 도 1의 예시적인 방법 (100)의 블록 (140) 등).The example method 300 can include attaching the second carrier at block 340 . Block 340 may include attaching the second carrier in any of a variety of ways, non-limiting examples of which are provided herein. For example, block 340 may share any or all characteristics with any carrier attachment discussed herein (eg, block 140 of exemplary method 100 of FIG. 1 , etc.).

블록 (340)의 다양한 예시적인 양태가 도 4g에 도시된 예 (400G)에 도시되어있다. 제 2 캐리어 (431) (및/또는 그 부착)는 예를 들어, 도 2g의 제 2 캐리어 (231)와 임의의 또는 모든 특성을 공유할 수 있다.Various illustrative aspects of block 340 are illustrated in example 400G shown in FIG. 4G . The second carrier 431 (and/or its attachments) may share any or all characteristics with the second carrier 231 of FIG. 2G , for example.

일반적으로, 블록 (340)은 제 2 캐리어를 부착하는 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 이러한 부착을 수행하는 임의의 특정 방식 및/또는 임의의 특정 유형의 제 2 캐리어의 특성에 의해 제한되지 않아야 한다.In general, block 340 may include attaching a second carrier. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular type of secondary carrier and/or any particular manner of performing such attachment.

예시적인 방법 (300)은 블록 (345)에서 제 1 캐리어를 제거하는 단계를 포함 할 수 있다. 블록 (345)은 임의의 다양한 방식으로 제 1 캐리어를 제거하는 것을 포함할 수 있으며, 이의 비 제한적인 예가 여기에 제공된다. 예를 들어, 블록 (345)은 여기에서 논의된 임의의 캐리어 제거와 (예를 들어, 도 1에 도시된 예시적인 방법 (100)의 블록 (145) 등과) 임의의 또는 모든 특성을 공유할 수 있다.The example method 300 can include removing the first carrier at block 345 . Block 345 may include removing the first carrier in any of a variety of ways, non-limiting examples of which are provided herein. For example, block 345 may share any or all characteristics with any carrier cancellation discussed herein (eg, block 145, etc. of example method 100 shown in FIG. 1 ). there is.

블록 (345)의 다양한 예시적인 양태가 도 4h(도 4h-1)에 도시된 예 (400H)에 도시되어 있다. 예를 들어, 예 (400G)와 관련하여, 제 1 캐리어 (421)가 제거되었다.Various illustrative aspects of block 345 are illustrated in example 400H shown in FIG. 4H ( FIG. 4H-1 ). For example, with respect to example 400G, first carrier 421 has been removed.

일반적으로, 블록 (345)은 제 1 캐리어를 제거하는 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 이러한 제거를 수행하는 임의의 특정 방식의 특성에 의해 제한되지 않아야 한다.In general, block 345 may include removing the first carrier. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of carrying out such removal.

예시적인 방법 (300)은 블록 (347)에서 상호 접속 구조물를 형성하는 단계를 포함할 수 있다. 블록 (347)은 임의의 다양한 방식으로 상호 접속 구조물를 형성하는 것을 포함할 수 있으며, 이들의 비 제한적인 예가 여기에 제공된다. 예를 들어, 블록 (347)은 여기에서 논의된 다른 상호 접속 구조물 형성 공정 (또는 단계 또는 블록)와 임의의 또는 모든 특성을 공유할 수 있다 (예를 들어, 도 1에 도시되고 여기에서 논의된 예시적인 방법 (100)의 블록 (110)과 관련하여).Exemplary method 300 may include forming an interconnect structure at block 347 . Block 347 may include forming an interconnect structure in any of a variety of ways, non-limiting examples of which are provided herein. For example, block 347 may share any or all characteristics with other interconnect structure forming processes (or steps or blocks) discussed herein (eg, as shown in FIG. 1 and discussed herein). with respect to block 110 of the exemplary method 100).

블록 (347)의 다양한 예시적인 양태들이 도 4h(도 4h-2)의 예 (400H-2)에 도시되어있다. 도 4h-2의 제 1 다이 상호 접속 구조물 (413) (및/또는 그 형성)는 도 2a의 제 1 다이 상호 접속 구조물 (213) (및/또는 그 형성)와 임의의 또는 모든 특성을 공유 할 수 있다. 유사하게, 도 4h-2의 제 2 다이 상호 접속 구조물 (414) (및/또는 그 형성)은 도 2a의 제 2 다이 상호 접속 구조물 (214) (및/또는 그 형성)과 임의의 또는 모든 특성을 공유할 수 있다.Various illustrative aspects of block 347 are shown in example 400H-2 of FIG. 4H (FIG. 4H-2). The first die interconnect structure 413 (and/or formation thereof) of FIG. 4H-2 may share any or all characteristics with the first die interconnect structure 213 (and/or formation thereof) of FIG. 2A. can Similarly, the second die interconnect structure 414 (and/or formation thereof) of FIG. 4H-2 may have any or all characteristics of the second die interconnect structure 214 (and/or formation thereof) of FIG. 2A. can be shared

예시적인 구현 (400H-2)은 패시베이션층 (417) (또는 재패시베이션층)을 포함한다. 도 2a의 예시적인 구현들 및/또는 여기에 제시된 다른 예시적인 구현들에는 도시되지 않았지만, 그러한 예시적인 구현들은 또한 그러한 패시베이션층 (417)을 포함할 수 있다 (예를 들어, 기능성 다이와 다이 상호 접속 구조물 및/또는 다이 상호 접속 구조물의 베이스 주위 사이, 연결 다이와 연결 다이 상호 접속 구조물 및/또는 연결 다이 상호 접속 구조물의 베이스 주위 사이 등). 블록 (347)은, 예를 들어 블록 (347) 이전에 그러한 패시베이션층 (417)이 아직 형성되지 않은 시나리오에서 그러한 패시베이션층 (417)을 형성하는 것을 포함할 수 있다. 패시베이션층 (417)은 또한 생략될 수 있음에 유의한다.The example implementation 400H-2 includes a passivation layer 417 (or a repassivation layer). Although not shown in the example implementations of FIG. 2A and/or other example implementations presented herein, such example implementations may also include such a passivation layer 417 (eg, a functional die and die interconnect). between the structure and/or around the base of the die interconnect structure, between the connecting die and the base of the connecting die interconnect structure and/or the connecting die interconnect structure, etc.). Block 347 may include, for example, forming such a passivation layer 417 prior to block 347 in a scenario in which such passivation layer 417 has not yet been formed. Note that the passivation layer 417 may also be omitted.

예를 들어, 기능성 다이가 외부 무기 유전층과 함께 수신되거나 형성되는 예시적인 구현에서, 패시베이션층 (417)은 유기 유전층 (예를 들어, 여기에서 논의된 임의의 유기 유전층을 포함함)을 포함 할 수 있다.For example, in an exemplary implementation in which a functional die is received or formed with an external inorganic dielectric layer, the passivation layer 417 may include an organic dielectric layer (eg, including any of the organic dielectric layers discussed herein). there is.

패시베이션층 (417) (및/또는 그 형성)은 여기에서 논의된 패시베이션 (또는 유전체) 층 중 임의의 것 (및/또는 그 형성)의 특성을 포함할 수 있다. 제 1 다이 상호 접속 구조물 (413) 및 제 2 다이 상호 접속 구조물 (414)은, 예를 들어, 패시베이션층 (417)의 각각의 개구를 통해 기능성 다이 (401 내지 404)에 전기적으로 연결될 수 있다.The passivation layer 417 (and/or its formation) may include the characteristics of any (and/or its formation) of any of the passivation (or dielectric) layers discussed herein. The first die interconnect structure 413 and the second die interconnect structure 414 may be electrically connected to the functional dies 401 - 404 , for example, through respective openings in the passivation layer 417 .

패시베이션층 (417)이 몰딩층 (426) 및 기능성 다이 (401 내지 404) 상에 형성된 것으로 도시되어 있지만, 패시베이션층 (417)은 또한 기능성 다이 (401-404) 바로 위에 (예를 들어, 블록 310에서) 형성될 수 있다. 이러한 예시적인 구현에서, 패시베이션층 (417)의 외부 표면 (예를 들어, 패시베이션층 (417)의 표면이 도 4h-2에서 위로 향함)은 인캡슐레이팅 재료 (426)의 대응 표면과 동일 평면에 있을 수 있다 (예를 들어, 인캡슐레이팅 재료 (426)의 표면은 도 4h-2에서 위로 향함).Although passivation layer 417 is shown formed over molding layer 426 and functional dies 401 - 404 , passivation layer 417 is also directly over functional dies 401 - 404 (eg, block 310 ). in) can be formed. In this exemplary implementation, the outer surface of the passivation layer 417 (eg, the surface of the passivation layer 417 faces upward in FIG. 4H-2 ) is flush with the corresponding surface of the encapsulating material 426 . (eg, the surface of the encapsulating material 426 faces upward in FIG. 4H-2).

일반적으로, 블록 (347)은 상호 접속 구조물을 형성하는 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 그러한 형성의 임의의 특정 방식의 특성 또는 상호 접속 구조물의 임의의 특정 특성에 의해 제한되지 않아야 한다.In general, block 347 may include forming an interconnect structure. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of formation or any particular nature of the interconnect structure.

예시적인 방법 (300)은 블록 (350)에서 연결 다이를 기능성 다이에 부착 (또는 결합 또는 장착)하는 단계를 포함할 수 있다. 블록 (350)은 임의의 다양한 방식 으로 이러한 부착을 수행하는 것을 포함할 수 있으며, 이의 비 제한적인 예가 여기에 제공된다. 예를 들어, 블록 (350)은 예를 들어 여기에서 논의된 임의의 다이 부착과 (예를 들어, 도 1의 예시적인 방법 (100)의 블록 (150) 등)와 임의의 또는 모든 특성을 공유할 수 있다.Exemplary method 300 may include attaching (or coupling or mounting) a connecting die to a functional die at block 350 . Block 350 may include performing such attachment in any of a variety of ways, non-limiting examples of which are provided herein. For example, block 350 shares any or all characteristics with, for example, any die attach discussed herein (eg, block 150 , etc. of exemplary method 100 of FIG. 1 ). can do.

블록 (350)의 다양한 예시적인 양태가 도 4i에 도시된 예 (400I)에 제시되어있다. 연결 다이 (416b), 기능성 다이 (401-404), 및/또는 이러한 다이를 서로 연결하는 것은 예를 들어, 연결 다이 (216b), 기능성 다이 (201-204) 및/또는 도 2i에 도시된 예 (200I)의 서로에 대한 이러한 다이의 연결과 임의의 또는 모든 특성을 공유할 수 있다.Various illustrative aspects of block 350 are presented in example 400I shown in FIG. 4I . Connecting dies 416b , functional dies 401 - 404 , and/or connecting these dies to each other may include, for example, connecting dies 216b , functional dies 201-204 and/or the example shown in FIG. 2I . 200I may share any or all properties with the connection of these dies to each other.

일반적으로, 블록 (350)은 기능성 다이에 연결 다이를 부착하는 단계를 포함 할 수 있다. 따라서, 본 개시의 범위는 그러한 부착을 수행하는 임의의 특정 방식 및/또는 그러한 부착을 수행하는데 이용되는 임의의 특정 구조의 특성에 의해 제한되어서는 안된다.In general, block 350 may include attaching a connecting die to a functional die. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular structure utilized to perform such attachments and/or any particular manner of carrying out such attachments.

예시적인 방법 (300)은 블록 (355)에서 연결 다이를 언더필링하는 단계를 포함할 수 있다. 블록 (355)은 임의의 다양한 방식으로 이러한 언더필을 수행하는 것을 포함할 수 있으며, 이의 비 제한적인 예가 여기에 제공된다. 블록 (355)은 예를 들어 여기에서 논의된 임의의 언더필과 (예를 들어, 도 1의 예시적인 방법 (100)의 블록 (155) 및/또는 블록 (175) 등)과 임의의 또는 모든 특성을 공유할 수 있다.The exemplary method 300 may include underfilling the connecting die at block 355 . Block 355 may include performing such underfill in any of a variety of ways, non-limiting examples of which are provided herein. Block 355 may include, for example, any underfill and (eg, block 155 and/or block 175 of exemplary method 100 of FIG. 1 , etc.) and any or all characteristics discussed herein. can be shared

블록 (355)의 다양한 예시적인 양태가 도 4J에 도시된 예 (400J)에 제시되어있다. 예를 들어, 도 4j의 언더필 (423) (및/또는 그 형성)은 도 2j의 언더필 (223) (및/또는 그 형성)과 임의의 또는 모든 특성을 공유할 수 있다. 여기에서 논의된 언더필 중 임의의 것과 마찬가지로, 다양한 예시적인 구현이 그러한 언더필을 수행하는 것을 생략할 수 있음에 유의한다.Various illustrative aspects of block 355 are presented in example 400J shown in FIG. 4J . For example, the underfill 423 (and/or its formation) of FIG. 4J may share any or all characteristics with the underfill 223 (and/or its formation) of FIG. 2J . It is noted that, as with any of the underfills discussed herein, various example implementations may omit performing such underfills.

일반적으로, 블록 (355)은 연결 다이를 언더필링하는 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 이러한 언더필을 수행하는 임의의 특정 방식 또는 임의의 특정 유형의 언더필 재료의 특성에 의해 제한되지 않아야 한다.In general, block 355 may include underfilling the connecting die. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular type of underfill material or any particular manner of carrying out such underfill.

예시적인 방법 (300)은 블록 (360)에서 제 2 캐리어를 제거하는 단계를 포함할 수 있다. 블록 (360)은 임의의 다양한 방식으로 제 2 캐리어를 제거하는 단계를 포함할 수 있으며, 이의 비 제한적인 예가 여기에 제공된다. 예를 들어, 블록 (360)은 (예를 들어, 도 1의 예시적인 방법 (100)의 블록 (145) 및/또는 블록 (160), 블록 (345) 등) 임의의 캐리어 제거와 임의의 또는 모든 특성을 공유할 수 있다.The example method 300 can include removing the second carrier at block 360 . Block 360 may include removing the second carrier in any of a variety of ways, non-limiting examples of which are provided herein. For example, block 360 (eg, block 145 and/or block 160 , block 345 , etc. of exemplary method 100 of FIG. 1 ) includes any carrier removal and any or All properties can be shared.

블록 (360)의 다양한 예시적인 양태가 도 4k에 도시된 예 (400K)에 존재한다. 예를 들어, 도 4k를 도 4j와 비교하면, 제 2 캐리어 (431)가 제거되었다.Various illustrative aspects of block 360 are present in example 400K shown in FIG. 4K . For example, comparing FIG. 4K with FIG. 4J , the second carrier 431 has been removed.

일반적으로, 블록 (360)은 제 2 캐리어를 제거하는 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 이러한 제거를 수행하는 임의의 특정 방식의 특성에 의해 제한되지 않아야 한다.In general, block 360 may include removing the second carrier. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of carrying out such removal.

예시적인 방법 (300)은 블록 (365)에서 싱귤레이션 단계를 포함할 수 있다. 블록 (365)은 임의의 다양한 방식으로 이러한 싱귤레이션을 수행하는 것을 포함할 수 있으며, 그 비 제한적인 예기 여기에서 논의된다. 블록 (365)은 예를 들어 (예를 들어, 도 1의 예시적인 방법 (100)의 블록 (165) 등과 관련하여 논의된 바와 같이) 여기에서 논의된 임의의 싱귤레이션과 임의의 또는 모든 특성을 공유할 수 있다.The example method 300 may include a singulation step at block 365 . Block 365 may include performing such singulation in any of a variety of ways, non-limiting examples of which are discussed herein. Block 365 may include, for example, any singulation and any or all characteristics discussed herein (eg, as discussed with respect to block 165 and the like of exemplary method 100 of FIG. 1 ). can share

블록 (365)의 다양한 예시적인 양태가 도 4l에 도시된 예 (400L)에 제시되어있다. 싱귤레이티드 구조 (예를 들어, 2 개의 인캡슐란트 재료 부분 (426a 및 426b)에 대응하는)는 예를 들어 도 2l의 싱귤레이트된 구조 (예를 들어, 2 개의 인캡슐란트 재료 부분 (226a 및 226b)에 대응하는)와 임의의 또는 모든 특성을 공유 할 수 있다.Various illustrative aspects of block 365 are presented in example 400L shown in FIG. 4L . The singulated structure (eg, corresponding to the two encapsulant material portions 426a and 426b) is, for example, the singulated structure of FIG. 2L (eg, the two encapsulant material portions 226a). and 226b))).

일반적으로, 블록 (365)은 싱귤레이션을 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 임의의 특정 싱귤레이션 방식의 특성에 의해 제한되지 않아야 한다.In general, block 365 may include singulation. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular singulation scheme.

예시적인 방법 (300)은 블록 (370)에서 기판에 장착하는 단계를 포함할 수 있다. 블록 (370)은 예를 들어, 임의의 다양한 방식으로 이러한 장착 (또는 결합 또는 부착)을 수행하는 것을 포함할 수 있으며, 이의 비 제한적인 예가 여기에 제공된다. 예를 들어, 블록 (370)은 (예를 들어, 도 1에 도시된 예시적인 방법 (100)의 블록 (170) 등과 관련하여) 여기에 논의된 장착 (또는 결합 또는 부착) 중 임의의 것과 임의의 또는 모든 특성을 공유 할 수 있다.The exemplary method 300 can include mounting to a substrate at block 370 . Block 370 may include, for example, performing such mounting (or coupling or attaching) in any of a variety of ways, non-limiting examples of which are provided herein. For example, block 370 (eg, with respect to block 170 , etc. of exemplary method 100 shown in FIG. 1 ) may be configured with any of the mounting (or coupling or attachment) discussed herein. of or share all characteristics.

블록 (370)의 다양한 예시적인 양태가 도 4m에 도시된 예 (400M)에 제시되어있다. 예를 들어, 기판 (488) (및/또는 이러한 기판 (288)에의 부착)은 도 2m의 예 (200M)의 기판 (288) (및/또는 이러한 기판 (288)에의 부착)과 임의의 또는 모든 특성을 공유할 수 있다.Various illustrative aspects of block 370 are presented in example 400M shown in FIG. 4M . For example, substrate 488 (and/or attachment to such substrate 288) may be any or all of substrate 288 (and/or attachment to such substrate 288) and substrate 288 (and/or attachment to such substrate 288) of example 200M of FIG. 2M. characteristics can be shared.

일반적으로, 블록 (370)은 기판에 장착하는 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 기판 또는 임의의 특정 유형의 기판에 장착하는 임의의 특정 방식의 특성에 의해 제한되지 않아야한다.In general, block 370 may include mounting to a substrate. Accordingly, the scope of the present disclosure should not be limited by the nature of the substrate or any particular manner of mounting to any particular type of substrate.

예시적인 방법 (300)은 블록 (375)에서, 기판과 블록 (370)에 장착된 어셈블리 (또는 모듈) 사이에 언더필을 수행하는 단계를 포함할 수 있다. 블록 (375)은 임의의 다양한 방식으로 언더필링을 수행하는 것을 포함할 수 있으며, 이들의 비 제한적인 예는 다음과 같이 여기에 제공된다. 블록 (375)은, 예를 들어, 여기에서 논의된 언더필링 (또는 인캡슐레이션) 공정과 임의의 또는 모든 특성을 공유할 수 있다 (예를 들어, 블록 (355)과 관련하여, 도 1의 예시적인 방법 (100)의 블록 (155 및 175) 등).Exemplary method 300 may include, at block 375 , performing an underfill between the substrate and an assembly (or module) mounted to block 370 . Block 375 may include performing underfilling in any of a variety of ways, non-limiting examples of which are provided herein as follows. Block 375 may share any or all characteristics with, for example, the underfilling (or encapsulation) process discussed herein (eg, with respect to block 355 , of FIG. 1 ) blocks 155 and 175 of exemplary method 100, etc.).

블록 (375)의 다양한 양태가 도 4n에 도시된 예 (400N)에 제시되어 있다. 언더필 (424) (및/또는 그 형성)은 예를 들어 도 2n의 예 (200N)에 도시된 예시적인 언더필 (224) (및/또는 그 형성)과 임의의 또는 모든 특성을 공유할 수 있다. 여기에서 논의된 임의의 언더필과 같이, 블록 (375)의 언더필은 생략되거나 방법의 다른 지점에서 수행될 수 있음에 유의한다.Various aspects of block 375 are presented in example 400N shown in FIG. 4N . The underfill 424 (and/or its formation) may share any or all characteristics with, for example, the exemplary underfill 224 (and/or its formation) shown in example 200N of FIG. 2N . It is noted that, as with any underfill discussed herein, the underfill of block 375 may be omitted or performed at another point in the method.

일반적으로, 블록 (375)은 기판과 기판에 장착된 어셈블리 사이에 언더필링을 포함할 수 있다. 따라서, 본 개시의 범위는 기판 또는 임의의 특정 유형의 기판에 장착하는 임의의 특정 방식의 특성에 의해 제한되지 않아야 한다.In general, block 375 may include underfilling between the substrate and the assembly mounted to the substrate. Accordingly, the scope of the present disclosure should not be limited by the nature of the substrate or any particular manner of mounting to any particular type of substrate.

예시적인 방법 (300)은 블록 (390)에서 연속 처리를 수행하는 단계를 포함할 수 있다. 이러한 연속 처리는 임의의 다양한 특성을 포함할 수 있으며, 이의 비 제한적인 예가 여기에 제공된다. 예를 들어, 블록 (390)은 여기에서 논의되는 도 1의 예시적인 방법 (100)의 블록 (190)과 임의의 또는 모든 특성을 공유할 수 있다.Exemplary method 300 may include performing continuous processing at block 390 . Such continuous processing may include any of a variety of characteristics, non-limiting examples of which are provided herein. For example, block 390 may share any or all characteristics with block 190 of example method 100 of FIG. 1 discussed herein.

예를 들어, 블록 (390)은 예시적인 방법 (300)의 실행 흐름을 임의의 블록으로 리턴하는 단계를 포함할 수 있다. 또한 예를 들어, 블록 (390)은 예시적인 방법 (300)의 실행 흐름을 여기에서 논의된 임의의 다른 방법 블록 (또는 단계)으로 보내는 것을 포함할 수 있다 (예를 들어, 도 1의 예시적인 방법 (100), 도 5의 예시적인 방법 (500),도 7의 예시적인 방법 (700) 등).For example, block 390 may include returning the flow of execution of the example method 300 to any block. Also for example, block 390 may include directing the flow of execution of the example method 300 to any other method block (or step) discussed herein (eg, the exemplary method 300 of FIG. 1 ). method 100 , exemplary method 500 of FIG. 5 , exemplary method 700 of FIG. 7 , etc.).

예를 들어, 블록 (390)은 기판 (488)의 저면에 상호 접속 구조물 (499) (예를 들어, 도전성 볼, 범프, 필라 등)을 형성하는 단계를 포함할 수 있다.For example, block 390 may include forming an interconnect structure 499 (eg, conductive balls, bumps, pillars, etc.) on a bottom surface of the substrate 488 .

또한, 예를 들어, 도 2o의 예 (200O), 도 2p의 예 (200P) 및 도 2q의 예 (200Q)에 도시된 바와 같이, 블록 (390)은 인캡슐란트 재료 및/또는 언더필을 형성하는 (또는 형성을 건너 뛰는) 것을 포함할 수 있다.Also, for example, as shown in example 2000 of FIG. 2O , example 200P of FIG. 2P , and example 200Q of FIG. 2Q , block 390 forms an encapsulant material and/or an underfill. It can include doing (or skipping formation).

여기에서 논의된 다양한 예시적인 구현에서, 기능성 다이는 연결 다이가 기능성 다이에 부착되기 전에 캐리어에 장착된다. 본 개시의 범위는 이러한 장착 순서로 제한되지 않는다. 기능성 다이에 부착되기 전에 연결 다이가 캐리어에 장착되는 비 제한적인 예가 이제 제시될 것이다.In various example implementations discussed herein, the functional die is mounted to the carrier before the connecting die is attached to the functional die. The scope of the present disclosure is not limited to this mounting order. A non-limiting example will now be presented in which the connecting die is mounted to a carrier prior to being attached to the functional die.

도 5는 본 개시의 다양한 양태에 따라 전자 디바이스를 제조하는 예시적인 방법 (500)의 흐름도를 도시한다. 예시적인 방법 (500)은 예를 들어 여기에서 논의 된 임의의 다른 예시적인 방법 (들)과 임의의 또는 모든 특성을 공유할 수 있다 (예를 들어, 도 1의 예시적인 방법 (100), 도 3의 예시적인 방법 (300), 도 7의 예시적인 방법 (700)) 등). 도 6a 내지 6m은 본 개시의 다양한 양태에 따른 예시적인 전자 디바이스 (예를 들어, 반도체 패키지 등) 및 예시적인 전자 디바이스를 제조하는 예시적인 방법을 도시하는 단면도를 도시한다. 도 6a-6m은 예를 들어 도 5의 방법 (500)의 다양한 블록 (또는 단계)에서 예시적인 전자 디바이스를 예시할 수 있다. 이제 도 5 및 6a-6m이 함께 논의될 것이다. 방법 (500)의 예시적인 블록의 순서는 본 개시의 범위를 벗어나지 않고 변할 수 있음에 유의해야 한다.5 depicts a flow diagram of an example method 500 of manufacturing an electronic device in accordance with various aspects of the present disclosure. Exemplary method 500 may share any or all characteristics with, for example, any other exemplary method(s) discussed herein (eg, exemplary method 100 of FIG. 1 , FIG. 3 , the exemplary method 300 , the exemplary method 700 of FIG. 7 ), and the like). 6A-6M show cross-sectional views illustrating an example electronic device (eg, a semiconductor package, etc.) and an example method of making the example electronic device in accordance with various aspects of the present disclosure. 6A-6M may, for example, illustrate example electronic devices in various blocks (or steps) of method 500 of FIG. 5 . 5 and 6A-6M will now be discussed together. It should be noted that the order of the example blocks of the method 500 may be changed without departing from the scope of the present disclosure.

예시적인 방법 (500)은 블록 (505)에서 실행을 시작할 수 있다. 방법 (500)은 임의의 다양한 원인 또는 조건에 응답하여 실행을 시작할 수 있으며, 이들의 비 제한적인 예가 여기에 제공된다. 예를 들어, 방법 (500)은 중앙 제조 라인 제어기 등으로부터의 신호에 응답하여 하나 이상의 상류 및/또는 하류 제조 스테이션으로부터 수신된 하나 이상의 신호에 응답하여 자동으로 실행을 시작할 수 있다. 500은 시작하라는 조작자 명령에 응답하여 실행을 시작할 수 있다. 추가적으로, 예를 들어, 방법 (500)은 여기에서 논의된 임의의 다른 방법 블록 (또는 단계)으로부터 실행 흐름을 수신하는 것에 응답하여 실행을 시작할 수 있다.The example method 500 may begin execution at block 505 . Method 500 may begin executing in response to any of a variety of causes or conditions, non-limiting examples of which are provided herein. For example, method 500 may automatically begin execution in response to one or more signals received from one or more upstream and/or downstream manufacturing stations in response to signals from a central manufacturing line controller or the like. The 500 may initiate execution in response to an operator command to start. Additionally, for example, method 500 can begin execution in response to receiving an execution flow from any other method block (or step) discussed herein.

예시적인 방법 (500)은 블록 (510)에서 복수의 기능성 다이를 수신, 제조 및/또는 준비하는 단계를 포함할 수 있다. 블록 (510)은 비 제한적인 예가 여기에 제공되는 임의의 다양한 방식으로 복수의 기능성 다이를 수신, 제조 및/또는 준비하는 단계를 포함할 수 있다. 예를 들어, 블록 (510)은 도 3에 도시되고 여기에서 논의된 예시적인 방법 (300)의 블록 (310)과 임의의 또는 모든 특성을 공유할 수 있다. 블록 (510)의 다양한 양태는 도 4a에 도시된 예 (400A-1 내지 400A-4)에 제시되어있다. 블록 (510)은 또한 예를 들어 도 1에 도시되고 여기에서 논의된 예시적인 방법 (100)의 블록 (110)과 임의의 또는 모든 특성을 공유할 수 있음에 유의한다.The exemplary method 500 may include receiving, manufacturing, and/or preparing a plurality of functional dies at block 510 . Block 510 may include receiving, manufacturing, and/or preparing a plurality of functional dies in any of a variety of ways, non-limiting examples of which are provided herein. For example, block 510 may share any or all characteristics with block 310 of example method 300 shown in FIG. 3 and discussed herein. Various aspects of block 510 are presented in examples 400A-1 through 400A-4 illustrated in FIG. 4A . Note that block 510 may also share any or all characteristics with block 110 of example method 100 shown in FIG. 1 and discussed herein, for example.

도 6a 내지 도 6m의 다수에 도시된 기능성 다이 (611a 및 612a) (및/또는 그 형성)는 예를 들어 기능성 다이 (411 및 412)와 임의의 또는 모든 특성을 공유할 수 있다 (및/또는 이의 형성). 예를 들어 제한없이, 기능성 다이 (611 및 612)는 임의의 다양한 전자 부품의 특성을 포함할 수 있다(예를 들면, 수동 전자 부품, 능동 전자 부품, 베어 다이 또는 컴포넨트, 패키지된 다이 또는 부품 등).The functional dies 611a and 612a (and/or their formation) shown in many of FIGS. 6A-6M may share any or all characteristics (and/or) with, for example, the functional dies 411 and 412 . its formation). For example, and without limitation, functional dies 611 and 612 may include characteristics of any of a variety of electronic components (eg, passive electronic components, active electronic components, bare dies or components, packaged dies or components). etc).

일반적으로, 블록 (510)은 복수의 기능성 다이를 수신, 제조 및/또는 준비하는 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 그러한 수신 및/또는 제조를 수행하는 임의의 특정 방식의 특성 또는 그러한 기능성 다이의 임의의 특정 특성에 의해 제한되지 않아야한다.In general, block 510 may include receiving, manufacturing, and/or preparing a plurality of functional dies. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of carrying out such reception and/or manufacture or by any particular characteristic of such a functional die.

예시적인 방법 (500)은 블록 (515)에서 연결 다이를 수신, 제조 및/또는 준비하는 단계를 포함할 수 있다. 블록 (515)은 임의의 다양한 방식으로 복수의 연결 다이를 수신 및/또는 제조하는 단계를 포함할 수 있으며, 이들의 비 제한적인 예가 여기에 제공된다. 예를 들어, 블록 (515)은 도 1에 도시되고 여기에서 논의된 예시적인 방법 (100)의 블록 (115)과 임의의 또는 모든 특성을 공유할 수 있다. 블록 (515)의 다양한 예시적인 양태는 도 2b-1 내지 2b-2에 도시된 예 (200B-1 및 200B-7)에 제시되어있다. 블록 (515)은 또한 예를 들어 도 3에 도시되고 여기에서 논의 된 예시적인 방법 (300)의 블록 (315)과 임의의 또는 모든 특성을 공유할 수 있음에 유의한다.Exemplary method 500 may include receiving, manufacturing, and/or preparing a connecting die at block 515 . Block 515 may include receiving and/or fabricating a plurality of connected dies in any of a variety of ways, non-limiting examples of which are provided herein. For example, block 515 may share any or all characteristics with block 115 of example method 100 shown in FIG. 1 and discussed herein. Various illustrative aspects of block 515 are presented in examples 200B-1 and 200B-7 shown in FIGS. 2B-1 through 2B-2. Note that block 515 may also share any or all characteristics with block 315 of the example method 300 shown in FIG. 3 and discussed herein, for example.

다수의 도 6a 내지도 6m에 도시된 바와 같은 연결 다이 (616b) 및 연결 다이 상호 접속 구조물 (617) (및/또는 그 형성)은 예를 들어, 도 2b-1 내지 2b-2의 연결 다이 (216b)와 연결 다이 상호 접속 구조물 (217)과 임의의 또는 모든 특성을 공유할 수 있다 (및/또는 이의 형성).A plurality of connecting die 616b and connecting die interconnect structures 617 (and/or their formation) as shown in FIGS. 216b) and the connecting die interconnect structure 217 may share any or all properties (and/or formation thereof).

연결 다이 상호 접속 구조물 (617) (및/또는 그 형성)은 예를 들어 제 1 다이 상호 접속 구조물 (213) (및/또는 이의 형성)과 임의의 또는 모든 특성을 공유할 수 있음에 유의한다. 예를 들어 구현 예에서, 기능성 다이 (211/212) 상에 형성된 도 2a의 제 1 다이 상호 접속 구조물 (213)과 같은 제 1 다이 상호 접속 구조물 대신에, 연결 다이 (616b) 상에 동일하거나 유사한 연결 다이 상호 접속 구조물 (617)이 형성될 수 있다.It is noted that connecting die interconnect structure 617 (and/or formation thereof) may share any or all properties with, for example, first die interconnect structure 213 (and/or formation thereof). For example, in implementations, instead of a first die interconnect structure such as first die interconnect structure 213 of FIG. 2A formed on functional die 211 / 212 , the same or similar on connecting die 616b . A connecting die interconnect structure 617 may be formed.

일반적으로, 블록 (515)은 연결 다이를 수신, 제조 및/또는 준비하는 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 그러한 수신, 제작 및/또는 준비의 임의의 특정 방식의 특성 또는 그러한 연결 다이의 임의의 특정 특성에 의해 제한되지 않아야 한다.In general, block 515 may include receiving, manufacturing, and/or preparing a connecting die. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of such reception, fabrication, and/or preparation or by any particular nature of such connecting dies.

예시적인 방법 (500)은 블록 (520)에서, 그 위에 신호 재분배 (RD) 구조 (또는 분배 구조)를 갖는 캐리어를 수신, 제조 및 / 또는 준비하는 단계를 포함할 수 있다. 블록 (520)은 임의의 다양한 방식으로 이러한 수신, 제조 및/또는 준비를 수행하는 단계를 포함할 수 있으며, 이들의 비 제한적인 예가 여기에 제공된다.The exemplary method 500 may include, at block 520 , receiving, manufacturing, and/or preparing a carrier having a signal redistribution (RD) structure (or distribution structure) thereon. Block 520 may include performing such receiving, manufacturing, and/or preparing in any of a variety of ways, non-limiting examples of which are provided herein.

블록 (520)은, 예를 들어 (예를 들어,도 1의 예시적인 방법 (100)의 블록 (120)과 관련하여, 도 3의 예시적인 방법 (300)의 블럭 (320)과 관련하여, 등) 여기에서 논의된 캐리어 수신, 제조 및/또는 준비 중 임의의 또는 모든 특성과 임의의 또는 모든 특성을 공유할 수 있다 블록 (520)의 다양한 예시적인 양태가 도 6a의 예 (600A)에 제공된다.Block 520 may include, for example, (eg, with respect to block 120 of exemplary method 100 of FIG. 1 , with respect to block 320 of exemplary method 300 of FIG. 3 ): etc.) may share any or all characteristics with any or all characteristics of carrier reception, manufacture, and/or preparation discussed herein. Various illustrative aspects of block 520 are provided in example 600A of FIG. 6A . do.

여기에서 논의된 바와 같이, 여기에서 논의된 임의의 또는 모든 캐리어는 예를 들어 벌크 재료만을 포함할 수 있다 (예를 들면, 벌크 실리콘, 벌크 글래스, 벌크 금속 등). 이러한 캐리어 중 임의의 것 또는 전부는 벌크 재료 상에 (또는 대신에) 신호 재분배 (RD) 구조를 포함할 수도 있다. 블록 (520)은 이러한 캐리어의 수신, 제조 및/또는 준비의 예를 제공한다.As discussed herein, any or all carriers discussed herein may include, for example, only bulk material (eg, bulk silicon, bulk glass, bulk metal, etc.). Any or all of these carriers may include a signal redistribution (RD) structure on (or instead of) the bulk material. Block 520 provides an example of the reception, manufacture, and/or preparation of such a carrier.

블록 (520)은 임의의 다양한 방식으로 벌크 캐리어 (621a) 상에 RD 구조물 (646a)를 형성하는 단계를 포함할 수 있으며, 이들의 비 제한적인 예가 여기에 제시된다. 예시적인 구현에서, 기능성 다이 (611 및 612) (후에 연결)에 궁극적으로 연결될 제 2 다이 상호 접속 구조물 (614) (후에 형성됨)에 전기적 접속을 측부 방향 및/또는 수직 방향으로 분배하기 위해 하나 이상의 유전층 및 하나 이상의 도전성층이 형성될 수 있다.Block 520 may include forming RD structure 646a on bulk carrier 621a in any of a variety of ways, non-limiting examples of which are presented herein. In an exemplary implementation, one or more to distribute electrical connections laterally and/or vertically to a second die interconnect structure 614 (formed later) that will ultimately be connected to functional dies 611 and 612 (later connected). A dielectric layer and one or more conductive layers may be formed.

도 6a는 RD 구조물 (646a)가 3 개의 유전층 (647) 및 3 개의 도전성층 (648)을 포함하는 예를 도시한다. 이러한 수의 층은 단지 예일 뿐이며, 본 개시의 범위는 이에 제한되지 않는다. 다른 예시적인 구현에서, RD 구조물 (646a)는 단일 유전층 (647) 및 단일 도전성층 (648), 각각의 층 중 2 개 등을 포함할 수 있다. 예시적인 재분배 (RD) 구조 (646a)는 벌크 캐리어 (621a) 재료 상에 형성된다.6A shows an example in which the RD structure 646a includes three dielectric layers 647 and three conductive layers 648 . This number of layers is merely an example, and the scope of the present disclosure is not limited thereto. In another example implementation, the RD structure 646a may include a single dielectric layer 647 and a single conductive layer 648 , two of each layer, and the like. An exemplary redistribution (RD) structure 646a is formed on the bulk carrier 621a material.

유전층 (647)은 임의의 다양한 재료로 형성될 수 있다 (예를 들면, Si3N4, SiO2, SiON, PI, BCB, PBO, WPR, 에폭시 또는 기타 절연 재료). 유전층 (647)은 임의의 다양한 공정을 이용하여 형성될 수 있다 (예를 들면, PVD, CVD, 인쇄, 스핀 코팅, 스프레이 코팅, 소결, 열 산화 등). 유전층 (647)은 예를 들어 다양한 표면을 노출 시키도록 패턴화 될 수 있다 (예를 들면, 도전성층 (648)의 하부 트레이스 또는 패드를 노출시키기 위해).Dielectric layer 647 may be formed of any of a variety of materials (eg, Si3N4, SiO2, SiON, PI, BCB, PBO, WPR, epoxy, or other insulating material). Dielectric layer 647 may be formed using any of a variety of processes (eg, PVD, CVD, printing, spin coating, spray coating, sintering, thermal oxidation, etc.). Dielectric layer 647 can be patterned, for example, to expose various surfaces (eg, to expose underlying traces or pads of conductive layer 648 ).

도전성층 (648)은 임의의 다양한 재료로 형성될 수 있다 (예를 들어, 구리, 은, 금, 알루미늄, 니켈, 이들의 조합, 이들의 합금 등). 도전성층 (648)은 임의의 다양한 공정을 이용하여 형성될 수 있다 (예를 들면, 전해 도금, 무전 해 도금, CVD, PVD 등).Conductive layer 648 may be formed of any of a variety of materials (eg, copper, silver, gold, aluminum, nickel, combinations thereof, alloys thereof, etc.). Conductive layer 648 may be formed using any of a variety of processes (eg, electrolytic plating, electroless plating, CVD, PVD, etc.).

재분배 구조 (646a)는 예를 들어 외부 표면에 노출된 전도체를 포함할 수 있다 (예를 들어, 예 (600A)의 상부 표면에 노출됨). 이러한 노출된 전도체는 예를 들어 다이 상호 접속 구조물의 부착 (또는 형성) (예를 들어, 블록 (525) 등)에 이용될 수 있다. 이러한 구현에서, 노출된 전도체는 패드를 포함할 수 있고, 예를 들어 다이 상호 접속 구조물의 부착 (또는 형성)을 향상시키기 위해 그 위에 형성된 저 범프 금속 (UBM)을 포함할 수 있다. 이러한 언더 범프 금속은 예를 들어 하나 이상의 Ti, Cr, Al, TiW, TiN 층 또는 다른 전기 도전성 물질을 포함할 수 있다.Redistribution structure 646a can include, for example, a conductor exposed to an outer surface (eg, exposed to the top surface of example 600A). Such exposed conductors may be used, for example, for attachment (or formation) of die interconnect structures (eg, block 525, etc.). In such implementations, the exposed conductors may include pads, eg, low bump metal (UBM) formed thereon to enhance attachment (or formation) of die interconnect structures. Such under bump metal may include, for example, one or more layers of Ti, Cr, Al, TiW, TiN or other electrically conductive material.

재분배 구조의 예시 및/또는 이의 형성은 2015년 8월 11일자로 출원되고 "반도체 패키지 및 그 제조 방법"으로 명명된 미국 특허 출원 제14/823,689호 그리고 "반도체 패키지 및 그 제조 방법"으로 명명된 미국 특허 제8,362,612호에 제공되고, 이들 각각의 내용은 그 전문이 본원에 참조로 포함된다.Examples of redistribution structures and/or formation thereof are disclosed in U.S. Patent Application Serial No. 14/823,689, filed August 11, 2015, entitled "Semiconductor Package and Method of Manufacturing Same," and US Patent Application Serial No. 14/823,689, entitled "Semiconductor Package and Method of Manufacturing Same." U.S. Patent No. 8,362,612, the contents of each of which are incorporated herein by reference in their entirety.

재분배 구조물 (646a)은 예를 들어 적어도 일부 전기적 연결의 팬-아웃 재분배를 수행할 수 있는데, 이는 예를 들면, 다이 상호 접속 구조물 (614) (형성될)의 적어도 일부로부터 이러한 다이 상호 접속 구조물 (614)을 통해 부착될 기능성 다이 (611 및 612)의 풋 프린트 외부로 측부 방향으로 전기적 연결을 옮겨 놓는다. 또한 예를 들어 재분배 구조 (646a)는 적어도 일부 전기적 연결의 팬-인 재분배를 수행할 수 있는데, 이는 예를 들면 다이 상호 접속 구조물체 (614) (형성될)의 적어도 일부로부터 연결 다이 (616b) (연결될)의 풋 프린트 내부 위치 및/또는 기능성 다이 (611 및 612) (연결될)의 풋 프린트 내부 위치로 전기적 연결을 옮겨 놓는다. 재분배 구조 (646a)는 또한 예를 들어 기능성 다이 (611, 612) 사이의 다양한 신호의 연결을 제공할 수 있다 (예를 들어, 연결 다이 (616b)에 의해 제공된 연결에 더하여).The redistribution structure 646a may, for example, perform fan-out redistribution of at least some electrical connections, such as from at least a portion of the die interconnect structure 614 (to be formed) such die interconnect structure ( Displace the electrical connections laterally out of the footprint of the functional dies 611 and 612 to be attached via 614 . Also, for example, the redistribution structure 646a may perform fan-in redistribution of at least some electrical connections, such as from at least a portion of the die interconnect structure 614 (to be formed) to the connecting die 616b. Transfer the electrical connections to a location inside the footprint of (to be connected) and/or to a location inside the footprint of the functional dies 611 and 612 (to be connected). The redistribution structure 646a may also provide for coupling of various signals between, for example, the functional dies 611 , 612 (eg, in addition to the connection provided by the connection die 616b ).

다양한 예시적인 구현에서, 블록 (520)은 전체 RD 구조물 (646)의 제 1 부분 (646a)만을 형성하는 것을 포함할 수 있으며, 여기서 전체 RD 구조물 (646)의 제 2 부분 (646b)은 나중에 (예를 들어, 블록 (570)에서) 형성될 수 있다.In various example implementations, block 520 may include forming only a first portion 646a of the overall RD structure 646 , wherein a second portion 646b of the overall RD structure 646 is later ( For example, at block 570 ).

일반적으로, 블록 (520)은 그 위에 신호 재분배 (RD) 구조를 갖는 캐리어를 수신, 제조 및/또는 준비하는 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 이러한 캐리어 및/또는 신호 재분배 구조를 만드는 임의의 특정 방식의 특성 또는 그러한 캐리어 및/또는 신호 재분배 구조의 임의의 특정 특성에 의해 제한되지 않아야 한다.In general, block 520 may include receiving, fabricating, and/or preparing a carrier having a signal redistribution (RD) structure thereon. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of making such a carrier and/or signal redistribution structure or any particular characteristic of such a carrier and/or signal redistribution structure.

예시적인 방법 (500)은 블록 (525)에서 RD 구조물 상에 톨(tall; 키가 큰) 다이 상호 접속 구조물을 형성하는 단계를 포함할 수 있다 (예를 들어, 블록 520에서 제공되는 바와 같이). 블록 (525)은 비 제한적인 예가 여기에 제공되는 임의의 다양한 방식으로 RD 구조물 상에 톨 다이 상호 접속 구조물을 형성하는 단계를 포함할 수 있다.The exemplary method 500 may include forming a tall die interconnect structure on the RD structure at block 525 (eg, as provided at block 520 ). . Block 525 may include forming a tall die interconnect structure on the RD structure in any of a variety of ways, non-limiting examples of which are provided herein.

블록 (525)은, 예를 들어, 여기에서 논의되는 기능성 다이 수신, 제조 및/또는 준비 중 임의의 또는 전부와 임의의 또는 모든 특성 (예를 들어, 제 2 다이 상호 접속 구조물 형성 특성 등)을 공유할 수 있다 (예를 들어, 도 1의 예시적인 방법 (100)의 블록 (110) 및 제 2 다이 상호 접속 구조물 (214)의 형성 및/또는 제 1 다이 상호 접속 구조물 (213)의 형성으로, 도 3의 예시적인 방법 (300)의 블록(347) 및 제 2 다이 상호 접속 구조물 (414)의 형성으로, 등).Block 525 may include, for example, any or all and any or all characteristics (eg, second die interconnect structure forming characteristics, etc.) during reception, fabrication, and/or preparation of a functional die discussed herein. may be shared (eg, with the formation of block 110 and second die interconnect structure 214 and/or formation of first die interconnect structure 213 of exemplary method 100 of FIG. 1 ) , with block 347 of exemplary method 300 of FIG. 3 and formation of second die interconnect structure 414 , etc.).

블록 (525)의 다양한 예시적인 양태가 도 6b의 예 (600B)에 제공된다. 톨(tall; 키가 큰) 상호 접속 구조물 (614) (및/또는 그 형성)은 도 2a의 제 2 다이 상호 접속 구조물 (214) (및/또는 그 형성) 및/또는 도 4h-2의 제 2 다이 상호 접속 구조물 (414)(및 / 또는 이의 형성)과 임의의 또는 모든 특성을 공유할 수 있다.Various illustrative aspects of block 525 are provided in example 600B of FIG. 6B . The tall interconnect structure 614 (and/or its formation) is the second die interconnect structure 214 (and/or its formation) of FIG. 2A and/or the second die interconnect structure 214 (and/or its formation) of FIG. 4H-2 . It may share any or all properties with the two die interconnect structure 414 (and/or its formation).

일반적으로, 블록 (525)은 RD 구조물 상에 톨 다이 상호 접속 구조물을 형성하는 것을 포함할 수 있다 (예를 들어, 블록 (520)에서 제공되는 바와 같이). 따라서, 본 개시의 범위는 이러한 톨 다이 상호 접속 구조물 및/또는 임의의 특정 유형의 톨 상호 접속 구조물을 형성하는 임의의 특정 방식의 특성에 의해 제한되지 않아야 한다.In general, block 525 may include forming a tall die interconnect structure on the RD structure (eg, as provided at block 520 ). Accordingly, the scope of the present disclosure should not be limited by the nature of such tall die interconnect structures and/or any particular manner of forming any particular type of tall interconnect structure.

예시적인 방법 (500)은 블록 (530)에서 연결 다이를 RD 구조물에 장착하는 단계를 포함할 수 있다(예를 들어, 블록 (520)에서 제공되는 바와 같이). 블록 (530)은 임의의 다양한 방식으로 이러한 장착 (또는 부착 또는 결합)을 수행하는 것을 포함할 수 있으며, 이의 비 제한적인 예가 여기에 제공된다. 블록 (530)은 예를 들어 여기에서 논의된 임의의 다이 부착과 임의의 또는 모든 특성을 공유할 수 있다 (예를 들어, 도 3에 도시되고 여기에서 논의된 예시적인 방법 (300)의 블록 (325)으로, 도 1에 도시되고 여기에서 논의된 예시적인 방법 (100)의 블록 (125)으로, 등) 블록 (530)의 다양한 예시적인 양태가 도 6c에 도시된 예 (600C)에 제시되어있다.The exemplary method 500 may include mounting the connecting die to the RD structure at block 530 (eg, as provided at block 520 ). Block 530 may include performing such mounting (or attaching or coupling) in any of a variety of ways, non-limiting examples of which are provided herein. Block 530 may share any or all characteristics with, for example, any die attach discussed herein (eg, block (eg, block of the example method 300 shown in FIG. 3 and discussed herein) 325), to block 125 of the exemplary method 100 shown in FIG. 1 and discussed herein, etc.) Various illustrative aspects of block 530 are presented in example 600C illustrated in FIG. 6C. there is.

블록 (530)은 예를 들어, 다이-부착 접착제 (예를 들어, 테이프, 액체, 페이스트 등)를 사용하여 연결 다이 (616b)의 후면을 RD 구조물 (646a)에 부착하는 단계를 포함할 수 있다. 도 6c에서, 연결 다이 (616b)는 RD 구조물 (646a)의 유전층에 결합된 것으로 도시되어 있지만, 다른 예시적인 구현 예에서, 연결 다이 (616b)의 후면은 도전성층에 결합될 수 있다 (예를 들어, 방열을 강화하고, 추가의 구조적 지지를 제공하기 위해).Block 530 may include attaching the backside of connecting die 616b to RD structure 646a using, for example, a die-attach adhesive (eg, tape, liquid, paste, etc.) . In FIG. 6C , the connecting die 616b is shown coupled to the dielectric layer of the RD structure 646a, however, in other exemplary embodiments, the backside of the connecting die 616b may be coupled to a conductive layer (e.g., For example, to enhance heat dissipation and provide additional structural support).

또한, 여기에서 논의된 바와 같이, 여기에서 논의된 임의의 연결 다이는 양면일 수 있다. 이러한 예시적인 구현에서, 후면 상호 접속 구조물은 RD 구조물 (646a)의 대응하는 상호 접속 구조물 (예를 들어, 패드, 랜드, 범프 등)에 전기적으로 연결될 수 있다.Also, as discussed herein, any of the connecting dies discussed herein may be double-sided. In this example implementation, the backside interconnect structures may be electrically connected to corresponding interconnect structures (eg, pads, lands, bumps, etc.) of RD structure 646a .

일반적으로, 블록 (530)은 (예를 들어, 블록 (520)에 제공된 바와 같이) RD 구조물에 연결 다이를 장착하는 것을 포함할 수 있다. 따라서, 본 개시의 범위는 연결 다이를 장착하는 임의의 특정 방식의 특성에 의해 제한되지 않아야 한다.In general, block 530 may include mounting the connecting die to the RD structure (eg, as provided in block 520 ). Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of mounting the connecting die.

예시적인 방법 (500)은 블록 (535)에서 인캡슐레이팅 단계를 포함할 수 있다. 블록 (535)은 임의의 다양한 방식으로 이러한 인캡슐레이팅을 수행하는 단계를 포함할 수 있으며, 이의 비 제한적인 예가 여기에 제공된다. 블록 (535)은, 예를 들어, 여기에 논의된 다른 인캡슐레이팅 블록 (또는 단계들)과 임의의 또는 모든 특성을 공유할 수 있다 (예를 들어, 도 1의 예시적인 방법 (100)의 블록 (130), 도 3의 예시적인 방법 (300)의 블록 (330) 등) ). 블록 (535)의 다양한 예시적인 양태가 도 6d에 제시되어 있다.The exemplary method 500 can include an encapsulating step at block 535 . Block 535 may include performing such encapsulation in any of a variety of ways, non-limiting examples of which are provided herein. Block 535 may, for example, share any or all characteristics with other encapsulating blocks (or steps) discussed herein (eg, of the exemplary method 100 of FIG. 1 ). block 130, block 330 of the exemplary method 300 of FIG. 3, etc.)). Various exemplary aspects of block 535 are presented in FIG. 6D .

블록 (535)은 예를 들어 웨이퍼 (또는 패널) 레벨 몰딩 프로세스를 수행하는 단계를 포함할 수 있다. 여기에서 논의된 바와 같이, 개별 모듈을 개별화하기 전에, 여기에서 논의된 임의의 또는 모든 공정 단계가 패널 또는 웨이퍼 레벨에서 수행될 수 있다. 도 6d에 도시된 예시적인 구현 (600D)을 참조하면, 인캡슐레이팅 재료 (651')는 RD 구조물 (646a)의 상부면, 톨 필라 (614), 연결 다이 상호 접속 구조물 (617), 연결 다이 (166b)의 상부 (또는 활성 또는 전방) 면 및 연결 다이 (616b)의 측부 측면의 적어도 일부 (또는 모두)를 덮을 수 있다.Block 535 may include, for example, performing a wafer (or panel) level molding process. As discussed herein, prior to singling individual modules, any or all of the process steps discussed herein may be performed at the panel or wafer level. Referring to the example implementation 600D shown in FIG. 6D , the encapsulating material 651 ′ is a top surface of the RD structure 646a , tall pillars 614 , a connecting die interconnect structure 617 , and a connecting die. at least a portion (or all) of the top (or active or front) side of 166b and the side side of connecting die 616b.

인캡슐레이팅 재료 (651') (도 6d에 도시된 바와 같이)가 톨 상호 접속 구조물 (614) 및 연결 다이 상호 접속 구조물 (617)의 상단을 덮고 있는 것으로 도시되어 있지만, 이러한 단부 중 어느 하나 또는 전부가 인캡슐레이팅 재료 (651')로부터 노출될 수 있다 (도 6e에 도시된 바와 같이). 블록 (535)은 예를 들어, 노출되거나 돌출된 다양한 상호 접속부의 상단부를 인캡슐란트 재료 (651')로 최초에 형성하는 단계를 포함할 수 있다 (예를 들어, 필름 보조 성형 기술, 다이-씰 성형 기술 등을 이용하는 것). 대안으로, 블록 (535)은 인캡슐란트 재료 (651')를 형성한 후 톨 상호 접속 구조물 (614) 및 연결 다이 상호 접속 구조물 (617) 등의 일부 또는 전부의 상부면을 노출시키기에 충분히 인캡슐란트 재료(651')을 ?瘠? 하기 위해, 씨닝(얇아짐) (또는 평탄화 또는 그라인딩) 공정 (예를 들어, 블록 (540)에서 수행됨)을 포함할 수 있다.Although encapsulating material 651 ′ (as shown in FIG. 6D ) is shown covering the top of tall interconnect structure 614 and connecting die interconnect structure 617 , either of these ends or All may be exposed from encapsulating material 651 ′ (as shown in FIG. 6E ). Block 535 may include, for example, initially forming the upper ends of the various interconnects exposed or protruding from the encapsulant material 651 ′ (eg, film assisted molding techniques, die- using seal forming technology, etc.). Alternatively, block 535 may be sufficient to expose top surfaces of some or all of the tall interconnect structures 614 and connecting die interconnect structures 617, etc., after forming the encapsulant material 651 ′. The encapsulant material (651')? To do this, a thinning (thinning) (or planarizing or grinding) process (eg, performed at block 540 ) may be included.

일반적으로, 블록 (535)은 인캡슐레이팅 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 이러한 인캡슐레이팅을 수행하는 임의의 특정 방식 또는 임의의 특정 유형의 인캡슐레이팅 재료 또는 그 구성의 특성에 의해 제한되지 않아야 한다.In general, block 535 may include an encapsulating step. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of carrying out such encapsulation or of any particular type of encapsulating material or construction thereof.

예시적인 방법 (500)은 블록 (540)에서 인캡슐레이팅 재료 및/또는 다양한 상호 접속 구조물을 그라인딩하는 단계를 포함할 수 있다. 블록 (540)은 비 제한적인 예가 본원에 제공되는 임의의 다양한 방식으로 이러한 그라인딩 (또는 임의의 씨닝 또는 평탄화)를 수행하는 것을 포함할 수 있다. 블록 (540)의 다양한 예시적인 양태가 도 6e에 도시된 예 (600E)에 제시되어있다. 블록 (540)은 예를 들어 여기에서 논의된 다른 그라인딩 (또는 박형화 또는 평탄화) 블록 (또는 단계)과 임의의 또는 모든 특성을 공유할 수 있다.Exemplary method 500 may include grinding the encapsulating material and/or various interconnect structures at block 540 . Block 540 may include performing such grinding (or any thinning or planarization) in any of a variety of ways, non-limiting examples of which are provided herein. Various illustrative aspects of block 540 are presented in example 600E shown in FIG. 6E . Block 540 may share any or all characteristics, for example, with other grinding (or thinning or planarizing) blocks (or steps) discussed herein.

여기에서 논의된 바와 같이, 다양한 예시적인 구현 예에서, 인캡슐란트 재료 (651')는 최초 궁극적으로 원하는 것보다 큰 두께로 형성될 수 있고/있거나 톨 상호 접속 구조물 (614) 및 연결 다이 상호 접속 구조물 (617)은 최초 궁극적으로 원하는 것보다 큰 두께로 형성될 수 있다. 이러한 예시적인 구현에서, 블록 (540)은 인캡슐란트 재료 (651'), 톨 상호 접속 구조물 (614) 및/또는 연결 다이 상호 접속 구조물 (617)을 그라인딩 (또는 달리 얇게 하거나 평탄화)하기 위해 수행될 수 있다. 인캡슐란트 재료 (651), 톨 상호 접속 구조물 (614) 및/또는 연결 다이 상호 접속 구조물 (617)은 (도 6e에 도시된 바와 같이) 인캡슐란트 재료 (651) 및 상호 접속 구조물 (613 및 617)을 초래하도록 그라인딩되었다. 그라인딩된 인캡슐란트 재료 (651)의 상부 표면, 톨 상호 접속 구조물 (614)의 상부 표면 및/또는 연결 다이 상호 접속 구조물 (617)의 상부 표면은 예를 들어 동일 평면 일 수 있다.As discussed herein, in various exemplary implementations, the encapsulant material 651 ′ may be initially and ultimately formed to a greater thickness than desired and/or the tall interconnect structure 614 and the connecting die interconnect Structure 617 may initially be formed to a greater thickness than ultimately desired. In this example implementation, block 540 is performed to grind (or otherwise thin or planarize) the encapsulant material 651 ′, the tall interconnect structure 614 , and/or the connecting die interconnect structure 617 . can be The encapsulant material 651 , the tall interconnect structure 614 , and/or the connecting die interconnect structure 617 (as shown in FIG. 6E ) include the encapsulant material 651 and the interconnect structure 613 and 617) were ground. The top surface of the ground encapsulant material 651 , the top surface of the tall interconnect structure 614 and/or the top surface of the connecting die interconnect structure 617 may be coplanar, for example.

다양한 예시적인 구현 예에서, 톨 상호 접속 구조물 (614)의 상부 표면 및/또는 연결 다이 상호 접속 구조물 (617)의 상부 표면은 예를 들어 화학적 또는 기계적 공정을 이용하여 인캡슐레이팅 재료 (651)의 상부 표면으로부터 돌출될 수 있음에 유의한다. 블록 (535)에서의 필름 보조 및/또는 밀봉된 몰딩 프로세스 등을 이용하여, 배선 구조 (614 및 / 또는 617)보다 인캡슐레이팅 재료 (651)를 더 얇게 한다.In various exemplary embodiments, the upper surface of the tall interconnect structure 614 and/or the upper surface of the connecting die interconnect structure 617 may be coated with the encapsulating material 651 using, for example, a chemical or mechanical process. Note that it may protrude from the upper surface. The encapsulating material 651 is thinner than the interconnect structures 614 and/or 617 , such as using a film assisted and/or sealed molding process at block 535 .

일반적으로, 블록 (540)은 인캡슐레이팅 재료 및/또는 다양한 상호 접속 구조물을 그라인딩 (또는 박형화 또는 평탄화)하는 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 그러한 그라인딩 (또는 박형화 또는 평탄화)를 수행하는 임의의 특정 방식의 특성에 의해 제한되지 않아야 한다.In general, block 540 may include grinding (or thinning or planarizing) the encapsulating material and/or various interconnect structures. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of performing such grinding (or thinning or planarizing).

예시적인 방법 (500)은 블록 (545)에서 기능성 다이를 톨 상호 접속 구조물 및 연결 다이 상호 접속 구조물에 부착 (또는 결합 또는 장착)하는 단계를 포함할 수 있다. 블록 (545)은 임의의 다양한 방식으로 이러한 부착을 수행하는 것을 포함 할 수 있으며, 이의 비 제한적인 예가 여기에 제공된다. 블록 (545)은 예를 들어 여기에서 논의된 임의의 다이 부착 공정과 임의의 또는 모든 특성을 공유할 수 있다. 블록 (545)의 다양한 예시적인 양태가 도 6f에 도시된 예 (600F)에 제시되어 있다.The exemplary method 500 may include attaching (or coupling or mounting) the functional die to the tall interconnect structure and the connecting die interconnect structure at block 545 . Block 545 may include performing such attachment in any of a variety of ways, non-limiting examples of which are provided herein. Block 545 may share any or all characteristics, for example, with any die attach process discussed herein. Various illustrative aspects of block 545 are presented in example 600F shown in FIG. 6F .

예를 들어, 제 1 기능성 다이 (611a)의 다이 상호 접속 구조물 (예를 들어, 패드, 범프 등)은 각각의 톨 상호 접속 구조물 (614) 및 각각의 연결 다이 상호 접속 구조물 (617)에 기계적으로 그리고 전기적으로 연결될 수 있다. 제 2 기능성 다이 (612a)의 패드, 범프 등은 각각의 톨 상호 접속 구조물 (614) 및 각각의 연결 다이 상호 접속 구조물 (617)에 기계적으로 그리고 전기적으로 연결될 수 있다.For example, the die interconnect structures (eg, pads, bumps, etc.) of the first functional die 611a may be mechanically attached to each tall interconnect structure 614 and each connecting die interconnect structure 617 . And it can be electrically connected. The pads, bumps, etc. of the second functional die 612a may be mechanically and electrically coupled to each tall interconnect structure 614 and each connecting die interconnect structure 617 .

이러한 상호 접속 구조물은 다양한 방식으로 연결될 수 있다. 예를 들어, 연결은 솔더에 의해 수행될 수 있다. 예시적 구현에서, 톨 다이 상호 접속 구조물 (614), 연결 다이 상호 접속 구조물 (617) 및/또는 제 1 (611a) 및 제 2 (612a) 기능성 다이의 각각의 상호 접속 구조물은 연결을 수행하기 위해 리플로우 될 수 있는 솔더 캡 (또는 다른 솔더 구조)을 포함할 수 있다. 이러한 솔더 캡은 예를 들어 매스 리플로우, 열 압축 본딩 (TCB) 등에 의해 리플로우될 수 있다. 다른 예시적인 구현에서, 연결은 솔더를 사용하는 대신에 직접 금속 대 금속 (예를 들어, 구리 대 구리 등) 본딩에 의해 수행될 수 있다. 이러한 연결의 예는 2015년 12월 8일자로 출원되고 "금속 결합을 위한 일시적인 인터페이스 그라디언트 본딩"으로 명명된 미국 특허 출원 번호 14/963,037와, 2016년 1월 6일자로 출원되고 "인터락킹 금속-금속 결합을 갖는 반도체 제품 및 그 제조 방법"으로 명명된 미국 특허 출원 번호 14/989,455에 제공되고, 이들 각각의 전체 내용이 여기에 참조로 포함된다. 기능성 다이 상호 접속 구조물을 톨 상호 접속 구조물 (614) 및 연결 다이 상호 접속 구조물 (617)에 부착하기 위해 임의의 다양한 기술이 이용될 수 있다 (예를 들면, 매스 리플로우, 열 압착 본딩 (TCB), 직접 금속-금속 간 금속 본딩, 도전성 접착제 등).These interconnect structures may be connected in a variety of ways. For example, the connection may be performed by solder. In an example implementation, each interconnect structure of the tall die interconnect structure 614 , the connecting die interconnect structure 617 and/or the first 611a and second 612a functional dies is configured to perform the connection. It may contain reflowable solder caps (or other solder structures). Such solder caps may be reflowed, for example, by mass reflow, thermal compression bonding (TCB), or the like. In another example implementation, the connection may be performed by direct metal-to-metal (eg, copper-to-copper, etc.) bonding instead of using solder. Examples of such connections are U.S. Patent Application Serial No. 14/963,037, filed December 8, 2015, entitled "Temporary Interface Gradient Bonding for Metal Bonding," and U.S. Patent Application Serial No. 14/963,037, filed January 6, 2016, and entitled "Interlocking Metal- No. 14/989,455 entitled "Semiconductor Articles Having Metallic Bonds and Methods of Making the Same," each of which is incorporated herein by reference in its entirety. Any of a variety of techniques may be used to attach the functional die interconnect structure to the tall interconnect structure 614 and the connecting die interconnect structure 617 (eg, mass reflow, thermal compression bonding (TCB)). , direct metal-to-metal bonding, conductive adhesives, etc.).

예시적인 구현 (600F)에 도시된 바와 같이, 연결 다이 (616b)의 제 1 연결 다이 상호 접속 구조물 (617)은 제 1 기능성 다이 (611a)의 각각의 상호 접속 구조물에 연결되고, 연결 다이 (616b)의 제 2 연결 다이 상호 연결 구조물 (617)은 제 2 기능성 다이 (612a)의 각각의 상호 접속 구조물에 연결된다. 연결된 바와 같이, 연결 다이 (616b)는 연결 다이 (616b)의 RD 구조물 (298)을 통해 제 1 기능성 다이 (611a)와 제 2 기능성 다이 (612a)의 다양한 다이 상호 접속 구조물 사이에 전기적 연결을 제공한다 (예를 들어, 도 2b-1의 예 (200B-4) 등에 도시된 바와 같이).As shown in example implementation 600F, a first connecting die interconnect structure 617 of a connecting die 616b is connected to a respective interconnect structure of a first functional die 611a, and a connecting die 616b ) of the second connecting die interconnect structure 617 is connected to each interconnect structure of the second functional die 612a. As connected, the connecting die 616b provides electrical connection between the various die interconnect structures of the first functional die 611a and the second functional die 612a through the RD structure 298 of the connecting die 616b. (eg, as shown in example 200B-4 of FIG. 2B-1, etc.).

도 6f에 도시된 예 (600F)에서, 톨 상호 접속 구조물 (614)의 높이는 예를 들어, 연결 다이 상호 접속 구조물 (217)과 연결 다이 (616b)의 지지층 (290b) 및 연결 다이 (616b)를 RD 구조물 (646a)에 부착하는데 이용되는 접착제 또는 다른 수단의 결합된 높이와 같거나 더 클 수 있다. In the example 600F shown in FIG. 6F , the height of the tall interconnect structure 614 is, for example, between the connecting die interconnect structure 217 and the support layer 290b of the connecting die 616b and the connecting die 616b. It may be equal to or greater than the combined height of the adhesive or other means used to attach to the RD structure 646a.

일반적으로, 블록 (545)은 기능성 다이를 톨 상호 접속 구조물 및 연결 다이 상호 접속 구조물에 부착 (또는 결합 또는 장착)하는 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 이러한 부착을 수행하는 임의의 특정 방식의 특성 또는 임의의 특정 유형의 부착 구조의 특성에 의해 제한되지 않아야 한다.In general, block 545 may include attaching (or coupling or mounting) the functional die to the tall interconnect structure and the connecting die interconnect structure. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of carrying out such attachments or the nature of any particular type of attachment structure.

예시적인 방법 (500)은 블록 (550)에서 기능성 다이를 언더필링하는 단계를 포함할 수 있다. 블록 (550)은 임의의 다양한 방식으로 이러한 언더필을 수행하는 것을 포함할 수 있으며, 이의 비 제한적인 예가 여기에 제공된다. 블록 (550)은 예를 들어 여기에서 논의된 임의의 언더필과 (예를 들어, 도 1의 예시적인 방법 (100)의 블록 (155) 및/또는 블록 (175)과, 도 3의 예시적인 방법 (300)의 블록 (355) 및/또는 블록 (375)과, 등) 임의의 또는 모든 특성을 공유할 수 있다. 블록 (550)의 다양한 예시적인 양태가 도 6g에 도시된 예 (600G)에 제시되어 있다.The exemplary method 500 may include underfilling the functional die at block 550 . Block 550 may include performing such underfill in any of a variety of ways, non-limiting examples of which are provided herein. Block 550 includes, for example, any of the underfills discussed herein (eg, blocks 155 and/or block 175 of exemplary method 100 of FIG. 1 , and exemplary method of FIG. 3 ). block 355 and/or block 375 of 300 , etc.) may share any or all characteristics. Various illustrative aspects of block 550 are presented in example 600G shown in FIG. 6G .

언더필은 기능성 다이 (611a 및 612a)와 인캡슐레이팅 재료 (651) 사이에 도포될 수 있다. 사전-도포 언더필 (PUF)이 이용되는 시나리오에서, 이러한 PUF는 기능성 다이 (611a 및 612a)에 도포될 수 있고/있거나 및/또는 기능성 다이의 결합 이전에, 인캡슐레이팅 재료 (651) 및/또는 상호 접속 구조물 (614 및 617)의 상부 노출된 단부에 결합될 수 있다.An underfill may be applied between the functional dies 611a and 612a and the encapsulating material 651 . In a scenario where a pre-applied underfill (PUF) is used, such PUF may be applied to the functional dies 611a and 612a and/or prior to bonding of the functional die, the encapsulating material 651 and/or may be coupled to the upper exposed ends of interconnect structures 614 and 617 .

블록 (550)은 블록 (545)에서 수행된 부착 후 언더필을 형성하는 단계 (예를 들어, 캐필러리 언더필, 주입된 언더필 등)를 포함할 수 있다. 도 6g의 예시적인 구현 (600G)에 도시된 바와 같이, 언더필 재료 (661) (예를 들어, 여기에서 논의 된 임의의 언더필 재료 등)는 기능성 다이 (611a 및 612a)의 바닥면 및/또는 기능성 다이 (611a 및 612a)의 측면의 적어도 일부 (전부가 아니라면)를 완전히 또는 부분적으로 덮을 수 있다 (예를 들어, 도 6g에서 배향된 바와 같이) 언더필 재료 (661)는 또한 예를 들어 인캡슐레이팅 재료 (651)의 상부면의 대부분 (또는 전부)을 덮을 수 있다. 언더필 재료 (661)는 예를 들어, 톨 상호 접속 구조물 (614) 및 연결 다이 상호 접속 구조물 (617)이 부착된 기능성 다이 (611a 및 612a)의 각각의 상호 접속 구조물을 둘러 쌀 수 있다. 톨 상호 접속 구조물 (614) 및/또는 연결 다이 상호 접속 구조물 (617)의 단부가 인캡슐란트 재료 (651)로부터 돌출되는 예시적인 구현에서, 언더필 재료 (661)는 또한 그러한 돌출 부분을 둘러 쌀 수 있다.Block 550 may include forming an underfill (eg, capillary underfill, implanted underfill, etc.) after the deposition performed at block 545 . As shown in the example implementation 600G of FIG. 6G , underfill material 661 (eg, any underfill material discussed herein, etc.) The underfill material 661 may also completely or partially cover at least a portion (if not all) of the sides of the dies 611a and 612a (eg, as oriented in FIG. 6G ), for example, encapsulating It may cover most (or all) of the top surface of material 651 . Underfill material 661 may surround, for example, each interconnect structure of functional die 611a and 612a to which tall interconnect structure 614 and connecting die interconnect structure 617 are attached. In example implementations where the ends of the tall interconnect structures 614 and/or connecting die interconnect structures 617 protrude from the encapsulant material 651 , the underfill material 661 may also surround such protruding portions. there is.

예시적인 방법 (500)의 다양한 예시적인 구현에서, 블록 (550)에서 수행된 언더필 단계는 생략될 수 있다. 예를 들어, 기능성 다이의 언더필은 다른 블록 (예를 들어, 블록 (555) 등)에서 수행될 수 있다. 또한, 예를 들어, 이러한 언더필은 완전히 생략될 수 있다.In various example implementations of the example method 500 , the underfill step performed at block 550 may be omitted. For example, underfill of the functional die may be performed in another block (eg, block 555, etc.). Also, for example, this underfill can be omitted entirely.

일반적으로, 블록 (550)은 기능성 다이를 언더필하는 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 이러한 언더필을 수행하는 임의의 특정 방식의 특성 또는 임의의 특정 유형의 언더필 재료의 특성에 의해 제한되지 않아야 한다.In general, block 550 may include underfilling the functional die. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of carrying out such underfill or the nature of any particular type of underfill material.

예시적인 방법 (500)은 블록 (555)에서 인캡슐레이팅 단계를 포함할 수 있다. 블록 (555)은 임의의 다양한 방식으로 그러한 인캡슐레이팅을 수행하는 것을 포함할 수 있으며, 이의 비 제한적인 예가 여기에 제공된다. 예를 들어, 블록 (555)은 여기에서 논의된 다른 인캡슐레이팅 블록 (또는 단계)과 임의의 또는 모든 특성을 공유할 수 있다 (예를 들어, 블록 (535)으로 , 도 1의 예시적인 방법 (100)의 블록 (130)으로, 및 도 3의 예시적인 방법 (300)의 블록 (330)으로, 등).The exemplary method 500 can include an encapsulating step at block 555 . Block 555 may include performing such encapsulation in any of a variety of ways, non-limiting examples of which are provided herein. For example, block 555 may share any or all characteristics with other encapsulating blocks (or steps) discussed herein (eg, with block 535 , the exemplary method of FIG. 1 ). to block 130 of ( 100 ), and to block 330 of the exemplary method 300 of FIG. 3 , etc.).

블록 (555)의 다양한 예시적인 양태가 도 6h에 도시된 예 (600H)에 제시되어있다. 예를 들어, 인캡슐레팅 재료 (652') (및/또는 그 형성)는 도 2e의 인캡슐레이팅 재료 (226') (및/또는 그 형성)과, 도 4k의 인캡슐레이팅 재료 (426) (및/또는 그 형성)과, 그리고 도 6d의 인캡슐레이팅 재료 (651) (및/또는 그 형성) 등을과 임의의 또는 모든 특성을 공유할 수 있다.Various illustrative aspects of block 555 are presented in example 600H shown in FIG. 6H . For example, encapsulating material 652 ′ (and/or its formation) may include encapsulating material 226 ′ (and/or its formation) of FIG. 2E and encapsulating material 426 of FIG. 4K . (and/or its formation), and with the encapsulating material 651 (and/or its formation) of FIG. 6D , and the like, and the like.

인캡슐레이팅 재료 (652')는 인캡슐레이팅 재료 (651)의 상부면을 덮고, 언더필 (661)의 측부 측면을 덮고, 기능성 다이 (611a 및 612b)의 측부 측면의 적어도 일부 (전부가 아니라면)를 덮고, 기능성 다이 (611a 및 612b)의 상부면 등을 덮는다.The encapsulating material 652 ′ covers a top surface of the encapsulating material 651 , covers the side sides of the underfill 661 , and at least a portion (if not all) of the side sides of the functional dies 611a and 612b. to cover the upper surfaces of the functional dies 611a and 612b, and the like.

다른 인캡슐란트 재료 (예를 들어, 도 2e의 인캡슐란트 재료 (226') 등)과 관련하여 여기에서 논의된 바와 같이, 인캡슐란트 재료 (652')는 기능성 다이 (611a 및 612a)의 상부면을 덮도록 최초에 형성될 필요는 없다. 예를 들어, 블록 (555)은 인캡슐레이팅 재료 (652')를 형성하기 위해 필름 보조 몰딩, 밀봉 몰딩 등을 이용하는 것을 포함할 수 있다.As discussed herein with respect to other encapsulant materials (eg, encapsulant material 226 ′ in FIG. 2E , etc.), encapsulant material 652 ′ can be applied to functional dies 611a and 612a. It need not be initially formed to cover the top surface. For example, block 555 may include using film assisted molding, seal molding, etc. to form encapsulating material 652 ′.

일반적으로, 블록 (555)은 인캡슐레이팅 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 이러한 인캡슐레이팅을 수행하는 임의의 특정 방식, 임의의 특정 유형의 인캡슐레이팅 재료 등의 특성에 의해 제한되지 않아야 한다.In general, block 555 may include an encapsulating step. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of performing such encapsulation, any particular type of encapsulating material, or the like.

예시적인 방법 (500)은 블록 (560)에서 인캡슐란트 재료를 그라인딩 (또는 달리는 얇게 하거나 평탄화)하는 단계를 포함할 수 있다. 블록 (560)은 임의의 다양한 방식으로 이러한 그라인딩 (또는 임의의 씨닝 또는 평탄화 공정)를 수행하는 것을 포함할 수 있으며, 이의 비 제한적인 예가 여기에 제공된다. 예를 들어, 블록 (560)은 예를 들어 여기에서 논의된 다른 그라인딩 (또는 박형화) 블록 (또는 단계)과 임의의 또는 모든 특성을 공유할 수 있다 (예를 들어, 도 1의 예시적인 방법 (100)의 블록 (135), 도 3의 예시적인 방법 (300)의 블록 (335), 및 블록 (540) 등).Exemplary method 500 may include grinding (or otherwise thinning or planarizing) the encapsulant material at block 560 . Block 560 may include performing such grinding (or any thinning or planarizing process) in any of a variety of ways, non-limiting examples of which are provided herein. For example, block 560 may share any or all characteristics with, for example, other grinding (or thinning) blocks (or steps) discussed herein (eg, the exemplary method of FIG. 1 ( block 135 of 100 , block 335 of the exemplary method 300 of FIG. 3 , and block 540 , etc.).

블록 (560)의 다양한 예시적인 양태가 도 6i에 도시된 예 (600I)에 제시되어 있다. 인캡슐레이팅 재료 (652) (및/또는 이의 형성)을 그라인딩 (또는 박형화 또는 평탄화 등)하는 예는 도 2f의 인캡슐레이팅 재료 (226) (및/또는 이의 형성)과 함께, 도 4f의 인캡슐레이팅 재료 (426) (및/또는 이의 형성)과 함께, 도 6e의 인캡슐레이팅 재료 (651) (및/또는 그 형성) 등과 함께 임의의 또는 모든 특성을 공유할 수 있다.Various illustrative aspects of block 560 are presented in example 600I shown in FIG. 6I . An example of grinding (or thinning or planarizing, etc.) encapsulating material 652 (and/or formation thereof) is illustrated in FIG. 4f with encapsulating material 226 (and/or formation thereof) of FIG. 2f. It may share any or all properties with the encapsulating material 426 (and/or its formation), with the encapsulating material 651 of FIG. 6E (and/or its formation), and the like.

블록 (560)은 예를 들어 인캡슐레이팅 재료 (652) 및/또는 기능성 다이 (611a 및 612a)를 그라인딩하는 단계를 포함할 수 있고, 이에 따라 인캡슐레이팅 재료 (652)의 상부 표면이 기능성 다이 (611a)의 상부 표면과, 그리고/또는 기능성 다이 (612a)의 상부 표면과 동일 평면일 수 있다.Block 560 may include, for example, grinding encapsulating material 652 and/or functional dies 611a and 612a such that the top surface of encapsulating material 652 is functional die It may be flush with the top surface of 611a and/or with the top surface of functional die 612a.

일반적으로, 블록 (560)은 인캡슐레이팅 재료를 그라인딩 (또는 달리는 얇게하거나 평탄화)하는 것을 포함할 수 있다. 따라서, 본 개시의 범위는 그러한 그라인딩 (또는 박형화 또는 평탄화)를 수행하는 임의의 특정 방식의 특성에 의해 제한되지 않아야 한다.In general, block 560 may include grinding (or otherwise thinning or planarizing) the encapsulating material. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of performing such grinding (or thinning or planarizing).

예시적인 방법 (500)은 블록 (565)에서 캐리어를 제거하는 단계를 포함할 수 있다. 블록 (565)은 임의의 다양한 방식으로 캐리어를 제거하는 단계를 포함할 수 있으며, 이의 비 제한적인 예가 여기에 제공된다. 예를 들어, 블록 (565)는 여기에서 논의된 임의의 캐리어 제거 공정과 임의의 또는 모든 특성을 공유할 수 있다 (예를 들어, 도 1의 예시적인 방법 (100)의 블록 (145) 및/또는 블록 (160), 도 3의 예시적인 방법 (300)의 블록 (345) 및/또는 블록 (360) 등). 블록 (565)의 다양한 예시적인 양태가 도 6j의 예 (600J)에 도시되어 있다.The exemplary method 500 can include removing the carrier at block 565 . Block 565 may include removing the carrier in any of a variety of ways, non-limiting examples of which are provided herein. For example, block 565 may share any or all characteristics with any carrier removal process discussed herein (eg, block 145 and/or of exemplary method 100 of FIG. 1 ). or block 160 , block 345 and/or block 360 of the exemplary method 300 of FIG. 3 , etc.). Various illustrative aspects of block 565 are shown in example 600J of FIG. 6J .

예를 들어, 도 6j의 예 (600J)는 제 1 캐리어 (621a)가 제거된 것을 도시한다 (예를 들어, 도 6i의 예 (600I)와 비교하여). 블록 (565)은 임의의 다양한 방식으로 이러한 캐리어 제거를 수행하는 단계를 포함할 수 있다 (예를 들면, 그라인딩, 에칭, 화학-기계적 평탄화, 박리, 전단, 열 또는 레이저 방출 등). 또한, 예를 들어, 블록 (565)은, 예를 들어 블록 (520)에서 RD 구조물 (646a)의 형성 동안 접착제층이 이용된다면, 접착제층을 제거하는 단계를 포함할 수 있다.For example, example 600J of FIG. 6J shows the first carrier 621a removed (eg, compared to example 600I of FIG. 6I ). Block 565 may include performing such carrier removal in any of a variety of ways (eg, grinding, etching, chemical-mechanical planarization, exfoliation, shearing, thermal or laser emission, etc.). Also, for example, block 565 may include removing the adhesive layer, for example if used during formation of the RD structure 646a at block 520 .

다양한 예시적인 구현에서, 도 1 및 도 3의 예시적인 방법 (100 및 300)과 관련하여 여기에 도시되고 논의된 바와 같이, 제 2 캐리어가 이용될 수 있음에 유의한다 (예를 들어, 인캡슐레이팅 재료 (652) 및/또는 기능성 다이 (611a 및 612a)에 결합 됨). 다른 예시적인 구현에서, 다양한 툴링 구조가 캐리어 대신에 이용될 수 있다.It is noted that in various example implementations, as shown and discussed herein with respect to the example methods 100 and 300 of FIGS. 1 and 3 , a second carrier may be utilized (eg, an encapsulant). rated material 652 and/or coupled to functional dies 611a and 612a). In other example implementations, various tooling structures may be used in place of the carrier.

일반적으로, 블록 (565)은 캐리어를 제거하는 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 캐리어를 제거하는 임의의 특정 방식의 특성 또는 임의의 특정 유형의 캐리어의 특성에 의해 제한되지 않아야 한다.In general, block 565 may include removing the carrier. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular type of carrier or the nature of any particular manner of removing carriers.

예시적인 방법 (500)은 블록 (570)에서 신호 재분배 (RD) 구조를 완료하는 단계를 포함할 수 있다. 블록 (570)은 임의의 다양한 방식으로 RD 구조물를 완성하는 단계를 포함할 수 있으며, 이의 비 제한적인 예가 여기에 제공된다. 블록 (570)은 예를 들어 블록 (520)과 임의의 또는 모든 특성을 공유할 수 있다 (예를 들어, 블록 (520)의 양태를 형성하는 RD 구조물에 관해). 블록 (570)의 다양한 양태가 도 6k에 도시된 예 (600K)에 제시되어 있다.The exemplary method 500 may include completing a signal redistribution (RD) structure at block 570 . Block 570 may include completing the RD structure in any of a variety of ways, non-limiting examples of which are provided herein. Block 570 may, for example, share any or all characteristics with block 520 (eg, with respect to the RD structures forming aspects of block 520 ). Various aspects of block 570 are presented in example 600K shown in FIG. 6K .

여기에서 논의된 바와 같이, 예를 들어 블록 (520)과 관련하여, 캐리어는 원하는 RD 구조물의 일부만 형성된 상태에서 수신 (또는 제조 또는 준비될) 할 수 있다. 이러한 예시적인 시나리오에서, 블록 (570)은 RD 구조물의 형성을 완료하는 단계를 포함할 수 있다.As discussed herein, for example, with respect to block 520 , a carrier may receive (or be manufactured or prepared) with only a portion of the desired RD structure formed. In this example scenario, block 570 may include completing formation of the RD structure.

도 6k를 참조하면, 블록 (570)은 RD 구조물 (646a)의 제 1 부분 상에 RD 구조물 (646b)의 제 2 부분을 형성하는 단계 (예를 들어, RD 구조물 (646a)의 제 1 부분이 블록 (520)에서 수신되거나 제조되거나 준비된 것을 포함함)를 포함할 수 있다. 블록 (570)은 예를 들어 RD 구조물 (646a)의 제 1 부분이 형성되는 것과 동일한 방식으로 RD 구조물 (646b)의 제 2 부분을 형성하는 것을 포함할 수 있다.6K , block 570 includes forming a second portion of RD structure 646b on a first portion of RD structure 646a (eg, a first portion of RD structure 646a is received, manufactured, or prepared at block 520 ). Block 570 may include, for example, forming a second portion of RD structure 646b in the same manner that a first portion of RD structure 646a is formed.

다양한 구현에서, RD 구조물 (646a)의 제 1 부분 및 RD 구조물 (646b)의 제 2 부분은 상이한 재료 및/또는 상이한 공정을 이용하여 형성될 수 있음에 유의한다. 예를 들어, RD 구조물 (646a)의 제 1 부분은 무기 유전층을 이용하여 형성될 수 있고, RD 구조물 (646b)의 제 2 부분은 유기 유전층을 이용하여 형성될 수 있다. 또한, 예를 들어, RD 구조물 (646a)의 제 1 부분은 더 미세한 피치 (또는 더 얇은 트레이스 등)를 갖도록 형성될 수 있고, RD 구조물 (646b)의 제 2 부분은 더 큰 피치 (또는 더 두꺼운 트레이스 등)를 갖는 것으로 형성될 수 있다. ). 또한, 예를 들어, RD 구조물 (646a)의 제 1 부분은 BEOL (back end of line) 반도체 웨이퍼 제조 (fab) 공정을 이용하여 형성될 수 있고, RD 구조물 (646b)의 제 2 부분은 포스트-팹 전자 디바이스 패키징 공정을 이용하여 형성될 수 있다. 또한, RD 구조물 (646a)의 제 1 부분 및 RD 구조물 (646b)의 제 2 부분은 상이한 지리적 위치에 형성 될 수 있다.It is noted that in various implementations, the first portion of the RD structure 646a and the second portion of the RD structure 646b may be formed using different materials and/or different processes. For example, a first portion of RD structure 646a may be formed using an inorganic dielectric layer, and a second portion of RD structure 646b may be formed using an organic dielectric layer. Also, for example, a first portion of the RD structure 646a may be formed to have a finer pitch (or thinner traces, etc.), and a second portion of the RD structure 646b may be formed to have a larger pitch (or thicker traces, etc.) traces, etc.). ). Also, for example, a first portion of RD structure 646a can be formed using a back end of line (BEOL) semiconductor wafer fabrication (fab) process, and a second portion of RD structure 646b is post- It may be formed using a fab electronic device packaging process. Further, the first portion of the RD structure 646a and the second portion of the RD structure 646b may be formed in different geographic locations.

RD 구조물 (646a)의 제 1 부분과 같이, RD 구조물 (646b)의 제 2 부분은 임의의 수의 유전층 및/또는 도전성층을 가질 수 있다.Like the first portion of the RD structure 646a, the second portion of the RD structure 646b may have any number of dielectric and/or conductive layers.

여기에서 논의된 바와 같이, 상호 접속 구조물은 RD 구조물 (646b) 상에 형성될 수 있다. 이러한 예시적인 구현에서, 블록 (565)은 이러한 상호 접속 구조물의 형성 (또는 부착)을 향상시키기 위해 노출된 패드 상에 UBM (under bump metallization)을 형성하는 것을 포함할 수 있다.As discussed herein, an interconnect structure may be formed on the RD structure 646b. In this example implementation, block 565 may include forming under bump metallization (UBM) on the exposed pads to enhance the formation (or attachment) of such interconnect structures.

일반적으로, 블록 (570)은 신호 재분배 (RD) 구조물을 완료하는 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 신호 재분배 구조물을 형성하는 임의의 특정 방식의 특성 또는 임의의 특정 유형의 신호 분배 구조물의 특성에 의해 제한되지 않아야 한다.In general, block 570 may include completing a signal redistribution (RD) construct. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular type of signal redistribution structure or the nature of any particular manner of forming the signal redistribution structure.

예시적인 방법 (500)은 블록 (575)에서 재분배 구조 상에 상호 접속 구조물을 형성하는 단계를 포함할 수 있다. 블록 (575)은 임의의 다양한 방식으로 상호 접속 구조물을 형성하는 단계를 포함할 수 있으며, 이의 비 제한적인 예가 여기에 제공된다. 예를 들어, 블록 (575)은 여기서 논의된 임의의 상호 접속 구조물과 임의의 또는 모든 특성을 공유할 수 있다.The exemplary method 500 may include forming an interconnect structure on the redistribution structure at block 575 . Block 575 may include forming an interconnect structure in any of a variety of ways, non-limiting examples of which are provided herein. For example, block 575 may share any or all characteristics with any interconnect structure discussed herein.

블록 (575)의 다양한 예시적인 양태가 도 6l에 도시된 예 (600L)에 제시되어있다. 예시적인 상호 접속 구조물 (652) (예를 들어, 패키지 상호 접속 구조물 등)는 다양한 상호 접속 구조물 중 임의의 특성을 포함할 수 있다. 예를 들어, 패키지 상호 접속 구조물 (652)은 도전성 볼 (예를 들어, 솔더 볼 등), 도전성 범프, 도전성 필라, 와이어 등을 포함할 수 있다.Various illustrative aspects of block 575 are presented in example 600L shown in FIG. 6L . Exemplary interconnect structures 652 (eg, package interconnect structures, etc.) may include any of a variety of interconnect structures. For example, the package interconnect structure 652 may include conductive balls (eg, solder balls, etc.), conductive bumps, conductive pillars, wires, and the like.

블록 (575)은 임의의 다양한 방식으로 상호 접속 구조물 (652)을 형성하는 단계를 포함할 수 있다. 예를 들어, 상호 접속 구조물 (652)은 RD 구조물 (646b) 상에 (예컨대, 각각의 패드 (651) 및/또는 UBM에) 붙여 넣기 및/또는 인쇄된 다음 리플로우될 수 있다. 또한, 예를 들어, 상호 접속 구조물들 (652)(예를 들어, 도전성볼들, 도전성 범프들, 필라들, 와이어들 등) 부착 전에 사전 형성될 수 있고 그리고 나서 예를 들어, 리플로우, 도금, 에폭시드, 와이어 본드 등으로, RD 구조물 (646b)에 부착된다.Block 575 may include forming interconnect structure 652 in any of a variety of ways. For example, interconnect structure 652 may be pasted and/or printed onto RD structure 646b (eg, to each pad 651 and/or UBM) and then reflowed. Also, for example, interconnect structures 652 (eg, conductive balls, conductive bumps, pillars, wires, etc.) may be pre-formed prior to attachment and then eg, reflow, plating. , epoxide, wire bond, etc., attached to the RD structure 646b.

위에서 논의된 바와 같이, RD 구조물 (646b)의 패드 (651)는 상호 접속 구조물의 형성 (예를 들어, 빌딩(building), 부착, 결합, 증착 등)을 보조하기 위해 UBM (under bump metal) 또는 임의의 금속화(metallization)로 형성될 수 있음에 유의한다. 이러한 UBM 형성은 예를 들어 블록 (570) 및/또는 블록 (575)에서 수행될 수 있다.As discussed above, the pads 651 of the RD structure 646b may be formed of an under bump metal (UBM) or Note that it can be formed by any metallization. Such UBM formation may be performed, for example, at block 570 and/or block 575 .

일반적으로, 블록 (575)은 재분배 구조물 상에 상호 접속 구조물을 형성하는 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 이러한 상호 접속 구조물을 형성하는 임의의 특정 방식의 특성 또는 상호 접속 구조물의 임의의 특정 특성에 의해 제한되지 않아야 한다.In general, block 575 may include forming an interconnect structure on the redistribution structure. Accordingly, the scope of the present disclosure should not be limited by the characteristics of any particular manner of forming such interconnect structures or by any particular characteristics of the interconnect structures.

예시적인 방법 (500)은 블록 (580)에서 싱귤레이션 단계를 포함할 수 있다. 블록 (580)은 임의의 다양한 방식 중으로 그러한 싱귤레이션을 수행하는 것을 포함할 수 있으며, 그 비 제한적인 예가 여기에서 논의된다. 블록 (580)은 예를 들어 여기에서 논의된 임의의 싱귤레이션과 임의의 또는 모든 특성을 공유할 수 있다 (예를 들어, 도 3의 예시적인 방법 (300)의 블록 (365)과 관련하여 논의된 바와 같이, 도 1의 예시적인 방법 (100)의 블록 (165)과 관련하여 논의 된 바와 같이).The exemplary method 500 may include a singulation step at block 580 . Block 580 may include performing such singulation in any of a variety of ways, non-limiting examples of which are discussed herein. Block 580 may share any or all characteristics, for example, with any singulation discussed herein (eg, discussed with respect to block 365 of the example method 300 of FIG. 3 ). (as discussed with respect to block 165 of the exemplary method 100 of FIG. 1 ).

블록 (580)의 다양한 예시적인 양태가 도 6m에 도시된 예 (600M)에 제시되어 있다. 싱귤레이티드 구조 (예를 들어, 인캡슐란트 재료 부분 (652a)에 대응하는)는, 예를 들어, 도 2l의 싱귤레이티드 구조와 함께(예를 들어, 2 개의 인캡슐란트 재료 부분 (226a 및 226b)에 대응하는), 도 4l의 싱귤레이티드 구조와 함께(예를 들어, 2개의 인캡슐란트 재료 부분 (426a 및 426b)에 대응하는) 임의의 또는 모든 특징을 공유할 수 있다.Various illustrative aspects of block 580 are presented in example 600M shown in FIG. 6M . A singulated structure (eg, corresponding to encapsulant material portion 652a ) may be combined with, for example, the singulated structure of FIG. 2L (eg, two encapsulant material portions 226a ) and 226b)), and may share any or all features (eg, corresponding to the two encapsulant material portions 426a and 426b) with the singulated structure of FIG. 4L.

일반적으로, 블록 (580)은 싱귤레이션을 포함할 수 있다. 따라서, 본 개시의 범위는 임의의 특정 싱귤레이션 방식의 특성에 의해 제한되지 않아야 한다.In general, block 580 may include singulation. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular singulation scheme.

예시적인 방법 (500)은 블록 (590)에서 연속 처리를 수행하는 단계를 포함 할 수 있다. 이러한 연속 처리는 임의의 다양한 특성을 포함할 수 있으며, 이의 비 제한적인 예가 여기에 제공된다. 예를 들어, 블록 (590)은 도 1의 예시적인 방법 (100)의 블록 (190), 도 3의 예시적인 방법 (300)의 블록 (390) 등과 임의의 또는 모든 특성을 공유할 수 있다.Exemplary method 500 may include performing continuous processing at block 590 . Such continuous processing may include any of a variety of characteristics, non-limiting examples of which are provided herein. For example, block 590 may share any or all characteristics with block 190 of exemplary method 100 of FIG. 1 , block 390 of exemplary method 300 of FIG. 3 , and the like.

예를 들어, 블록 (590)은 예시적인 방법 (500)의 실행 흐름을 임의의 블록으로 리턴하는 단계를 포함할 수 있다. 또한 예를 들어, 블록 (590)은 예시적인 방법 (500)의 실행 흐름을 여기에서 논의된 임의의 다른 방법 블록 (또는 단계)으로 보내는 것을 포함할 수 있다 (예를 들어, 도 1의 예시적인 방법 (100)으로, 도 3의 예시적인 방법 (300)으로, 도 7의 예시적인 방법 (700)으로, 등).For example, block 590 may include returning the flow of execution of example method 500 to any block. Also for example, block 590 can include directing the flow of execution of the example method 500 to any other method block (or step) discussed herein (eg, the exemplary method 500 of FIG. 1 ). method 100 , the exemplary method 300 of FIG. 3 , the exemplary method 700 of FIG. 7 , etc.).

예를 들어, 도 2o의 예 (200), 도 2p의 예 (200P) 및 도 2q의 예 (200Q)에 도시된 바와 같이, 블록 (590)은 인캡슐란트 재료 및/또는 언더필을 형성하는 (또는 형성을 건너뛰는) 것을 포함할 수 있다.For example, as shown in example 200 of FIG. 2O , example 200P of FIG. 2P , and example 200Q of FIG. 2Q , block 590 can form an encapsulant material and/or an underfill ( or skip formation).

여기에서 논의된 바와 같이, 기능성 다이 및 연결 다이는 예를 들어 다중 칩 모듈 구성에서 기판에 장착될 수 있다. 이러한 구성의 비 제한적인 예가 도 9 및 도 10에 도시되어 있다.As discussed herein, the functional die and the connecting die may be mounted to a substrate in a multi-chip module configuration, for example. Non-limiting examples of such a configuration are shown in FIGS. 9 and 10 .

도 7은 본 개시의 다양한 양태에 따라 전자 디바이스를 제조하는 예시적인 방법 (700)의 흐름도를 도시한다. 예시적인 방법 (700)은 예를 들어 여기에서 논의 된 임의의 다른 예시적인 방법 (들)과 임의의 또는 모든 특성을 공유할 수 있다 (예를 들어, 도 1의 예시적인 방법 (100), 도 3의 예시적인 방법 (300), 도 5의 예시적인 방법 (500) 등). 도 8a 내지 8n은 본 개시의 다양한 양태에 따른 예시적인 전자 디바이스 (예를 들어, 반도체 패키지 등) 및 예시적인 전자 디바이스를 제조하는 예시적인 방법을 도시하는 단면도를 도시한다. 도 8a-8n은 예를 들어도 7의 방법 (700)의 다양한 블록 (또는 단계)에서 예시적인 전자 디바이스를 예시할 수 있다. 이제 도 7 및 8a-8n이 함께 논의될 것이다. 방법 (700)의 예시적인 블록의 순서는 본 개시의 범위를 벗어나지 않고 변할 수 있음에 유의해야 한다. 예시적인 구현에서, 도 7의 방법 (700)은 제 2 재분배 구조를 형성하기 위한 블록 (742)을 추가하여 도 5의 방법과 유사한 것으로 간주될 수 있다.7 depicts a flow diagram of an example method 700 of manufacturing an electronic device in accordance with various aspects of the present disclosure. Exemplary method 700 may share any or all characteristics with, for example, any other exemplary method(s) discussed herein (eg, exemplary method 100 of FIG. 1 , FIG. The exemplary method 300 of FIG. 3 , the exemplary method 500 of FIG. 5 , etc.). 8A-8N show cross-sectional views illustrating an example electronic device (eg, a semiconductor package, etc.) and an example method of making the example electronic device in accordance with various aspects of the present disclosure. 8A-8N may illustrate example electronic devices in various blocks (or steps) of method 700 of FIG. 7 , for example. 7 and 8A-8N will now be discussed together. It should be noted that the order of the example blocks of method 700 may be changed without departing from the scope of the present disclosure. In an exemplary implementation, the method 700 of FIG. 7 can be considered similar to the method of FIG. 5 with the addition of a block 742 for forming a second redistribution structure.

예시적인 방법 (700)은 블록 (705)에서 실행을 시작할 수 있다. 방법 (700)은 임의의 다양한 원인 또는 조건에 응답하여 실행을 시작할 수 있으며, 이들의 비 제한적인 예가 여기에 제공된다. 예를 들어, 방법 (700)은 중앙 제조 라인 제어기 등으로부터의 신호에 응답하여 하나 이상의 상류 및/또는 하류 제조 스테이션으로부터 수신된 하나 이상의 신호에 응답하여 자동으로 실행을 시작할 수 있다. 방법 (700)은 시작하라는 조작자 명령에 응답하여 실행을 시작할 수 있다. 부가적으로, 예를 들어, 방법 (700)은 여기에서 논의된 임의의 다른 방법 블록 (또는 단계)으로부터 실행 흐름을 수신하는 것에 응답하여 실행을 시작할 수 있다.The example method 700 may begin execution at block 705 . Method 700 may begin executing in response to any of a variety of causes or conditions, non-limiting examples of which are provided herein. For example, method 700 may automatically initiate execution in response to one or more signals received from one or more upstream and/or downstream manufacturing stations in response to signals from a central manufacturing line controller, or the like. Method 700 may begin execution in response to an operator command to begin. Additionally, for example, method 700 can begin execution in response to receiving an execution flow from any other method block (or step) discussed herein.

예시적인 방법 (700)은 블록 (710)에서 복수의 기능성 다이를 수신, 제조 및/또는 준비하는 단계를 포함할 수 있다. 블록 (710)은 임의의 다양한 방식으로 복수의 기능성 다이를 수신, 제조 및/또는 준비하는 단계를 포함할 수 있으며, 이들의 비 제한적인 예가 여기에 제공된다. 예를 들어, 블록 (710)은 도 3에 도시되고 여기에서 논의되는 예시적인 방법 (300)의 블록 (310), 도 5에 도시되고 여기에서 논의되는 예시적인 방법 (500)의 블록 (510)과 임의의 또는 모든 특성을 공유할 수 있다. 블록 (710)의 다양한 양태가 도 4a에 도시된 예 (400A-1) 내지 (400A-4)에 제시되어 있다. 블록 (710)은 또한 예를 들어 도 1에 도시되고 여기에서 논의된 예시적인 방법 (100)의 블록 (110)과 임의의 또는 모든 특성을 공유할 수 있음에 유의한다.The example method 700 may include receiving, fabricating, and/or preparing a plurality of functional dies at block 710 . Block 710 may include receiving, manufacturing, and/or preparing a plurality of functional dies in any of a variety of ways, non-limiting examples of which are provided herein. For example, block 710 is block 310 of the example method 300 shown in FIG. 3 and discussed herein, block 510 of the example method 500 shown in FIG. 5 and discussed herein. may share any or all characteristics with Various aspects of block 710 are presented in examples 400A-1 through 400A-4 illustrated in FIG. 4A . Note that block 710 may also share any or all characteristics with block 110 of the example method 100 shown in FIG. 1 and discussed herein, for example.

다수의 도 8a 내지 도 8n에 도시된 기능성 다이 (811a 및 812a) (및/또는 그 형성)는 예를 들어 기능성 다이 (611a 및 612a) (및/또는 이의 형성), 기능성 다이 (411 및 412) (및/또는 이의 형성), 기능성 다이 (211 및 212) (및/또는 이의 형성) 등과 임의의 또는 모든 특성을 공유할 수 있다. 예를 들어 그리고 비 제한적으로, 기능성 다이 (811a 및 812a)는 임의의 다양한 전자 부품의 특성을 포함할 수 있다 (예를 들면, 수동 전자 부품, 능동 전자 부품, 베어 다이 또는 컴포넨트, 패키지된 다이 또는 컴포넨트 등).A plurality of functional dies 811a and 812a (and/or their formation) shown in FIGS. 8A-8N include, for example, functional dies 611a and 612a (and/or their formation), functional dies 411 and 412 . (and/or formation thereof), functional dies 211 and 212 (and/or formation thereof), etc. may share any or all properties. For example, and not by way of limitation, functional dies 811a and 812a may include characteristics of any of a variety of electronic components (eg, passive electronic components, active electronic components, bare dies or components, packaged dies). or components, etc.).

일반적으로, 블록 (710)은 복수의 기능성 다이를 수신, 제조 및/또는 준비하는 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 그러한 수신 및/또는 제조를 수행하는 임의의 특정 방식의 특성 또는 그러한 기능성 다이의 임의의 특정 특성에 의해 제한되지 않아야 한다.In general, block 710 may include receiving, manufacturing, and/or preparing a plurality of functional dies. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of carrying out such reception and/or manufacture or by any particular characteristic of such a functional die.

예시적인 방법 (700)은 블록 (715)에서 연결 다이를 수신, 제조 및/또는 준비하는 단계를 포함할 수 있다. 블록 (715)은 임의의 다양한 방식으로 복수의 연결 다이를 수신 및/또는 제조하는 단계를 포함할 수 있으며, 이들의 비 제한적인 예가 여기에 제공된다. 예를 들어, 블록 (715)은 도 1에 도시되고 여기에서 논의된 예시적인 방법 (100)의 블록 (115)과 임의의 또는 모든 특성을 공유할 수 있다. 블록 (715)의 다양한 예시적인 양태는 도 2b-1 내지 2b-2에 도시된 예 (200B-1 및 200B-7)에 제시되어 있다. 블록 (715)은 또한 예를 들어 도 3에 도시되고 여기에 논의 된 예시적인 방법 (100)의 블록 (315)과, 도 5에 도시된 예시적인 방법 (500)의 블록 (515)과 임의의 또는 모든 특성을 공유할 수 있음에 유의한다.Exemplary method 700 may include receiving, manufacturing, and/or preparing a connecting die at block 715 . Block 715 may include receiving and/or fabricating a plurality of connected dies in any of a variety of ways, non-limiting examples of which are provided herein. For example, block 715 may share any or all characteristics with block 115 of the example method 100 shown in FIG. 1 and discussed herein. Various illustrative aspects of block 715 are presented in examples 200B-1 and 200B-7 shown in FIGS. 2B-1 through 2B-2. Block 715 also includes, for example, block 315 of the example method 100 shown in FIG. 3 and discussed herein, and block 515 of the example method 500 shown in FIG. 5 and any Or note that they can all share properties.

다수의 도 8a 내지 도 8n에 도시된 바와 같은 연결 다이 (816b) 및 연결 다이 상호 접속 구조물 (817) (및/또는 그 형성)은 예를 들어 도 2b-1 내지 2b-2의 연결 다이 (216b) 및 연결 다이 상호 접속 구조물 (217) (및/또는 이들의 형성)과 임의의 또는 모든 특성을 공유할 수 있다.A plurality of connect die 816b and connect die interconnect structures 817 (and/or their formation) as shown in FIGS. 8A-8N, for example connect die 216b of FIGS. ) and connecting die interconnect structures 217 (and/or their formation) may share any or all properties.

연결 다이 상호 접속 구조물 (817) (및/또는 그 형성)은 예를 들어 제 1 다이 상호 접속 구조물 (213) (및/또는 그 형성)과 임의의 또는 모든 특성을 공유할 수 있음에 유의한다. 예를 들어 구현 예에서, 기능성 다이 (211/212) 상에 형성된도 2a의 제 1 다이 상호 접속 구조물 (213)과 같은 제 1 다이 상호 접속 구조물 대신에, 연결 다이 (816b) 상에 동일하거나 유사한 연결 다이 상호 접속 구조물 (817)이 형성될 수 있다.It is noted that connecting die interconnect structure 817 (and/or formation thereof) may share any or all properties with, for example, first die interconnect structure 213 (and/or formation thereof). For example, in an implementation, the same or similar on the connecting die 816b instead of a first die interconnect structure such as the first die interconnect structure 213 of FIG. 2A formed on the functional die 211 / 212 . A connecting die interconnect structure 817 may be formed.

일반적으로, 블록 (715)은 연결 다이를 수신, 제조 및/또는 준비하는 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 그러한 수신, 제작 및/또는 준비의 임의의 특정 방식의 특성 또는 그러한 연결 다이의 임의의 특정 특성에 의해 제한되지 않아야 한다.In general, block 715 may include receiving, manufacturing, and/or preparing a connecting die. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of such reception, fabrication, and/or preparation or by any particular nature of such connecting dies.

예시적인 방법 (700)은 블록 (720)에서, 신호 재분배 (RD) 구조 (또는 분배 구조)를 갖는 캐리어를 수신, 제조 및/또는 준비하는 단계를 포함할 수 있다. 블록 (720)은 이러한 수신 제조를 수행하는 단계 및/또는 임의의 다양한 방식으로 준비하는 단계를 포함할 수 있으며, 이들의 비 제한적인 예가 여기에 제공된다.The exemplary method 700 may include, at block 720 , receiving, manufacturing, and/or preparing a carrier having a signal redistribution (RD) structure (or distribution structure). Block 720 may include performing such receive fabrication and/or preparing in any of a variety of ways, non-limiting examples of which are provided herein.

블록 (720)은, 예를 들어, 여기에서 논의된 수신, 제조 및/또는 준비 중 임의의 또는 모든 캐리어와 임의의 또는 모든 특성을 공유할 수 있다 (예를 들어, 도 1의 예시적인 방법 (100)의 블록 (120)과 관련하여, 도 3의 예시적인 방법 (300)의 블록 (320)과 관련하여, 및 도 5의 예시적인 방법 (500)의 블록 (520)과 관련하여, 등). 블록 (720)의 다양한 예시적인 양태가 도 8a의 예 (800A)에 제공된다.Block 720 may, for example, share any or all characteristics with any or all carriers during reception, manufacture, and/or preparation discussed herein (eg, the exemplary method of FIG. 1 ( with respect to block 120 of 100 , with respect to block 320 of the exemplary method 300 of FIG. 3 , with respect to block 520 of the exemplary method 500 of FIG. 5 , etc.) . Various illustrative aspects of block 720 are provided in example 800A of FIG. 8A .

여기에서 논의된 바와 같이, 여기에서 논의된 임의의 또는 모든 캐리어는 예를 들어 벌크 재료 (예를 들어, 벌크 실리콘, 벌크 글래스, 벌크 금속 등) 만을 포함할 수 있다. 이러한 캐리어 중 임의의 것 또는 전부는 벌크 재료 상에 (또는 대신에) 신호 재분배 (RD) 구조물을 포함할 수도 있다. 블록 (720)은 그러한 캐리어의 수신, 제조 및/또는 준비의 예를 제공한다.As discussed herein, any or all carriers discussed herein may include, for example, only bulk material (eg, bulk silicon, bulk glass, bulk metal, etc.). Any or all of these carriers may include a signal redistribution (RD) structure on (or instead of) the bulk material. Block 720 provides an example of receiving, manufacturing, and/or preparing such a carrier.

블록 (720)은 벌크 캐리어 (821a) 상에 임의의 다양한 방식으로 RD 구조물 (846a)을 형성하는 단계를 포함할 수 있으며, 이들의 비 제한적인 예가 여기에 제시된다. 예시적인 구현에서, 하나 이상의 유전층 및 하나 이상의 도전성층은 제 2 재분배 구조물 (896) 및/또는 기능성 다이 (811 및 812) (나중에 연결됨)에 전기적으로 연결될 수직 상호 접속 구조물 (814)에 전기 접속을 측부 방향으로 및/또는 수직 방향으로 분배하도록 형성될 수 있다. RD 구조물 (846a)은 따라서 코어가 없을 수 있다. 그러나, 다양한 대안적인 구현에서, RD 구조물 (846a)은 코어 구조일 수 있다.Block 720 may include forming RD structure 846a on bulk carrier 821a in any of a variety of ways, non-limiting examples of which are presented herein. In an exemplary implementation, the one or more dielectric layers and the one or more conductive layers make electrical connections to the second redistribution structure 896 and/or the vertical interconnect structure 814 to be electrically connected to the functional dies 811 and 812 (connected later). It may be configured for dispensing in a lateral direction and/or in a vertical direction. The RD structure 846a may thus be coreless. However, in various alternative implementations, the RD structure 846a may be a core structure.

도 8a는 RD 구조물 (846a)이 3 개의 유전층 (847) 및 3 개의 도전성층 (848)을 포함하는 예를 도시한다. 이러한 수의 층은 단지 예일 뿐이며, 본 개시의 범위는 이에 제한되지 않는다. 다른 예시적인 구현에서, RD 구조물 (846a)은 단일 유전층 (847) 및 단일 도전성층 (848), 각각의 층 중 2 개 등을 포함할 수 있다. 예시적인 재분배 (RD) 구조물 (846a)은 벌크 캐리어 (821a) 재료 상에 형성된다.8A shows an example in which the RD structure 846a includes three dielectric layers 847 and three conductive layers 848 . This number of layers is merely an example, and the scope of the present disclosure is not limited thereto. In another example implementation, the RD structure 846a can include a single dielectric layer 847 and a single conductive layer 848 , two of each layer, and the like. An exemplary redistribution (RD) structure 846a is formed on the bulk carrier 821a material.

유전체 층 (847)은 임의의 다양한 재료로 형성될 수 있다 (예를 들면, Si3N4, SiO2, SiON, PI, BCB, PBO, WPR, 에폭시 또는 기타 절연 재료). 유전층들 (847)은 다양한 공정들 (예를 들어, PVD, CVD, 인쇄, 스핀 코팅, 스프레이 코팅, 소결, 열 산화 등)을 이용하여 형성될 수 있다. 유전층들 (847)은 예를 들어 다양한 표면들을 노출 시키도록 패턴화 될 수 있다 (예를 들어, 도전성층 (848)의 하부 트레이스 또는 패드를 노출시키기 위해).Dielectric layer 847 may be formed of any of a variety of materials (eg, Si3N4, SiO2, SiON, PI, BCB, PBO, WPR, epoxy, or other insulating material). Dielectric layers 847 may be formed using various processes (eg, PVD, CVD, printing, spin coating, spray coating, sintering, thermal oxidation, etc.). The dielectric layers 847 can be patterned, for example, to expose various surfaces (eg, to expose an underlying trace or pad of the conductive layer 848 ).

도전성층 (848)은 임의의 다양한 재료 (예를 들어, 구리, 은, 금, 알루미늄, 니켈, 이들의 조합, 이들의 합금 등) 상에 형성될 수 있다. 도전성층 (848)은 다양한 공정들 중 임의의 공정들을 이용하여 형성될 수 있다 (예를 들면, 전해 도금, 무전 해 도금, CVD, PVD 등).Conductive layer 848 can be formed on any of a variety of materials (eg, copper, silver, gold, aluminum, nickel, combinations thereof, alloys thereof, etc.). The conductive layer 848 may be formed using any of a variety of processes (eg, electrolytic plating, electroless plating, CVD, PVD, etc.).

재분배 구조 (846a)는 예를 들어 외부 표면에 노출된 (예를 들어, 예 (800A)의 상부 표면에 노출된) 도전체를 포함할 수 있다. 이러한 노출된 도전체는 예를 들어 다이 상호 접속 구조물의 부착 (또는 형성) (예를 들어, 블록 (725) 등)에 이용될 수 있다. 이러한 구현에서, 노출된 도전체는 패드를 포함할 수 있고, 예를 들어 다이 상호 접속 구조물의 부착 (또는 형성)을 향상시키기 위해 그 위에 형성된 언더범프금속 (UBM)을 포함할 수 있다. 이러한 언더범프금속은 예를 들어 하나 이상의 Ti, Cr, Al, TiW, TiN 층 또는 다른 전기 도전성 재료를 포함할 수 있다.Redistribution structure 846a can include, for example, a conductor exposed to an outer surface (eg, exposed to the top surface of example 800A). These exposed conductors may be used, for example, for attachment (or formation) of die interconnect structures (eg, block 725, etc.). In such implementations, the exposed conductors may include pads, eg, underbump metal (UBM) formed thereon to enhance attachment (or formation) of die interconnect structures. Such underbump metal may include, for example, one or more layers of Ti, Cr, Al, TiW, TiN or other electrically conductive material.

재분배 구조물 및/또는 그 형성의 예는 2015년 8월 11일자로 출원되고 "반도체 패키지 및 그 제조 방법"으로 명명된 미국 특허 출원 번호 14/823,689; 및 "반도체 디바이스 및 그 제조 방법"으로 명명된 미국 특허 8,362,612에 제공되고; 이들 각각의 내용은 그 전문이 본원에 참조로 포함된다.Examples of redistribution structures and/or their formation are disclosed in U.S. Patent Application Serial Nos. 14/823,689, filed August 11, 2015, entitled "Semiconductor Packages and Methods of Making Same; and US Pat. No. 8,362,612 entitled “Semiconductor Device and Method of Making the Same;” The contents of each of these are incorporated herein by reference in their entirety.

재분배 구조 (846a)는 예를 들어 적어도 일부 전기적 연결의 팬-아웃 재분배를 수행할 수 있는데, 이는 예를 들어 수직 상호 접속 구조물 (814) (형성될)의 적어도 일부로부터 이러한 수직 상호 접속 구조물 (814)를 통해 부착될 기능성 다이 (811 및 812)의 풋 프린트 외부의 위치로 측부 방향으로 전기적 연결을 옮겨 놓는다. 또한 예를 들어, 재분배 구조물 (846a)은 적어도 일부 전기적 연결의 팬-인 재분배를 수행할 수 있는데, 이는 예를 들어 수직 상호 접속 구조물 (814) (형성될)의 적어도 일부로부터 연결 다이 (816b) (연결될)의 풋 프린트 내부 위치 및/또는 기능성 다이 (811, 812) (연결될)의 풋 프린트 내부 위치로 측부 방향으로 전기적 연결을 옮겨 놓는다. 재분배 구조 (846a)는 또한 예를 들어 기능성 다이 (811 및 812) 사이의 다양한 신호의 연결을 제공할 수 있다 (예를 들어, 연결 다이 (816b)에 의해 제공된 연결에 더하여)The redistribution structure 846a may, for example, perform fan-out redistribution of at least some electrical connections, such as from at least a portion of the vertical interconnection structure 814 (to be formed) such vertical interconnection structure 814 . ) to a location outside the footprint of the functional dies 811 and 812 to be attached via the sideways electrical connections. Also for example, redistribution structure 846a may perform fan-in redistribution of at least some electrical connections, which may include, for example, connecting die 816b from at least a portion of vertical interconnect structure 814 (to be formed). Displace the electrical connections laterally to a location inside the footprint of (to be connected) and/or to a location inside the footprint of the functional die 811, 812 (to be connected). The redistribution structure 846a may also provide for coupling of various signals between, for example, the functional dies 811 and 812 (eg, in addition to the connection provided by the connection die 816b ).

다양한 예시적인 구현에서, 블록 (720)은 전체 RD 구조물 (846)의 제 1 부분 (846a)만을 형성하는 단계를 포함할 수 있으며, 여기서 전체 RD 구조물 (846)의 제 2 부분 (846b)은 나중에 형성될 수 있다 (예를 들어, 블록 (770)에서).In various example implementations, block 720 may include forming only a first portion 846a of the overall RD structure 846 , wherein the second portion 846b of the overall RD structure 846 is later may be formed (eg, at block 770 ).

일반적으로, 블록 (720)은 그 위에 신호 재분배 (RD) 구조물을 갖는 캐리어를 수신, 제조 및/또는 준비하는 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 이러한 캐리어 및/또는 신호 재분배 구조물을 만드는 임의의 특정 방식의 특성 또는 그러한 캐리어 및/또는 신호 재분배 구조의 임의의 특정 특성에 의해 제한되지 않아야 한다.In general, block 720 may include receiving, manufacturing, and/or preparing a carrier having a signal redistribution (RD) structure thereon. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of making such carrier and/or signal redistribution structures or any particular nature of such carrier and/or signal redistribution structures.

예시적인 방법 (700)은 블록 (725)에서 RD 구조물 상에 수직 상호 접속 구조물을 형성하는 단계를 포함할 수 있다 (예를 들어, 블록 (720)에서 제공되는 바와 같이). 블록 (725)은 임의의 다양한 방식으로 RD 구조물 상에 수직 상호 접속 구조물을 형성하는 단계를 포함할 수 있으며, 이들의 비 제한적인 예가 여기에 제공된다. 수직 상호 접속 구조물는 또한 여기에서 톨 범프, 톨 필라, 톨 포스트, 다이 상호 접속 구조물, 기능성 다이 상호 접속 구조물 등으로 지칭될 수 있음에 유의한다.The exemplary method 700 may include forming a vertical interconnect structure on the RD structure at block 725 (eg, as provided at block 720 ). Block 725 may include forming vertical interconnect structures on the RD structures in any of a variety of ways, non-limiting examples of which are provided herein. Note that vertical interconnect structures may also be referred to herein as tall bumps, tall pillars, tall posts, die interconnect structures, functional die interconnect structures, and the like.

블록 (725)은 여기에서 논의된 기능성 다이 수신, 제조 및/또는 준비 중 임의의 또는 전부와 함께 예를 들어 임의의 또는 모든 특성 (예를 들어, 제 2 다이 상호 접속 구조물 형성 특성 등)을 공유할 수 있다 (예를 들어, 도 1의 예시적인 방법 (100)의 블록 (110) 및 제 2 다이 상호 접속 구조물 (214)의 형성 및/또는 제 1 다이 상호 접속 구조물 (213)의 형성과 관련하여, 도 3의 예시적인 방법 (347)의 블록 (347) 및 제 2 다이 상호 접속 구조물 (414)의 형성과 관련하여, 도 5의 예시적인 방법 (500)의 블록 (525)과 관련하여).Block 725 shares, for example, any or all characteristics (eg, second die interconnect structure forming characteristics, etc.) with any or all of the functional die reception, fabrication, and/or preparation discussed herein. (eg, with respect to the formation of block 110 and the second die interconnect structure 214 and/or the formation of the first die interconnect structure 213 of the exemplary method 100 of FIG. 1 ) Thus, with respect to block 347 of the exemplary method 347 of FIG. 3 and with respect to the formation of the second die interconnect structure 414 , with respect to block 525 of the exemplary method 500 of FIG. 5 ) .

블록 (725)의 다양한 예시적인 양태가 도 8b의 예 (800B)에 제공된다. 수직 상호 접속 구조물 (814) (및/또는 그 형성)은 도 2a의 제 2 다이 상호 접속 구조물 (214) (및/또는 그 형성) 및/또는 도 4h-2의 제 2 다이 상호 접속 구조물 (414)(및/또는 이의 형성)과 임의의 또는 모든 특성을 공유할 수 있다. 또한, 수직 상호 접속 구조물 (814) (및/또는 그 형성)은 도 6b의 상호 접속 구조물 (614) (및/또는 그 형성)과 임의의 또는 모든 특성을 공유할 수 있다.Various illustrative aspects of block 725 are provided in example 800B of FIG. 8B . The vertical interconnect structure 814 (and/or its formation) may include the second die interconnect structure 214 (and/or its formation) of FIG. 2A and/or the second die interconnect structure 414 of FIG. 4H-2 . ) (and/or its formation) may share any or all properties. Further, vertical interconnect structure 814 (and/or formation thereof) may share any or all characteristics with interconnect structure 614 (and/or formation thereof) of FIG. 6B .

일반적으로, 블록 (725)은 (예를 들어, 블록 (720)에 제공된 바와 같이) RD 구조물 상에 수직 상호 접속 구조물을 형성하는 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 이러한 수직 상호 접속 구조물 및/또는 임의의 특정 유형의 수직 상호 접속 구조물을 형성하는 임의의 특정 방식의 특성에 의해 제한되지 않아야 한다.In general, block 725 may include forming a vertical interconnect structure on the RD structure (eg, as provided in block 720 ). Accordingly, the scope of the present disclosure should not be limited by the nature of these vertical interconnect structures and/or any particular manner of forming any particular type of vertical interconnect structure.

예시적인 방법 (700)은 블록 (730)에서 (예를 들어, 블록 (720)에 제공된 바와 같이) RD 구조물에 연결 다이를 장착하는 단계를 포함 할 수 있다. 블록 (730)은 다양한 방식 중 임의의 방식으로 이러한 장착 (또는 부착 또는 결합)을 수행하는 것을 포함할 수 있으며, 이들의 비 제한적인 예가 본원에 제공된다. 블록 (730)은 예를 들어 여기에서 논의된 임의의 다이 부착과 임의의 또는 모든 특성을 공유할 수 있다 (예를 들어, 도 5에 도시되고 여기에서 논의된 예시적인 방법 (500)의 블록 (530)과 관련하여, 도 3에 도시되고 여기에서 논의된 예시적인 방법 (300)의 블록 (325)과 관련하여, 도 1에 도시되고 여기에서 논의된 예시적인 방법 (100)의 블록 (125)과 관련하여). 블록 (730)의 다양한 예시적인 양태가 도 8c에 도시된 예 (800C)에 제시되어 있다.Exemplary method 700 may include at block 730 mounting a connecting die to the RD structure (eg, as provided at block 720 ). Block 730 may include performing such mounting (or attaching or coupling) in any of a variety of ways, non-limiting examples of which are provided herein. Block 730 may share any or all characteristics with, for example, any die attach discussed herein (eg, block (eg, block of the exemplary method 500 shown in FIG. 5 and discussed herein) With respect to 530 , in relation to block 325 of the exemplary method 300 shown in FIG. 3 and discussed herein, block 125 of the exemplary method 100 illustrated in FIG. 1 and discussed herein. in relation to). Various illustrative aspects of block 730 are presented in example 800C illustrated in FIG. 8C .

블록 (730)은 예를 들어, 다이-접착 접착제 (예를 들어, 테이프, 액체, 페이스트 등)를 이용하여 연결 다이 (816b)의 후면을 RD 구조물 (846a)에 부착하는 단계를 포함할 수 있다. 도 8c에서, 연결 다이 (816b)가 RD 구조물 (846a)의 유전층에 결합된 것으로 도시되어 있지만, 다른 예시적 구현에서는 연결 다이 (816b)의 후면이 (예를 들어, 열 방산을 향상시키고, 추가의 구조적 지지등을 제공하기 위해) 도전성층에 결합될 수 있다.Block 730 may include attaching the backside of connecting die 816b to RD structure 846a using, for example, a die-adhesive adhesive (eg, tape, liquid, paste, etc.) . Although in FIG. 8C , connecting die 816b is shown coupled to the dielectric layer of RD structure 846a , in other exemplary implementations, the back side of connecting die 816b (eg, to enhance heat dissipation and to add additional to provide structural support, etc.) of the conductive layer.

또한, 여기에서 논의된 바와 같이, 여기에서 논의된 임의의 연결 다이는 양면일 수 있다. 이러한 예시적인 구현에서, 후면 상호 접속 구조물은 RD 구조물 (846a)의 대응하는 상호 접속 구조물 (예를 들어, 패드, 랜드, 범프 등)에 전기적으로 연결될 수 있다.Also, as discussed herein, any of the connecting dies discussed herein may be double-sided. In this example implementation, the backside interconnect structures can be electrically connected to corresponding interconnect structures (eg, pads, lands, bumps, etc.) of RD structure 846a .

일반적으로, 블록 (730)은 (예를 들어, 블록 (720)에 제공된 바와 같이) RD 구조물에 연결 다이를 장착하는 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 연결 다이를 장착하는 임의의 특정 방식의 특성에 의해 제한되지 않아야 한다.In general, block 730 may include mounting a connecting die to the RD structure (eg, as provided in block 720 ). Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of mounting the connecting die.

예시적인 방법 (700)은 블록 (735)에서 인캡슐레이팅 단계를 포함할 수 있다. 블록 (735)은 임의의 다양한 방식으로 그러한 인캡슐레이팅을 수행하는 것을 포함할 수 있으며, 이의 비 제한적인 예가 여기에 제공된다. 블록 (735)은 예를 들어 여기에서 논의된 다른 인캡슐레이팅 블록 (또는 단계)과 임의의 또는 모든 특성을 공유할 수 있다 (예를 들어, 도 1의 예시적인 방법 (100)의 블록 130으로, 도 3의 예시적인 방법 (300)의 블록 (330)으로, 도 5의 예시적인 방법 (500)의 블록 (530)으로, 등). 블록 (735)의 다양한 예시적인 양태가 도 8d에 제시되어 있다.The exemplary method 700 can include an encapsulating step at block 735 . Block 735 may include performing such encapsulation in any of a variety of ways, non-limiting examples of which are provided herein. Block 735 may share any or all characteristics, for example, with other encapsulating blocks (or steps) discussed herein (eg, as block 130 of exemplary method 100 of FIG. 1 ). , to block 330 of the exemplary method 300 of FIG. 3 , to block 530 of the exemplary method 500 of FIG. 5 , etc.). Various exemplary aspects of block 735 are presented in FIG. 8D .

블록 (735)은 예를 들어 웨이퍼 (또는 패널) 레벨 몰딩 공정을 수행하는 단계를 포함할 수 있다. 여기에서 논의된 바와 같이, 개별 모듈을 개별화하기 전에, 여기에서 논의된 임의의 또는 모든 공정 단계가 패널 또는 웨이퍼 레벨에서 수행 될 수 있다. 도 8d에 도시된 예시적인 구현 (800D)을 참조하면, 인캡슐레이팅 재료 (851')는 RD 구조물 (846a)의 상부면, 수직 상호 접속 구조물 (814), 연결 다이 상호 접속 구조물 (817), 연결 다이 (816b)의 상부 (또는 활성 또는 전방), 및 연결 다이 (816b)의 측부 측면의 적어도 부분 (또는 모두)를 덮을 수 있다.Block 735 may include, for example, performing a wafer (or panel) level molding process. As discussed herein, prior to individualizing individual modules, any or all of the process steps discussed herein may be performed at the panel or wafer level. Referring to the example implementation 800D shown in FIG. 8D , the encapsulating material 851 ′ comprises a top surface of the RD structure 846a , a vertical interconnect structure 814 , a connecting die interconnect structure 817 , The top (or active or front) of the connection die 816b and at least a portion (or all) of the side sides of the connection die 816b may be covered.

(도 8d에 도시된 바와 같이) 인캡슐레이팅 재료 (851')가 수직 상호 접속 구조물 (814) 및 연결 다이 상호 접속 구조물 (817)의 상단을 덮는 것으로 도시되어 있지만, 이러한 단부 중 일부 또는 전부가 인캡슐레이팅 재료 (851')로부터 노출 될 수 있다 ( 그림 8e와 같이). 블록 (735)은 예를 들어, 노출되거나 돌출된 다양한 상호 접속부의 상단부와 함께 인캡슐레이팅 재료 (851')를 최초로 형성하는 것을 포함할 수 있다 (예를 들어, 필름 보조 몰딩 기술, 다이-씰 몰딩 기술 등을 이용하는 것). 대안적으로, 블록 (735)은 인캡슐레이팅 재료 (851')를 형성한 후 인캡슐레이팅 재료(851')를 수직 상호 접속 구조물 (814) 및 연결 다이 상호 접속 구조물 (817) 등의 임의의 또는 전부의 상부면을 노출시키기에 충분히 얇게 하기 위해 (예를 들어, 블록 (740)에서 수행되는) 씨닝 (또는 평탄화 또는 그라인딩) 공정을 수행하는 것을 포함할 수 있다.Although encapsulating material 851 ′ is shown covering the top of vertical interconnect structure 814 and connecting die interconnect structure 817 (as shown in FIG. 8D ), some or all of these ends are It can be exposed from the encapsulating material 851' (as shown in Figure 8e). Block 735 may include, for example, initially forming the encapsulating material 851 ′ with the upper ends of the various interconnects exposed or protruding (eg, film assisted molding techniques, die-seals). using molding techniques, etc.). Alternatively, block 735 may include forming encapsulating material 851 ′ followed by applying encapsulating material 851 ′ to any of the vertical interconnect structures 814 and connecting die interconnect structures 817 , etc. or performing a thinning (or planarizing or grinding) process (eg, performed at block 740 ) to be thin enough to expose the entire top surface.

일반적으로, 블록 (735)은 인캡슐레이팅 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 이러한 인캡슐레이팅을 수행하는 임의의 특정 방식 또는 임의의 특정 유형의 인캡슐레이팅 재료 또는 그 구성의 특성에 의해 제한되지 않아야 한다.In general, block 735 may include an encapsulating step. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of carrying out such encapsulation or of any particular type of encapsulating material or construction thereof.

예시적인 방법 (700)은 블록 (740)에서 인캡슐레이팅 재료 및/또는 다양한 상호 접속 구조물을 그라인딩하는 단계를 포함할 수 있다. 블록 (740)은 다양한 방식 중 임의의 방식으로 이러한 그라인딩 (또는 임의의 씨닝 또는 평탄화)을 수행하는 것을 포함할 수 있으며, 이의 비 제한적인 예는 여기에 제공된다. 블록 (740)의 다양한 예시적인 양태가 도 8e에 도시된 예 (800E)에 제시되어 있다. 블록 (740)은 예를 들어 여기에서 논의된 다른 그라인딩 (또는 박형화 또는 평탄화) 블록 (또는 단계)과 임의의 또는 모든 특성을 공유할 수 있다.Exemplary method 700 may include grinding the encapsulating material and/or various interconnect structures at block 740 . Block 740 may include performing such grinding (or any thinning or planarization) in any of a variety of ways, non-limiting examples of which are provided herein. Various illustrative aspects of block 740 are presented in example 800E shown in FIG. 8E . Block 740 may share any or all characteristics, for example, with other grinding (or thinning or planarizing) blocks (or steps) discussed herein.

여기에서 논의된 바와 같이, 다양한 예시적인 구현 예에서, 인캡슐레이팅 재료 (851')는 최초에 궁극적으로 원하는 것보다 두꺼운 두께로 형성될 수 있고/있거나 수직 상호 접속 구조물 (814) 및 연결 다이 상호 접속 구조물 (817)은 궁극적으로 원하는 것보다 두꺼운 최초 두께로 형성될 수 있다. 이러한 예시적인 구현에서, 블록 (740)은 인캡슐레이팅 재료 (851'), 수직 상호 접속 구조물 (814) 및/또는 접속 다이 상호 접속 구조물 (817)을 그라인딩 (또는 달리 얇게 하거나 평탄화)하도록 수행될 수 있다. 도 8e에 도시된 예 (800E)에서, 인캡슐레이팅 재료 (851), 수직 상호 접속 구조물 (814) 및/또는 연결 다이 상호 접속 구조물 (817)은 (도 8e에 도시된 바와 같이) 인캡슐레이팅 재료 (851) 및 수직 상호 접속 구조물 (814) 및 연결 다이 상호 접속 구조물 (817)을 초래하도록 그라인딩되었다. 그라인딩된 인캡슐레이팅 재료 (851)의 상부 표면, 수직 상호 접속 구조물 (814)의 상부 표면 및/또는 연결 다이 상호 접속 구조물 (817)의 상부 표면은 예를 들어 동일 평면 일 수 있다.As discussed herein, in various exemplary implementations, the encapsulating material 851 ′ may initially be formed to a greater thickness than ultimately desired and/or the vertical interconnect structure 814 and the connecting die interconnect. Connection structure 817 may ultimately be formed to an initial thickness greater than desired. In this exemplary implementation, block 740 may be performed to grind (or otherwise thin or planarize) encapsulating material 851 ′, vertical interconnect structure 814 , and/or connection die interconnect structure 817 . can In the example 800E shown in FIG. 8E , the encapsulating material 851 , the vertical interconnect structure 814 , and/or the connecting die interconnect structure 817 (as shown in FIG. 8E ) are encapsulating (as shown in FIG. 8E ). The material 851 and the vertical interconnect structure 814 and the connecting die interconnect structure 817 were ground to result. The top surface of the ground encapsulating material 851 , the top surface of the vertical interconnect structure 814 and/or the top surface of the connecting die interconnect structure 817 may be coplanar, for example.

다양한 예시적인 구현에서, 수직 상호 접속 구조물 (814)의 상부 표면 및/또는 연결 다이 상호 접속 구조물 (817)의 상부 표면은 예를 들어 화학적 또는 기계적 공정을 이용하여 인캡슐레이팅 재료 (851)의 상부 표면으로부터 돌출될 수 있음에 유의한다. 블록 (735)에서의 필름 보조 및/또는 밀봉 성형 공정 등을 이용하여, 수직 상호 접속 구조물 (814) 및/또는 접속 다이 상호 접속 구조물 (817)보다 인캡슐레이팅 재료 (851)를 더 얇게한다.In various example implementations, the upper surface of the vertical interconnect structure 814 and/or the upper surface of the connecting die interconnect structure 817 are coated on top of the encapsulating material 851 using, for example, a chemical or mechanical process. Note that it can protrude from the surface. The encapsulating material 851 is thinner than the vertical interconnect structure 814 and/or the connection die interconnect structure 817 , such as using a film assisted and/or seal molding process at block 735 .

일반적으로, 블록 (740)은 인캡슐레이팅 재료 및/또는 다양한 상호 접속 구조물을 그라인딩 (또는 박형화 또는 평탄화)하는 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 그러한 그라인딩 (또는 박형화 또는 평탄화)를 수행하는 임의의 특정 방식의 특성에 의해 제한되지 않아야 한다.In general, block 740 may include grinding (or thinning or planarizing) the encapsulating material and/or various interconnect structures. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of performing such grinding (or thinning or planarizing).

예시적인 방법 (700)은 블록 (742)에서 제 2 신호 재분배 (RD) 구조물 (또는 분배 구조물)를 형성하는 단계를 포함할 수 있다. 블록 (742)은 다양한 방식 중 임의의 방식으로 이러한 형성을 수행하는 단계를 포함할 수 있으며, 이의 비 제한적인 예가 여기에 제공된다.The example method 700 can include forming a second signal redistribution (RD) structure (or distribution structure) at block 742 . Block 742 may include performing such formation in any of a variety of ways, non-limiting examples of which are provided herein.

블록 (742)은, 예를 들어, 여기에서 논의된 임의 또는 모든 신호 분배 구조 물 형성과 임의 또는 모든 특성을 공유 할 수 있다(예를 들어, 도 1의 예시적인 방법 (100)의 블록 (120)과 관련하여, 도 3의 예시적인 방법 (300)의 블록 (320)과 관련하여, 도 5의 예시적인 방법 (500)의 블록 (520)과 관련하여, 블록 720과 관련하여, 등). 블록 (742)의 다양한 예시적인 양태가 도 8f의 예 (800F)에 제공된다.Block 742 may, for example, share any or all characteristics with any or all signal distribution structure formation discussed herein (eg, block 120 of exemplary method 100 of FIG. 1 ). ), with respect to block 320 of the exemplary method 300 of FIG. 3 , with respect to block 520 of the exemplary method 500 of FIG. 5 , with respect to block 720 , etc.). Various illustrative aspects of block 742 are provided in example 800F of FIG. 8F .

여기에서 논의된 바와 같이, 블록 (740)으로부터 생성된 예시적인 구조 (800E)는 인캡슐레이팅 재료 (851)의 상부 표면, 수직 상호 접속 구조물 (814) 및/또는 연결 다이 상호 접속 구조물 (817)의 노출된 상단면, 수직 상호 접속 구조물 (814) 및/또는 연결 다이 상호 접속 구조물 (817)의 노출된 상부 측면 등을 포함하는 상부 표면을 포함할 수 있다. 블록 (742)은 예를 들어, 그러한 표면들 중 임의의 또는 모든 표면 상에 제 2 신호 재분배 구조물을 형성하는 단계를 포함할 수 있다.As discussed herein, the exemplary structure 800E resulting from block 740 includes a top surface of encapsulating material 851 , a vertical interconnect structure 814 , and/or a connecting die interconnect structure 817 . a top surface including an exposed top surface of the , the exposed top side of the vertical interconnect structure 814 and/or the connecting die interconnect structure 817 , and the like. Block 742 can include, for example, forming a second signal redistribution structure on any or all of such surfaces.

블록 (742)은 예를 들어 구조물 (800E)의 상부에 임의의 다양한 방식으로 제 2 RD 구조물을 형성하는 단계를 포함할 수 있으며, 이들의 비 제한적인 예가 여기에 제시된다. 예시적인 구현에서, 하나 이상의 유전층들 및 하나 이상의 도전층들은 수직 상호 접속 구조물들 (814) 및/또는 연결 다이 상호 접속 구조물들 (817) 사이에 전기적 접속들을 그 내부에 장착된 전기적 컴포넌트들에 측부 방향 및/또는 수직 방향으로 분배하도록 형성될 수 있다 (예를 들어, 반도체 다이, 예를 들어 다이 (811 및 812), 수동 전기 컴포넨트, 차폐 컴포넨트 등). 도 8f는 제 2 RD 구조물 (896)이 3 개의 유전층 (897) 및 3 개의 도전층 (898)을 포함하는 예를 도시한다. 이러한 층의 수는 예시일 뿐이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 다른 예시적인 구현에서, 제 2 RD 구조물 (896)은 단일 유전층 (897) 및 단일 도전층 (898), 각각의 층 중 2 개 등을 포함할 수 있다. 따라서, 제 2 RD 구조물 (896)은 코어가 없을 수 있다. 그러나, 다양한 대안적인 구현에서, 제 2 RD 구조물 (896)은 코어 구조일 수 있다는 점에 유의한다. 다른 예시적인 구현에서, 제 2 재분배 (또는 분배) 구조물 (896)은 단일 수직 금속 구조물 (예를 들어, 하나 이상의 층), 예를 들어 언더 범프 금속화 구조만을 포함할 수 있다.Block 742 may include, for example, forming a second RD structure on top of structure 800E in any of a variety of ways, non-limiting examples of which are presented herein. In an example implementation, one or more dielectric layers and one or more conductive layers flank electrical connections between vertical interconnect structures 814 and/or connect die interconnect structures 817 to electrical components mounted therein. It may be configured to dispense in a directional and/or vertical direction (eg, semiconductor dies such as dies 811 and 812, passive electrical components, shielding components, etc.). 8F shows an example in which the second RD structure 896 includes three dielectric layers 897 and three conductive layers 898 . The number of such layers is merely exemplary, and the scope of the present invention is not limited thereto. In another example implementation, the second RD structure 896 can include a single dielectric layer 897 and a single conductive layer 898 , two of each layer, and the like. Accordingly, the second RD structure 896 may be coreless. It is noted, however, that in various alternative implementations, the second RD structure 896 may be a core structure. In another example implementation, the second redistribution (or distribution) structure 896 can include only a single vertical metal structure (eg, one or more layers), eg, an under bump metallization structure.

유전층 (977)은 임의의 다양한 재료로 형성될 수 있다 (예를 들면, Si3N4, SiO2, SiON, PI, BCB, PBO, WPR, 에폭시 또는 기타 절연 재료). 유전층 (977)은 임의의 다양한 공정들을 이용하여 형성될 수 있다 (예를 들면, PVD, CVD, 인쇄, 스핀 코팅, 스프레이 코팅, 소결, 열 산화 등). 유전층 (977)은 예를 들어 다양한 표면을 노출시키도록 패턴화 될 수 있다 (예를 들어, 도전층 (898)의 하부 트레이스 또는 패드를 노출시키기 위해).Dielectric layer 977 may be formed of any of a variety of materials (eg, Si3N4, SiO2, SiON, PI, BCB, PBO, WPR, epoxy, or other insulating material). Dielectric layer 977 may be formed using any of a variety of processes (eg, PVD, CVD, printing, spin coating, spray coating, sintering, thermal oxidation, etc.). Dielectric layer 977 may be patterned, for example, to expose various surfaces (eg, to expose underlying traces or pads of conductive layer 898 ).

도전층 (898)은 임의의 다양한 재료로 형성될 수 있다 (예를 들어, 구리, 은, 금, 알루미늄, 니켈, 이들의 조합, 이들의 합금 등). 도전층 (898)은 임의의 다양한 공정을 이용하여 형성될 수 있다 (예를 들면, 전해 도금, 무전해 도금, CVD, PVD 등). Conductive layer 898 may be formed of any of a variety of materials (eg, copper, silver, gold, aluminum, nickel, combinations thereof, alloys thereof, etc.). Conductive layer 898 may be formed using any of a variety of processes (eg, electrolytic plating, electroless plating, CVD, PVD, etc.).

제 2 RD 구조물 (896)은 예를 들어, 외부 표면에 노출된 도전체를 포함할 수 있다 (예를 들어, 예 (800F)의 상부 표면에 노출됨). 이러한 노출된 도전체는 예를 들어 전기적 컴포넨트의 부착 (또는 형성) 및/또는 그의 부착 구조 (예를 들어, 블록 (745) 등)에 이용될 수 있다. 이러한 노출된 도전체는 예를 들어 패드 구조물, 범프 금속화 구조물 등을 포함할 수 있다. 이러한 구현에서, 노출된 도전체는 패드를 포함할 수 있고, 예를 들어 컴포넨트 및/또는 이들의 상호 접속 구조물의 부착 (또는 형성)을 향상시키기 위해 그 위에 형성된 저 범프 금속 (UBM)을 포함할 수 있다. 이러한 언더 범프 금속은 예를 들어 하나 이상의 Ti, Cr, Al, TiW, TiN 층 또는 다른 전기 도전성 물질을 포함할 수 있다.The second RD structure 896 can include, for example, a conductor exposed to an outer surface (eg, exposed to the top surface of example 800F). Such exposed conductors may be used, for example, for attachment (or formation) of electrical components and/or attachment structures thereof (eg, block 745, etc.). Such exposed conductors may include, for example, pad structures, bump metallization structures, and the like. In such implementations, the exposed conductors may include pads, including, for example, low bump metal (UBM) formed thereon to enhance adhesion (or formation) of components and/or interconnect structures thereof. can do. Such under bump metal may include, for example, one or more layers of Ti, Cr, Al, TiW, TiN or other electrically conductive material.

재분배 구조 및/또는 그 형성의 예는 2015년 8월 11일자로 출원되고 "반도체 패키지 및 형성 방법"으로 명명된 미국 특허 출원 번호 14/823,689; 및 "반도체 디바이스 및 그 제조 방법"으로 명명된 미국 특허 제8,362,612호;에 제공되고, 이들 각각의 내용은 그 전문이 여기에 참조로 포함된다.Examples of redistribution structures and/or formations thereof are described in U.S. Patent Application Serial Nos. 14/823,689, filed August 11, 2015, entitled "Semiconductor Packages and Methods of Formation;" and U.S. Pat. No. 8,362,612 entitled “Semiconductor Device and Method of Making the Same,” the contents of each of which are incorporated herein by reference in their entirety.

제 2 RD 구조물 (896)는 예를 들어 적어도 일부 전기적 연결 또는 신호의 팬-아웃 재분배를 수행할 수 있는데, 이는 연결 다이 상호 접속 구조물 (817) 및/또는 수직 상호 접속 구조물 (814)의 적어도 일부로부터 (제 2 RD 구조물 (896)의 하부면에 부착됨) 연결 다이 상호 접속 구조물 (817) (또는 연결 다이 (816b)) 및/또는 수직 상호 접속 구조물 (814)의 풋 프린트 외부의 위치들로 측부 방향으로 전기적 연결 또는 신호를 움직여 놓는다. 또한 예를 들어 제 2 RD 구조물 (896)은 적어도 일부 전기적 연결 또는 신호의 팬-인 재분배를 수행할 수 있는데, 이는 연결 다이 상호 접속 구조물 (817) 및/또는 수직 상호 접속 구조물 (814)의 적어도 일부로부터 연결 다이 상호 접속 구조물 (817) (또는 연결 다이 (816b)) 및/또는 수직 상호 접속 구조물 (814)의 풋 프린트 내부 위치들로 측부 방향으로 전기적 연결 또는 신호를 움직여 놓는다. 제 2 RD 구조물 (896)은 또한 예를 들어 기능성 다이 (811 및 812) 사이의 다양한 신호의 연결을 제공할 수 있다 (예를 들어, RD 구조물 (846a)에 의해 제공되는 연결에 더하여, 연결 다이 (816b)에 의해 제공되는 연결에 더하여)The second RD structure 896 may, for example, perform at least some electrical connections or fan-out redistribution of signals, which may include at least a portion of the connecting die interconnect structure 817 and/or the vertical interconnect structure 814 . to locations outside the footprint of the connecting die interconnect structure 817 (or connecting die 816b) and/or vertical interconnect structure 814 (attached to the bottom surface of the second RD structure 896 ) Move the electrical connection or signal to the side. Also for example, the second RD structure 896 may perform at least some electrical connections or fan-in redistribution of signals, which may include at least some of the connecting die interconnect structures 817 and/or vertical interconnect structures 814 . It moves electrical connections or signals laterally from portions of the connecting die interconnect structure 817 (or connecting die 816b ) and/or into positions within the footprint of the vertical interconnect structure 814 . The second RD structure 896 may also provide for coupling of various signals, for example, between the functional dies 811 and 812 (eg, in addition to the connection provided by the RD structure 846a , the connecting die (in addition to the connection provided by (816b))

예시적인 블록 (742)은 층별로 제 2 RD 구조물을 형성하는 것으로 설명되었지만, 제 2 RD 구조물은 미리 형성된 포맷으로 수신된 다음 블록 (742)에서 부착 (예를 들어, 솔더링, 에폭시 등) 될 수 있음에 유의해야 한다.Although exemplary block 742 has been described as forming the second RD structure layer by layer, the second RD structure may be received in a pre-formed format and then attached (eg, soldered, epoxy, etc.) at block 742 . It should be noted that there is

일반적으로, 블록 (742)은 제 2 재분배 (RD) 구조물을 형성하는 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 이러한 캐리어 및/또는 신호 재분배 구조를 만드는 임의의 특정 방식의 특성 또는 그러한 캐리어 및/또는 신호 재분배 구조의 임의의 특정 특성에 의해 제한되지 않아야 한다.In general, block 742 may include forming a second redistribution (RD) structure. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of making such a carrier and/or signal redistribution structure or any particular characteristic of such a carrier and/or signal redistribution structure.

예시적인 방법 (700)은, 블록 (745)에서, 기능성 다이를 제 2 재분배 (RD) 구조물에 부착 (또는 결합 또는 장착)하는 단계 (예를 들어, 블록 (742)에서 형성됨)를 포함할 수 있다. 블록 (745)은 임의의 다양한 방식으로 이러한 부착을 수행하는 것을 포함할 수 있으며, 이의 비 제한적인 예가 여기에 제공된다. 블록 (745)은 예를 들어 여기에서 논의된 임의의 다이 부착 공정과 임의의 또는 모든 특성을 공유할 수 있다. 블록 (745)의 다양한 예시적인 양태가 도 8g에 도시된 예 (800G)에 제시되어있다.The exemplary method 700 may include, at block 745 , attaching (or coupling or mounting) a functional die to a second redistribution (RD) structure (eg, formed at block 742 ). there is. Block 745 may include performing such attachment in any of a variety of ways, non-limiting examples of which are provided herein. Block 745 may share any or all characteristics, for example, with any die attach process discussed herein. Various illustrative aspects of block 745 are presented in example 800G shown in FIG. 8G .

예를 들어, 제 1 기능성 다이 (811a)의 다이 상호 접속 구조물 (예를 들어, 패드, 범프 등)는 제 2 RD 구조물 (896)의 각각의 도전체 (예를 들어, 패드, 언더 범프 금속, 노출된 트레이스 등)에 기계적으로 그리고 전기적으로 연결될 수 있다. 예를 들어, 제 1 기능성 다이 (811a)의 다이 상호 접속 구조물은 제 2 RD 구조물 (896)의 도전체를 통해 각각의 수직 상호 접속 구조물 (814) 및/또는 각각의 연결 다이 상호 접속 구조물 (817)에 전기적으로 연결될 수 있다. 유사하게, 제 2 기능성 다이 (812a)의 다이 상호 접속 구조물 (예를 들어, 패드, 범프 등)는 제 2 RD 구조물(896)의 각각의 도전체 (예를 들어, 패드, 언더 범프 금속, 노출된 트레이스 등)에 기계적으로 그리고 전기적으로 연결될 수 있다. 예를 들어, 제 2 기능성 다이 (812a)의 다이 상호 접속 구조물은 제 2 RD 구조물 (896)의 도전체를 통해 각각의 수직 상호 접속 구조물 (814) 및/또는 각각의 연결 다이 상호 접속 구조물 (817)에 전기적으로 연결될 수 있다.For example, the die interconnect structures (eg, pads, bumps, etc.) of the first functional die 811a may include respective conductors (eg, pads, under bump metal, etc.) of the second RD structure 896 , exposed traces, etc.) may be mechanically and electrically connected. For example, the die interconnect structure of the first functional die 811a may be connected to each vertical interconnect structure 814 and/or each connecting die interconnect structure 817 through the conductors of the second RD structure 896 . ) can be electrically connected to. Similarly, the die interconnect structures (eg, pads, bumps, etc.) of the second functional die 812a are connected to the respective conductors (eg, pads, under bump metal, exposed) of the second RD structure 896 . connected traces, etc.) mechanically and electrically. For example, the die interconnect structure of the second functional die 812a may be connected to each vertical interconnect structure 814 and/or each connecting die interconnect structure 817 through the conductors of the second RD structure 896 . ) can be electrically connected to.

기능성 다이의 이러한 상호 접속 구조물은 임의의 다양한 방식으로 연결될 수 있다. 예를 들어, 연결은 솔더에 의해 수행될 수 있다. 예시적 구현에서, 기능성 다이 (811a 및 812a)의 상호 접속 구조물은 매스 리플로우, 열 압축 본딩 (TCB) 등에 의해 리플로우될 수 있는 솔더 캡 (또는 다른 솔더 구조물)을 포함할 수 있다. 유사하게, 제 2 RD 구조물 (896)의 패드 또는 언더 범프 금속은 매스 리플로우, 열 압축 본딩 (TCB) 등에 의해 리플로우될 수 있는 솔더 캡 (또는 다른 솔더 구조물)으로 (예를 들어, 블록 (742)에서) 형성될 수 있다. 다른 예시적인 구현에서, 연결은 솔더를 사용하는 대신에 및/또는 하나 이상의 개재된 비-솔더 금속층을 이용하여 직접 금속 대 금속 (예를 들어, 구리 대 구리 등) 결합에 의해 수행 될 수 있다. 이러한 연결의 예는 2015년 12월 8일에 출원되고 "금속 결합을 위한 과도 인터페이스 그라디언트 본딩"으로 명명된 미국 특허 출원 번호 14/963,037 및 2016년 6월 6일에 출원되고 "인터락킹 금속-금속 결합을 갖는 반도체 제품 및 그 제조 방법"으로 명명된 미국 특허 출원 번호 14/989,455에 제공되고, 이들 각각의 전체 내용이 여기에 참조로 포함된다. 기능성 다이 상호 접속 구조물을 제 2 RD 구조물 (896)에 부착시키기 위해 임의의 다양한 기술이 이용될 수 있다 (예를 들면, 매스 리플로우, 열 압착 본딩 (TCB), 직접 금속-금속 간 금속 본딩, 도전성 접착제 등).These interconnect structures of the functional die may be connected in any of a variety of ways. For example, the connection may be performed by solder. In an example implementation, the interconnect structures of the functional dies 811a and 812a may include solder caps (or other solder structures) that may be reflowed by mass reflow, thermal compression bonding (TCB), or the like. Similarly, the pad or under bump metal of the second RD structure 896 can be reflowed by mass reflow, thermal compression bonding (TCB), etc. into a solder cap (or other solder structure) (e.g., block ( 742)) can be formed. In other example implementations, the connection may be performed by direct metal-to-metal (eg, copper-to-copper, etc.) bonding instead of using solder and/or using one or more intervening non-solder metal layers. Examples of such connections are U.S. Patent Application Nos. 14/963,037, filed December 8, 2015 and entitled "Transient Interface Gradient Bonding for Metal Bonding," and June 6, 2016, filed "Interlocking Metal-to-Metal" No. 14/989,455 entitled "Semiconductor Articles Having Bonds and Methods of Making the Same," the entire contents of each of which is incorporated herein by reference. Any of a variety of techniques may be used to attach the functional die interconnect structure to the second RD structure 896 (eg, mass reflow, thermocompression bonding (TCB), direct metal-to-metal bonding, conductive adhesives, etc.).

예시적인 구현 (800G)에 도시된 바와 같이, 연결 다이 (816b)의 제 1 연결 다이 상호 접속 구조물 (817)은 제 2 RD 구조물 (896)을 통해 제 1 기능성 다이 (811a)의 각각의 상호 접속 구조물에 연결되고, 연결 다이 (816b)의 제 2 연결 다이 상호 접속 구조물 (817)은 제 2 RD 구조물 (896)를 통해 제 2 기능성 다이 (812a)의 각각의 상호 접속 구조물에 연결된다. 연결된 바와 같이, 연결 다이 (816b) (예를 들어, 제 2 RD 구조물 (896)과 함께)는 연결 다이 (816b)의 RD 구조물 (298)를 통해 제 1 기능성 다이 (811a)와 제 2 기능성 다이 (812a)의 다양한 다이 상호 접속 구조물 사이의 전기적 연결을 제공한다 (예를 들어, 도 2b-1의 예 (200B-4) 등에 도시된 바와 같이).As shown in the example implementation 800G, the first connecting die interconnect structure 817 of the connecting die 816b is connected to each interconnection of the first functional die 811a through the second RD structure 896 . connected to the structure, and the second connecting die interconnect structure 817 of the connecting die 816b is connected to each interconnect structure of the second functional die 812a through a second RD structure 896 . As connected, the connecting die 816b (eg, with the second RD structure 896 ) is connected to the first functional die 811a and the second functional die via the RD structure 298 of the connecting die 816b. Provides electrical connections between the various die interconnect structures of 812a (eg, as shown in example 200B-4 of FIG. 2B-1 , etc.).

도 8f에 도시된 예 (800G)에서, 수직 상호 접속 구조물 (814)의 높이는 예를 들어, 연결 다이 상호 접속 구조물 (217)과 연결 다이 (816b)의 지지층 (290b) 및 연결 다이 (816b)를 RD 구조물 (846a)에 부착하는데 이용되는 접착제 또는 다른 수단의 결합된 높이와 같거나 더 클 수 있다. 따라서, 제 2 RD 구조물 (896)은 예를 들어 대체로 평면 하부면, 대체로 균일한 두께 및 대체로 평면 상부면을 포함할 수 있다.In the example 800G shown in FIG. 8F , the height of the vertical interconnect structure 814 is, for example, between the connecting die interconnect structure 217 and the support layer 290b of the connecting die 816b and the connecting die 816b. It may be equal to or greater than the combined height of the adhesive or other means used to attach to the RD structure 846a. Accordingly, the second RD structure 896 may include, for example, a generally planar lower surface, a generally uniform thickness, and a generally planar upper surface.

일반적으로, 블록 (745)은 기능성 다이를 제 2 RD 구조물에 부착 (또는 결합 또는 장착)하는 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 이러한 부착을 수행하는 임의의 특정 방식의 특성 또는 임의의 특정 유형의 부착 구조의 특성에 의해 제한되지 않아야 한다.In general, block 745 may include attaching (or coupling or mounting) the functional die to the second RD structure. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of carrying out such attachments or the nature of any particular type of attachment structure.

예시적인 방법 (700)은 블록 (750)에서 기능성 다이를 언더필링하는 단계를 포함할 수 있다. 블록 (750)은 임의의 다양한 방식으로 이러한 언더필을 수행하는 것을 포함할 수 있으며, 이들의 비 제한적인 예가 여기에 제공된다. 블록 (750)은 예를 들어 여기에서 논의된 언더필링과 임의의 또는 모든 특성을 공유할 수 있다(예를 들어, 도 1의 예시적인 방법 (100)의 블록 (155) 및/또는 블록 (175)으로, 도 3의 예시적인 방법 (300)의 블록 (355) 및/또는 블록 (375)으로, 도 5의 예시적인 방법 (500)의 블록 (550)으로, 등). 블록 (750)의 다양한 예시적인 양태가 도 8h에 도시된 예 (800H)에 제시되어 있다.The exemplary method 700 may include underfilling the functional die at block 750 . Block 750 may include performing such underfill in any of a variety of ways, non-limiting examples of which are provided herein. Block 750 may share any or all characteristics, for example, with underfilling discussed herein (eg, block 155 and/or block 175 of example method 100 of FIG. 1 ). ), to block 355 and/or to block 375 of the exemplary method 300 of FIG. 3 , to block 550 of the exemplary method 500 of FIG. 5 , etc.). Various illustrative aspects of block 750 are presented in example 800H shown in FIG. 8H .

언더필은 기능성 다이 (811a, 812a)와 제 2 RD 구조물 (896) 사이에 도포될 수 있음을 주목한다. 사전 도포된 언더필 (PUF)이 활용되는 시나리오에서, 그러한 PUF는 기능성 다이 (811a 및 812a)에 및/또는 제 2 RD 구조물 (896)에 및/또는 기능성 다이 (811a 및 812a)의 결합 이전에 제 2 RD 구조물 (896)의 상부 노출 도전체 (예를 들어, 패드, 언더 범프 금속, 노출된 트레이스 등)에 도포될 수 있다. Note that an underfill may be applied between the functional dies 811a and 812a and the second RD structure 896 . In scenarios where a pre-applied underfill (PUF) is utilized, such PUF is first applied to the functional dies 811a and 812a and/or to the second RD structure 896 and/or prior to bonding of the functional dies 811a and 812a. 2 RD structures 896 may be applied to the top exposed conductors (eg, pads, under bump metal, exposed traces, etc.).

블록 (750)은 블록 (745)에서 부착이 수행된 후 언더필을 형성하는 단계를 포함할 수 있다 (예를 들면, 캐필러리 언더필, 주입된 언더필 등). 도 8h의 예시적인 구현 (800H)에 도시된 바와 같이, 언더필 재료 (861) (예를 들어, 여기에서 논의된 임의의 언더필 재료 등)는 기능성 다이 (811a 및 812a)의 바닥면 (예를 들어, 도 8h에 배향된 바와 같이) 및/또는 기능성 다이 (811a 및 812a)의 측부 표면의 적어도 일부 (전부가 아니라면)를 완전히 또는 부분적으로 덮을 수 있다. 언더필 재료 (861)는 또한 예를 들어 제 2 RD 구조물 (896)의 상부면의 대부분 (또는 전부)을 덮을 수 있다. 언더필 재료 (861)는 또한 예를 들어 제 2 RD 구조물 (896) 각각의 상호 접속 구조물 (예를 들어, 패드, 랜드, 트레이스, 언더 범프 금속 등)이 부착되는 기능성 다이 (811a 및 812a)의 각각의 상호 접속 구조물 (예를 들어, 패드, 범프 등)을 둘러 쌀 수 있다. 제 2 RD 구조물 (896)의 상호 접속 구조물의 단부가 제 2 RD 구조물 (896)의 상부 표면 (예를 들어, 상부 유전층 표면)으로부터 돌출되는 예시적인 구현에서, 언더필 재료 (861)는 또한 이러한 돌출 부분을 둘러쌀 수 있다.Block 750 may include forming an underfill (eg, capillary underfill, implanted underfill, etc.) after deposition is performed in block 745 . As shown in example implementation 800H of FIG. 8H , underfill material 861 (eg, any underfill material discussed herein, etc.) , as oriented in FIG. 8H ) and/or at least a portion (if not all) of the side surfaces of the functional dies 811a and 812a , either completely or partially. The underfill material 861 may also cover most (or all) of the top surface of the second RD structure 896 , for example. The underfill material 861 may also be applied, for example, to each of the functional dies 811a and 812a to which the interconnect structures (eg, pads, lands, traces, under bump metal, etc.) of each of the second RD structures 896 are attached. of interconnect structures (eg, pads, bumps, etc.). In the example implementation where the ends of the interconnect structures of the second RD structure 896 protrude from the top surface (eg, the top dielectric layer surface) of the second RD structure 896 , the underfill material 861 may also include such protrusions. part can be enclosed.

예시적인 방법 (700)의 다양한 예시적인 구현에서, 블록 (750)에서 수행된 언더필링은 생략될 수 있다. 예를 들어, 기능성 다이의 언더필은 다른 블록 (예를 들어, 블록 (755) 등)에서 수행될 수 있다. 또한, 예를 들어, 이러한 언더필은 완전히 생략될 수 있다.In various example implementations of the example method 700 , the underfilling performed at block 750 may be omitted. For example, underfill of the functional die may be performed in another block (eg, block 755 , etc.). Also, for example, this underfill can be omitted entirely.

일반적으로, 블록 (750)은 기능성 다이를 언더필링하는 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 이러한 언더필을 수행하는 임의의 특정 방식의 특성 또는 임의의 특정 유형의 언더필 재료의 특성에 의해 제한되지 않아야 한다.In general, block 750 may include underfilling the functional die. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of carrying out such underfill or the nature of any particular type of underfill material.

예시적인 방법 (700)은 블록 (755)에서 인캡슐레이팅 단계를 포함할 수 있다. 블록 (755)은 임의의 다양한 방식으로 그러한 인캡슐레이팅을 수행하는 것을 포함할 수 있으며, 이의 비 제한적인 예가 여기에 제공된다. 예를 들어, 블록 (755)은 여기에서 논의된 다른 인캡슐레이팅 블록 (또는 단계)과 함께 임의의 또는 모든 특성을 공유할 수 있다 (예를 들면, 블록 (735)로, 도 1의 예시적인 방법 (100)의 블록 (130)으로, 도 3의 예시적인 방법 (300)의 블록 (330)으로, 도 5의 예시적인 방법 (500)의 블록 (535 및 555)으로, 등).The exemplary method 700 can include an encapsulating step at block 755 . Block 755 may include performing such encapsulation in any of a variety of ways, non-limiting examples of which are provided herein. For example, block 755 may share any or all characteristics with other encapsulating blocks (or steps) discussed herein (eg, block 735 , the example of FIG. 1 ). to block 130 of the method 100 , to block 330 of the exemplary method 300 of FIG. 3 , to blocks 535 and 555 of the exemplary method 500 of FIG. 5 , etc.).

블록 (755)의 다양한 예시적인 양태가 도 8i에 도시된 예 (800I)에 제시되어있다. 예를 들어, 인캡슐레이팅 재료 (852') (및/또는 그 형성)는 도 2e의 인캡슐레이팅 재료 (226') (및/또는 그 형성)과 함께, 도 4k의 인캡슐레이팅 재료 (426) (및/또는 그 형성)과 함께, 도 6d 및 6h의 인캡슐레이팅 재료 (651 및 652') (및/또는 그 형성)과 함께, 도 8e의 인캡슐레이팅 재료 (851) 등과 함께, 임의의 또는 모든 특성을 공유할 수 있다.Various illustrative aspects of block 755 are presented in example 800I shown in FIG. 8I . For example, encapsulating material 852 ′ (and/or its formation) may be combined with encapsulating material 226 ′ (and/or its formation) of FIG. 2E , along with encapsulating material 426 of FIG. 4K . ) (and/or its formation), along with the encapsulating material 651 and 652' (and/or its formation) of FIGS. 6D and 6H (and/or its formation), with the encapsulating material 851 of FIG. 8E , etc., optionally of or share all characteristics.

인캡슐레이팅 재료 (852')는 제 2 RD 구조물 (896)의 상부면을 덮고, 언더필 (861)의 측면을 덮고, 언더필 (861)의 상부면을 덮고 (예를 들어, 다이 (811a)와 (812a) 사이), 기능성 다이 (811a 및 812a)의 측부 측면의 적어도 일부(전부가 아니라면)를 덮고, 기능성 다이 (811a 및 812a)의 상부면 등을 덮는다. 다른 예에서, 인캡슐란트 재료 (852')는 언더필 (861)을 대체할 수 있으며, 따라서 기능성 다이 (811a 및/또는 812a)와 제 2 RD 구조물 (896) 사이에 언더필을 제공한다.The encapsulating material 852 ′ covers the top surface of the second RD structure 896 , covers the sides of the underfill 861 , covers the top surface of the underfill 861 (eg, with the die 811a ) (between 812a), at least a portion (if not all) of the side sides of the functional dies 811a and 812a, and the top surface of the functional dies 811a and 812a, and the like. In another example, the encapsulant material 852 ′ may replace the underfill 861 , thus providing an underfill between the functional die 811a and/or 812a and the second RD structure 896 .

다른 인캡슐레이팅 재료 (예를 들어, 도 2e의 인캡슐레이팅 재료 (226') 등)와 관련하여 여기에서 논의된 바와 같이, 인캡슐레이팅 재료 (852')는 기능성 다이 (811a 및 812a)의 상부면을 덮도록 원래 형성될 필요는 없다. 예를 들어, 블록 (755)은 인캡슐레이팅 재료 (852')를 형성하기 위해 필름 보조 몰딩, 밀봉 몰딩 등을 이용하는 것을 포함할 수 있다.As discussed herein with respect to other encapsulating materials (eg, encapsulating material 226 ′ in FIG. 2E , etc.), encapsulating material 852 ′ can be applied to functional dies 811a and 812a. It need not be originally formed to cover the upper surface. For example, block 755 may include using film assisted molding, seal molding, etc. to form encapsulating material 852 ′.

일반적으로, 블록 (755)은 인캡슐레이팅 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 이러한 인캡슐레이팅을 수행하는 임의의 특정 방식, 임의의 특정 유형의 인캡슐레이팅 재료 등의 특성에 의해 제한되지 않아야 한다.In general, block 755 may include an encapsulating step. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of performing such encapsulation, any particular type of encapsulating material, or the like.

예시적인 방법 (700)은 블록 (760)에서 인캡슐란트 재료를 그라인딩 (또는 달리는 얇게 하거나 평탄화)하는 단계를 포함할 수 있다. 블록 (760)은 비 제한적인 예가 여기에 제공되는 다양한 방식 중 임의의 방식으로 이러한 그라인딩 (또는 임의의 씨닝 또는 평탄화 공정)을 수행하는 것을 포함할 수 있다. 예를 들어, 블록 (760)은 예를 들어 여기에서 논의된 다른 그라인딩 (또는 박형화) 블록 (또는 단계)와 함께 임의의 또는 모든 특성을 공유할 수 있다 (예를 들어, 도 1의 예시적인 방법 (100)의 블록 (135)과 함께, 도 3의 예시적인 방법 (300)의 블록 (335)과 함께, 도 5의 예시적인 방법 (500)의 블록 (540 및 555)과 함께, 블록 (735)과 함께, 등).Exemplary method 700 may include grinding (or otherwise thinning or planarizing) the encapsulant material at block 760 . Block 760 may include performing such grinding (or any thinning or planarizing process) in any of the various manners, non-limiting examples provided herein. For example, block 760 may share any or all characteristics, for example, with other grinding (or thinning) blocks (or steps) discussed herein (eg, the exemplary method of FIG. 1 ). Along with block 135 of 100 , along with block 335 of the exemplary method 300 of FIG. 3 , along with blocks 540 and 555 of the exemplary method 500 of FIG. 5 , with block 735 ) with, etc.).

블록 (760)의 다양한 예시적인 양태가 도 8j에 도시된 예 (800J)에 제시되어있다. 인캡슐레이팅 재료 (852) (및/또는 이의 형성)를 그라인딩 (또는 박형화 또는 평탄화 등)하는 예는 도 2f의 인캡슐레이팅 재료 (226) (및/또는 이의 형성)와 함께, 도 4f의 인캡슐레이팅 재료 (426) (및/또는 이의 형성)와 함께, 도 6e 및 도 6i의 인캡슐레이팅 재료 (651 및 652) (및/또는 이의 형성)와 함께, 인캡슐레이팅 재료 (851) 등과 함께, 임의의 또는 모든 특성을 공유할 수 있다.Various illustrative aspects of block 760 are presented in example 800J shown in FIG. 8J . An example of grinding (or thinning, planarizing, etc.) encapsulating material 852 (and/or forming thereof) is illustrated in FIG. 4F with encapsulating material 226 (and/or forming thereof) in FIG. 2F . With encapsulating material 426 (and/or formation thereof), with encapsulating material 651 and 652 (and/or formation thereof) of FIGS. 6E and 6I , with encapsulating material 851 , etc. , may share any or all properties.

인캡슐레이팅 재료 (852)의 상부 표면이 기능성 다이 (811a)의 상부 표면 및/또는 기능성 다이 (812a)의 상부 표면과 동일 평면에 있도록, 블록 (760)은, 예를 들어 인캡슐레이팅 재료 (852) 및/또는 기능성 다이 (811a 및 812a)를 그라인딩하는 단계를 포함할 수 있다.Block 760 may include, for example, an encapsulating material such that the top surface of the encapsulating material 852 is flush with the top surface of the functional die 811a and/or the top surface of the functional die 812a ( 852) and/or grinding the functional dies 811a and 812a.

일반적으로, 블록 (760)은 인캡슐레이팅 재료를 그라인딩 (또는 달리는 얇게하거나 평탄화)하는 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 그러한 그라인딩 (또는 박형화 또는 평탄화)를 수행하는 임의의 특정 방식의 특성에 의해 제한되지 않아야 한다.In general, block 760 may include grinding (or otherwise thinning or planarizing) the encapsulating material. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular manner of performing such grinding (or thinning or planarizing).

예시적인 방법 (700)은 블록 (765)에서 캐리어를 제거하는 단계를 포함할 수 있다. 블록 (765)은 임의의 다양한 방식으로 캐리어를 제거하는 단계를 포함할 수 있으며, 이의 비 제한적인 예가 여기에 제공된다. 예를 들어, 블록 (765)은 여기에서 논의된 임의의 캐리어 제거 공정과 함께 임의의 또는 모든 특성을 공유할 수 있다 (예를 들어, 도 1의 예시적인 방법 (100)의 블록 (145) 및/또는 블록 (160)과 함께, 도 3의 예시적인 방법 (300)의 블록 (345) 및/또는 블록 (360)과 함께, 도 5의 예시적인 방법 (500)의 블록 (565)과 함께, 등). 블록 (765)의 다양한 예시적인 양태가 도 8k의 예 (800K)에 도시되어 있다.The example method 700 can include removing the carrier at block 765 . Block 765 may include removing the carrier in any of a variety of ways, non-limiting examples of which are provided herein. For example, block 765 may share any or all characteristics with any carrier removal process discussed herein (eg, block 145 of exemplary method 100 of FIG. 1 and with block 160 , with block 345 and/or with block 360 of the exemplary method 300 of FIG. 3 , with block 565 of the exemplary method 500 of FIG. 5 ; etc). Various illustrative aspects of block 765 are shown in example 800K of FIG. 8K .

예를 들어, 도 8k의 예 (800K)는 (예를 들어, 도 8j의 예 (800J)와 비교하여) 제거된 제 1 캐리어 (821a)를 도시한다. 블록 (765)은 임의의 다양한 방식으로 이러한 캐리어 제거를 수행하는 단계를 포함할 수 있다 (예를 달면, 그라인딩, 에칭, 화학-기계적 평탄화, 박리, 전단, 열 또는 레이저 방출 등). 또한, 예를 들어, 블록 (765)은 예를 들어 블록 (720)에서 RD 구조물 (846a)의 형성 동안 접착제층이 이용된 경우 접착제층을 제거하는 단계를 포함할 수 있다.For example, example 800K of FIG. 8K shows the first carrier 821a removed (eg, compared to example 800J of FIG. 8J ). Block 765 may include performing such carrier removal in any of a variety of ways (eg, grinding, etching, chemical-mechanical planarization, exfoliation, shearing, thermal or laser emission, etc.). Also, for example, block 765 may include removing the adhesive layer if used during formation of the RD structure 846a at block 720 , for example.

다양한 예시적인 구현에서, 도 1 및 3의 예시적인 방법 (100 및 300)과 관련하여 여기에 도시되고 논의된 바와 같이, 제 2 캐리어가 이용될 수 있다 (예를 들어, 인캡슐레이팅 재료 (852) 및/또는 기능성 다이 (811a 및 812a)에 결합됨) 다른 예 구현에서는, 캐리어 대신에 다양한 툴링 구조가 이용될 수 있다.In various example implementations, a second carrier may be utilized (eg, encapsulating material 852 ), as shown and discussed herein with respect to example methods 100 and 300 of FIGS. 1 and 3 . ) and/or coupled to functional dies 811a and 812a) In other example implementations, various tooling structures may be used instead of carriers.

일반적으로, 블록 (765)은 캐리어를 제거하는 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 캐리어를 제거하는 임의의 특정 방식의 특성 또는 임의의 특정 유형의 캐리어의 특성에 의해 제한되지 않아야 한다.In general, block 765 may include removing the carrier. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular type of carrier or the nature of any particular manner of removing carriers.

예시적인 방법 (700)은 블록 (770)에서 신호 재분배 (RD) 구조물을 완료하는 단계를 포함할 수 있다 (예를 들어, RD 구조물 (846a)이 블록 (820)에서 완전히 형성되지 않은 경우). 블록 (770)은 임의의 다양한 방식으로 RD 구조물을 완성하는 것을 포함 할 수 있으며, 이의 비 제한적인 예가 여기에 제공된다. 블록 (770)은 예를 들어 블록 (720)과 임의의 또는 모든 특성을 공유할 수 있다 (예를 들어, 블록 (720)의 양태를 형성하는 RD 구조물과 관련하여). 블록 (770)의 다양한 양태가도 8l에 도시된 예 (800L)에 제시되어 있다.Exemplary method 700 may include completing a signal redistribution (RD) structure at block 770 (eg, if RD structure 846a is not fully formed at block 820 ). Block 770 may include completing the RD structure in any of a variety of ways, non-limiting examples of which are provided herein. Block 770 may, for example, share any or all characteristics with block 720 (eg, with respect to the RD structures forming aspects of block 720 ). Various aspects of block 770 are presented in example 800L shown in FIG. 8L .

여기에서 논의된 바와 같이, 예를 들어 블록 (720)과 관련하여, 캐리어는 원하는 RD 구조물의 일부만이 형성된 상태에서 수신 (또는 제조 또는 준비될) 할 수 있다. 이러한 예시적인 시나리오에서, 블록 (770)은 RD 구조물의 형성을 완료하는 단계를 포함할 수 있다.As discussed herein, for example, with respect to block 720 , a carrier may receive (or be manufactured or prepared) with only a portion of the desired RD structure formed. In this example scenario, block 770 may include completing formation of the RD structure.

도 8l을 참조하면, 블록 (770)은 RD 구조물 (846a)의 제 1 부분 상에 RD 구조물 (846b)의 제 2 부분을 형성하는 단계를 포함할 수 있다 (예를 들어, RD 구조물 (846a)의 제 1 부분은 블록 (720)에서 수신 또는 제조 또는 준비되었다). 블록 (770)은 예를 들어 RD 구조물 (846a)의 제 1 부분이 형성되는 것과 동일한 방식으로 RD 구조물 (846b)의 제 2 부분을 형성하는 것을 포함할 수 있다.Referring to FIG. 8L , block 770 can include forming a second portion of RD structure 846b on a first portion of RD structure 846a (eg, RD structure 846a ). The first portion of has been received or prepared or prepared at block 720). Block 770 can include, for example, forming a second portion of RD structure 846b in the same manner that a first portion of RD structure 846a is formed.

다양한 구현에서, RD 구조물 (846a)의 제 1 부분 및 RD 구조물 (846b)의 제 2 부분은 상이한 재료 및/또는 상이한 공정을 이용하여 형성될 수 있음에 유의한다. 예를 들어, RD 구조물 (846a)의 제 1 부분은 무기 유전층을 이용하여 형성 될 수 있고, RD 구조물 (846b)의 제 2 부분은 유기 유전층을 이용하여 형성될 수 있다. 또한, 예를 들어, RD 구조물 (846a)의 제 1 부분은 더 미세한 피치 (또는 더 얇은 트레이스 등)를 갖도록 형성 될 수 있고, RD 구조물 (846b)의 제 2 부분은 더 거친 피치 (또는 더 두꺼운 트레이스 등)를 갖도록 형성될 수 있다. 또한, 예를 들어, RD 구조물 (846a)의 제 1 부분은 BEOL (back end of line) 반도체 웨이퍼 제조 공정을 이용하여 형성될 수 있고, RD 구조물 (846b)의 제 2 부분은 포스트-팹 전자 디바이스 패키징 공정을 이용하여 형성될 수 있다. 또한, RD 구조물 (846a)의 제 1 부분 및 RD 구조물 (846b)의 제 2 부분은 상이한 지리적 위치에서 형성될 수 있다.It is noted that in various implementations, the first portion of the RD structure 846a and the second portion of the RD structure 846b may be formed using different materials and/or different processes. For example, a first portion of the RD structure 846a may be formed using an inorganic dielectric layer, and a second portion of the RD structure 846b may be formed using an organic dielectric layer. Also, for example, a first portion of RD structure 846a may be formed to have a finer pitch (or thinner traces, etc.), and a second portion of RD structure 846b may be formed to have a coarser pitch (or thicker traces, etc.). traces, etc.). Also, for example, a first portion of the RD structure 846a can be formed using a back end of line (BEOL) semiconductor wafer fabrication process, and a second portion of the RD structure 846b is a post-fab electronic device. It may be formed using a packaging process. Further, the first portion of the RD structure 846a and the second portion of the RD structure 846b may be formed in different geographic locations.

RD 구조물 (846a)의 제 1 부분과 마찬가지로, RD 구조물 (846b)의 제 2 부분은 임의의 수의 유전층 및/또는 도전층을 가질 수 있다.Like the first portion of the RD structure 846a, the second portion of the RD structure 846b may have any number of dielectric and/or conductive layers.

여기에서 논의된 바와 같이, 상호 접속 구조물은 RD 구조물 (846b) 상에 형성될 수 있다. 이러한 예시적인 구현에서, 블록 (765)은 이러한 상호 접속 구조물의 형성 (또는 부착)을 향상시키기 위해 노출된 패드 상에 UBM (under bump metallization)을 형성하는 것을 포함할 수 있다.As discussed herein, an interconnect structure may be formed on the RD structure 846b. In this example implementation, block 765 may include forming under bump metallization (UBM) on the exposed pads to enhance the formation (or attachment) of such interconnect structures.

일반적으로, 블록 (770)은 신호 재분배 (RD) 구조물을 완료(완성)하는 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 신호 재분배 구조를 형성하는 임의의 특정 방식의 특성 또는 임의의 특정 유형의 신호 분배 구조의 특성에 의해 제한되지 않아야 한다.In general, block 770 may include completing (complete) the signal redistribution (RD) structure. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular type of signal distribution structure or the nature of any particular manner of forming the signal redistribution structure.

예시적인 방법 (700)은 블록 (775)에서 재분배 구조 상에 상호 접속 구조물을 형성하는 단계를 포함할 수 있다. 블록 (775)은 임의의 다양한 방식으로 상호 접속 구조물을 형성하는 단계를 포함할 수 있으며, 이들의 비 제한적인 예가 여기에 제공된다. 예를 들어, 블록 (775)은 여기에서 논의된 임의의 상호 접속 구조물과 임의의 또는 모든 특성을 공유할 수 있다.The exemplary method 700 may include forming an interconnect structure on the redistribution structure at block 775 . Block 775 may include forming an interconnect structure in any of a variety of ways, non-limiting examples of which are provided herein. For example, block 775 may share any or all characteristics with any interconnect structure discussed herein.

블록 (775)의 다양한 예시적인 양태가 도 8m에 도시된 예 (800M)에 제시되어있다. 예시적인 상호 접속 구조물 (852) (예를 들어, 패키지 상호 접속 구조물 등)는 다양한 상호 접속 구조물 중 임의의 특성을 포함할 수 있다. 예를 들어, 패키지 상호 접속 구조물 (852)은 도전성 볼 (예를 들어, 솔더 볼 등), 도전성 범프, 도전성 필라, 와이어 등을 포함할 수 있다.Various illustrative aspects of block 775 are presented in example 800M shown in FIG. 8M . Exemplary interconnect structures 852 (eg, package interconnect structures, etc.) may include any of a variety of interconnect structures. For example, the package interconnect structure 852 may include conductive balls (eg, solder balls, etc.), conductive bumps, conductive pillars, wires, and the like.

블록 (775)은 임의의 다양한 방식으로 상호 접속 구조물 (852)을 형성하는 단계를 포함할 수 있다. 예를 들어, 상호 접속 구조물 (852)은 RD 구조물 (846b) 상에 (예를 들어, 각각의 패드 (851) 및/또는 UBM에) 붙여지고/되거나 인쇄될 수 있고 리플로우될 수 있다. 또한, 예를 들어, 상호 접속 구조물들 (852) (예를 들어, 도전성 볼들, 도전성 범프들, 필라들, 와이어들 등)은 부착되기 전에 미리 형성되어, RD 구조물 (846b)에 예를 들어, 리플로우, 도금, 에폭싱, 와이어 본딩될 수 있다. Block 775 may include forming interconnect structure 852 in any of a variety of ways. For example, interconnect structure 852 may be pasted (eg, to each pad 851 and/or UBM) on RD structure 846b and/or printed and reflowed. Also, for example, interconnect structures 852 (e.g., conductive balls, conductive bumps, pillars, wires, etc.) may be preformed prior to being attached to RD structure 846b, for example, It can be reflowed, plated, epoxized, or wire bonded.

위에서 논의된 바와 같이, RD 구조물 (846b)의 패드 (851)는 상호 접속 구조물의 형성 (예를 들어, 빌딩, 부착, 결합, 증착 등)을 보조하기 위해 언더 범프 금속 (UBM) 또는 임의의 금속화로 형성될 수 있음에 유의한다. 이러한 UBM 형성은 예를 들어 블록 (770) 및/또는 블록 (775)에서 수행될 수 있다.As discussed above, the pads 851 of the RD structure 846b may be formed of an under bump metal (UBM) or any metal to assist in the formation of an interconnect structure (eg, building, attaching, bonding, depositing, etc.). Note that it can be formed by fire. Such UBM formation may be performed, for example, at block 770 and/or block 775 .

일반적으로, 블록 (775)은 재분배 구조물 상에 상호 접속 구조물을 형성하는 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 이러한 상호 접속 구조물을 형성하는 임의의 특정 방식의 특성 또는 상호 접속 구조물의 임의의 특정 특성에 의해 제한되지 않아야 한다.In general, block 775 may include forming an interconnect structure on the redistribution structure. Accordingly, the scope of the present disclosure should not be limited by the characteristics of any particular manner of forming such interconnect structures or by any particular characteristics of the interconnect structures.

예시적인 방법 (700)은 블록 (780)에서 싱귤레이션 단계를 포함할 수 있다. 블록 (780)은 임의의 다양한 방식으로 이러한 싱귤레이션을 수행하는 것을 포함할 수 있으며, 그 비 제한적인 예가 여기에서 논의된다. 블록 (780)은 예를 들어 여기에서 논의된 임의의 싱귤 레이션과 임의의 또는 모든 특성을 공유 할 수 있다 (예를 들어, 도 1의 예시적인 방법 (100)의 블록 (165)에 관해 논의된 바와 같이, 도 3의 예시적인 방법 (300)의 블록 (365)과 관련하여 논의된 바와 같이, 도 5의 예시적인 방법 (500)의 블록 (580)과 관련하여 논의 된 바와 같이).The exemplary method 700 can include a singulation step at block 780 . Block 780 may include performing such singulation in any of a variety of ways, non-limiting examples of which are discussed herein. Block 780 may share any or all characteristics, for example, with any singulation discussed herein (eg, as discussed with respect to block 165 of the example method 100 of FIG. 1 ). (as discussed with respect to block 365 of the exemplary method 300 of FIG. 3 , as discussed with respect to block 580 of the exemplary method 500 of FIG. 5 ).

블록 (780)의 다양한 예시적인 양태가 도 8n에 도시된 예 (800N)에 제시되어있다. 개별화된 구조 (예를 들어, 인캡슐레이팅 재료 부분 (852a)에 대응)는 예를 들어 도 2l의 개별화된 구조와 함께 (예를 들어, 2개의 인캡슐레이팅 재료 부분 (226a 및 226b)에 대응), 도 4l의 개별화된 구조와 함께 (예를 들어, 2개의 인캡슐레이팅 재료 부분 (426a 및 426b)에 대응), 도 6m의 단일 구조 (600M) 등과 함께 임의의 또는 모든 특성을 공유할 수 있다.Various illustrative aspects of block 780 are presented in example 800N shown in FIG. 8N . The individualized structure (eg, corresponding to encapsulating material portion 852a), for example with the individualized structure of FIG. 2L (eg, corresponding to two encapsulating material portions 226a and 226b) ), with the individualized structure of FIG. 4L (eg, corresponding to two encapsulating material parts 426a and 426b ), with the single structure 600M of FIG. 6M , etc., may share any or all properties. there is.

일반적으로, 블록 (780)은 싱귤레이션 단계를 포함할 수 있다. 따라서, 본 개시의 범위는 임의의 특정 싱귤레이션 방식의 특성에 의해 제한되지 않아야 한다.In general, block 780 may include a singulation step. Accordingly, the scope of the present disclosure should not be limited by the nature of any particular singulation scheme.

예시적인 방법 (700)은 블록 (790)에서 연속 공정을 수행하는 단계를 포함 할 수 있다. 이러한 연속 공정은 임의의 다양한 특성을 포함할 수 있으며, 이의 비 제한적인 예가 여기에 제공된다. 예를 들어, 블록 (790)은 도 1의 예시적인 방법 (100)의 블록 (190)과 함께, 도 3의 예시적인 방법 (300)의 블록 (390)과 함께, 도 5의 예시적인 방법 (500)의 블록 (590)과 함께 임의의 또는 모든 특성을 공유할 수 있다.Exemplary method 700 may include performing a continuous process at block 790 . Such continuous processes may include any of a variety of properties, non-limiting examples of which are provided herein. For example, block 790 is combined with block 190 of example method 100 of FIG. 1 , along with block 390 of example method 300 of FIG. 3 , along with block 390 of example method 100 of FIG. Any or all characteristics may be shared with block 590 of 500 .

예를 들어, 블록 (790)은 예시적인 방법 (700)의 실행 흐름을 임의의 블록으로 리턴하는 단계를 포함할 수 있다. 또한 예를 들어, 블록 (790)은 예시적인 방법 (700)의 실행 흐름을 여기에서 논의된 임의의 다른 방법 블록 (또는 단계)으로 보내는 것을 포함할 수 있다 (예를 들어, 도 1의 예시적인 방법 (100), 도 3의 예시적인 방법 (300), 도 5의 예시적인 방법 (500)과 관련하여, 등).For example, block 790 can include returning the execution flow of example method 700 to any block. Also for example, block 790 can include directing the flow of execution of the example method 700 to any other method block (or step) discussed herein (eg, the exemplary method 700 of FIG. 1 ). method 100 , exemplary method 300 of FIG. 3 , with respect to exemplary method 500 of FIG. 5 , etc.).

예를 들어, 도 2o의 예 (200O), 도 2p의 예 (200P) 및 도 2q의 예 (200Q)에 도시된 바와 같이, 블록 (790)은 인캡슐레이팅 재료 및/또는 언더필을 형성 (또는 형성 생략)하는 것을 포함할 수 있다.For example, as shown in example 2000 of FIG. 2O , example 200P of FIG. 2P , and example 200Q of FIG. 2Q , block 790 forms an encapsulating material and/or an underfill (or omission) may be included.

여기에서 논의된 바와 같이, 기능성 다이 및 연결 다이는 예를 들어 다중 칩 모듈 구성에서 기판에 장착될 수 있다. 그러한 구성의 비 제한적인 예가 도 9 및 10에 도시되어있다.As discussed herein, the functional die and the connecting die may be mounted to a substrate in a multi-chip module configuration, for example. Non-limiting examples of such a configuration are shown in FIGS. 9 and 10 .

도 9는 본 개시의 다양한 양태에 따른 예시적인 전자 디바이스 (900)의 평면도를 도시한다. 예시적인 전자 디바이스 (900)는 예를 들어 여기에서 논의된 임의의 또는 모든 전자 디바이스와 임의의 또는 모든 특성을 공유할 수 있다. 예를 들어, 기능성 다이 (911 및 912)는 여기에서 논의된 기능성 다이 (211, 212, 201-204, 411, 412, 401-404, 611a, 612a, 811a, 812a 등) 중 일부 또는 전부와 임의의 또는 모든 특성을 공유할 수 있다. 또한, 예를 들어, 연결 다이 (916)는 여기에서 논의된 연결 다이 (216a, 216b, 216c, 290a, 290b, 416a, 416b, 616b, 816b 등) 중 어느 하나 또는 모두와 임의의 또는 모든 특성을 공유할 수 있다. 추가적으로, 예를 들어, 기판 (930)은 여기에서 논의된 임의의 또는 모든 기판 및/또는 RD 구조물 (288, 488, 646, 846, 896 등)와 임의의 또는 모든 특성을 공유할 수 있다.9 shows a top view of an example electronic device 900 in accordance with various aspects of the present disclosure. Exemplary electronic device 900 may share, for example, any or all characteristics with any or all electronic devices discussed herein. For example, functional dies 911 and 912 may include any or all of the functional dies 211, 212, 201-204, 411, 412, 401-404, 611a, 612a, 811a, 812a, etc. discussed herein. of or share all characteristics. Also, for example, the connecting die 916 may have any or all characteristics with any or all of the connecting dies 216a, 216b, 216c, 290a, 290b, 416a, 416b, 616b, 816b, etc. discussed herein. can share Additionally, for example, substrate 930 may share any or all characteristics with any or all substrates and/or RD structures 288, 488, 646, 846, 896, etc. discussed herein.

도 10은 본 개시의 다양한 양태에 따른 예시적인 전자 디바이스의 평면도를 도시한다. 예시적인 전자 디바이스 (1000)는 예를 들어 여기에서 논의된 임의의 또는 모든 전자 디바이스와 임의의 또는 모든 특성을 공유할 수 있다. 예를 들어, 기능성 다이 (기능성 다이 (1) 내지 기능성 다이 (10))는 여기에서 논의된 기능성 다이 (211, 212, 201-204, 411, 412, 401-404, 611a, 612a, 811a, 812a, 911, 912 등)와 함께 임의의 또는 모든 특성을 공유 할 수 있다. 또한, 예를 들어, 연결 다이 (연결 다이 (1) 내지 연결 다이 (10))는 여기에서 논의된 임의의 또는 모든 특성을 임의의 또는 모든 연결 다이 (216a, 216b, 216c, 290a, 290b, 416a, 416b, 616b, 816b, 916 등)와 공유할 수 있다. 부가적으로, 예를 들어, 기판 (1030)은 여기에서 논의된 임의의 또는 모든 기판 및/또는 RD 구조물 (288, 488, 646, 846, 896, 930 등)과 임의의 또는 모든 특성을 공유할 수 있다.10 depicts a top view of an example electronic device in accordance with various aspects of the present disclosure. Exemplary electronic device 1000 may share, for example, any or all characteristics with any or all electronic devices discussed herein. For example, functional dies (functional die 1 through functional die 10) may be functional dies 211, 212, 201-204, 411, 412, 401-404, 611a, 612a, 811a, 812a discussed herein. , 911, 912, etc.) can share any or all characteristics. Also, for example, the connecting dies (connecting die 1 through 10) may exhibit any or all of the characteristics discussed herein with any or all of the connecting dies 216a, 216b, 216c, 290a, 290b, 416a. , 416b, 616b, 816b, 916, etc.). Additionally, for example, substrate 1030 may share any or all properties with any or all substrates and/or RD structures 288, 488, 646, 846, 896, 930, etc. discussed herein. can

여기에서 논의된 예시는 일반적으로 2 개의 기능성 다이 사이의 연결 다이를 포함하지만, 본 개시의 범위는 이에 제한되지 않는다. 예를 들어, 도 10에 도시된 바와 같이, 연결 다이 (9)는 3 개의 기능성 다이 (예를 들어, 기능성 다이 (2), 기능성 다이 (9) 및 기능성 다이 (10))에 연결되며, 예를 들어 이러한 기능성 다이 각각을 서로에 전기적으로 연결한다. 따라서, 단일 연결 다이는 다수의 기능성 다이 (예를 들어, 2 개의 기능성 다이, 3 개의 기능성 다이, 4 개의 기능성 다이 등)를 결합할 수 있다.Examples discussed herein generally include a connecting die between two functional dies, although the scope of the present disclosure is not so limited. For example, as shown in FIG. 10 , the connecting die 9 is connected to three functional dies (eg, the functional die 2 , the functional die 9 and the functional die 10 ), for example For example, electrically connect each of these functional dies to each other. Thus, a single connected die may combine multiple functional dies (eg, two functional dies, three functional dies, four functional dies, etc.).

또한, 여기에서 논의된 예시는 일반적으로 하나의 연결 다이에만 연결된 기능성 다이를 포함하지만, 본 개시의 범위는 이에 제한되지 않는다. 예를 들어, 단일 기능성 다이는 둘 이상의 연결 다이에 연결될 수 있다. 예를 들어, 도 10에 도시된 바와 같이, 기능성 다이 1은 다수의 각각의 연결 다이를 통해 많은 다른 기능성 다이에 연결된다.Also, although the examples discussed herein generally include a functional die connected to only one connecting die, the scope of the present disclosure is not so limited. For example, a single functional die may be connected to more than one connecting die. For example, as shown in FIG. 10 , functional die 1 is connected to many other functional dies through a plurality of respective connecting dies.

여기에서의 논의는 반도체 디바이스 어셈블리(조립체) (또는 패키지) 및/또는 그 제조 방법의 다양한 부분을 도시한 다수의 예시적인 도면을 포함하였다. 설명을 명확하게 하기 위해, 그러한 도면은 각 예시 어셈블리의 모든 측면을 보여주지는 않았다. 여기에 제시된 임의의 예시적인 어셈블리는 여기에 제시된 임의의 또는 모든 다른 조립체와 임의의 또는 모든 특성을 공유할 수 있다.The discussion herein has included a number of illustrative drawings illustrating various parts of a semiconductor device assembly (or package) and/or method of manufacturing the same. In the interest of clarity of description, such drawings do not show all aspects of each example assembly. Any exemplary assembly presented herein may share any or all characteristics with any or all other assemblies presented herein.

요약하면, 본 개시의 다양한 양태는 반도체 패키지 구조 및 반도체 패키지를 제조하는 방법을 제공한다. 비 제한적인 예로서, 본 개시의 다양한 양태는 복수의 다른 반도체 다이 사이에 전기적 신호를 라우팅하는 연결 다이를 포함하는 다양한 반도체 패키지 구조 및 그 제조 방법을 제공한다. 상기 내용은 특정 양태 및 예를 참조하여 설명되었지만, 당업자는 본 개시의 범위를 벗어나지 않고 다양한 변경이 이루어질 수 있고 등가물이 대체될 수 있음을 이해할 것이다. 또한, 본 발명의 범위를 벗어나지 않으면서 본 발명의 교시에 특정 상황 또는 재료를 적응시키기 위해 많은 수정이 이루어질 수 있다. 그러므로, 본 개시는 개시된 특정 예 (들)로 제한되지 않고, 본 개시는 첨부된 청구 범위의 범주 내에 속하는 모든 예를 포함할 것으로 의도된다.In summary, various aspects of the present disclosure provide a semiconductor package structure and a method of manufacturing the semiconductor package. As a non-limiting example, various aspects of the present disclosure provide various semiconductor package structures including connecting dies for routing electrical signals between a plurality of other semiconductor dies and methods of manufacturing the same. While the foregoing has been described with reference to specific embodiments and examples, it will be understood by those skilled in the art that various changes may be made and equivalents may be substituted without departing from the scope of the present disclosure. In addition, many modifications may be made to adapt a particular situation or material to the teachings of the present invention without departing from the scope thereof. Therefore, it is intended that the disclosure not be limited to the specific example(s) disclosed, but that the disclosure will include all examples falling within the scope of the appended claims.

Claims (26)

전기적 연결을 측부 방향으로 재배치하는 트레이스를 포함하는 제 1 신호 재분배 구조물;
상기 제 1 신호 재분배 구조물의 제 1 측면 상의 제 1 수직 상호 접속 구조물;
후면 및 전면을 포함하되, 상기 후면은 상기 제 1 신호 재분배 구조물의 제 1 측면에 대면하고 연결되는 연결 다이;
상기 연결 다이의 전면에 결합된 제 1 연결 다이 상호 접속 구조물;
상기 제 1 수직 상호 접속 구조물 및 상기 제 1 연결 다이 상호 접속 구조물 상의 제 2 신호 재분배 구조물; 및
제 1 전자 컴포넌트를 포함하되, 상기 제 1 전자 컴포넌트는:
상기 제 1 전자 컴포넌트가 적어도 상기 제 2 신호 재분배 구조물을 통해 상기 제 1 수직 상호 접속 구조물에 전기적으로 연결되도록, 상기 제 2 신호 재분배 구조물에 연결된 제 1 상호 접속 구조물; 및
상기 제 1 전자 컴포넌트가 적어도 상기 제 2 신호 재분배 구조물을 통해 상기 제 1 연결 다이 상호 접속 구조물에 전기적으로 연결되도록, 상기 제 2 신호 재분배 구조물에 연결된 제 2 상호 접속 구조물을 포함하는, 전자 디바이스.a first signal redistribution structure comprising traces laterally relocating electrical connections;
a first vertical interconnect structure on a first side of the first signal redistribution structure;
a connection die comprising a rear surface and a front surface, the rear surface facing and connected to a first side of the first signal redistribution structure;
a first connecting die interconnect structure coupled to the front surface of the connecting die;
a second signal redistribution structure on the first vertical interconnect structure and the first connecting die interconnect structure; and
A first electronic component comprising:
a first interconnect structure coupled to the second signal redistribution structure such that the first electronic component is electrically coupled to the first vertical interconnect structure through at least the second signal redistribution structure; and
and a second interconnection structure coupled to the second signal redistribution structure such that the first electronic component is electrically coupled to the first connection die interconnection structure through at least the second signal redistribution structure. 제 1 항에 있어서,
상기 제 1 신호 재분배 구조물의 제 1 측면 상의 제 2 수직 상호 접속 구조물;
상기 연결 다이의 전면에 연결되되, 상기 제 1 연결 다이 상호 접속 구조물에 전기적으로 연결된 제 2 연결 다이 상호 접속 구조물; 및
제 2 전자 컴포넌트를 포함하되, 상기 제 2 전자 컴포넌트는
상기 제 2 전자 컴포넌트가 적어도 상기 제 2 신호 재분배 구조물을 통해 상기 제 2 수직 상호 접속 구조물에 전기적으로 연결되도록, 상기 제 2 신호 재분배 구조물에 연결된 제 1 상호 접속 구조물; 및
상기 제 2 전자 컴포넌트가 적어도 상기 제 2 신호 재분배 구조물을 통해 상기 제 2 연결 다이 상호 접속 구조물에 전기적으로 연결되도록, 상기 제 2 신호 재분배 구조물에 연결된 제 2 상호 접속 구조물을 포함하는, 전자 디바이스.The method of claim 1,
a second vertical interconnect structure on a first side of the first signal redistribution structure;
a second connecting die interconnect structure connected to the front surface of the connecting die and electrically connected to the first connecting die interconnect structure; and
a second electronic component, the second electronic component comprising:
a first interconnect structure coupled to the second signal redistribution structure such that the second electronic component is electrically coupled to the second vertical interconnect structure through at least the second signal redistribution structure; and
and a second interconnect structure coupled to the second signal redistribution structure, such that the second electronic component is electrically coupled to the second connection die interconnect structure at least through the second signal redistribution structure. 제 2 항에 있어서,
상기 제 1 전자 컴포넌트와 상기 제 2 신호 재분배 구조물 사이에 수직 방향으로, 상기 제 2 전자 컴포넌트와 상기 제 2 신호 재분배 구조물 사이에 수직 방향으로, 그리고 상기 제 1 및 제 2 전자 컴포넌트 사이에 직접 측부 방향으로 위치된 언더필 재료층; 및
상기 언더필 재료층과 접촉하고 측부 방향으로 둘러싸는, 상기 언더필 재료층과 다른 언더필 재료를 포함하는, 전자 디바이스.3. The method of claim 2,
in a vertical direction between the first electronic component and the second signal redistribution structure, in a vertical direction between the second electronic component and the second signal redistribution structure, and in a direct lateral direction between the first and second electronic components an underfill material layer positioned as and
and an underfill material different from the underfill material layer in contact with and laterally surrounding the underfill material layer. 제 1 항에 있어서,
상기 제 1 신호 재분배 구조물의 제 1 측면을 덮고 상기 제 1 수직 상호 접속 구조물 및 상기 제 1 연결 다이 상호 접속 구조물을 측부 방향으로 둘러싸는 제 1 인캡슐레이팅 재료를 포함하고, 상기 제 1 인캡슐레이팅 재료의 일부는 상기 연결 다이로부터 직접 측부 방향에 위치하는, 전자 디바이스.The method of claim 1,
a first encapsulating material covering a first side of the first signal redistribution structure and laterally surrounding the first vertical interconnect structure and the first connecting die interconnect structure, the first encapsulating material comprising: wherein a portion of the material is located laterally directly from the connecting die. 제 1 항에 있어서,
상기 제 1 신호 재분배 구조물의 제 1 측면을 덮고 상기 제 1 수직 상호 접속 구조물 및 상기 제 1 연결 다이 상호 접속 구조물을 측부 방향으로 둘러싸는 제 1 인캡슐레이팅 재료를 포함하고, 상기 제 1 인캡슐레이팅 재료는 상기 연결 다이를 측부 방향으로 둘러싸는, 전자 디바이스.The method of claim 1,
a first encapsulating material covering a first side of the first signal redistribution structure and laterally surrounding the first vertical interconnect structure and the first connecting die interconnect structure, the first encapsulating material comprising: material laterally surrounds the connecting die. 제 4 항에 있어서,
상기 제 1 인캡슐레이팅 재료의 제 1 측면은 상기 제 1 수직 상호 접속 구조물의 단부 표면 및 상기 제 1 연결 다이 상호 접속 구조물의 단부 표면과 동일 평면에 있는, 전자 디바이스.5. The method of claim 4,
and a first side of the first encapsulating material is coplanar with an end surface of the first vertical interconnect structure and an end surface of the first connecting die interconnect structure. 제 6 항에 있어서,
상기 제 1 신호 재분배 구조물의 제 1 측부 측면, 상기 제 2 신호 재분배 구조물의 제 1 측부 측면 및 상기 제 1 인캡슐레이팅 재료의 제 1 측부 측면은 동일 평면에 있는, 전자 디바이스.7. The method of claim 6,
wherein the first side side of the first signal redistribution structure, the first side side of the second signal redistribution structure and the first side side of the first encapsulating material are coplanar. 제 4 항에 있어서,
상기 제 2 신호 재분배 구조물을 둘러싸고 상기 제 1 전자 컴포넌트를 측부 방향으로 둘러싸는 제 2 인캡슐레이팅 재료를 포함하는, 전자 디바이스.5. The method of claim 4,
and a second encapsulating material surrounding the second signal redistribution structure and laterally surrounding the first electronic component. 제 8 항에 있어서,
상기 제 1 신호 재분배 구조물의 제 1 측부 측면, 상기 제 2 신호 재분배 구조물의 제 1 측부 측면, 상기 제 1 인캡슐레이팅 재료의 제 1 측부 측면 및 상기 제 2 인캡슐레이팅 재료의 제 1 측부 측면은 동일 평면에 있는, 전자 디바이스.9. The method of claim 8,
a first side side of the first signal redistribution structure, a first side side of the second signal redistribution structure, a first side side of the first encapsulating material and a first side side of the second encapsulating material An electronic device that is coplanar. 제 1 항에 있어서,
상기 연결 다이의 후면에는 전기적 연결이 없고, 그리고
제 1 인캡슐레이팅 재료를 더 포함하되, 상기 제 1 인캡슐레이팅 재료로부터 상기 연결 다이의 후면이 노출되도록 하면서 상기 연결 다이를 측부 방향으로 둘러싸는, 전자 디바이스.The method of claim 1,
There is no electrical connection on the back side of the connecting die, and
An electronic device, further comprising a first encapsulating material, laterally surrounding the connecting die while exposing a back surface of the connecting die from the first encapsulating material. 제 1 항에 있어서,
상기 연결 다이의 전체 영역은 상기 제 1 신호 재분배 구조물의 최상면 위에 있는, 전자 디바이스.The method of claim 1,
and the entire area of the connecting die is above a top surface of the first signal redistribution structure. 제 1 신호 재분배 구조물;
상기 제 1 신호 재분배 구조물의 제 1 측면 상의 제 1 수직 상호 접속 구조물;
상기 제 1 신호 재분배 구조물의 제 1 측면 상의 제 2 수직 상호 접속 구조물;
후면 및 전면을 포함하되, 상기 후면은 상기 제 1 신호 재분배 구조물의 제 1 측면에 연결된 연결 다이;
상기 연결 다이의 전면에 연결된 제 1 연결 다이 상호 접속 구조물;
상기 연결 다이의 전면에 연결되되, 상기 제 1 연결 다이 상호 접속 구조물에 전기적으로 연결된, 제 2 연결 다이 상호 접속 구조물;
상기 제 1 신호 재분배 구조물의 제 1 측면 상에 있고 상기 제 1 및 제 2 수직 상호 접속 구조물, 상기 제 1 및 제 2 연결 다이 상호 접속 구조물 및 상기 연결 다이를 측부 방향으로 둘러싸는 제 1 인캡슐레이팅 재료;
상기 제 1 인캡슐레이팅 재료, 상기 제 1 및 제 2 수직 상호 접속 구조물, 및 상기 제 1 및 제 2 연결 다이 상호 접속 구조물 상의 제 2 신호 재분배 구조물;
제 1 기능성 다이를 포함하되, 상기 제 1 기능성 다이는:
상기 제 1 기능성 다이가 적어도 상기 제 2 신호 재분배 구조물을 통해 상기 제 1 수직 상호 접속 구조물에 전기적으로 연결되도록, 상기 제 2 신호 재분배 구조물에 연결된 제 1 상호 접속 구조물; 및
상기 제 1 기능성 다이가 적어도 상기 제 2 신호 재분배 구조물을 통해 상기 제 1 연결 다이 상호 접속 구조물에 전기적으로 연결되도록, 상기 제 2 신호 재분배 구조물에 연결된 제 2 상호 접속 구조물을 포함하고; 그리고
제 2 기능성 다이를 포함하되, 상기 제 2 기능성 다이는:
상기 제 2 기능성 다이가 적어도 상기 제 2 신호 재분배 구조물을 통해 상기 제 2 수직 상호 접속 구조물에 전기적으로 연결되도록, 상기 제 2 신호 재분배 구조물에 연결된 제 1 상호 접속 구조물; 및
상기 제 2 기능성 다이가 적어도 상기 제 2 신호 재분배 구조물을 통해 상기 제 2 연결 다이 상호 접속 구조물에 전기적으로 연결되도록, 상기 제 2 신호 재분배 구조물에 연결된 제 2 상호 접속 구조물을 포함하는, 전자 디바이스.a first signal redistribution structure;
a first vertical interconnect structure on a first side of the first signal redistribution structure;
a second vertical interconnect structure on a first side of the first signal redistribution structure;
a connection die comprising a rear surface and a front surface, the rear surface connected to a first side of the first signal redistribution structure;
a first connecting die interconnect structure connected to the front surface of the connecting die;
a second connecting die interconnect structure connected to the front surface of the connecting die and electrically connected to the first connecting die interconnect structure;
a first encapsulating on a first side of the first signal redistribution structure and laterally surrounding the first and second vertical interconnect structures, the first and second connecting die interconnect structures and the connecting die material;
a second signal redistribution structure on the first encapsulating material, the first and second vertical interconnect structures, and the first and second connecting die interconnect structures;
A first functional die comprising:
a first interconnect structure coupled to the second signal redistribution structure such that the first functional die is electrically coupled to the first vertical interconnect structure through at least the second signal redistribution structure; and
a second interconnect structure coupled to the second signal redistribution structure such that the first functional die is electrically coupled to the first connecting die interconnect structure through at least the second signal redistribution structure; And
A second functional die, the second functional die comprising:
a first interconnect structure coupled to the second signal redistribution structure such that the second functional die is electrically coupled to the second vertical interconnect structure through at least the second signal redistribution structure; and
and a second interconnect structure coupled to the second signal redistribution structure such that the second functional die is electrically coupled to the second connecting die interconnect structure through at least the second signal redistribution structure. 제 12 항에 있어서,
상기 제 2 신호 재분배 구조물을 덮고 상기 제 1 인캡슐레이팅 재료와 접촉하지 않고 상기 제 1 및 제 2 기능성 다이를 측부 방향으로 둘러싸는 제 2 인캡슐레이팅 재료를 포함하는, 전자 디바이스.13. The method of claim 12,
a second encapsulating material covering the second signal redistribution structure and laterally surrounding the first and second functional dies without contacting the first encapsulating material. 제 13 항에 있어서,
상기 제 1 인캡슐레이팅 재료의 제 1 측면은 상기 제 1 및 제 2 수직 상호 접속 구조물 각각의 단부면 및 상기 제 1 및 제 2 연결 다이 상호 접속 구조물 각각의 단부면과 동일 평면 상에 있고, 그리고
상기 연결 다이의 후면은 상기 제 1 인캡슐레이팅 재료의 제 2 측면으로부터 노출되는, 전자 디바이스.14. The method of claim 13,
a first side of the first encapsulating material is coplanar with an end face of each of the first and second vertical interconnect structures and an end face of each of the first and second connecting die interconnect structures, and
the backside of the connecting die is exposed from the second side of the first encapsulating material. 제 14 항에 있어서,
상기 제 1 신호 재분배 구조물의 제 1 측부 측면, 상기 제 2 신호 재분배 구조물의 제 1 측부 측면, 상기 제 1 인캡슐레이팅 재료의 제 1 측부 측면 및 상기 제 2 인캡슐레이팅 재료의 제 1 측부 측면은 동일 평면에 있는, 전자 디바이스.15. The method of claim 14,
a first side side of the first signal redistribution structure, a first side side of the second signal redistribution structure, a first side side of the first encapsulating material and a first side side of the second encapsulating material An electronic device that is coplanar. 제 13 항에 있어서,
상기 제 1 기능성 다이와 상기 제 2 신호 재분배 구조물 사이에 수직 방향으로, 상기 제 2 기능성 다이와 상기 제 2 신호 재분배 구조물 사이에 수직 방향으로 그리고 상기 제 1 및 제 2 기능성 다이 사이에 직접 측부 방향으로 위치된 언더필 재료층을 포함하되, 상기 제 2 인캡슐레이팅 재료는 상기 제 2 신호 재분배 구조물과 접촉하고 상기 언더필 재료와 접촉하는, 전자 디바이스.14. The method of claim 13,
located in a vertical direction between the first functional die and the second signal redistribution structure, in a vertical direction between the second functional die and the second signal redistribution structure, and in a direct lateral direction between the first and second functional dies. an underfill material layer, wherein the second encapsulating material is in contact with the second signal redistribution structure and is in contact with the underfill material. 제 12 항에 있어서,
상기 제 1 및 제 2 신호 재분배 구조물 사이에 직접 수직 방향으로의 체적에는 능동 전자 컴포넌트가 없는, 전자 디바이스.13. The method of claim 12,
and there are no active electronic components in the volume in a direct vertical direction between the first and second signal redistribution structures. 전기적 연결을 측부 방향으로 재배치하는 트레이스를 포함하는 제 1 신호 재분배 구조물;
상기 제 1 신호 재분배 구조물의 제 1 측면 상의 제 1 수직 상호 접속 구조물;
후면 및 전면을 포함하되, 상기 후면은 상기 제 1 신호 재분배 구조물의 제 1 측면에 대면하고 연결되는 연결 다이;
상기 연결 다이의 전면에 연결된 제 1 연결 다이 상호 접속 구조물; 및
제 1 전자 컴포넌트를 포함하되, 상기 제 1 전자 컴포넌트는:
상기 제 1 수직 상호 접속 구조물에 전기적으로 연결된 제 1 상호 접속 구조물; 및
상기 제 1 연결 다이 상호 접속 구조물에 전기적으로 연결된 제 2 상호 접속 구조물을 포함하는, 전자 디바이스.a first signal redistribution structure comprising traces laterally relocating electrical connections;
a first vertical interconnect structure on a first side of the first signal redistribution structure;
a connection die comprising a rear surface and a front surface, the rear surface facing and connected to a first side of the first signal redistribution structure;
a first connecting die interconnect structure connected to the front surface of the connecting die; and
A first electronic component comprising:
a first interconnect structure electrically connected to the first vertical interconnect structure; and
and a second interconnect structure electrically coupled to the first connecting die interconnect structure. 제 18 항에 있어서,
상기 제 1 전자 컴포넌트와 상기 제 1 수직 상호 접속 구조물 사이에 수직 방향으로 위치되고 상기 제 1 전자 컴포넌트와 상기 제 1 연결 다이 상호 접속 구조물 사이에 수직 방향으로 위치된 제 2 신호 재분배 구조물을 포함하는, 전자 디바이스.19. The method of claim 18,
a second signal redistribution structure positioned vertically between the first electronic component and the first vertical interconnect structure and vertically positioned between the first electronic component and the first connecting die interconnect structure; electronic device. 제 19 항에 있어서,
상기 제 1 전자 컴포넌트의 상기 제 1 및 제 2 상호 접속 구조물은 상기 제 2 신호 재분배 구조물에 직접 연결되는, 전자 디바이스.20. The method of claim 19,
and the first and second interconnect structures of the first electronic component are directly coupled to the second signal redistribution structure. 제 19 항에 있어서,
상기 제 1 및 제 2 신호 재분배 구조물은 코어가 없는(코어리스), 전자 디바이스.20. The method of claim 19,
wherein the first and second signal redistribution structures are coreless (coreless). 제 18 항에 있어서,
상기 제 1 신호 재분배 구조물의 제 1 측면 상의 제 2 수직 상호 접속 구조물;
상기 연결 다이의 전면에 연결되되, 상기 제 1 연결 다이 상호 접속 구조물에 전기적으로 연결된 제 2 연결 다이 상호 접속 구조물;
제 2 전자 컴포넌트를 포함하되, 상기 제 2 전자 컴포넌트는:
상기 제 2 수직 상호 접속 구조물에 전기적으로 연결된 제 1 상호 접속 구조물; 및
상기 제 2 연결 다이 상호 접속 구조물에 전기적으로 연결된 제 2 상호 접속 구조물; 및
상기 제 1 신호 재분배 구조물의 상기 제 1 측면을 덮고 상기 제 1 수직 상호 접속 구조물 및 상기 제 1 연결 다이 상호 접속 구조물을 측부 방향으로 둘러싸는 제 1 인캡슐레이팅 재료를 포함하되, 상기 제 1 인캡슐레이팅 재료의 일부가 상기 연결 다이로부터 직접 측부 방향으로 위치되는, 전자 디바이스.19. The method of claim 18,
a second vertical interconnect structure on a first side of the first signal redistribution structure;
a second connecting die interconnect structure connected to the front surface of the connecting die and electrically connected to the first connecting die interconnect structure;
A second electronic component comprising:
a first interconnect structure electrically connected to the second vertical interconnect structure; and
a second interconnect structure electrically connected to the second connecting die interconnect structure; and
a first encapsulating material covering the first side of the first signal redistribution structure and laterally surrounding the first vertical interconnect structure and the first connecting die interconnect structure; wherein a portion of the rating material is positioned laterally directly from the connecting die. 전기적 연결을 측부 방향으로 재배치하는 트레이스를 포함하는 제 1 신호 재분배 구조물;
상기 제 1 신호 재분배 구조물의 제 1 측면 상의 제 1 수직 상호 접속 구조물;
후면 및 전면을 포함하되, 상기 후면은 상기 제 1 신호 재분배 구조물의 제 1 측면에 결합된 연결 다이; 및
상기 연결 다이의 전면에 결합된 제 1 연결 다이 상호 접속 구조물을 포함하는 어셈블리를 수신하는 단계;
상기 제 1 수직 상호 접속 구조물 및 상기 제 1 연결 다이 상호 접속 구조물 상에 제 2 신호 재분배 구조물을 형성하는 단계;
제 1 전자 컴포넌트를 상기 제 2 신호 재분배 구조물에 연결하는 단계를 포함하되, 상기 제 1 전자 컴포넌트를 결합하는 단계는:
상기 제 1 전자 컴포넌트의 제 1 상호 접속 구조물을 상기 제 2 신호 재분배 구조물에 연결하여, 상기 제 1 전자 컴포넌트의 상기 제 1 상호 접속 구조물이 적어도 상기 제 2 신호 재분배 구조물을 통해 상기 제 1 수직 상호 접속 구조물에 전기적으로 연결되는 단계; 및
상기 제 1 전자 컴포넌트의 제 2 상호 접속 구조물을 상기 제 2 신호 재분배 구조물에 연결하여, 상기 제 1 전자 컴포넌트의 상기 제 2 상호 접속 구조물이 적어도 상기 제 2 신호 재분배 구조물을 통해 상기 제 1 연결 다이 상호 접속 구조물에 전기적으로 연결되는 단계를 포함하는, 전자 디바이스의 제조 방법.a first signal redistribution structure comprising traces laterally relocating electrical connections;
a first vertical interconnect structure on a first side of the first signal redistribution structure;
a connection die comprising a rear surface and a front surface, the rear surface coupled to a first side of the first signal redistribution structure; and
receiving an assembly comprising a first connecting die interconnect structure coupled to a front surface of the connecting die;
forming a second signal redistribution structure on the first vertical interconnect structure and the first connecting die interconnect structure;
coupling a first electronic component to the second signal redistribution structure, wherein coupling the first electronic component comprises:
connecting a first interconnection structure of the first electronic component to the second signal redistribution structure so that the first interconnection structure of the first electronic component is connected to the first vertical interconnection through at least the second signal redistribution structure electrically connected to the structure; and
connecting a second interconnect structure of the first electronic component to the second signal redistribution structure so that the second interconnect structure of the first electronic component is connected to the first connecting die interconnect through at least the second signal redistribution structure A method of manufacturing an electronic device comprising the step of being electrically connected to a connection structure. 제 23 항에 있어서,
상기 수신된 어셈블리는:
상기 제 1 신호 재분배 구조물의 제 1 측면 상의 제 2 수직 상호 접속 구조물; 및
상기 연결 다이의 전면에 결합되되, 상기 제 1 연결 다이 상호 접속 구조물에 전기적으로 연결된 제 2 연결 다이 상호 접속 구조물; 그리고
상기 방법은 제 2 전자 컴포넌트를 상기 제 2 신호 재분배 구조물에 연결시키는 단계를 포함하되, 상기 제 2 전자 컴포넌트를 연결하는 단계는:
상기 제 2 전자 컴포넌트의 제 1 상호 접속 구조물을 상기 제 2 신호 재분배 구조물에 연결하여, 상기 제 2 전자 컴포넌트의 상기 제 1 상호 접속 구조물이 적어도 상기 제 2 신호 재분배 구조물을 통해 상기 제 2 수직 상호 접속 구조물에 전기적으로 연결되는 단계; 및
상기 제 2 전자 컴포넌트의 제 2 상호 접속 구조물을 상기 제 2 신호 재분배 구조물에 연결하여, 상기 제 2 전자 컴포넌트의 상기 제 2 상호 접속 구조물이 적어도 상기 제 2 신호 재분배 구조물을 통해 제 2 연결 다이 상호 접속 구조물에 전기적으로 연결되는 단계를 포함하는, 전자 디바이스의 제조 방법.24. The method of claim 23,
The received assembly is:
a second vertical interconnect structure on a first side of the first signal redistribution structure; and
a second connecting die interconnect structure coupled to the front surface of the connecting die and electrically connected to the first connecting die interconnect structure; And
The method includes coupling a second electronic component to the second signal redistribution structure, wherein coupling the second electronic component comprises:
connecting a first interconnect structure of the second electronic component to the second signal redistribution structure so that the first interconnect structure of the second electronic component is connected to the second vertical interconnection through at least the second signal redistribution structure electrically connected to the structure; and
connecting a second interconnect structure of the second electronic component to the second signal redistribution structure, such that the second interconnect structure of the second electronic component is connected to a second connecting die interconnect through at least the second signal redistribution structure A method of manufacturing an electronic device comprising the step of electrically connecting to a structure. 제 24 항에 있어서,
상기 제 1 신호 재분배 구조물의 제 1 측면을 덮고, 상기 제 1 및 제 2 수직 상호 접속 구조물, 상기 제 1 및 제 2 연결 다이 상호 접속 구조물 및 상기 연결 다이를 측부 방향으로 둘러싸는 제 1 인캡슐레이팅 재료를 형성하는 단계를 포함하는, 전자 디바이스의 제조 방법. 25. The method of claim 24,
a first encapsulating covering a first side of the first signal redistribution structure and laterally surrounding the first and second vertical interconnect structures, the first and second interconnect die interconnect structures and the interconnect dies A method of manufacturing an electronic device, comprising forming a material. 제 25 항에 있어서,
상기 제 2 신호 재분배 구조물을 덮고 상기 제 1 인캡슐레이팅 재료와 접촉하지 않고 상기 제 1 및 제 2 전자 컴포넌트를 측부 방향으로 둘러싸는 제 2 인캡슐레이팅 재료를 형성하는 단계를 포함하는, 전자 디바이스의 제조 방법.26. The method of claim 25,
forming a second encapsulating material covering the second signal redistribution structure and laterally surrounding the first and second electronic components without contacting the first encapsulating material. manufacturing method.
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