KR102371144B1 - 데이터 송신 방법, 통신 디바이스, 및 저장 매체 - Google Patents

Abstract

본 출원의 실시예들은 네트워크 내의 중간 노드들 사이의 교차 접속들의 수량을 감소시키기 위한, 데이터 송신 방법, 통신 디바이스, 및 저장 매체를 제공한다. 본 출원의 실시예들에서, Q개의 제1 코드 블록 스트림이 획득되고, Q개의 제1 코드 블록 스트림 내의 코드 블록들의 비-동기화 헤더 영역들은 전송될 제2 코드 블록 스트림 내에 배치되고, 여기서 제1 코드 블록 스트림의 코딩 타입과 제2 코드 블록 스트림의 코딩 타입은 M1/N1 비트 코딩이고, 제1 코드 블록 스트림 및 제2 코드 블록 스트림 내의 하나의 코드 블록은 (N1-M1) 비트의 동기화 헤더 영역 및 M1 비트의 비-동기화 헤더 영역을 포함하고, Q개의 제1 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역은 제2 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역에서 운반된다. 이러한 방식으로, 코드 블록 스트림은 코드 블록 입도(granularity)로 멀티플렉싱 및 디멀티플렉싱될 수 있고, 제2 코드 블록 스트림은 적어도 하나의 중간 노드를 통해 디멀티플렉싱 측의 통신 디바이스에 도착하고, 중간 노드가 제2 코드 블록 스트림을 디멀티플렉싱하지 않음으로써, 네트워크 내의 중간 노드들 사이의 교차 접속들의 수량이 감소될 수 있다.

Description

데이터 송신 방법, 통신 디바이스, 및 저장 매체

본 출원은 2017년 12월 29일자로 중국 특허청에 출원되고 발명의 명칭이 "DATA TRANSMISSION METHOD, COMMUNICATIONS DEVICE, AND STORAGE MEDIUM"인 중국 특허 제201711489338.8호에 대한 우선권을 주장하며, 이는 그 전체가 본 명세서에 참조로 포함된다.

본 출원의 실시예들은 통신 분야에 관한 것으로, 특히 데이터 송신 방법, 통신 디바이스, 및 저장 매체에 관한 것이다.

광학 인터넷 포럼(Optical Internet Forum, OIF)은 플렉서블 이더넷(Flexible Ethernet, FlexE)을 발표하였으며, FlexE는 복수의 이더넷 MAC 계층 레이트를 지원하는 일반 기술이다. 복수의 100GE(Physical, PHY) 포트들이 바인딩되고, 각각의 100GE 포트는 5G를 시간 도메인에서의 입도(granularity)로서 사용함으로써 20개의 슬롯으로 분할하여, FlexE가 다음의 기능들을 지원할 수 있게 한다: 복수의 이더넷 포트들을 하나의 링크 그룹으로 바인딩하여 레이트가 단일 이더넷 포트보다 큰 매체 액세스 제어(Medium Access Control, MAC) 서비스를 지원하는 바인딩; 서비스에 슬롯을 할당함으로써, 그 레이트가 링크 그룹 대역폭보다 작거나 신호 이더넷 포트 대역폭보다 작은 MAC 서비스를 지원하는 서브-레이트; 서비스에 슬롯을 할당함으로써 링크 그룹에서 복수의 MAC 서비스의 동시 송신을 지원하는, 예를 들어, 2x100GE 링크 그룹에서 하나의 150G MAC 서비스 및 2개의 25G MAC 서비스의 동시 송신을 지원하는 채널화.

FlexE에서, 슬롯들은 시분할 멀티플렉싱(Time Division Multiplexing, TDM) 방식으로 분할되어, 송신 채널 대역폭들의 견고한 격리(hard isolation)를 구현하고, 하나의 서비스 데이터 스트림은 하나 이상의 슬롯에 할당되어 다양한 레이트 서비스들과 일치할 수 있다. 하나의 FlexE 그룹(이는 영어로 FlexE Group이라고도 지칭될 수 있음)은 하나 이상의 물리적 링크 인터페이스(이는 영어로 PHY라고도 기재될 수 있음)을 포함할 수 있다. 도 1은 플렉서블 이더넷 프로토콜에 기초한 통신 시스템의 예시적인 개략도이다. 도 1에 도시된 바와 같이, 예를 들어, FlexE 그룹은 4개의 PHY를 포함한다. 플렉서블 이더넷 프로토콜 클라이언트(FlexE 클라이언트)는 FlexE 그룹 내의 특정 슬롯(하나 이상의 슬롯)에서 송신되는 클라이언트 데이터 스트림을 나타낸다. 하나의 FlexE 그룹은 복수의 FlexE 클라이언트를 운반할 수 있다. 하나의 FlexE 클라이언트는 하나의 사용자 서비스 데이터 스트림(이는 통상적으로 매체 액세스 제어(Medium Access Control, MAC) 클라이언트라고 지칭될 수 있음)에 대응한다. 플렉서블 이더넷 프로토콜 기능 계층(이는 영어로 FlexE shim이라고 지칭될 수 있음)은 FlexE 클라이언트에서 MAC 클라이언트로의 데이터 적응 및 변환을 제공한다.

화웨이(Huawei) 기술들은 2016년 12월에 ITU-T IMT 2020 워크숍에서 새로운 기술을 발표했다. 이 기술 아키텍처는 유비쿼터스 이더넷(이는 영어로 X-Ethernet 또는 X-E라고 지칭될 수 있음)이라고 지칭될 수 있으며, 이더넷(이는 영어로 Ethernet이라고 지칭될 수 있음) 물리적 계층에 기초하고 결정론적 초저 지연을 특징으로 하는 새로운 세대 스위치 네트워킹 기술이다. 유비쿼터스 이더넷의 개념들 중 하나는 스크램블링되지 않은 64B/66B 코드 블록 시퀀스 또는 등가의 8B/10B 코드 블록 시퀀스와 같은 비트 블록(이는 영어로 bit block이라고 지칭될 수 있음), 또는 이더넷 매체-무관 인터페이스 xMII(예를 들어, GMII, XGMII, 또는 25GMII)에 대한 1비트 대역외 제어 표시 및 8비트 문자를 포함하는 9비트 블록 시퀀스에 기초하는 스위치 네트워킹이며, 계층적 멀티플렉싱의 고려가 부족하고 대규모 네트워킹 애플리케이션에 적합하지 않다. 도 2는 X-E 통신 시스템 아키텍처의 예시적인 개략도이다. 도 2에 도시된 바와 같이, 통신 시스템은 2개의 타입의 통신 디바이스, 예를 들어, 도 2의 제1 통신 디바이스(1011)와 제2 통신 디바이스(1012)를 포함할 수 있다. 제1 통신 디바이스(1011)는 또한 (이하 네트워크라고 지칭되는) 캐리어 네트워크의 에지 상의 통신 디바이스로서 설명될 수 있고, 영어로 provider edge node라고 지칭될 수 있으며, 짧게 PE 노드라고 지칭될 수 있다. 제2 통신 디바이스(1012)는 또한 (이하 네트워크라고 지칭되는) 캐리어 네트워크 내부의 통신 디바이스로서 설명될 수 있고, 영어로 provider node라고 지칭될 수 있으며, 짧게 P 노드라고 지칭될 수 있다.

제1 통신 디바이스(1011)의 한 측은 사용자 장비에 접속될 수 있거나, 클라이언트 네트워크 디바이스에 접속될 수 있다. 비교적, 사용자 장비 또는 클라이언트 네트워크 디바이스에 접속된 인터페이스는 사용자-측 네트워크 인터페이스(1111)(User network interface, UNI)라고 지칭될 수 있거나, 사용자에 접속하기 위해 네트워크에 의해 사용되는 인터페이스로서 설명될 수 있다. 제1 통신 디바이스(1011)의 다른 측은 제2 통신 디바이스(1012)에 접속된다. 도 2에 도시된 바와 같이, 제1 통신 디바이스(1011)의 다른 측은 네트워크 대 네트워크 인터페이스(1112)(Network to Network interface, NNI)를 사용하여 제2 통신 디바이스(1012)에 접속된다. 네트워크 대 네트워크 인터페이스(1112)는 또한 네트워크들 사이의 또는 네트워크 내의 통신 디바이스들 사이의 인터페이스로서 설명될 수 있다. 선택적으로, 제2 통신 디바이스(1012)는 다른 통신 디바이스(예를 들어, 다른 제2 통신 디바이스 또는 제1 통신 디바이스일 수 있음)에 접속될 수 있다. 도면에는 하나의 제2 통신 디바이스만이 개략적으로 도시되어 있다. 본 기술분야의 통상의 기술자는 하나 이상의 접속된 통신 디바이스가 2개의 제1 통신 디바이스 사이에 포함될 수 있다는 것을 알 수 있다.

도 2에 도시된 바와 같이, 어댑터(이는 영어로 adaptor라고 지칭될 수 있음)는 통신 디바이스의 인터페이스측 상에 구성될 수 있는데, 예를 들어, UNI-측 어댑터(이는 영어로 U-adaptor라고 지칭될 수 있음)(1113)는 UNI(1111)측 상에 구성되고, 어댑터(이는 영어로 N-adaptor라고 지칭될 수 있음)(1114)는 NNI(1112)측 상에 구성될 수 있다. 네트워크 디바이스가 X-E 인터페이스에 기초하여 엔드-투-엔드 네트워킹(end-to-end networking)을 수행할 때, X-E 스위칭 모듈(1115)(이는 영어로 X-E switch라고 지칭될 수 있음)은 제1 통신 디바이스 및 제2 통신 디바이스에 구성될 수 있다. 도 2는 엔드-투-엔드 경로(1116)의 예시적인 개략도이다.

X-E는 현재 FlexE 인터페이스에 기초하여 엔드-투-엔드 네트워킹을 수행하고, 이것은 플랫(flat) 및 비-계층적 네트워킹 스위칭에 속한다. OIF FlexE는 64B/66B 코드 블록(이하 64B/66B라고 지칭됨)에 기초하는 5Gbps 및 25Gbps의 레이트들의 슬롯(SLOT) 입도들을 정의한다. 임의의 FlexE 클라이언트는 FlexE에 기초하여 NNI 또는 UNI의 Q*5Gbps 또는 Q*25Gbps(Q의 값 범위는 1 이상의 정수)의 총 대역폭 레이트로 할당된 여러 슬롯들로 운반될 수 있다. X-E 네트워크에서의 P 노드는 계층적 멀티플렉싱을 고려하지 않고 각각의 FlexE 클라이언트를 분석 및 추출하고 스위칭 처리를 수행할 필요가 있다. 도 3은 X-이더넷 플랫 네트워킹 기술이 도시권 네트워크 및 백본 네트워크의 엔드-투-엔드 네트워킹에 적용되는 통신의 예시적인 개략도이다. 복수의 도시 사이에는 수만 개의 전용 라인 서비스들이 스케줄링될 필요가 있고, 수렴 노드들(도 3에 도시된 수렴) 및 백본 노드들(도 3에 도시된 백본)은 수십만 개의 엔드-투-엔드 교차 접속들을 관리할 필요가 있다. 관리, 조작, 및 유지보수에 어려움이 있다. 각각의 코어 노드(예를 들어, 수렴 노드 및 백본 노드)는 데이터 평면 상에서 다량의 교차 접속들을 처리하는 데 어려움 및 압력을 갖는다.

본 출원의 실시예들은 중간 노드들 사이의 교차 접속들의 수량에 의해 야기되는 네트워크 내의 중간 노드들에 대한 압력을 감소시키고, 또한 네트워크 관리, 조작, 및 유지보수에 대한 압력을 감소시키기 위한, 데이터 송신 방법, 통신 디바이스, 및 저장 매체를 제공한다.

제1 양태에 따르면, 본 출원의 실시예는 데이터 송신 방법을 제공한다. 본 방법에서는, Q개의 제1 코드 블록 스트림이 획득되고, 여기서 Q는 1보다 큰 정수이고, 제1 코드 블록 스트림의 코딩 타입은 M1/N1 비트 코딩이고, M1은 양의 정수이고, N1은 M1 이상의 정수이고, 제1 코드 블록 스트림 내의 하나의 코드 블록은 (N1-M1) 비트의 동기화 헤더 영역 및 M1 비트의 비-동기화 헤더 영역을 포함하고; Q개의 제1 코드 블록 스트림 내의 코드 블록들의 비-동기화 헤더 영역들은 전송될 제2 코드 블록 스트림 내에 배치되고, 여기서 제2 코드 블록 스트림의 코딩 타입은 M1/N1 비트 코딩이고, 제2 코드 블록 스트림 내의 하나의 코드 블록은 (N1-M1) 비트의 동기화 헤더 영역 및 M1 비트의 비-동기화 헤더 영역을 포함하고, Q개의 제1 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역은 제2 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역에서 운반된다. 이러한 방식으로, 본 출원의 이 실시예에서 제공되는 해결책에서, 코드 블록 스트림은 코드 블록 입도로 멀티플렉싱 및 디멀티플렉싱되고, 제2 코드 블록 스트림은 적어도 하나의 중간 노드를 통해 디멀티플렉싱 측의 통신 디바이스에 도착하고, 중간 노드는 제2 코드 블록 스트림을 디멀티플렉싱하지 않음으로써, 네트워크 내의 중간 노드들 간의 교차 접속들의 수량이 감소되고, 그에 의해 네트워크 관리, 조작, 및 유지보수에 대한 압력을 감소시킨다.

선택적 구현에서, 제2 코드 블록 스트림은 적어도 하나의 데이터 유닛을 포함한다. 적어도 하나의 데이터 유닛 중 하나의 데이터 유닛은 헤드 코드 블록 및 적어도 하나의 데이터 코드 블록을 포함하거나; 또는 적어도 하나의 데이터 유닛 중 하나의 데이터 유닛은 헤드 코드 블록, 적어도 하나의 데이터 코드 블록, 및 테일 코드 블록을 포함하거나; 또는 적어도 하나의 데이터 유닛 중 하나의 데이터 유닛은 적어도 하나의 데이터 코드 블록 및 테일 코드 블록을 포함한다. 이러한 방식으로, 데이터 유닛의 경계는 헤드 코드 블록 및/또는 테일 코드 블록을 사용하여 결정될 수 있어서, 통신 디바이스는 제2 코드 블록 스트림 내의 각각의 데이터 유닛의 경계를 식별하게 되고, 이로써, Q개의 제1 코드 블록 스트림을 디멀티플렉싱하기 위한 기초를 마련한다.

선택적 구현에서, 적어도 하나의 데이터 코드 블록은 적어도 하나의 제1 타입 데이터 코드 블록을 포함하거나, 또는 적어도 하나의 데이터 코드 블록은 적어도 하나의 제1 타입 데이터 코드 블록 및 적어도 하나의 제2 타입 데이터 코드 블록을 포함한다. Q개의 제1 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역은 제2 코드 블록 스트림 내의 제1 타입 데이터 코드 블록의 비-동기화 헤더 영역에서 운반되고; 및/또는 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 타입 표시 정보는 제2 코드 블록 스트림 내의 헤드 코드 블록, 제2 타입 데이터 코드 블록, 및 테일 코드 블록 중 어느 하나의 비-동기화 헤더 영역에서 운반된다. 코드 블록에 대응하는 타입 표시 정보는 코드 블록의 동기화 헤더 영역에서 운반되는 정보를 표시하는데 사용된다. 이러한 방식으로, 제1 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역에 대응하는 정보 및 동기화 헤더 영역에 대응하는 정보 양쪽 모두는 제2 코드 블록 스트림에서 대응하여 운반될 수 있고, 제2 코드 블록 스트림 내의 데이터 유닛에 의해 멀티플렉싱된 제1 코드 블록 스트림 내의 코드 블록의 수량은 데이터 유닛 내의 타입 표시 정보의 영역의 비트를 증가시킴으로써 개선될 수 있고, 그에 의해 송신 효율이 향상된다.

선택적 구현에서, 종래 기술과 호환가능하도록, 헤드 코드 블록은 S 코드 블록이고, 및/또는 테일 코드 블록은 T 코드 블록이다.

선택적 구현에서, 제2 코드 블록 스트림에서 운반되는 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대해, 제2 코드 블록 스트림은 코드 블록에 대응하는 식별자 표시 정보를 추가로 포함하고, 여기서 식별자 표시 정보는 코드 블록에 대응하는 제1 코드 블록 스트림의 식별자를 표시하는데 사용된다. 이러한 방식으로, 제1 코드 블록 스트림으로부터 추출되고 제2 코드 블록 스트림에서 운반되는 코드 블록의 비-동기화 헤더 영역에 대응하는 제1 코드 블록 스트림의 식별자는 디멀티플렉싱 측의 통신 디바이스에 표시될 수 있고, 그에 의해 디멀티플렉싱 측의 통신 디바이스에 의해 Q개의 제1 코드 블록 스트림의 디멀티플렉싱을 위한 기초를 마련한다.

선택적 구현에서, Q개의 제1 코드 블록 스트림 내의 코드 블록들의 비-동기화 헤더 영역들을 전송될 제2 코드 블록 스트림 내에 배치하는 것은, Q개의 제1 코드 블록 스트림의 순서에 기초하여 Q개의 제1 코드 블록 스트림으로부터 코드 블록들을 추출하여, 처리될 코드 블록 시퀀스를 획득하는 것 -Q개의 제1 코드 블록 스트림 중 제1 코드 블록 스트림에 대해, 제1 코드 블록 스트림으로부터 연속적으로 추출된 코드 블록들의 수량은 제1 코드 블록 스트림의 대역폭 및 임계값에 기초하여 결정됨-; 및 처리될 코드 블록 스퀀스 내의 코드 블록들의 비-동기화 헤더 영역들을 전송될 제2 코드 블록 스트림 내에 배치하는 것을 포함한다. 이러한 방식으로, 각각의 제1 코드 블록 스트림으로부터 연속적으로 추출된 코드 블록들의 수량이 제1 코드 블록 스트림의 대역폭에 기초하여 결정됨으로써, 각각의 제1 코드 블록 스트림이 멀티플렉싱된 후에 획득되는 송신 레이트는 제1 코드 블록 스트림이 멀티플렉싱되기 전에 획득되는 송신 레이트에 비교적 가깝게 된다.

선택적 구현에서, 제2 코드 블록 스트림에서 운반되는 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대해, 제2 코드 블록 스트림은 코드 블록에 대응하는 타입 표시 정보를 추가로 포함하고, 여기서 타입 표시 정보는 코드 블록의 코드 블록 타입을 표시하는데 사용되고 코드 블록의 동기화 헤더 영역에서 운반되는 정보를 표시하는데 사용된다. 이러한 방식으로, 타입 표시 정보에 의해 점유되는 비트의 수량이 압축됨으로써, 타입 표시 정보에 의해 점유되는 비트의 수량은 동기화 헤더 영역에서 운반되는 비트의 수량보다 작고, 그에 의해, 제1 코드 블록 스트림 내의 코드 블록의 동기화 헤더 영역에서 운반되는 정보를 송신하고, 또한 제2 코드 블록 스트림 상에 송신되는 데이터의 양을 감소시킬 수 있다.

선택적 구현에서, 처리될 코드 블록 시퀀스에 포함되고 Q개의 제1 코드 블록 스트림으로부터 추출된 코드 블록들의 순서는 제2 코드 블록 스트림에서 운반되는 타입 표시 정보의 순서와 일치한다. 이러한 방식으로, 디멀티플렉싱 측은 코드 블록들의 순서와 타입 표시 정보의 순서 사이의 관계에 기초하여, 처리될 코드 블록 시퀀스에 포함되고 Q개의 제1 코드 블록 스트림으로부터 추출된 코드 블록들에 대응하는 타입 표시 정보를 결정하고, 그 후 제2 코드 블록 스트림에서 운반된 비-동기화 헤더 영역에 대응하는 동기화 헤더 영역에 대응하는 정보를 복원할 수 있다.

선택적 구현에서, 처리될 코드 블록 시퀀스를 획득하기 위해 Q개의 제1 코드 블록 스트림으로부터 코드 블록들을 추출한 후에, 본 방법은: 처리될 코드 블록 스퀀스 내의 L개의 연속적인 코드 블록이 IDLE 코드 블록들인 경우, L개의 코드 블록을 삭제하는 것을 추가로 포함하고, 여기서 L은 Q개의 제1 코드 블록 스트림 각각으로부터 코드 블록이 추출된 후에 획득된 코드 블록들의 총 수량이고, L은 Q 이상의 정수이다. 이러한 방식으로, 데이터 송신 효율이 개선될 수 있다.

선택적 구현에서, 임계값은 Q개의 제1 코드 블록 스트림에 대응하는 Q개의 대역폭의 공약수 또는 최대 공약수에 기초하여 결정된다. 많은 서비스 레이트들 사이에는 다중 관계가 있기 때문에, 제1 코드 블록 스트림들이 공약수 또는 최대 공약수에 기초하여 멀티플렉싱될 때, 멀티플렉싱 효율은 비교적 큰 정도로 개선될 수 있다.

선택적 구현에서, 제2 코드 블록 스트림 내의 적어도 하나의 데이터 코드 블록은 적어도 하나의 제2 타입 데이터 코드 블록을 추가로 포함한다. 제2 코드 블록 스트림에 포함되는 적어도 하나의 데이터 유닛 중 하나의 데이터 유닛에 대해, 데이터 유닛 내의 미리 설정된 코드 블록은 멀티플렉싱 표시 정보를 운반하고, 여기서 멀티플렉싱 표시 정보는 데이터 유닛에 의해 운반되는 멀티플렉싱된 코드 블록들 및/또는 Q개의 제1 코드 블록 스트림 각각으로부터 연속적으로 추출된 코드 블록들의 수량을 표시하는데 사용되고, 미리 설정된 코드 블록은 헤드 코드 블록, 테일 코드 블록, 제2 타입 데이터 코드 블록, 및 2개의 인접한 데이터 유닛 사이의 제3 타입 코드 블록 중 어느 하나를 포함한다. 이러한 방식으로, 멀티플렉싱 표시 정보를 분석함으로써, 디멀티플렉싱이 후속하여 수행될 필요가 있는지를 결정할 수 있고, 선택적으로, 멀티플렉싱 측의 통신 디바이스의 멀티플렉싱 규칙이 결정되어, Q개의 제1 코드 블록 스트림을 디멀티플렉싱할 수 있다.

제2 양태에 따르면, 본 출원의 실시예는: 제2 코드 블록 스트림을 수신하는 단계 -Q개의 제1 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역은 제2 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역에서 운반되고, Q는 1보다 큰 정수이고, 제2 코드 블록 스트림의 코딩 타입은 M1/N1 비트 코딩이고, 제1 코드 블록 스트림의 코딩 타입은 M1/N1 비트 코딩이고, M1은 양의 정수이고, N1은 M1 이상의 정수이고, 제1 코드 블록 스트림 내의 하나의 코드 블록은 (N1-M1) 비트의 동기화 헤더 영역 및 M1 비트의 비-동기화 헤더 영역을 포함하고, 제2 코드 블록 스트림 내의 하나의 코드 블록은 (N1-M1) 비트의 동기화 헤더 영역 및 M1 비트의 비-동기화 헤더 영역을 포함함-; 및 Q개의 제1 코드 블록 스트림을 디멀티플렉싱하는 단계를 포함하는 데이터 송신 방법을 제공한다. 이러한 방식으로, 코드 블록 스트림은 코드 블록 입도로 멀티플렉싱 및 디멀티플렉싱될 수 있고, 제2 코드 블록 스트림은 적어도 하나의 중간 노드를 통해 디멀티플렉싱 측의 통신 디바이스에 도착하고, 중간 노드는 제2 코드 블록 스트림을 디멀티플렉싱하지 않음으로써, 중간 노드에 의해 처리될 필요가 있는 데이터의 양이 감소될 수 있고, 그에 의해 네트워크 관리, 조작 및 유지보수에 대한 압력을 감소시킬 수 있다.

선택적 구현에서, 제2 코드 블록 스트림은 적어도 하나의 데이터 유닛을 포함한다. 적어도 하나의 데이터 유닛 중 하나의 데이터 유닛은 헤드 코드 블록 및 적어도 하나의 데이터 코드 블록을 포함하거나; 또는 적어도 하나의 데이터 유닛 중 하나의 데이터 유닛은 헤드 코드 블록, 적어도 하나의 데이터 코드 블록, 및 테일 코드 블록을 포함하거나; 또는 적어도 하나의 데이터 유닛 중 하나의 데이터 유닛은 적어도 하나의 데이터 코드 블록 및 테일 코드 블록을 포함한다. 이러한 방식으로, 데이터 유닛의 경계는 헤드 코드 블록 및/또는 테일 코드 블록을 사용하여 결정될 수 있어서, 통신 디바이스는 제2 코드 블록 스트림 내의 각각의 데이터 유닛의 경계를 식별하게 되고, 이로써, Q개의 제1 코드 블록 스트림을 디멀티플렉싱하기 위한 기초를 마련한다.

선택적 구현에서, 적어도 하나의 데이터 코드 블록은 적어도 하나의 제1 타입 데이터 코드 블록을 포함하거나, 또는 적어도 하나의 데이터 코드 블록은 적어도 하나의 제1 타입 데이터 코드 블록 및 적어도 하나의 제2 타입 데이터 코드 블록을 포함한다. Q개의 제1 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역은 제2 코드 블록 스트림 내의 제1 타입 데이터 코드 블록의 비-동기화 헤더 영역에서 운반되고; 및/또는 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 타입 표시 정보는 제2 코드 블록 스트림 내의 헤드 코드 블록, 제2 타입 데이터 코드 블록, 및 테일 코드 블록 중 어느 하나의 비-동기화 헤더 영역에서 운반된다. 코드 블록에 대응하는 타입 표시 정보는 코드 블록의 동기화 헤더 영역에서 운반되는 정보를 표시하는데 사용된다. 이러한 방식으로, 제1 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역에 대응하는 정보 및 동기화 헤더 영역에 대응하는 정보 양쪽 모두는 제2 코드 블록 스트림에서 대응하여 운반될 수 있고, 제2 코드 블록 스트림 내의 데이터 유닛에 의해 멀티플렉싱된 제1 코드 블록 스트림 내의 코드 블록들의 수량은 데이터 유닛 내의 타입 표시 정보의 영역의 비트를 증가시킴으로써 개선될 수 있고, 그에 의해 송신 효율이 향상된다.

선택적 구현에서, 종래 기술과 호환가능하도록, 헤드 코드 블록은 S 코드 블록이고, 및/또는 테일 코드 블록은 T 코드 블록이다.

선택적 구현에서, 제2 코드 블록 스트림에서 운반되는 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대해, 제2 코드 블록 스트림은 코드 블록에 대응하는 식별자 표시 정보를 추가로 포함하고, 여기서 식별자 표시 정보는 코드 블록에 대응하는 제1 코드 블록 스트림의 식별자를 표시하는데 사용된다. 이러한 방식으로, 제1 코드 블록 스트림으로부터 추출되고 제2 코드 블록 스트림에서 운반되는 코드 블록의 비-동기화 헤더 영역에 대응하는 제1 코드 블록 스트림의 식별자가 디멀티플렉싱 측의 통신 디바이스에 표시될 수 있고, 그에 의해 디멀티플렉싱 측의 통신 디바이스에 의해 Q개의 제1 코드 블록 스트림의 디멀티플렉싱을 위한 기초를 마련한다.

선택적 구현에서, Q개의 제1 코드 블록 스트림을 디멀티플렉싱하는 단계는: 제2 코드 블록 스트림의 비-동기화 헤더 영역에서 운반되는 Q개의 제1 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역을 획득하고, 제2 코드 블록 스트림에서 운반되는 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 타입 표시 정보에 기초하여, 제2 코드 블록 스트림의 비-동기화 헤더 영역에서 운반되는 Q개의 제1 코드 블록 스트림 내의 코드 블록의 동기화 헤더 영역을 결정하여, 복원될 코드 블록 시퀀스를 획득하는 단계; 및 복원될 코드 블록 시퀀스에 기초하여 Q개의 제1 코드 블록 스트림을 디멀티플렉싱하는 단계를 포함하고; 여기서 Q개의 제1 코드 블록 스트림 내에 있고 비-동기화 헤더 영역이 제2 코드 블록 스트림에서 운반되는 코드 블록에 대해, 코드 블록에 대응하는 타입 표시 정보는 코드 블록의 동기화 헤더 영역에서 운반되고 코드 블록의 코드 블록 타입을 표시하는데 사용되는 정보를 표시하는데 사용된다. 이러한 방식으로, 타입 표시 정보에 의해 점유되는 비트의 수량이 압축됨으로써, 타입 표시 정보에 의해 점유되는 비트의 수량은 동기화 헤더 영역에서 운반되는 비트의 수량보다 작고, 그에 의해, 제1 코드 블록 스트림 내의 코드 블록의 동기화 헤더 영역에서 운반되는 정보를 송신하고, 또한 제2 코드 블록 스트림 상에 송신되는 데이터의 양을 감소시킬 수 있다.

선택적 구현에서, 복원될 코드 블록 시퀀스에 포함되고 Q개의 제1 코드 블록 스트림으로부터 추출된 코드 블록들의 순서는 제2 코드 블록 스트림에서 운반되는 타입 표시 정보의 순서와 일치한다. 복원될 코드 블록 시퀀스에 포함되고 Q개의 제1 코드 블록 시퀀스로부터 추출된 코드 블록들의 순서는 Q개의 제1 코드 블록 스트림의 순서와 일치한다. 이러한 방식으로, 디멀티플렉싱 측은 코드 블록들의 순서와 타입 표시 정보의 순서 사이의 관계에 기초하여, 처리될 코드 블록 시퀀스에 포함되고 Q개의 제1 코드 블록 스트림으로부터 추출된 코드 블록들에 대응하는 타입 표시 정보를 결정하고, 그 후 제2 코드 블록 스트림에서 운반된 비-동기화 헤더 영역에 대응하는 동기화 헤더 영역에 대응하는 정보를 복원할 수 있다.

선택적 구현에서, Q개의 제1 코드 블록 스트림 중 제1 코드 블록 스트림에 대해, 복원될 코드 블록 시퀀스에 포함되는 제1 코드 블록 스트림에 대응하는 연속적인 코드 블록들의 수량은 제1 코드 블록 스트림의 대역폭 및 임계값에 기초하여 결정된다. 이러한 방식으로, 각각의 제1 코드 블록 스트림으로부터 연속적으로 추출된 코드 블록들의 수량이 제1 코드 블록 스트림의 대역폭에 기초하여 결정됨으로써, 각각의 제1 코드 블록 스트림이 멀티플렉싱된 후에 획득되는 송신 레이트는 제1 코드 블록 스트림이 멀티플렉싱되기 전에 획득되는 송신 레이트에 비교적 가깝게 된다.

선택적 구현에서, 임계값은 Q개의 제1 코드 블록 스트림에 대응하는 Q개의 대역폭의 공약수 또는 최대 공약수에 기초하여 결정된다. 많은 서비스 레이트들 사이에는 다중 관계가 있기 때문에, 제1 코드 블록 스트림들이 공약수 또는 최대 공약수에 기초하여 멀티플렉싱될 때, 멀티플렉싱 효율은 비교적 큰 정도로 개선될 수 있다.

선택적 구현에서, 제2 코드 블록 스트림 내의 적어도 하나의 데이터 코드 블록은 적어도 하나의 제2 타입 데이터 코드 블록을 추가로 포함한다. 제2 코드 블록 스트림에 포함되는 적어도 하나의 데이터 유닛 중 하나의 데이터 유닛에 대해, 데이터 유닛 내의 미리 설정된 코드 블록은 멀티플렉싱 표시 정보를 운반하고, 여기서 멀티플렉싱 표시 정보는 데이터 유닛에 의해 운반되는 멀티플렉싱된 코드 블록들 및/또는 Q개의 제1 코드 블록 스트림 각각으로부터 연속적으로 추출된 코드 블록들의 수량을 표시하는데 사용되고, 미리 설정된 코드 블록은 헤드 코드 블록, 테일 코드 블록, 제2 타입 데이터 코드 블록, 및 2개의 인접한 데이터 유닛 사이의 제3 타입 코드 블록 중 어느 하나를 포함한다. 이러한 방식으로, 멀티플렉싱 표시 정보를 분석함으로써, 디멀티플렉싱이 후속하여 수행될 필요가 있는지를 결정할 수 있고, 선택적으로, 멀티플렉싱 측의 통신 디바이스의 멀티플렉싱 규칙이 결정되어, Q개의 제1 코드 블록 스트림을 디멀티플렉싱할 수 있다.

제3 양태에 따르면, 본 출원의 실시예는 통신 디바이스를 제공하고, 이 통신 디바이스는 메모리, 송수신기, 및 프로세서를 포함한다. 메모리는 명령어를 저장하도록 구성된다. 프로세서는 메모리에 저장된 명령어를 실행하고, 신호를 수신 및 전송할 수 있게 송수신기를 제어하도록 구성된다. 프로세서가 메모리에 저장된 명령어를 실행할 때, 통신 디바이스는 제1 양태 또는 제1 양태의 임의의 방법을 실행하도록 구성된다.

제4 양태에 따르면, 본 출원의 실시예는 통신 디바이스를 제공하고, 이 통신 디바이스는 메모리, 송수신기, 및 프로세서를 포함한다. 메모리는 명령어를 저장하도록 구성된다. 프로세서는 메모리에 저장된 명령어를 실행하고, 신호를 수신 및 전송할 수 있게 송수신기를 제어하도록 구성된다. 프로세서가 메모리에 저장된 명령어를 실행할 때, 통신 디바이스는 제2 양태 또는 제2 양태의 임의의 방법을 실행하도록 구성된다.

제5 양태에 따르면, 본 출원의 실시예는 통신 디바이스를 제공한다. 통신 디바이스는 제1 양태 또는 제1 양태의 임의의 방법을 구현하도록 구성되고, 전술한 방법에서의 단계들을 구현하도록 개별적으로 구성된 대응하는 기능 모듈들을 포함한다. 기능은 하드웨어를 사용하여 구현될 수 있거나, 하드웨어에 의해 대응하는 소프트웨어를 실행함으로써 구현될 수 있다. 하드웨어 또는 소프트웨어는 기능에 대응하는 하나 이상의 모듈을 포함한다.

가능한 설계에서, 통신 디바이스의 구조는 멀티플렉싱/디멀티플렉싱 유닛 및 송수신기 유닛을 포함한다. 이러한 유닛들은 전술한 방법 예들에서 대응하는 기능들을 수행할 수 있다. 세부사항에 대해서는, 방법 예들에서의 상세한 설명들을 참조한다. 세부사항들은 본 명세서에서 다시 설명하지 않는다.

제6 양태에 따르면, 본 출원의 실시예는 통신 디바이스를 제공한다. 통신 디바이스는 제2 양태 또는 제2 양태의 임의의 방법을 구현하도록 구성되고, 전술한 방법에서의 단계들을 구현하도록 개별적으로 구성된 대응하는 기능 모듈들을 포함한다. 기능은 하드웨어를 사용하여 구현될 수 있거나, 하드웨어에 의해 대응하는 소프트웨어를 실행함으로써 구현될 수 있다. 하드웨어 또는 소프트웨어는 기능에 대응하는 하나 이상의 모듈을 포함한다.

가능한 설계에서, 통신 디바이스의 구조는 멀티플렉싱/디멀티플렉싱 유닛 및 송수신기 유닛을 포함한다. 이러한 유닛들은 전술한 방법 예들에서 대응하는 기능들을 수행할 수 있다. 세부사항에 대해서는, 방법 예들에서의 상세한 설명들을 참조한다. 세부사항들은 본 명세서에서 다시 설명하지 않는다.

제7 양태에 따르면, 본 출원의 실시예는 컴퓨터 저장 매체를 제공하고, 여기서 컴퓨터 저장 매체는 명령어를 저장하고, 명령어가 컴퓨터 상에서 실행될 때, 컴퓨터는 제1 양태 또는 제1 양태의 임의의 가능한 구현에서의 방법을 수행할 수 있게 된다.

제8 양태에 따르면, 본 출원의 실시예는 컴퓨터 저장 매체를 제공하고, 여기서 컴퓨터 저장 매체는 명령어를 저장하고, 명령어가 컴퓨터 상에서 실행될 때, 컴퓨터는 제2 양태 또는 제2 양태의 임의의 가능한 구현에서의 방법을 수행할 수 있게 된다.

제9 양태에 따르면, 본 출원의 실시예는 명령어를 포함하는 컴퓨터 프로그램 제품을 제공하고, 컴퓨터 프로그램 제품이 컴퓨터 상에서 실행될 때, 컴퓨터는 제1 양태 또는 제1 양태의 임의의 가능한 구현에서의 방법을 수행할 수 있게 된다.

제10 양태에 따르면, 본 출원의 실시예는 명령어를 포함하는 컴퓨터 프로그램 제품을 제공하고, 컴퓨터 프로그램 제품이 컴퓨터 상에서 실행될 때, 컴퓨터는 제2 양태 또는 제2 양태의 임의의 가능한 구현에서의 방법을 수행할 수 있게 된다.

도 1은 플렉서블 이더넷 프로토콜에 기초한 통신 시스템의 개략도이고;
도 2는 X-E 통신 시스템 아키텍처의 개략도이고;
도 3은 엔드-투-엔드 통신의 개략도이고;
도 4는 본 출원의 실시예에 적용가능한 통신 시스템 아키텍처의 개략도이고;
도 5는 본 출원의 실시예에 적용가능한 다른 통신 시스템 아키텍처의 개략도이고;
도 6은 본 출원의 실시예에 따른 네트워크 시스템 아키텍처의 개략도이고;
도 7은 본 출원의 실시예에 따른 데이터 송신 방법의 개략적인 흐름도이고;
도 8은 본 출원의 실시예에 따른 데이터 송신 방법의 개략도이고;
도 9는 본 출원의 실시예에 따른 코드 블록의 개략적인 구조도이고;
도 10은 본 출원의 실시예에 따른 다른 코드 블록의 개략적인 구조도이고;
도 11은 본 출원의 실시예에 따른 코드 블록의 개략적인 구조도이고;
도 12는 본 출원의 실시예에 따른 데이터 코드 블록의 개략적인 구조도이고;
도 13은 본 출원의 실시예에 따른 T7 코드 블록의 개략적인 구조도이고;
도 14는 본 출원의 실시예에 따른 유휴 코드 블록의 개략적인 구조도이고;
도 15는 본 출원의 실시예에 따른 데이터 송신의 개략도이고;
도 16은 본 출원의 실시예에 따른 도 15의 제1 코드 블록 스트림의 동기화 헤더 영역의 정보의, 제2 코드 블록 스트림에서의 위치의 개략도이고;
도 17은 본 출원의 실시예에 따른 도 15 및 도 16의 처리될 코드 블록 시퀀스(6207)에서의 L개의 연속적인 유휴 코드 블록의 개략도이고;
도 18은 본 출원의 실시예에 따른 데이터 송신 방법의 개략적인 흐름도이고;
도 19는 본 출원의 실시예에 따른 통신 디바이스의 개략적인 구조도이고;
도 20은 본 출원의 실시예에 따른 다른 통신 디바이스의 개략적인 구조도이고;
도 21은 본 출원의 실시예에 따른 다른 통신 디바이스의 개략적인 구조도이고;
도 22는 본 출원의 실시예에 따른 다른 통신 디바이스의 개략적인 구조도이다.

본 출원의 실시예들에서의 기술적 해결책들은 다양한 통신 시스템들, 예를 들어, 모바일 베어러 프런트홀(fronthaul) 또는 백홀(backhaul) 필드, 메트로폴리탄 멀티서비스 베어러, 데이터 센터 상호접속, 및 산업 통신과 같은 이더넷 기술에 기초한 통신 시스템, 및 산업용 또는 통신 디바이스 내의 상이한 컴포넌트들 또는 모듈들 사이의 통신 시스템에 적용될 수 있다는 점이 이해되어야 한다.

도 4는 본 출원의 실시예에 적용가능한 통신 시스템 아키텍처의 예시적인 개략도이다. 도 4에 도시된 바와 같이, 통신 시스템은 복수의 통신 디바이스를 포함하고, 코드 블록 스트림은 통신 디바이스들 사이에서 송신된다.

본 출원의 이 실시예에서의 통신 디바이스는 네트워크 디바이스일 수 있고, 예를 들어, X-E 네트워크의 네트워크 에지 상에서 PE 노드라고 지칭되는 통신 디바이스일 수 있거나, X-E 네트워크에서의 네트워크에서 P 노드라고 지칭되는 통신 디바이스일 수 있거나, 또는 클라이언트 디바이스로서 사용되고 광학 송신 네트워크(Optical Transport Network, OTN) 또는 파장 분할 멀티플렉싱(Wavelength Division Multiplexing, WDM)와 같은 다른 베어러 네트워크에 접속될 수 있다.

도 4에 도시된 바와 같이, 본 출원의 이 실시예에서 제공된 통신 디바이스는 도 4에 도시된 통신 디바이스(3105) 내의 멀티플렉싱/디멀티플렉싱 유닛(3301), 통신 디바이스(3107) 내의 멀티플렉싱/디멀티플렉싱 유닛(3302), 및 통신 디바이스(3109) 내의 멀티플렉싱/디멀티플렉싱 유닛(3303)과 같은 멀티플렉싱/디멀티플렉싱 유닛을 갖는다. 멀티플렉싱/디멀티플렉싱 유닛을 갖는 통신 디바이스는 복수의 수신된 코드 스트림을 멀티플렉싱(본 출원의 이 실시예에서의 "멀티플렉싱"은 일부 문서에서 "멀티플렉싱"이라고도 지칭될 수 있음)할 수 있거나, 수신된 코드 스트림을 디멀티플렉싱(본 출원의 이 실시예에서의 "디멀티플렉싱"은 일부 문서에서 "디멀티플렉싱"이라고도 지칭될 수 있음)할 수 있다. 이하에서는 예를 사용하여 도 4를 참조하여 설명된다.

도 4에서, 통신 디바이스(3101)는 통신 디바이스(3105)에 코드 블록 스트림(3201)을 출력하고, 통신 디바이스(3102)는 코드 블록 스트림(3202)을 통신 디바이스(3105)에 출력하고, 통신 디바이스(3103)는 코드 블록 스트림(3203)을 통신 디바이스(3105)에 출력하고, 통신 디바이스(3105)는 멀티플렉싱/디멀티플렉싱 유닛(3301)을 포함하고, 통신 디바이스(3105)는 송신을 위해 수신된 코드 블록 스트림(3201), 수신된 코드 블록 스트림(3202), 및 수신된 코드 블록 스트림(3203)을 하나의 코드 블록 스트림(3205)으로 멀티플렉싱할 수 있다.

또한, 멀티레벨 멀티플렉싱은 본 출원의 이 실시예에서 구현될 수 있다. 예를 들어, 도 4에서, 통신 디바이스(3105)는 코드 블록 스트림(3205)을 통신 디바이스(3107)에 출력할 수 있다. 코드 블록 스트림(3205)이 이미 멀티플렉싱된 코드 블록 스트림이기 때문에, 통신 디바이스(3107)는 멀티플렉싱/디멀티블렉싱 유닛(3302)을 사용하므로써, 통신 디바이스(3104)에 의해 출력되는 코드 블록 스트림(3204), 통신 디바이스(3106)에 의해 출력되는 코드 블록 스트림(3206), 및 통신 디바이스(3105)에 의해 출력되는 멀티플렉싱된 코드 블록 스트림(3205)을 다시 멀티플렉싱하고, 멀티플렉싱된 코드 블록 스트림(3207)을 출력할 수 있다. 이것은 대안적으로 다음과 같이 대안적으로 기술될 수 있다: 통신 디바이스(3107)는 코드 블록 스트림(3204), 멀티플렉싱된 코드 블록 스트림(3205), 및 코드 블록 스트림(3206)을 하나의 코드 블록 스트림(3207)으로 멀티플렉싱한다.

멀티플렉싱된 코드 블록 스트림(3207)은 통신 디바이스(3107), 통신 디바이스(3108), 및 통신 디바이스(3109) 사이에서 송신될 수 있다. 통신 디바이스 내의 멀티플렉싱/디멀티플렉싱 유닛은 디멀티플렉싱 기능을 추가로 가질 수 있다. 도 4에 도시된 통신 디바이스(3109)의 멀티플렉싱/디멀티플렉싱 유닛(3303)은 수신된 코드 블록 스트림(3207)을 디멀티플렉싱하고, 디멀티플렉싱된 코드 블록 스트림을 대응하는 통신 디바이스로 전송하고, 예를 들어, 도 4에서, 디멀티플렉싱된 코드 블록 스트림(3204)을 통신 디바이스(3110)로 전송하고, 디멀티플렉싱된 코드 블록 스트림(3201)을 통신 디바이스(3111)로 전송하고, 디멀티플렉싱된 코드 블록 스트림(3202)을 통신 디바이스(3112)로 전송하고, 디멀티플렉싱된 코드 블록 스트림(3203)을 통신 디바이스(3113)로 전송하고, 멀티플렉싱된 코드 블록 스트림(3206)을 통신 디바이스(3114)로 전송할 수 있다.

선택적 구현 해결책에서, 멀티플렉싱/디멀티블렉싱 유닛(3303)은 먼저 코드 블록 스트림(3207)을 코드 블록 스트림(3204), 코드 블록 스트림(3205), 및 코드 블록 스트림(3206)으로 디멀티플렉싱하고, 이어서 멀티플렉싱/디멀티블렉싱 유닛(3303)은 코드 블록 스트림(3205)을 코드 블록 스트림(3201), 코드 블록 스트림(3202), 및 코드 블록 스트림(3203)으로 디멀티플렉싱할 수 있다. 선택적 구현에서, 도 4의 통신 디바이스(3109) 내의 멀티플렉싱/디멀티플렉싱 유닛(3303)은 2개의 멀티플렉싱/디멀티플렉싱 서브유닛을 포함할 수 있다. 하나의 멀티플렉싱/디멀티플렉싱 서브유닛은 코드 블록 스트림(3207)을 코드 블록 스트림(3204), 코드 블록 스트림(3205), 및 코드 블록 스트림(3206)으로 디멀티플렉싱하고, 코드 블록 스트림(3205)을 다른 멀티플렉싱/디멀티플렉싱 서브유닛으로 전송하도록 구성되고, 다른 멀티플렉싱/디멀티플렉싱 서브유닛은 코드 블록 스트림(3205)을 코드 블록 스트림(3201), 코드 블록 스트림(3202), 및 코드 블록 스트림(3203)으로 디멀티플렉싱한다.

도 5는 본 출원의 실시예에 적용가능한 다른 통신 시스템 아키텍처의 예시적인 개략도이다. 도 5에 도시된 바와 같이, 통신 디바이스(3109)가 코드 블록 스트림(3207)을 수신하는 프로세스는 도 4와 동일하다. 세부사항들은 다시 설명되지 않는다. 도 4에 도시된 해결책과의 차이점은 도 5의 통신 디바이스(3109) 내의 멀티플렉싱/디멀티블렉싱 유닛(3303)이 수신된 코드 블록 스트림(3207)을 코드 블록 스트림(3204), 코드 블록 스트림(3205), 및 코드 블록 스트림(3206)으로 디멀티플렉싱하고, 코드 블록 스트림(3204)을 통신 디바이스(3110)로 전송하고, 코드 블록 스트림(3205)을 통신 디바이스(3115)로 전송하고, 코드 블록 스트림(3206)을 통신 디바이스(3114)로 전송한다는 것이다. 통신 디바이스(3105) 내의 멀티플렉싱/디멀티블렉싱 유닛(3304)은 수신된 코드 블록 스트림(3205)을 코드 블록 스트림(3201), 코드 블록 스트림(3202), 및 코드 블록 스트림(3203)으로 디멀티플렉싱하고, 코드 블록 스트림(3201)을 통신 디바이스(3111)로 전송하고, 코드 블록 스트림(3202)을 통신 디바이스(3112)로 전송하고, 코드 블록 스트림(3203)을 통신 디바이스(3113)로 전송한다.

다시 말해서, 본 출원의 실시예들에서, 플렉서블 구성은 멀티플렉싱 측 및 디멀티플렉싱 측 양쪽 모두에 대해 수행될 수 있다. 예를 들어, 도 4에서, 코드 블록 스트림(3207)을 획득하기 위해, 멀티플렉싱/디멀티블렉싱 유닛(3301) 및 멀티플렉싱/디멀티블렉싱 유닛(3302)을 사용하여 2-레벨 멀티플렉싱이 수행된다. 디멀티플렉싱 측에서, 도 4에 도시된 바와 같이, 코드 블록 스트림은 멀티플렉싱/디멀티플렉싱 유닛(3303)을 사용함으로써 코드 블록 스트림(3204), 코드 블록 스트림(3201), 코드 블록 스트림(3202), 코드 블록 스트림(3203), 및 코드 블록 스트림(3206)으로 디멀티플렉싱될 수 있거나; 또는 도 5에 도시된 바와 같이, 멀티플렉싱/디멀티블렉싱 유닛(3303)은 먼저 수신된 코드 블록 스트림(3207)을 코드 블록 스트림(3204), 코드 블록 스트림(3205), 및 코드 블록 스트림(3206)으로 디멀티플렉싱하고, 이어서 멀티플렉싱/디멀티블렉싱 유닛(3304)은 수신된 코드 블록 스트림(3205)을 코드 블록 스트림(3201), 코드 블록 스트림(3202), 및 코드 블록 스트림(3203)으로 디멀티플렉싱할 수 있다.

도 4 및 도 5에 도시된 해결책으로부터, 통신 디바이스(3107), 통신 디바이스(3108), 및 통신 디바이스(3109) 사이에서 하나의 코드 블록 스트림만이 송신된다는 것을 알 수 있다. 이 송신 경로 상의 통신 디바이스는 하나의 멀티플렉싱된 코드 블록 스트림만을 처리하고, 복수의 멀티플렉싱된 코드 블록 스트림을 분석할 필요가 없다. 본 출원의 실시예들에서 제공되는 해결책을 사용함으로써, 중간 노드들(중간 노드는 예를 들어, 도 4의 통신 디바이스(3108)임) 사이의 교차 접속들의 수량이 감소될 수 있고, 네트워크 관리, 조작, 및 유지보수의 작업량이 감소될 수 있다는 것을 알 수 있다.

도 6은 본 출원의 실시예에 따른 네트워크 시스템 아키텍처의 예시적인 개략도이다. X-이더넷은 레거시 이더넷 인터페이스, 파이버 채널 기술(Fiber Channel, FC) 파이버 채널 인터페이스, 공통 공중 무선 인터페이스(Common Public Radio Interface, CPRI), 동기식 디지털 계층구조 SDH/SONET, 광 송신 네트워크 OTN, 및 FlexE 인터페이스에 대한 공통 데이터 유닛 시퀀스 스트림에 기초하여 교차-접속될 수 있고, 특정 프로토콜과 독립적인 엔드-투-엔드 네트워킹 기술을 제공하고, 교환된 객체는 공통 데이터 유닛 시퀀스 스트림이다. FlexE 슬롯 또는 대응하는 물리적 인터페이스에 대한 데이터 유닛 시퀀스 스트림의 레이트 적응은 수반되는 유휴(IDLE) 코드 블록 스트림을 추가 또는 삭제함으로써 구현될 수 있다. 구체적으로, 교차 접속은 64B/66B 코드 블록 스트림에 기초하여 수행될 수 있거나, 교차 접속은 64B/66B 코드 블록 스트림의 디코딩된 공통 데이터 유닛 스트림에 기초하여 수행될 수 있다. 도 6에 도시된 바와 같이, 모바일 프런트홀 CPRI, 모바일 백홀 이더넷, 기업 SDH, 및 이더넷 전용 라인과 같은 복수의 타입의 데이터가 액세스 측에서 2개의 단부에 액세스될 수 있다. 도 6의 예에서, 본 출원의 이 실시예가 사용된 후에, X-E에서의 수렴 노드(도 6에 도시된 수렴)는 Q개의 서비스 코드 스트림을 하나의 코드 스트림으로 멀티플렉싱(multiplex)할 수 있고, 그에 의해 수렴 노드 및 백본 노드에 의해 처리될 필요가 있는 교차 접속들의 수량을 감소시킨다. 도 3과 도 6 사이의 비교로부터, 본 출원의 실시예들에서 제공되는 해결책을 사용함으로써, 데이터 평면 상의 코어 노드(예를 들어, 도 6의 수렴 노드 및 백본 노드)에 의해 처리되는 교차 접속들의 수량이 효과적으로 감소될 수 있고, 코어 노드 상의 압력이 감소될 수 있다는 것을 알 수 있다. 본 출원의 실시예들에서, *는 곱셈을 표시한다.

전술한 설명들에 기초하여, 본 출원의 실시예는 데이터 송신 방법을 제공한다. 데이터 송신 방법의 멀티플렉싱 측은 도 4 및 도 5의 통신 디바이스(3105) 및 통신 디바이스(3107)에 의해 실행될 수 있고, 데이터 송신 방법의 디멀티플렉싱 측은 도 4의 통신 디바이스(3109) 및 도 5의 통신 디바이스(3205)에 의해 실행될 수 있다. 본 출원의 이 실시예에서, 멀티플렉싱 측의 통신 디바이스는 또한 제1 통신 디바이스라고 지칭될 수 있고, 디멀티플렉싱 측의 통신 디바이스는 제2 통신 디바이스라고 지칭될 수 있다. 선택적으로, 통신 디바이스는 멀티플렉싱 능력을 가질 수 있고 디멀티플렉싱 능력도 가질 수 있다. 다시 말해서, 동일한 통신 디바이스는 하나의 데이터 송신 링크에서 멀티플렉싱 측의 제1 통신 디바이스일 수 있고, 다른 데이터 송신 링크 프로세스에서 디멀티플렉싱 측의 제2 통신 디바이스일 수 있다. 도 7은 본 출원의 실시예에 따른 데이터 송신 방법의 예시적인 개략적인 흐름도이다. 도 7에 도시된 바와 같이, 본 방법은 다음의 단계들을 포함한다.

단계(4101): 제1 통신 디바이스는 Q개의 제1 코드 블록 스트림을 획득하고, 여기서 Q는 1보다 큰 정수이고, 제1 코드 블록 스트림의 코딩 타입은 M1/N1 비트 코딩이고, M1은 양의 정수이고, N1은 M1 이상의 정수이고, 제1 코드 블록 스트림 내의 하나의 코드 블록은 (N1-M1) 비트의 동기화 헤더 영역과 M1 비트의 비-동기화 헤더 영역을 포함한다.

단계(4102): 제1 통신 디바이스는 Q개의 제1 코드 블록 스트림 내의 코드 블록들의 비-동기화 헤더 영역들을 전송될 제2 코드 블록 스트림 내에 배치하는 단계 -여기서 제2 코드 블록 스트림의 코딩 타입은 M1/N1 비트 코딩이고, 제2 코드 블록 스트림 내의 하나의 코드 블록은 (N1-M1) 비트의 동기화 헤더 영역 및 M1 비트의 비-동기화 헤더 영역을 포함하고, Q개의 제1 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역은 제2 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역에서 운반된다. Q개의 제1 코드 블록 스트림 내의 코드 블록들에 대응하는 비트를 전송될 제2 코드 블록 스트림 내에 배치하는 것은 또한 Q개의 제1 코드 블록 스트림 내의 코드 블록들에 대응하는 비트를 전송될 제2 코드 블록 스트림으로 멀티플렉싱(또는 인터리빙, 이 인터리빙은 영어로 interleaving이라고도 기재될 수 있음)하는 것으로서 설명될 수 있다.

선택적으로, 본 출원의 이 실시예에서 제공되는 해결책이 도 4에 적용되는 경우, 통신 디바이스(3107)와 통신 디바이스(3109) 사이에 적어도 하나의 통신 디바이스가 존재하고, 통신 디바이스는 코드 블록 스트림(3207)을 수신할 때 코드 블록 스트림(3207)을 디멀티플렉싱하지 않는다. 다시 말해서, 제2 코드 블록 스트림은 적어도 하나의 중간 노드를 통해 디멀티플렉싱 측의 제2 통신 디바이스에 도달하고, 중간 노드는 제2 코드 블록 스트림을 디멀티플렉싱하지 않는다. 선택적으로, 중간 노드는 제2 코드 블록 스트림 및 다른 코드 블록 스트림을 다시 멀티플렉싱할 수 있다. 이것은 본 출원의 이 실시예에서 제한되지 않는다. 본 출원의 이 실시예에서 제공되는 해결책에서, 코드 블록 스트림은 코드 블록 입도로 멀티플렉싱 및 디멀티플렉싱된다. 이러한 방식으로, 복수의 제1 코드 블록 스트림이 단계(4101) 및 단계(4102)에서 제공되는 해결책을 사용하여 멀티플렉싱될 수 있어서, 복수의 제1 코드 블록 스트림이 송신을 위해 하나의 제2 코드 블록 스트림으로 멀티플렉싱되고, 그에 의해 중간 노드에 의해 처리될 필요가 있는 교차 접속들의 수량이 감소되고, 네트워크 관리, 조작, 및 유지보수에 대한 압력이 감소된다. 선택적으로, 본 출원의 이 실시예에서의 중간 노드는 송신 경로의 멀티플렉싱 측의 제1 통신 디바이스와 디멀티플렉싱 측의 제2 통신 디바이스 사이의 통신 디바이스이다.

단계(4101) 및 단계(4102)에서, 선택적 구현에서, M1은 N1과 동일할 수 있다. 이 경우, 제1 코드 블록 스트림 내의 코드 블록에 포함된 동기화 헤더 영역에서 운반되는 비트의 수량은 0이고, 제2 코드 블록 스트림 내의 하나의 코드 블록에 포함된 동기화 헤더 영역에서 운반되는 비트의 수량은 0이다. 선택적으로, 본 출원의 이 실시예에서, 코드 블록(예를 들어, 제1 코드 블록 스트림 내의 코드 블록과 제2 코드 블록 스트림 내의 코드 블록)은 영어로 bit block이라고 기재될 수 있거나 영어로 block이라고 기재될 수 있다. 본 출원의 이 실시예에서, 비트 스트림 내의 미리 설정된 수량의 비트(비트 스트림은 코딩되거나 미리 코딩될 수 있음)는 코드 블록(코드 블록은 비트 그룹 또는 비트 블록이라고도 지칭될 수 있음)이라고 지칭될 수 있다. 예를 들어, 본 출원의 이 실시예에서, 하나의 비트는 코드 블록이라고 지칭될 수 있고, 다른 예로서, 2비트는 코드 블록이라고 지칭될 수 있다.

도 8은 본 출원의 실시예에 따른 데이터 송신 방법의 예시적인 개략도이다. 도 8에 도시된 바와 같이, 본 출원의 이 실시예에서, M1이 N1과 동일할 때, 제1 코드 블록 스트림 내의 코드 블록에 포함된 동기화 헤더 영역에서 운반되는 비트의 수량은 0이고, 제2 코드 블록 스트림 내의 코드 블록에 포함된 동기화 헤더 영역에서 운반되는 비트의 수량은 0이다. 다시 말해서, 제1 코드 블록 스트림 내의 코드 블록 및 제2 코드 블록 스트림 내의 코드 블록은 각각 비-동기화 헤더 영역만을 포함한다. 이 경우, 제1 코드 블록 스트림 내의 전체 코드 블록은 제2 코드 블록 스트림 내의 코드 블록에 대응하는 영역에 배치될 수 있다. 도 8에 도시된 바와 같이, 3개의 제1 코드 블록 스트림: 제1 코드 블록 스트림(6101), 제1 코드 블록 스트림(6102), 및 제1 코드 블록 스트림(6103)이 있다. 멀티플렉싱 측의 제1 통신 디바이스(6105)는 3개의 제1 코드 블록 스트림을 멀티플렉싱하고, 이어서 제2 코드 블록 스트림(6104)을 출력한다. 이 예는 대안적으로 다음과 같이 이해될 수 있다: Q개의 제1 코드 블록 스트림 각각에서의 미리 설정된 수량의 비트는 코드 블록이라고 지칭되고, 코드 블록은 3개의 제1 코드 블록 스트림의 순서에 기초하여 각각의 제1 코드 블록 스트림으로부터 추출되고, 제2 코드 블록 스트림 내의 코드 블록의 영역에 배치될 수 있다. Q개의 제1 코드 블록 스트림의 순서는 미리 설정될 수 있다.

이 예에서, Q개의 제1 코드 블록 스트림 각각에 대해, 제1 코드 블록 스트림으로부터 연속적으로 추출된 코드 블록들의 수량은 특정 애플리케이션 시나리오에 기초하여 유연하게 구성될 수 있다. 선택적 구현에서, Q개의 제1 코드 블록 스트림 내의 코드 블록들의 비-동기화 헤더 영역들을 전송될 제2 코드 블록 스트림 내에 배치하는 것은: Q개의 제1 코드 블록 스트림의 순서에 기초하여 Q개의 제1 코드 블록 스트림으로부터 코드 블록들을 추출하여, 처리될 코드 블록 시퀀스를 획득하는 것; 및 처리될 코드 블록 스퀀스 내의 코드 블록들의 비-동기화 헤더 영역들을 전송될 제2 코드 블록 스트림 내에 배치하는 것을 포함한다. 본 출원의 이 실시예에서, Q개의 제1 코드 블록 스트림 각각에 대해, 제1 코드 블록 스트림으로부터 연속적으로 추출된 코드 블록들의 수량은 특정 애플리케이션 시나리오에 기초하여 유연하게 구성될 수 있다. 본 출원의 이 실시예는 선택적 구현을 제공한다: Q개의 제1 코드 블록 스트림 중 하나에 대해, 제1 코드 블록 스트림으로부터 연속적으로 추출된 코드 블록들의 수량은 제1 코드 블록 스트림의 대역폭 및 임계값에 기초하여 결정된다. 선택적으로, 임계값은 Q개의 제1 코드 블록 스트림에 대응하는 Q개의 대역폭의 공약수 또는 최대 공약수에 기초하여 결정된다. 예를 들어, 임계값은 Q개의 제1 코드 블록 스트림에 대응하는 Q개의 대역폭의 공약수 또는 최대 공약수이다. 다른 선택적 구현에서, 임계값은 미리 설정될 수 있다. 예를 들어, 임계값은 1Gbps로 설정된다.

도 8에 도시된 바와 같이, 제1 코드 블록 스트림(6101)의 대역폭(대역폭은 레이트(rate)라고도 지칭될 수 있음)이 5Gbps이면, 제1 코드 블록 스트림(6102)의 대역폭은 5Gbps이고, 제1 코드 블록 스트림(6103)의 대역폭은 10Gbps이고, 3개의 제1 코드 블록 스트림의 대역폭들 5, 5 및 10의 공약수는 1 및 5 이고, 최대 공약수는 5이다. 최대 공약수가 임계값으로서 선택되는 경우, 제1 코드 블록 스트림(6101)으로부터 연속적으로 추출된 코드 블록들의 수량은 1이고, 제1 코드 블록 스트림(6102)으로부터 연속적으로 추출된 코드 블록들의 수량은 1이며, 제1 코드 블록 스트림(6103)으로부터 연속적으로 추출된 코드 블록들의 수량은 2이다. 도 8에 도시된 바와 같이, 제1 코드 블록 스트림(6101), 제1 코드 블록 스트림(6102), 및 제1 코드 블록 스트림(6103)과 같은 순서로, 하나의 코드 블록이 제1 코드 블록 스트림(6101)으로부터 연속적으로 추출되어 제2 코드 블록 스트림(6104) 내에 배치되고, 이어서 하나의 코드 블록이 제1 코드 블록 스트림(6102)으로부터 연속적으로 추출되어 제2 코드 블록 스트림(6104) 내에 배치되며, 이어서 2개의 코드 블록이 제1 코드 블록 스트림(6103)으로부터 연속적으로 추출되어 제2 코드 블록 스트림(6104) 내에 배치된다. 그 후, 순환적으로, 하나의 코드 블록이 제1 코드 블록 스트림(6101)으로부터 다시 연속적으로 추출되어 제2 코드 블록 스트림(6104) 내에 배치되고, 하나의 코드 블록이 제1 코드 블록 스트림(6102)으로부터 연속적으로 추출되어 제2 코드 블록 스트림(6104) 내에 배치되며, 기타 등등이다. 세부사항들은 설명되지 않는다.

N1이 M1보다 클 때, 선택적 구현에서, 단계(4102)는 Q개의 제1 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역에서 운반되는 비트가 제2 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역 내에 배치되고, 제1 코드 블록 스트림 내의 코드 블록의 동기화 헤더 영역에서 운반되는 비트가 제2 코드 블록 스트림 내의 다른 코드 블록의 비-동기화 헤더 영역 내에 대응하여 배치된다는 것일 수 있다. 예를 들어, 코드 블록의 동기화 헤더 영역에서 운반되는 정보를 표시할 수 있는 타입 표시 정보는 제2 코드 블록 스트림 내의 다른 코드 블록의 비-동기화 헤더 영역 내에 배치될 수 있다. 코드 블록의 동기화 헤더 영역에서 운반되는 정보를 표시할 수 있는 타입 표시 정보는 코드 블록의 동기화 헤더 영역에서 운반되는 비트일 수 있거나, 다른 정보일 수 있다. 다시 말해서, 제1 코드 블록 스트림 내의 코드 블록의 동기화 헤더 영역에서 운반되는 정보 및 비-동기화 헤더 영역에서 운반된 정보는 분할되고, 제2 코드 블록 스트림 내의 2개의 코드 블록의 비-동기화 헤더 영역 내에 개별적으로 배치된다.

본 출원의 이 실시예에서, 선택적으로, Q개의 제1 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역에 대응하는 모든 비트는 제2 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역 내에 대응하여 배치된다. 다시 말해서, 제1 코드 블록 스트림 내의 비-동기화 헤더 영역과 제2 코드 블록 스트림 내에 있고 비-동기화 헤더 영역에 대응하는 비트를 운반하는 코드 블록은 일대일 대응관계에 있다.

본 출원의 이 실시예에서, 제1 코드 블록 스트림은 대안적으로 멀티플렉싱된 코드 블록 스트림일 수 있다. 예를 들어, 도 4에서, 코드 블록 스트림(3201), 코드 블록 스트림(3202), 및 코드 블록 스트림(3203)을 멀티플렉싱한 후에, 통신 디바이스(3105)는 멀티플렉싱된 코드 블록 스트림(3205)을 출력한다. 그 후, 통신 디바이스(3107)는 코드 블록 스트림(3204), 코드 블록 스트림(3206), 및 멀티플렉싱된 코드 블록 스트림(3205)을 멀티플렉싱할 수 있다. 다시 말해서, 네스팅 애플리케이션(nesting application)은 본 출원의 이 실시예에서 지원된다. 본 출원의 이 실시예에서, 제1 통신 디바이스의 입력 측 및 출력 측의 파이프라인들에 대해, 미리 멀티플렉싱된 코드 블록 스트림을 송신하기 위해 사용되는 파이프라인이 하위(low-order) 파이프라인이라고 지칭되고, 멀티플렉싱된 코드 블록 스트림을 송신하기 위해 사용되는 파이프라인이 고위(high-order) 파이프라인이라고 지칭되는 경우, 예를 들어, 코드 블록 스트림(3201), 코드 블록 스트림(3202), 및 도 4의 코드 블록 스트림(3203)을 운반하는 파이프라인이 하위 파이프라인이라고 지칭되고, 멀티플렉싱된 코드 블록 스트림(3205)을 운반하는 파이프라인이 고위 파이프라인이라고 지칭되고, 코드 블록 스트림(3207)을 운반하는 파이프라인이 고위 파이프라인이라고 지칭되는 경우, 본 출원의 이 실시예에서, 하위 파이프라인 상의 코드 블록은 고위 파이프라인 내에 로딩되고, 고위 파이프라인 상의 코드 블록은 고위 파이프라인 내에 로딩되어, 고위 파이프라인에서 고위 파이프라인으로의 네스팅 및 멀티플렉싱을 수행할 수 있다.

본 출원의 이 실시예에서의 제1 통신 디바이스는 복수의 인터페이스를 포함할 수 있고, 인터페이스들은 데이터 송신 방향들에 기초하여 입력 측의 인터페이스와 출력 측의 인터페이스로 분류될 수 있다. 입력 측에는 복수의 인터페이스가 있고, 출력 측에는 하나 이상의 인터페이스가 있다. 선택적으로, 제1 통신 디바이스의 인터페이스들은 미리 구성될 수 있고, 입력 측의 인터페이스들 중 일부 또는 전부에 의해 수신된 코드 블록 스트림들은 출력 측의 인터페이스 상에 멀티플렉싱될 수 있다. 예를 들어, 제1 통신 디바이스는 입력 측의 인터페이스 1, 인터페이스 2, 및 인터페이스 3을 포함하고, 출력 측의 인터페이스 4 및 인터페이스 5를 포함하며, 인터페이스 1 및 인터페이스 2에 의해 수신된 코드 블록 스트림들은 멀티플렉싱되어 인터페이스 4를 통해 출력되도록 구성될 수 있고, 인터페이스 3에 의해 수신된 코드 블록 스트림은 인터페이스 5를 통해 출력된다. 선택적으로, 제1 통신 디바이스의 인터페이스들 사이에서 멀티플렉싱된 구성 정보는 주기적으로 또는 산발적으로 조정될 수 있다. 선택적으로, 이 단락의 내용은 제2 통신 디바이스에도 적용가능하고; 다시 말해서, 제2 통신 디바이스는 제2 통신 디바이스의 복수의 인터페이스를 구성할 수도 있다.

다음은 본 출원의 이 실시예에 포함된 Q개의 제1 코드 블록 스트림 중 임의의 코드 블록 스트림 및 제2 코드 블록 스트림과, Q개의 제1 코드 블록 스트림 및 제2 코드 블록 스트림 내의 코드 블록을 설명한다. 이하의 설명에서, 특별히 언급된 제1 코드 블록 스트림 및 제2 코드 블록 스트림을 제외하고, 언급된 코드 블록 스트림은 Q개의 제1 코드 블록 스트림 중 임의의 코드 블록 스트림 및 제2 코드 블록 스트림이다. 이하의 설명에서, 제1 코드 블록 스트림 내의 특별히 언급된 코드 블록 및 제2 코드 블록 스트림 내의 특별히 언급된 코드 블록을 제외하고, 언급된 코드 블록은 Q개의 제1 코드 블록 스트림 중 임의의 코드 블록 및 제2 코드 블록 스트림이다.

본 출원의 이 실시예에서 정의된 코드 블록 스트림(예를 들어, 제1 코드 블록 스트림 및 제2 코드 블록 스트림)은 연속적인 코드 블록들의 형태의 데이터 스트림일 수 있다. 선택적 구현에서, M1은 N1과 동일할 수 있다. 이 경우, 본 출원의 이 실시예에서, 전술한 내용에서 설명된 바와 같이, 비트 스트림 내의 미리 설정된 수량의 비트(비트 스트림은 코딩되거나 미리 코딩될 수 있음)는 코드 블록(코드 블록은 비트 그룹 또는 비트 블록이라고도 지칭될 수 있음)이라고 지칭될 수 있다. 예를 들어, 본 출원의 이 실시예에서, 하나의 비트는 코드 블록이라고 지칭될 수 있고, 다른 예로서, 2비트는 코드 블록이라고 지칭될 수 있다. 다른 선택적 구현에서, 본 출원의 이 실시예에서 정의된 코드 블록은 비트 스트림이 코딩 타입을 사용하여 코딩된 후에 획득되는 코드 블록일 수 있다. 본 출원의 이 실시예에서, M1/N1 비트 코딩과 같은 일부 코딩 방식들이 정의된다.

선택적 구현에서, M1은 N1과 동일할 수 있다. 이러한 방식으로, 코드 블록이 동기화 헤더 영역 및 비-동기화 헤더 영역으로 분할되는 경우, 동기화 헤더 영역에서 운반되는 비트가 0인 것으로 이해될 수 있거나, 미리 설정된 수량의 비트가 코드 블록이라고 지칭되는 것으로 이해될 수 있다.

다른 선택적 구현에서, N은 M보다 클 수 있지만, 명시적인 동기화 헤더가 없다. 예를 들어, 8B/10B 비트 코딩을 사용하여 코딩을 수행함으로써 직류 밸런싱(direct current balancing)이 구현된 후에 획득되는 코드 블록들에서, 10 비트의 정보 길이를 갖는 1024개의 8B/10B 코드 블록 샘플이 있으며, 이는 8 비트의 정보 길이에 의해 요구되는 256개의 코드 블록 샘플보다 훨씬 더 크다. 예약된 코드 블록 샘플은 8B/10B 코드 블록 동기화를 구현하고 8B/10B 코드 블록의 경계를 식별하는데 사용될 수 있다. 8B/10B 코드 블록은 비-동기화 헤더 영역만을 포함한다. 도 9는 본 출원의 실시예에 따른 코드 블록의 예시적인 개략적인 구조도이다. 도 9에 도시된 바와 같이, 코드 블록(4200)에 포함된 동기화 헤더 영역에서 운반되는 비트는 0이고, 코드 블록(4200)에 포함된 모든 비트는 비-동기화 헤더 영역(4201)에서 운반되는 비트이다. 도 9에 도시된 코드 블록은 도 8에 도시된 제1 코드 블록 스트림의 코드 블록일 수 있거나, 제2 코드 블록 스트림 내의 코드 블록일 수 있다.

N이 M보다 클 수 있는 선택적 구현에서, 예를 들어, M1/N1 비트 코딩은 802.3에 정의된 64B/66B 코딩(또는 64/66 비트 코딩이라고 기재될 수 있음)일 수 있다. 이 표준에서 정의하는 바와 같이, 코드 블록은 동기화 헤더 영역 및 비-동기화 헤더 영역을 포함할 수 있다. 본 출원의 이 실시예에서, M1/N1 비트 코딩을 사용하여 코딩되는 코드 블록은 비-동기화 헤더 영역이 M1 비트를 포함하고 코딩된 코드 블록의 전체 수량의 비트가 N1 비트인 코드 블록일 수 있다. M1/N1 비트 코딩을 사용하여 코딩되는 코드 블록은 대안적으로 비-동기화 헤더 영역 내의 M1 비트 및 동기화 헤더 영역 내의 몇몇 비트를 포함하는 코드 블록으로서 설명될 수 있다. 도 10은 본 출원의 실시예에 따른 다른 코드 블록의 예시적인 개략적인 구조도이다. 도 10에 도시된 바와 같이, 코드 블록(4200)은 동기화 헤더 영역(4301) 및 비-동기화 헤더 영역(4302)을 포함한다. 선택적으로, 비-동기화 헤더 영역(4302)에서 운반되는 비트의 수량은 M1이고, 동기화 헤더 영역(4301)에서 운반되는 비트의 수량은 (N1-M1)이다. 본 출원의 이 실시예에서 동기화 헤더 영역(4301)에서 운반되는 정보는 코드 블록의 타입을 표시하는데 사용될 수 있고, 코드 블록의 타입은 제어 타입, 데이터 타입, 및 일부 다른 타입들을 포함할 수 있다.

실제 애플리케이션에서, M1/N1 비트 코딩 후에 획득된 코드 블록 스트림은 이더넷 물리적 계층 링크 상에서 송신될 수 있다. M1/N1 비트 코딩은 1G 이더넷에서 사용되는 8B/10B 코딩일 수 있고, 다시 말해서, 8B/10B 코딩 타입의 코드 블록 스트림(코드 블록 스트림은 대안적으로 영어로 block stream으로 지칭될 수 있음)은 1GE 물리적 계층 링크 상에서 송신되거나; 또는 M1/N1 비트 코딩은 10GE, 40GE 및/또는 100GE에서 사용되는 64B/66B 코딩일 수 있고, 다시 말해서, 64B/66B 코드 블록 스트림은 10GE, 40GE, 및/또는 100GE 물리적 계층 링크 상에서 송신된다. 미래의 이더넷 기술의 발전으로, 다른 코딩 및 디코딩이 있을 수 있다. 본 출원의 이 실시예에서의 M1/N1 비트 코딩은 대안적으로, 128B/130B 코딩 및 256B/257B 코딩과 같은 미래의 일부 코딩 타입일 수 있다. 실제 애플리케이션에서, 코드 블록은 8B/10B 코딩을 사용함으로써 획득된 코드 블록(이는 8B/10B 코드 블록이라고도 지칭될 수 있음) 및 IEEE802.3에 이미 명시되어 있는 이더넷 물리적 코딩 서브계층(Physical Coding Sublayer, PCS) 코딩에 기초하여 획득되는 64B/66B 코딩을 사용함으로써 획득된 코드 블록(이는 64B/66B 코드 블록이라고도 지칭될 수 있음)일 수 있다. 다른 예로서, 본 출원의 이 실시예에서의 코드 블록은 256B/257B 코딩을 사용하여 순방향 에러 정정(Forward Error Correction, FEC) 서브시스템에 의해 획득된 코드 블록(이는 256B/257B 코드 블록이라고 지칭될 수 있음)일 수 있다. 다른 예로서, 본 출원의 이 실시예에서의 코드 블록은 ITU-T G.709에서 트랜스코딩된 64B/66B 또는 512B/514B 코드 블록에 기초하여 획득되는 64B/65B 코드 블록을 사용하여 획득된 코드 블록(이는 64B/65B 코드 블록이라고도 지칭될 수 있음)일 수 있다. 다른 예로서, 본 출원의 이 실시예에서의 코드 블록은 인터라켄 버스 사양에서 64B/67B 코딩을 사용하여 획득된 코드 블록(이는 64B/67B 코드 블록이라고도 지칭될 수 있음)일 수 있다.

S 코드 블록, 데이터 코드 블록, T 코드 블록, 및 유휴 코드 블록과 같은 일부 코드 블록들의 구조 형태들은 종래 기술에 특정되어 있다. 본 출원의 실시예들에서의 코드 블록들(예를 들어, 제1 코드 블록 스트림 내의 코드 블록 및 제2 코드 블록 스트림 내의 코드 블록)은 종래 기술에 특정되어 있는 이러한 코드 블록들일 수 있다. 도 10은 본 출원의 실시예에 따른 타입 필드가 0x4B인 O 코드 블록의 예시적인 개략적인 구조도이다. 도 10에 도시된 바와 같이, 본 출원의 이 실시예에서의 코드 블록(4200)은 O 코드 블록이고, 코드 블록(4200)에 포함된 동기화 헤더 영역(4301)에서 운반되는 정보는 "SH10"이고, "SH10"은 코드 블록(4200)의 타입이 제어 타입인 것을 의미한다. 비-동기화 헤더 영역(4302)은 페이로드 영역(4303) 및 비-페이로드 영역(4304)을 포함한다. 비-페이로드 영역(4304)은 타입 필드 "0x4B", "O0", 및 예약된 필드들 "C4 내지 C7"을 운반하는데 사용될 수 있고, 모든 예약된 필드들 "C4 내지 C7"은" 0x00"으로 채워질 수 있다. 선택적으로, "O0"는 종래 기술과 관련된 "0x0", "0xF", 또는 "0x5"와 같은 특징 명령 단어, 및 종래 기술과 다른 종래 기술에서 사용되지 않는 "0xA", "0x9 ", 또는 "0x3" 과 같은 특징 명령 단어로 채워질 수 있다. 일부 정보는 필드 "O0"에 채워진 콘텐츠에 의해 표시될 수 있다. 선택적으로, 본 출원의 이 실시예에서의 헤드 코드 블록은 대안적으로 코드 블록의 문자들 중에서 S를 포함하는 코드 블록일 수 있거나, 또는 새롭게 정의된 O 코드 블록과 같은 새로운 코드 블록일 수 있다. 예를 들어, 헤드 코드 블록은 도 10에서의 타입 필드가 0x4B인 O 코드 블록이고, 다른 예로서, 헤드 코드 블록은 타입 필드가 0x33이고 표준 64B/66B 코딩에 대응하는 S 코드 블록, 또는 타입 필드가 0x66이고 표준 64B/66B 코딩에 대응하는 S 코드 블록일 수 있다. 100GE, 200GE, 및 400GE와 같은 일부 고속 이더넷들은 타입 필드가 0x78이고 7 바이트의 데이터 페이로드를 포함하는 하나의 타입의 S 코드 블록만을 포함한다. 그러나, 10GE 또는 25GE와 같은 일부 저속 이더넷들에 대해, S 코드 블록들은 타입 필드들이 0x78, 0x33, 및 0x66인 코드 블록들을 포함할 수 있거나, 문자들 중에서 문자 S를 포함하는 다른 코드 블록을 포함할 수 있고; S 코드 블록은 4 바이트의 데이터 페이로드를 포함할 수 있다. 선택적 구현에서, 레거시 이더넷 내의 S 코드 블록이 7-바이트 프리앰블 및 프레임 구분자(frame delimiter)의 1-바이트 시작(프레임 구분자의 시작, SFD)을 코딩함으로써 정확하게 획득되기 때문에, S 코드 블록의 가능한 비트 패턴에서, 동기화 헤더 영역(4301)은 "10"이고, 비-페이로드 영역(4304)의 타입 필드는 "0x78"이고, 전체 페이로드 영역(4303)은 후속하여 "0x55"로 채워지고, 페이로드 영역(4303) 이후의 전체 비-페이로드 영역(4304)은 마지막 바이트가 "0xD5"로 채워지는 것을 제외하고 "0x55"로 채워진다.

본 출원의 이 실시예에서의 코드 블록은 데이터 코드 블록일 수 있다. 도 12는 본 출원의 실시예에 따른 데이터 코드 블록의 예시적인 개략적인 구조도이다. 도 12에 도시된 바와 같이, 본 출원의 이 실시예에서의 코드 블록(4200)은 데이터 코드 블록이고, 코드 블록(4200)에 포함된 동기화 헤더 영역(4301)에서 운반되는 정보는 "SH01"이고, "SH01"은 코드 블록(4200)의 타입이 데이터 타입인 것을 의미한다. 비-동기화 헤더 영역(4302)은 페이로드 영역(4303)을 포함한다. 데이터 코드 블록의 전체 비-동기화 헤더 영역은 페이로드 영역, 즉 D0 내지 D7로 도시된 페이로드 영역이다.

본 출원의 이 실시예에서의 코드 블록은 T 코드 블록일 수 있다. T 코드 블록은 코드 블록의 문자들 중에서 T를 포함하는 코드 블록일 수 있고, T 코드 블록은 T0 내지 T7의 임의의 코드 블록, 예를 들어, 타입 필드가 0x87인 T0 코드 블록, 타입 필드가 0x99인 T1 코드 블록, 및 타입 필드가 0xFF인 T7 코드 블록을 포함할 수 있다. 도 13은 본 출원의 실시예에 따른 T7 코드 블록의 예시적인 개략적인 구조도이다. 도 13에 도시된 바와 같이, 본 출원의 이 실시예에서의 코드 블록(4200)은 T7 코드 블록이고, 코드 블록(4200)에 포함된 동기화 헤더 영역(4301)에서 운반되는 정보는 "SH10"이고, "SH10"은 코드 블록(4200)의 타입이 제어 타입인 것을 의미한다. 비-동기화 헤더 영역(4302)은 페이로드 영역(4303) 및 비-페이로드 영역(4304)을 포함한다. 비-페이로드 영역(4304)은 타입 필드 "0xFF"를 운반하는데 사용될 수 있다. T0 내지 T7 코드 블록의 타입 필드들은 각각 0x87, 0x99, 0xAA, 0xB4, 0xCC, 0xD2, 0xE1, 및 0xFF이다. 모든 T0 내지 T7 코드 블록은 64B/66B 코딩을 사용하여 다양한 이더넷 인터페이스에 적용가능하다. T1 내지 T7 코드 블록들은 각각 1 내지 7 바이트의 페이로드 영역들을 포함한다는 점에 유의해야 한다. 선택적으로, T 코드 블록 내의 페이로드 영역은 제1 코드 블록 스트림으로부터 추출된 코드 블록에 대응하는 비트를 운반하는데 사용될 수 있거나; 또는 제1 코드 블록 스트림으로부터 추출된 코드 블록에 대응하는 비트를 운반하는데 사용되지 않을 수 있으며, 예를 들어, 전체 페이로드 영역은 0으로 채워질 수 있거나, 다른 표시 정보를 운반하는데 사용될 수 있다. T0 내지 T6 코드 블록에서의 C1 내지 C7은 기존의 이더넷 기술에 기초하여 처리될 수 있다. 구체적으로, 문자 T 이후의 7 유휴 제어 바이트(바이트 C1 내지 C7) 각각은 코딩된 이후의 7 비트 0x00이다. 예를 들어, 0xFF의 T 코드 타입에 대해, D0 내지 D6은 모두 8 비트 "0x00"로 채워질 수 있고, 예약될 수 있다.

본 출원의 이 실시예에서의 코드 블록은 유휴 코드 블록일 수 있다. 도 14는 본 출원의 실시예에 따른 유휴 코드 블록의 예시적인 개략적인 구조도이다. 도 14에 도시된 바와 같이, 본 출원의 이 실시예에서의 코드 블록(4200)은 유휴 코드 블록이고, 코드 블록(4200)에 포함된 동기화 헤더 영역(4301)에서 운반되는 정보는 "SH10"이고, "SH10"은 코드 블록(4200)의 타입이 제어 타입인 것을 의미한다. 비-동기화 헤더 영역(4302)은 타입 필드 "0x1E"를 운반하는데 사용되고, 비-동기화 헤더 영역(4302)의 다른 필드들 "C0 내지 C7"에서 운반되는 콘텐츠는 "0x00"이다. 본 출원의 이 실시예에서, 제2 코드 블록 스트림은 적어도 하나의 데이터 유닛을 포함하고, 유휴 코드 블록은 데이터 유닛의 헤드 코드 블록과 테일 코드 블록 사이에 추가되거나, 데이터 유닛들 사이에 추가될 수 있다.

전술한 내용에 기초하여, 본 출원의 실시예는 제2 코드 블록 스트림의 가능한 구조 형태를 제공한다. 본 기술분야의 통상의 기술자는, 제1 코드 블록 스트림의 구조 형태가 종래 기술에 정의되어 있는 구조 형태일 수 있거나, 또는 본 출원의 이 실시예에서의 제2 코드 블록 스트림의 구조 형태와 유사하거나 동일할 수 있고, 이것은 본 출원의 이 실시예에서 제한되지 않는다는 것을 알 수 있다. 제2 코드 블록 스트림의 몇몇 가능한 구조 형태들이 아래에 설명된다.

선택적으로, 제2 코드 블록 스트림은 적어도 하나의 데이터 유닛에 대응한다. 하나의 데이터 유닛은 복수의 구조 형태를 포함할 수 있다. 예를 들어, 제1 구조 형태에서, 제2 코드 블록 스트림에 대응하는 데이터 유닛은 헤드 코드 블록 및 적어도 하나의 데이터 코드 블록을 포함할 수 있다. 제2 구조 형태에서, 기존의 이더넷의 프레임 한계 포맷은 호환되고 재사용되는 것으로 간주되고; 구체적으로, 통상적인 이더넷 프리앰블, 이더넷 프리앰블에 대응하는 시작 코드 블록(시작 코드 블록은 대안적으로 S 코드 블록일 수 있음), 유휴 프레임 간격 바이트, 종료 코드 블록(종료 코드 블록은 T 코드 블록일 수 있음), 및 유휴 프레임 간격 바이트에 대응하는 유휴 코드 블록은 예약된다. 선택적으로, 제2 코드 블록 스트림에 대응하는 데이터 유닛은 헤드 코드 블록, 적어도 하나의 데이터 코드 블록, 및 테일 코드 블록을 포함할 수 있다. 제3 구조 형태에서, 제2 코드 블록 스트림에 대응하는 데이터 유닛은 적어도 하나의 데이터 코드 블록 및 테일 코드 블록을 포함할 수 있다. 헤드 코드 블록 및 테일 코드 블록은 일부 정보를 운반하는데 사용될 수 있고, 데이터 유닛을 결정하는 역할을 추가로 할 수 있으며, 예를 들어, 헤드 코드 블록 및 테일 코드 블록은 데이터 유닛에 대한 경계를 제한하는 역할을 한다. 다른 가능한 구조 형태에서, 제2 코드 블록 스트림에 대응하는 데이터 유닛은 적어도 하나의 데이터 코드 블록을 포함할 수 있으며, 예를 들어, 하나의 데이터 유닛에 포함된 데이터 코드 블록들의 수량이 설정될 수 있다.

선택적 구현에서, 전술한 예에서의 복수의 구조 형태에서, 제2 코드 블록 스트림 내의 데이터 유닛의 데이터 코드 블록은 적어도 하나의 제1 타입 데이터 코드 블록을 포함할 수 있다. 다른 선택적 구현에서, 전술한 예에서의 복수의 구조 형태에서, 제2 코드 블록 스트림 내의 데이터 유닛의 데이터 코드 블록은 적어도 하나의 제1 타입 데이터 코드 블록 및 적어도 하나의 제2 타입 데이터 코드 블록을 포함할 수 있고, 데이터 유닛에 포함된 제1 타입 데이터 코드 블록 이외의 데이터 코드 블록은 제2 타입 데이터 코드 블록이라고 지칭될 수 있다. Q개의 제1 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역은 제2 코드 블록 스트림 내의 제1 타입 데이터 코드 블록의 비-동기화 헤더 영역에서 운반된다. 선택적으로, Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 타입 표시 정보는 제2 코드 블록 스트림 내의 헤드 코드 블록, 제2 타입 데이터 코드 블록, 및 테일 코드 블록 중 어느 하나의 비-동기화 헤더 영역에서 운반된다. Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 타입 표시 정보는 코드 블록의 동기화 헤더 영역에서 운반되는 정보를 표시하는데 사용된다. Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 타입 표시 정보는 코드 블록의 동기화 헤더 영역에서 운반되는 정보일 수 있거나, 또는 코드 블록의 동기화 헤더 영역에서 운반되는 정보를 표시할 수 있는 정보일 수 있다. 제2 타입 데이터 코드 블록들의 수량은 0일 수 있거나 0이 아닐 수 있다.

선택적으로, 본 출원의 이 실시예에서, 제2 코드 블록 스트림 내의 데이터 유닛 내의 헤드 코드 블록 및 테일 코드 블록은 고정된 포맷을 갖는 일부 새롭게 배치된 코드 블록들일 수 있다. 헤드 코드 블록 및 테일 코드 블록은 데이터 유닛의 경계로서 역할을 할 수 있고, 또한 일부 정보를 운반할 수 있다. 선택적으로, 기술과 호환가능하기 위해, 헤드 코드 블록은 O 코드 블록일 수 있고, O 코드 블록은 도 10에서의 타입 필드가 0x4B인 코드 블록일 수 있다. 선택적으로, 헤드 코드 블록은 대안적으로 문자 S를 포함하고 종래 기술에 정의되어 있는 다른 S 코드 블록일 수 있다. 예를 들어, 헤드 코드 블록은 타입 필드가 0x33인 S 코드 블록 또는 타입 필드가 0x78인 S 코드 블록일 수 있다. 또한, 선택적으로, 헤드 코드 블록이 O 코드 블록일 때, 정보는 O 코드 블록의 미리 설정된 필드에 추가되어, 종래 기술과 상이할 수 있다. 미리 설정된 필드는 O 코드 블록에서의 특징 명령 단어 O=0xA, 0x9 또는 0x3와 같은 미사용된 특징 명령 단어일 수 있으며, 확실히, 여전히 예약되어 있는 0x00 타입의 코드 블록도 사용될 수 있다. 도 14에 도시된 바와 같이, 헤드 코드 블록은 동기화 헤더 영역 및 비-동기화 헤더 영역을 포함할 수 있고, 비-동기화 헤더 영역은 비-페이로드 영역 및 페이로드 영역을 포함한다.

다른 선택적 구현에서, 테일 코드 블록은 T 코드 블록일 수 있다. T 코드 블록은 도 12에서의 타입 필드가 0xFF인 T7 코드 블록일 수 있거나, 다른 종래 기술에 정의되어 있는 T 코드 블록, 예를 들어, 전술한 T0 내지 T6 코드 블록 중 임의의 하나일 수 있다. S 코드 블록 및 T 코드 블록을 사용하여 수행되는 제2 코드 블록 스트림 내의 데이터 유닛의 패키징은 종래 기술과 호환될 수 있고, 제2 코드 블록 스트림을 운반하는 파이프라인은 현재 플랫 네트워킹을 지원하는 배치된 X-이더넷 스위칭 노드 및 배치된 FlexE 클라이언트 스위칭 노드를 통과할 수 있다. 제2 코드 블록 스트림을 운반하는 파이프라인은 고위 파이프라인으로도 지칭될 수 있고, 제1 코드 블록 스트림을 운반하는 파이프라인은 저위 파이프라인으로도 지칭될 수 있다.

또한, 선택적으로, 제2 코드 블록 스트림 내의 데이터 유닛은 일부 유휴 코드 블록들을 추가로 포함할 수 있다. 데이터 유닛의 유휴 코드 블록의 위치는 미리 구성될 수 있거나, 무작위일 수 있다.

선택적으로, 일부 다른 코드 블록들은 제2 코드 블록 스트림 내의 인접한 데이터 유닛들 사이에 구성될 수 있고, 예를 들어, 제어 코드 블록일 수 있거나, 데이터 코드 블록일 수 있거나, 또는 다른 코드 블록 타입의 코드 블록일 수 있다. 예를 들어, 도 14에 도시된 일부 유휴 코드 블록들, S 코드 블록들, 및 코드 블록들 중 임의의 하나 이상은 제2 코드 블록 스트림 내의 인접한 데이터 유닛들 사이에 구성된다. 제2 코드 블록 스트림 내의 인접한 데이터 유닛들은 하나 이상의 유휴 코드 블록에 의해 이격될 수 있다. 제2 코드 블록 스트림 내의 인접한 데이터 유닛들이 이격되는 유휴 코드 블록들의 수량은 변수일 수 있고, 특정 애플리케이션 시나리오에 기초하여 조정될 수 있다. 선택적 구현에서, 제2 코드 블록 스트림 내의 인접한 데이터 유닛들의 적어도 2개의 그룹(인접 데이터 유닛들의 각각의 그룹은 2개의 인접한 데이터 유닛을 포함함)이 존재할 수 있고, 인접한 데이터 유닛들의 2개의 그룹이 이격되는 유휴 코드 블록들의 수량은 동일하지 않다. 선택적으로, 제2 코드 블록 스트림 내의 인접한 데이터 유닛들이 이격되는 유휴 코드 블록들은 적절히 증가되거나 삭제되는데, 즉, 유휴 코드 블록들은 주파수 또는 레이트 적응을 구현하기 위해 적응적으로 증가 또는 감소된다. 예를 들어, 제2 코드 블록 스트림을 운반하는 파이프라인의 대역폭이 비교적 작으면, 제2 코드 블록 스트림 내의 데이터 유닛들 사이의 유휴 코드 블록들은 적절히 감소될 수 있다. 가능한 구현에서, 인접한 데이터 유닛들 사이의 유휴 코드 블록들은 제로로 감소되는데, 다시 말해서, 2개의 인접한 데이터 유닛 사이에 유휴 코드 블록이 없다. 다른 예로서, 제2 코드 블록 스트림을 운반하는 파이프라인의 대역폭이 비교적 크면, 제2 코드 블록 스트림 내의 데이터 유닛들 사이의 유휴 코드 블록은 적절히 증가될 수 있다. 다른 가능한 구현에서, 주파수 또는 레이트 적응을 구현하기 위해, 유휴 코드 블록이 제2 코드 블록 스트림의 임의의 위치에 삽입될 수 있다. 그러나, 레이트 차이 및 대역폭 차이가 비교적 작을 때, 2개의 데이터 유닛 사이에 유휴 코드 블록을 삽입하는 것이 추천될 수 있다. 예를 들어, 데이터 유닛들 사이의 유휴 코드 블록들의 수량은 하나에서 2개 이상으로 증가될 수 있다.

본 출원의 구현에서, 제1 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역은 제2 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역에서 대응하여 운반된다. 선택적 구현에서, 멀티플렉싱 측의 제1 통신 디바이스와 디멀티플렉싱 측의 제2 통신 디바이스 사이에 합의가 이루어짐으로써, 디멀티플렉싱 측의 제2 통신 디바이스는 합의에 기초하여 제2 코드 블록 스트림으로부터의 Q개의 제1 코드 블록 스트림을 디멀티플렉싱할 수 있다. 다른 선택적 구현에서, 제2 코드 블록 스트림에서 운반되는 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대해, 제2 코드 블록 스트림은 코드 블록에 대응하는 식별자 표시 정보를 추가로 포함하고, 식별자 표시 정보는 코드 블록에 대응하는 제1 코드 블록 스트림의 식별자를 표시하는데 사용된다. 이러한 방식으로, 식별자 표시 정보가 디멀티플렉싱 측의 제2 통신 디바이스로 전송됨으로써, 디멀티플렉싱 측은 제2 코드 블록 스트림에서 운반되고 Q개의 제1 코드 블록 스트림으로부터 추출되는 각각의 코드 블록의 비-동기화 헤더 영역에 대응하는 제1 코드 블록 스트림을 결정하여, 각각의 제1 코드 블록 스트림을 디멀티플렉싱하게 된다. 제2 코드 블록 스트림에서 운반되는 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 식별자 표시 정보는 코드 블록에 대응하는 제1 코드 블록 스트림의 식별자일 수 있거나, 또는 정보를 표시할 수 있는 다른 정보, 예를 들어, 제2 코드 블록 스트림 내의 코드 블록의 위치 정보 및 제1 코드 블록 스트림의 식별자일 수 있다.

다른 선택적 구현에서, Q개의 제1 코드 블록 스트림 내의 코드 블록들의 비-동기화 헤더 영역들을 전송될 제2 코드 블록 스트림 내에 배치하는 것은: Q개의 제1 코드 블록 스트림의 순서에 기초하여 Q개의 제1 코드 블록 스트림으로부터 코드 블록들을 추출하여, 처리될 코드 블록 시퀀스를 획득하는 것; 및 처리될 코드 블록 스퀀스 내의 코드 블록들의 비-동기화 헤더 영역들을 전송될 제2 코드 블록 스트림 내에 배치하는 것을 포함한다. 본 출원의 이 실시예에서, Q개의 제1 코드 블록 스트림 각각에 대해, 제1 코드 블록 스트림으로부터 연속적으로 추출된 코드 블록들의 수량은 특정 애플리케이션 시나리오에 기초하여 유연하게 구성될 수 있다. 본 출원의 이 실시예는 선택적 구현을 제공한다: Q개의 제1 코드 블록 스트림 중 하나에 대해, 제1 코드 블록 스트림으로부터 연속적으로 추출된 코드 블록들의 수량은 제1 코드 블록 스트림의 대역폭 및 임계값에 기초하여 결정된다. 선택적으로, 임계값은 Q개의 제1 코드 블록 스트림에 대응하는 Q개의 대역폭의 공약수 또는 최대 공약수에 기초하여 결정된다. 예를 들어, 임계값은 Q개의 제1 코드 블록 스트림에 대응하는 Q개의 대역폭의 공약수 또는 최대 공약수이다. 다른 선택적 구현에서, 임계값은 미리 설정될 수 있다. 예를 들어, 임계값은 1Gbps로 설정된다.

도 15는 본 출원의 실시예에 따른 데이터 송신의 예시적인 개략도이다. 도 15에 도시된 바와 같이, 제1 코드 블록 스트림(6201)의 대역폭(대역폭은 레이트라고도 지칭될 수 있음)이 5Gbps이면, 제1 코드 블록 스트림(6202)의 대역폭은 5Gbps이고, 제1 코드 블록 스트림(6203)의 대역폭은 10Gbps이고, 3개의 제1 코드 블록 스트림의 대역폭들 5, 5 및 10의 공약수는 1 및 5이고, 최대 공약수는 5이다. 최대 공약수가 임계값으로서 선택되는 경우, 제1 코드 블록 스트림(6201)으로부터 연속적으로 추출된 코드 블록들의 수량은 1이고, 제1 코드 블록 스트림(6202)으로부터 연속적으로 추출된 코드 블록들의 수량은 1이며, 제1 코드 블록 스트림(6203)으로부터 연속적으로 추출된 코드 블록들의 수량은 2이다. 도 15에 도시된 바와 같이, 제1 코드 블록 스트림(6201), 제1 코드 블록 스트림(6202), 및 제1 코드 블록 스트림(6203)과 같은 순서로, 하나의 코드 블록(6204)이 제1 코드 블록 스트림(6201)으로부터 연속적으로 추출되어 제2 코드 블록 스트림(6301) 내에 배치되고, 이어서 하나의 코드 블록(6205)이 제1 코드 블록 스트림(6202)으로부터 연속적으로 추출되어 제2 코드 블록 스트림(6204) 내에 배치되며, 이어서 2개의 코드 블록(6206)이 제1 코드 블록(6203)으로부터 연속적으로 추출되어 제2 코드 블록 스트림(6204) 내에 배치된다. 그 후, 순환적으로, 하나의 코드 블록(6204)이 제1 코드 블록 스트림(6201)으로부터 다시 연속적으로 추출되어 제2 코드 블록 스트림(6204) 내에 배치되고, 하나의 코드 블록(6205)이 제1 코드 블록 스트림(6202)으로부터 연속적으로 추출되어 제2 코드 블록 스트림(6204) 내에 배치되며, 기타 등등이다. 세부사항들은 설명되지 않는다.

도 15에 도시된 각각의 제1 코드 블록 스트림 내의 코드 블록은 비-동기화 헤더 영역 및 동기화 헤더 영역을 포함하고, 비-동기화 헤더 영역에서 운반되는 비트의 수량은 (N1-M1)이다. 제1 코드 블록 스트림에 포함된 코드 블록은 도 11, 도 13, 및 도 14에 도시된 제어 타입의 코드 블록일 수 있거나, 또는 도 12에 도시된 데이터 타입의 코드 블록일 수 있다.

도 15에 도시된 바와 같이, 모든 제1 코드 블록 스트림으로부터 추출된 코드 블록들을 포함하는 시퀀스는 처리될 코드 블록 시퀀스(6207)라고 지칭될 수 있다. 제2 코드 블록 스트림(6301)은 적어도 하나의 데이터 유닛(6302)을 포함한다. 도 15는 단 하나의 데이터 유닛의 구조 형태를 도시한다. 도 15에 도시된 바와 같이, 제2 코드 블록 스트림(6301)에서의 데이터 유닛(6302)은 헤드 코드 블록(6303), 적어도 하나의 제1 타입 데이터 코드 블록(6304), 및 테일 코드 블록(6305)을 포함할 수 있다. 선택적으로, 헤드 코드 블록(6303)과 테일 코드 블록(6305) 사이에 적어도 하나의 데이터 코드 블록이 추가로 포함될 수 있다. 선택적으로, 데이터 유닛에 포함된 제1 타입 데이터 코드 블록 이외의 데이터 코드 블록은 제2 타입 데이터 코드 블록이라고 지칭될 수 있다. 선택적으로, 일부 코드 블록들은 데이터 유닛들 사이에 포함될 수 있으며, 예를 들어, 제어 타입의 코드 블록들 또는 데이터 코드 블록은 인접한 데이터 유닛들 사이에 배치되고, 데이터 유닛들 사이에 포함된 코드 블록은 제3 타입 코드 블록이라고 지칭될 수 있다.

또한, 본 출원의 이 실시예에서, 제1 코드 블록 스트림의 비-동기화 헤더 영역에서 운반되는 정보는 제2 코드 블록 스트림 내의 제1 타입 데이터 코드 블록의 비-동기화 헤더 영역에서 운반되고, 제1 코드 블록 스트림의 동기화 헤더 영역에서 운반되는 정보는 제2 코드 블록 스트림 내의 헤드 코드 블록, 테일 코드 블록, 제2 타입 데이터 코드 블록, 및 제3 타입 코드 블록 중 임의의 하나 이상의 페이로드 영역 내에 대응적으로 배치될 수 있다. 선택적 구현에서, 제2 코드 블록 스트림에서 운반되는 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대해, 제2 코드 블록 스트림은 코드 블록에 대응하는 타입 표시 정보를 추가로 포함하고, 여기서 타입 표시 정보는 코드 블록의 코드 블록 타입을 표시하는데 사용되고 코드 블록의 동기화 헤더 영역에서 운반되는 정보를 표시하는데 사용된다.

제1 코드 블록에서의 코드 블록 및 코드 블록에 대응하는 타입 표시 정보가 일부 표시 정보를 사용하여 표시될 수 있기에, 디멀티플렉싱 측의 제2 통신 디바이스는 제2 코드 블록 스트림에서 운반되고 제1 코드 블록 스트림으로부터 추출되는 코드 블록의 비-동기화 헤더 영역에 대응하는 타입 표시 정보를 정확하게 결정할 수 있다. 다른 선택적 구현에서, 처리될 코드 블록 시퀀스에 포함되고 Q개의 제1 코드 블록 스트림으로부터 추출된 코드 블록들의 순서는 제2 코드 블록 스트림에서 운반되는 타입 표시 정보의 순서와 일치한다. 이러한 방식으로, 디멀티플렉싱 측의 제2 통신 디바이스는 제2 코드 블록 스트림에서 운반되고 제1 코드 블록 스트림으로부터 추출된 코드 블록의 비-동기화 헤더 영역에 대응하는 타입 표시 정보를 분류를 통해 정확하게 결정할 수 있다.

도 15에 도시된 바와 같이, 처리될 코드 블록 시퀀스(6207)에서의 코드 블록의 비-동기화 헤더 영역은 제2 코드 블록 스트림(6301) 내의 데이터 유닛 내의 제1 타입 데이터 코드 블록(6304)의 비-동기화 헤더 영역 내에 대응하여 배치될 수 있다. 제1 코드 블록 스트림의 코딩 형태는 제2 코드 블록 스트림의 코딩 형태와 일치하기 때문에, 제1 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역에서 운반되는 비트의 수량과 제2 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역에서 운반되는 비트의 수량은 동일하고, 각각 M1 비트이다. 도 15에 도시된 바와 같이, 제2 코드 블록 스트림(6301)에서의 데이터 유닛(6302)에 포함된 제1 타입 데이터 코드 블록(6304)의 동기화 헤더 영역에서 운반되는 정보는 "01"이다. 제1 타입 데이터 코드 블록(6304)의 비-동기화 헤더 영역이 제1 코드 블록 스트림에서 대응하는 원래의 동기화 헤더 영역에서 운반되는 정보는 "01" 또는 "10"일 수 있다. 코드 블록의 동기화 헤더 영역에서 운반되는 정보가 10이면, 이는 코드 블록의 타입이 제어 타입임을 표시하는 것이고, 코드 블록의 동기화 헤더 영역에서 운반되는 정보가 01이면, 이는 코드 블록의 타입이 데이터 타입임을 표시하는 것이다.

도 16은 제2 코드 블록 스트림에서, 도 15의 제1 코드 블록 스트림의 동기화 헤더 영역 내의 정보의 위치의 예시적인 개략도이다. 도 16에 도시된 바와 같이, 하나의 데이터 유닛에서 운반되고 Q개의 제1 코드 블록 스트림으로부터 추출된 모든 코드 블록들 각각에 대응하는 타입 표시 정보는 헤드 코드 블록(6303), 테일 코드 블록(6305), 제2 타입 데이터 코드 블록, 및 제3 타입 코드 블록 중 임의의 하나 이상 내에 배치될 수 있다. 예를 들어, 타입 표시 정보는 1 비트일 수 있다. 제1 코드 블록 스트림 내의 코드 블록의 동기화 헤더 영역이 "10"일 때, 코드 블록에 대응하는 타입 표시 정보는 "1"일 수 있다. 제1 코드 블록 스트림 내의 코드 블록의 동기화 헤더 영역이 "01"일 때, 코드 블록에 대응하는 타입 표시 정보는 "0"일 수 있다. 제1 코드 블록 스트림 내의 코드 블록의 타입 표시 정보의 위치는 멀티플렉싱 측의 제1 통신 디바이스 및 디멀티플렉싱 측의 제2 통신 디바이스 양측 모두에 알려진다. 이러한 정보는 멀티플렉싱 측의 제1 통신 디바이스 및 디멀티플렉싱 측의 제2 통신 디바이스 상에서 미리 구성될 수 있거나, 또는 멀티플렉싱 측의 제1 통신 디바이스와 디멀티플렉싱 측의 제2 통신 디바이스에 집중화된 제어 유닛 또는 관리 유닛에 의해 전달될 수 있거나, 또는 멀티플렉싱 측의 제1 통신 디바이스에 의해 멀티플렉싱 측의 제2 통신 디바이스에 통지되거나 또는 디멀티플렉싱 측의 제2 통신 디바이스에 의해 멀티플렉싱 측의 제1 통신 디바이스에 통지될 수 있다.

도 15 및 도 16에 도시된 바와 같이, 하나의 데이터 유닛에서 운반되고 Q개의 제1 코드 블록 스트림으로부터 추출된 모든 코드 블록의 순서는 Q개의 제1 코드 블록 스트림으로부터 추출된 모든 코드 블록에 대응하는 모든 타입 표시 정보의 순서와 일치한다. 예를 들어, 데이터 유닛에서 운반되고 Q개의 제1 코드 블록 스트림으로부터 추출된 제1 코드 블록에 대응하는 타입 표시 정보는 데이터 유닛에 대응하는 타입 표시 정보 시퀀스에서 첫번째 것이고, 데이터 유닛에서 운반되고 Q개의 제1 코드 블록으로부터 추출되는 제2 코드 블록에 대응하는 타입 표시 정보는 데이터 유닛에 대응하는 타입 표시 정보 시퀀스에서 두번째 것이며, 기타 등등이다. 제2 코드 블록 스트림에서, 데이터 유닛에서 운반되고 Q개의 제1 코드 블록 스트림으로부터 추출된 모든 코드 블록의 순서에 기초하여, 데이터 유닛에 대응하는 타입 표시 정보 시퀀스는 모든 코드 블록에 대응하는 모든 타입 표시 정보를 포함한다.

본 출원의 이 실시예에서, 헤드 코드 블록이 S 코드 블록이고, 테일 코드 블록이 T7 코드 블록이면, S 코드 블록 내의 페이로드 영역 및 T7 코드 블록 내의 페이로드 영역이 멀티플렉싱될 수 있다. S 코드 블록은 44 비트의 페이로드 영역을 가질 수 있고, T7 코드 블록은 56 비트의 페이로드 영역을 가질 수 있다. S 코드 블록의 바로 뒤에는 2개의 제2 타입 데이터 코드 블록들이 올 수 있고, 2개의 제2 타입 데이터 코드 블록들의 페이로드 영역은 총 128 비트이다. 이러한 방식으로, 총 228 비트(44 비트, 56 비트 및 128 비트의 합)가 존재할 수 있다. 제1 코드 블록 스트림 내의 하나의 코드 블록의 타입 표시 정보가 1 비트를 점유하는 경우, 228 비트는 228개의 코드 블록 스트림 내의 하나의 코드 블록의 타입 표시 정보를 표시할 수 있고, 따라서, 하나의 데이터 유닛은 제1 코드 블록 스트림들로부터 추출된 228개의 코드 블록들의 비-동기화 헤더 영역들을 운반하기 위해, 228개의 제1 타입 데이터 코드 블록을 포함할 수 있다. 선택적으로, 데이터 유닛 내의 제1 타입 데이터 코드 블록의 길이가 증가될 수 있고, 그에 대응하여, 제2 타입 데이터 코드 블록들의 수량이 증가되어, 제1 코드 블록 스트림들에서의 더 많은 코드 블록들의 타입 표시 정보를 운반할 수 있다. 선택적으로, 데이터 유닛 내의 제1 타입 데이터 코드 블록 및 다른 코드 블록들의 위치들은 유연하게 구성될 수 있고, 멀티플렉싱 측의 제1 통신 디바이스 및 디멀티플렉싱 측의 제2 통신 디바이스에 의해 합의될 수 있거나, 또는 중앙집중화된 제어 유닛 또는 관리 유닛에 의해 전달될 수 있다.

선택적으로, Q개의 제1 코드 블록 스트림의 서비스 레이트의 합은 제2 코드 블록 스트림의 서비스 레이트보다 작을 수 있다. 이러한 방식으로, 제1 코드 블록 스트림이 제2 코드 블록 스트림으로 멀티플렉싱될 때 일부 오버헤드가 증가될 수 있다. 예를 들어, 서비스 레이트 합이 4Gbps인 4개의 제1 코드 블록 스트림은 레이트가 5Gbps인 하나의 제2 코드 블록 스트림으로 멀티플렉싱될 수 있다. 4개의 제1 코드 블록 스트림 각각의 서비스 레이트가 1Gbps일 때, 각각의 제1 코드 블록 스트림으로부터 추출될 수 있는 연속적인 코드 블록들의 수량은 1이다. 이 해결책은 단일 코드 블록 인터리빙이라고도 지칭될 수 있다.

전술한 예는 대안적으로 다음과 같이 설명될 수 있다: 코드 블록은 Q개의 제1 코드 블록 스트림으로부터 추출되고; 코드 블록의 동기화 헤더 영역에서 운반되는 정보가 제어 타입의 코드 블록을 표시하는데 사용되는 표시 정보이면, 코드 블록의 동기화 헤더 영역에서 운반되는 정보는 데이터 타입의 코드 블록을 표시하는데 사용되는 표시 정보로 갱신되고, 동기화 헤더 영역이 갱신되는 코드 블록은 제2 코드 블록 스트임에서의 제1 타입 데이터 블록의 위치에 배치되거나; 또는, 코드 블록의 동기화 헤더 영역에서 운반되는 정보가 데이터 타입의 코드 블록을 표시하는데 사용되는 표시 정보이면, 코드 블록의 동기화 헤더 영역에서 운반되는 정보는 갱신되지 않고, 코드 블록은 제2 코드 블록 스트림 내의 제1 타입 데이터 코드 블록의 위치에 직접 배치된다. 제2 코드 블록 스트림 상에 운반되는 타입 표시 정보에 대해서는, 전술한 내용을 참조한다.

데이터 송신 속도를 더 개선하기 위해, 본 출원의 이 실시예에서, 선택적으로, 처리될 코드 블록 시퀀스를 획득하기 위해 Q개의 제1 코드 블록 스트림으로부터 코드 블록들을 추출한 후에, 본 방법은: 처리될 코드 블록 스퀀스 내의 L개의 연속적인 코드 블록이 유휴 코드 블록들인 경우, L개의 코드 블록을 삭제하는 단계를 추가로 포함하고, 여기서 L은 Q개의 제1 코드 블록 스트림 각각으로부터 코드 블록이 추출된 후에 획득된 코드 블록들의 총 수량이고, L은 Q 이상의 정수이다. 도 17은 본 출원의 실시예에 따른, 도 15 및 도 16에서의 처리될 코드 블록 시퀀스(6207)에서의 L개 연속적인 유휴 코드 블록의 예시적인 개략도이다. 도 17에 도시된 바와 같이, 처리될 코드 블록 시퀀스(6207)는 도 15에서의 제1 코드 블록 스트림(6201), 제1 코드 블록 스트림(6202), 및 제1 코드 블록 스트림(6203)으로부터 추출된 코드 블록들을 포함한다. 도 15 및 도 16에 도시된 바와 같이, 전술한 예에서, 제1 코드 블록 스트림(6201)으로부터 연속적으로 추출된 코드 블록들의 수량은 1이고, 제1 코드 블록 스트림(6202)으로부터 연속적으로 추출된 코드 블록들의 수량은 1 이며, 제1 코드 블록 스트림(6203)으로부터 연속적으로 추출된 코드 블록들의 수량은 2이다. 따라서, 코드 블록이 Q개의 제1 코드 블록 스트림 각각으로부터 추출된 후에 획득되는 코드 블록들의 총 수량은 4(1+1+2=4)이다. 따라서, 처리될 코드 블록 시퀀스에 4개의 연속적인 유휴 코드 블록이 있다면, 4개의 연속적인 유휴 코드 블록은 삭제될 수 있다. 도 17에 도시된 바와 같이, 4개의 연속적인 유휴 코드 블록 중 제1 코드 블록은 임의의 제1 코드 블록 스트림으로부터의 것일 수 있다. 예를 들어, 도 17에 도시된 4개의 연속적인 유휴 코드 블록의 제1 경우에, 제1 코드 블록은 제1 코드 블록 스트림(6201)에서의 코드 블록이고; 도 17에 도시된 4개의 연속적인 유휴 코드 블록의 제2 경우에, 제1 코드 블록은 제1 코드 블록 스트림(6202)에서의 코드 블록이고; 도 17에 도시된 4개의 연속적인 유휴 코드 블록의 제3 경우에, 제1 코드 블록은 제1 코드 블록 스트림(6203)으로부터 연속적으로 추출된 2개의 코드 블록 중 제1 코드 블록이며; 도 17에 도시된 4개의 연속적인 유휴 코드 블록의 제4 경우에, 제1 코드 블록은 제1 코드 블록 스트림(6203)으로부터 연속적으로 추출된 2개의 코드 블록 중 제2 코드 블록이다. 다시 말해서, 4개의 연속적인 유휴 코드 블록 중 제1 코드 블록이 시작되는 제1 코드 블록 스트림에 관계없이, 4개의 연속적인 유휴 코드 블록이 삭제될 수 있다.

또한, 선택적으로, L개의 연속적인 유휴 코드 블록은 처리될 코드 블록 시퀀스로부터 삭제될 수 있거나; 또는 제2 코드 블록 스트림에서 운반되고 처리될 코드 블록 시퀀스로부터 온 L개의 연속 유휴 코드 블록은 처리될 코드 블록 시퀀스가 제2 코드 블록 스트림 내에 배치된 후에 삭제될 수 있다.

본 출원의 실시예는 선택적 구현을 추가로 제공한다: 제2 코드 블록 스트림에 포함된 적어도 하나의 데이터 유닛 중 하나의 데이터 유닛에 대해, 데이터 유닛 내의 미리 설정된 코드 블록은 멀티플렉싱 표시 정보를 운반하고, 여기서 멀티플렉싱 표시 정보는 데이터 유닛이 멀티플렉싱된 코드 블록을 운반하는 것을 표시하는데 사용된다. 선택적으로, 멀티플렉싱 표시 정보는 Q개의 제1 코드 블록 스트림 각각으로부터 연속적으로 추출된 코드 블록들의 수량을 표시하는데 사용될 수 있다. 미리 설정된 코드 블록은 헤드 코드 블록, 테일 코드 블록, 제2 타입 데이터 코드 블록, 및 2개의 인접한 데이터 유닛 사이의 제3 타입 코드 블록 중 어느 하나를 포함한다. 선택적 구현에서, 헤드 코드 블록이 S 코드 블록인 경우, 멀티플렉싱 표시 정보는 S 코드 블록의 제1 바이트 D1으로 운반되는 정보를 포함할 수 있는데, 예를 들어, 0x56은 S 코드 블록에 대응하는 데이터 유닛이 멀티플렉싱된 코드 블록을 운반하는 것을 표시하는데 사용된다.

또한, 선택적으로, 멀티플렉싱 표시 정보는 Q개의 제1 코드 블록 스트림 각각으로부터 연속적으로 추출된 코드 블록들의 수량을 추가로 표시할 수 있다. 예를 들어, 단일 코드 블록 인터리빙이 사용되고, 단일 코드 블록 인터리빙은 매번 각각의 제1 코드 블록 스트림으로부터 연속적으로 추출된 코드 블록들의 수량이 1임을 의미한다. 예를 들어, 다시 말해서, 헤드 코드 블록이 S 코드 블록이면, 멀티플렉싱 표시 정보는 S 코드 블록의 제2 바이트 D2의 비트 0 내지 비트 3 상에 운반되는 정보에 의해 표현될 수 있다. 예를 들어, 값 0b0011은 제2 코드 블록 스트림이 64B/66B의 단일 코드 블록 인터리빙을 사용한다는 것을 표시한다. 다시 말해서, 디멀티플렉싱 측의 제2 통신 디바이스가 S 코드 블록을 수신하여, 분석을 통해, S 코드 블록의 제1 바이트 D1이 0x56을 운반한다는 것을 알게 되면, 제2 통신 디바이스는 S 코드 블록이 속하는 데이터 유닛이 멀티플렉싱된 코드 블록을 운반하고, S 코드 블록이 속하는 데이터 유닛이 디멀티플렉싱될 필요가 있다는 것을 알게 된다. S 코드 블록의 제2 바이트 D2의 비트 0 내지 비트 3 상의 0b0011이 분석되는 경우, S 코드 블록이 속하는 데이터 유닛이 64B/66B의 단일 코드 블록 인터리빙을 사용하여, 멀티플렉싱 표시 정보에 기초하여 디멀티플렉싱이 수행될 수 있도록 결정된다.

선택적 구현에서, 선택적으로, 멀티플렉싱 표시 정보는 제2 코드 블록 스트림에서 운반될 수 있고, 멀티플렉싱 표시 정보는 데이터 유닛이 멀티플렉싱된 코드 블록을 운반한다는 것을 표시하는데 사용되며, 다시 말해서, 데이터 유닛 내의 코드 블록을 수신한 후에, 디멀티플렉싱 측은 디멀티플렉싱 동작을 수행할 필요가 있다. 멀티플렉싱 표시 정보는 예를 들어, 헤드 코드 블록, 제2 타입 데이터 코드 블록, 및 테일 코드 블록 중 임의의 하나 이상에서 운반되는 제2 코드 블록 스트림 내의 데이터 유닛 내에서 운반될 수 있다. 이 경우, 멀티플렉싱 표시 정보는 멀티플렉싱 표시 정보를 포함하는 데이터 유닛이 멀티플렉싱된 코드 블록을 운반하는 것만을 표시할 수 있다. 다른 선택적 구현에서, 멀티플렉싱 표시 정보는 인접한 데이터 유닛들 사이의 코드 블록에서 운반될 수 있다. 예를 들어, O 코드 블록은 인접한 데이터 유닛들 사이에 구성될 수 있고, 멀티플렉싱 표시 정보는 O 코드 블록의 페이로드 영역에서 운반될 수 있다. 이 경우, 멀티플렉싱 표시 정보가 수신된 후에, 데이터 유닛에서 운반되고 멀티플렉싱 지시 정보 이후에 수신된 모든 코드 블록이 멀티플렉싱된 코드 블록들이고, 비-멀티플렉싱 표시 정보가 수신될 때까지 디멀티플렉싱될 필요가 있다고 결정될 수 있다. 비-멀티플렉싱 표시 정보는 비-멀티플렉싱 표시 정보 이후에 데이터 유닛에서 운반되는 코드 블록이 디멀티플렉싱될 필요가 없다는 것을 표시할 수 있다.

단계 4101에서, 선택적 구현에서, 하위 파이프라인으로부터의 획득된 Q개의 제3 데이터 스트림들에서의 각각의 데이터 스트림의 코딩 형태가 M1/N1 비트 코딩이 아니면, Q개의 제3 데이터 스트림 각각은 코딩되고 변환될 수 있고, 각각의 제3 데이터 스트림은 코딩 형태가 M1/N1 비트 코딩인 제1 코드 블록 스트림으로 변환된다.

특정 구현에서, 제3 데이터 스트림은 예를 들어, 동기식 디지털 계층구조(Synchronous Digital Hierarchy, SDH) 서비스 신호일 수 있고, 서비스 매핑 처리는 제3 데이터 스트림에 대해 수행될 수 있다. 예를 들어, 제3 데이터 스트림은 제1 코드 블록 스트림 내의 데이터 유닛의 페이로드 영역으로 캡슐화되고, 그 후, 제3 데이터 스트림에 대응하는 제1 코드 블록 스트림을 획득하기 위해, 필요한 캡슐화 오버헤드들, OAM 코드 블록, 및 유휴 코드 블록이 추가된다. 유휴 코드 블록은 제3 데이터 스트림에 추가되어, 유휴 코드 블록을 추가 또는 삭제함으로써 제1 코드 블록 스트림의 레이트를 대응하는 파이프라인의 레이트에 적응시키는 것을 구현한다. 예를 들어, M1/N1 비트 코딩이 64B/66B 코딩일 때, SDH 서비스는 64B/66B 데이터 코드 블록의 페이로드 영역에 연속적인 바이트 또는 비트로 매핑될 수 있고, 이 신호 스트림을 64B/66B 코딩의 형태로 변환하기 위해, 동기화 헤더 '01'이 추가된다.

멀티플렉싱 측의 제1 통신 디바이스에 의해 실행되는 전술한 해결책 및 동일한 개념에 기초하여, 본 출원의 실시예는 데이터 송신 방법을 추가로 제공하고, 데이터 송신 방법은 디멀티플렉싱 측의 제2 통신 디바이스에 의해 구현된다. 도 18은 본 출원의 실시예에 따른 데이터 송신 방법의 예시적인 개략적인 흐름도이다. 도 18에 도시된 바와 같이, 본 방법은 다음의 단계들을 포함한다.

단계 7201: 디멀티플렉싱 측의 제2 통신 디바이스는 제2 코드 블록 스트림을 수신하고, 여기서 Q개의 제1 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역은 제2 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역에서 운반되고, Q는 1보다 큰 정수이고, 제2 코드 블록 스트림의 코딩 타입은 M1/N1 비트 코딩이고, 제1 코드 블록 스트림의 코딩 타입은 M1/N1 비트 코딩이고, M1은 양의 정수이고, N1은 M1 이상의 정수이고, 제1 코드 블록 스트림 내의 하나의 코드 블록은 (N1-M1) 비트의 동기화 헤더 영역 및 M1 비트의 비-동기화 헤더 영역을 포함하고, 제2 코드 블록 스트림 내의 하나의 코드 블록은 (N1-M1) 비트의 동기화 헤더 영역 및 M1 비트의 비-동기화 헤더 영역을 포함한다.

단계 7202: 디멀티플렉싱 측의 제2 통신 디바이스는 Q개의 제1 코드 블록 스트림을 디멀티플렉싱한다. 디멀티플렉싱은 디-인터리빙(이는 영어로 de-interleaving이라고 지칭될 수 있음)이라고도 지칭될 수 있다.

특정 구현에서, 선택적으로, 디멀티플렉싱 측의 제2 통신 디바이스는 수신된 제2 코드 블록 스트림으로부터, 제1 코드 블록 스트림 내에 있고 제2 코드 블록 스트림에서 운반되는 코드 블록의 비-동기화 영역을 획득할 수 있는데, 예를 들어, 미리 합의된 제1 타입 데이터 블록의 비-동기화 영역으로부터, 제1 코드 블록 스트림 내에 있고 제2 코드 블록 스트림에서 운반되는 코드 블록의 비-동기화 영역을 획득할 수 있다. 선택적으로, 제2 코드 블록 스트림의 비-동기화 헤더 영역에서 운반되는 Q개의 제1 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역이 획득된다. 선택적으로, 제2 코드 블록 스트림의 비-동기화 헤더 영역에서 운반되는 Q개의 제1 코드 블록 스트림 내의 코드 블록의 동기화 헤더 영역은 복원될 코드 블록 시퀀스를 획득하기 위해, 제2 코드 블록 스트림에서 운반되는 Q개의 제1 코드 블록 스트림 내의 획득된 코드 블록에 대응하는 타입 표시 정보에 기초하여 결정될 수 있다. 또한, Q개의 제1 코드 블록 스트림은 복원될 코드 블록 시퀀스에 기초하여 디멀티플렉싱된다.

본 출원의 이 실시예에서, 디멀티플렉싱 측의 제2 통신 디바이스는 복수의 방식으로, 예를 들어, 멀티플렉싱 측의 제1 통신 디바이스에 의해 전송된 표시 정보를 사용함으로써, 또는 도 15 및 도 16에서 언급된 분류 해결책에 기초하여, 제2 코드 블록 스트림에서 운반되는 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 타입 표시 정보를 결정할 수 있다. 선택적으로, 복원될 코드 블록 시퀀스에 포함되고 Q개의 제1 코드 블록 스트림으로부터 추출된 코드 블록들의 순서는 제2 코드 블록 스트림에서 운반되는 타입 표시 정보의 순서와 일치한다. 도 15 및 도 16을 참조하면, 처리될 코드 블록 시퀀스(6207)가 제2 코드 블록 스트림에서, 처리될 코드 블록 시퀀스(6207)에 포함된 코드 블록들의 타입 표시 정보의 순서와 일치하는 경우, 디멀티플렉싱 측의 제2 통신 디바이스는 이 특징에 기초하여, 제2 코드 블록 스트림에서 운반되는 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 타입 표시 정보를 역으로 결정할 수 있다. 예를 들어, 제2 통신 디바이스는 먼저 제2 코드 블록 스트림 내의 데이터 유닛 내의 제1 타입 데이터 코드 블록들에서 운반되는 비-동기화 헤더 영역들을 순차적으로 추출하고, 이어서 데이터 유닛 상에 대응하여 운반되는 모든 타입 표시 정보를 순차적으로 추출하고, 순차적으로 추출된 비-동기화 헤더 영역들과 모든 순차적으로 추출된 타입 표시 정보를 그들 각각의 순서에 기초하여 일대일 대응관계가 되도록 하여, 각각의 비-동기화 헤더 영역에 대응하는 타입 표시 정보가 결정되게 한다. 그 후, 순차적으로 추출된 비-동기화 헤더 영역들 각각에 대해, 동기화 헤더 영역은 비-동기화 헤더 영역에 대응하는 타입 표시 정보에 기초하여 결정될 수 있다. 비-동기화 헤더 영역 및 비-동기화 헤더 영역에 대응하는 동기화 헤더 영역은 복원될 코드 블록 스퀀스 내의 코드 블록을 함께 형성한다.

또한, 선택적으로, 복원될 코드 블록 시퀀스에 포함되고 Q개의 제1 코드 블록 스트림으로부터 추출된 코드 블록들의 순서는 Q개의 제1 코드 블록 스트림의 순서와 일치한다. 선택적 구현에서, 복원될 코드 블록 스퀀스 내의 코드 블록들의 순서는 제2 코드 블록 스트림로부터 추출된 코드 블록들에 대응하는 비-동기화 헤더 영역들의 순서와 일치하고, 그 후 복원될 코드 블록 스퀀스 내의 각각의 코드 블록에 대응하는 제1 코드 블록 스트림의 식별자는 제1 코드 블록 스트림들을 멀티플렉싱하는 프로세스에서 후속하는 제1 코드 블록의 순서 및 각각의 제1 코드 블록 스트림들로부터 연속적으로 추출된 코드 블록들의 수량에 기초하여 결정된다. 다른 선택적 구현에서, 복원될 코드 블록 스퀀스 내의 각각의 코드 블록에 대응하는 제1 코드 블록 스트림의 식별자는 멀티플렉싱 측의 제1 통신 디바이스에 의해 전송된 식별자 표시 정보를 사용하여 결정될 수 있다.

선택적으로, 제1 코드 블록 스트림들의 순서 및 멀티플렉싱 동안 각각의 제1 코드 블록 스트림으로부터 연속적으로 추출된 코드 블록들의 수량은 멀티플렉싱 측의 제1 통신 디바이스 및 디멀티플렉싱 측의 제2 통신 디바이스에 의해 합의되거나, 또는 중앙집중화된 제어 유닛 또는 관리 유닛에 의해 전달되거나, 또는 멀티플렉싱 측의 제1 통신 디바이스 및 디멀티플렉싱 측의 제2 통신 디바이스 상에서 미리 구성되거나, 또는 각각 특정 기준에 따라 멀티플렉싱 측의 제1 통신 디바이스 및 디멀티플렉싱 측의 제2 통신 디바이스에 의해 결정될 수 있다. 예를 들어, 멀티플렉싱 측의 제1 통신 디바이스는 제1 코드 블록 스트림의 전술한 대역폭 및 임계값에 기초하여, 제1 코드 블록 스트림으로부터 연속적으로 추출된 코드 블록들의 수량을 결정하고, 디멀티플렉싱 측의 제2 통신 디바이스는 또한, 제1 코드 블록 스트림의 전술한 대역폭 및 임계값에 기초하여, 제1 코드 블록 스트림으로부터 연속적으로 추출된 코드 블록들의 수량을 결정한다. 다시 말해서, Q개의 제1 코드 블록 스트림 중 제1 코드 블록 스트림에 대해, 복원될 코드 블록 시퀀스에 포함되는 제1 코드 블록 스트림에 대응하는 연속적인 코드 블록들의 수량은 제1 코드 블록 스트림의 대역폭 및 임계값에 기초하여 결정된다. 따라서, 복원될 코드 블록 스퀀스 내의 각각의 코드 블록에 대응하는 제1 코드 블록 스트림의 식별자는 이 규칙 및 제1 코드 블록 스트림들의 미리 설정된 순서에 따라 결정될 수 있다.

또한, 선택적으로, 제1 코드 블록 스트림이 제3 코드 블록 스트림을 코딩 및 변환함으로써 획득되면, 디멀티플렉싱 측의 제2 통신 디바이스는 복원된 제1 코드 블록 스트림을 추가로 코드화하고 변환하여, 코딩 형태가 제3 코드 블록 스트림의 코딩 형태와 동일한 코드 블록 스트림을 복원할 수 있다.

전술한 내용으로부터, 본 출원의 이 실시예에서, 엔드-투-엔드 FlexE 클라이언트 채널의 계층적 네트워킹은 완전히 구현될 수 있고, 멀티플렉싱 및 디멀티플렉싱은 네트워크 계층구조에 기초하여 레벨별로 수행할 수 있다는 것을 알 수 있다. 따라서, 대규모 네트워크를 형성하는 기능이 더 양호하게 완료될 수 있고, 네트워크 관리, 조작, 및 유지보수의 어려움이 감소된다. 한 양태에서, 제1 코드 블록 스트림들은 코드 블록 입도로 디멀티플렉싱될 수 있고, 본 출원의 이 실시예에서 제공된 해결책에 기초하여, 디멀티플렉싱 측은 각각의 제1 코드 블록 스트림을 정확하게 복원할 수 있어서, 송신 효율이 향상되고, 멀티플렉싱 및 디멀티플렉싱 효율이 비교적 높게 된다. 다른 양태에서, 제2 코드 블록 스트림 내의 데이터 유닛의 구조는 유연하게 구성될 수 있고, 적응성은 비교적 강하다. 제3 양태에서, 많은 서비스 레이트들 사이에 다중 관계가 있기 때문에, 제1 코드 블록 스트림들이 공약수 또는 최대 공약수에 기초하여 멀티플렉싱될 때, 멀티플렉싱 효율은 비교적 큰 범위로 개선될 수 있다. 예를 들어, 10GE의 2개의 제1 코드 블록 스트림이 25GE의 제2 코드 블록 스트림에서 로딩될 때, 1GE의 몇개의 제1 코드 블록 스트림이 추가로 로딩될 수 있다. Q개의 제1 코드 블록 스트림에는 적어도 2개의 제1 코드 블록 스트림이 있을 수 있고, 적어도 2개의 제1 코드 블록 스트림의 서비스 레이트들 또는 대역폭들은 상이하다. 제4 양태에서, Q개의 제1 코드 블록 스트림으로부터 연속적으로 추출된 미리 설정된 수량의 유휴 코드 블록이 폐기되어, 송신 효율을 더 향상시키거나, 멀티플렉싱 효율을 100%로 향상시키는 것을 가능하게 할 수 있다. 또한, 유휴 코드 블록들이 삭제될 수 있기 때문에, 제2 코드 블록 스트림이 오버헤드들(예를 들어, 헤드 코드 블록, 테일 코드 블록, 및 제2 타입 데이터 코드 블록)을 운반할 때, 유휴 코드 블록이 삭제되어 오버헤드들을 오프셋할 수 있다. 예를 들어, 5GE의 하나의 제2 코드 블록 스트림이 1Gbps의 5개의 제1 코드 블록 스트림을 멀티플렉싱하기 위해 적용될 수 있다. 제5 양태에서, 네트워크에서의 멀티-계층적 멀티플렉싱은 대규모 네트워크를 형성하는 능력을 더 향상시킬 수 있다. 효과에 대해서는 도 6을 참조한다.

전술한 내용 및 동일한 개념에 기초하여, 본 출원은 전술한 방법들에서의 멀티플렉싱 측의 임의의 해결책을 실행하도록 구성된 통신 디바이스(8101)를 제공한다. 도 19는 본 출원에서의 통신 디바이스의 예시적인 개략적인 구조도이다. 도 19에 도시된 바와 같이, 통신 디바이스(8101)는 프로세서(8103), 송수신기(8102), 메모리(8105), 및 통신 인터페이스(8104)를 포함한다. 프로세서(8103), 송수신기(8102), 메모리(8105), 및 통신 인터페이스(8104)는 버스(8106)를 사용하여 서로 접속된다. 이 예에서의 통신 디바이스(8101)는 전술한 내용에서의 제1 통신 디바이스일 수 있고, 도 7에 대응하는 해결책을 실행할 수 있다. 통신 디바이스(8101)는 도 4 및 도 5의 통신 디바이스(3105)일 수 있거나, 또는 통신 디바이스(3107)일 수 있다.

버스(8106)는 주변 컴포넌트 상호접속(peripheral component interconnect, PCI) 버스, 확장된 산업 표준 아키텍처(extended industry standard architecture, EISA) 버스 등일 수 있다. 버스는 어드레스 버스, 데이터 버스, 제어 버스 등으로 분류될 수 있다. 표현의 용이함을 위해, 단지 하나의 굵은 라인이 도 19에서 버스를 나타내기 위해 사용되지만, 이것은 단지 하나의 버스 또는 단지 하나의 타입의 버스만이 있다는 것을 의미하지는 않는다.

메모리(8105)는 휘발성 메모리(volatile memory), 예를 들어, 랜덤 액세스 메모리(random-access memory, RAM)를 포함할 수 있거나; 또는 메모리는 비휘발성 메모리(non-volatile memory), 예를 들어, 플래시 메모리(flash memory), 하드 디스크 드라이브(hard disk drive, HDD), 또는 고체 상태 드라이브(solid-state drive, SSD)를 포함할 수 있거나; 또는 메모리(8105)는 전술한 타입의 메모리들의 조합을 포함할 수 있다.

통신 인터페이스(8104)는 유선 통신 인터페이스, 무선 통신 인터페이스, 또는 이들의 조합일 수 있다. 유선 통신 인터페이스는 예를 들어, 이더넷 인터페이스일 수 있다. 이더넷 인터페이스는 광학 인터페이스, 전기적 인터페이스, 또는 이들의 조합일 수 있다. 무선 통신 인터페이스는 WLAN 인터페이스일 수 있다.

프로세서(8103)는 중앙 처리 유닛(central processing unit, CPU), 네트워크 프로세서(network processor, NP), 또는 CPU와 NP의 조합일 수 있다. 프로세서(8103)는 하드웨어 칩을 추가로 포함할 수 있다. 하드웨어 칩은 주문형 집적 회로(application-specific integrated circuit, ASIC), 프로그래머블 로직 디바이스(programmable logic device, PLD), 또는 이들의 조합일 수 있다. PLD는 복합 프로그래머블 로직 디바이스(complex programmable logical device, CPLD), 필드 프로그래머블 게이트 어레이(field programmable gate array, FPGA), 일반 어레이 로직(generic array logic, GAL), 또는 이들의 임의의 조합일 수 있다.

선택적으로, 메모리(8105)는 프로그램 명령어를 저장하도록 추가로 구성될 수 있다. 프로세서(8103)는 전술한 해결책들에 나타난 실시예들에서 하나 이상의 단계 또는 선택적 구현을 수행하기 위해, 메모리(8105)에 저장된 프로그램 명령어를 호출하여, 통신 디바이스(8101)가 전술한 방법들에서의 통신 디바이스의 기능들을 구현하게 한다.

프로세서(8103)는 메모리에 저장된 명령어를 실행하고, 신호를 수신 및 전송할 수 있게 송수신기(8102)를 제어하도록 구성된다. 프로세서(8103)가 메모리에 저장된 명령어를 실행할 때, 통신 디바이스(8101)는:

프로세서(8103)는: Q개의 제1 코드 블록 스트림을 획득하고, Q개의 제1 코드 블록 스트림 내의 코드 블록들의 비-동기화 헤더 영역을 전송될 제2 코드 블록 스트림 내에 배치하도록 구성된다. 송수신기(8102)는 제2 코드 블록 스트림을 전송하도록 구성되고; 여기서, Q는 1보다 큰 정수이고, 제1 코드 블록 스트림의 코딩 타입은 M1/N1 비트 코딩이고, M1은 양의 정수이고, N1은 M1 이상의 정수이고, 제1 코드 블록 스트림 내의 하나의 코드 블록은 (N1-M1) 비트의 동기화 헤더 영역 및 M1 비트의 비-동기화 헤더 영역을 포함하고, 제2 코드 블록 스트림의 코딩 타입은 M1/N1 비트 코딩이고, 제2 코드 블록 스트림 내의 하나의 코드 블록은 (N1-M1) 비트의 동기화 헤더 영역 및 M1 비트의 비-동기화 헤더 영역을 포함하고, Q개의 제1 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역은 제2 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역에서 운반된다. 다시 말해서, 본 출원의 이 실시예에서 제공되는 해결책에서, 코드 블록 스트림은 코드 블록 입도로 멀티플렉싱 및 디멀티플렉싱되고, 이러한 방식으로, 제2 코드 블록 스트림은 적어도 하나의 중간 노드를 통해 디멀티플렉싱 측의 통신 디바이스에 도착하고, 중간 노드는 제2 코드 블록 스트림을 디멀티플렉싱하지 않음으로써, 네트워크 내의 중간 노드들 간의 교차 접속들의 수량이 감소되고, 그에 의해 네트워크 관리, 조작, 및 유지보수에 대한 압력을 감소시킨다.

선택적 구현에서, 프로세서(8103)는 Q개의 제1 코드 블록 스트림의 순서에 기초하여 Q개의 제1 코드 블록 스트림으로부터 코드 블록을 추출하여, 처리될 코드 블록 시퀀스를 획득하도록 구성되고, 여기서 Q개의 제1 코드 블록 스트림 중 제1 코드 블록 스트림에 대해, 제1 코드 블록 스트림으로부터 연속적으로 추출된 코드 블록들의 수량은 제1 코드 블록 스트림의 대역폭 및 임계값에 기초하여 결정되고; 처리될 코드 블록 스퀀스 내의 코드 블록들의 비-동기화 헤더 영역들을 전송될 제2 코드 블록 스트림 내애 배치한다.

선택적 구현에서, 프로세서(8103)는 처리될 코드 블록 스퀀스 내의 L개의 연속적인 코드 블록들이 IDLE 코드 블록들인 경우, L개의 코드 블록을 삭제하도록 추가로 구성되고; 여기서

L은 코드 블록이 Q개의 제1 코드 블록 스트림 각각으로부터 추출된 후에 획득되는 코드 블록들의 총 수량이고, L은 Q 이상의 정수이다.

본 출원의 이 실시예에서의 제2 코드 블록 스트림은 복수의 데이터 구조를 가질 수 있다. 특정 예에 대해서는 전술한 실시예들을 참조한다. 세부사항들은 본 명세서에서 다시 설명하지 않는다.

본 출원의 이 실시예에서, 식별자 표시 정보, 타입 표시 정보, 및 멀티플렉싱 표시 정보와 같은, 제2 코드 블록 스트림에서 운반되는 다른 정보에 대해서는 전술한 실시예들에서의 내용을 참조한다. 세부사항들은 본 명세서에서 다시 설명하지 않는다.

본 출원의 이 실시예에서, 제2 코드 블록 스트림 내에, 제1 코드 블록 스트림들로부터 추출된 코드 블록들을 배치하는 방식, 및 하나의 제1 코드 블록 스트림으로부터 연속적으로 추출된 코드 블록들의 수량의 해결책에 대해서는, 전술한 실시예들을 참조한다. 세부사항들은 본 명세서에서 다시 설명하지 않는다.

동일한 개념에 기초하여, 본 출원은 전술한 방법들에서의 디멀티플렉싱 측의 임의의 해결책을 실행하도록 구성된 통신 디바이스(8201)를 제공한다. 도 20은 본 출원에서의 통신 디바이스의 예시적인 개략적인 구조도이다. 도 20에 도시된 바와 같이, 통신 디바이스(8201)는 프로세서(8203), 송수신기(8202), 메모리(8205), 및 통신 인터페이스(8204)를 포함한다. 프로세서(8203), 송수신기(8202), 메모리(8205), 및 통신 인터페이스(8204)는 버스(8206)를 사용하여 서로 접속된다. 이 예에서의 통신 디바이스(8201)는 전술한 내용에서의 제2 통신 디바이스일 수 있고, 도 18에 대응하는 해결책을 실행할 수 있다. 통신 디바이스(8201)는 도 4의 통신 디바이스(3109)일 수 있거나, 또는 도 5의 통신 디바이스(3109)일 수 있거나, 또는 도 5의 통신 디바이스(3115)일 수 있다.

버스(8206)는 주변 컴포넌트 상호접속(peripheral component interconnect, PCI) 버스, 확장된 산업 표준 아키텍처(extended industry standard architecture, EISA) 버스 등일 수 있다. 버스는 어드레스 버스, 데이터 버스, 제어 버스 등으로 분류될 수 있다. 표현의 용이함을 위해, 단지 하나의 굵은 라인이 도 20에서 버스를 나타내기 위해 사용되지만, 이것은 단지 하나의 버스 또는 단지 하나의 타입의 버스만이 있다는 것을 의미하지는 않는다.

메모리(8205)는 휘발성 메모리(volatile memory), 예를 들어, 랜덤 액세스 메모리(random-access memory, RAM)를 포함할 수 있거나; 또는 메모리는 비휘발성 메모리(non-volatile memory), 예를 들어, 플래시 메모리(flash memory), 하드 디스크 드라이브(hard disk drive, HDD), 또는 고체 상태 드라이브(solid-state drive, SSD)를 포함할 수 있거나; 또는 메모리(8205)는 전술한 타입의 메모리들의 조합을 포함할 수 있다.

통신 인터페이스(8204)는 유선 통신 인터페이스, 무선 통신 인터페이스, 또는 이들의 조합일 수 있다. 유선 통신 인터페이스는 예를 들어, 이더넷 인터페이스일 수 있다. 이더넷 인터페이스는 광학 인터페이스, 전기적 인터페이스, 또는 이들의 조합일 수 있다. 무선 통신 인터페이스는 WLAN 인터페이스일 수 있다.

프로세서(8203)는 중앙 처리 유닛(central processing unit, CPU), 네트워크 프로세서(network processor, NP), 또는 CPU와 NP의 조합일 수 있다. 프로세서(8203)는 하드웨어 칩을 추가로 포함할 수 있다. 하드웨어 칩은 주문형 집적 회로(application-specific integrated circuit, ASIC), 프로그래머블 로직 디바이스(programmable logic device, PLD), 또는 이들의 조합일 수 있다. PLD는 복합 프로그래머블 로직 디바이스(complex programmable logical device, CPLD), 필드 프로그래머블 게이트 어레이(field programmable gate array, FPGA), 일반 어레이 로직(generic array logic, GAL), 또는 이들의 임의의 조합일 수 있다.

선택적으로, 메모리(8205)는 프로그램 명령어를 저장하도록 추가로 구성될 수 있다. 프로세서(8203)는 전술한 해결책들에 나타난 실시예들에서 하나 이상의 단계 또는 선택적 구현을 수행하기 위해, 메모리(8205)에 저장된 프로그램 명령어를 호출하여, 통신 디바이스(8201)가 전술한 방법들에서의 통신 디바이스의 기능들을 구현하게 한다.

프로세서(8203)는 메모리에 저장된 명령어를 실행하고, 신호를 수신 및 전송할 수 있게 송수신기(8202)를 제어하도록 구성된다. 프로세서(8203)가 메모리에 저장된 명령어를 실행할 때, 통신 디바이스(8201)는:

송수신기 유닛(8202)은 제2 코드 블록 스트림을 수신하도록 구성되고, 여기서 Q개의 제1 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역은 제2 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역에서 운반되고, Q는 1보다 큰 정수이고, 제2 코드 블록 스트림의 코딩 타입은 M1/N1 비트 코딩이고, 제1 코드 블록 스트림의 코딩 타입은 M1/N1 비트 코딩이고, M1은 양의 정수이고, N1은 M1 이상의 정수이고, 제1 코드 블록 스트림 내의 하나의 코드 블록은 (N1-M1) 비트의 동기화 헤더 영역 및 M1 비트의 비-동기화 헤더 영역을 포함하고, 제2 코드 블록 스트림 내의 하나의 코드 블록은 (N1-M1) 비트의 동기화 헤더 영역 및 M1 비트의 비-동기화 헤더 영역을 포함한다. 프로세서(8203)는 Q개의 제1 코드 블록 스트림을 디멀티플렉싱하도록 구성된다. 이러한 방식으로, 코드 블록 스트림은 코드 블록 입도로 멀티플렉싱 및 디멀티플렉싱되고, 제2 코드 블록 스트림은 적어도 하나의 중간 노드를 통해 디멀티플렉싱 측의 통신 디바이스에 도착하고, 중간 노드가 제2 코드 블록 스트림을 디멀티플렉싱하지 않음으로써, 네트워크 내의 중간 노드들 사이의 교차 접속들의 수량이 감소될 수 있고, 그에 의해 네트워크 관리, 조작 및 유지보수에 대한 압력을 감소시킬 수 있다.

선택적 구현에서, 프로세서(8203)는, 제2 코드 블록 스트림의 비-동기화 헤더 영역에서 운반되는 Q개의 제1 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역을 획득하고, 제2 코드 블록 스트림에서 운반되는 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 타입 표시 정보에 기초하여, 제2 코드 블록 스트림의 비-동기화 헤더 영역에서 운반되는 Q개의 제1 코드 블록 스트림 내의 코드 블록의 동기화 헤더 영역을 결정하여, 복원될 코드 블록 시퀀스를 획득하고; 상기 복원될 코드 블록 시퀀스에 기초하여 Q개의 제1 코드 블록 스트림을 디멀티플렉싱하며, 여기서 Q개의 제1 코드 블록 내에 있고 비-동기화 헤더 영역이 제2 코드 블록 스트림에서 운반되는 코드 블록에 대해, 코드 블록에 대응하는 타입 표시 정보는 코드 블록의 동기화 헤더 영역에서 운반되고 코드 블록의 코드 블록 타입을 표시하는데 사용되는 정보를 표시하는데 사용된다.

본 출원의 이 실시예에서의 제2 코드 블록 스트림은 복수의 데이터 구조를 가질 수 있다. 특정 예에 대해서는 전술한 실시예들을 참조한다. 세부사항들은 본 명세서에서 다시 설명하지 않는다.

본 출원의 이 실시예에서, 식별자 표시 정보, 타입 표시 정보, 및 멀티플렉싱 표시 정보와 같은, 제2 코드 블록 스트림에서 운반되는 다른 정보에 대해서는 전술한 실시예들에서의 내용을 참조한다. 세부사항들은 본 명세서에서 다시 설명하지 않는다.

본 출원의 이 실시예에서, 제2 코드 블록 스트림 내에, 제1 코드 블록 스트림들로부터 추출된 코드 블록들을 배치하는 방식, 및 하나의 제1 코드 블록 스트림으로부터 연속적으로 추출된 코드 블록들의 수량의 해결책에 대해서는, 전술한 실시예들을 참조한다. 세부사항들은 본 명세서에서 다시 설명하지 않는다.

동일한 개념에 기초하여, 본 출원의 실시예는 전술한 방법 절차에서의 멀티플렉싱 측의 임의의 해결책을 실행하도록 구성된 통신 디바이스를 제공한다. 도 21은 본 출원의 실시예에 따른 통신 디바이스의 예시적인 개략적인 구조도이다. 도 21에 도시된 바와 같이, 통신 디바이스(8301)는 송수신기 유닛(8302) 및 멀티플렉싱/디멀티플렉싱 유닛(8303)을 포함한다. 이 예에서의 통신 디바이스(8301)는 전술한 내용에서의 제1 통신 디바이스일 수 있고, 도 7에 대응하는 해결책을 실행할 수 있다. 통신 디바이스(8301)는 도 4 및 도 5의 통신 디바이스(3105)일 수 있거나, 통신 디바이스(3107)일 수 있다.

멀티플렉싱/디멀티플렉싱 유닛(8303)은: Q개의 제1 코드 블록 스트림을 획득하고, Q개의 제1 코드 블록 스트림 내의 코드 블록들의 비-동기화 헤더 영역들을 제2 코드 블록 스트림 내에 배치하도록 구성된다. 송수신기 유닛(8302)은 제2 코드 블록 스트림을 전송하도록 구성되고; 여기서, Q는 1보다 큰 정수이고, 제1 코드 블록 스트림의 코딩 타입은 M1/N1 비트 코딩이고, M1은 양의 정수이고, N1은 M1 이상의 정수이고, 제1 코드 블록 스트림 내의 하나의 코드 블록은 (N1-M1) 비트의 동기화 헤더 영역 및 M1 비트의 비-동기화 헤더 영역을 포함하고, 제2 코드 블록 스트림의 코딩 타입은 M1/N1 비트 코딩이고, 제2 코드 블록 스트림 내의 하나의 코드 블록은 (N1-M1) 비트의 동기화 헤더 영역 및 M1 비트의 비-동기화 헤더 영역을 포함하고, Q개의 제1 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역은 제2 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역에서 운반된다.

본 출원의 이 실시예에서, 송수신기 유닛(8302)은 도 19의 송수신기(8102)에 의해 구현될 수 있고, 멀티플렉싱/디멀티플렉싱 유닛(8303)은 도 19의 프로세서(8103)에 의해 구현될 수 있다. 다시 말해서, 본 출원의 이 실시예에서의 송수신기 유닛(8302)은 도 19의 송수신기(8102)에 의해 실행되는 해결책을 실행할 수 있고, 본 출원의 이 실시예에서의 멀티플렉싱/디멀티플렉싱 유닛(8303)은 도 19의 프로세서(8103)에 의해 실행되는 해결책을 실행할 수 있다. 나머지 내용에 대해서는, 전술한 내용을 참조한다. 세부사항들은 본 명세서에서 다시 설명하지 않는다.

제1 통신 디바이스와 제2 통신 디바이스의 분할은 단지 논리적 기능 분할뿐이라는 것을 이해해야 한다. 실제 구현에서, 제1 통신 디바이스들 및 제2 통신 디바이스들의 전부 또는 일부는 하나의 물리적 엔티티에 통합될 수 있거나, 물리적으로 분리될 수 있다. 본 출원의 이 실시예에서, 송수신기 유닛(8302)은 도 19의 송수신기(8102)에 의해 구현될 수 있고, 멀티플렉싱/디멀티플렉싱 유닛(8303)은 도 19의 프로세서(8103)에 의해 구현될 수 있다. 도 19에 도시된 바와 같이, 통신 디바이스(8101)에 포함된 메모리(8105)는 통신 디바이스(8101)에 포함된 프로세서(8103)가 해결책을 실행할 때 사용되는 코드를 저장하도록 구성될 수 있고, 코드는 통신 디바이스(8101)가 공장으로부터 전달될 때 미리 설치된 프로그램/코드일 수 있다.

동일한 개념에 기초하여, 본 출원의 실시예는 전술한 방법 절차에서의 디멀티플렉싱 측의 임의의 해결책을 실행하도록 구성된 통신 디바이스를 제공한다. 도 22는 본 출원의 실시예에 따른 통신 디바이스의 예시적인 개략적인 구조도이다. 도 22에 도시된 바와 같이, 통신 디바이스(8401)는 송수신기 유닛(8402) 및 멀티플렉싱/디멀티플렉싱 유닛(8403)을 포함한다. 이 예에서의 통신 디바이스(8401)는 전술한 내용에서의 제2 통신 디바이스일 수 있고, 도 18에 대응하는 해결책을 실행할 수 있다. 통신 디바이스(8401)는 도 4의 통신 디바이스(3109)일 수 있거나, 또는 도 5의 통신 디바이스(3109)일 수 있거나, 또는 도 5의 통신 디바이스(3115)일 수 있다.

송수신기 유닛(8402)은 제2 코드 블록 스트림을 수신하도록 구성되고, 여기서 Q개의 제1 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역은 제2 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역에서 운반되고, Q는 1보다 큰 정수이고, 제2 코드 블록 스트림의 코딩 타입은 M1/N1 비트 코딩이고, 제1 코드 블록 스트림의 코딩 타입은 M1/N1 비트 코딩이고, M1은 양의 정수이고, N1은 M1 이상의 정수이고, 제1 코드 블록 스트림 내의 하나의 코드 블록은 (N1-M1) 비트의 동기화 헤더 영역 및 M1 비트의 비-동기화 헤더 영역을 포함하고, 제2 코드 블록 스트림 내의 하나의 코드 블록은 (N1-M1) 비트의 동기화 헤더 영역 및 M1 비트의 비-동기화 헤더 영역을 포함한다. 멀티플렉싱/디멀티플렉싱 유닛(8403)은 Q개의 제1 코드 블록 스트림을 디멀티플렉싱하도록 구성된다.

본 출원의 이 실시예에서, 송수신기 유닛(8402)은 도 20의 송수신기(8202)에 의해 구현될 수 있고, 멀티플렉싱/디멀티플렉싱 유닛(8403)은 도 20의 프로세서(8203)에 의해 구현될 수 있다. 다시 말해서, 본 출원의 이 실시예에서의 송수신기 유닛(8402)은 도 20의 송수신기(8202)에 의해 실행되는 해결책을 실행할 수 있고, 본 출원의 이 실시예에서의 멀티플렉싱/디멀티플렉싱 유닛(8403)은 도 20의 프로세서(8203)에 의해 실행되는 해결책을 실행할 수 있다. 나머지 내용에 대해서는, 전술한 내용을 참조한다. 세부사항들은 본 명세서에서 다시 설명하지 않는다.

제1 통신 디바이스와 제2 통신 디바이스의 분할은 단지 논리적 기능 분할뿐이라는 것을 이해해야 한다. 실제 구현에서, 제1 통신 디바이스들 및 제2 통신 디바이스들의 전부 또는 일부는 하나의 물리적 엔티티에 통합될 수 있거나, 물리적으로 분리될 수 있다. 본 출원의 이 실시예에서, 송수신기 유닛(8402)은 도 20의 송수신기(8202)에 의해 구현될 수 있고, 멀티플렉싱/디멀티플렉싱 유닛(8403)은 도 20의 프로세서(8203)에 의해 구현될 수 있다. 도 20에 도시된 바와 같이, 통신 디바이스(8205)에 포함된 메모리(8201)는 통신 디바이스(8203)에 포함된 프로세서(8201)가 해결책을 실행할 때 사용되는 코드를 저장하도록 구성될 수 있고, 코드는 통신 디바이스(8201)가 공장으로부터 전달될 때 미리 설치된 프로그램/코드일 수 있다.

전술한 실시예들의 전부 또는 일부는, 소프트웨어, 하드웨어, 펌웨어 또는 이들의 임의의 조합에 의해 구현될 수 있다. 소프트웨어 프로그램을 사용하여 구현될 때, 실시예들의 전부 또는 일부는 컴퓨터 프로그램 제품의 형태로 구현될 수 있다. 컴퓨터 프로그램 제품은 하나 이상의 명령어를 포함한다. 이러한 컴퓨터 프로그램 명령어들이 컴퓨터 상에서 로딩되고 실행될 때, 본 출원의 실시예들에 따른 절차들 또는 기능들의 전부 또는 일부가 생성된다. 이러한 컴퓨터는, 범용 컴퓨터, 전용 컴퓨터, 컴퓨터 네트워크, 또는 다른 프로그램가능 장치일 수 있다. 명령어들은 컴퓨터 저장 매체에 저장될 수 있거나, 컴퓨터 저장 매체로부터 다른 컴퓨터 저장 매체로 송신될 수 있다. 예를 들어, 이러한 명령어들은 웹사이트, 컴퓨터, 서버, 또는 데이터 센터로부터 유선(예를 들어, 동축 케이블, 광 섬유 또는 DSL(digital subscriber line)) 또는 무선(예를 들어, 적외선, 라디오, 또는 마이크로웨이브) 방식으로, 다른 웹사이트, 컴퓨터, 서버, 또는 데이터 센터로 송신될 수 있다. 이러한 컴퓨터 저장 매체는 컴퓨터에 의해 액세스가능한 임의의 사용가능 매체, 또는, 하나 이상의 사용가능 매체를 집적하는, 서버 또는 데이터 센터와 같은, 데이터 저장 디바이스일 수 있다. 이러한 사용가능 매체는 자기 매체(예를 들어, 플로피 디스크, 하드 디스크, 자기 테이프, 또는 자기-광학 디스크(MO)), 광학 매체(예를 들어, CD, DVD, BD, 또는 HVD), 반도체 매체(예를 들어, ROM, EPROM, EEPROM, 비휘발성 메모리(NAND FLASH), 또는 고체 상태 드라이브(Solid State Disk, SSD)) 등일 수 있다.

본 기술분야의 통상의 기술자는 본 출원의 실시예들이 방법, 시스템, 또는 컴퓨터 프로그램 제품으로서 제공될 수 있음을 이해해야 한다. 따라서, 본 출원의 실시예들은 하드웨어 전용 실시예들, 소프트웨어 전용 실시예들, 또는 소프트웨어와 하드웨어의 조합을 갖는 실시예들의 형태를 사용할 수 있다. 또한, 본 출원의 실시예들은 컴퓨터 사용가능 프로그램 코드를 포함하는 하나 이상의 컴퓨터 사용가능 저장 매체(디스크 메모리, CD-ROM, 광학 메모리 등을 포함하지만 이에 한정되지는 않음) 상에 구현되는 컴퓨터 프로그램 제품의 형태를 사용할 수 있다.

본 출원의 실시예들은 본 출원의 실시예들에 따른 방법, 디바이스(시스템), 및 컴퓨터 프로그램 제품의 흐름도들 및/또는 블록도들을 참조하여 설명된다. 명령어들은 흐름도들 및/또는 블록도들 내의 각각의 프로세스 및/또는 각각의 블록 및 흐름도들 및/또는 블록도들 내의 프로세스 및/또는 블록의 조합을 구현하기 위해 사용될 수 있다는 것을 이해해야 한다. 이러한 명령어들은 범용 컴퓨터, 전용 컴퓨터, 내장형 프로세서, 또는 머신을 생성하기 위한 임의의 다른 프로그램가능 데이터 처리 디바이스의 프로세서에 제공될 수 있으므로, 컴퓨터 또는 임의의 다른 프로그램가능 데이터 처리 디바이스의 프로세서에 의해 실행되는 명령어들은 흐름도들 내의 하나 이상의 프로세스 및/또는 블록도들 내의 하나 이상의 블록 내의 특정 기능을 구현하기 위한 장치를 생성한다.

이러한 컴퓨터 프로그램 명령어들은 컴퓨터 또는 임의의 다른 프로그램가능 데이터 처리 디바이스가 특정 방식으로 작동하도록 지시할 수 있는 컴퓨터 판독가능 메모리에 저장될 수 있어, 컴퓨터 판독가능 메모리에 저장된 명령어들은 명령어 장치를 포함하는 아티펙트(artifact)를 생성한다. 명령어 장치는 흐름도들 내의 하나 이상의 프로세스 및/또는 블록도들 내의 하나 이상의 블록의 특정 기능을 구현한다.

이러한 명령어들은 컴퓨터 또는 다른 프로그램가능 데이터 처리 디바이스 상으로 로딩될 수 있어서, 일련의 동작들 및 단계들이 컴퓨터 또는 또 다른 프로그램가능 디바이스 상에서 수행되고, 그에 의해 컴퓨터 구현 처리를 생성한다. 따라서, 컴퓨터 또는 다른 프로그램가능 디바이스 상에서 실행되는 명령어들은 흐름도들 내의 하나 이상의 프로세스 및/또는 블록도들 내의 하나 이상의 블록의 특정 기능을 구현하는 단계들을 제공한다.

분명히, 본 기술분야의 통상의 기술자는 본 출원의 사상 및 범위로부터 벗어나지 않고 본 출원의 실시예들에 대한 다양한 수정들 및 변형들을 행할 수 있다. 본 출원은 이러한 수정들 및 변형들이 다음의 청구항들 및 이들의 동등한 기술들에 의해 정의된 보호 범위 내에 있는 한 이들을 포함하도록 의도된다.

Claims (30)

1. 통신 디바이스에 포함된 프로세서에 의해 구현되는 데이터 송신 방법으로서,
   Q개의 제1 코드 블록 스트림을 획득하는 단계 -Q는 1보다 큰 정수이고, 상기 제1 코드 블록 스트림의 코딩 타입은 M1/N1 비트 코딩이고, M1은 양의 정수이고, N1은 M1 이상의 정수이고, 상기 제1 코드 블록 스트림 내의 하나의 코드 블록은 (N1-M1) 비트의 동기화 헤더 영역 및 M1 비트의 비-동기화 헤더 영역을 포함함-; 및
   상기 Q개의 제1 코드 블록 스트림 내의 코드 블록들의 비-동기화 헤더 영역들을 전송될 제2 코드 블록 스트림 내에 배치하는 단계 -상기 제2 코드 블록 스트림의 코딩 타입은 M1/N1 비트 코딩이고, 상기 제2 코드 블록 스트림 내의 하나의 코드 블록은 (N1-M1) 비트의 동기화 헤더 영역 및 M1 비트의 비-동기화 헤더 영역을 포함하고, 상기 Q개의 제1 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역은 상기 제2 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역에서 운반됨-를 포함하는 데이터 송신 방법.
2. 제1항에 있어서,
   상기 제2 코드 블록 스트림은 적어도 하나의 데이터 유닛을 포함하고;
   상기 적어도 하나의 데이터 유닛 중 하나의 데이터 유닛은 헤드 코드 블록 및 적어도 하나의 데이터 코드 블록을 포함하거나; 또는 상기 적어도 하나의 데이터 유닛 중 하나의 데이터 유닛은 헤드 코드 블록, 적어도 하나의 데이터 코드 블록, 및 테일 코드 블록을 포함하거나; 또는 상기 적어도 하나의 데이터 유닛 중 하나의 데이터 유닛은 적어도 하나의 데이터 코드 블록 및 테일 코드 블록을 포함하고;
   상기 적어도 하나의 데이터 코드 블록은 적어도 하나의 제1 타입 데이터 코드 블록을 포함하거나, 또는 상기 적어도 하나의 데이터 코드 블록은 적어도 하나의 제1 타입 데이터 코드 블록 및 적어도 하나의 제2 타입 데이터 코드 블록을 포함하고;
   상기 Q개의 제1 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역은 상기 제2 코드 블록 스트림 내의 제1 타입 데이터 코드 블록의 비-동기화 헤더 영역에서 운반되고; 및/또는 상기 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 타입 표시 정보는 상기 제2 코드 블록 스트림 내의 상기 헤드 코드 블록, 상기 제2 타입 데이터 코드 블록, 및 상기 테일 코드 블록 중 어느 하나의 비-동기화 헤더 영역에서 운반되고;
   코드 블록에 대응하는 타입 표시 정보는 상기 코드 블록의 동기화 헤더 영역에서 운반되는 정보를 표시하는데 사용되는 데이터 송신 방법.
3. 제1항 또는 제2항에 있어서,
   상기 제2 코드 블록 스트림에서 운반되는 상기 Q개의 제1 코드 블록 스트림의 코드 블록에 대해, 상기 제2 코드 블록 스트림은 상기 코드 블록에 대응하는 식별자 표시 정보를 추가로 포함하고;
   상기 식별자 표시 정보는 상기 코드 블록에 대응하는 제1 코드 블록 스트림의 식별자를 표시하는데 사용되는 데이터 송신 방법.
4. 제1항 또는 제2항에 있어서,
   상기 Q개의 제1 코드 블록 스트림 내의 코드 블록들의 비-동기화 헤더 영역들을 전송될 제2 코드 블록 스트림 내에 배치하는 단계는:
   상기 Q개의 제1 코드 블록 스트림의 순서에 기초하여 상기 Q개의 제1 코드 블록 스트림으로부터 상기 코드 블록을 추출하여 처리될 코드 블록 시퀀스를 획득하는 단계 -상기 Q개의 제1 코드 블록 스트림 중 제1 코드 블록 스트림에 대해, 상기 제1 코드 블록 스트림으로부터 연속적으로 추출된 코드 블록들의 수량은 상기 제1 코드 블록 스트림의 대역폭 및 임계값에 기초하여 결정됨-; 및
   상기 처리될 코드 블록 스퀀스 내의 코드 블록들의 비-동기화 헤더 영역들을 상기 전송될 제2 코드 블록 스트림 내에 배치하는 단계를 포함하는 데이터 송신 방법.
5. 제4항에 있어서,
   상기 제2 코드 블록 스트림에서 운반되는 상기 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대해, 상기 제2 코드 블록 스트림은 상기 코드 블록에 대응하는 타입 표시 정보를 추가로 포함하고;
   상기 타입 표시 정보는 상기 코드 블록의 동기화 헤더 영역에서 운반되고 상기 코드 블록의 코드 블록 타입을 표시하는데 사용되는 정보를 표시하는데 사용되는 데이터 송신 방법.
6. 제4항에 있어서,
   상기 Q개의 제1 코드 블록 스트림으로부터 상기 코드 블록을 추출하여 처리될 코드 블록 시퀀스를 획득한 후에, 상기 방법은:
   상기 처리될 코드 블록 스퀀스 내의 L개의 연속적인 코드 블록이 IDLE 코드 블록들인 경우, 상기 L개의 코드 블록을 삭제하는 단계를 추가로 포함하고;
   L은 코드 블록이 상기 Q개의 제1 코드 블록 스트림 각각으로부터 추출된 후에 획득되는 코드 블록들의 총 수량이고, L은 Q 이상의 정수인 데이터 송신 방법.
7. 제4항에 있어서,
   상기 임계값은 상기 Q개의 제1 코드 블록 스트림에 대응하는 Q개의 대역폭의 공약수 또는 최대 공약수에 기초하여 결정되는 데이터 송신 방법.
8. 제1항 또는 제2항에 있어서,
   상기 제2 코드 블록 스트림 내의 적어도 하나의 데이터 코드 블록은 적어도 하나의 제2 타입 데이터 코드 블록을 추가로 포함하고;
   상기 제2 코드 블록 스트림에 포함된 적어도 하나의 데이터 유닛 중 하나의 데이터 유닛에 대해, 상기 데이터 유닛 내의 미리 설정된 코드 블록은 멀티플렉싱 표시 정보를 운반하고;
   상기 멀티플렉싱 표시 정보는 상기 데이터 유닛에 의해 운반되는 멀티플렉싱된 코드 블록들 및/또는 상기 Q개의 제1 코드 블록 스트림 각각으로부터 연속적으로 추출된 코드 블록들의 수량을 표시하는데 사용되고, 상기 미리 설정된 코드 블록은 헤드 코드 블록, 테일 코드 블록, 제2 타입 데이터 코드 블록, 및 2개의 인접한 데이터 유닛 사이의 제3 타입 코드 블록 중 어느 하나를 포함하는 데이터 송신 방법.
9. 통신 디바이스에 포함된 프로세서에 의해 구현되는 데이터 송신 방법으로서,
   제2 코드 블록 스트림을 수신하는 단계 -Q개의 제1 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역은 상기 제2 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역에서 운반되고, Q는 1보다 큰 정수이고, 상기 제2 코드 블록 스트림의 코딩 타입은 M1/N1 비트 코딩이고, 상기 제1 코드 블록 스트림의 코딩 타입은 M1/N1 비트 코딩이고, M1은 양의 정수이고, N1은 M1 이상의 정수이고, 상기 제1 코드 블록 스트림 내의 하나의 코드 블록은 (N1-M1) 비트의 동기화 헤더 영역 및 M1 비트의 비-동기화 헤더 영역을 포함하고, 상기 제2 코드 블록 스트림 내의 하나의 코드 블록은 (N1-M1) 비트의 동기화 헤더 영역 및 M1 비트의 비-동기화 헤더 영역을 포함함-; 및
   상기 Q개의 제1 코드 블록 스트림을 디멀티플렉싱하는 단계를 포함하는 데이터 송신 방법.
10. 제9항에 있어서,
    상기 제2 코드 블록 스트림은 적어도 하나의 데이터 유닛을 포함하고;
    상기 적어도 하나의 데이터 유닛 중 하나의 데이터 유닛은 헤드 코드 블록 및 적어도 하나의 데이터 코드 블록을 포함하거나; 또는 상기 적어도 하나의 데이터 유닛 중 하나의 데이터 유닛은 헤드 코드 블록, 적어도 하나의 데이터 코드 블록, 및 테일 코드 블록을 포함하거나; 또는 상기 적어도 하나의 데이터 유닛 중 하나의 데이터 유닛은 적어도 하나의 데이터 코드 블록 및 테일 코드 블록을 포함하고;
    상기 적어도 하나의 데이터 코드 블록은 적어도 하나의 제1 타입 데이터 코드 블록을 포함하거나, 또는 상기 적어도 하나의 데이터 코드 블록은 적어도 하나의 제1 타입 데이터 코드 블록 및 적어도 하나의 제2 타입 데이터 코드 블록을 포함하고;
    상기 Q개의 제1 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역은 상기 제2 코드 블록 스트림 내의 제1 타입 데이터 코드 블록의 비-동기화 헤더 영역에서 운반되고; 및/또는 상기 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 타입 표시 정보는 상기 제2 코드 블록 스트림 내의 상기 헤드 코드 블록, 상기 제2 타입 데이터 코드 블록, 및 상기 테일 코드 블록 중 어느 하나의 비-동기화 헤더 영역에서 운반되고;
    코드 블록에 대응하는 타입 표시 정보는 상기 코드 블록의 동기화 헤더 영역에서 운반되는 정보를 표시하는데 사용되는 데이터 송신 방법.
11. 제9항 또는 제10항에 있어서,
    상기 Q개의 제1 코드 블록 스트림을 디멀티플렉싱하는 단계는:
    복원될 코드 블록 시퀀스를 획득하기 위해, 상기 제2 코드 블록 스트림의 비-동기화 헤더 영역에서 운반되는 상기 Q개의 제1 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역을 획득하고, 상기 제2 코드 블록 스트림에서 운반되는 상기 Q개의 제1 코드 블록 스트림 내의 상기 코드 블록에 대응하는 타입 표시 정보에 기초하여, 상기 제2 코드 블록 스트림의 상기 비-동기화 헤더 영역에서 운반되는 상기 Q개의 제1 코드 블록 스트림 내의 상기 코드 블록의 동기화 헤더 영역을 결정하는 단계; 및
    상기 복원될 코드 블록 시퀀스에 기초하여 Q개의 제1 코드 블록 스트림을 디멀티플렉싱하는 단계를 포함하고;
    상기 Q개의 제1 코드 블록 스트림 내에 있고 그의 비-동기화 헤더 영역이 상기 제2 코드 블록 스트림에서 운반되는 코드 블록에 대해, 상기 코드 블록에 대응하는 타입 표시 정보는 상기 코드 블록의 동기화 헤더 영역에서 운반되고 상기 코드 블록의 코드 블록 타입을 표시하는데 사용되는 정보를 표시하는데 사용되는 데이터 송신 방법.
12. 제11항에 있어서,
    상기 Q개의 제1 코드 블록 스트림 중 제1 코드 블록 스트림에 대해, 상기 복원될 코드 블록 시퀀스에 포함되는 상기 제1 코드 블록 스트림에 대응하는 연속적인 코드 블록들의 수량은 상기 제1 코드 블록 스트림의 대역폭 및 임계값에 기초하여 결정되는 데이터 송신 방법.
13. 제12항에 있어서,
    상기 임계값은 상기 Q개의 제1 코드 블록 스트림에 대응하는 Q개의 대역폭의 공약수 또는 최대 공약수에 기초하여 결정되는 데이터 송신 방법.
14. 제9항 또는 제10항에 있어서,
    상기 제2 코드 블록 스트림 내의 상기 적어도 하나의 데이터 코드 블록은 적어도 하나의 제2 타입 데이터 코드 블록을 추가로 포함하고;
    상기 제2 코드 블록 스트림에 포함된 적어도 하나의 데이터 유닛 중 하나의 데이터 유닛에 대해, 상기 데이터 유닛 내의 미리 설정된 코드 블록은 멀티플렉싱 표시 정보를 운반하고;
    상기 멀티플렉싱 표시 정보는 상기 데이터 유닛에 의해 운반되는 멀티플렉싱된 코드 블록들 및/또는 상기 Q개의 제1 코드 블록 스트림 각각으로부터 연속적으로 추출된 코드 블록들의 수량을 표시하는데 사용되고, 상기 미리 설정된 코드 블록은 헤드 코드 블록, 테일 코드 블록, 제2 타입 데이터 코드 블록, 및 2개의 인접한 데이터 유닛 사이의 제3 타입 코드 블록 중 어느 하나를 포함하는 데이터 송신 방법.
15. 통신 디바이스로서,
    Q개의 제1 코드 블록 스트림을 획득하고, 상기 Q개의 제1 코드 블록 스트림 내의 코드 블록들의 비-동기화 헤더 영역들을 전송될 제2 코드 블록 스트림 내에 배치하도록 구성된 프로세서; 및
    상기 제2 코드 블록 스트림을 전송하도록 구성된 송수신기를 포함하고;
    Q는 1보다 큰 정수이고, 상기 제1 코드 블록 스트림의 코딩 타입은 M1/N1 비트 코딩이고, M1은 양의 정수이고, N1은 M1 이상의 정수이고, 상기 제1 코드 블록 스트림 내의 하나의 코드 블록은 (N1-M1) 비트의 동기화 헤더 영역 및 M1 비트의 비-동기화 헤더 영역을 포함하고;
    상기 제2 코드 블록 스트림의 코딩 타입은 M1/N1 비트 코딩이고, 상기 제2 코드 블록 스트림 내의 하나의 코드 블록은 (N1-M1) 비트의 동기화 헤더 영역 및 M1 비트의 비-동기화 헤더 영역을 포함하고, 상기 Q개의 제1 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역은 상기 제2 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역에서 운반되는 통신 디바이스.
16. 제15항에 있어서,
    상기 제2 코드 블록 스트림은 적어도 하나의 데이터 유닛을 포함하고;
    상기 적어도 하나의 데이터 유닛 중 하나의 데이터 유닛은 헤드 코드 블록 및 적어도 하나의 데이터 코드 블록을 포함하거나; 또는 상기 적어도 하나의 데이터 유닛 중 하나의 데이터 유닛은 헤드 코드 블록, 적어도 하나의 데이터 코드 블록, 및 테일 코드 블록을 포함하거나; 또는 상기 적어도 하나의 데이터 유닛 중 하나의 데이터 유닛은 적어도 하나의 데이터 코드 블록 및 테일 코드 블록을 포함하고;
    상기 적어도 하나의 데이터 코드 블록은 적어도 하나의 제1 타입 데이터 코드 블록을 포함하거나, 또는 상기 적어도 하나의 데이터 코드 블록은 적어도 하나의 제1 타입 데이터 코드 블록 및 적어도 하나의 제2 타입 데이터 코드 블록을 포함하고;
    상기 Q개의 제1 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역은 상기 제2 코드 블록 스트림 내의 제1 타입 데이터 코드 블록의 비-동기화 헤더 영역에서 운반되고; 및/또는 상기 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 타입 표시 정보는 상기 제2 코드 블록 스트림 내의 상기 헤드 코드 블록, 상기 제2 타입 데이터 코드 블록, 및 상기 테일 코드 블록 중 어느 하나의 비-동기화 헤더 영역에서 운반되고;
    코드 블록에 대응하는 타입 표시 정보는 상기 코드 블록의 동기화 헤더 영역에서 운반되는 정보를 표시하는데 사용되는 통신 디바이스.
17. 제15항 또는 제16항에 있어서,
    상기 제2 코드 블록 스트림에서 운반되는 상기 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대해, 상기 제2 코드 블록 스트림은 상기 코드 블록에 대응하는 식별자 표시 정보를 추가로 포함하고;
    상기 식별자 표시 정보는 상기 코드 블록에 대응하는 제1 코드 블록 스트림의 식별자를 표시하는데 사용되는 통신 디바이스.
18. 제15항 또는 제16항에 있어서,
    상기 프로세서는:
    상기 Q개의 제1 코드 블록 스트림의 순서에 기초하여 상기 Q개의 제1 코드 블록 스트림으로부터 상기 코드 블록을 추출하여 처리될 코드 블록 시퀀스를 획득하고 -상기 Q개의 제1 코드 블록 스트림 중 제1 코드 블록 스트림에 대해, 상기 제1 코드 블록 스트림으로부터 연속적으로 추출된 코드 블록들의 수량은 상기 제1 코드 블록 스트림의 대역폭 및 임계값에 기초하여 결정됨-; 및
    상기 처리될 코드 블록 스퀀스 내의 코드 블록들의 비-동기화 헤더 영역들을 상기 전송될 제2 코드 블록 스트림 내에 배치하도록 구성되는 통신 디바이스.
19. 제18항에 있어서,
    상기 제2 코드 블록 스트림에서 운반되는 상기 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대해, 상기 제2 코드 블록 스트림은 상기 코드 블록에 대응하는 타입 표시 정보를 추가로 포함하고;
    상기 타입 표시 정보는 상기 코드 블록의 동기화 헤더 영역에서 운반되고 상기 코드 블록의 코드 블록 타입을 표시하는데 사용되는 정보를 표시하는데 사용되는 통신 디바이스.
20. 제18항에 있어서,
    상기 프로세서는:
    상기 처리될 코드 블록 스퀀스 내의 L개의 연속적인 코드 블록이 IDLE 코드 블록들인 경우, 상기 L개의 코드 블록을 삭제하도록 추가로 구성되고;
    L은 코드 블록이 상기 Q개의 제1 코드 블록 스트림 각각으로부터 추출된 후에 획득되는 코드 블록들의 총 수량이고, L은 Q 이상의 정수인 통신 디바이스.
21. 제18항에 있어서,
    상기 임계값은 상기 Q개의 제1 코드 블록 스트림에 대응하는 Q개의 대역폭의 공약수 또는 최대 공약수에 기초하여 결정되는 통신 디바이스.
22. 제16항에 있어서,
    상기 제2 코드 블록 스트림 내의 상기 적어도 하나의 데이터 코드 블록은 적어도 하나의 제2 타입 데이터 코드 블록을 추가로 포함하고;
    상기 제2 코드 블록 스트림에 포함된 적어도 하나의 데이터 유닛 중 하나의 데이터 유닛에 대해, 상기 데이터 유닛 내의 미리 설정된 코드 블록은 멀티플렉싱 표시 정보를 운반하고;
    상기 멀티플렉싱 표시 정보는 상기 데이터 유닛에 의해 운반되는 멀티플렉싱된 코드 블록들 및/또는 상기 Q개의 제1 코드 블록 스트림 각각으로부터 연속적으로 추출된 코드 블록들의 수량을 표시하는데 사용되고, 상기 미리 설정된 코드 블록은 헤드 코드 블록, 테일 코드 블록, 제2 타입 데이터 코드 블록, 및 2개의 인접한 데이터 유닛 사이의 제3 타입 코드 블록 중 어느 하나를 포함하는 통신 디바이스.
23. 통신 디바이스로서,
    제2 코드 블록 스트림을 수신하도록 구성된 송수신기 -Q개의 제1 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역은 상기 제2 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역에서 운반되고, Q는 1보다 큰 정수이고, 상기 제2 코드 블록 스트림의 코딩 타입은 M1/N1 비트 코딩이고, 상기 제1 코드 블록 스트림의 코딩 타입은 M1/N1 비트 코딩이고, M1은 양의 정수이고, N1은 M1 이상의 정수이고, 상기 제1 코드 블록 스트림 내의 하나의 코드 블록은 (N1-M1) 비트의 동기화 헤더 영역 및 M1 비트의 비-동기화 헤더 영역을 포함하고, 상기 제2 코드 블록 스트림 내의 하나의 코드 블록은 (N1-M1) 비트의 동기화 헤더 영역 및 M1 비트의 비-동기화 헤더 영역을 포함함-; 및
    상기 Q개의 제1 코드 블록 스트림을 디멀티플렉싱하도록 구성되는 프로세서를 포함하는 통신 디바이스.
24. 제23항에 있어서,
    상기 제2 코드 블록 스트림은 적어도 하나의 데이터 유닛을 포함하고;
    상기 적어도 하나의 데이터 유닛 중 하나의 데이터 유닛은 헤드 코드 블록 및 적어도 하나의 데이터 코드 블록을 포함하거나; 또는 상기 적어도 하나의 데이터 유닛 중 하나의 데이터 유닛은 헤드 코드 블록, 적어도 하나의 데이터 코드 블록, 및 테일 코드 블록을 포함하거나; 또는 상기 적어도 하나의 데이터 유닛 중 하나의 데이터 유닛은 적어도 하나의 데이터 코드 블록 및 테일 코드 블록을 포함하고;
    상기 적어도 하나의 데이터 코드 블록은 적어도 하나의 제1 타입 데이터 코드 블록을 포함하거나, 또는 상기 적어도 하나의 데이터 코드 블록은 적어도 하나의 제1 타입 데이터 코드 블록 및 적어도 하나의 제2 타입 데이터 코드 블록을 포함하고;
    상기 Q개의 제1 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역은 상기 제2 코드 블록 스트림 내의 제1 타입 데이터 코드 블록의 비-동기화 헤더 영역에서 운반되고; 및/또는 상기 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대응하는 타입 표시 정보는 상기 제2 코드 블록 스트림 내의 상기 헤드 코드 블록, 상기 제2 타입 데이터 코드 블록, 및 상기 테일 코드 블록 중 어느 하나의 비-동기화 헤더 영역에서 운반되고;
    코드 블록에 대응하는 타입 표시 정보는 상기 코드 블록의 동기화 헤더 영역에서 운반되는 정보를 표시하는데 사용되는 통신 디바이스.
25. 제23항 또는 제24항에 있어서,
    상기 제2 코드 블록 스트림에서 운반되는 상기 Q개의 제1 코드 블록 스트림 내의 코드 블록에 대해, 상기 제2 코드 블록 스트림은 상기 코드 블록에 대응하는 식별자 표시 정보를 추가로 포함하고;
    상기 식별자 표시 정보는 상기 코드 블록에 대응하는 제1 코드 블록 스트림의 식별자를 표시하는데 사용되는 통신 디바이스.
26. 제23항 또는 제24항에 있어서,
    상기 프로세서는:
    복원될 코드 블록 시퀀스를 획득하기 위해, 상기 제2 코드 블록 스트림의 비-동기화 헤더 영역에서 운반되는 상기 Q개의 제1 코드 블록 스트림 내의 코드 블록의 비-동기화 헤더 영역을 획득하고, 상기 제2 코드 블록 스트림에서 운반되는 상기 Q개의 제1 코드 블록 스트림 내의 상기 코드 블록에 대응하는 타입 표시 정보에 기초하여, 상기 제2 코드 블록 스트림의 상기 비-동기화 헤더 영역에서 운반되는 상기 Q개의 제1 코드 블록 스트림 내의 상기 코드 블록의 동기화 헤더 영역을 결정하고;
    상기 복원될 코드 블록 시퀀스에 기초하여 Q개의 제1 코드 블록 스트림을 디멀티플렉싱하도록 구성되고;
    상기 Q개의 제1 코드 블록 스트림 내에 있고 그의 비-동기화 헤더 영역이 상기 제2 코드 블록 스트림에서 운반되는 코드 블록에 대해, 상기 코드 블록에 대응하는 타입 표시 정보는 상기 코드 블록의 동기화 헤더 영역에서 운반되고 상기 코드 블록의 코드 블록 타입을 표시하는데 사용되는 정보를 표시하는데 사용되는 통신 디바이스.
27. 제26항에 있어서,
    상기 Q개의 제1 코드 블록 스트림 중 제1 코드 블록 스트림에 대해, 상기 복원될 코드 블록 시퀀스에 포함되는 상기 제1 코드 블록 스트림에 대응하는 연속적인 코드 블록들의 수량은 상기 제1 코드 블록 스트림의 대역폭 및 임계값에 기초하여 결정되는 통신 디바이스.
28. 제27항에 있어서,
    상기 임계값은 상기 Q개의 제1 코드 블록 스트림에 대응하는 Q개의 대역폭의 공약수 또는 최대 공약수에 기초하여 결정되는 통신 디바이스.
29. 제23항 또는 제24항에 있어서,
    상기 제2 코드 블록 스트림 내의 상기 적어도 하나의 데이터 코드 블록은 적어도 하나의 제2 타입 데이터 코드 블록을 추가로 포함하고;
    상기 제2 코드 블록 스트림에 포함된 적어도 하나의 데이터 유닛 중 하나의 데이터 유닛에 대해, 상기 데이터 유닛 내의 미리 설정된 코드 블록은 멀티플렉싱 표시 정보를 운반하고;
    상기 멀티플렉싱 표시 정보는 상기 데이터 유닛에 의해 운반되는 멀티플렉싱된 코드 블록들 및/또는 상기 Q개의 제1 코드 블록 스트림 각각으로부터 연속적으로 추출된 코드 블록들의 수량을 표시하는데 사용되고, 상기 미리 설정된 코드 블록은 헤드 코드 블록, 테일 코드 블록, 제2 타입 데이터 코드 블록, 및 2개의 인접한 데이터 유닛 사이의 제3 타입 코드 블록 중 어느 하나를 포함하는 통신 디바이스.
30. 컴퓨터 저장 매체로서,
    상기 컴퓨터 저장 매체는 컴퓨터 실행가능 명령어를 저장하고, 상기 컴퓨터 실행가능 명령어가 컴퓨터에 의해 호출될 때, 상기 컴퓨터는 제1항, 제2항, 제9항 및 제10항 중 어느 한 항에 따른 방법을 수행할 수 있게 되는 컴퓨터 저장 매체.

Images