KR102369822B1

KR102369822B1 - Semiconductor device and semiconductor device package

Info

Publication number: KR102369822B1
Application number: KR1020170036097A
Authority: KR
Inventors: 황성민; 이창형; 최병연
Original assignee: 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드
Priority date: 2017-03-22
Filing date: 2017-03-22
Publication date: 2022-03-03
Also published as: KR20180107592A

Abstract

실시 예는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 관한 것이다.
실시 예에 따른 반도체 소자는, 제1 도전형 반도체층과 제2 도전형 반도체층을 포함하는 발광구조물; 발광구조물 위에 배치되며, 제1 도전형 반도체층과 전기적으로 연결된 제1 본딩패드; 발광구조물 위에 배치되며, 제1 본딩패드와 이격되어 배치되고, 제2 도전형 반도체층과 전기적으로 연결된 제2 본딩패드; 발광구조물 위에 배치되며, 제1 본딩패드와 제2 본딩패드 사이에 배치된 반사층; 을 포함할 수 있다.
실시 예에 따른 반도체 소자에 의하면, 제1 본딩패드와 제2 본딩패드 각각은, 발광구조물 위에 배치되며 복수의 기공을 포함하는 다공성 금속층과, 다공성 금속층 위에 배치된 본딩 합금층을 포함할 수 있다.
실시 예에 의하면, 본딩 합금층은 복수의 금속 물질을 포함하고 물질 조성비가 서로 다른 복수의 합금층을 포함할 수 있다. 본딩 합금층은 Au와 Sn을 포함하는 합금층을 포함하고, 다공성 금속층에 가까운 제1 영역에 배치된 합금층에 포함된 Au 원자 조성비에 비하여 다공성 금속층으로부터 제1 영역에 비해 상대적으로 먼 제2 영역에 배치된 합금층의 Au 원자 조성비가 더 작게 제공될 수 있다. The embodiment relates to a semiconductor device, a semiconductor device manufacturing method, a semiconductor device package, and a semiconductor device package manufacturing method.
A semiconductor device according to an embodiment includes a light emitting structure including a first conductivity type semiconductor layer and a second conductivity type semiconductor layer; a first bonding pad disposed on the light emitting structure and electrically connected to the first conductivity type semiconductor layer; a second bonding pad disposed on the light emitting structure, spaced apart from the first bonding pad, and electrically connected to the second conductive type semiconductor layer; a reflective layer disposed on the light emitting structure and disposed between the first bonding pad and the second bonding pad; may include
According to the semiconductor device according to the embodiment, each of the first bonding pad and the second bonding pad may include a porous metal layer disposed on the light emitting structure and including a plurality of pores, and a bonding alloy layer disposed on the porous metal layer.
According to an embodiment, the bonding alloy layer may include a plurality of metal materials and a plurality of alloy layers having different material composition ratios. The bonding alloy layer includes an alloy layer containing Au and Sn, and a second region relatively far from the porous metal layer compared to the first region from the porous metal layer compared to the composition ratio of Au atoms included in the alloy layer disposed in the first region close to the porous metal layer. A smaller Au atomic composition ratio of the alloy layer disposed on may be provided.

Description

반도체 소자 및 반도체 소자 패키지 {SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE PACKAGE}Semiconductor device and semiconductor device package {SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE PACKAGE}

실시 예는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 관한 것이다.The embodiment relates to a semiconductor device, a semiconductor device manufacturing method, a semiconductor device package, and a semiconductor device package manufacturing method.

GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.A semiconductor device including a compound such as GaN or AlGaN has many advantages, such as having a wide and easily adjustable band gap energy, and thus can be used in various ways as a light emitting device, a light receiving device, and various diodes.

특히, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 파장 대역의 빛을 구현할 수 있는 장점이 있다. 또한, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드나 레이저 다이오드와 같은 발광소자는, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광원도 구현이 가능하다. 이러한 발광소자는, 형광등, 백열등 등 기존의 광원에 비해 저 소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다. In particular, light emitting devices such as light emitting diodes or laser diodes using group 3-5 or group 2-6 compound semiconductor materials have developed red, green, and It has the advantage of being able to implement light of various wavelength bands, such as blue and ultraviolet. In addition, a light emitting device such as a light emitting diode or a laser diode using a group 3-5 or group 2-6 compound semiconductor material may be implemented as a white light source with good efficiency by using a fluorescent material or combining colors. These light emitting devices have advantages of low power consumption, semi-permanent lifespan, fast response speed, safety, and environmental friendliness compared to conventional light sources such as fluorescent lamps and incandescent lamps.

뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한, 이와 같은 수광 소자는 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용될 수 있다.In addition, when a light receiving device such as a photodetector or a solar cell is manufactured using a group 3-5 or group 2-6 compound semiconductor material, a photocurrent is generated by absorbing light in various wavelength ranges through the development of the device material. By doing so, light of various wavelength ranges from gamma rays to radio wavelength ranges can be used. In addition, such a light receiving element has advantages of fast response speed, safety, environmental friendliness, and easy adjustment of element materials, and thus can be easily used in power control or ultra-high frequency circuits or communication modules.

따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 가스(Gas)나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.Accordingly, the semiconductor device can replace a light emitting diode backlight, a fluorescent lamp or an incandescent light bulb that replaces a cold cathode fluorescence lamp (CCFL) constituting a transmission module of an optical communication means and a backlight of a liquid crystal display (LCD) display device. The application is expanding to white light emitting diode lighting devices, automobile headlights and traffic lights, and sensors that detect gas or fire. In addition, the application of the semiconductor device may be extended to high-frequency application circuits, other power control devices, and communication modules.

발광소자(Light Emitting Device)는 예로서 주기율표상에서 3족-5족 원소 또는 2족-6족 원소를 이용하여 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로 제공될 수 있고, 화합물 반도체의 조성비를 조절함으로써 다양한 파장 구현이 가능하다.A light emitting device (Light Emitting Device) may be provided as a pn junction diode having a property of converting electrical energy into light energy by using, for example, a group 3-5 element or a group 2-6 element on the periodic table, Various wavelengths can be realized by adjusting the composition ratio.

한편, 반도체 소자는 응용분야가 다양해 지면서 고출력, 고전압 구동이 요구되고 있다. 반도체 소자의 고출력, 고전압 구동에 따라 반도체 소자에서 발생되는 열에 의하여 온도가 많이 올라가고 있다. 그런데, 반도체 소자에서의 열 방출이 원활하지 못한 경우에, 온도 상승에 따라 광 출력이 저하되고 전력 변환 효율(PCE: Power Conversion Efficiency)이 저하될 수 있다. 이에 따라, 반도체 소자에서 발생되는 열을 효율적으로 방출하고 전력 변환 효율을 향상시키기 위한 방안이 요청되고 있다.On the other hand, as the application fields of semiconductor devices diversify, high output and high voltage driving are required. Due to the high output and high voltage driving of the semiconductor device, the temperature is greatly increased due to the heat generated from the semiconductor device. However, when the heat dissipation from the semiconductor device is not smooth, the light output may be lowered as the temperature rises and the power conversion efficiency (PCE) may be lowered. Accordingly, there is a demand for a method for efficiently dissipating heat generated from a semiconductor device and improving power conversion efficiency.

또한, 반도체 소자는 외부로부터 구동을 위한 전원을 공급받을 수 있는 전극을 포함할 수 있다. 또한, 반도체 소자는 외부로부터 전원을 공급받는 방안의 하나로서 외부의 서브 마운트 또는 리드 프레임 등에 제공된 패드부에 전기적으로 연결될 수 있다. 이때, 반도체 소자는 다이 본딩, 플립칩 본딩, 와이어 본딩 등의 방식으로 패드부에 전기적으로 연결될 수 있다. In addition, the semiconductor device may include an electrode capable of receiving power for driving from the outside. In addition, the semiconductor device may be electrically connected to a pad portion provided on an external sub-mount or lead frame, etc. as a method of receiving power from the outside. In this case, the semiconductor device may be electrically connected to the pad unit by a method such as die bonding, flip chip bonding, or wire bonding.

한편, 반도체 소자의 전극과 패드부 간의 전기적 연결을 위해 본딩패드가 이용될 수 있다. 본딩패드는 반도체 소자와 패드부 중에서 적어도 하나에 제공될 수 있다. 이때, 낮은 온도에서 작은 압력의 제공으로 반도체 소자와 패드부를 전기적으로 연결하고, 안정적인 본딩 결합력을 제공할 수 있는 방안의 제시가 요청되고 있다.Meanwhile, a bonding pad may be used for electrical connection between the electrode and the pad part of the semiconductor device. The bonding pad may be provided on at least one of the semiconductor device and the pad part. At this time, there is a demand for a method for electrically connecting a semiconductor device and a pad part by providing a small pressure at a low temperature and providing a stable bonding force.

실시 예는 낮은 온도에서 작은 압력의 제공으로 안정적인 본딩이 수행될 수 있는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법을 제공할 수 있다.The embodiment may provide a semiconductor device, a method for manufacturing a semiconductor device, a semiconductor device package, and a method for manufacturing a semiconductor device package, in which stable bonding can be performed by providing a small pressure at a low temperature.

실시 예는 반도체 소자 패키지가 기판 등에 재 본딩되는 과정에서 반도체 소자 패키지의 본딩 영역에서 리멜팅(re-melting) 현상이 발생되는 것을 방지할 수 있는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법을 제공할 수 있다.The embodiment provides a semiconductor device capable of preventing a re-melting phenomenon from occurring in a bonding region of the semiconductor device package in the process of re-bonding the semiconductor device package to a substrate, a method of manufacturing a semiconductor device, a semiconductor device package, and a semiconductor A method for manufacturing a device package may be provided.

실시 예에 따른 반도체 소자는, 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 발광구조물; 상기 발광구조물 위에 배치되며, 상기 제1 도전형 반도체층과 전기적으로 연결된 제1 본딩패드; 상기 발광구조물 위에 배치되며, 상기 제1 본딩패드와 이격되어 배치되고, 상기 제2 도전형 반도체층과 전기적으로 연결된 제2 본딩패드; 상기 발광구조물 위에 배치되며, 상기 제1 본딩패드와 상기 제2 본딩패드 사이에 배치된 반사층; 을 포함하고, 상기 제1 본딩패드와 상기 제2 본딩패드 각각은, 상기 발광구조물 위에 배치되며 복수의 기공을 포함하는 다공성 금속층과, 상기 다공성 금속층 위에 배치된 본딩 합금층을 포함할 수 있다.A semiconductor device according to an embodiment may include a light emitting structure including a first conductivity type semiconductor layer, a second conductivity type semiconductor layer, and an active layer disposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer; a first bonding pad disposed on the light emitting structure and electrically connected to the first conductivity type semiconductor layer; a second bonding pad disposed on the light emitting structure, spaced apart from the first bonding pad, and electrically connected to the second conductivity-type semiconductor layer; a reflective layer disposed on the light emitting structure and disposed between the first bonding pad and the second bonding pad; and, each of the first bonding pad and the second bonding pad may include a porous metal layer disposed on the light emitting structure and including a plurality of pores, and a bonding alloy layer disposed on the porous metal layer.

실시 예에 따른 반도체 소자는, 상기 본딩 합금층 위에 배치된 본딩 금속층을 포함할 수 있다.The semiconductor device according to the embodiment may include a bonding metal layer disposed on the bonding alloy layer.

실시 예에 따른 반도체 소자는, 상기 발광구조물과 상기 다공성 금속층 사이에 배치된 금속층을 더 포함하고, 상기 금속층은 접착 금속층, 반사 금속층, 배리어 금속층 중에서 적어도 하나의 층을 포함할 수 있다.The semiconductor device according to an embodiment may further include a metal layer disposed between the light emitting structure and the porous metal layer, and the metal layer may include at least one of an adhesive metal layer, a reflective metal layer, and a barrier metal layer.

실시 예에 의하면, 상기 본딩 합금층은 복수의 금속 물질을 포함하고 물질 조성비가 서로 다른 복수의 합금층을 포함할 수 있다.According to an embodiment, the bonding alloy layer may include a plurality of metal materials and a plurality of alloy layers having different material composition ratios.

실시 예에 의하면, 상기 본딩 합금층은 Au와 Sn을 포함하는 합금층을 포함하고, 상기 다공성 금속층에 가까운 제1 영역에 배치된 상기 합금층에 포함된 Au 원자 조성비에 비하여 상기 다공성 금속층으로부터 상기 제1 영역에 비해 상대적으로 먼 제2 영역에 배치된 상기 합금층의 Au 원자 조성비가 더 작게 제공될 수 있다.According to an embodiment, the bonding alloy layer includes an alloy layer containing Au and Sn, and compared to the composition ratio of Au atoms included in the alloy layer disposed in the first region close to the porous metal layer, the second from the porous metal layer. The composition ratio of Au atoms of the alloy layer disposed in the second region relatively farther than the first region may be smaller.

실시 예에 의하면, 상기 제1 영역에 배치된 상기 합금층에 포함된 Au 원자 조성비는 25 at% 이상이며 50 at% 이하 이고, Sn 원자 조성비는 50 at% 이상이며 75 at% 이하이고, 상기 제2 영역에 배치된 상기 합금층에 포함된 Au 원자 조성비는 5 at% 이상이며 25 at% 이하 이고, Sn 원자 조성비는 75 at% 이상이며 95 at% 이하로 제공될 수 있다.According to an embodiment, the Au atomic composition ratio included in the alloy layer disposed in the first region is 25 at% or more and 50 at% or less, the Sn atomic composition ratio is 50 at% or more and 75 at% or less, and the second The composition ratio of Au atoms included in the alloy layer disposed in region 2 is 5 at% or more and 25 at% or less, and the Sn atom composition ratio is 75 at% or more and 95 at% or less.

실시 예에 의하면, 상기 다공성 금속층은 Au 원자 조성비가 90 at% 이상이며 95 at% 이하 이고, Sn 원자 조성비는 5 at% 이상이며 10 at% 이하로 제공될 수 있다.According to an embodiment, the porous metal layer may have an Au atomic composition ratio of 90 at% or more and 95 at% or less, and a Sn atomic composition ratio of 5 at% or more and 10 at% or less.

실시 예에 의하면, 상기 다공성 금속층의 두께는 500 나노미터 내지 10 마이크로 미터이고, 상기 본딩 합금층의 두께는 100 나노미터 내지 10 마이크로 미터로 제공될 수 있다.In an embodiment, the porous metal layer may have a thickness of 500 nanometers to 10 micrometers, and the bonding alloy layer may have a thickness of 100 nanometers to 10 micrometers.

실시 예에 의하면, 상기 본딩 합금층은 AuSn 합금층을 포함하고, 상기 AuSn 합금층의 Au 대비 Sn 조성비는 at% 기준으로 9:1 이상이고 2.5:7.5 이하로 제공될 수 있다.According to an embodiment, the bonding alloy layer may include an AuSn alloy layer, and the Au-to-Sn composition ratio of the AuSn alloy layer may be 9:1 or more and 2.5:7.5 or less based on at%.

실시 예에 따른 반도체 소자는, 상기 본딩 합금층 위에 배치된 Au 층을 포함할 수 있다.The semiconductor device according to the embodiment may include an Au layer disposed on the bonding alloy layer.

실시 예에 의하면, 상기 다공성 금속층은 Au, Ag, Cu를 포함하는 금속 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다.According to an embodiment, the porous metal layer may include at least one selected from metals including Au, Ag, Cu, or an alloy thereof.

실시 예에 의하면, 상기 본딩 금속층은 Sn 또는 In을 포함할 수 있다.According to an embodiment, the bonding metal layer may include Sn or In.

실시 예에 의하면, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 상기 반도체 소자의 상부 면 전체 면적의 60%에 비해 같거나 작고, 상기 반사층의 면적은 상기 반도체 소자의 상부 면 전체 면적의 10% 이상이고 25% 이하로 제공되고, 상기 제1 본딩패드와 상기 제2 본딩패드 사이에 제공된 제1 영역을 통해서는 상기 발광구조물에서 생성된 빛이 투과되어 방출되지 않고, 상기 반도체 소자의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제2 영역, 상기 반도체 소자의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제3 영역에서, 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.In example embodiments, when viewed from the top of the semiconductor device, the sum of the area of the first bonding pad and the area of the second bonding pad is the semiconductor device in which the first bonding pad and the second bonding pad are disposed. equal to or smaller than 60% of the total area of the upper surface of the device, the area of the reflective layer is provided to be 10% or more and 25% or less of the total area of the upper surface of the semiconductor device, and the first bonding pad and the second bonding pad The light generated by the light emitting structure is not transmitted through the first region provided between the pads and is not emitted, but between the first bonding pad or the second bonding pad adjacent to the side surface disposed in the long axis direction of the semiconductor device. In the second region provided and the third region provided between the first bonding pad or the second bonding pad adjacent to the side surface disposed in the minor axis direction of the semiconductor device, the light generated by the light emitting structure may be transmitted and emitted. there is.

실시 예에 의하면, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은 상기 반도체 소자의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.According to an embodiment, when viewed from the top of the semiconductor device, the sum of the area of the first bonding pad and the area of the second bonding pad may be equal to or greater than 30% of the total area of the semiconductor device. there is.

실시 예에 의하면, 상기 제1 본딩패드 또는 상기 제2 본딩패드는 상기 반도체 소자의 장축 방향을 따라 x의 길이로 제공되고, 상기 반도체 소자의 단축 방향을 따라 y의 길이로 제공되며, 상기 x와 상기 y의 비는 1:1.5 내지 1:2로 제공될 수 있다.According to an embodiment, the first bonding pad or the second bonding pad is provided with a length of x along the long axis direction of the semiconductor device, and is provided with a length of y along the short axis direction of the semiconductor device, and the x and The y ratio may be 1:1.5 to 1:2.

실시 예에 의하면, 상기 제1 본딩패드와 상기 제2 본딩패드 사이의 간격은 125 마이크로 미터에 비해 같거나 크고 300 마이크로 미터에 비해 같거나 작게 제공될 수 있다.According to an embodiment, a distance between the first bonding pad and the second bonding pad may be equal to or greater than 125 micrometers or greater than or equal to or smaller than 300 micrometers.

실시 예에 따른 반도체 소자 패키지는, 리세스를 제공하며, 상기 리세스의 바닥 면에 제공된 패드부를 포함하는 패키지 몸체; 상기 리세스 내에 배치되며, 상기 패드부 위에 배치된 본딩 합금층; 상기 본딩 합금층 위에 배치되며, 복수의 기공을 포함하는 다공성 금속층; 상기 다공성 금속층 위에 배치된 금속층; 상기 금속층 위에 배치된 반도체층; 을 포함할 수 있다.A semiconductor device package according to an embodiment includes: a package body having a recess and including a pad portion provided on a bottom surface of the recess; a bonding alloy layer disposed in the recess and disposed on the pad part; a porous metal layer disposed on the bonding alloy layer and including a plurality of pores; a metal layer disposed on the porous metal layer; a semiconductor layer disposed on the metal layer; may include

실시 예에 따른 반도체 소자 패키지는, 상기 본딩 합금층과 상기 패드부 사이에 배치된 본딩 금속층을 포함할 수 있다.The semiconductor device package according to the embodiment may include a bonding metal layer disposed between the bonding alloy layer and the pad part.

실시 예에 의하면, 상기 본딩 합금층은 Au와 Sn을 포함하는 합금층을 포함하고, 상기 다공성 금속층에 가까운 제1 영역에 배치된 상기 합금층에 포함된 Au 원자 조성비에 비하여 상기 다공성 금속층으로부터 먼 제2 영역에 배치된 상기 합금층의 Au 원자 조성비가 더 작게 제공될 수 있다.According to an embodiment, the bonding alloy layer includes an alloy layer containing Au and Sn, and is far from the porous metal layer compared to the composition ratio of Au atoms included in the alloy layer disposed in the first region close to the porous metal layer. A smaller Au atomic composition ratio of the alloy layer disposed in region 2 may be provided.

실시 예에 따른 반도체 소자 제조방법은, 반도체층에 금속층을 형성하는 단계; 상기 금속층 위에, 제1 금속과 제2 금속이 결합된 합금층을 형성하는 단계; 상기 합금층에 대한 화학적 처리를 통하여 상기 제2 금속을 제거하고, 복수의 기공을 포함하는 제1 금속의 다공성 금속층을 형성하는 단계; 상기 다공성 금속층 위에 본딩 금속층을 형성하는 단계; 를 포함할 수 있다.A method of manufacturing a semiconductor device according to an embodiment includes: forming a metal layer on a semiconductor layer; forming an alloy layer in which a first metal and a second metal are combined on the metal layer; removing the second metal through chemical treatment of the alloy layer, and forming a porous metal layer of the first metal including a plurality of pores; forming a bonding metal layer on the porous metal layer; may include

실시 예에 따른 반도체 소자 패키지 제조방법은, 패드부가 포함된 패키지 몸체를 제공하는 단계; 상기 패드부 위에 반도체 소자가 직접 접촉되도록 제공하는 단계; 열 또는 압력 중에서 적어도 하나를 제공하여, 상기 반도체 소자를 상기 패드부에 본딩시키는 단계; 를 포함하고, 상기 반도체 소자는, 반도체층; 상기 반도체층 위에 배치된 금속층; 상기 금속층 위에 배치되며, 복수의 기공을 포함하는 다공성 금속층; 상기 다공성 금속층 위에 배치된 본딩 합금층; 을 포함할 수 있다.A semiconductor device package manufacturing method according to an embodiment includes: providing a package body including a pad part; providing a semiconductor device in direct contact with the pad part; bonding the semiconductor device to the pad portion by applying at least one of heat and pressure; Including, wherein the semiconductor device comprises: a semiconductor layer; a metal layer disposed on the semiconductor layer; a porous metal layer disposed on the metal layer and including a plurality of pores; a bonding alloy layer disposed on the porous metal layer; may include

실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 의하면, 낮은 온도에서 작은 압력의 제공으로 안정적인 본딩이 수행될 수 있는 장점이 있다.According to the semiconductor device, the semiconductor device manufacturing method, the semiconductor device package, and the semiconductor device package manufacturing method according to the embodiment, there is an advantage that stable bonding can be performed by providing a small pressure at a low temperature.

실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 의하면, 반도체 소자 패키지가 기판 등에 재 본딩되는 과정에서 반도체 소자 패키지의 본딩 영역에서 리멜팅(re-melting) 현상이 발생되는 것을 방지할 수 있는 장점이 있다.According to the semiconductor device, the semiconductor device manufacturing method, the semiconductor device package, and the semiconductor device package manufacturing method according to the embodiment, a re-melting phenomenon in the bonding region of the semiconductor device package in the process of re-bonding the semiconductor device package to a substrate or the like There is an advantage that can prevent this from occurring.

도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 도면이다.
도 2 및 도 3은 본 발명의 실시 예에 따른 반도체 소자에 적용된 다공성 금속층의 형성 과정을 설명하는 도면이다.
도 4는 도 3에 도시된 다공성 금속층의 단면을 나타내는 사진이다.
도 5는 도 3에 도시된 다공성 금속층의 표면을 나타내는 사진이다.
도 6은 본 발명의 실시 예에 다른 반도체 소자 패키지를 나타낸 도면이다.
도 7은 본 발명의 실시 예에 따른 반도체 소자 패키지의 다른 예를 나타낸 도면이다.
도 8은 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 도면이다.
도 9는 본 발명의 실시 예에 따른 반도체 소자의 SEM 분석 사진의 예이다.
도 10은 본 발명의 실시 예에 따른 반도체 소자의 TEM 분석 사진의 예이다.
도 11은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다.
도 12는 본 발명의 실시 예에 따른 반도체 소자의 SEM 분석 사진의 다른 예이다.
도 13은 본 발명의 실시 예에 따른 반도체 소자의 TEM 분석 사진의 다른 예이다.
도 14는 본 발명의 실시 예에 따른 반도체 소자 패키지의 또 다른 예를 나타낸 도면이다.
도 15는 본 발명의 실시 예에 따른 반도체 소자 패키지에 있어서, 패드부에 반도체 소자가 본딩되기 전의 상태를 나타낸 SEM 분석 사진의 예이다.
도 16은 본 발명의 실시 예에 따른 반도체 소자 패키지에 있어서, 패드부에 반도체 소자가 본딩된 후의 상태를 나타낸 SEM 분석 사진의 예이다.
도 17은 본 발명의 실시 예에 따른 반도체 소자 패키지의 또 다른 예를 나타낸 도면이다.
도 18은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 평면도이다.
도 19는 도 18에 도시된 반도체 소자의 A-A 선에 다른 단면도이다.
도 20은 본 발명의 실시 예에 따른 반도체 소자에 적용된 제1 전극과 제2 전극의 배치 예를 나타낸 도면이다.
도 21은 본 발명의 실시 예에 따른 반도체 소자에 적용된 반사층의 배치 예를 나타낸 도면이다.
도 22는 본 발명의 실시 예에 따른 반도체 소자에 적용된 제1 본딩패드와 제2 본딩패드의 배치 예를 나타낸 도면이다.1 is a view showing a semiconductor device according to an embodiment of the present invention.
2 and 3 are views for explaining a process of forming a porous metal layer applied to a semiconductor device according to an embodiment of the present invention.
4 is a photograph showing a cross-section of the porous metal layer shown in FIG. 3 .
5 is a photograph showing the surface of the porous metal layer shown in FIG.
6 is a view showing a semiconductor device package according to an embodiment of the present invention.
7 is a diagram illustrating another example of a semiconductor device package according to an embodiment of the present invention.
8 is a diagram illustrating another example of a semiconductor device according to an embodiment of the present invention.
9 is an example of an SEM analysis photograph of a semiconductor device according to an embodiment of the present invention.
10 is an example of a TEM analysis photograph of a semiconductor device according to an embodiment of the present invention.
11 is a diagram illustrating another example of a semiconductor device according to an embodiment of the present invention.
12 is another example of an SEM analysis photograph of a semiconductor device according to an embodiment of the present invention.
13 is another example of a TEM analysis photograph of a semiconductor device according to an embodiment of the present invention.
14 is a diagram illustrating another example of a semiconductor device package according to an embodiment of the present invention.
15 is an example of an SEM analysis photograph showing a state before a semiconductor device is bonded to a pad part in a semiconductor device package according to an embodiment of the present invention.
16 is an example of an SEM analysis photograph showing a state after a semiconductor device is bonded to a pad part in a semiconductor device package according to an embodiment of the present invention.
17 is a diagram illustrating another example of a semiconductor device package according to an embodiment of the present invention.
18 is a plan view illustrating another example of a semiconductor device according to an embodiment of the present invention.
19 is a cross-sectional view taken along line AA of the semiconductor device shown in FIG. 18 .
20 is a diagram illustrating an example of arrangement of a first electrode and a second electrode applied to a semiconductor device according to an embodiment of the present invention.
21 is a diagram illustrating an arrangement example of a reflective layer applied to a semiconductor device according to an embodiment of the present invention.
22 is a diagram illustrating an arrangement example of a first bonding pad and a second bonding pad applied to a semiconductor device according to an embodiment of the present invention.

이하 실시 예를 첨부된 도면을 참조하여 설명한다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 표현은 도면을 기준으로 설명한다.Hereinafter, an embodiment will be described with reference to the accompanying drawings. In the description of embodiments, each layer (film), region, pattern or structure is “on/over” or “under” the substrate, each layer (film), region, pad or pattern. In the case of being described as being formed on, “on/over” and “under” include both “directly” or “indirectly” formed through another layer. do. In addition, the expression for the upper / upper or lower of each layer will be described based on the drawings.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 대해 상세히 설명하도록 한다.Hereinafter, a semiconductor device, a semiconductor device manufacturing method, a semiconductor device package, and a semiconductor device package manufacturing method according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 실시 예에 따른 반도체 소자는 발광 다이오드 소자, 레이저 다이오드 소자를 포함하는 발광소자에 적용될 수 있다. 또한, 본 발명의 실시 예에 따른 반도체 소자는 수광소자에 적용될 수 있다. 또한, 본 발명의 실시 예에 따른 반도체 소자는 전력소자에 적용될 수 있다.The semiconductor device according to an embodiment of the present invention may be applied to a light emitting diode device and a light emitting device including a laser diode device. In addition, the semiconductor device according to an embodiment of the present invention may be applied to a light receiving device. In addition, the semiconductor device according to an embodiment of the present invention may be applied to a power device.

먼저, 도 1을 참조하여 실시 예에 따른 반도체 소자를 설명하기로 한다. 도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 도면이다. First, a semiconductor device according to an embodiment will be described with reference to FIG. 1 . 1 is a view showing a semiconductor device according to an embodiment of the present invention.

실시 예에 따른 반도체 소자(100)는, 도 1에 도시된 바와 같이, 반도체층(110)을 포함할 수 있다. 도 1에 도시된 반도체 소자(100)는 상기 반도체층(110)에 외부로부터 전원이 공급되는 일부 영역만을 도시한 것이다.The semiconductor device 100 according to the embodiment may include a semiconductor layer 110 as shown in FIG. 1 . The semiconductor device 100 illustrated in FIG. 1 illustrates only a partial region to which external power is supplied to the semiconductor layer 110 .

상기 반도체층(110)은 화합물 반도체로 제공될 수 있다. 예로서, 상기 반도체층(110)은 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예로서, 상기 반도체층(110)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)로부터 선택된 적어도 두 개 이상의 원소를 포함하여 구현될 수 있다. The semiconductor layer 110 may be provided as a compound semiconductor. For example, the semiconductor layer 110 may be formed of a Group 2-6 compound semiconductor or a Group 3-5 compound semiconductor. For example, the semiconductor layer 110 may include at least two or more elements selected from aluminum (Al), gallium (Ga), indium (In), phosphorus (P), arsenic (As), and nitrogen (N). can be

실시 예에 의하면, 상기 반도체층(110)은 In_xAl_yGa₁ _-x- _yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 상기 반도체층(110)은 예를 들어 InAlGaN, InAlN, InGaN, AlGaN, GaN 등에서 선택될 수 있다.According to an embodiment, the semiconductor layer 110 is a semiconductor material having a composition formula of In _x Al _y Ga ₁ _-x- _y N (0≤x≤1, 0≤y≤1, 0≤x+y≤1) can be provided as The semiconductor layer 110 may be selected from, for example, InAlGaN, InAlN, InGaN, AlGaN, GaN, or the like.

또한, 실시 예에 의하면, 상기 반도체층(110)은 (Al_xGa₁ _-x)_yIn₁ _- _yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 상기 반도체층(110)은 예를 들어 AlGaInP, AlInP, GaP, GaInP 등에서 선택될 수 있다.In addition, according to an embodiment, the semiconductor layer 110 may be provided as a semiconductor material having a composition formula of (Al _x Ga ₁ _-x ) _y In ₁ _-y P ( _0≤x≤1 , 0≤y≤1). can The semiconductor layer 110 may be selected from, for example, AlGaInP, AlInP, GaP, GaInP, or the like.

또한, 실시 예에 의하면, 상기 반도체층(110)은 n형 도펀트를 포함할 수도 있다. 예로서, 상기 반도체층(110)은 Si, Ge, Sn, Se, Te 등을 포함하는 그룹 중에서 선택된 적어도 하나의 도펀트를 포함할 수 있다. 또한, 상기 반도체층(110)은 p형 도펀트를 포함할 수도 있다. 예로서, 상기 반도체층(110)은 Mg, Zn, Ca, Sr, Ba 등을 포함하는 그룹 중에서 선택된 적어도 하나의 도펀트를 포함할 수 있다.Also, according to an embodiment, the semiconductor layer 110 may include an n-type dopant. For example, the semiconductor layer 110 may include at least one dopant selected from the group including Si, Ge, Sn, Se, Te, and the like. In addition, the semiconductor layer 110 may include a p-type dopant. For example, the semiconductor layer 110 may include at least one dopant selected from the group consisting of Mg, Zn, Ca, Sr, Ba, and the like.

실시 예에 따른 반도체 소자(100)는, 도 1에 도시된 바와 같이, 금속층(120), 다공성 금속층(130), 본딩 금속층(140)을 포함할 수 있다. 예로서, 상기 금속층(120), 상기 다공성 금속층(130), 상기 본딩 금속층(140)은 총괄하여 본딩패드층으로 지칭될 수도 있다. As shown in FIG. 1 , the semiconductor device 100 according to the embodiment may include a metal layer 120 , a porous metal layer 130 , and a bonding metal layer 140 . For example, the metal layer 120 , the porous metal layer 130 , and the bonding metal layer 140 may be collectively referred to as a bonding pad layer.

한편, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 금속층(120)과 상기 반도체층(110) 사이에 상기 반도체층(110)에 전기적으로 접속된 별도의 전도성 물질이 더 제공될 수도 있다. 또한, 다른 실시 예에 따른 반도체 소자(100)에 의하면, 상기 금속층(120)이 제공되지 않고, 상기 다공성 금속층(130)이 상기 반도체층(110)에 직접 접촉되어 배치될 수도 있다.Meanwhile, according to the semiconductor device 100 according to the embodiment, a separate conductive material electrically connected to the semiconductor layer 110 may be further provided between the metal layer 120 and the semiconductor layer 110 . In addition, according to the semiconductor device 100 according to another embodiment, the metal layer 120 is not provided, and the porous metal layer 130 may be disposed in direct contact with the semiconductor layer 110 .

실시 예에 의하면, 도 1에 도시된 바와 같이, 상기 금속층(120)은 상기 반도체층(110) 위에 배치될 수 있다. 상기 다공성 금속층(130)은 상기 금속층(120) 위에 배치될 수 있다. 상기 다공성 금속층(130)은 복수의 기공을 포함할 수 있다. 상기 본딩 금속층(140)은 상기 다공성 금속층(130) 위에 배치될 수 있다.According to an embodiment, as shown in FIG. 1 , the metal layer 120 may be disposed on the semiconductor layer 110 . The porous metal layer 130 may be disposed on the metal layer 120 . The porous metal layer 130 may include a plurality of pores. The bonding metal layer 140 may be disposed on the porous metal layer 130 .

실시 예에 따른 상기 다공성 금속층(130)은 예로서 상기 금속층(120)과 같은 물질을 포함할 수 있다. 상기 금속층(120)은 상기 반도체층(110)과의 접착력이 우수한 물질을 포함할 수 있다. 또한, 상기 금속층(120)은 반사 특성이 우수한 물질을 포함할 수 있다. 상기 금속층(120)은 예로서 Au, Ag, Cu을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다.The porous metal layer 130 according to the embodiment may include, for example, the same material as the metal layer 120 . The metal layer 120 may include a material having excellent adhesion to the semiconductor layer 110 . In addition, the metal layer 120 may include a material having excellent reflective properties. The metal layer 120 may include, for example, at least one selected from the group consisting of Au, Ag, and Cu.

상기 다공성 금속층(130)은 복수의 기공을 포함하는 금속층으로서, 일종의 금속 스펀지(sponge)층으로 지칭될 수도 있다. 예로서, 상기 다공성 금속층(130)은 수 마이크로 미터의 두께로 제공될 수 있다. 상기 다공성 금속층(120)의 형성 방법에 대해서는 뒤에서 더 설명하기로 한다.The porous metal layer 130 is a metal layer including a plurality of pores, and may be referred to as a kind of metal sponge layer. For example, the porous metal layer 130 may be provided with a thickness of several micrometers. A method of forming the porous metal layer 120 will be further described later.

실시 예에 따른 반도체 소자(100)는 서브 마운트에 부착되거나 또는 리드 프레임 등에 부착되어 반도체 소자 패키지 형태로 공급될 수 있다. 이때, 상기 본딩 금속층(140)은 상기 서브 마운트에 제공된 패드부 또는 리드 프레임에 제공된 패드부에 전기적으로 연결될 수 있다. 예로서, 상기 본딩 금속층(140)은 상기 서브 마운트에 제공된 패드부 또는 리드 프레임에 제공된 패드부에 직접 접촉되어 배치될 수 있다. The semiconductor device 100 according to the embodiment may be supplied in the form of a semiconductor device package by being attached to a sub-mount or attached to a lead frame. In this case, the bonding metal layer 140 may be electrically connected to the pad part provided in the sub-mount or the pad part provided to the lead frame. For example, the bonding metal layer 140 may be disposed in direct contact with a pad part provided on the sub-mount or a pad part provided on a lead frame.

실시 예에 의하면, 상기 본딩 금속층(140)은 상기 패드부와의 접속을 위한 본딩 물질을 포함할 수 있다. 예로서, 상기 본딩 금속층(140)은 상기 패드부와의 전기적 접속을 위한 주석(Sn)을 포함할 수 있다.According to an embodiment, the bonding metal layer 140 may include a bonding material for connection with the pad part. For example, the bonding metal layer 140 may include tin (Sn) for electrical connection to the pad part.

그러면, 도 2 및 도 3을 참조하여 실시 예에 따른 다공성 금속층(130)의 형성 방법을 설명하기로 한다. 도 2 및 도 3은 본 발명의 실시 예에 따른 반도체 소자에 적용된 다공성 금속층의 형성 과정을 설명하는 도면이다.Then, a method of forming the porous metal layer 130 according to the embodiment will be described with reference to FIGS. 2 and 3 . 2 and 3 are views for explaining a process of forming a porous metal layer applied to a semiconductor device according to an embodiment of the present invention.

실시 예에 의하면, 도 2에 도시된 바와 같이, 기판(105) 위에 제1 금속(131)과 제2 금속(133)이 결합된 합금층을 형성할 수 있다. 예로서, 상기 제1 금속(131)과 상기 제2 금속(133)은 전자빔 증착기 등에 의하여 상기 기판(105) 위에 형성될 수 있다. 상기 제1 금속(131)과 상기 제2 금속(133)은 서로 결합되어 합금층을 만들 수 있는 물성을 만족시키는 물질 중에서 선택될 수 있다.According to an embodiment, as shown in FIG. 2 , an alloy layer in which the first metal 131 and the second metal 133 are combined may be formed on the substrate 105 . For example, the first metal 131 and the second metal 133 may be formed on the substrate 105 by an electron beam evaporator or the like. The first metal 131 and the second metal 133 may be selected from materials that are combined with each other to satisfy physical properties capable of forming an alloy layer.

예로서, 상기 제1 금속(131)은 Au, Ag, Cu를 포함하는 그룹 중에서 선택될 수 있다. 또한, 상기 2 금속(133)은 예로서 Sn, In을 포함하는 본딩 물질 중에서 선택될 수 있다.For example, the first metal 131 may be selected from a group including Au, Ag, and Cu. In addition, the two metals 133 may be selected from bonding materials including Sn and In, for example.

이후, 상기 합금층에 대해 화학적 처리를 수행하여, 상기 합금층으로부터 상기 제2 금속(133)을 제거할 수 있다. 상기 합금층에서 상기 제2 금속(133)이 제거됨에 따라 복수의 기공(p)을 포함하는 다공성 금속층(130)이 형성될 수 있다. 예로서, 상기 제1 금속(131)과 상기 제2 금속(133)이 결합된 합금층에서 상기 제2 금속(133)이 제거된 영역에 복수의 기공(p)이 형성될 수 있다. 상기 다공성 금속층(130)에 제공된 상기 복수의 기공(p)은 예로서 나노 크기로 제공될 수 있다.Thereafter, a chemical treatment may be performed on the alloy layer to remove the second metal 133 from the alloy layer. As the second metal 133 is removed from the alloy layer, the porous metal layer 130 including a plurality of pores p may be formed. For example, in the alloy layer in which the first metal 131 and the second metal 133 are combined, a plurality of pores p may be formed in a region from which the second metal 133 is removed. The plurality of pores p provided in the porous metal layer 130 may be provided, for example, in a nano size.

실시 예에 의하면, 상기 다공성 금속층(130)은, 도 4 및 도 5에 도시된 바와 같이, 복수의 기공을 갖는 금속층으로 형성될 수 있다. 도 4는 도 3에 도시된 다공성 금속층의 단면을 나타내는 사진이고, 도 5는 도 3에 도시된 다공성 금속층의 표면을 나타내는 사진이다.According to an embodiment, the porous metal layer 130 may be formed of a metal layer having a plurality of pores, as shown in FIGS. 4 and 5 . FIG. 4 is a photograph showing a cross section of the porous metal layer shown in FIG. 3 , and FIG. 5 is a photograph showing the surface of the porous metal layer shown in FIG. 3 .

실시 예에 따른 상기 다공성 금속층(130)은, 도 4 및 도 5에 도시된 바와 같이, 표면에 복수의 기공이 형성된 것을 볼 수 있으며, 깊이 방향으로도 복수의 기공이 형성되어 있음을 확인할 수 있다. 실시 예에 따른 다공성 금속층(130)은 복수의 기공을 포함하는 일종의 금속 스펀지(sponge)층으로 지칭될 수도 있다. 예로서, 상기 다공성 금속층(130)은 복수의 나노 스케일(nano-scale) 기공을 갖는 금속 스펀지층으로 지칭될 수 있다.The porous metal layer 130 according to the embodiment, as shown in FIGS. 4 and 5 , it can be seen that a plurality of pores are formed on the surface, and it can be confirmed that a plurality of pores are also formed in the depth direction. . The porous metal layer 130 according to the embodiment may be referred to as a kind of metal sponge layer including a plurality of pores. For example, the porous metal layer 130 may be referred to as a metal sponge layer having a plurality of nano-scale pores.

상기 합금층에 대한 화학적 처리는 예로서 식각액이 이용될 수 있다. 적절한 식각액의 선택에 의하여 상기 합금층으로부터 상기 제2 금속(133)을 제거하여 복수의 기공(p)이 제공된 상기 다공성 금속층(130)을 형성할 수 있다. For the chemical treatment of the alloy layer, an etchant may be used, for example. The porous metal layer 130 provided with a plurality of pores p may be formed by removing the second metal 133 from the alloy layer by selecting an appropriate etchant.

예로서, 상기 식각액은 강산의 용액 또는 강알칼리의 용액을 포함할 수 있다. 상기 식각액은 질산(HNO₃)을 포함하는 강산 용액 중에서 적어도 하나가 선택될 수 있다. 또한 상기 식각액은 수산화나트륨(NaOH)을 포함하는 강알칼리 용액 중에서 적어도 하나가 선택될 수 있다.For example, the etchant may include a solution of a strong acid or a solution of a strong alkali. The etching solution may be at least one selected from a strong acid solution containing nitric acid (HNO ₃ ). In addition, the etching solution may be at least one selected from a strong alkali solution containing sodium hydroxide (NaOH).

실시 예에 의하면, 도 2 및 도 3을 참조하여 설명된 바와 유사한 방법으로 상기 반도체 소자(100)에 적용될 수 있는 상기 다공성 금속층(130)을 형성할 수 있다.According to an embodiment, the porous metal layer 130 that can be applied to the semiconductor device 100 may be formed in a method similar to that described with reference to FIGS. 2 and 3 .

실시 예에 따른 반도체 소자 제조방법에 의하면, 상기 반도체층(110) 위에 상기 금속층(120)이 형성될 수 있다. According to the semiconductor device manufacturing method according to the embodiment, the metal layer 120 may be formed on the semiconductor layer 110 .

그리고, 상기 금속층(120) 위에 제1 금속과 제2 금속이 결합된 합금층이 형성될 수 있다. 이어서, 도 2 및 도 3을 참조하여 설명된 바와 같이, 상기 합금층에 대한 화학적 처리를 통하여 제2 금속을 제거하여, 복수의 기공을 포함하는 제1 금속의 다공성 금속층(130)이 형성될 수 있다.In addition, an alloy layer in which a first metal and a second metal are combined may be formed on the metal layer 120 . Then, as described with reference to FIGS. 2 and 3, by removing the second metal through chemical treatment of the alloy layer, the porous metal layer 130 of the first metal including a plurality of pores can be formed. there is.

이어서, 상기 다공성 금속층(130) 위에 상기 본딩 금속층(140)이 형성될 수 있다.Subsequently, the bonding metal layer 140 may be formed on the porous metal layer 130 .

실시 예에 따른 반도체 소자 제조방법에 의하면, 이러한 과정을 통하여, 상기 반도체층(110)에 전기를 공급할 수 있는 본딩패드층이 형성될 수 있게 된다.According to the semiconductor device manufacturing method according to the embodiment, a bonding pad layer capable of supplying electricity to the semiconductor layer 110 can be formed through this process.

한편, 실시 예에 따른 반도체 소자(100)는 서브 마운트에 부착되거나 또는 리드 프레임 등에 부착되어 반도체 소자 패키지 형태로 공급될 수 있다. 이때, 상기 본딩 금속층(140)은 상기 서브 마운트에 제공된 패드부 또는 리드 프레임에 제공된 패드부에 전기적으로 연결될 수 있다. 예로서, 상기 본딩 금속층(140)은 상기 서브 마운트에 제공된 패드부 또는 리드 프레임에 제공된 패드부에 직접 접촉되어 배치될 수 있다.Meanwhile, the semiconductor device 100 according to the embodiment may be supplied in the form of a semiconductor device package by being attached to a sub-mount or attached to a lead frame. In this case, the bonding metal layer 140 may be electrically connected to the pad part provided in the sub-mount or the pad part provided to the lead frame. For example, the bonding metal layer 140 may be disposed in direct contact with a pad part provided on the sub-mount or a pad part provided on a lead frame.

예로서, 상기 본딩 금속층(140)은 상기 패드부에 다이 본딩 방식으로 연결될 수 있다. 또한, 상기 본딩 금속층(140)은 상기 패드부에 플립 칩 본딩 방식으로 연결될 수 있다.For example, the bonding metal layer 140 may be connected to the pad part by a die bonding method. In addition, the bonding metal layer 140 may be connected to the pad part by a flip-chip bonding method.

그러면, 도 6을 참조하여 실시 예에 따른 반도체 소자 패키지를 설명하기로 한다. 도 6은 본 발명의 실시 예에 따른 반도체 소자 패키지를 나타낸 도면이다. 도 6을 참조하여 실시 예에 따른 반도체 소자 패키지를 설명함에 있어, 도 1 내지 도 5를 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.Then, a semiconductor device package according to an embodiment will be described with reference to FIG. 6 . 6 is a diagram illustrating a semiconductor device package according to an embodiment of the present invention. In the description of the semiconductor device package according to the embodiment with reference to FIG. 6 , descriptions of matters overlapping those described with reference to FIGS. 1 to 5 may be omitted.

실시 예에 따른 반도체 소자 패키지(200)는, 도 6에 도시된 바와 같이, 패드부(210)를 포함할 수 있다. 도 6에 도시된 반도체 소자 패키지(200)는 반도체 소자에 전원을 공급하는 패드부(210)를 중심으로 일부 영역만을 나타낸 것이다. The semiconductor device package 200 according to the embodiment may include a pad part 210 as shown in FIG. 6 . The semiconductor device package 200 shown in FIG. 6 shows only a partial region centered on the pad part 210 for supplying power to the semiconductor device.

예로서, 상기 패드부(210)는 서브 마운트에 제공될 수 있다. 또한, 상기 패드부(210)는 리드 프레임에 제공될 수 있다. 또한, 상기 패드부(210)는 회로기판에 제공될 수 있다.For example, the pad part 210 may be provided on a sub-mount. In addition, the pad part 210 may be provided on the lead frame. In addition, the pad part 210 may be provided on the circuit board.

실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 상기 패드부(210) 위에 도 1 내지 도 5를 참조하여 설명된 반도체 소자(100)가 제공될 수 있다. 이때, 상기 반도체 소자(100)의 상기 본딩 금속층(140)이 상기 패드부(210) 위에 접촉되도록 제공될 수 있다.According to the semiconductor device package manufacturing method according to the embodiment, the semiconductor device 100 described with reference to FIGS. 1 to 5 may be provided on the pad part 210 . In this case, the bonding metal layer 140 of the semiconductor device 100 may be provided to be in contact with the pad part 210 .

예로서, 상기 본딩 금속층(140)이 상기 패드부(210)에 직접 접촉되도록 배치될 수 있다. 또한, 다른 실시 예에 의하면, 상기 본딩 금속층(140)과 별도로 상기 패드부(210)와 상기 본딩 금속층(140) 사이에 본딩 물질이 더 제공될 수도 있다.For example, the bonding metal layer 140 may be disposed to directly contact the pad part 210 . In addition, according to another embodiment, a bonding material may be further provided between the pad part 210 and the bonding metal layer 140 separately from the bonding metal layer 140 .

실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 상기 본딩 금속층(140)이 상기 패드부(210) 위에 배치된 상태에서 열 또는 압력 중에서 적어도 하나가 제공될 수 있다. According to the semiconductor device package manufacturing method according to the embodiment, at least one of heat and pressure may be provided while the bonding metal layer 140 is disposed on the pad part 210 .

예로서, 상기 본딩 금속층(140)과 상기 패드부(210)가 접촉된 상태에서 열이 공급될 수 있다. 또한, 상기 본딩 금속층(140)과 상기 패드부(210)기 접촉된 상태에서 압력이 공급될 수 있다. 또한, 상기 본딩 금속층(140)과 상기 패드부(210)기 접촉된 상태에서 열과 압력이 공급될 수도 있다.For example, heat may be supplied while the bonding metal layer 140 and the pad part 210 are in contact with each other. In addition, pressure may be supplied while the bonding metal layer 140 and the pad part 210 are in contact with each other. In addition, heat and pressure may be supplied while the bonding metal layer 140 and the pad part 210 are in contact with each other.

실시 예에 의하면, 상기 본딩 금속층(140)과 상기 패드부(210) 사이에 열 또는 압력이 제공됨에 따라, 상기 본딩 금속층(140)에 포함된 본딩 물질이 상기 다공성 금속층(130)으로 확산될 수 있다. 그리고, 상기 다공성 금속층(130)에 제공된 복수의 기공 영역에서 상기 본딩 금속층(140)으로부터 확산되는 본딩 물질과 상기 다공성 금속층(130)에 포함된 물질 간의 결합에 의한 합금층(135)이 형성될 수 있다. 상기 합금층(135)은 상기 본딩 금속층(140)과 상기 다공성 금속층(130) 사이에 형성될 수 있다.According to an embodiment, as heat or pressure is applied between the bonding metal layer 140 and the pad part 210 , the bonding material included in the bonding metal layer 140 may diffuse into the porous metal layer 130 . there is. In addition, the alloy layer 135 may be formed by bonding between the bonding material diffused from the bonding metal layer 140 in the plurality of pore regions provided in the porous metal layer 130 and the material included in the porous metal layer 130 . there is. The alloy layer 135 may be formed between the bonding metal layer 140 and the porous metal layer 130 .

이에 따라, 실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 일반적으로 알려진 유테틱 본딩을 포함한 본딩 방법에 비해 더 낮은 온도, 더 낮은 압력에서 본딩 공정이 수행될 수 있다. 그리고, 상기 다공성 금속층(130)과 상기 본딩 금속층(140)으로부터 확산된 본딩 물질 간의 계면에서 화학 결합에 의한 금속화합물이 생성될 수 있다. Accordingly, according to the method for manufacturing a semiconductor device package according to the embodiment, the bonding process may be performed at a lower temperature and lower pressure than a generally known bonding method including eutectic bonding. In addition, a metal compound may be generated by chemical bonding at the interface between the porous metal layer 130 and the bonding material diffused from the bonding metal layer 140 .

실시 예에 의하면, 상기 다공성 금속층(130)과 상기 본딩 금속층(140)으로부터 확산된 본딩 물질 간의 계면에서 생성된 금속화합물은 본딩 전 물질의 용융점에 비해서 상대적으로 높은 용융점을 가질 수 있다. 예로서, 상기 다공성 금속층(130)과 상기 본딩 금속층(140)으로부터 확산된 본딩 물질 간의 결합에 의하여 형성된 상기 합금층(135)의 용융점은 상기 본딩 금속층(140)의 용융점에 비해 더 높을 수 있다.According to an embodiment, the metal compound generated at the interface between the porous metal layer 130 and the bonding material diffused from the bonding metal layer 140 may have a relatively higher melting point than the melting point of the material before bonding. For example, the melting point of the alloy layer 135 formed by bonding between the porous metal layer 130 and the bonding material diffused from the bonding metal layer 140 may be higher than the melting point of the bonding metal layer 140 .

실시 예에 따른 반도체 소자 패키지(200)는, 도 6에 도시된 바와 같이, 패드부(210)와 본딩 금속층(140)을 포함할 수 있다. 상기 본딩 금속층(140)은 상기 패드부(210) 위에 배치될 수 있다.As shown in FIG. 6 , the semiconductor device package 200 according to the embodiment may include a pad part 210 and a bonding metal layer 140 . The bonding metal layer 140 may be disposed on the pad part 210 .

또한, 실시 예에 따른 반도체 소자 패키지(200)는 합금층(135), 다공성 금속층(130), 금속층(120), 반도체층(110)을 더 포함할 수 있다.In addition, the semiconductor device package 200 according to the embodiment may further include an alloy layer 135 , a porous metal layer 130 , a metal layer 120 , and a semiconductor layer 110 .

상기 합금층(135)은 상기 본딩 금속층(130) 위에 배치될 수 있다. 상기 다공성 금속층(130)은 상기 합금층(135) 위에 배치될 수 있다. 상기 다공성 금속층(130)은 복수의 기공을 포함할 수 있다.The alloy layer 135 may be disposed on the bonding metal layer 130 . The porous metal layer 130 may be disposed on the alloy layer 135 . The porous metal layer 130 may include a plurality of pores.

상기 합금층(135)은 이상에서 설명된 바와 같이 상기 본딩 금속층(140)에 포함된 물질과 상기 다공성 금속층(130)에 포함된 물질의 결합에 의하여 형성될 수 있다. 예로서, 상기 다공성 금속층(130)이 Au를 포함하고 상기 본딩 금속층(140)이 Sn을 포함하는 경우, 상기 합금층(135)은 AuSn을 포함할 수 있다. The alloy layer 135 may be formed by combining a material included in the bonding metal layer 140 and a material included in the porous metal layer 130 as described above. For example, when the porous metal layer 130 includes Au and the bonding metal layer 140 includes Sn, the alloy layer 135 may include AuSn.

실시 예에 의하면, 상기 합금층(135)의 용융점이 상기 본딩 금속층(140)의 용융점에 비해 더 높게 제공될 수 있다. According to an embodiment, the melting point of the alloy layer 135 may be higher than that of the bonding metal layer 140 .

예로서, 상기 본딩 금속층(140)의 용융점은 220도 내지 250도일 수 있다. 또한, 상기 합금층(135)은 250도에 비해 더 높은 용융점을 가질 수 있다. 상기 합금층(135)의 용융점은 상기 합금층(135)을 이루는 물질의 조성 비 조절을 통해 탄력적으로 선택될 수 있다.For example, the melting point of the bonding metal layer 140 may be 220 degrees to 250 degrees. In addition, the alloy layer 135 may have a higher melting point than 250 degrees. The melting point of the alloy layer 135 may be flexibly selected by adjusting the composition ratio of the materials constituting the alloy layer 135 .

상기 금속층(120)은 상기 다공성 금속층(130) 위에 배치될 수 있다. 상기 반도체층(110)은 상기 금속층(120) 위에 배치될 수 있다. The metal layer 120 may be disposed on the porous metal layer 130 . The semiconductor layer 110 may be disposed on the metal layer 120 .

이에 따라, 실시 예에 의하면, 상기 패드부(210)를 통해 공급되는 전원이 상기 반도체층(110)에 인가될 수 있게 된다.Accordingly, according to the embodiment, the power supplied through the pad part 210 can be applied to the semiconductor layer 110 .

실시 예에 따른 반도체 소자 패키지(200)는 응용 제품에 따라 전원을 공급하는 메인 기판에 추가로 표면실장(SMT)되어 부착되는 경우도 발생될 수 있다. 이때, 하나의 예로서 반도체 소자 패키지(200)가 메인 기판에 납땜 등의 방법으로 표면실장(SMT)될 수도 있다. The semiconductor device package 200 according to the embodiment may be additionally surface-mounted (SMT) and attached to the main board for supplying power depending on the application product. In this case, as an example, the semiconductor device package 200 may be surface mounted (SMT) on the main board by a method such as soldering.

한편, 종래 반도체 소자 패키지 제조방법에 의하면, 본딩 공정을 통하여 패드부에 반도체 소자가 본딩되었다. 그런데, 반도체 소자 패키지를 제조하는 과정에서 제1 본딩 공정을 통하여 본딩이 수행되는 경우에는, 메인 기판에 추가로 표면실장이 수행되는 제2 본딩 공정을 위한 리플로우(reflow) 과정에서 제1 본딩 공정에 이용된 본딩 물질이 다시 녹을 수 있게 된다. 이에 따라, 제2 본딩 공정을 위한 리플로우(reflow) 과정에서 반도체 소자 패키지와 패드부 간의 전기적 연결 및 물리적 결합의 안정성이 약화될 수 있게 된다. Meanwhile, according to the conventional semiconductor device package manufacturing method, a semiconductor device is bonded to the pad portion through a bonding process. However, when bonding is performed through the first bonding process in the process of manufacturing the semiconductor device package, the first bonding process is performed in the reflow process for the second bonding process in which surface mounting is additionally performed on the main substrate. The bonding material used for this can be melted again. Accordingly, in the reflow process for the second bonding process, the electrical connection between the semiconductor device package and the pad part and the stability of the physical coupling may be weakened.

그러나, 실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 실시 예에 따른 반도체 소자와 패드부 간에 본딩력을 제공하는 상기 합금층(135)의 용융점이 일반적인 본딩 물질의 용융점에 비해 더 높게 형성될 수 있다. 따라서, 실시 예에 따른 반도체 소자 패키지(200)는 메인 기판 등에 리플로우(reflow) 공정을 통해 본딩되는 경우에도 리멜팅(re-melting) 현상이 발생되지 않으므로 전기적 연결 및 물리적 본딩력이 열화되지 않는 장점이 있다.However, according to the semiconductor device package manufacturing method according to the embodiment, the melting point of the alloy layer 135 that provides bonding force between the semiconductor device and the pad part according to the embodiment may be formed higher than the melting point of a general bonding material. there is. Therefore, even when the semiconductor device package 200 according to the embodiment is bonded to the main substrate or the like through a reflow process, a re-melting phenomenon does not occur, so that electrical connection and physical bonding force are not deteriorated. There are advantages.

한편, 실시 예에 따른 반도체 소자 패키지(200)의 적용 예에 따라서, 상기 패드부(210)가 수지 위에 배치될 수 있으며, 또한 상기 패드부(210)가 수지 주위에 배치될 수도 있다. 이에 따라, 상기 패드부(210)와 상기 반도체 소자(100)를 결합하는 과정이 고온에서 진행되는 경우, 수지의 변형이 발생되거나 수지에 변색이 발생될 수 있다.Meanwhile, according to an application example of the semiconductor device package 200 according to the embodiment, the pad part 210 may be disposed on the resin, and the pad part 210 may be disposed around the resin. Accordingly, when the process of bonding the pad part 210 and the semiconductor device 100 is performed at a high temperature, the resin may be deformed or the resin may be discolored.

그러나, 실시 예에 따른 반도체 소자 패키지(200)에 의하면, 이상에서 설명된 바와 같이, 저온 환경에서 상기 패드부(210)에 상기 반도체 소자(100)를 본딩시킬 수 있다. 이에 따라, 실시 예에 의하면 패드부 주변에 배치된 수지가 고온에 노출되는 것을 방지할 수 있으므로, 수지가 손상되거나 변색되는 것을 방지할 수 있게 된다. However, according to the semiconductor device package 200 according to the embodiment, as described above, the semiconductor device 100 can be bonded to the pad part 210 in a low-temperature environment. Accordingly, according to the embodiment, it is possible to prevent the resin disposed around the pad part from being exposed to high temperature, so that it is possible to prevent the resin from being damaged or discolored.

한편, 도 6을 참조하여 설명된 실시 예에 따른 반도체 소자 패키지(200)에서는, 상기 패드부(210) 위에 상기 본딩 금속층(140)이 배치되고, 상기 본딩 금속층(140) 위에 상기 합금층(135)이 배치된 경우를 기준으로 설명되었다. Meanwhile, in the semiconductor device package 200 according to the embodiment described with reference to FIG. 6 , the bonding metal layer 140 is disposed on the pad part 210 , and the alloy layer 135 is disposed on the bonding metal layer 140 . ) was described based on the case where it was placed.

그러나, 다른 실시 예에 의하면, 상기 본딩 금속층(140)의 두께 조절을 통하여, 상기 반도체 소자(100)와 상기 패드부(210)가 본딩되는 과정에서 상기 본딩 금속층(140)을 이루는 물질이 상기 다공성 금속층(130) 내부로 모두 확산되도록 구현될 수도 있다. 이에 따라, 상기 패드부(210) 위에 상기 합금층(135)이 직접 접촉되어 배치될 수도 있다. However, according to another embodiment, in the process of bonding the semiconductor device 100 and the pad part 210 through the thickness control of the bonding metal layer 140 , the material constituting the bonding metal layer 140 is the porous It may be implemented so that all of the metal layer 130 is diffused into the interior. Accordingly, the alloy layer 135 may be disposed in direct contact with the pad part 210 .

실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 상기 본딩 금속층(140)에 포함된 본딩 물질은 상기 패드부(130)와의 결합력을 제공할 수 있다. 또한, 상기 본딩 금속층(140)에 포함된 본딩 물질이 상기 다공성 금속층(130)에 제공된 복수의 기공으로 확산되면서 금속 간 합성(intermetallic compound)이 형성될 수 있다. 이에 따라, 실시 예에 의하면, 상기 패드부(210)와 상기 합금층(135) 사이에 안정적인 결합력이 제공될 수 있다. According to the semiconductor device package manufacturing method according to the embodiment, the bonding material included in the bonding metal layer 140 may provide a bonding force with the pad unit 130 . In addition, as the bonding material included in the bonding metal layer 140 diffuses into the plurality of pores provided in the porous metal layer 130 , an intermetallic compound may be formed. Accordingly, according to the embodiment, a stable bonding force may be provided between the pad part 210 and the alloy layer 135 .

실시 예에 의하면, 본딩 물질의 확산에 의하여 본딩이 수행될 수 있으며, 본딩 후 높은 용융점을 갖는 합금이 형성될 수 있다. 예를 들어, Sn 물질의 확산에 의하여 본딩이 수행되고, 상대적으로 고융점을 갖는 AuSn의 합금이 형성될 수 있다. According to an embodiment, bonding may be performed by diffusion of a bonding material, and an alloy having a high melting point may be formed after bonding. For example, bonding is performed by diffusion of a Sn material, and an alloy of AuSn having a relatively high melting point may be formed.

한편, 도 7은 본 발명의 실시 예에 따른 반도체 소자 패키지의 다른 예를 나타낸 도면이다. 도 7을 참조하여 실시 예에 따른 반도체 소자 패키지를 설명함에 있어, 도 1 내지 도 6을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.Meanwhile, FIG. 7 is a diagram illustrating another example of a semiconductor device package according to an embodiment of the present invention. In the description of the semiconductor device package according to the embodiment with reference to FIG. 7 , descriptions of matters overlapping those described with reference to FIGS. 1 to 6 may be omitted.

실시 예에 따른 반도체 소자 패키지(400)는, 도 7에 도시된 바와 같이, 반도체 소자(100), 패드부(210), 리드 프레임(220), 패키지 몸체(230), 메인기판(300)을 포함할 수 있다. 상기 반도체 소자(100)는 상기 패키지 몸체(230)에 제공된 상기 패드부(210)에 전기적으로 연결될 수 있다. 상기 패드부(210)는 하부에 배치된 상기 메인기판(300)에 전기적으로 연결될 수 있다. 예로서, 상기 패드부(210)는 하부에 배치된 상기 리드 프레임(220)을 통하여 상기 메인기판(300)에 전기적으로 연결될 수 있다.As shown in FIG. 7 , the semiconductor device package 400 according to the embodiment includes a semiconductor device 100 , a pad part 210 , a lead frame 220 , a package body 230 , and a main board 300 . may include The semiconductor device 100 may be electrically connected to the pad part 210 provided in the package body 230 . The pad part 210 may be electrically connected to the main board 300 disposed below. For example, the pad part 210 may be electrically connected to the main board 300 through the lead frame 220 disposed below.

상기 반도체 소자(100)는 상기 리드 프레임(220) 위에 제공된 상기 패드부(210)에 배치될 수 있다. 상기 반도체 소자(100)는 상기 패키지 몸체(230)에 의하여 제공된 리세스 내에 배치될 수 있다. 상기 반도체 소자(100) 위에는 몰딩부(240)가 배치될 수 있다. 예로서, 상기 몰딩부(240)는 상기 반도체 소자(100)로부터 제공되는 빛을 입사 받고 파장 변환된 빛을 방출하는 파장변환 입자를 포함할 수 있다.The semiconductor device 100 may be disposed on the pad part 210 provided on the lead frame 220 . The semiconductor device 100 may be disposed in a recess provided by the package body 230 . A molding part 240 may be disposed on the semiconductor device 100 . For example, the molding part 240 may include wavelength conversion particles that receive light provided from the semiconductor device 100 and emit wavelength-converted light.

실시 예에 따른 반도체 소자 패키지(400)는, 도 7에 도시된 바와 같이, 상기 패드부(210) 위에 배치된 제1 본딩층(115)과 상기 리드 프레임(220) 아래에 배치된 제2 본딩층(310)을 포함할 수 있다.As shown in FIG. 7 , the semiconductor device package 400 according to the embodiment includes a first bonding layer 115 disposed on the pad part 210 and a second bonding layer disposed under the lead frame 220 . layer 310 .

예로서, 상기 제1 본딩층(115)은 도 6을 참조하여 설명된 본딩 금속층(140), 합금층(135), 다공성 금속층(130)을 포함할 수 있다. 또한, 상기 제2 본딩층(310)은 솔더링 공정에 이용되는 본딩 물질을 포함할 수 있다.For example, the first bonding layer 115 may include the bonding metal layer 140 , the alloy layer 135 , and the porous metal layer 130 described with reference to FIG. 6 . Also, the second bonding layer 310 may include a bonding material used in a soldering process.

실시 예에 의하면, 도 1 내지 도 6을 참조하여 설명된 바와 같이, 상기 제1 본딩층(115)은 상기 제2 본딩층(310)에 비해 더 높은 용융점을 가질 수 있다. 또한, 상기 제1 본딩층(115)은 상기 제2 본딩층(310)의 용융점 아래에서 형성될 수 있다.According to an embodiment, as described with reference to FIGS. 1 to 6 , the first bonding layer 115 may have a higher melting point than that of the second bonding layer 310 . In addition, the first bonding layer 115 may be formed below the melting point of the second bonding layer 310 .

실시 예에 따른 반도체 소자 패키지(400) 제조방법에 의하면, 상기 반도체 소자(100)와 상기 패드부(210) 간의 본딩 공정은 상대적으로 저온의 제1 온도에서 수행될 수 있다. 또한, 상기 반도체 소자(100)와 상기 패드부(210) 간의 본딩 공정은 상대적으로 낮은 제1 압력을 가하면서 수행될 수 있다. According to the method of manufacturing the semiconductor device package 400 according to the embodiment, the bonding process between the semiconductor device 100 and the pad part 210 may be performed at a relatively low first temperature. In addition, the bonding process between the semiconductor device 100 and the pad part 210 may be performed while applying a relatively low first pressure.

그리고, 상기 리드 프레임(220)과 상기 메인기판(300) 간의 본딩 공정은 상대적으로 고온의 제2 온도에서 수행될 수 있다. 또한, 상기 리드 프레임(220)과 상기 메인기판(300) 간의 본딩 공정은 상대적으로 높은 제2 압력을 가하면서 수행될 수 있다.In addition, the bonding process between the lead frame 220 and the main board 300 may be performed at a relatively high second temperature. In addition, the bonding process between the lead frame 220 and the main board 300 may be performed while applying a relatively high second pressure.

그러나, 이상에서 설명된 바와 같이, 상기 제1 본딩층(115)의 용융점이 상기 제2 온도에 비해 더 높으므로, 상기 리드 프레임(220)과 상기 메인기판(300) 간의 본딩을 위한 리플로우(reflow) 공정에서 상기 반도체 소자(100)와 상기 패드부(210) 간의 결합력이 열화되지 않게 된다.However, as described above, since the melting point of the first bonding layer 115 is higher than the second temperature, the reflow for bonding between the lead frame 220 and the main substrate 300 ( In the reflow) process, the bonding force between the semiconductor device 100 and the pad part 210 is not deteriorated.

또한, 이상에서 설명된 바와 같이, 상기 반도체 소자(100)와 상기 패드부(210) 간의 본딩 공정은 비교적 낮은 상기 제1 온도에서 수행될 수 있게 된다. 이에 따라, 실시 예에 의하면 상기 반도체 소자(100)와 상기 패드부(210) 간의 본딩 과정에서 상기 패키지 몸체(230)가 손상되거나 변색이 발생되는 것을 방지할 수 있게 된다. In addition, as described above, the bonding process between the semiconductor device 100 and the pad part 210 may be performed at the relatively low first temperature. Accordingly, according to the embodiment, it is possible to prevent the package body 230 from being damaged or discolored during the bonding process between the semiconductor device 100 and the pad part 210 .

실시 예에 의하면, 상기 반도체 소자(100)와 상기 패드부(210) 간의 본딩 공정은 비교적 낮은 상기 제1 온도에서 수행될 수 있으므로, 상기 패키지 몸체(230)를 구성하는 물질에 대한 선택 폭이 넓어질 수 있게 된다. 실시 예에 의하면, 상기 패키지 몸체(230)는 세라믹 등의 고가의 물질뿐만 아니라, 상대적으로 저가의 수지 물질을 이용하여 제공될 수도 있다.According to an embodiment, since the bonding process between the semiconductor device 100 and the pad part 210 may be performed at the relatively low first temperature, the selection of materials constituting the package body 230 is wide. can get According to an embodiment, the package body 230 may be provided using not only an expensive material such as ceramic, but also a relatively inexpensive resin material.

예를 들어, 상기 패키지 몸체(230)는 PPA(PolyPhtalAmide) 수지, PCT(PolyCyclohexylenedimethylene Terephthalate) 수지, EMC(Epoxy Molding Compound) 수지, SMC(Silicone Molding Compound) 수지를 포함하는 그룹 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.For example, the package body 230 may be formed of at least one material selected from the group consisting of PPA (PolyPhtalAmide) resin, PCT (PolyCyclohexylenedimethylene Terephthalate) resin, EMC (Epoxy Molding Compound) resin, and SMC (Silicone Molding Compound) resin. may include

한편, 실시 예에 따른 상기 반도체 소자(100)는 상기 패드부(210)에 플립 칩 본딩 방식으로 연결될 수 있다. 상기 반도체 소자(100)는 상부 발광 및 측면 발광될 수 있다. 또한, 상기 반도체 소자(100)는 하부 방향으로도 빛을 방출할 수 있다. 이와 같이, 실시 예에 따른 반도체 소자(100)는 6면 방향으로 빛을 방출하는 플립 칩 발광소자일 수 있다.Meanwhile, the semiconductor device 100 according to an embodiment may be connected to the pad part 210 by a flip-chip bonding method. The semiconductor device 100 may emit top light and side light emission. Also, the semiconductor device 100 may emit light in a downward direction. As described above, the semiconductor device 100 according to the embodiment may be a flip-chip light emitting device that emits light in six directions.

한편, 도 8은 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 도면이다. Meanwhile, FIG. 8 is a diagram illustrating another example of a semiconductor device according to an embodiment of the present invention.

그러면, 도 8을 참조하여 실시 예에 따른 반도체 소자의 다른 예를 설명하기로 한다. 도 8을 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어, 도 1 내지 도 7을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.Then, another example of the semiconductor device according to the embodiment will be described with reference to FIG. 8 . In describing the semiconductor device according to the embodiment with reference to FIG. 8 , descriptions of matters overlapping with those described with reference to FIGS. 1 to 7 may be omitted.

실시 예에 따른 반도체 소자(500)는, 도 8에 도시된 바와 같이, 반도체층(510)을 포함할 수 있다. 도 8에 도시된 반도체 소자(500)는 상기 반도체층(510)에 외부로부터 전원이 공급되는 일부 영역만을 도시한 것이다. 상기 반도체층(510)은 제1 도전형 반도체층으로 제공될 수 있다. 또한, 상기 반도체층(510)은 제2 도전형 반도체층으로 제공될 수도 있다.The semiconductor device 500 according to the embodiment may include a semiconductor layer 510 as shown in FIG. 8 . The semiconductor device 500 illustrated in FIG. 8 illustrates only a partial region to which external power is supplied to the semiconductor layer 510 . The semiconductor layer 510 may be provided as a first conductivity type semiconductor layer. In addition, the semiconductor layer 510 may be provided as a second conductivity type semiconductor layer.

상기 반도체층(510)은 화합물 반도체로 제공될 수 있다. 예로서, 상기 반도체층(510)은 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예로서, 상기 반도체층(510)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)로부터 선택된 적어도 두 개 이상의 원소를 포함하여 구현될 수 있다. The semiconductor layer 510 may be provided as a compound semiconductor. For example, the semiconductor layer 510 may be formed of a group 2-6 compound semiconductor or a group 3-5 compound semiconductor. For example, the semiconductor layer 510 may include at least two or more elements selected from aluminum (Al), gallium (Ga), indium (In), phosphorus (P), arsenic (As), and nitrogen (N). can be

실시 예에 의하면, 상기 반도체층(510)은 In_xAl_yGa₁ _-x- _yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 상기 반도체층(510)은 예를 들어 InAlGaN, InAlN, InGaN, AlGaN, GaN 등에서 선택될 수 있다.According to an embodiment, the semiconductor layer 510 is a semiconductor material having a composition formula of In _x Al _y Ga ₁ _-x- _y N (0≤x≤1, 0≤y≤1, 0≤x+y≤1) can be provided as The semiconductor layer 510 may be selected from, for example, InAlGaN, InAlN, InGaN, AlGaN, GaN, or the like.

또한, 실시 예에 의하면, 상기 반도체층(510)은 (Al_xGa₁ _-x)_yIn₁ _- _yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 상기 반도체층(110)은 예를 들어 AlGaInP, AlInP, GaP, GaInP 등에서 선택될 수 있다.In addition, according to an embodiment, the semiconductor layer 510 may be provided as a semiconductor material having a composition formula of (Al _x Ga ₁ _-x ) _y In ₁ _-y P ( _0≤x≤1 , 0≤y≤1). can The semiconductor layer 110 may be selected from, for example, AlGaInP, AlInP, GaP, GaInP, or the like.

또한, 실시 예에 의하면, 상기 반도체층(510)은 n형 도펀트를 포함할 수도 있다. 예로서, 상기 반도체층(510)은 Si, Ge, Sn, Se, Te 등을 포함하는 그룹 중에서 선택된 적어도 하나의 도펀트를 포함할 수 있다. 또한, 상기 반도체층(510)은 p형 도펀트를 포함할 수도 있다. 예로서, 상기 반도체층(510)은 Mg, Zn, Ca, Sr, Ba 등을 포함하는 그룹 중에서 선택된 적어도 하나의 도펀트를 포함할 수 있다.Also, according to an embodiment, the semiconductor layer 510 may include an n-type dopant. For example, the semiconductor layer 510 may include at least one dopant selected from the group including Si, Ge, Sn, Se, Te, and the like. In addition, the semiconductor layer 510 may include a p-type dopant. For example, the semiconductor layer 510 may include at least one dopant selected from the group consisting of Mg, Zn, Ca, Sr, Ba, and the like.

실시 예에 따른 반도체 소자(500)는, 도 8에 도시된 바와 같이, 금속층(520)을 포함할 수 있다.As shown in FIG. 8 , the semiconductor device 500 according to the embodiment may include a metal layer 520 .

상기 금속층(520)은 상기 반도체층(510) 위에 배치될 수 있다. 상기 금속층(510)은 단일층으로 제공될 수도 있으며, 복수의 층으로 제공될 수도 있다. 예로서, 상기 금속층(510)은 접착 금속층, 반사 금속층, 배리어 금속층 중에서 적어도 하나의 층을 포함할 수 있다.The metal layer 520 may be disposed on the semiconductor layer 510 . The metal layer 510 may be provided as a single layer or as a plurality of layers. For example, the metal layer 510 may include at least one of an adhesive metal layer, a reflective metal layer, and a barrier metal layer.

실시 예에 의하면, 상기 접착 금속층은 상기 반도체층(510)과의 접착력이 우수한 물질을 포함할 수 있다. 상기 접착 금속층은 예로서, Cr, Ti 등의 물질을 포함하는 그룹 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다. 상기 접착 금속층은 단일층 또는 복수의 층으로 제공될 수 있다.According to an embodiment, the adhesive metal layer may include a material having excellent adhesion to the semiconductor layer 510 . The adhesive metal layer may include, for example, at least one selected from the group consisting of materials such as Cr, Ti, or an alloy thereof. The adhesive metal layer may be provided as a single layer or a plurality of layers.

상기 반사 금속층은 상기 반도체 소자(500)로부터 방출되는 빛의 파장 대역에 대해 반사도가 높은 물질을 포함할 수 있다. 상기 반사 금속층은 예로서, Al, Ag, Rh 등의 물질을 포함하는 그룹 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다. 상기 반사 금속층은 단일층 또는 복수의 층으로 제공될 수 있다.The reflective metal layer may include a material having high reflectivity with respect to a wavelength band of light emitted from the semiconductor device 500 . The reflective metal layer may include, for example, at least one selected from the group consisting of materials such as Al, Ag, Rh, or an alloy thereof. The reflective metal layer may be provided as a single layer or a plurality of layers.

상기 배리어 금속층은 상기 반도체 소자(500)가 패키지 몸체 등의 패드부에 본딩되는 과정에서 본딩 물질이 상기 반도체층(510)으로 확산되는 것을 방지할 수 있는 물질을 포함할 수 있다. 상기 배리어 금속층은 예로서, Ni, Cr, Ti, Cu, Pt, Au 등의 물질을 포함하는 그룹 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다. 상기 배리어 금속층은 단일층 또는 복수의 층으로 제공될 수 있다.The barrier metal layer may include a material capable of preventing a bonding material from diffusing into the semiconductor layer 510 while the semiconductor device 500 is bonded to a pad portion such as a package body. The barrier metal layer may include, for example, at least one selected from the group consisting of a material such as Ni, Cr, Ti, Cu, Pt, Au, or an alloy thereof. The barrier metal layer may be provided as a single layer or a plurality of layers.

또한, 실시 예에 따른 반도체 소자(500)는, 도 8에 도시된 바와 같이, 다공성 금속층(530)을 포함할 수 있다.In addition, as shown in FIG. 8 , the semiconductor device 500 according to the embodiment may include a porous metal layer 530 .

상기 다공성 금속층(530)은 상기 금속층(520) 위에 배치될 수 있다. 상기 다공성 금속층(530)은 복수의 기공(porous)을 포함할 수 있다. 상기 다공성 금속층(530)은 복수의 기공을 포함하는 금속층으로서, 일종의 금속 스펀지(metal sponge)층으로 지칭될 수도 있다. 상기 다공성 금속층(530)은 예로서, Au, Ag, Cu 등의 물질을 포함하는 그룹 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다.The porous metal layer 530 may be disposed on the metal layer 520 . The porous metal layer 530 may include a plurality of pores. The porous metal layer 530 is a metal layer including a plurality of pores, and may be referred to as a kind of metal sponge layer. The porous metal layer 530 may include, for example, at least one selected from the group consisting of materials such as Au, Ag, Cu, or an alloy thereof.

상기 다공성 금속층(530)은, 도 2 내지 도 5를 참조하여 설명된 바와 같이, 복수의 기공을 갖는 금속층으로 형성될 수 있다. 실시 예에 따른 상기 다공성 금속층(530)은, 도 4 및 도 5에 도시된 바와 같이, 표면에 복수의 기공이 형성될 수 있으며, 깊이 방향으로도 복수의 기공이 형성될 수 있다. 예로서, 상기 다공성 금속층(530)은 복수의 나노 스케일(nano-scale) 기공을 갖는 금속 스펀지층으로 지칭될 수 있다.The porous metal layer 530 may be formed of a metal layer having a plurality of pores, as described with reference to FIGS. 2 to 5 . As shown in FIGS. 4 and 5 , the porous metal layer 530 according to the embodiment may have a plurality of pores formed on its surface, and a plurality of pores may also be formed in a depth direction. For example, the porous metal layer 530 may be referred to as a metal sponge layer having a plurality of nano-scale pores.

실시 예에 의하면, 상기 다공성 금속층(530)은 수백 나노미터 내지 수십 마이크로 미터의 두께로 제공될 수 있다. 예로서, 상기 다공성 금속층(530)은 500 나노미터 내지 10 마이크로 미터의 두께로 제공될 수 있다. 상기 다공성 금속층(530)이 Sn 물질과 결합하는 경우, Sn의 확산이 상기 발광 구조물 방향으로 확산되어 반도체 소자의 광속이 저하되는 것을 방지하기 위해 500 nm 이상의 두께로 제공되는 것이 적절할 수 있고, 반도체 소자와 패키지 간의 박리 또는 상기 다공성 금속층(530) 자체의 박리를 방지하고, 원가를 절감하기 위해서는 10 마이크로 미터의 두께보다 작게 제공되는 것이 적절할 수 있다. According to an embodiment, the porous metal layer 530 may be provided with a thickness of several hundreds of nanometers to several tens of micrometers. For example, the porous metal layer 530 may have a thickness of 500 nanometers to 10 micrometers. When the porous metal layer 530 is combined with the Sn material, it may be appropriate to provide a thickness of 500 nm or more in order to prevent the diffusion of Sn in the direction of the light emitting structure from lowering the luminous flux of the semiconductor device. It may be appropriate to provide a thickness of less than 10 micrometers in order to prevent peeling between the package and the porous metal layer 530 or to reduce costs.

한편, 실시 예에 따른 반도체 소자(500)에 의하면, 상기 금속층(520)과 상기 반도체층(510) 사이에 상기 반도체층(510)에 전기적으로 접속된 별도의 전도성 물질이 더 제공될 수도 있다. 또한, 다른 실시 예에 따른 반도체 소자(500)에 의하면, 상기 금속층(520)이 제공되지 않고, 상기 다공성 금속층(530)이 상기 반도체층(510)에 직접 접촉되어 배치될 수도 있다.Meanwhile, according to the semiconductor device 500 according to the embodiment, a separate conductive material electrically connected to the semiconductor layer 510 may be further provided between the metal layer 520 and the semiconductor layer 510 . In addition, according to the semiconductor device 500 according to another embodiment, the metal layer 520 is not provided, and the porous metal layer 530 may be disposed in direct contact with the semiconductor layer 510 .

또한, 실시 예에 따른 반도체 소자(500)는, 도 8에 도시된 바와 같이, 본딩 합금층(535)을 포함할 수 있다. 상기 본딩 합금층(535)은 상기 다공성 금속층(530) 위에 배치될 수 있다. In addition, as shown in FIG. 8 , the semiconductor device 500 according to the embodiment may include a bonding alloy layer 535 . The bonding alloy layer 535 may be disposed on the porous metal layer 530 .

실시 예에 따른 반도체 소자(500)는 서브 마운트에 부착되거나 또는 리드 프레임 등에 부착되어 반도체 소자 패키지 형태로 공급될 수 있다. 이때, 상기 본딩 합금층(535)은 서브 마운트에 제공된 패드부 또는 리드 프레임에 제공된 패드부에 전기적으로 연결될 수 있다. 예로서, 상기 본딩 합금층(535)은 서브 마운트에 제공된 패드부 또는 리드 프레임에 제공된 패드부에 직접 접촉되어 배치될 수 있다.The semiconductor device 500 according to the embodiment may be supplied in the form of a semiconductor device package by being attached to a sub-mount or attached to a lead frame. In this case, the bonding alloy layer 535 may be electrically connected to a pad part provided in the sub-mount or a pad part provided to the lead frame. For example, the bonding alloy layer 535 may be disposed in direct contact with a pad part provided on the sub-mount or a pad part provided on the lead frame.

상기 본딩 합금층(535)은 복수의 금속 물질을 포함할 수 있다. 예로서, 상기 본딩 합금층(535)은 물질 조성비가 서로 다른 복수의 합금층을 포함할 수 있다. 상기 본딩 합금층(535)은 상기 다공성 금속층(530)에 가까운 제1 영역에 배치된 제1 합금층에 포함된 물질의 원자 조성비와 상기 다공성 금속층(530)으로부터 멀리 배치된 제2 영역에 배치된 제2 합금층에 포함된 물질의 원자 조성비가 서로 다르게 제공될 수 있다.The bonding alloy layer 535 may include a plurality of metal materials. For example, the bonding alloy layer 535 may include a plurality of alloy layers having different material composition ratios. The bonding alloy layer 535 is disposed in the atomic composition ratio of the material included in the first alloy layer disposed in the first region close to the porous metal layer 530 and in the second region disposed far from the porous metal layer 530 . Atomic composition ratios of materials included in the second alloy layer may be different from each other.

예로서, 상기 본딩 합금층(535)의 두께는 수백 나노미터 내지 수십 마이크로 미터로 제공될 수 있다. 상기 본딩 합금층(535)은 100 나노미터 내지 10 마이크로 미터의 두께로 제공될 수 있다.For example, the bonding alloy layer 535 may have a thickness of several hundreds of nanometers to several tens of micrometers. The bonding alloy layer 535 may have a thickness of 100 nanometers to 10 micrometers.

한편, 실시 예에 의하면, 상기 본딩 합금층(535)은 상기 다공성 금속층(530) 위에 본딩 금속층이 증착되는 과정에서 형성될 수 있다. 앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(500)는 서브 마운트에 부착되거나 또는 리드 프레임 등에 부착되어 반도체 소자 패키지 형태로 공급될 수 있다. 이때, 본딩 금속층은 실시 예에 따른 반도체 소자(500)를 서브 마운트 또는 리드 프레임 등에 부착시킬 수 있는 물질을 포함할 수 있다. 예로서, 본딩 금속층은 상대적으로 저 융점의 물질인 Sn, In 등을 포함하는 그룹 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다.Meanwhile, according to an embodiment, the bonding alloy layer 535 may be formed in the process of depositing a bonding metal layer on the porous metal layer 530 . As described above, the semiconductor device 500 according to the embodiment may be supplied in the form of a semiconductor device package by being attached to a sub-mount or attached to a lead frame. In this case, the bonding metal layer may include a material capable of attaching the semiconductor device 500 according to the embodiment to a sub-mount or a lead frame. For example, the bonding metal layer may include at least one selected from the group consisting of Sn, In, and the like, which are materials having a relatively low melting point, or an alloy thereof.

실시 예에 의하면, 도 1 내지 도 5를 참조하여 설명된 본딩 금속층(140)이 다공성 금속층(130)에 증착되는 과정에서, 상기 본딩 금속층(140)에 포함된 물질이 상기 다공성 금속층(130)으로 확산될 수 있다. 상기 본딩 금속층(140)에 포함된 물질이 상기 다공성 금속층(130)으로 확산되면서 상기 다공성 금속층(130)과 결합되는 영역이 발생될 수 있다. 예로서, 상기 다공성 금속층(130)에 제공된 복수의 기공에서 상기 다공성 금속층(130)과 상기 본딩 금속층(140)으로부터 확산된 물질이 결합될 수 있다. According to an embodiment, in the process in which the bonding metal layer 140 described with reference to FIGS. 1 to 5 is deposited on the porous metal layer 130 , the material included in the bonding metal layer 140 is converted into the porous metal layer 130 . can spread. As the material included in the bonding metal layer 140 diffuses into the porous metal layer 130 , a region coupled to the porous metal layer 130 may be generated. For example, in the plurality of pores provided in the porous metal layer 130 , the material diffused from the porous metal layer 130 and the bonding metal layer 140 may be combined.

이에 따라, 도 1에 도시된 상기 다공성 금속층(130)의 일부 영역이 도 8에 도시된 실시 예에 따른 반도체 소자(500)의 상기 본딩 합금층(535)에 대응되어 형성될 수 있다. 또한, 도 1에 도시된 상기 다공성 금속층(130)의 나머지 영역이 도 8에 도시된 실시 예에 따른 반도체 소자(500)의 다공성 금속층(530)에 대응될 수 있다.Accordingly, a partial region of the porous metal layer 130 shown in FIG. 1 may be formed to correspond to the bonding alloy layer 535 of the semiconductor device 500 according to the embodiment shown in FIG. 8 . In addition, the remaining region of the porous metal layer 130 shown in FIG. 1 may correspond to the porous metal layer 530 of the semiconductor device 500 according to the embodiment shown in FIG. 8 .

그러면, 도 9 및 도 10을 참조하여, 실시 예에 따른 반도체 소자(500)에 대해 더 살펴 보기로 한다. 도 9는 본 발명의 실시 예에 따른 반도체 소자의 SEM 분석 사진의 예이고, 도 10은 본 발명의 실시 예에 따른 반도체 소자의 TEM 분석 사진의 예이다.Then, with reference to FIGS. 9 and 10 , the semiconductor device 500 according to the embodiment will be further described. 9 is an example of an SEM analysis photograph of a semiconductor device according to an embodiment of the present invention, and FIG. 10 is an example of a TEM analysis photograph of a semiconductor device according to an embodiment of the present invention.

실시 예에 따른 반도체 소자(500)는, 도 9 및 도 10에 도시된 바와 같이, 다공성 금속층(530)을 포함할 수 있다. 예로서, 상기 다공성 금속층(530)은 Au 물질을 기반으로 형성될 수 있다. 상기 다공성 금속층(530)은 복수의 기공을 포함하는 Au층으로 제공될 수 있다.The semiconductor device 500 according to the embodiment may include a porous metal layer 530 as shown in FIGS. 9 and 10 . For example, the porous metal layer 530 may be formed based on an Au material. The porous metal layer 530 may be provided as an Au layer including a plurality of pores.

또한, 실시 예에 따른 반도체 소자(500)는 본딩 합금층(535)을 포함할 수 있다. 상기 본딩 합금층(535)은 상기 다공성 금속층(530) 위에 배치될 수 있다. 상기 본딩 합금층(535)은 복수의 금속 물질을 포함하고 물질 조성비가 서로 다른 복수의 합금층을 포함할 수 있다. In addition, the semiconductor device 500 according to the embodiment may include a bonding alloy layer 535 . The bonding alloy layer 535 may be disposed on the porous metal layer 530 . The bonding alloy layer 535 may include a plurality of metal materials and a plurality of alloy layers having different material composition ratios.

예로서, 상기 본딩 합금층(535)은 제1 본딩 합금층(535a)과 제2 본딩 합금층(535b)을 포함할 수 있다. 상기 제1 본딩 합금층(535a)은 상기 다공성 금속층(530)에 가까운 제1 영역에 배치될 수 있다. 상기 제2 본딩 합금층(535b)은 상기 다공성 금속층(530)으로부터 상기 제1 영역에 비해 상대적으로 먼 제2 영역에 배치될 수 있다. 상기 제2 본딩 합금층(535b)은 상기 제1 본딩 합금층(535a) 위에 배치될 수 있다.For example, the bonding alloy layer 535 may include a first bonding alloy layer 535a and a second bonding alloy layer 535b. The first bonding alloy layer 535a may be disposed in a first region close to the porous metal layer 530 . The second bonding alloy layer 535b may be disposed in a second region that is relatively farther from the porous metal layer 530 than the first region. The second bonding alloy layer 535b may be disposed on the first bonding alloy layer 535a.

예로서, 상기 본딩 합금층(535)은 Au와 Sn을 포함하는 합금층을 포함할 수 있다. 상기 제1 본딩 합금층(535a)과 상기 제2 본딩 합금층(535b)은 Au와 Sn을 포함하는 합금층으로 제공될 수 있다. 상기 본딩 합금층(535)은 예로서 AuSn 합금층을 포함할 수 있으며, Au 대비 Sn의 조성비는 at% 기준으로 9:1 이상이고 2.5:7.5 이하로 제공될 수 있다.For example, the bonding alloy layer 535 may include an alloy layer including Au and Sn. The first bonding alloy layer 535a and the second bonding alloy layer 535b may be provided as an alloy layer including Au and Sn. The bonding alloy layer 535 may include, for example, an AuSn alloy layer, and the composition ratio of Sn to Au may be 9:1 or more and 2.5:7.5 or less based on at%.

실시 예에 의하면, 본딩 형성에 필요한 충분한 기공을 제공하기 위해서 Au 대비 Sn의 조성비는 at% 기준으로 9:1 이상의 조성을 필요로 한다. 또한, 다공성 금속층의 안정적인 강도를 유지하기 위해서 Au 대비 Sn의 조성비는 at% 기준으로 2.5:7.5 이하의 조성을 필요로 한다.According to the embodiment, in order to provide sufficient pores necessary for bonding formation, the composition ratio of Sn to Au requires a composition of 9:1 or more based on at%. In addition, in order to maintain the stable strength of the porous metal layer, the composition ratio of Sn to Au requires a composition of 2.5:7.5 or less based on at%.

상기 제1 본딩 합금층(535a)에 포함된 Au 원자 조성비에 비하여 상기 제2 본딩 합금층(535b)에 포함된 Au 원자 조성비가 더 작게 제공될 수 있다. 또한, 상기 제1 본딩 합금층(535a)에 포함된 Sn 원자 조성비에 비하여 상기 제2 본딩 합금층(535b)에 포함된 Sn 원자 조성비가 더 크게 제공될 수 있다.The composition ratio of Au atoms included in the second bonding alloy layer 535b may be smaller than that of the atoms included in the first bonding alloy layer 535a. In addition, the Sn atomic composition ratio included in the second bonding alloy layer 535b may be greater than that of the Sn atomic composition ratio included in the first bonding alloy layer 535a.

예로서, 상기 제1 영역에 배치된 상기 제1 본딩 합금층(535a)에 포함된 Au 원자 조성비는 25 at% 이상으로 제공될 수 있다. 또한, 상기 제1 영역에 배치된 상기 제1 본딩 합금층(535a)에 포함된 Au 원자 조성비는 50 at% 이하로 제공될 수 있다. 예로서, 상기 제1 영역에 배치된 상기 제1 본딩 합금층(535a)에 포함된 Sn 원자 조성비는 50 at% 이상으로 제공될 수 있다. 또한, 상기 제1 영역에 배치된 상기 제1 본딩 합금층(535a)에 포함된 Sn 원자 조성비는 75 at% 이하로 제공될 수 있다.For example, the composition ratio of Au atoms included in the first bonding alloy layer 535a disposed in the first region may be 25 at% or more. In addition, a composition ratio of Au atoms included in the first bonding alloy layer 535a disposed in the first region may be 50 at% or less. For example, a composition ratio of Sn atoms included in the first bonding alloy layer 535a disposed in the first region may be 50 at% or more. In addition, a composition ratio of Sn atoms included in the first bonding alloy layer 535a disposed in the first region may be 75 at% or less.

또한, 예로서, 상기 제2 영역에 배치된 상기 제2 본딩 합금층(535b)에 포함된 Au 원자 조성비는 5 at% 이상으로 제공될 수 있다. 또한, 상기 제2 영역에 배치된 상기 제2 본딩 합금층(535b)에 포함된 Au 원자 조성비는 25 at% 이하로 제공될 수 있다. 예로서, 상기 제2 영역에 배치된 상기 제2 본딩 합금층(535b)에 포함된 Sn 원자 조성비는 75 at% 이상으로 제공될 수 있다. 또한, 상기 제2 영역에 배치된 상기 제2 본딩 합금층(535b)에 포함된 Sn 원자 조성비는 95 at% 이하로 제공될 수 있다.In addition, as an example, the composition ratio of Au atoms included in the second bonding alloy layer 535b disposed in the second region may be 5 at% or more. In addition, a composition ratio of Au atoms included in the second bonding alloy layer 535b disposed in the second region may be 25 at% or less. For example, a composition ratio of Sn atoms included in the second bonding alloy layer 535b disposed in the second region may be 75 at% or more. In addition, a composition ratio of Sn atoms included in the second bonding alloy layer 535b disposed in the second region may be 95 at% or less.

실시 예에 의하면, 상기 제2 영역에 배치된 상기 제2 본딩 합금층(535b)이 Au를 포함하도록 함으로써, 추후 반도체 소자 패키지가 메인 기판 등에 2차 실장되는 경우에 리멜팅(re-melting) 문제가 발생되는 것을 방지할 수 있다. 반도체 소자 패키지에서 리멜팅(re-melting) 문제의 해결에 대해서는 뒤에서 더 살펴 보기로 한다.According to an embodiment, when the second bonding alloy layer 535b disposed in the second region contains Au, a re-melting problem occurs when a semiconductor device package is secondary mounted on a main substrate or the like. can be prevented from occurring. The solution of the re-melting problem in the semiconductor device package will be discussed further later.

또한, 실시 예에 의하면, 이상에서 설명된 상기 본딩 합금층(535)과 상기 다공성 금속층(530)은 소정 크기의 반도체 소자에 대해 본딩을 수행하고 안정적인 결합력을 제공할 수 있다. 예를 들어, 실시 예에 따른 반도체 소자의 가로 길이는 250 마이크로 미터 내지 3500 마이크로 미터로 제공될 수 있으며, 반도체 소자의 세로 길이는 250 마이크로 미터 내지 3500 마이크로 미터로 제공될 수 있다.In addition, according to the embodiment, the bonding alloy layer 535 and the porous metal layer 530 described above may perform bonding to a semiconductor device of a predetermined size and provide a stable bonding force. For example, a horizontal length of a semiconductor device according to an embodiment may be provided in a range of 250 micrometers to 3500 micrometers, and a vertical length of the semiconductor device may be provided in a range of 250 micrometers to 3500 micrometers.

실시 예에 따른 반도체 소자(500)에 의하면, 도 10에 도시된 바와 같이, 상기 제1 본딩 합금층(535a)은 예로서, Au 30 at%, Sn 70 at%의 물질 조성비로 제공될 수 있다. 또한, 상기 제2 본딩 합금층(535b)은 예로서, Au 25 at%, Sn 75 at%의 물질 조성비로 제공될 수 있다. 도 10에 도시된 성분 분석 그래프에서 실선은 Sn 물질을 나타낸 것이고, 점선은 Au 물질을 나타낸 것이다. 한편, 도 9 및 도 10에서 상기 본딩 합금층(535) 위에 배치된 보호층(550)은 시료의 안정적인 분석을 위해 형성된 것이다. 예로서, 상기 보호층(550)은 Pt층으로 제공될 수 있다.According to the semiconductor device 500 according to the embodiment, as shown in FIG. 10 , the first bonding alloy layer 535a may be provided in a material composition ratio of, for example, 30 at% Au and 70 at% Sn. . In addition, the second bonding alloy layer 535b may be provided in a material composition ratio of, for example, 25 at% Au and 75 at% Sn. In the component analysis graph shown in FIG. 10, the solid line indicates the Sn material, and the dotted line indicates the Au material. Meanwhile, in FIGS. 9 and 10 , the protective layer 550 disposed on the bonding alloy layer 535 is formed for stable analysis of a sample. For example, the passivation layer 550 may be provided as a Pt layer.

또한, 상기 제1 본딩 합금층(535a)은 수백 나노미터의 두께로 제공될 수 있다. 예로서, 상기 제1 본딩 합금층(535a)은 120 나노미터의 두께로 제공될 수 있다. 상기 제2 본딩 합금층(535b)은 수 마이크로 미터의 두께로 제공될 수 있다. 예로서, 상기 제2 본딩 합금층(535b)은 1.4 마이크로 미터의 두께로 제공될 수 있다.Also, the first bonding alloy layer 535a may have a thickness of several hundred nanometers. For example, the first bonding alloy layer 535a may have a thickness of 120 nanometers. The second bonding alloy layer 535b may have a thickness of several micrometers. For example, the second bonding alloy layer 535b may have a thickness of 1.4 micrometers.

실시 예에 따른 상기 다공성 금속층(530)과 상기 본딩 합금층(535)은 이상에서 설명된 바와 같이 Au를 기반으로 한 다공성 금속층 위에 Sn 본딩 물질이 증착되는 과정에서 형성될 수 있다. Au 기반의 다공성 금속층에 Sn 물질이 증착되는 과정에서, Sn 물질이 Au 기반의 다공성 금속층 내부로 확산되면서 AuSn층이 형성될 수 있다.The porous metal layer 530 and the bonding alloy layer 535 according to the embodiment may be formed in the process of depositing a Sn bonding material on the Au-based porous metal layer as described above. During the deposition of the Sn material on the Au-based porous metal layer, the AuSn layer may be formed as the Sn material diffuses into the Au-based porous metal layer.

이에 따라, 상기 다공성 금속층(530)으로부터 상대적으로 가까운 제1 영역에 배치된 상기 제1 본딩 합금층(535a)에 포함된 Sn 조성비에 비하여 상대적으로 먼 제2 영역에 배치된 상기 제2 본딩 합금층(535b)에 포함된 Sn 조성비가 더 크게 제공될 수 있다.Accordingly, the second bonding alloy layer disposed in the second region relatively far from the porous metal layer 530 compared to the Sn composition ratio included in the first bonding alloy layer 535a disposed in the first region relatively close A larger Sn composition ratio included in (535b) may be provided.

또한, 실시 예에 의하면, 상기 Sn 본딩 물질의 확산에 의하여 상기 다공성 금속층(530)도 Sn 물질을 포함하게 될 수도 있다. 예로서, 상기 다공성 금속층(530)은 Au 원자 조성비가 90 at% 이상으로 제공될 수 있다. 또한, 상기 다공성 금속층(530)은 Au 원자 조성비가 95 at% 이하로 제공될 수 있다. 예로서, 상기 다공성 금속층(530)은 Sn 원자 조성비가 5 at% 이상으로 제공될 수 있다. 또한, 상기 다공성 금속층(530)은 Sn 원자 조성비가 10 at% 이하로 제공될 수 있다.Also, according to an embodiment, the porous metal layer 530 may also include a Sn material by diffusion of the Sn bonding material. For example, the porous metal layer 530 may have an Au atom composition ratio of 90 at% or more. In addition, the porous metal layer 530 may have an Au atom composition ratio of 95 at% or less. For example, the porous metal layer 530 may have a Sn atom composition ratio of 5 at% or more. In addition, the porous metal layer 530 may have a Sn atom composition ratio of 10 at% or less.

실시 예에 따른 반도체 소자(500)에 의하면, 도 10에 도시된 바와 같이, 상기 다공성 금속층(530)은 예로서, Au 95 at%, Sn 5 at%의 물질 조성비로 제공될 수 있다. 상기 다공성 금속층(530)의 두께는 예로서 500 나노미터 내지 10 마이크로 미터로 제공될 수 있다. 실시 예에 따른 반도체 소자(500)에 의하면, 도 10에 도시된 바와 같이, 상기 다공성 금속층(530)은 예로서 2.5 마이크로 미터의 두께로 제공될 수 있다.According to the semiconductor device 500 according to the embodiment, as shown in FIG. 10 , the porous metal layer 530 may be provided in a material composition ratio of, for example, 95 at% Au and 5 at% Sn. The thickness of the porous metal layer 530 may be, for example, 500 nanometers to 10 micrometers. According to the semiconductor device 500 according to the embodiment, as shown in FIG. 10 , the porous metal layer 530 may be provided with a thickness of, for example, 2.5 micrometers.

실시 예에 의하면, 상기 다공성 금속층(530)의 최소 두께가 500 나노미터인 것은 추후 반도체 소자 패키징 공정에서 저온 본딩이 가능하도록 하기 위한 최소한의 두께일 수 있다. 또한, 상기 다공성 금속층(530)의 최대 두께가 10 마이크로 미터인 것은 추후 반도체 소자 패키징 공정에서 저온 본딩이 수행될 수 있으며, 또한 적정 본딩력을 확보할 수 있는 최대 두께일 수 있다. 예로서, 상기 다공성 금속층(530)의 두께가 10 마이크로 미터에 비해 더 크게 제공되는 저온 본딩은 수행될 수 있지만, 본딩된 후에 DST(die shear test) 값이 떨어지게 되어 반도체 소자가 쉽게 박리될 수 있는 위험이 있다.According to an embodiment, the minimum thickness of the porous metal layer 530 of 500 nanometers may be the minimum thickness for enabling low-temperature bonding in a subsequent semiconductor device packaging process. In addition, when the maximum thickness of the porous metal layer 530 is 10 micrometers, low-temperature bonding may be performed in a subsequent semiconductor device packaging process, and may be the maximum thickness capable of securing an appropriate bonding force. For example, low-temperature bonding in which the thickness of the porous metal layer 530 is greater than 10 micrometers may be performed, but after bonding, a die shear test (DST) value may drop so that the semiconductor device may be easily peeled off. There is a risk.

또한, 실시 예에 따른 반도체 소자(500)는, 도 9 및 도 10에 도시된 바와 같이, 상기 다공성 금속층(530) 아래에 배치된 금속층(520)과 반도체층(510)을 포함할 수 있다.In addition, as shown in FIGS. 9 and 10 , the semiconductor device 500 according to the embodiment may include a metal layer 520 and a semiconductor layer 510 disposed under the porous metal layer 530 .

예로서, 상기 금속층(520)은 제1 금속층(520a)과 제2 금속층(520b)을 포함할 수 있다. For example, the metal layer 520 may include a first metal layer 520a and a second metal layer 520b.

상기 제1 금속층(520a)은 일종의 접착 금속층으로서 Ti/Au/Ti의 층을 포함할 수 있다. 상기 제1 금속층(520a)을 이루는 각 층은 수십 나노미터 내지 수백 나노미터로 제공될 수 있다. 예컨대, 상기 제1 금속층(520a)은, 도 9 및 도 10에 도시된 바와 같이, 20 나노미터 두께의 Ti층, 200 나노미터 두께의 Au층, 20 나노미터 두께의 Ti층으로 제공될 수 있다. The first metal layer 520a may include a Ti/Au/Ti layer as an adhesive metal layer. Each layer constituting the first metal layer 520a may be provided in a range of several tens of nanometers to several hundred nanometers. For example, the first metal layer 520a may be provided as a Ti layer having a thickness of 20 nanometers, an Au layer having a thickness of 200 nanometers, or a Ti layer having a thickness of 20 nanometers, as shown in FIGS. 9 and 10 . .

상기 제2 금속층(520b)은 일종의 배리어 금속층으로서 Au를 포함할 수 있다. 상기 제2 금속층(520b)은 수 마이크로 미터의 두께로 제공될 수 있다. 예컨대, 상기 제2 금속층(520b)은, 도 9 및 도 10에 도시된 바와 같이, 1.5 마이크로 미터 내지 2 마이크로 미터의 두께로 제공될 수 있다.The second metal layer 520b may include Au as a kind of barrier metal layer. The second metal layer 520b may have a thickness of several micrometers. For example, as shown in FIGS. 9 and 10 , the second metal layer 520b may have a thickness of 1.5 micrometers to 2 micrometers.

또한, 상기 반도체층(510)은 예로서 질화물 반도체층을 포함할 수 있다. 상기 반도체층(510)은, 도 9 및 도 10에 도시된 바와 같이, 수 마이크로 미터의 GaN층을 포함할 수 있다.Also, the semiconductor layer 510 may include, for example, a nitride semiconductor layer. As shown in FIGS. 9 and 10 , the semiconductor layer 510 may include a GaN layer of several micrometers.

한편, 실시 예에 의하면 도 11에 도시된 바와 같이 상기 본딩 합금층(535) 위에 본딩 금속층(540)이 더 형성되도록 구현될 수도 있다. 도 11은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다. Meanwhile, according to an embodiment, as shown in FIG. 11 , the bonding metal layer 540 may be further formed on the bonding alloy layer 535 . 11 is a diagram illustrating another example of a semiconductor device according to an embodiment of the present invention.

그러면, 도 11을 참조하여 실시 예에 따른 반도체 소자의 또 다른 예를 설명하도록 한다. 도 11을 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어 도 1 내지 도 10을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.Then, another example of the semiconductor device according to the embodiment will be described with reference to FIG. 11 . In the description of the semiconductor device according to the embodiment with reference to FIG. 11 , descriptions of matters overlapping with those described with reference to FIGS. 1 to 10 may be omitted.

실시 예에 따른 반도체 소자(500)는, 도 11에 도시된 바와 같이, 반도체층(510)을 포함할 수 있다. 도 8에 도시된 반도체 소자(500)는 상기 반도체층(510)에 외부로부터 전원이 공급되는 일부 영역만을 도시한 것이다. 상기 반도체층(510)은 제1 도전형 반도체층으로 제공될 수 있다. 또한, 상기 반도체층(510)은 제2 도전형 반도체층으로 제공될 수도 있다.The semiconductor device 500 according to the embodiment may include a semiconductor layer 510 as shown in FIG. 11 . The semiconductor device 500 illustrated in FIG. 8 illustrates only a partial region to which external power is supplied to the semiconductor layer 510 . The semiconductor layer 510 may be provided as a first conductivity type semiconductor layer. In addition, the semiconductor layer 510 may be provided as a second conductivity type semiconductor layer.

또한, 실시 예에 따른 반도체 소자(500)는, 도 11에 도시된 바와 같이, 금속층(520)을 포함할 수 있다.In addition, as shown in FIG. 11 , the semiconductor device 500 according to the embodiment may include a metal layer 520 .

또한, 실시 예에 따른 반도체 소자(500)는, 도 11에 도시된 바와 같이, 다공성 금속층(530)을 포함할 수 있다.In addition, as shown in FIG. 11 , the semiconductor device 500 according to the embodiment may include a porous metal layer 530 .

또한, 실시 예에 따른 반도체 소자(500)는, 도 11에 도시된 바와 같이, 본딩 합금층(535)을 포함할 수 있다. 상기 본딩 합금층(535)은 상기 다공성 금속층(530) 위에 배치될 수 있다.In addition, as shown in FIG. 11 , the semiconductor device 500 according to the embodiment may include a bonding alloy layer 535 . The bonding alloy layer 535 may be disposed on the porous metal layer 530 .

또한, 실시 예에 따른 반도체 소자(500)는, 도 11에 도시된 바와 같이, 본딩 금속층(540)을 포함할 수 있다. 상기 본딩 금속층(540)은 상기 본딩 합금층(535) 위에 배치될 수 있다. In addition, the semiconductor device 500 according to the embodiment may include a bonding metal layer 540 as shown in FIG. 11 . The bonding metal layer 540 may be disposed on the bonding alloy layer 535 .

실시 예에 따른 반도체 소자(500)는 서브 마운트에 부착되거나 또는 리드 프레임 등에 부착되어 반도체 소자 패키지 형태로 공급될 수 있다. 이때, 상기 본딩 금속층(540)은 서브 마운트에 제공된 패드부 또는 리드 프레임에 제공된 패드부에 전기적으로 연결될 수 있다. 예로서, 상기 본딩 금속층(540)은 서브 마운트에 제공된 패드부 또는 리드 프레임에 제공된 패드부에 직접 접촉되어 배치될 수 있다.The semiconductor device 500 according to the embodiment may be supplied in the form of a semiconductor device package by being attached to a sub-mount or attached to a lead frame. In this case, the bonding metal layer 540 may be electrically connected to a pad part provided in the sub-mount or a pad part provided to the lead frame. For example, the bonding metal layer 540 may be disposed in direct contact with a pad part provided on the sub-mount or a pad part provided on the lead frame.

한편, 실시 예에 의하면, 상기 본딩 합금층(535)은 상기 다공성 금속층(530) 위에 상기 본딩 금속층(540)이 증착되는 과정에서 형성될 수 있다. 앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(500)는 서브 마운트에 부착되거나 또는 리드 프레임 등에 부착되어 반도체 소자 패키지 형태로 공급될 수 있다. 이때, 상기 본딩 금속층(540)은 실시 예에 따른 반도체 소자(500)를 서브 마운트 또는 리드 프레임 등에 부착시킬 수 있는 물질을 포함할 수 있다. 예로서, 상기 본딩 금속층(540)은 상대적으로 저 융점의 물질인 Sn, In 등을 포함하는 그룹 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다.Meanwhile, according to an embodiment, the bonding alloy layer 535 may be formed while the bonding metal layer 540 is deposited on the porous metal layer 530 . As described above, the semiconductor device 500 according to the embodiment may be supplied in the form of a semiconductor device package by being attached to a sub-mount or attached to a lead frame. In this case, the bonding metal layer 540 may include a material capable of attaching the semiconductor device 500 according to the embodiment to a sub-mount or a lead frame. For example, the bonding metal layer 540 may include at least one selected from the group consisting of Sn, In, and the like, which are materials having a relatively low melting point, or an alloy thereof.

실시 예에 의하면, 상기 본딩 금속층(540)이 상기 다공성 금속층(530)에 증착되는 과정에서, 상기 본딩 금속층(540)에 포함된 물질이 상기 다공성 금속층(530)으로 확산될 수 있다. 상기 본딩 금속층(540)에 포함된 물질이 상기 다공성 금속층(530)으로 확산되면서 상기 다공성 금속층(530)과 결합되는 영역이 발생될 수 있다. 예로서, 상기 다공성 금속층(530)에 제공된 복수의 기공에서 상기 다공성 금속층(530)과 상기 본딩 금속층(540)으로부터 확산된 물질이 결합될 수 있다.According to an embodiment, while the bonding metal layer 540 is deposited on the porous metal layer 530 , a material included in the bonding metal layer 540 may diffuse into the porous metal layer 530 . As the material included in the bonding metal layer 540 diffuses into the porous metal layer 530 , a region coupled to the porous metal layer 530 may be generated. For example, in the plurality of pores provided in the porous metal layer 530 , the material diffused from the porous metal layer 530 and the bonding metal layer 540 may be combined.

도 11에 도시된 실시 예에 따른 반도체 소자(500)는 도 8을 참조하여 설명된 실시 예에 따른 반도체 소자에 비하여 상기 본딩 금속층(540)이 상기 본딩 합금층(535) 위에 배치된 점에 차이가 있다. The semiconductor device 500 according to the embodiment shown in FIG. 11 differs from the semiconductor device according to the embodiment described with reference to FIG. 8 in that the bonding metal layer 540 is disposed on the bonding alloy layer 535 . there is

즉, 도 8을 참조하여 설명된 실시 예에 따른 반도체 소자에서는 증착된 본딩 금속층이 모두 다공성 금속층 내부로 확산되어, 다공성 금속층의 일부 영역에 본딩 합금층이 형성된 경우를 나타낸 것이다. 그러나, 도 11에 도시된 실시 예에 따른 반도체 소자는 증착된 본딩 금속층의 일부가 다공성 금속층 내부로 확산되어 본딩 합금층을 형성하고, 증착된 본딩 금속층의 일부는 본딩 합금층 위에 존재하는 경우를 나타낸 것이다.That is, in the semiconductor device according to the embodiment described with reference to FIG. 8 , all of the deposited bonding metal layers are diffused into the porous metal layer, and thus a bonding alloy layer is formed in a portion of the porous metal layer. However, in the semiconductor device according to the embodiment shown in FIG. 11, a portion of the deposited bonding metal layer is diffused into the porous metal layer to form a bonding alloy layer, and a portion of the deposited bonding metal layer is present on the bonding alloy layer. will be.

그러면, 도 12 및 도 13을 참조하여, 실시 예에 따른 반도체 소자(500)에 대해 더 살펴 보기로 한다. 도 12는 본 발명의 실시 예에 따른 반도체 소자의 SEM 분석 사진의 다른 예이고, 도 13은 본 발명의 실시 예에 따른 반도체 소자의 TEM 분석 사진의 다른 예이다.Then, with reference to FIGS. 12 and 13 , the semiconductor device 500 according to the embodiment will be further described. 12 is another example of an SEM analysis photograph of a semiconductor device according to an embodiment of the present invention, and FIG. 13 is another example of a TEM analysis photograph of a semiconductor device according to an embodiment of the present invention.

실시 예에 따른 반도체 소자(500)는, 도 12 및 도 13에 도시된 바와 같이, 다공성 금속층(530)을 포함할 수 있다. 예로서, 상기 다공성 금속층(530)은 Au 물질을 기반으로 형성될 수 있다. 상기 다공성 금속층(530)은 복수의 기공을 포함하는 Au층으로 제공될 수 있다.The semiconductor device 500 according to the embodiment may include a porous metal layer 530 as shown in FIGS. 12 and 13 . For example, the porous metal layer 530 may be formed based on an Au material. The porous metal layer 530 may be provided as an Au layer including a plurality of pores.

또한, 실시 예에 따른 반도체 소자(500)는 본딩 합금층(535)을 포함할 수 있다. 상기 본딩 합금층(535)은 상기 다공성 금속층(530) 위에 배치될 수 있다. 상기 본딩 합금층(535)은 복수의 금속 물질을 포함하고 물질 조성비가 서로 다른 복수의 합금층을 포함할 수 있다.In addition, the semiconductor device 500 according to the embodiment may include a bonding alloy layer 535 . The bonding alloy layer 535 may be disposed on the porous metal layer 530 . The bonding alloy layer 535 may include a plurality of metal materials and a plurality of alloy layers having different material composition ratios.

실시 예에 따른 반도체 소자(500)에 의하면, 도 13에 도시된 바와 같이, 상기 제1 본딩 합금층(535a)은 예로서, Au 30 at%, Sn 70 at%의 물질 조성비로 제공될 수 있다. 또한, 상기 제2 본딩 합금층(535b)은 예로서, Au 20 at%, Sn 80 at%의 물질 조성비로 제공될 수 있다. 도 13에 도시된 성분 분석 그래프에서 실선은 Sn 물질을 나타낸 것이고, 점선은 Au 물질을 나타낸 것이다. 한편, 도 12 및 도 13에서 상기 본딩 합금층(535) 위에 배치된 보호층(550)은 시료의 안정적인 분석을 위해 형성된 것이다. 예로서, 상기 보호층(550)은 Pt층으로 제공될 수 있다.According to the semiconductor device 500 according to the embodiment, as shown in FIG. 13 , the first bonding alloy layer 535a may be provided in a material composition ratio of, for example, 30 at% Au and 70 at% Sn. . In addition, the second bonding alloy layer 535b may be provided in a material composition ratio of, for example, 20 at% Au and 80 at% Sn. In the component analysis graph shown in FIG. 13, the solid line indicates the Sn material, and the dotted line indicates the Au material. Meanwhile, in FIGS. 12 and 13 , the protective layer 550 disposed on the bonding alloy layer 535 is formed for stable analysis of a sample. For example, the passivation layer 550 may be provided as a Pt layer.

또한, 상기 제1 본딩 합금층(535a)은 수백 나노미터의 두께로 제공될 수 있다. 예로서, 상기 제1 본딩 합금층(535a)은 490 나노미터의 두께로 제공될 수 있다. 상기 제2 본딩 합금층(535b)은 수 마이크로 미터의 두께로 제공될 수 있다. 예로서, 상기 제2 본딩 합금층(535b)은 1.8 마이크로 미터의 두께로 제공될 수 있다.Also, the first bonding alloy layer 535a may have a thickness of several hundred nanometers. For example, the first bonding alloy layer 535a may have a thickness of 490 nanometers. The second bonding alloy layer 535b may have a thickness of several micrometers. For example, the second bonding alloy layer 535b may have a thickness of 1.8 micrometers.

실시 예에 따른 상기 다공성 금속층(530)과 상기 본딩 합금층(535)은 이상에서 설명된 바와 같이 Au를 기반으로 한 다공성 금속층 위에 Sn을 기반으로 한 본딩 금속층(540)이 증착되는 과정에서 형성될 수 있다. Au 기반의 다공성 금속층에 Sn 기반의 상기 본딩 금속층(540)이 증착되는 과정에서, Sn 물질이 Au 기반의 다공성 금속층 내부로 확산되면서 AuSn층이 형성될 수 있다.The porous metal layer 530 and the bonding alloy layer 535 according to the embodiment are to be formed in the process of depositing the Sn-based bonding metal layer 540 on the Au-based porous metal layer as described above. can During the deposition of the Sn-based bonding metal layer 540 on the Au-based porous metal layer, the AuSn layer may be formed as the Sn material diffuses into the Au-based porous metal layer.

실시 예에 따른 반도체 소자(500)에 의하면, 도 13에 도시된 바와 같이, 상기 다공성 금속층(530)은 예로서, Au 90 at%, Sn 10 at%의 물질 조성비로 제공될 수 있다. 상기 다공성 금속층(530)의 두께는 예로서 500 나노미터 내지 10 마이크로 미터로 제공될 수 있다. 실시 예에 따른 반도체 소자(500)에 의하면, 도 13에 도시된 바와 같이, 상기 다공성 금속층(530)은 예로서 2.2 마이크로 미터의 두께로 제공될 수 있다.According to the semiconductor device 500 according to the embodiment, as shown in FIG. 13 , the porous metal layer 530 may be provided in a material composition ratio of, for example, 90 at% Au and 10 at% Sn. The thickness of the porous metal layer 530 may be, for example, 500 nanometers to 10 micrometers. According to the semiconductor device 500 according to the embodiment, as shown in FIG. 13 , the porous metal layer 530 may be provided with a thickness of, for example, 2.2 micrometers.

또한, 실시 예에 따른 반도체 소자(500)는, 도 12 및 도 13에 도시된 바와 같이, 상기 본딩 합금층(535) 위에 배치된 본딩 금속층(540)을 포함할 수 있다. In addition, as shown in FIGS. 12 and 13 , the semiconductor device 500 according to the embodiment may include a bonding metal layer 540 disposed on the bonding alloy layer 535 .

예로서, 상기 본딩 금속층(540)은 Sn 100 at%로 제공될 수 있다. 또한, 상기 본딩 금속층(540)의 두께는 수 마이크로 미터로 제공될 수 있다. 실시 예에 따른 반도체 소자(500)에 의하면, 도 13에 도시된 바와 같이, 상기 본딩 금속층(540)은 예로서 2.8 마이크로 미터의 두께로 제공될 수 있다.For example, the bonding metal layer 540 may be provided with 100 at% Sn. In addition, the bonding metal layer 540 may have a thickness of several micrometers. According to the semiconductor device 500 according to the embodiment, as shown in FIG. 13 , the bonding metal layer 540 may have a thickness of, for example, 2.8 micrometers.

한편, 실시 예에 따른 반도체 소자(500)는 상기 본딩 금속층(540) 위에 제공된 별도의 Au층을 더 포함할 수도 있다. 추후 설명될 반도체 소자 패키징 공정에서 상기 본딩 금속층(540)과 상기 Au층에 의하여 본딩에 필요한 AuSn층이 용이하게 제공될 수 있게 된다. Meanwhile, the semiconductor device 500 according to the embodiment may further include a separate Au layer provided on the bonding metal layer 540 . In a semiconductor device packaging process to be described later, the AuSn layer required for bonding can be easily provided by the bonding metal layer 540 and the Au layer.

예로서, 상기 Au층은 수 마이크로 미터 이하로 제공될 수 있다. 상기 Au층은, 패키징 공정에서 저온 본딩이 가능할 수 있도록, 상기 본딩 금속층(540)과 결합하여 Au층으로 존재하지 않을 정도의 두께로 제공되는 것이 좋다. 상기 Au층은 예로서 1 마이크로 미터 이하의 두께로 제공됨으로써, 잔존하는 상기 본딩 금속층(540)과 AuSn층을 형성하고 패키징 공정에서 패드부와의 본딩 결합력을 향상시킬 수 있게 된다. For example, the Au layer may be provided in a size of several micrometers or less. The Au layer is preferably provided with a thickness such that it does not exist as an Au layer in combination with the bonding metal layer 540 so that low-temperature bonding is possible in the packaging process. The Au layer is provided, for example, to a thickness of 1 micrometer or less, thereby forming the remaining bonding metal layer 540 and the AuSn layer, and improving bonding strength with the pad part in the packaging process.

또한, 실시 예에 따른 반도체 소자(500)는, 도 12 및 도 13에 도시된 바와 같이, 상기 다공성 금속층(530) 아래에 배치된 금속층(520)과 반도체층(510)을 포함할 수 있다. In addition, as shown in FIGS. 12 and 13 , the semiconductor device 500 according to the embodiment may include a metal layer 520 and a semiconductor layer 510 disposed under the porous metal layer 530 .

예로서, 상기 금속층(520)은 제1 금속층(520a)과 제2 금속층(520b)을 포함할 수 있다. 상기 제1 금속층(520a)은 일종의 접착 금속층으로서 Ti/Au/Ti의 층을 포함할 수 있다. 상기 제1 금속층(520a)을 이루는 각 층은 수십 나노미터 내지 수백 나노미터로 제공될 수 있다. 상기 제2 금속층(520b)은 일종의 배리어 금속층으로서 Au를 포함할 수 있다. 상기 제2 금속층(520b)은 수 마이크로 미터의 두께로 제공될 수 있다.For example, the metal layer 520 may include a first metal layer 520a and a second metal layer 520b. The first metal layer 520a may include a Ti/Au/Ti layer as an adhesive metal layer. Each layer constituting the first metal layer 520a may be provided in a range of several tens of nanometers to several hundred nanometers. The second metal layer 520b may include Au as a kind of barrier metal layer. The second metal layer 520b may have a thickness of several micrometers.

또한, 상기 반도체층(510)은 예로서 질화물 반도체층을 포함할 수 있다. 상기 반도체층(510)은, 도 12 및 도 13에 도시된 바와 같이, 수 마이크로 미터의 GaN층을 포함할 수 있다.Also, the semiconductor layer 510 may include, for example, a nitride semiconductor layer. The semiconductor layer 510 may include a GaN layer of several micrometers, as shown in FIGS. 12 and 13 .

한편, 이상에서 설명된 실시 예에 따른 반도체 소자(500)는 서브 마운트에 부착되거나 또는 리드 프레임 등에 부착되어 반도체 소자 패키지 형태로 공급될 수 있다. 이때, 상기 본딩 합금층(535) 또는 상기 본딩 금속층(540)이 상기 서브 마운트에 제공된 패드부 또는 리드 프레임에 제공된 패드부에 전기적으로 연결될 수 있다. 예로서, 상기 본딩 합금층(535) 또는 상기 본딩 금속층(540)은 상기 서브 마운트에 제공된 패드부 또는 리드 프레임에 제공된 패드부에 직접 접촉되어 배치될 수 있다.Meanwhile, the semiconductor device 500 according to the above-described embodiment may be attached to a sub-mount or attached to a lead frame and supplied in the form of a semiconductor device package. In this case, the bonding alloy layer 535 or the bonding metal layer 540 may be electrically connected to the pad unit provided in the sub-mount or the pad unit provided to the lead frame. For example, the bonding alloy layer 535 or the bonding metal layer 540 may be disposed in direct contact with a pad portion provided on the submount or a pad portion provided on a lead frame.

예로서, 상기 본딩 합금층(535) 또는 상기 본딩 금속층(540)은 상기 패드부에 다이 본딩 방식으로 연결될 수 있다. 또한, 상기 본딩 합금층(535) 또는 상기 본딩 금속층(540)은 상기 패드부에 플립 칩 본딩 방식으로 연결될 수 있다.For example, the bonding alloy layer 535 or the bonding metal layer 540 may be connected to the pad part by a die bonding method. In addition, the bonding alloy layer 535 or the bonding metal layer 540 may be connected to the pad part by a flip-chip bonding method.

그러면, 도 14를 참조하여 실시 예에 따른 반도체 소자 패키지의 또 다른 예를 설명하기로 한다. 도 14는 본 발명의 실시 예에 따른 반도체 소자 패키지의 또 다른 예를 나타낸 도면이다. Then, another example of the semiconductor device package according to the embodiment will be described with reference to FIG. 14 . 14 is a diagram illustrating another example of a semiconductor device package according to an embodiment of the present invention.

도 14를 참조하여 실시 예에 따른 반도체 소자 패키지를 설명함에 있어, 도 1 내지 도 13을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.In the description of the semiconductor device package according to the embodiment with reference to FIG. 14 , descriptions of matters overlapping with those described with reference to FIGS. 1 to 13 may be omitted.

실시 예에 따른 반도체 소자 패키지(600)는, 도 14에 도시된 바와 같이, 패드부(210)를 포함할 수 있다. 도 14에 도시된 반도체 소자 패키지(600)는 반도체 소자(500)에 전원을 공급하는 패드부(210)를 중심으로 일부 영역만을 나타낸 것이다.The semiconductor device package 600 according to the embodiment may include a pad part 210 as shown in FIG. 14 . The semiconductor device package 600 illustrated in FIG. 14 shows only a partial region centered on the pad part 210 for supplying power to the semiconductor device 500 .

실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 상기 패드부(210) 위에 도 8 내지 도 13을 참조하여 설명된 반도체 소자(500)가 제공될 수 있다. 이때, 도 8을 참조하여 설명된 본딩 합금층(535) 또는 도 11을 참조하여 설명된 상기 본딩 금속층(540)이 상기 패드부(210) 위에 직접 접촉되도록 제공될 수 있다. According to the semiconductor device package manufacturing method according to the embodiment, the semiconductor device 500 described with reference to FIGS. 8 to 13 may be provided on the pad part 210 . In this case, the bonding alloy layer 535 described with reference to FIG. 8 or the bonding metal layer 540 described with reference to FIG. 11 may be provided to be in direct contact with the pad part 210 .

예로서, 실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 상기 반도체 소자(500)와 상기 패드부(210) 사이에 본딩을 위한 별도의 범프 등의 추가 본딩 물질이 제공되지 않을 수 있다. 이에 따라, 실시 예에 따른 반도체 소자 제조방법에 의하면, 제고 공정이 단순화되고 제조 비용이 절감될 수 있게 된다.For example, according to the semiconductor device package manufacturing method according to the embodiment, an additional bonding material such as a separate bump for bonding between the semiconductor device 500 and the pad part 210 may not be provided. Accordingly, according to the semiconductor device manufacturing method according to the embodiment, the manufacturing process is simplified and manufacturing cost can be reduced.

실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 도 8을 참조하여 설명된 본딩 합금층(535) 또는 도 11을 참조하여 설명된 상기 본딩 금속층(540)이 상기 패드부(210) 위에 배치된 상태에서 열 또는 압력 중에서 적어도 하나가 제공될 수 있다.According to the semiconductor device package manufacturing method according to the embodiment, the bonding alloy layer 535 described with reference to FIG. 8 or the bonding metal layer 540 described with reference to FIG. 11 is disposed on the pad part 210 . At least one of heat or pressure may be provided.

먼저, 도 8을 참조하여 설명된 상기 본딩 합금층(535)이 상기 패드부(210)에 본딩되는 과정을 살펴 보기로 한다.First, a process in which the bonding alloy layer 535 described with reference to FIG. 8 is bonded to the pad part 210 will be described.

실시 예에 의하면, 리플로우(reflow) 공정 등을 통하여, 도 8을 참조하여 설명된 상기 본딩 합금층(535)과 상기 패드부(210) 사이에 열 또는 압력 중에서 적어도 하나가 제공됨에 따라, 상기 본딩 합금층(535)에 포함된 본딩 물질이 상기 다공성 금속층(530)으로 확산될 수 있다. 그리고, 상기 다공성 금속층(530)에 제공된 복수의 기공 영역에서 상기 본딩 합금층(535)으로부터 확산되는 본딩 물질과 상기 다공성 금속층(530)에 포함된 물질 간의 결합에 의한 본딩 합금층이 확장되어 도 14에 도시된 다공성 금속층(630)과 본딩 합금층(635)이 형성될 수 있다. According to an embodiment, as at least one of heat or pressure is provided between the bonding alloy layer 535 and the pad part 210 described with reference to FIG. 8 through a reflow process or the like, the A bonding material included in the bonding alloy layer 535 may diffuse into the porous metal layer 530 . And, the bonding alloy layer by bonding between the bonding material diffused from the bonding alloy layer 535 in the plurality of pore regions provided in the porous metal layer 530 and the material included in the porous metal layer 530 is expanded FIG. 14 . The porous metal layer 630 and the bonding alloy layer 635 shown in may be formed.

예로서, 도 14에 도시된 상기 다공성 금속층(630)은 도 8에 도시된 상기 다공성 금속층(530)에 비해 그 두께가 감소될 수 있다. 또한, 도 14에 도시된 상기 본딩 합금층(635)은 도 8에 도시된 상기 본딩 합금층(535)에 비해 그 두께가 증가될 수 있다. 또한, 상기 본딩 합금층(635)에 포함된 본딩 물질이 상기 패드부(210)로 확산됨에 따라 상기 본딩 합금층(635)은 상기 패드부(210)의 표면에 안정적으로 접착될 수 있게 된다.For example, the thickness of the porous metal layer 630 shown in FIG. 14 may be reduced compared to the porous metal layer 530 shown in FIG. 8 . In addition, the bonding alloy layer 635 shown in FIG. 14 may have an increased thickness compared to the bonding alloy layer 535 shown in FIG. 8 . In addition, as the bonding material included in the bonding alloy layer 635 diffuses into the pad unit 210 , the bonding alloy layer 635 may be stably adhered to the surface of the pad unit 210 .

실시 예에 의하면, 도 15 및 도 16에 도시된 바와 같이, 리플로우(reflow) 공정 전과 공정 후에 있어 각 층의 두께에 변화가 발생될 수 있다. 도 15는 본 발명의 실시 예에 따른 반도체 소자 패키지에 있어서, 패드부에 반도체 소자가 본딩되기 전의 상태를 나타낸 SEM 분석 사진의 예이고, 도 16은 본 발명의 실시 예에 따른 반도체 소자 패키지에 있어서, 패드부에 반도체 소자가 본딩된 후의 상태를 나타낸 SEM 분석 사진의 예이다.According to the embodiment, as shown in FIGS. 15 and 16 , a change may occur in the thickness of each layer before and after the reflow process. 15 is an example of an SEM analysis photograph showing a state before a semiconductor device is bonded to a pad portion in a semiconductor device package according to an embodiment of the present invention, and FIG. 16 is a semiconductor device package according to an embodiment of the present invention. , is an example of an SEM analysis photograph showing the state after the semiconductor device is bonded to the pad part.

예를 들어, 리플로우(reflow) 공전 전의 반도체 소자는, 도 15에 도시된 바와 같이, 반도체층(510), 금속층(520), 다공성 금속층(530), 본딩 합금층(535)을 포함할 수 있다. 또한, 리플로우(reflow) 공정 후의 반도체 소자는, 도 16에 도시된 바와 같이, 반도체층(510), 금속층(520), 다공성 금속층(630), 본딩 합금층(635)을 포함할 수 있다.For example, the semiconductor device before reflow revolution, as shown in FIG. 15 , may include a semiconductor layer 510 , a metal layer 520 , a porous metal layer 530 , and a bonding alloy layer 535 . there is. In addition, the semiconductor device after the reflow process, as shown in FIG. 16 , may include a semiconductor layer 510 , a metal layer 520 , a porous metal layer 630 , and a bonding alloy layer 635 .

실시 예에 의하면, 도 15에 도시된 상기 다공성 금속층(530)은 Au를 기반으로 형성될 수 있으며, 예로서 2.5 마이크로 미터의 두께로 제공될 수 있다. 또한, 도 15에 도시된 상기 본딩 합금층(535)은 AuSn 합금층으로 형성될 수 있으며, 예로서 1.6 마이크로 미터의 두께로 제공될 수 있다.According to an embodiment, the porous metal layer 530 shown in FIG. 15 may be formed based on Au, for example, may have a thickness of 2.5 micrometers. In addition, the bonding alloy layer 535 shown in FIG. 15 may be formed of an AuSn alloy layer, for example, may be provided with a thickness of 1.6 micrometers.

실시 예에 의하면, 도 16에 도시된 상기 다공성 금속층(630)은 Au를 기반으로 형성될 수 있으며, 예로서 2.1 마이크로 미터의 두께로 제공될 수 있다. 즉, 도 16에 도시된 상기 다공성 금속층(630)의 두께는 리플로우 공정을 통하여 도 15에 도시된 상기 다공성 금속층(530)의 두께에 비해 감소되었음을 확인할 수 있다. According to an embodiment, the porous metal layer 630 shown in FIG. 16 may be formed based on Au, for example, may be provided with a thickness of 2.1 micrometers. That is, it can be seen that the thickness of the porous metal layer 630 shown in FIG. 16 is reduced compared to the thickness of the porous metal layer 530 shown in FIG. 15 through the reflow process.

또한, 도 16에 도시된 상기 본딩 합금층(635)은 AuSn 합금층으로 형성될 수 있으며, 예로서 2.0 마이크로 미터의 두께로 제공될 수 있다. 즉, 도 16에 도시된 상기 본딩 합금층(635)의 두께는 리플로우 공정을 통하여 도 15에 도시된 상기 본딩 합금층(535)의 두께에 비해 증가되었음을 확인할 수 있다. In addition, the bonding alloy layer 635 shown in FIG. 16 may be formed of an AuSn alloy layer, for example, may be provided with a thickness of 2.0 micrometers. That is, it can be confirmed that the thickness of the bonding alloy layer 635 shown in FIG. 16 is increased compared to the thickness of the bonding alloy layer 535 shown in FIG. 15 through the reflow process.

한편, 도 10을 참조하여 살펴 본 바와 같이, 상기 본딩 합금층(535)은 복수의 합금층을 포함할 수 있으며, 실시 예에 의하면 복수의 합금층의 두께가 리플로우 공정을 통하여 모두 증가될 수 있다. 즉, 상기 본딩 합금층(535)이 제1 본딩 합금층(535a)과 제2 본딩 합금층(535b)을 포함하는 경우, 리플로우 공정을 통하여 제1 본딩 합금층과 제2 본딩 합금층의 두께가 모두 증가될 수 있다.Meanwhile, as viewed with reference to FIG. 10 , the bonding alloy layer 535 may include a plurality of alloy layers, and according to an embodiment, the thicknesses of the plurality of alloy layers may all be increased through the reflow process. there is. That is, when the bonding alloy layer 535 includes the first bonding alloy layer 535a and the second bonding alloy layer 535b, the thickness of the first bonding alloy layer and the second bonding alloy layer through the reflow process. can all be increased.

실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 상기 반도체 소자(500)와 상기 패드부(210) 간에 일종의 유테틱 본딩이 수행될 수 있다. 실시 예에 의하면, 복수의 기공을 포함하는 상기 다공성 금속층(530)에서 AuSn 합금층이 형성됨에 따라, 일반적으로 알려진 유테틱 본딩에 비해 더 낮은 온도, 더 낮은 압력에서 본딩 공정이 수행될 수 있다.According to the semiconductor device package manufacturing method according to the embodiment, a kind of eutectic bonding may be performed between the semiconductor device 500 and the pad unit 210 . According to an embodiment, as the AuSn alloy layer is formed in the porous metal layer 530 including a plurality of pores, the bonding process may be performed at a lower temperature and lower pressure than in general known eutectic bonding.

실시 예에 의하면, 상기 본딩 합금층(635)은 AuSn 합금층으로 형성될 수 있으며, 상기 Sn 물질 기반의 본딩 금속에 비해 상대적으로 높은 용융점을 가질 수 있다. According to an embodiment, the bonding alloy layer 635 may be formed of an AuSn alloy layer, and may have a relatively high melting point compared to the Sn material-based bonding metal.

예로서, 상기 Sn 물질 기반의 본딩 금속의 용융점은 220도 내지 250도일 수 있다. 또한, 상기 본딩 합금층(635)은 250도에 비해 더 높은 용융점을 가질 수 있다. 상기 본딩 합금층(635)의 용융점은 상기 본딩 합금층(635)을 이루는 물질의 조성 비 조절을 통해 탄력적으로 선택될 수 있다.For example, the melting point of the Sn material-based bonding metal may be 220 degrees to 250 degrees. In addition, the bonding alloy layer 635 may have a higher melting point than 250 degrees. The melting point of the bonding alloy layer 635 may be flexibly selected by adjusting the composition ratio of materials constituting the bonding alloy layer 635 .

다음으로, 도 11을 참조하여 설명된 상기 본딩 금속층(540)이 상기 패드부(210)에 본딩되는 과정을 살펴 보기로 한다.Next, a process in which the bonding metal layer 540 described with reference to FIG. 11 is bonded to the pad unit 210 will be described.

실시 예에 의하면, 리플로우(reflow) 공정 등을 통하여, 도 11을 참조하여 설명된 상기 본딩 금속층(540)과 상기 패드부(210) 사이에 열 또는 압력 중에서 적어도 하나가 제공됨에 따라, 상기 본딩 금속층(540)에 포함된 본딩 물질이 상기 다공성 금속층(530)으로 확산될 수 있다. 그리고, 상기 다공성 금속층(530)에 제공된 복수의 기공 영역에서 상기 본딩 금속층(540)으로부터 확산되는 본딩 물질과 상기 다공성 금속층(530)에 포함된 물질 간의 결합에 의한 본딩 합금층이 확장되어 도 14에 도시된 다공성 금속층(630)과 본딩 합금층(635)이 형성될 수 있다. According to an embodiment, as at least one of heat or pressure is provided between the bonding metal layer 540 and the pad part 210 described with reference to FIG. 11 through a reflow process, etc., the bonding A bonding material included in the metal layer 540 may diffuse into the porous metal layer 530 . And, in the plurality of pore regions provided in the porous metal layer 530, the bonding alloy layer by bonding between the bonding material diffused from the bonding metal layer 540 and the material included in the porous metal layer 530 is expanded, as shown in FIG. The illustrated porous metal layer 630 and a bonding alloy layer 635 may be formed.

예로서, 도 14에 도시된 상기 다공성 금속층(630)은 도 11에 도시된 상기 다공성 금속층(530)에 비해 그 두께가 감소될 수 있다. 또한, 도 14에 도시된 상기 본딩 합금층(635)은 도 11에 도시된 상기 본딩 합금층(535)에 비해 그 두께가 증가될 수 있다. 또한, 도 11에 도시된 상기 본딩 금속층(540)은 리플로우 공정을 통하여 도 14에 도시된 바와 같이 존재하지 않게 될 수도 있다. 즉, 상기 본딩 금속층(540)에 포함된 본딩 물질은 상기 본딩 합금층(635) 또는 상기 다공성 금속층(630)으로 모두 확산되어 존재하지 않게 될 수 있다. 또한, 상기 본딩 금속층(540)에 포함된 본딩 물질이 상기 패드부(210)로 확산될 수 있으며, 상기 본딩 합금층(635)은 상기 패드부(210)의 표면에 안정적으로 접착될 수 있게 된다.For example, the thickness of the porous metal layer 630 shown in FIG. 14 may be reduced compared to the porous metal layer 530 shown in FIG. 11 . In addition, the bonding alloy layer 635 shown in FIG. 14 may have an increased thickness compared to the bonding alloy layer 535 shown in FIG. 11 . Also, the bonding metal layer 540 shown in FIG. 11 may not exist as shown in FIG. 14 through a reflow process. That is, all of the bonding material included in the bonding metal layer 540 may be diffused into the bonding alloy layer 635 or the porous metal layer 630 and may not exist. In addition, the bonding material included in the bonding metal layer 540 may diffuse into the pad unit 210 , and the bonding alloy layer 635 may be stably adhered to the surface of the pad unit 210 . .

한편, 다른 실시 예에 의하면, 도 11에 도시된 상기 본딩 금속층(540)은 리플로우 공정을 통하여 도 14에 도시된 바와 다르게 상기 본딩 합금층(635)과 상기 패드부(210) 사이에 존재하게 될 수도 있다. 이때, 상기 본딩 합금층(635)과 상기 패드부(210) 사이에 존재하는 본딩 금속층의 두께는 수십 나노미터 내지 수백 나노미터로 제한될 수 있다. 본딩 금속층의 두께가 1 마이크로 미터에 비해 더 두껍게 제공되는 경우, 추후 반도체 소자 패키지가 회로기판 등에 재 본딩되는 과정에서 본딩 금속층이 리멜팅(re-melting)되는 문제점이 발생될 수 있다. Meanwhile, according to another embodiment, the bonding metal layer 540 shown in FIG. 11 is different from that shown in FIG. 14 through a reflow process to exist between the bonding alloy layer 635 and the pad part 210 . it might be In this case, the thickness of the bonding metal layer existing between the bonding alloy layer 635 and the pad part 210 may be limited to several tens of nanometers to several hundreds of nanometers. If the thickness of the bonding metal layer is provided to be thicker than 1 micrometer, there may be a problem in that the bonding metal layer is re-melted in the process of re-bonding the semiconductor device package to a circuit board or the like later.

따라서, 실시 예에 따른 반도체 소자 패키지(600)는 상기 본딩 금속층이 존재하지 않고 상기 본딩 합금층(635)이 상기 패드부(210)에 직접 접촉되도록 함으로써, 추후 반도체 소자 패키지가 기판 등에 제 본딩되는 과정에서 리멜팅 문제가 발생되는 것을 방지할 수 있게 된다. Therefore, in the semiconductor device package 600 according to the embodiment, the bonding metal layer does not exist and the bonding alloy layer 635 is in direct contact with the pad part 210 so that the semiconductor device package is first bonded to the substrate or the like. It is possible to prevent the remelting problem from occurring in the process.

또한, 실시 예에 따른 반도체 소자 패키지(600)는 상기 본딩 금속층이 상기 본딩 합금층(635)과 상기 패드부(210) 사이에 1 마이크로 미터 이하로 존재하도록 함으로써, 추후 반도체 소자 패키지가 기판 등에 재 본딩되는 과정에서 리멜팅 문제가 발생되는 것을 방지할 수 있게 된다.In addition, in the semiconductor device package 600 according to the embodiment, the bonding metal layer exists between the bonding alloy layer 635 and the pad part 210 to a size of 1 micrometer or less, so that the semiconductor device package is later re-applied to the substrate or the like. It is possible to prevent a remelting problem from occurring during the bonding process.

예로서, 이상에서 설명된 리멜팅(re-melting) 문제는 다음과 같은 환경에서 발생될 수 있다.For example, the re-melting problem described above may occur in the following environment.

실시 예에 따른 반도체 소자 패키지(600)는 응용 제품에 따라 전원을 공급하는 메인 기판에 추가로 표면실장(SMT)되어 부착되는 경우도 발생될 수 있다. 이때, 하나의 예로서 반도체 소자 패키지(600)가 메인 기판에 납땜 등의 방법으로 표면실장(SMT)될 수도 있다. The semiconductor device package 600 according to the embodiment may be additionally surface mounted (SMT) and attached to a main board for supplying power depending on an application product. In this case, as an example, the semiconductor device package 600 may be surface mounted (SMT) on the main board by a method such as soldering.

한편, 종래 반도체 소자 패키지 제조방법에 의하면, 본딩 공정을 통하여 패드부에 반도체 소자가 본딩되었다. 그런데, 반도체 소자 패키지를 제조하는 과정에서 제1 본딩 공정을 통하여 본딩이 수행되는 경우에는, 메인 기판에 추가로 표면실장이 수행되는 제2 본딩 공정을 위한 리플로우(reflow) 과정에서 제1 본딩 공정에 이용된 본딩 물질이 다시 녹을 수 있게 된다. 이에 따라, 제2 본딩 공정을 위한 리플로우(reflow) 과정에서 반도체 소자 패키지와 패드부 간의 전기적 연결 및 물리적 결합의 안정성이 약화될 수 있게 된다.Meanwhile, according to the conventional semiconductor device package manufacturing method, a semiconductor device is bonded to the pad portion through a bonding process. However, when bonding is performed through the first bonding process in the process of manufacturing the semiconductor device package, the first bonding process is performed in the reflow process for the second bonding process in which surface mounting is additionally performed on the main substrate. The bonding material used for this can be melted again. Accordingly, in the reflow process for the second bonding process, the electrical connection between the semiconductor device package and the pad part and the stability of the physical coupling may be weakened.

그러나, 실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 실시 예에 따른 반도체 소자(500)와 패드부(210) 간에 본딩력을 제공하는 상기 본딩 합금층(635)의 용융점이 일반적인 본딩 물질의 용융점에 비해 더 높게 제공될 수 있다. 따라서, 실시 예에 따른 반도체 소자 패키지(600)는 메인 기판 등에 리플로우(reflow) 공정을 통해 본딩되는 경우에도 리멜팅(re-melting) 현상이 발생되지 않으므로 전기적 연결 및 물리적 본딩력이 열화되지 않는 장점이 있다.However, according to the semiconductor device package manufacturing method according to the embodiment, the melting point of the bonding alloy layer 635 providing bonding force between the semiconductor device 500 and the pad part 210 according to the embodiment is the melting point of a general bonding material. can be provided higher than Therefore, even when the semiconductor device package 600 according to the embodiment is bonded to the main substrate or the like through a reflow process, a re-melting phenomenon does not occur, so that electrical connection and physical bonding force are not deteriorated. There are advantages.

한편, 실시 예에 따른 반도체 소자 패키지(600)의 적용 예에 따라서, 상기 패드부(210)가 수지 위에 배치될 수 있으며, 또한 상기 패드부(210)가 수지 주위에 배치될 수도 있다. 이에 따라, 상기 패드부(210)와 상기 반도체 소자(500)를 결합하는 과정이 고온에서 진행되는 경우, 수지의 변형이 발생되거나 수지에 변색이 발생될 수 있다.Meanwhile, according to an application example of the semiconductor device package 600 according to the embodiment, the pad part 210 may be disposed on the resin, and the pad part 210 may be disposed around the resin. Accordingly, when the bonding process between the pad part 210 and the semiconductor device 500 is performed at a high temperature, the resin may be deformed or the resin may be discolored.

그러나, 실시 예에 따른 반도체 소자 패키지(600)에 의하면, 이상에서 설명된 바와 같이, 저온 환경에서 상기 패드부(210)에 상기 반도체 소자(500)를 본딩시킬 수 있다. 이에 따라, 실시 예에 의하면 패드부 주변에 배치된 수지가 고온에 노출되는 것을 방지할 수 있으므로, 수지가 손상되거나 변색되는 것을 방지할 수 있게 된다.However, according to the semiconductor device package 600 according to the embodiment, as described above, the semiconductor device 500 can be bonded to the pad part 210 in a low-temperature environment. Accordingly, according to the embodiment, it is possible to prevent the resin disposed around the pad part from being exposed to high temperature, so that it is possible to prevent the resin from being damaged or discolored.

한편, 도 17은 본 발명의 실시 예에 따른 반도체 소자 패키지의 또 다른 예를 나타낸 도면이다.Meanwhile, FIG. 17 is a view showing another example of a semiconductor device package according to an embodiment of the present invention.

그러면, 도 17을 참조하여 실시 예에 따른 반도체 소자 패키지의 또 다른 예를 설명하기로 한다. 도 17을 참조하여 실시 예에 따른 반도체 소자 패키지를 설명함에 있어, 도 1 내지 도 16을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.Then, another example of the semiconductor device package according to the embodiment will be described with reference to FIG. 17 . In describing the semiconductor device package according to the embodiment with reference to FIG. 17 , descriptions of matters overlapping with those described with reference to FIGS. 1 to 16 may be omitted.

실시 예에 따른 반도체 소자 패키지(700)는, 도 17에 도시된 바와 같이, 반도체 소자(500), 패드부(210), 리드 프레임(220), 패키지 몸체(230), 메인기판(300)을 포함할 수 있다. As shown in FIG. 17 , the semiconductor device package 700 according to the embodiment includes a semiconductor device 500 , a pad part 210 , a lead frame 220 , a package body 230 , and a main board 300 . may include

상기 반도체 소자(500)는 상기 리세스(recess)를 포함하는 패키지 몸체(230)에 제공된 상기 패드부(210)에 전기적으로 연결될 수 있다. 예로서, 상기 패드부(210)는 상기 패키지 몸체(230)에 제공된 상기 리세스의 바닥 면 위에 제공될 수 있다. The semiconductor device 500 may be electrically connected to the pad part 210 provided in the package body 230 including the recess. For example, the pad part 210 may be provided on the bottom surface of the recess provided in the package body 230 .

상기 패드부(210)는 하부에 배치된 상기 메인기판(300)에 전기적으로 연결될 수 있다. 예로서, 상기 패드부(210)는 하부에 배치된 상기 리드 프레임(220)을 통하여 상기 메인기판(300)에 전기적으로 연결될 수 있다.The pad part 210 may be electrically connected to the main board 300 disposed below. For example, the pad part 210 may be electrically connected to the main board 300 through the lead frame 220 disposed below.

상기 반도체 소자(500)는 상기 리드 프레임(220) 위에 제공된 상기 패드부(210)에 배치될 수 있다. 상기 반도체 소자(500)는 상기 패키지 몸체(230)에 의하여 제공된 리세스 내에 배치될 수 있다. 상기 반도체 소자(500) 위에는 몰딩부(240)가 배치될 수 있다. 예로서, 상기 몰딩부(240)는 상기 반도체 소자(500)로부터 제공되는 빛을 입사 받고 파장 변환된 빛을 방출하는 파장변환 입자를 포함할 수 있다.The semiconductor device 500 may be disposed on the pad part 210 provided on the lead frame 220 . The semiconductor device 500 may be disposed in a recess provided by the package body 230 . A molding part 240 may be disposed on the semiconductor device 500 . For example, the molding part 240 may include wavelength conversion particles that receive light provided from the semiconductor device 500 and emit wavelength-converted light.

실시 예에 따른 반도체 소자 패키지(700)는, 도 17에 도시된 바와 같이, 상기 패드부(210) 위에 배치된 제1 본딩층(715)과 상기 리드 프레임(220) 아래에 배치된 제2 본딩층(310)을 포함할 수 있다.As shown in FIG. 17 , the semiconductor device package 700 according to the embodiment includes a first bonding layer 715 disposed on the pad part 210 and a second bonding layer disposed under the lead frame 220 . layer 310 .

예로서, 상기 제1 본딩층(715)은 도 8 내지 도 16을 참조하여 설명된 본딩 합금층(635)과 다공성 금속층(630)을 포함할 수 있다. 또한, 상기 제2 본딩층(310)은 솔더링 공정에 이용되는 본딩 물질을 포함할 수 있다. 예로서, 상기 제2 본딩층(310)은 Sn, In을 포함하는 저 융점 본딩 물질 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다.For example, the first bonding layer 715 may include the bonding alloy layer 635 and the porous metal layer 630 described with reference to FIGS. 8 to 16 . Also, the second bonding layer 310 may include a bonding material used in a soldering process. For example, the second bonding layer 310 may include at least one selected from among low-melting-point bonding materials including Sn and In, or an alloy thereof.

실시 예에 의하면, 도 8 내지 도 16을 참조하여 설명된 바와 같이, 상기 제1 본딩층(715)은 상기 제2 본딩층(310)에 비해 더 높은 용융점을 가질 수 있다. 또한, 상기 제1 본딩층(715)은 상기 제2 본딩층(310)의 용융점 아래에서 형성될 수 있다.According to an embodiment, as described with reference to FIGS. 8 to 16 , the first bonding layer 715 may have a higher melting point than the second bonding layer 310 . In addition, the first bonding layer 715 may be formed below the melting point of the second bonding layer 310 .

실시 예에 따른 반도체 소자 패키지(700) 제조방법에 의하면, 상기 반도체 소자(500)와 상기 패드부(210) 간의 본딩 공정은 상대적으로 저온의 제1 온도에서 수행될 수 있다. 또한, 상기 반도체 소자(500)와 상기 패드부(210) 간의 본딩 공정은 상대적으로 낮은 제1 압력을 가하면서 수행될 수 있다. According to the method of manufacturing the semiconductor device package 700 according to the embodiment, the bonding process between the semiconductor device 500 and the pad part 210 may be performed at a relatively low first temperature. In addition, the bonding process between the semiconductor device 500 and the pad part 210 may be performed while applying a relatively low first pressure.

그러나, 이상에서 설명된 바와 같이, 상기 제1 본딩층(715)의 용융점이 상기 제2 온도에 비해 더 높으므로, 상기 리드 프레임(220)과 상기 메인기판(300) 간의 본딩을 위한 리플로우(reflow) 공정에서 상기 반도체 소자(500)와 상기 패드부(210) 간의 결합력이 열화되지 않게 된다.However, as described above, since the melting point of the first bonding layer 715 is higher than the second temperature, the reflow for bonding between the lead frame 220 and the main substrate 300 ( In the reflow) process, the bonding force between the semiconductor device 500 and the pad part 210 is not deteriorated.

또한, 이상에서 설명된 바와 같이, 상기 반도체 소자(500)와 상기 패드부(210) 간의 본딩 공정은 비교적 낮은 상기 제1 온도에서 수행될 수 있게 된다. 이에 따라, 실시 예에 의하면 상기 반도체 소자(500)와 상기 패드부(210) 간의 본딩 과정에서 상기 패키지 몸체(230)가 손상되거나 변색이 발생되는 것을 방지할 수 있게 된다. In addition, as described above, the bonding process between the semiconductor device 500 and the pad part 210 may be performed at the relatively low first temperature. Accordingly, according to the embodiment, it is possible to prevent the package body 230 from being damaged or discolored during the bonding process between the semiconductor device 500 and the pad part 210 .

실시 예에 의하면, 상기 반도체 소자(500)와 상기 패드부(210) 간의 본딩 공정은 비교적 낮은 상기 제1 온도에서 수행될 수 있으므로, 상기 패키지 몸체(230)를 구성하는 물질에 대한 선택 폭이 넓어질 수 있게 된다. 실시 예에 의하면, 상기 패키지 몸체(230)는 세라믹 등의 고가의 물질뿐만 아니라, 상대적으로 저가의 수지 물질을 이용하여 제공될 수도 있다.According to an embodiment, since the bonding process between the semiconductor device 500 and the pad part 210 may be performed at the relatively low first temperature, the selection of materials constituting the package body 230 is wide. can get According to an embodiment, the package body 230 may be provided using not only an expensive material such as ceramic, but also a relatively inexpensive resin material.

한편, 실시 예에 따른 상기 반도체 소자(500)는 상기 패드부(210)에 플립 칩 본딩 방식으로 연결될 수 있다. 상기 반도체 소자(500)는 상부 발광 및 측면 발광될 수 있다. 또한, 상기 반도체 소자(500)는 하부 방향으로도 빛을 방출할 수 있다. 이와 같이, 실시 예에 따른 반도체 소자(500)는 6면 방향으로 빛을 방출하는 플립 칩 발광소자일 수 있다.Meanwhile, the semiconductor device 500 according to an embodiment may be connected to the pad part 210 by a flip-chip bonding method. The semiconductor device 500 may emit top light and side light emission. Also, the semiconductor device 500 may emit light in a downward direction. As described above, the semiconductor device 500 according to the embodiment may be a flip-chip light emitting device that emits light in six directions.

그러면, 도 18 내지 도 22를 참조하여 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 설명하기로 한다. 도 18 내지 도 22를 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어, 도 1 내지 도 17을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.Next, another example of a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 18 to 22 . In describing the semiconductor device according to the embodiment with reference to FIGS. 18 to 22 , descriptions of matters overlapping those described with reference to FIGS. 1 to 17 may be omitted.

도 18은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 평면도이고, 도 19는 도 18에 도시된 반도체 소자의 A-A 선에 따른 단면도이다. 18 is a plan view showing another example of a semiconductor device according to an embodiment of the present invention, and FIG. 19 is a cross-sectional view taken along line A-A of the semiconductor device shown in FIG. 18 .

한편, 이해를 돕기 위해, 도 18을 도시함에 있어, 제1 본딩패드(1171)와 제2 본딩패드(1172) 아래에 배치되지만, 상기 제1 본딩패드(1171)에 전기적으로 연결된 제1 전극(1141)과 상기 제2 본딩패드(1172)에 전기적으로 연결된 제2 전극(1142)이 보일 수 있도록 도시되었다.Meanwhile, for better understanding, in FIG. 18 , the first electrode ( 1171 ) disposed under the second bonding pad 1172 , but electrically connected to the first bonding pad 1171 1141) and the second electrode 1142 electrically connected to the second bonding pad 1172 are shown to be visible.

실시 예에 따른 반도체 소자에 있어서, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)는 예로서 이상에서 설명된 다공성 금속층과 본딩 합금층을 포함할 수 있다. 또한, 실시 예에 따른 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)는 이상에서 설명된 금속층, 다공성 금속층, 본딩 합금층을 모두 포함할 수도 있다.In the semiconductor device according to the embodiment, the first bonding pad 1171 and the second bonding pad 1172 may include, for example, the porous metal layer and the bonding alloy layer described above. In addition, the first bonding pad 1171 and the second bonding pad 1172 according to the embodiment may include all of the metal layer, the porous metal layer, and the bonding alloy layer described above.

실시 예에 따른 반도체 소자(1100)는, 도 18 및 도 19에 도시된 바와 같이, 기판(1105) 위에 배치된 발광구조물(1110)을 포함할 수 있다.The semiconductor device 1100 according to the embodiment may include a light emitting structure 1110 disposed on a substrate 1105 as shown in FIGS. 18 and 19 .

상기 기판(1105)은 사파이어 기판(Al₂O₃), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge을 포함하는 그룹 중에서 선택될 수 있다. 예로서, 상기 기판(1105)은 상부 면에 요철 패턴이 형성된 PSS(Patterned Sapphire Substrate)로 제공될 수 있다.The substrate 1105 may be selected from a group including a sapphire substrate (Al ₂ O ₃ ), SiC, GaAs, GaN, ZnO, Si, GaP, InP, and Ge. For example, the substrate 1105 may be provided as a patterned sapphire substrate (PSS) in which an uneven pattern is formed on an upper surface of the substrate 1105 .

상기 발광구조물(1110)은 제1 도전형 반도체층(1111), 활성층(1112), 제2 도전형 반도체층(1113)을 포함할 수 있다. 상기 활성층(1112)은 상기 제1 도전형 반도체층(1111)과 상기 제2 도전형 반도체층(1113) 사이에 배치될 수 있다. 예로서, 상기 제1 도전형 반도체층(1111) 위에 상기 활성층(1112)이 배치되고, 상기 활성층(1112) 위에 상기 제2 도전형 반도체층(1113)이 배치될 수 있다.The light emitting structure 1110 may include a first conductivity type semiconductor layer 1111 , an active layer 1112 , and a second conductivity type semiconductor layer 1113 . The active layer 1112 may be disposed between the first conductivity-type semiconductor layer 1111 and the second conductivity-type semiconductor layer 1113 . For example, the active layer 1112 may be disposed on the first conductivity-type semiconductor layer 1111 , and the second conductivity-type semiconductor layer 1113 may be disposed on the active layer 1112 .

실시 예에 의하면, 상기 제1 도전형 반도체층(1111)은 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(1113)은 p형 반도체층으로 제공될 수 있다. 물론, 다른 실시 예에 의하면, 상기 제1 도전형 반도체층(1111)이 p형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(1113)이 n형 반도체층으로 제공될 수도 있다. According to an embodiment, the first conductivity-type semiconductor layer 1111 may be provided as an n-type semiconductor layer, and the second conductivity-type semiconductor layer 1113 may be provided as a p-type semiconductor layer. Of course, according to another embodiment, the first conductivity-type semiconductor layer 1111 may be provided as a p-type semiconductor layer, and the second conductivity-type semiconductor layer 1113 may be provided as an n-type semiconductor layer.

이하에서는 설명의 편의를 위해 상기 제1 도전형 반도체층(1111)이 n형 반도체층으로 제공되고 상기 제2 도전형 반도체층(1113)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.Hereinafter, for convenience of description, it will be described based on a case in which the first conductivity-type semiconductor layer 1111 is provided as an n-type semiconductor layer and the second conductivity-type semiconductor layer 1113 is provided as a p-type semiconductor layer. .

또한, 이상의 설명에서는 상기 기판(1105) 위에 상기 제1 도전형 반도체층(1111)이 접촉되어 배치된 경우를 기준으로 설명되었다. 그러나, 상기 제1 도전형 반도체층(1111)과 상기 기판(1105) 사이에 버퍼층이 더 배치될 수도 있다. 예로서, 버퍼층은 상기 기판(1105)과 상기 발광구조물(1110) 간의 격자 상수 차이를 줄여 주고 결정성을 향상시키는 기능을 수행할 수 있다.In addition, in the above description, a case in which the first conductivity-type semiconductor layer 1111 is disposed in contact with the substrate 1105 has been described as a reference. However, a buffer layer may be further disposed between the first conductivity type semiconductor layer 1111 and the substrate 1105 . For example, the buffer layer may reduce a lattice constant difference between the substrate 1105 and the light emitting structure 1110 and improve crystallinity.

상기 발광구조물(1110)은 화합물 반도체로 제공될 수 있다. 상기 발광구조물(1110)은 예로서 2족-6족 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예로서, 상기 발광구조물(1110)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)로부터 선택된 적어도 두 개 이상의 원소를 포함하여 제공될 수 있다.The light emitting structure 1110 may be provided as a compound semiconductor. The light emitting structure 1110 may be formed of, for example, a group 2-6 or group 3-5 compound semiconductor. For example, the light emitting structure 1110 includes at least two or more elements selected from aluminum (Al), gallium (Ga), indium (In), phosphorus (P), arsenic (As), and nitrogen (N). can be

상기 제1 도전형 반도체층(1111)은, 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예를 들어, 상기 제1 도전형 반도체층(1111)은 In_xAl_yGa_1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 또는 (Al_xGa₁ _-x)_yIn_1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 예를 들어 상기 제1 도전형 반도체층(1111)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등을 포함하는 그룹 중에서 선택된 n형 도펀트가 도핑될 수 있다.The first conductivity-type semiconductor layer 1111 may be formed of, for example, a group 2-6 compound semiconductor or a group 3-5 compound semiconductor. For example, the first conductivity type semiconductor layer 1111 is a semiconductor having a composition formula of In _x Al _y Ga _1-xy N (0≤x≤1, 0≤y≤1, 0≤x+y≤1). It may be provided as a material or a semiconductor material having a compositional formula of (Al _x Ga ₁ _-x ) _y In _1-y P (0≤x≤1, 0≤y≤1). For example, the first conductivity type semiconductor layer 1111 may be selected from a group including GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP, and the like. and may be doped with an n-type dopant selected from a group including Si, Ge, Sn, Se, Te, and the like.

상기 활성층(1112)은, 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예를 들어, 상기 활성층(1112)은 In_xAl_yGa₁ _-x- _yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 또는 (Al_xGa₁ _-x)_yIn₁ _- _yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 예로서, 상기 활성층(1112)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있다. 예로서, 상기 활성층(1112)은 다중 우물 구조로 제공될 수 있으며, 복수의 장벽층과 복수의 우물층을 포함할 수 있다.The active layer 1112 may be formed of, for example, a Group 2-6 compound semiconductor or a Group 3-5 compound semiconductor. For example, the active layer 1112 is a semiconductor material having a composition formula of In _x Al _y Ga ₁ _-x- _y N (0≤x≤1, 0≤y≤1, 0≤x+y≤1) or ( Al _x Ga ₁ _-x ) _y In ₁ _-y P ( _0≤x≤1 , 0≤y≤1) may be provided as a semiconductor material having a composition formula. For example, the active layer 1112 may be selected from a group including GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP, and the like. For example, the active layer 1112 may have a multi-well structure, and may include a plurality of barrier layers and a plurality of well layers.

상기 제2 도전형 반도체층(1113)은, 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예를 들어, 상기 제2 도전형 반도체층(1113)은 In_xAl_yGa_1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 또는 (Al_xGa₁ _-x)_yIn_1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 예를 들어 상기 제2 도전형 반도체층(1113)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등을 포함하는 그룹 중에서 선택된 p형 도펀트가 도핑될 수 있다.The second conductivity type semiconductor layer 1113 may be, for example, a group 2-6 compound semiconductor or a group 3-5 compound semiconductor. For example, the second conductivity type semiconductor layer 1113 is a semiconductor having a composition formula of In _x Al _y Ga _1-xy N (0≤x≤1, 0≤y≤1, 0≤x+y≤1) It may be provided as a material or a semiconductor material having a compositional formula of (Al _x Ga ₁ _-x ) _y In _1-y P (0≤x≤1, 0≤y≤1). For example, the second conductivity type semiconductor layer 1113 may be selected from the group consisting of GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP, and the like. and may be doped with a p-type dopant selected from the group including Mg, Zn, Ca, Sr, Ba, and the like.

실시 예에 따른 반도체 소자(1100)는, 도 19에 도시된 바와 같이, 전류확산층(1120)과 오믹접촉층(1130)을 포함할 수 있다. 상기 전류확산층(1120)과 상기 오믹접촉층(1130)은 전류 확산을 향상시켜 광출력을 증가시킬 수 있다. The semiconductor device 1100 according to the embodiment may include a current diffusion layer 1120 and an ohmic contact layer 1130 as shown in FIG. 19 . The current diffusion layer 1120 and the ohmic contact layer 1130 may improve current diffusion to increase light output.

예로서, 상기 전류확산층(1120)은 산화물 또는 질화물 등으로 제공될 수 있다. 상기 전류확산층(1120)의 폭은 위에 배치된 제2 전극(1142)의 폭 이상으로 제공될 수 있다. 이에 따라, 상기 전류확산층(1120)은 상기 제2 전극(1142) 하측에서의 전류집중을 방지하여 전기적 신뢰성을 향상시킴으로써 광속을 향상시킬 수 있다.For example, the current diffusion layer 1120 may be made of oxide or nitride. The width of the current diffusion layer 1120 may be greater than the width of the second electrode 1142 disposed thereon. Accordingly, the current diffusion layer 1120 may improve the luminous flux by preventing current concentration under the second electrode 1142 to improve electrical reliability.

또한, 상기 오믹접촉층(1130)은 금속, 금속 산화물, 금속 질화물을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 오믹접촉층(1130)은 투광성의 물질을 포함할 수 있다. 예컨대, 상기 오믹접촉층(1130)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO (indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh, Pd를 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다.In addition, the ohmic contact layer 1130 may include at least one selected from the group consisting of a metal, a metal oxide, and a metal nitride. The ohmic contact layer 1130 may include a light-transmitting material. For example, the ohmic contact layer 1130 may include indium tin oxide (ITO), indium zinc oxide (IZO), IZO nitride (IZON), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IAZO), or indium gallium (IGZO). zinc oxide), indium gallium tin oxide (IGTO), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, Ni/IrOx It may include at least one selected from the group including /Au/ITO, Pt, Ni, Au, Rh, and Pd.

실시 예에 따른 반도체 소자(1100)는, 도 18 내지 도 20에 도시된 바와 같이, 제1 전극(1141)과 제2 전극(1142)을 포함할 수 있다.The semiconductor device 1100 according to the embodiment may include a first electrode 1141 and a second electrode 1142 as shown in FIGS. 18 to 20 .

상기 제1 전극(1141)은 상기 제1 도전형 반도체층(1111)에 전기적으로 연결될 수 있다. 상기 제1 전극(1141)은 상기 제1 도전형 반도체층(1111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제1 전극(1141)은 상기 제2 도전형 반도체층(1113)의 일부와 상기 활성층(1112)의 일부가 제거되어 노출된 제1 도전형 반도체층(1111)의 상면에 배치될 수 있다.The first electrode 1141 may be electrically connected to the first conductivity-type semiconductor layer 1111 . The first electrode 1141 may be disposed on the first conductivity-type semiconductor layer 1111 . For example, according to the semiconductor device 1100 according to the embodiment, the first electrode 1141 is a first electrode 1141 exposed by removing a portion of the second conductivity-type semiconductor layer 1113 and a portion of the active layer 1112 . It may be disposed on the upper surface of the conductive semiconductor layer 1111 .

또한, 실시 예에 의하면, 상기 제1 전극(1141)은 상기 제2 도전형 반도체층(1113)과 상기 활성층(1112)을 관통하여 상기 제1 도전형 반도체층(1111)의 일부 영역을 노출하는 리세스에 배치될 수 있다.In addition, according to an embodiment, the first electrode 1141 penetrates the second conductivity-type semiconductor layer 1113 and the active layer 1112 to expose a partial region of the first conductivity-type semiconductor layer 1111 . may be disposed in the recess.

상기 제2 전극(1142)은 상기 제2 도전형 반도체층(1113)에 전기적으로 연결될 수 있다. 상기 제2 전극(1142)은 상기 제2 도전형 반도체층(1113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(1142)과 상기 제2 도전형 반도체층(1113) 사이에 상기 전류확산층(1120)이 배치될 수 있다. 또한, 상기 제2 전극(1142)은 상기 오믹접촉층(1130) 위에 배치될 수 있다.The second electrode 1142 may be electrically connected to the second conductivity-type semiconductor layer 1113 . The second electrode 1142 may be disposed on the second conductivity-type semiconductor layer 1113 . According to an embodiment, the current diffusion layer 1120 may be disposed between the second electrode 1142 and the second conductivity-type semiconductor layer 1113 . Also, the second electrode 1142 may be disposed on the ohmic contact layer 1130 .

상기 제1 전극(1141)과 상기 제2 전극(1142)은 단층 또는 다층 구조로 형성될 수 있다. 예를 들어, 상기 제1 전극(1141)과 상기 제2 전극(1142)은 오믹 전극일 수 있다. 예를 들어, 상기 제1 전극(1141)과 상기 제2 전극(1142)은 ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나 또는 이들 중 2개 이상의 물질의 합금일 수 있다.The first electrode 1141 and the second electrode 1142 may be formed in a single-layer or multi-layer structure. For example, the first electrode 1141 and the second electrode 1142 may be ohmic electrodes. For example, the first electrode 1141 and the second electrode 1142 are ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, and Ni/IrOx/Au/ITO, Ag, Ni , Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, may be at least one of Hf or an alloy of two or more of these materials.

또한, 실시 예에 의하면, 상기 제1 전극(1141)과 상기 제2 전극(1142)은 서로 분기되어 배치된 가지 전극을 더 포함할 수 있다. 상기 제1 전극(1141)과 상기 제2 전극(1142)은 가지 전극을 통하여 전류의 집중을 방지하고 전류 흐름을 확산시킬 수 있게 된다.Also, according to an embodiment, the first electrode 1141 and the second electrode 1142 may further include branch electrodes arranged to be branched from each other. The first electrode 1141 and the second electrode 1142 can prevent current concentration and spread the current through the branch electrodes.

실시 예에 따른 반도체 소자(1100)는, 도 18 및 도 19에 도시된 바와 같이, 보호층(1150)을 포함할 수 있다. The semiconductor device 1100 according to the embodiment may include a protective layer 1150 as shown in FIGS. 18 and 19 .

상기 보호층(1150)은 상기 제2 전극(1142) 위에 배치될 수 있다. 상기 보호층(1150)은 상기 제2 전극(1142)의 P 영역 상의 일부 영역을 노출시키는 제1 개구부(h1)를 포함할 수 있다. The protective layer 1150 may be disposed on the second electrode 1142 . The protective layer 1150 may include a first opening h1 exposing a partial region on the P region of the second electrode 1142 .

또한, 상기 보호층(1150)은 상기 제1 전극(1141) 위에 배치될 수 있다. 상기 보호층(1150)은 상기 제1 전극(1141)의 N 영역 상의 일부 영역을 노출시키는 제2 개구부(h2)를 포함할 수 있다. Also, the protective layer 1150 may be disposed on the first electrode 1141 . The protective layer 1150 may include a second opening h2 exposing a partial region on the N region of the first electrode 1141 .

예로서, 상기 보호층(1150)은 절연물질로 제공될 수 있다. 예를 들어, 상기 보호층(1150)은 SiO₂, SiO_x, SiO_xN_y,Si₃N₄, Al₂O₃ 를 포함하는 그룹 중에서 선택된 적어도 하나의 물질로 형성될 수 있다.For example, the protective layer 1150 may be made of an insulating material. For example, the protective layer 1150 is SiO ₂ , SiO _x , SiO _x N _y ,Si ₃ N ₄ , Al ₂ O ₃ It may be formed of at least one material selected from the group comprising:

또한, 실시 예에 따른 반도체 소자(1100)는, 도 18, 도 19, 및 도 21에 도시된 바와 같이, 반사층(1160)을 포함할 수 있다. 상기 반사층(1160)은 제1 반사층(1161), 제2 반사층(1162), 제3 반사층(1163)을 포함할 수 있다. 상기 반사층(1160)은 상기 보호층(1150) 위에 배치될 수 있다. In addition, the semiconductor device 1100 according to the embodiment may include a reflective layer 1160 as shown in FIGS. 18 , 19 , and 21 . The reflective layer 1160 may include a first reflective layer 1161 , a second reflective layer 1162 , and a third reflective layer 1163 . The reflective layer 1160 may be disposed on the passivation layer 1150 .

상기 제1 반사층(1161)은 상기 제1 전극(1141)과 상기 제2 전극(1142) 위에 배치될 수 있다. 상기 제1 반사층(1161)은 상기 제1 전극(1141)의 일부 영역 위에 배치될 수 있다. 상기 제1 반사층(1161)은 상기 제2 전극(1142)의 일부 영역 위에 배치될 수 있다.The first reflective layer 1161 may be disposed on the first electrode 1141 and the second electrode 1142 . The first reflective layer 1161 may be disposed on a partial region of the first electrode 1141 . The first reflective layer 1161 may be disposed on a partial region of the second electrode 1142 .

상기 제1 반사층(1161)은 상기 제1 전극(1141)의 상부 면을 노출시키는 제4 개구부(h4)를 포함할 수 있다. 상기 제1 반사층(1161)은 상기 보호층(1150)의 상기 제2 개구부(h2)가 형성된 영역에 대응되어 제공된 제4 개구부(h4)를 포함할 수 있다. The first reflective layer 1161 may include a fourth opening h4 exposing an upper surface of the first electrode 1141 . The first reflective layer 1161 may include a fourth opening h4 provided to correspond to a region in which the second opening h2 of the protective layer 1150 is formed.

상기 제2 반사층(1162)은 상기 제1 전극(1141)과 상기 제2 전극(1142) 위에 배치될 수 있다. 상기 제2 반사층(1162)은 상기 제1 전극(1141)의 일부 영역 위에 배치될 수 있다. 상기 제2 반사층(1162)은 상기 제2 전극(1142)의 일부 영역 위에 배치될 수 있다.The second reflective layer 1162 may be disposed on the first electrode 1141 and the second electrode 1142 . The second reflective layer 1162 may be disposed on a partial region of the first electrode 1141 . The second reflective layer 1162 may be disposed on a partial region of the second electrode 1142 .

상기 제2 반사층(1162)은 상기 제1 반사층(1161)과 이격되어 배치될 수 있다. 상기 제2 반사층(1162)은 상기 제2 전극(1142)의 상부 면을 노출시키는 제3 개구부(h3)를 포함할 수 있다. 상기 제2 반사층(1162)은 상기 보호층(1150)의 상기 제1 개구부(h1)가 형성된 영역에 대응되어 제공된 제3 개구부(h3)를 포함할 수 있다.The second reflective layer 1162 may be disposed to be spaced apart from the first reflective layer 1161 . The second reflective layer 1162 may include a third opening h3 exposing an upper surface of the second electrode 1142 . The second reflective layer 1162 may include a third opening h3 provided to correspond to the region in which the first opening h1 of the protective layer 1150 is formed.

또한, 상기 제3 반사층(1163)은 상기 제1 전극(1141)과 상기 제2 전극(1142) 위에 배치될 수 있다. 상기 제3 반사층(1163)은 상기 제1 전극(1141)의 일부 영역 위에 배치될 수 있다. 상기 제3 반사층(1163)은 상기 제2 전극(1142)의 일부 영역 위에 배치될 수 있다.Also, the third reflective layer 1163 may be disposed on the first electrode 1141 and the second electrode 1142 . The third reflective layer 1163 may be disposed on a partial region of the first electrode 1141 . The third reflective layer 1163 may be disposed on a partial region of the second electrode 1142 .

상기 제3 반사층(1163)은 상기 제1 반사층(1161)과 상기 제2 반사층(1162) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(1163)은 상기 제1 반사층(1161)과 연결될 수 있다. 또한, 상기 제3 반사층(1163)은 상기 제2 반사층(1162)과 연결될 수 있다. 상기 제3 반사층(1163)은 상기 제1 반사층(1161)과 상기 제2 반사층(1162)에 물리적으로 직접 접촉되어 배치될 수 있다.The third reflective layer 1163 may be disposed between the first reflective layer 1161 and the second reflective layer 1162 . For example, the third reflective layer 1163 may be connected to the first reflective layer 1161 . Also, the third reflective layer 1163 may be connected to the second reflective layer 1162 . The third reflective layer 1163 may be disposed in direct physical contact with the first reflective layer 1161 and the second reflective layer 1162 .

상기 반사층(1160)은 절연성 반사층으로 제공될 수 있다. 예로서, 상기 반사층(1160)은 DBR(Distributed Bragg Reflector)층 또는 ODR(Omni Directional Reflector)층으로 제공될 수 있다. 또한, 상기 반사층(1160)은 금속 물질을 포함할 수도 있다.The reflective layer 1160 may be provided as an insulating reflective layer. For example, the reflective layer 1160 may be provided as a distributed Bragg reflector (DBR) layer or an omni directional reflector (ODR) layer. Also, the reflective layer 1160 may include a metal material.

실시 예에 의하면, 상기 제1 반사층(1161)은 상기 제1 전극(1141)의 측면 및 상면의 일부에 상기 제1 전극(1141)의 상면을 노출하며 배치될 수 있다. 상기 제2 반사층(1162)은 상기 제2 전극(1142)의 측면 및 상면의 일부에 상기 제2 전극(1142)의 상면을 노출하며 배치될 수 있다. According to an embodiment, the first reflective layer 1161 may be disposed to expose a top surface of the first electrode 1141 on a side surface and a part of the top surface of the first electrode 1141 . The second reflective layer 1162 may be disposed to expose a top surface of the second electrode 1142 on a side surface and a portion of the top surface of the second electrode 1142 .

이에 따라, 상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 상기 발광구조물(1110)의 활성층(1112)에서 발광되는 빛을 반사시켜 제1 본딩패드(1171)와 제2 본딩패드(1172)에서 광 흡수가 발생되는 것을 최소화하여 광도(Po)를 향상시킬 수 있다.Accordingly, the first reflective layer 1161 and the second reflective layer 1162 reflect light emitted from the active layer 1112 of the light emitting structure 1110 to form a first bonding pad 1171 and a second bonding pad ( 1172), the light absorption may be minimized to improve the luminous intensity (Po).

예를 들어, 상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 절연성 재료로 이루어지되, 상기 활성층(1112)에서 방출된 빛의 반사를 위하여 반사율이 높은 재료, 예를 들면 DBR 구조를 이룰 수 있다. 또한, 상기 제3 반사층(1163)도 예로서 DBR 구조를 이룰 수 있다.For example, the first reflective layer 1161 and the second reflective layer 1162 are made of an insulating material, and a material having high reflectivity, for example, a DBR structure, is used for reflection of light emitted from the active layer 1112 . can be achieved In addition, the third reflective layer 1163 may also have a DBR structure, for example.

상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 굴절률이 다른 물질이 서로 반복하여 배치된 DBR 구조를 이룰 수 있다. 예를 들어, 상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 TiO₂, SiO₂, Ta₂O₅, HfO₂ 중 적어도 하나 이상을 포함하는 단층 또는 적층 구조로 배치될 수 있다.The first reflective layer 1161 and the second reflective layer 1162 may form a DBR structure in which materials having different refractive indices are repeatedly disposed. For example, the first reflective layer 1161 and the second reflective layer 1162 may include TiO ₂ , SiO ₂ , Ta ₂ O ₅ , HfO ₂ .It may be arranged in a single-layer or multi-layer structure including at least one of them.

또한, 다른 실시 예에 의하면, 이에 한정하지 않고 상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 상기 활성층(1112)에서 발광하는 빛의 파장에 따라 상기 활성층(1112)에서 발광하는 빛에 대한 반사도를 조절할 수 있도록 자유롭게 제공될 수 있다.In addition, according to another embodiment, without being limited thereto, the first reflective layer 1161 and the second reflective layer 1162 may emit light from the active layer 1112 according to the wavelength of the light emitted from the active layer 1112 . It can be freely provided so that the reflectivity can be adjusted.

실시 예에 따른 반도체 소자(1100)는, 도 18 및 도 19에 도시된 바와 같이, 상기 제1 반사층(1161) 위에 배치된 제1 본딩패드(1171)를 포함할 수 있다. 또한, 실시 예에 따른 반도체 소자(1100)는 상기 제2 반사층(1162) 위에 배치된 제2 본딩패드(1172)를 포함할 수 있다. 상기 제2 본딩패드(1172)는 상기 제1 본딩패드(1171)와 이격되어 배치될 수 있다.The semiconductor device 1100 according to the embodiment may include a first bonding pad 1171 disposed on the first reflective layer 1161 as shown in FIGS. 18 and 19 . Also, the semiconductor device 1100 according to the embodiment may include a second bonding pad 1172 disposed on the second reflective layer 1162 . The second bonding pad 1172 may be disposed to be spaced apart from the first bonding pad 1171 .

상기 제1 본딩패드(1171)는 상기 제4 개구부(h4)와 상기 제2 개구부(h2)를 통하여 상기 제1 전극(1141)의 N 영역 상의 일부 영역에 접촉될 수 있다. 상기 제2 본딩패드(1172)는 상기 제3 개구부(h3)와 상기 제1 개구부(h1)를 통하여 상기 제2 전극(1142) 의 P 영역 상의 일부 영역에 접촉될 수 있다.The first bonding pad 1171 may contact a partial region on the N region of the first electrode 1141 through the fourth opening h4 and the second opening h2 . The second bonding pad 1172 may contact a partial region on the P region of the second electrode 1142 through the third opening h3 and the first opening h1 .

실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 본딩패드(1171)의 상부 면과 상기 제2 전극패드(172)의 상부 면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다. The semiconductor device according to the embodiment may be connected to an external power source by a flip-chip bonding method. For example, in manufacturing a semiconductor device package, the upper surface of the first bonding pad 1171 and the upper surface of the second electrode pad 172 may be disposed to be attached to a sub-mount, a lead frame, a circuit board, or the like. there is.

예를 들어, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)는, 도 1 내지 도 17을 참조하여 설명된 다공성 금속층과 본딩 합금층을 포함할 수 있다. 도 1 내지 도 17을 참조하여 설명된 다공성 금속층과 본딩 합금층에 관한 설명은 상기 제1 본딩패드(1171) 및 상기 제2 본딩패드(1172)에 적용될 수 있다.For example, the first bonding pad 1171 and the second bonding pad 1172 may include the porous metal layer and the bonding alloy layer described with reference to FIGS. 1 to 17 . The description of the porous metal layer and the bonding alloy layer described with reference to FIGS. 1 to 17 may be applied to the first bonding pad 1171 and the second bonding pad 1172 .

또한, 다른 실시 예에 의하면, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)는 Au, AuTi 등으로 형성됨으로써 실장공장이 안정적으로 진행될 수 있다. 또한 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)는 Ti, Al, In, Ir, Ta, Pd, Co, Cr, Mg, Zn, Ni, Si, Ge, Ag, Ag alloy, Au, Hf, Pt, Ru, Rh, ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 등 중에서 하나 이상의 물질 또는 합금을 이용하여 단층 또는 다층으로 형성될 수 있다.In addition, according to another embodiment, since the first bonding pad 1171 and the second bonding pad 1172 are formed of Au, AuTi, etc., a mounting factory may be stably performed. In addition, the first bonding pad 1171 and the second bonding pad 1172 are Ti, Al, In, Ir, Ta, Pd, Co, Cr, Mg, Zn, Ni, Si, Ge, Ag, Ag alloy, One or more materials or alloys from Au, Hf, Pt, Ru, Rh, ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, and Ni/IrOx/Au/ITO are used to form a single layer or multi-layer can be formed.

실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 발광구조물(1110)에서 제공되는 빛은 상기 기판(1105)을 통하여 방출될 수 있다. 상기 발광구조물(1110)에서 방출되는 빛은 상기 제1 반사층(1161)과 상기 제2 반사층(1162)에서 반사되어 상기 기판(1105) 방향으로 방출될 수 있다. When the semiconductor device according to the embodiment is mounted in a flip-chip bonding method and implemented as a semiconductor device package, the light provided from the light emitting structure 1110 may be emitted through the substrate 1105 . Light emitted from the light emitting structure 1110 may be reflected by the first reflective layer 1161 and the second reflective layer 1162 to be emitted toward the substrate 1105 .

또한, 상기 발광구조물(1110)에서 방출되는 빛은 상기 발광구조물(1110)의 측면 방향으로도 방출될 수 있다. 또한, 상기 발광구조물(1110)에서 방출되는 빛은, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면 중에서, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다. In addition, light emitted from the light emitting structure 1110 may also be emitted in a lateral direction of the light emitting structure 1110 . In addition, the light emitted from the light emitting structure 1110 may emit light between the first bonding pad 1171 and the second bonding pad 1171 among the surfaces on which the first bonding pad 1171 and the second bonding pad 1172 are disposed. The pad 1172 may be discharged to the outside through an area where the pad 1172 is not provided.

구체적으로, 상기 발광구조물(1110)에서 방출되는 빛은, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면 중에서, 상기 제1 반사층(1161), 상기 제2 반사층(1162), 상기 제3 반사층(1163)이 제공되지 않은 영역을 통하여 외부로 방출될 수 있다. Specifically, the light emitted from the light emitting structure 1110 includes the first reflective layer 1161 and the second reflective layer among the surfaces on which the first bonding pad 1171 and the second bonding pad 1172 are disposed. In 1162 , the third reflective layer 1163 may be emitted to the outside through a region not provided.

이에 따라, 실시 예에 따른 반도체 소자(1100)는 상기 발광구조물(1110)을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.Accordingly, the semiconductor device 1100 according to the embodiment can emit light in six directions surrounding the light emitting structure 1110 , and the luminous intensity can be remarkably improved.

또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다. In addition, according to the semiconductor device and the semiconductor device package according to the embodiment, since the first bonding pad 1171 and the second bonding pad 1172 having a large area can be directly bonded to a circuit board providing power, flip The chip bonding process can be easily and stably performed.

한편, 실시 예에 따른 반도체 소자를 설명함에 있어, 상기 제2 도전형 반도체층(1113) 위에 상기 오믹접촉층(1130)이 제공된 경우를 기준으로 설명되었다. 그러나, 다른 실시 예에 의하면 상기 오믹접촉층(1130)이 생략되고 상기 제2 도전형 반도체층(1113) 위에 상기 제2 전극(1142)이 직접 접촉되도록 배치될 수도 있다.Meanwhile, in the description of the semiconductor device according to the embodiment, the description is based on the case in which the ohmic contact layer 1130 is provided on the second conductivity-type semiconductor layer 1113 . However, according to another embodiment, the ohmic contact layer 1130 may be omitted and the second electrode 1142 may be disposed to directly contact the second conductivity-type semiconductor layer 1113 .

그러면, 도 22를 참조하여 실시 예에 따른 반도체 소자(1100)에 적용된 제1 본딩패드(1171)와 제2 본딩패드(1172)의 배치 관계에 대해 더 살펴 보기로 한다. 도 22는 본 발명의 실시 예에 따른 반도체 소자에 적용된 제1 본딩패드(1171)와 제2 본딩패드(1172)의 배치 예를 나타낸 도면이다.Then, the arrangement relationship between the first bonding pad 1171 and the second bonding pad 1172 applied to the semiconductor device 1100 according to the embodiment will be further described with reference to FIG. 22 . 22 is a diagram illustrating an arrangement example of a first bonding pad 1171 and a second bonding pad 1172 applied to a semiconductor device according to an embodiment of the present invention.

실시 예에 따른 반도체 소자(1100)에 의하면, 반도체 소자(1100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합은, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 상기 반도체 소자(1100)의 상부 면 전체 면적의 60%에 비해 같거나 작게 제공될 수 있다.According to the semiconductor device 1100 according to the embodiment, when viewed from the upper direction of the semiconductor device 1100 , the sum of the areas of the first bonding pad 1171 and the second bonding pad 1172 is the first The bonding pad 1171 and the second bonding pad 1172 may be provided equal to or smaller than 60% of the total area of the upper surface of the semiconductor device 1100 on which the bonding pad 1172 is disposed.

예로서, 상기 반도체 소자(1100)의 상부 면 전체 면적은 상기 발광구조물(1110)의 제1 도전형 반도체층(1111)의 하부 면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(1100)의 상부 면 전체 면적은 상기 기판(1105)의 상부 면 또는 하부 면의 면적에 대응될 수 있다.For example, the total area of the upper surface of the semiconductor device 1100 may correspond to an area defined by the horizontal and vertical lengths of the lower surface of the first conductivity-type semiconductor layer 1111 of the light emitting structure 1110 . . Also, the total area of the upper surface of the semiconductor device 1100 may correspond to the area of the upper surface or the lower surface of the substrate 1105 .

이와 같이, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 60%에 비해 같거나 작게 제공되도록 함으로써, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(1100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.As described above, by providing the sum of the areas of the first bonding pad 1171 and the second bonding pad 1172 equal to or smaller than 60% of the total area of the semiconductor device 1100 , the first bonding The amount of light emitted to the surface on which the pad 1171 and the second bonding pad 1172 are disposed can be increased. Accordingly, according to the embodiment, since the amount of light emitted in the direction of six surfaces of the semiconductor device 1100 is increased, the light extraction efficiency is improved and the luminous intensity Po can be increased.

또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(1171)의 면적과 상기 제2 본딩패드(1172)의 면적의 합은 상기 반도체 소자(1100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.In addition, when viewed from the top of the semiconductor device, the sum of the area of the first bonding pad 1171 and the area of the second bonding pad 1172 is 30% of the total area of the semiconductor device 1100 . The same or greater may be provided.

이와 같이, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)를 통하여 안정적인 실장이 수행될 수 있고, 상기 반도체 소자(1100)의 전기적 특성이 저하되지 않도록 확보할 수 있다.In this way, the sum of the areas of the first bonding pad 1171 and the second bonding pad 1172 is provided to be equal to or greater than 30% of the total area of the semiconductor device 1100, so that the first bonding pad 1172 is equal to or larger than 30% of the total area. Stable mounting can be performed through the pad 1171 and the second bonding pad 1172 , and it can be ensured that the electrical characteristics of the semiconductor device 1100 are not deteriorated.

실시 예에 따른 반도체 소자(1100)는, 광 추출 효율 및 본딩의 안정성 확보와 전기적 특성의 확보를 고려하여, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30% 이상이고 60% 이하로 선택될 수 있다. In the semiconductor device 1100 according to the embodiment, the sum of the areas of the first bonding pad 1171 and the second bonding pad 1172 is 30% or more and 60% or less of the total area of the semiconductor device 1100 may be selected.

즉, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(1100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다. That is, when the sum of the areas of the first bonding pad 1171 and the second bonding pad 1172 is 30% or more to 100% or less of the total area of the semiconductor device 1100 , the Stable mounting can be performed by securing electrical characteristics and securing bonding force to be mounted on the semiconductor device package.

또한, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 0% 초과 내지 60% 이하인 경우, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면으로 방출되는 광량이 증가하여 상기 반도체 소자(1100)의 광추출 효율이 향상되고, 광도(Po)가 증가될 수 있다. In addition, when the sum of the areas of the first bonding pad 1171 and the second bonding pad 1172 is greater than 0% to 60% or less of the total area of the semiconductor device 1100 , the first bonding pad 1171 ) and the amount of light emitted to the surface on which the second bonding pad 1172 is disposed increases, so that the light extraction efficiency of the semiconductor device 1100 may be improved, and the luminous intensity Po may be increased.

실시 예에서는 상기 반도체 소자(1100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 광도를 증가시키기 위해, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30% 이상 내지 60% 이하로 선택하였다. In the embodiment, the area of the first bonding pad 1171 and the second bonding pad 1172 is to secure the electrical characteristics of the semiconductor device 1100 and the bonding force to be mounted on the semiconductor device package, and to increase the luminance. The sum of is selected to be 30% or more to 60% or less of the total area of the semiconductor device 1100 .

또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 반도체 소자(1100)의 전기적 특성과 본딩력을 확보하기 위해서는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 60% 초과 내지 100% 이하로 구성될 수 있고, 광도를 증가시키기 위해서는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 0% 초과 30% 미만으로 선택하여 구성할 수 있다.In addition, according to another embodiment, without being limited thereto, in order to secure the electrical characteristics and bonding strength of the semiconductor device 1100 , the sum of the areas of the first bonding pad 1171 and the second bonding pad 1172 is This can be composed of more than 60% to 100% or less, and in order to increase the brightness, the sum of the areas of the first bonding pad 1171 and the second bonding pad 1172 is selected to be more than 0% and less than 30%. configurable.

실시 예에 의하면, 상기 제1 본딩패드(1171)는, 상기 반도체 소자(1100)의 장축 방향을 따라 x1의 길이로 제공되고, 상기 반도체 소자(1100)의 단축 방향을 따라 y1의 길이로 제공될 수 있다. 이때, 상기 x1과 y1의 비는 예로서 1:1.5 내지 1:2로 제공될 수 있다.According to an embodiment, the first bonding pad 1171 may be provided with a length of x1 along the long axis direction of the semiconductor device 1100 and with a length of y1 along the short axis direction of the semiconductor device 1100 . can In this case, the ratio of x1 to y1 may be, for example, 1:1.5 to 1:2.

또한, 상기 제2 본딩패드(1172)는, 상기 반도체 소자(1100)의 장축 방향을 따라 x2의 길이로 제공되고, 상기 반도체 소자(1100)의 단축 방향을 따라 y2의 길이로 제공될 수 있다. 이때, 상기 x2와 y2의 비는 예로서 1:1.5 내지 1:2로 제공될 수 있다.In addition, the second bonding pad 1172 may be provided with a length of x2 along a long axis direction of the semiconductor device 1100 and a length of y2 along a short axis direction of the semiconductor device 1100 . In this case, the ratio of x2 and y2 may be, for example, 1:1.5 to 1:2.

또한, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 최소 간격(d)은 125 마이크로 미터에 비해 같거나 크게 제공될 수 있다. 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 최소 간격(d)은 상기 반도체 소자(1100)가 실장 되는 패키지 몸체의 제2 전극패드와 제1 전극패드 간의 간격을 고려하여 선택될 수 있다. In addition, the minimum distance d between the first bonding pad 1171 and the second bonding pad 1172 may be equal to or greater than 125 micrometers. The minimum distance d between the first bonding pad 1171 and the second bonding pad 1172 considers the distance between the second electrode pad and the first electrode pad of the package body on which the semiconductor device 1100 is mounted. can be selected.

예로서, 패키지 몸체의 제1 전극패드와 제2 전극패드 간의 최소 간격이 최소 125 마이크로 미터로 제공될 수 있으며, 최대 200 마이크로 미터로 제공될 수 있다. 이때, 공정 오차를 고려하면, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 간격(d)은 예로서 125 마이크로 미터 이상이고 300 마이크로 미터 이하로 제공될 수 있다. For example, the minimum distance between the first electrode pad and the second electrode pad of the package body may be provided as a minimum of 125 micrometers, and may be provided as a maximum of 200 micrometers. In this case, in consideration of the process error, the distance d between the first bonding pad 1171 and the second bonding pad 1172 may be, for example, 125 micrometers or more and 300 micrometers or less.

또한, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 간격(d)이 125 마이크로 미터보다 크게 배치되어야, 반도체 소자의 제1 본딩패드(1171)와 제2 본딩패드(1172) 사이에서 단락이 발생하지 않을 수 있도록 최소 공간이 확보될 수 있고, 광 추출 효율을 향상시키기 위한 발광 면적을 확보할 수 있어 상기 반도체 소자(1100)의 광도(Po)가 증가될 수 있다. In addition, when the gap d between the first bonding pad 1171 and the second bonding pad 1172 is greater than 125 micrometers, the first bonding pad 1171 and the second bonding pad ( 1172), a minimum space may be secured so that a short circuit does not occur, and a light emitting area for improving light extraction efficiency may be secured, so that the luminous intensity Po of the semiconductor device 1100 may be increased.

또한, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 간격(d)이 300 마이크로 미터 이하로 제공되어야 상기 반도체 소자 패키지의 제1 전극패드 및 제2 전극패드와 상기 반도체 소자의 제1 본딩패드(1171) 및 제2 본딩패드(1172)가 충분한 본딩력을 가지며 본딩될 수 있고, 상기 반도체 소자(1100)의 전기적 특성이 확보될 수 있다. In addition, the gap d between the first bonding pad 1171 and the second bonding pad 1172 should be 300 micrometers or less, so that the first and second electrode pads of the semiconductor device package and the semiconductor The first bonding pad 1171 and the second bonding pad 1172 of the device may be bonded with sufficient bonding force, and electrical characteristics of the semiconductor device 1100 may be secured.

상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 최소 간격(d)은 광학적 특성을 확보하기 위해 125 마이크로 미터보다 크게 배치되고, 전기적 특성과 본딩력에 의한 신뢰성을 확보하기 위해 300 마이크로 미터보다 작게 배치될 수 있다. The minimum distance d between the first bonding pad 1171 and the second bonding pad 1172 is greater than 125 micrometers to secure optical characteristics, and to secure reliability by electrical characteristics and bonding force. It can be placed smaller than 300 micrometers for

실시 예에서는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 125 마이크로 미터 이상 300 마이크로 이하의 최소 간격(d)을 제공하지만, 이에 한정하지 않고, 상기 반도체 소자 패키지의 전기적 특성 또는 신뢰성을 향상시키기 위해서는 125 마이크로 미터보다 작게 배치될 수 있고, 광학적 특성을 향상시키기 위해서는 300 마이크로 미터보다 크게 배치될 수 있다.In the embodiment, a minimum distance d of 125 micrometers or more and 300 micrometers or less is provided between the first bonding pad 1171 and the second bonding pad 1172, but the present invention is not limited thereto. In order to improve characteristics or reliability, it may be arranged to be smaller than 125 micrometers, and to improve optical characteristics, it may be arranged to be larger than 300 micrometers.

실시 예에 의하면, 상기 제1 본딩패드(1171)는 상기 반도체 소자(1100)의 장축 방향에 배치된 이웃하는 측면으로부터 b1의 길이만큼 떨어져서 배치되고, 상기 반도체 소자(1100)의 단축 방향에 배치된 이웃하는 측면으로부터 a1 또는 a3의 길이만큼 떨어져서 배치될 수 있다. 이때, 상기 a1 또는 a3는 예로서 40 마이크로 미터에 비해 같거나 크고, 상기 b1은 100 마이크로 미터에 비해 같거나 크게 제공될 수 있다.According to an embodiment, the first bonding pad 1171 is disposed at a distance of a length b1 from the neighboring side surfaces disposed in the long axis direction of the semiconductor device 1100 and disposed in the short axis direction of the semiconductor device 1100 . It may be disposed at a distance of a1 or a3 length from the neighboring side. In this case, a1 or a3 may be equal to or larger than 40 micrometers, and b1 may be equal to or larger than 100 micrometers.

또한, 상기 제2 본딩패드(1172)는 상기 반도체 소자(1100)의 장축 방향에 배치된 이웃하는 측면으로부터 b2의 길이만큼 떨어져서 배치되고, 상기 반도체 소자(1100)의 단축 방향에 배치된 이웃하는 측면으로부터 a2 또는 a4의 길이만큼 떨어져서 배치될 수 있다. 이때, 상기 a2 또는 a4는 예로서 40 마이크로 미터에 비해 같거나 크고, 상기 b2는 100 마이크로 미터에 비해 같거나 크게 제공될 수 있다.In addition, the second bonding pad 1172 is disposed at a distance of a length b2 from the neighboring side surfaces disposed in the long axis direction of the semiconductor device 1100 , and adjacent side surfaces disposed in the short axis direction of the semiconductor device 1100 . It can be arranged at a distance of a2 or a4 length from the . In this case, a2 or a4 may be equal to or larger than 40 micrometers, and b2 may be equal to or larger than 100 micrometers.

실시 예에 의하면, 상기 a1, a2, a3, a4는 서로 같은 값으로 제공될 수 있다. 또한, 상기 b1과 b2는 서로 같은 값으로 제공될 수 있다. 또한, 다른 실시 예에 의하면, 상기 a1, a2, a3, a4 중에서 적어도 2 개가 서로 다른 값을 가질 수도 있고, 상기 b1과 b2가 서로 다른 값을 가질 수도 있다.According to an embodiment, a1, a2, a3, and a4 may be provided as the same value. Also, b1 and b2 may be provided as the same value. Also, according to another embodiment, at least two of a1, a2, a3, and a4 may have different values, and b1 and b2 may have different values.

또한, 실시 예에 따른 반도체 소자(1100)에 의하면, 도 22에 도시된 바와 같이, 상기 제3 반사층(1163)이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(1163)의 상기 반도체 소자(1100)의 장축 방향에 따른 길이(d)는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 간격에 대응되어 배치될 수 있다. 또한, 상기 제3 반사층(1163)의 상기 반도체 소자(1100)의 단축 방향에 따라 f의 길이로 제공될 수 있다. 상기 제3 반사층(1163)의 상기 반도체 소자(1100)의 단축 방향에 따른 길이(f)는 예로서 상기 반도체 소자(1100)의 단축 방향 길이에 대응될 수 있다. 또한, 상기 제3 반사층(1163)의 면적은 예로서 상기 반도체 소자(1100)의 상부 면 전체의 10% 이상이고 25% 이하로 제공될 수 있다. In addition, according to the semiconductor device 1100 according to the embodiment, as shown in FIG. 22 , the third reflective layer 1163 is disposed between the first bonding pad 1171 and the second bonding pad 1172 . can be For example, the length d of the third reflective layer 1163 along the long axis direction of the semiconductor device 1100 corresponds to the interval between the first bonding pad 1171 and the second bonding pad 1172 , can be placed. In addition, the third reflective layer 1163 may have a length of f along the short axis direction of the semiconductor device 1100 . The length f of the third reflective layer 1163 in the short axis direction of the semiconductor device 1100 may correspond to, for example, a length in the short axis direction of the semiconductor device 1100 . In addition, the area of the third reflective layer 1163 may be, for example, 10% or more and 25% or less of the entire upper surface of the semiconductor device 1100 .

상기 제3 반사층(1163)의 면적이 상기 반도체 소자(1100)의 상부 면 전체의 10% 이상일 때, 상기 반도체 소자의 하부에 배치되는 패키지 몸체가 변색되거나 균열의 발생을 방지할 수 있고, 25% 이하일 경우 상기 반도체 소자의 6면으로 발광하도록 하는 광 추출 효율을 확보하기에 유리하다. When the area of the third reflective layer 1163 is 10% or more of the entire upper surface of the semiconductor device 1100, discoloration of the package body disposed under the semiconductor device or generation of cracks can be prevented, and 25% In the following case, it is advantageous to secure light extraction efficiency to emit light on six surfaces of the semiconductor device.

또한, 다른 실시 예에서는 이에 한정하지 않고 상기 광 추출 효율을 더 크게 확보하기 위해 상기 제3 반사층(1163)의 면적을 상기 반도체 소자(1100)의 상부 면 전체의 0% 초과 내지 10% 미만으로 배치할 수 있고, 상기 패키지 몸체에 변색 또는 균열의 발생을 방지하기 위해 상기 제3 반사층(1163)의 면적을 상기 반도체 소자(100)의 상부 면 전체의 25% 초과 내지 100% 미만으로 배치할 수 있다.In addition, in another embodiment, the area of the third reflective layer 1163 is arranged to be greater than 0% to less than 10% of the entire upper surface of the semiconductor device 1100 in order to secure the light extraction efficiency to be greater, but not limited thereto. In order to prevent discoloration or cracking in the package body, the area of the third reflective layer 1163 may be disposed to be greater than 25% to less than 100% of the entire upper surface of the semiconductor device 100 . .

이와 같이 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 제공된 제1 영역으로 상기 발광구조물(1110)에서 생성된 빛이 투과되어 방출되지 않도록 제공될 수 있다. 이때, 상기 제1 영역은 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 최소 간격에 대응되는 영역일 수 있다. 또한, 상기 제1 영역은 상기 제3 반사층(1163)에 있어서 반도체 소자의 장축 방향으로 배치된 길이(d)에 대응될 수 있다.As described above, according to the semiconductor device 1100 according to the embodiment, the light generated by the light emitting structure 1110 is transmitted to the first region provided between the first bonding pad 1171 and the second bonding pad 1172 . It may be provided so that it is not released. In this case, the first region may be a region corresponding to a minimum distance between the first bonding pad 1171 and the second bonding pad 1172 . Also, the first region may correspond to a length d of the third reflective layer 1163 disposed in the long axis direction of the semiconductor device.

또한, 상기 반도체 소자(1100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(1171) 또는 상기 제2 본딩패드(1172) 사이에 제공된 제2 영역으로 상기 발광구조물(1110)에서 생성된 빛이 투과되어 방출될 수 있다. 이때, 상기 제2 영역은 b1과 b2에 대응되는 영역일 수 있다.In addition, the light emitting structure 1110 generates a second region provided between the first bonding pad 1171 or the second bonding pad 1172 adjacent to the side surface disposed in the long axis direction of the semiconductor device 1100 . Light can be transmitted and emitted. In this case, the second area may be an area corresponding to b1 and b2.

또한, 상기 반도체 소자(1100)의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(1171) 또는 상기 제2 본딩패드(1172) 사이에 제공된 제3 영역으로 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다. 이때, 상기 제3 영역은 a1, a2, a3, 및 a4에 대응되는 영역일 수 있다.In addition, the light generated by the light emitting structure is transmitted to the third region provided between the first bonding pad 1171 or the second bonding pad 1172 adjacent to the side surface disposed in the short axis direction of the semiconductor device 1100 . It can be permeated and released. In this case, the third area may be an area corresponding to a1, a2, a3, and a4.

예컨대, 실시 예에 따른 반도체 소자(1100)의 장축 방향 길이가 1250mm이고, 단축 방향 길이가 750mm인 경우에 이상에서 언급된 변수들은 다음과 같은 값을 가질 수 있다.For example, when the length in the major axis direction of the semiconductor device 1100 according to the embodiment is 1250 mm and the length in the minor axis direction is 750 mm, the above-mentioned variables may have the following values.

상기 제1 본딩패드(1171)의 면적과 상기 제2 본딩패드(1172)의 면적이 서로 같고, 그 합이 30% 경우에, x1:y1=1:2이고, d의 값이 125 마이크로 미터로 제공되면, x1의 값은 265 마이크로 미터로 제공되고, y1의 값은 530 마이크로 미터로 제공될 수 있다. 이에 따라, a1의 값은 예로서 110 마이크로 미터에 비해 작거나 같고, b1의 값은 예로서 300 마이크로 미터에 비해 작거나 같게 제공될 수 있다.When the area of the first bonding pad 1171 and the area of the second bonding pad 1172 are the same and the sum is 30%, x1:y1=1:2, and the value of d is 125 micrometers. If provided, the value of x1 may be given as 265 micrometers, and the value of y1 may be given as 530 micrometers. Accordingly, the value of a1 may be, for example, less than or equal to 110 micrometers, and the value of b1 may be provided to be less than or equal to, for example, 300 micrometers.

즉, 반도체 소자(1100)의 크기에 따라, 상기 제1 본딩패드(1171)의 면적과 상기 제2 본딩패드(1172)의 면적의 합이 결정되고, 상기 제1 본딩패드(1171)의 가로/세로 비율과 d의 값이 결정되면, 나머지 변수들은 계산에 의하여 산출될 수 있게 된다. 이에 따라, a1, a2, a3, a4, b1, b2 등의 상한 값은 나타내지 아니 하였다.That is, according to the size of the semiconductor device 1100 , the sum of the area of the first bonding pad 1171 and the area of the second bonding pad 1172 is determined, and the width/ When the vertical ratio and the value of d are determined, the remaining variables can be calculated by calculation. Accordingly, upper limit values of a1, a2, a3, a4, b1, b2, etc. are not shown.

실시 예에 의하면, 상기 제1 반사층(1161)의 크기는 상기 제1 본딩패드(1171)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제1 반사층(1161)의 면적은 상기 제1 본딩패드(1171)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제1 반사층(1161)의 한 변의 길이는 상기 제1 본딩패드(1171)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.According to an embodiment, the size of the first reflective layer 1161 may be several micrometers larger than the size of the first bonding pad 1171 . For example, the area of the first reflective layer 1161 may be large enough to completely cover the area of the first bonding pad 1171 . Considering the process error, the length of one side of the first reflective layer 1161 may be, for example, 4 micrometers to 10 micrometers greater than the length of one side of the first bonding pad 1171 .

또한, 상기 제2 반사층(1162)의 크기는 상기 제2 본딩패드(1172)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제2 반사층(1162)의 면적은 상기 제2 본딩패드(1172)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제2 반사층(1162)의 한 변의 길이는 상기 제2 본딩패드(1172)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.In addition, the size of the second reflective layer 1162 may be several micrometers larger than the size of the second bonding pad 1172 . For example, the area of the second reflective layer 1162 may be large enough to completely cover the area of the second bonding pad 1172 . Considering the process error, the length of one side of the second reflective layer 1162 may be greater than the length of one side of the second bonding pad 1172, for example, by about 4 micrometers to 10 micrometers.

실시 예에 의하면, 상기 제1 반사층(1161)과 상기 제2 반사층(1162)에 의하여, 상기 발광구조물(1110)로부터 방출되는 빛이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 상기 발광구조물(1110)에서 생성되어 방출되는 빛이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)에 입사되어 손실되는 것을 최소화할 수 있다.According to an embodiment, the light emitted from the light emitting structure 1110 by the first reflective layer 1161 and the second reflective layer 1162 is emitted from the first bonding pad 1171 and the second bonding pad 1172 . ) can be reflected without being incident on it. Accordingly, it is possible to minimize loss of light generated and emitted from the light emitting structure 1110 by being incident on the first bonding pad 1171 and the second bonding pad 1172 .

또한, 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제3 반사층(1163)이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 배치되므로, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이로 빛이 방출되는 것을 방지할 수 있다. In addition, according to the semiconductor device 1100 according to the embodiment, since the third reflective layer 1163 is disposed between the first bonding pad 1171 and the second bonding pad 1172 , the first bonding pad ( 1171) and the second bonding pad 1172 may prevent light from being emitted.

앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(1100)는 예를 들어 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지 형태로 제공될 수 있다. 이때, 반도체 소자(1100)가 실장되는 패키지 몸체가 수지 등으로 제공되는 경우, 상기 반도체 소자(1100)의 하부 영역에서, 상기 반도체 소자(1100)로부터 방출되는 단파장의 강한 빛에 의하여 패키지 몸체가 변색되거나 균열이 발생될 수 있다. As described above, the semiconductor device 1100 according to the embodiment may be mounted by, for example, a flip-chip bonding method and provided in the form of a semiconductor device package. In this case, when the package body on which the semiconductor device 1100 is mounted is provided with a resin or the like, the package body is discolored by strong light of a short wavelength emitted from the semiconductor device 1100 in the lower region of the semiconductor device 1100 . or cracks may occur.

그러나, 실시 예에 따른 반도체 소자(1100)에 의하면 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 영역 사이로 빛이 방출되는 것을 방지할 수 있으므로, 상기 반도체 소자(1100)의 하부 영역에 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있다. However, according to the semiconductor device 1100 according to the embodiment, it is possible to prevent light from being emitted between the region where the first bonding pad 1171 and the second bonding pad 1172 are disposed. ) to prevent discoloration or cracking of the package body disposed in the lower region.

또한, 실시 예에 따른 반도체 소자(1100)에 의하면, 패키지 몸체에 제공되는 제1 전극패드와 제2 전극패드 간의 최소 간격이 고려되어 상기 제3 반사층(1163)의 폭(d)이 최소화되도록 선택될 수 있다. 그리고, 상기 반도체 소자(1100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(1171) 또는 상기 제2 본딩패드(1172) 사이에 제공된 간격(b1, b2)을 최대로 확보함으로써, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 측면으로 방출되는 빛의 양을 향상시킬 수 있다. In addition, according to the semiconductor device 1100 according to the embodiment, the minimum distance between the first electrode pad and the second electrode pad provided on the package body is considered and the width d of the third reflective layer 1163 is selected to be minimized. can be And, by maximally securing the gaps b1 and b2 provided between the first bonding pad 1171 or the second bonding pad 1172 adjacent to the side surface arranged in the long axis direction of the semiconductor device 1100, The amount of light emitted to the side surfaces of the first bonding pad 1171 and the second bonding pad 1172 may be improved.

실시 예에 의하면, 상기 제1 본딩패드(1171), 상기 제2 본딩패드(1172), 상기 제3 반사층(1163)이 배치된 상기 반도체 소자(1100)의 상부 면의 20% 이상 면적에서 상기 발광구조물(1110)에서 생성된 빛이 투과되어 방출될 수 있다.According to an embodiment, the light emission occurs in an area of 20% or more of the upper surface of the semiconductor device 1100 on which the first bonding pad 1171 , the second bonding pad 1172 , and the third reflective layer 1163 are disposed. Light generated by the structure 1110 may be transmitted and emitted.

이에 따라, 실시 예에 의하면, 상기 반도체 소자(1100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다. 또한, 상기 반도체 소자(100)의 하부 면에 근접하게 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있게 된다.Accordingly, according to the embodiment, since the amount of light emitted in the direction of six surfaces of the semiconductor device 1100 is increased, the light extraction efficiency is improved and the luminous intensity Po can be increased. In addition, it is possible to prevent discoloration or cracking of the package body disposed close to the lower surface of the semiconductor device 100 .

이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.Features, structures, effects, etc. described in the above embodiments are included in at least one embodiment, and are not necessarily limited to only one embodiment. Furthermore, features, structures, effects, etc. illustrated in each embodiment can be combined or modified for other embodiments by a person skilled in the art to which the embodiments belong. Therefore, the contents related to such combinations and modifications should be interpreted as being included in the scope of the embodiment.

이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 특허청구범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.In the above, the embodiment has been mainly described, but this is only an example, and does not limit the embodiment, and those of ordinary skill in the art to which the embodiment pertains may find several not illustrated above within a range that does not depart from the essential characteristics of the embodiment. It can be seen that variations and applications of branches are possible. For example, each component specifically shown in the embodiment can be implemented by modification. And the differences related to these modifications and applications should be interpreted as being included in the scope of the embodiments set forth in the appended claims.

100, 500 반도체 소자 110, 510 반도체층
115 제1 본딩층 120, 520 금속층
130, 530 다공성 금속층 135 합금층
140, 540 본딩 금속층
200, 400, 600, 700 반도체 소자 패키지
210, 410 패드부 220, 420 리드 프레임
230, 430 패키지 몸체 240, 440 몰딩부
300 메인기판 310 제2 본딩층
535 본딩 합금층100, 500 semiconductor element 110, 510 semiconductor layer
115 first bonding layer 120, 520 metal layer
130, 530 porous metal layer 135 alloy layer
140, 540 bonding metal layer
200, 400, 600, 700 semiconductor device package
210, 410 Pad part 220, 420 Lead frame
230, 430 Package body 240, 440 Molding part
300 main board 310 second bonding layer
535 bonding alloy layer

Claims

제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 발광구조물;
상기 발광구조물 위에 배치되며, 상기 제1 도전형 반도체층과 전기적으로 연결된 제1 본딩패드;
상기 발광구조물 위에 배치되며, 상기 제1 본딩패드와 이격되어 배치되고, 상기 제2 도전형 반도체층과 전기적으로 연결된 제2 본딩패드;
상기 발광구조물 위에 배치되며, 상기 제1 본딩패드와 상기 제2 본딩패드 사이에 배치된 반사층;
을 포함하고,
상기 제1 본딩패드와 상기 제2 본딩패드 각각은, 상기 발광구조물 위에 배치되며 복수의 기공을 포함하는 다공성 금속층과, 상기 다공성 금속층 위에 배치된 본딩 합금층을 포함하며,
상기 다공성 금속층은 Au, Ag, Cu를 포함하는 금속 중에서 선택된 적어도 하나 또는 그 합금을 포함하며,
상기 본딩 합금층은 Au와 Sn을 포함하는 합금층을 포함하고, 상기 다공성 금속층에 가까운 제1 영역에 배치된 상기 합금층에 포함된 Au 원자 조성비에 비하여 상기 다공성 금속층으로부터 상기 제1 영역에 비해 상대적으로 먼 제2 영역에 배치된 상기 합금층의 Au 원자 조성비가 더 작고,
상기 제1 영역에 배치된 상기 합금층에 포함된 Au 원자 조성비는 25 at% 이상이며 50 at% 이하 이고, Sn 원자 조성비는 50 at% 이상이며 75 at% 이하이고,
상기 제2 영역에 배치된 상기 합금층에 포함된 Au 원자 조성비는 5 at% 이상이며 25 at% 이하 이고, Sn 원자 조성비는 75 at% 이상이며 95 at% 이하인 반도체 소자.a light emitting structure including a first conductivity type semiconductor layer, a second conductivity type semiconductor layer, and an active layer disposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer;
a first bonding pad disposed on the light emitting structure and electrically connected to the first conductivity type semiconductor layer;
a second bonding pad disposed on the light emitting structure, spaced apart from the first bonding pad, and electrically connected to the second conductivity-type semiconductor layer;
a reflective layer disposed on the light emitting structure and disposed between the first bonding pad and the second bonding pad;
including,
Each of the first bonding pad and the second bonding pad includes a porous metal layer disposed on the light emitting structure and including a plurality of pores, and a bonding alloy layer disposed on the porous metal layer,
The porous metal layer includes at least one selected from metals including Au, Ag, and Cu or an alloy thereof,
The bonding alloy layer includes an alloy layer containing Au and Sn, and relative to the first region from the porous metal layer compared to the composition ratio of Au atoms included in the alloy layer disposed in the first region close to the porous metal layer. The Au atom composition ratio of the alloy layer disposed in the second region farther from
The Au atomic composition ratio included in the alloy layer disposed in the first region is 25 at% or more and 50 at% or less, and the Sn atomic composition ratio is 50 at% or more and 75 at% or less,
The Au atomic composition ratio included in the alloy layer disposed in the second region is 5 at% or more and 25 at% or less, and the Sn atomic composition ratio is 75 at% or more and 95 at% or less.

제1항에 있어서,
상기 본딩 합금층은 AuSn 합금층을 포함하고, 상기 AuSn 합금층의 Au 대비 Sn 조성비는 at% 기준으로 9:1 이상이고 2.5:7.5 이하인 반도체 소자.According to claim 1,
The bonding alloy layer includes an AuSn alloy layer, and the AuSn alloy layer has a composition ratio of Sn to Au of 9:1 or more and 2.5:7.5 or less based on at%.

제1항 또는 제2항에 있어서,
상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 상기 반도체 소자의 상부 면 전체 면적의 60%에 비해 같거나 작고, 상기 반사층의 면적은 상기 반도체 소자의 상부 면 전체 면적의 10% 이상이고 25% 이하로 제공되고,
상기 제1 본딩패드와 상기 제2 본딩패드 사이에 제공된 제1 영역을 통해서는 상기 발광구조물에서 생성된 빛이 투과되어 방출되지 않고, 상기 반도체 소자의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제2 영역, 상기 반도체 소자의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제3 영역에서, 상기 발광구조물에서 생성된 빛이 투과되어 방출되는 반도체 소자.3. The method of claim 1 or 2,
When viewed from the top direction of the semiconductor device, the sum of the area of the first bonding pad and the area of the second bonding pad is the entire upper surface of the semiconductor device on which the first bonding pad and the second bonding pad are disposed. equal to or smaller than 60% of the area, and the area of the reflective layer is provided to be 10% or more and 25% or less of the total area of the upper surface of the semiconductor device,
The light generated by the light emitting structure is not transmitted through the first region provided between the first bonding pad and the second bonding pad and is not emitted. In a bonding pad or a second region provided between the second bonding pads, and a third region provided between the first bonding pad or the second bonding pad adjacent to a side surface disposed in the short axis direction of the semiconductor device, the light emitting structure A semiconductor device that transmits and emits light generated from

제1항 또는 제2항에 있어서,
상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은 상기 반도체 소자의 전체 면적의 30%에 비해 같거나 크며,
상기 제1 본딩패드 또는 상기 제2 본딩패드는 상기 반도체 소자의 장축 방향을 따라 x의 길이로 제공되고, 상기 반도체 소자의 단축 방향을 따라 y의 길이로 제공되며,
상기 x와 상기 y의 비는 1:1.5 내지 1:2로 제공된 반도체 소자.3. The method of claim 1 or 2,
When viewed from the top of the semiconductor device, the sum of the area of the first bonding pad and the area of the second bonding pad is equal to or greater than 30% of the total area of the semiconductor device,
The first bonding pad or the second bonding pad is provided with a length of x along the long axis direction of the semiconductor device, and is provided with a length of y along the short axis direction of the semiconductor device,
The ratio of x and y is 1:1.5 to 1:2.

리세스를 제공하며, 상기 리세스의 바닥 면에 제공된 패드부를 포함하는 패키지 몸체;
상기 리세스 내에 배치되며, 상기 패드부 위에 배치된 본딩 합금층;
상기 본딩 합금층 위에 배치되며, 복수의 기공을 포함하는 다공성 금속층;
상기 다공성 금속층 위에 배치된 금속층;
상기 금속층 위에 배치된 반도체층;
을 포함하며,
상기 본딩 합금층은 Au와 Sn을 포함하는 합금층을 포함하고, 상기 다공성 금속층에 가까운 제1 영역에 배치된 상기 합금층에 포함된 Au 원자 조성비에 비하여 상기 다공성 금속층으로부터 먼 제2 영역에 배치된 상기 합금층의 Au 원자 조성비가 더 작으며,
상기 다공성 금속층은 Au 원자 조성비가 90 at% 이상이며 95 at% 이하 이고, Sn 원자 조성비는 5 at% 이상이며 10 at% 이하인 반도체 소자 패키지.a package body providing a recess and including a pad portion provided on a bottom surface of the recess;
a bonding alloy layer disposed in the recess and disposed on the pad part;
a porous metal layer disposed on the bonding alloy layer and including a plurality of pores;
a metal layer disposed on the porous metal layer;
a semiconductor layer disposed on the metal layer;
includes,
The bonding alloy layer includes an alloy layer containing Au and Sn, and is disposed in a second region far from the porous metal layer compared to the composition ratio of Au atoms included in the alloy layer disposed in the first region close to the porous metal layer. The Au atom composition ratio of the alloy layer is smaller,
The porous metal layer has an Au atomic composition ratio of 90 at% or more and 95 at% or less, and a Sn atomic composition ratio of 5 at% or more and 10 at% or less.

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