KR102366270B1 - 가요성 표시 장치 - Google Patents

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Abstract

본 발명의 실시예에 따른 가요성 표시 장치는, 가요성 기판과, 상기 가요성 기판 상에 형성되며 드레인 영역과, 게이트 영역, 및 소스 영역을 포함하는 반도체층, 및 상기 반도체층 상에 형성된 게이트 전극을 포함하는 박막 트랜지스터, 및 캐패시터를 포함하는 구동 회로부, 및 상기 가요성 기판 상에 형성되며 상기 구동 회로부와 연결된 표시부를 포함하는 표시 패널을 포함하고, 상기 표시 패널은 굽혀질 때 장력 및 압축력이 작용되며 변형되는 벤딩 영역, 및 원형을 유지하는 비벤딩 영역으로 구획되며, 상기 벤딩 영역 및 비벤딩 영역에서 상기 구동 회로부는 비대칭 설계가 이루어진다.

Description

가요성 표시 장치{FLEXIBLE DISPLAY}
본 기재는 가요성 표시 장치에 관한 것으로 더욱 상세하게는, 벤딩 영역과 비벤딩 영역으로 구획되는 표시 패널을 포함하는 가요성 표시 장치에 관한 것이다.
가요성 표시 장치는 휘어질 수 있는 가요성(flexible) 표시 패널을 이용한다. 가요성 표시 장치를 굽힐 때 가요성 표시 패널 중 굽혀지는 부분의 내측은 압축력을 받아 수축되고, 굽혀지는 부분의 외측은 장력을 받아 늘어나게 된다. 기존의 표시 패널 전체 영역의 소자는 동일한 크기와 폭으로 설계된다. 특히, 표시 패널의 박막 트랜지스터(Thin Film Transistor; TFT) 소자의 반도체층과 전극은 패널 전체 영역에서 동일한 크기와 폭으로 형성되고, 캐패시터(capacitor)의 전극 또한, 동일한 크기와 폭으로 형성된다.
이 경우, 굽힘에 의해 늘어나는 표시 패널 부분의 박막 트랜지스터, 신호 배선, 캐패시터 등의 크기 및 폭은 굽혀지지 않는 부분에 비해 더 늘어나게 된다. 표시 패널이 굽혀졌을 때 이러한 소자들의 크기 차이로 인해, 표시 패널 내부의 박막 트랜지스터(Thin Film Transistor; TFT) 소자의 특성과 캐패시터의 특성이 변할 수 있다. 따라서, 가요성 표시 패널이 쉽게 손상되고, 내구성이 저하될 수 있다.
상기와 같은 문제점을 해결하기 위해, 본 발명의 실시예들에서 표시 패널의 벤딩 영역과 비벤딩 영역에서 소자들의 크기를 달리 설계하여, 벤딩시 소자 특성을 동일하게 유지하기 위한 가요성 표시 장치를 제공하고자 한다.
본 발명의 일 실시예에 따른 가요성 표시 장치는, 가요성 기판과, 상기 가요성 기판 상에 형성되며 드레인 영역과, 게이트 영역, 및 소스 영역을 포함하는 반도체층, 및 상기 반도체층 상에 형성된 게이트 전극을 포함하는 박막 트랜지스터, 및 캐패시터를 포함하는 구동 회로부, 및 상기 가요성 기판 상에 형성되며 상기 구동 회로부와 연결된 표시부를 포함하는 표시 패널을 포함하고, 상기 표시 패널은 굽혀질 때 장력 및 압축력이 작용되며 변형되는 벤딩 영역, 및 원형을 유지하는 비벤딩 영역으로 구획되며, 상기 벤딩 영역 및 비벤딩 영역에서 상기 구동 회로부는 비대칭 설계가 이루어진다.
상기 박막 트랜지스터의 반도체층은 상기 벤딩 영역 및 상기 비벤딩 영역에서 폭이 서로 다르게 형성될 수 있다.
상기 박막 트랜지스터의 벤딩 영역의 반도체층의 폭은 상기 비벤딩 영역의 반도체층의 폭보다 더 작게 형성될 수 있다.
상기 표시 패널이 굽혀진 경우, 상기 벤딩 영역과 상기 비벤딩 영역의 박막 트랜지스터의 반도체층의 폭은 동일하도록 설계될 수 있다.
상기 박막 트랜지스터의 드레인 영역 및 소스 영역은 벤딩 영역 및 비벤딩 영역에서 폭이 서로 다르게 형성될 수 있다.
상기 박막 트랜지스터의 벤딩 영역의 드레인 영역 및 소스 영역의 폭은 상기 비벤딩 영역의 드레인 영역 및 소스 영역의 폭보다 작게 형성될 수 있다.
상기 표시 패널이 굽혀진 경우, 상기 벤딩 영역과 상기 비벤딩 영역의 박막 트랜지스터의 드레인 영역 및 소스 영역의 폭은 동일하도록 설계될 수 있다.
상기 캐패시터는 유전체인 층간 절연막을 사이에 두고 배치된 한 쌍의 캐패시터 전극을 포함하고, 상기 벤딩 영역의 캐패시터 전극의 폭은 상기 비벤딩 영역의 캐패시터 전극의 폭보다 작게 형성될 수 있다.
상기 표시 패널이 굽혀진 경우, 상기 벤딩 영역과 상기 비벤딩 영역의 캐패시터 전극의 폭이 동일하도록 설계될 수 있다.
상기 벤딩 영역에서의 화소의 크기는 상기 비벤딩 영역에서의 화소의 크기보다 작게 형성될 수 있다.
상기 표시부는 유기 발광 표시 소자를 포함할 수 있다.
본 발명의 실시예들에 따르면, 가요성 표시 장치를 굽혔을 경우, 박막 트랜지스터, 캐패시터 등의 소자의 크기와 폭을 벤딩 영역과 비벤딩 영역에서 동일하게 유지함으로써, 박막 트랜지스터, 캐패시터의 특성을 동일하게 유지하여 표시 장치의 내구성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 가요성 표시 장치의 표시 패널을 개략적으로 나타내는 사시도이다.
도 2는 본 발명의 일 실시예에 따른 가요성 표시 장치의 표시 패널이 굽혀진 상태를 개략적으로 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 가요성 표시 장치의 등가 회로도이다.
도 4는 본 발명의 일 실시예에 따른 가요성 표시 장치의 표시 패널의 화소 구조를 나타내는 배치도이다.
도 5는 도 4의 Ⅴ-Ⅴ 선을 따라 자른 표시 패널의 단면을 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 박막 트랜지스터의 비벤딩 영역과 벤딩 영역의 벤딩 전의 폭을 개략적으로 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 박막 트랜지스터의 비벤딩 영역과 벤딩 영역의 벤딩 후의 폭을 개략적으로 나타내는 도면이다.
도 8은 본 발명의 일 실시예에 따른 표시 패널의 벤딩 전과 벤딩 후의 길이 변화를 개략적으로 나타내는 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
또한, 여러 실시예들에 있어서, 동일한 구성을 가지는 구성요소에 대해서는 동일한 부호를 사용하여 대표적으로 일 실시예에서 설명하고, 그 외의 실시예들에서는 일 실시예와 다른 구성에 대해서만 설명하기로 한다.
도면들은 개략적이고 축적에 맞게 도시되지 않았다는 것을 일러둔다. 도면에 있는 부분들의 상대적인 치수 및 비율은 도면에서의 명확성 및 편의를 위해 그 크기에 있어 과장되거나 감소되어 도시되었으며, 임의의 치수는 단지 예시적인 것이지 한정적인 것은 아니다. 그리고, 둘 이상의 도면에 나타나는 동일한 구조물, 요소 또는 부품에는 동일한 참조 부호가 유사한 특징을 나타내기 위해 사용된다. 어느 부분이 다른 부분의 "위에" 또는 "상에" 있다고 언급하는 경우, 이는 바로 다른 부분의 위에 있을 수 있거나 그 사이에 다른 부분이 수반될 수도 있다.
본 발명의 실시예는 본 발명의 한 실시예를 구체적으로 나타낸다. 그 결과, 도해의 다양한 변형이 예상된다. 따라서 실시예는 도시한 영역의 특정 형태에 국한되지 않으며, 예를 들면 제조에 의한 형태의 변형도 포함한다.
이하, 도 1 내지 도 5를 참조하여, 본 발명의 일 실시예에 따른 가요성 표시 장치를 설명한다.
도 1은 본 발명의 일 실시예에 따른 가요성 표시 장치의 표시 패널을 개략적으로 나타내는 사시도이고, 도 2는 본 발명의 일 실시예에 따른 가요성 표시 장치의 표시 패널이 굽혀진 상태를 개략적으로 나타내는 도면이다.
도 1 및 도 2를 참조하면, 가요성 표시 장치는, 가요성 기판(40)과, 가요성 기판(40) 상에 형성되는 박막 트랜지스터(60), 및 캐패시터(70)를 포함하는 포함하는 구동 회로부, 및 가요성 기판(40) 상에 형성되며 구동 회로부와 연결된 표시부를 포함하는 표시 패널(10)을 포함한다.
표시 패널(10)은 벤딩 영역(11) 및 비벤딩 영역(12)으로 구획된다. 벤딩 영역(11)은, 표시 패널(10)의 가장자리 부위의 일측 또는 양측에 형성될 수 있고, 굽혀질 때 장력 및 압축력이 작용되어 변형된다. 비벤딩 영역(12)은 표시 패널(10)의 가장자리 부위를 제외한 부위에 형성될 수 있으며, 벤딩 영역(11)을 제외한 영역일 수 있으며, 표시 패널(10)이 굽혀지더라도 원형을 유지하는 영역이다. 표시 패널(10)이 굽혀진 상태에서는, 표시 패널(10)의 상면에 장력이 작용하여 원래 표시 패널(10)의 상면에 비해서 그 길이가 늘어나게 된다.
한편, 표시부는 유기 발광 표시 소자를 포함할 수 있다.
또한, 또한, 표시 패널(10)은 가요성 기판(40) 상에 형성된 구동 회로부와 유기 발광 표시 소자를 봉지하는 봉지 박막층(45)을 포함할 수 있다. 가요성 기판(40)은 플렉서블(flexible)한 플라스틱 소재로 만들어질 수 있으나, 이에 한정되는 것은 아니며, 가요성 기판(40)이 스테인레스 강 등으로 이루어진 금속성 기판으로 형성될 수도 있으며, 그 밖에 플렉서블한 다양한 소재가 사용될 수 있다. 가요성 기판(40)은 예를 들어, 폴리에틸렌에테르프탈레이트(polyethylene ether phtalate), 폴리에틸렌나프탈레이트(polyethylene naphtalate), 폴리카보네이트(polycarbonate), 폴리아릴레이트(polyarylate), 폴리에테르이미드(polyetherimide), 폴리에테르술폰(polyether sulfone), 및 폴리이미드(polyimide) 등과 같이 내열성 및 내구성이 우수한 플라스틱을 소재로 만들어질 수 있다. 특히, 가요성 기판(40)은 저온폴리실리콘(LTPS; low temperature polysilicon)층으로 형성될 수 있다.
구동 회로부는 박막 트랜지스터(60)를 포함하며, 유기 발광 표시 소자를 구동한다. 유기 발광 표시 소자는 구동 회로부와 연결되어 구동 회로부로부터 전달받은 구동 신호에 따라 빛을 방출하여 화상을 표시한다. 유기 발광 표시 소자 및 구동 회로부는 해당 기술 분야의 전문가가 용이하게 변형 실시할 수 있는 범위 내에서 다양한 구조로 형성될 수 있다.
봉지 박막층(45)은 가요성 기판(40) 상에 형성되어 유기 발광 표시 소자 및 구동 회로부를 커버하며, 복수의 무기막들로 이루어지거나, 무기막이 혼합되어 만들어질 수 있다.
한편, 벤딩 영역(11) 및 비벤딩 영역(12)에서 구동 회로부는 비대칭 설계가 이루어질 수 있다. 표시 패널(10)의 벤딩 영역(11)이 굽혀질 때, 벤딩 영역(11)은 길이가 늘어나고, 벤딩 영역(11)에 위치하는 구동 회로부의 박막 트랜지스터(60) 및 캐패시터(70) 등의 소자를 이루는 구성요소들의 폭이 증가한다. 따라서, 비벤딩 상태에서, 벤딩 영역(11)과 비벤딩 영역(12)에서 소자들의 폭이 동일한 경우, 벤딩 상태에서는 소자들의 폭이 달라져, 소자 특성이 위치에 따라 변화하여 신뢰성 문제가 발생하는 바, 벤딩 영역(11)과 비벤딩 영역(12)의 화소(PX), 박막 트랜지스터(60), 캐패시터(70)를 비대칭적으로 설계한다.
벤딩 영역(11)에서의 박막 트랜지스터(60)의 반도체층(61)의 폭은 비벤딩 영역(12)에서의 반도체층의 폭보다 더 작게 형성될 수 있다. 박막 트랜지스터(60)는 드레인 영역(61-3)과, 게이트 영역(61-1), 및 소스 영역(61-2)을 포함하는 반도체층(61), 및 반도체층(61) 상에 형성된 게이트 전극(62)을 포함하며, 벤딩 영역(11)의 반도체층(61)의 폭은 비벤딩 영역(12)의 반도체층(61)의 폭보다 더 작게 형성될 수 있다. 또한, 벤딩 영역(11)의 드레인 영역(61-3) 및 소스 영역(61-2)의 폭은 비벤딩 영역(12)의 드레인 영역(61-3) 및 소스 영역(61-2)의 폭보다 작게 형성될 수 있다. 이와 같은 비대칭 설계에 의해, 표시 패널(10)이 굽혀진 경우, 벤딩 영역(11)과 비벤딩 영역(12)의 박막 트랜지스터의 반도체층(61) 또는 드레인 영역(61-3) 및 소스 영역(61-2)의 폭이 동일하도록 설계될 수 있다.
한편, 캐패시터(70)의 캐패시터 전극(71, 72)은 벤딩 영역(11) 및 비벤딩 영역(12)에서 크기가 서로 다르게 형성될 수 있다. 캐패시터(70)는 유전체인 층간 절연막(85)을 사이에 두고 배치된 한 쌍의 캐패시터 전극(71, 72)을 포함하고, 벤딩 영역(11)의 캐패시터 전극(71, 72)의 폭은 비벤딩 영역(12)의 캐패시터 전극(71, 72)의 폭보다 작게 형성될 수 있다. 표시 패널(10)이 굽혀진 경우, 벤딩 영역(11)과 비벤딩 영역(12)의 캐패시터 전극(71, 72)은 크기가 동일하도록 설계될 수 있다.
도 3은 본 발명의 일 실시예에 따른 가요성 표시 장치의 등가 회로도이다. 도 3을 참조하면, 가요성 표시 장치는, 복수의 신호선(81, 82, 83)과, 이들에 연결되어 있으며 대략 행렬(matrix)의 형태로 배열된 복수의 화소(PX)를 포함한다.
신호선은 스캔 신호(또는 게이트 신호)를 전달하는 복수의 게이트선(81), 데이터 신호를 전달하는 복수의 데이터선(82) 및 구동 전압을 전달하는 복수의 구동 전압선(83)을 포함한다. 게이트선(81)은 대략 행 방향으로 뻗어 있으며, 서로가 거의 평행하고 데이터선(82)과 구동 전압선(83)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다.
각 화소(PX)는 스위칭 박막 트랜지스터(switching thin film transistor)(Qs), 구동 박막 트랜지스터(driving thin film transistor)(Qd), 스토리지 캐패시터(storage capacitor)(Cst) 및 유기 발광 다이오드(organic light emitting diode, OLED)를 포함할 수 있다.
스위칭 박막 트랜지스터(Qs)는 제어 단자, 입력 단자 및 출력 단자를 가지는데, 제어 단자는 게이트선(81)에 연결되어 있고, 입력 단자는 데이터선(82)에 연결되어 있으며, 출력 단자는 구동 박막 트랜지스터(Qd)에 연결되어 있다. 스위칭 박막 트랜지스터(Qs)는 게이트선(81)에 인가되는 주사 신호에 응답하여 데이터선(82)에 인가되는 데이터 신호를 구동 박막 트랜지스터(Qd)에 전달한다.
구동 박막 트랜지스터(Qd) 또한 제어 단자, 입력 단자 및 출력 단자를 가지는데, 제어 단자는 스위칭 박막 트랜지스터(Qs)에 연결되어 있고, 입력 단자는 구동 전압선(83)에 연결되어 있으며, 출력 단자는 유기 발광 다이오드(OLED)에 연결되어 있다. 구동 박막 트랜지스터(Qd)는 제어 단자와 출력 단자 사이에 걸리는 전압에 따라 그 크기가 달라지는 출력 전류(Id)를 흘린다.
스토리지 캐패시터(Cst)는 구동 박막 트랜지스터(Qd)의 제어 단자와 입력 단자 사이에 연결되어 있다. 이 스토리지 캐패시터(Cst)는 구동 박막 트랜지스터(Qd)의 제어 단자에 인가되는 데이터 신호를 충전하고 스위칭 박막 트랜지스터(Qs)가 턴 오프(turn off)된 뒤에도 이를 유지한다.
유기 발광 다이오드(OLED)는 구동 박막 트랜지스터(Qd)의 출력 단자에 연결되어 있는 애노드(anode), 공통 전압(ELVSS)에 연결되어 있는 캐소드(cathode)를 가진다. 유기 발광 다이오드(OLED)는 구동 박막 트랜지스터(Qd)의 출력 전류(Id)에 따라 세기를 달리하여 발광함으로써 영상을 표시한다.
스위칭 박막 트랜지스터(Qs) 및 구동 박막 트랜지스터(Qd)는 n-채널 전계 효과 트랜지스터(field effect transistor, FET)일 수 있다. 그러나 스위칭 박막 트랜지스터(Qs)와 구동 박막 트랜지스터(Qd) 중 적어도 하나는 p-채널 전계 효과 트랜지스터일 수 있다. 또한, 박막 트랜지스터(Qs, Qd), 축전기(Cst) 및 유기 발광 다이오드(OLED)의 연결 관계가 바뀔 수 있다.
도 4는 본 발명의 일 실시예에 따른 가요성 표시 장치의 표시 패널의 화소 구조를 나타내는 배치도이고, 도 5는 도 4의 Ⅴ-Ⅴ 선을 따라 자른 표시 패널의 단면을 나타내는 도면이다.
도 4 및 도 5를 참조하면, 가요성 표시 패널(10)은 화소(PX)마다 형성된 화소 회로(DC)와 유기 발광 다이오드(OLED)를 포함할 수 있다. 화소 회로(DC)는 기본적으로 박막 트랜지스터(60) 및 캐패시터(70)를 포함한다. 그리고 가요성 표시 패널(10)은 일 방향을 따라 배치된 게이트선(81)과, 게이트선(81)과 절연 교차되는 데이터선(82) 및 구동 전압선(83)을 포함한다.
여기서, 하나의 화소(PX)는 게이트선(81)과 데이터선(82) 및 구동 전압선(83)을 경계로 정의될 수 있으나, 반드시 이에 한정되지 않는다. 화소(PX)는 이미지를 표시하는 기본 단위를 의미하며, 가요성 표시 패널(10)은 복수의 화소(PX)를 이용하여 이미지를 표시한다.
가요성 표시 패널(10)의 구조는 도시한 예로 한정되지 않는다. 가요성 표시 패널(10)은 셋 이상의 박막트랜지스터와 둘 이상의 캐패시터를 구비할 수 있으며, 별도의 배선이 더 형성되어 다양한 구조로 형성될 수 있다.
유기 발광 다이오드(OLED)는 화소 전극(91)과 유기 발광층(92) 및 공통 전극(93)을 포함한다. 화소 전극(91)과 공통 전극(93) 중 어느 하나는 정공 주입 전극이고, 다른 하나는 전자 주입 전극이다. 화소 전극(91)과 공통 전극(93)으로부터 유기 발광층(92)으로 전자와 정공이 주입되고, 정공과 전자가 결합한 여기자(exciton)가 여기 상태로부터 기저 상태로 떨어질 때 발광이 이루어진다.
화소 전극(91)은 반사율이 높은 금속으로 형성되며, 공통 전극(93)은 투명한 도전막으로 형성될 수 있다. 이 경우 유기 발광층(92)의 빛은 화소 전극(91)에 의해 반사되고, 공통 전극(93)과 박막 봉지층(45)을 투과하여 외부로 방출된다.
캐패시터(70)는 유전체인 층간 절연막(85)을 사이에 두고 배치된 한 쌍의 캐패시터 전극(71, 72)을 포함한다. 캐패시터(70)에 축전된 전하와 두 개의 캐패시터 전극(71, 72) 사이의 전압에 의해 축전 용량이 결정된다.
구동 박막 트랜지스터(60)는 선택된 화소의 유기 발광층(92)을 발광시키기 위한 구동 전원을 화소 전극(91)에 인가한다. 구동 게이트 전극(62)은 캐패시터 전극(71)과 연결된다. 소스 전극(63) 및 캐패시터 전극(72)은 구동 전압선(83)과 연결된다. 드레인 전극(64)은 컨택 홀을 통해 유기 발광 다이오드(OLED)의 화소 전극(91)과 연결된다.
한편, 박막 봉지층(45)은 적어도 하나의 유기막과 적어도 하나의 무기막이 하나씩 교대로 적층된 구성으로 이루어질 수 있다. 유기막은 고분자로 형성되며, 예를 들어 폴리에틸렌테레프탈레이트, 폴리이미드, 폴리카보네이트, 에폭시, 폴리에틸렌, 및 폴리아크릴레이트 중 어느 하나로 형성되는 단일막 또는 적층막일 수 있다. 무기막은 금속 산화물 또는 금속 질화물을 포함하는 단일막 또는 적층막일 수 있다. 예를 들어, 무기막은 SiNx, Al2O3, SiO2, TiO2 중 어느 하나를 포함할 수 있다. 박막 봉지층(45) 가운데 외부로 노출된 최상층은 유기 발광 다이오드(OLED)에 대한 투습을 방지하기 위하여 무기막으로 형성될 수 있다.
본 발명의 일 실시예에서, 도 3 내지 도 5에 도시된 표시부의 화소(PX)는 벤딩 영역(11) 및 비벤딩 영역(12)에서 크기가 서로 다르게 형성될 수 있으며, 벤딩 영역(11)에서의 화소의 크기는 비벤딩 영역(12)에서의 화소(PX)의 크기보다 작게 형성될 수 있다.
또한, 상기 설명한 박막 트랜지스터(60)는 벤딩 영역(11) 및 비벤딩 영역(12)에서 크기가 서로 다르게 형성될 수 있다. 표시 패널(10)이 굽혀질 때 장력과 압축력을 받아 변형되는 벤딩 영역(11)에서의 박막 트랜지스터(60) 소자의 특성 변화를 방지하기 위해 박막 트랜지스터(60) 소자의 크기를 최소화할 수 있다. 또한, 박막 트랜지스터(60)를 벤딩 영역(11)에서 2개 이상으로 분할하여 형성할 수 있다.
한편, 도 3 내지 도 5에 도시된 캐패시터(70)의 캐패시터 전극(71, 72)은 각각 벤딩 영역(11) 및 비벤딩 영역(12)에서 크기가 서로 다르게 형성될 수 있다. 표시 패널(10)이 굽혀졌을 때 캐패시터 전극(71, 72) 간의 거리가 변화함으로써 캐패시터(70)의 축전량이 일정하지 않고 변하게 된다. 따라서, 벤딩 영역(11)의 캐패시터 전극(71, 72)의 폭은 비벤딩 영역(12)의 캐패시터 전극(71, 72)의 폭보다 작게 형성할 수 있다. 또한, 캐패시터 전극(71, 72)의 너비와 길이를 세분화하여 벤딩 영역(11)에서 캐패시터(70)를 2개 이상으로 분할되어 형성되도록 함으로써, 축전량 변화를 최소화할 수 있다.
도 6은 본 발명의 일 실시예에 따른 박막 트랜지스터의 비벤딩 영역과 벤딩 영역의 벤딩 전의 폭을 개략적으로 나타내는 도면이고, 도 7은 본 발명의 일 실시예에 따른 박막 트랜지스터의 비벤딩 영역과 벤딩 영역의 벤딩 후의 폭을 개략적으로 나타내는 도면이다.
도 6을 참조하면, 박막 트랜지스터(60)의 반도체층(61)은 드레인 영역(61-3), 게이트 영역(61-1), 및 소스 영역(61-2)을 포함하고, 반도체층(61) 상에는 게이트 영역(61-1)에 대응하여 게이트 전극(62)이 형성된다. 표시 패널(10)이 굽혀지기 전에는 벤딩 영역(11)의 게이트 영역(62'-1)의 폭(W)은 β로, 비벤딩 영역(12)의 게이트 영역(61-1)의 폭(W) α보다 작게 형성된다.
또한, 도 7을 참조하면, 표시 패널(10)이 굽혀진 후에는 벤딩 영역(11)의 게이트 영역(62'-1)의 폭과 비벤딩 영역(12)의 게이트 영역(61-1)의 폭(W)이 α로 동일하게 설계될 수 있다.
도 6 및 도 7에는 박막 트랜지스터(60, 60')의 반도체층(61)의 게이트 영역(61-1, 62'-1)의 폭이 비벤딩 상태에서 벤딩 영역(11)과 비벤딩 영역(12)에서 다르도록 설계한 예를 도시하였으나, 소스 영역(61-2, 62'-2), 드레인 영역(61-3, 62'-3), 게이트 전극(62, 62'), 소스 전극(63), 드레인 전극(64)의 폭도 비벤딩 상태에서 벤딩 영역(11)과 비벤딩 영역(12)에서 다르도록 설계할 수 있다.
도 8은 본 발명의 일 실시예에 따른 표시 패널의 벤딩 전과 벤딩 후의 길이 변화를 개략적으로 나타내는 도면이다.
도 8을 참조하면, 비벤딩 영역(12)의 표시 패널(10)의 길이는 비벤딩 상태 및 벤딩 상태에서 동일하나, 벤딩 영역(11)의 표시 패널(10)의 길이는 달라진다. 도 8에 도시된 바와 같이, 비벤딩 상태의 벤딩 영역(11)의 길이는 L1에서, 벤딩 상태의 벤딩 영역(11)의 길이가 L2로 증가되고, 벤딩된 각도는 θ이다.
표시 패널(10)의 벤딩 전 벤딩 영역(11)의 길이는 L1이고, 벤딩 후 벤딩 부위의 곡률반경을 r이라 하면, 표시 패널(10)의 벤딩 후 벤딩 영역(11)의 길이 L2는 아래 식 (1)로 표현할 수 있다.
Figure 112015004931423-pat00001
........................................... 식 (1)
또한, L1 길이에 비해, L2의 늘어난 비율은 아래 식 (2)로 표현할 수 있다.
Figure 112015004931423-pat00002
................................... 식 (2)
따라서, 벤딩 영역(11)의 박막 트랜지스터(60')의 폭은 벤딩 후에 (r×θ)/L1 만큼 늘어나므로, 최초 설계시, 박막 트랜지스터(60')의 폭을 (r×θ)/L1 만큼 작게 설계를 한다.
예를 들어, 벤딩 후에 유지하고 싶은 박막 트랜지스터(60')의 폭을 X라고 하면, 벤딩 전의 벤딩 영역(11)의 박막 트랜지스터(60')의 폭(L1)은 아래 식 (3)과 같다.
Figure 112015004931423-pat00003
.............................. .. 식 (3)
이 폭으로 설계가 된 박막 트랜지스터(60')의 벤딩 영역(11)이 곡률반경 r, 각도 θ인 상태로 벤딩이 된다면, 벤딩 후의 박막 트랜지스터(60')의 벤딩 영역의 폭 L2는 아래 식 (4)와 같다.
Figure 112015004931423-pat00004
....... 식 (4)
즉, L2는 X와 동일하게 되어, 벤딩 후에 원하는 박막 트랜지스터(60')의 폭을 가지게 된다.
이와 같이, 본 발명의 일 실시예에 따른 가요성 표시 장치에 의해서, 가요성 표시 장치를 굽혔을 경우, 박막 트랜지스터, 캐패시터 등의 소자의 크기와 폭을 벤딩 영역과 비벤딩 영역에서 동일하게 유지함으로써, 박막 트랜지스터, 캐패시터의 특성을 동일하게 유지하여 표시 장치의 내구성을 향상시킬 수 있다.
본 발명을 앞서 기재한 바에 따라 바람직한 실시예를 통해 설명하였지만, 본 발명은 이에 한정되지 않으며 다음에 기재하는 특허청구범위의 개념과 범위를 벗어나지 않는 한, 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.
10: 가요성 표시 패널 11: 벤딩 영역
12: 비벤딩 영역 60, 60': 박막 트랜지스터
61: 반도체층 62, 62': 게이트 전극
61-1, 62'-1: 게이트 영역 61-2, 62'-2: 소스 영역
61-3, 62'-3: 드레인 영역 40: 가요성 기판
45: 박막 봉지층

Claims (11)

  1. 가요성 기판과, 상기 가요성 기판 상에 형성되며 드레인 영역과, 게이트 영역, 및 소스 영역을 포함하는 반도체층, 및 상기 반도체층 상에 형성된 게이트 전극을 포함하는 박막 트랜지스터, 및 캐패시터를 포함하는 구동 회로부, 및 상기 가요성 기판 상에 형성되며 상기 구동 회로부와 연결된 표시부를 포함하는 표시 패널을 포함하고,
    상기 표시 패널은 굽혀질 때 장력 및 압축력이 작용되며 변형되는 벤딩 영역, 및 원형을 유지하는 비벤딩 영역으로 구획되며, 상기 벤딩 영역 및 비벤딩 영역에서 상기 구동 회로부는 비대칭 설계가 이루어지고,
    상기 벤딩 영역의 상기 박막 트랜지스터의 폭은 상기 비벤딩 영역의 상기 박막 트랜지스터의 폭보다 (r×θ)/L1 만큼 작고, L1은 상기 벤딩 영역의 벤딩 전 길이이고, r은 벤딩 후 상기 벤딩 영역의 곡률 반경이고, 그리고 θ는 상기 벤딩 영역의 벤딩된 각도인 가요성 표시 장치.
  2. 제 1 항에서,
    상기 박막 트랜지스터의 반도체층은 상기 벤딩 영역 및 상기 비벤딩 영역에서 폭이 서로 다르게 형성된 가요성 표시 장치.
  3. 제 2 항에서,
    상기 박막 트랜지스터의 벤딩 영역의 반도체층의 폭은 상기 비벤딩 영역의 반도체층의 폭보다 더 작게 형성된 가요성 표시 장치.
  4. 제 3 항에서,
    상기 표시 패널이 굽혀진 경우, 상기 벤딩 영역과 상기 비벤딩 영역의 박막 트랜지스터의 반도체층의 폭은 동일하도록 설계된 가요성 표시 장치.
  5. 제 1 항에서,
    상기 박막 트랜지스터의 드레인 영역 및 소스 영역은 벤딩 영역 및 비벤딩 영역에서 폭이 서로 다르게 형성된 가요성 표시 장치.
  6. 제 5 항에서,
    상기 박막 트랜지스터의 벤딩 영역의 드레인 영역 및 소스 영역의 폭은 상기 비벤딩 영역의 드레인 영역 및 소스 영역의 폭보다 작게 형성된 가요성 표시 장치.
  7. 제 6 항에서,
    상기 표시 패널이 굽혀진 경우, 상기 벤딩 영역과 상기 비벤딩 영역의 박막 트랜지스터의 드레인 영역 및 소스 영역의 폭은 동일하도록 설계된 가요성 표시 장치.
  8. 제 1 항에서,
    상기 캐패시터는 유전체인 층간 절연막을 사이에 두고 배치된 한 쌍의 캐패시터 전극을 포함하고, 상기 벤딩 영역의 캐패시터 전극의 폭은 상기 비벤딩 영역의 캐패시터 전극의 폭보다 작게 형성된 가요성 표시 장치.
  9. 제 8 항에서,
    상기 표시 패널이 굽혀진 경우, 상기 벤딩 영역과 상기 비벤딩 영역의 캐패시터 전극의 폭이 동일하도록 설계된 가요성 표시 장치.
  10. 제 1 항에서,
    상기 벤딩 영역에서의 화소의 크기는 상기 비벤딩 영역에서의 화소의 크기보다 작게 형성된 가요성 표시 장치.
  11. 제 1 항에서,
    상기 표시부는 유기 발광 표시 소자를 포함하는 가요성 표시 장치.
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