KR102365836B1 - 발광 소자 및 이를 포함하는 발광 소자 어레이 - Google Patents
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Abstract
실시 예의 발광 소자는 기판과, 기판 내에 배치된 비전도층 및 기판과 동종의 물질을 포함하고, 기판 위에 배치된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물을 포함한다.
Description
실시 예는 발광 소자 및 이를 포함하는 발광 소자 어레이에 관한 것이다.
반도체의 Ⅲ-Ⅴ족 또는 Ⅱ-Ⅵ 족 화합물 반도체 물질을 이용한 발광 다이오드(Ligit Emitting Diode)나 레이저 다이오드와 같은 발광 소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있다. 또한, 발광 소자는 형광 물질을 이용하여 색을 조합함으로써 효율이 좋은 백색 광선도 구현할 수 있으며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경친화성의 장점을 가진다.
따라서, 광 통신 수단의 송신 모듈, 액정 표시 장치(LCD:Liquid Crystal Display)의 백라이트를 구성하는 냉음극관(CCFL:Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등에까지 발광 소자의 응용이 확대되고 있다.
비록 도시되지는 않았지만, 기존의 발광 소자는 기판 및 기판 위에 배치된 발광 구조물로 구성된다. 발광 구조물은 n형 반도체층, 활성층 및 p형 반도체층로 구성될 수 있다. 이때. 기판과 발광 구조물이 서로 다른 종류의 물질로 구현될 경우 신뢰성 문제가 야기될 수 있다.
실시 예는 개선된 신뢰성을 갖는 발광 소자 및 이를 포함하는 발광 소자 어레이를 제공한다.
일 실시 예에 의한 발광 소자는, 기판; 상기 기판 내에 배치된 비전도층; 및 상기 기판과 동종의 물질을 포함하고, 상기 기판 위에 배치된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물을 포함할 수 있다.
예를 들어, 상기 비전도층은 이온 주입층을 포함하고, 상기 이온 주입층은 Mg, Zn, C 또는 산소 이온 중 적어도 하나를 포함하고, 상기 비전도층의 두께의 최소값은 10 ㎚이고, 상기 기판은 극성, 반극성 또는 무극성일 수 있다.
예를 들어, 상기 발광 소자는 상기 제2 도전형 반도체층과 상기 활성층을 메사 식각하여 노출된 상기 제1 도전형 반도체층 위에 배치된 제1 전극; 및 상기 제2 도전형 반도체층 위에 배치된 제2 전극을 더 포함할 수 있다. 상기 기판은 상기 비전도층과 상기 발광 구조물 사이에 배치된 상측부; 및 상기 비전도층 아래에 배치된 하측부를 포함할 수 있다. 상기 상측부의 두께는 상기 하측부의 두께보다 작거나, 상기 하측부의 두께와 동일하거나, 상기 하측부의 두께보다 클 수 있다.
예를 들어, 상기 발광 소자는, 상기 활성층으로부터 방출된 광이 출사되는 상기 기판의 출사면에 배치된 광 추출 구조물을 더 포함할 수 있다. 상기 발광 소자는 상기 기판 하부에 제1 전극; 및 상기 제2 도전형 반도체층 위에 제2 전극을 더 포함할 수 있다.
예를 들어, 상기 비전도층은 상기 발광 구조물의 두께 방향과 수직한 방향으로 서로 이격되어 배치될 수 있다. 상기 기판과 상기 발광 구조물 각각은 GaN을 포함할 수 있다.
다른 실시 예에 의한 발광 소자 어레이는, 기판; 상기 기판 내에 배치된 비전도층; 및 상기 기판 상에 수평 방향으로 배치된 복수의 발광 셀; 및 상기 복수의 발광 셀 중 2개의 발광 셀을 전기적으로 연결하는 도전형 상호 연결부를 포함하고, 상기 발광 셀 각각은 상기 기판과 동종의 물질을 포함하고, 상기 기판 위에 배치된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물을 포함할 수 있다.
예를 들어, 복수의 발광 셀의 상기 제1 도전형 반도체층은 일체형일 수 있다.
예를 들어, 상기 발광 셀 각각은 상기 제2 도전형 반도체층과 상기 활성층을 메사식각하여 노출된 상기 제1 도전형 반도체층과 연결된 제1 전극; 및 상기 제2 도전형 반도체층과 연결된 제2 전극을 더 포함할 수 있다.
실시 예에 따른 발광 소자는 기판과 발광 구조물을 동종 물질로 구현하여 우수한 열 전도성 및 전기 전도성을 가지며 이종 기판 대비 결함 밀도가 훨씬 적기 때문에 고전류, 고온 및/또는 고습한 환경에서 우수한 내구성 및 광 추출 효율을 가질 수 있고, 실시 예에 의한 발광 소자 어레이는 소형화, 경량화 및 저가격화에 적합하면서도 교류 전압에 의해 구동될 때 고전류, 고온 및/또는 고습한 환경에서 신뢰성이 확보될 수 있고, 기판 내부에 비전도층을 배치함으로써 전류 누설의 문제를 해소할 수 있다.
도 1은 일 실시 예에 의한 발광 소자의 단면도를 나타낸다.
도 2는 다른 실시 예에 의한 발광 소자의 단면도를 나타낸다.
도 3은 또 다른 실시 예에 의한 발광 소자의 단면도를 나타낸다.
도 4는 또 다른 실시 예에 의한 발광 소자의 단면도를 나타낸다.
도 5는 일 실시 예에 의한 발광 소자 어레이의 단면도를 나타낸다.
도 6은 도 5에 도시된 발광 소자 어레이의 회로도를 나타낸다.
도 7은 도 5에 도시된 발광 소자 어레이의 회로도를 나타낸다.
도 8a 내지 도 8f는 도 1에 도시된 발광 소자의 실시 예에 의한 제조 방법을 설명하기 위한 공정 단면도이다.
도 9는 실시 예에 의한 발광 소자 패키지의 단면도를 나타낸다.
도 2는 다른 실시 예에 의한 발광 소자의 단면도를 나타낸다.
도 3은 또 다른 실시 예에 의한 발광 소자의 단면도를 나타낸다.
도 4는 또 다른 실시 예에 의한 발광 소자의 단면도를 나타낸다.
도 5는 일 실시 예에 의한 발광 소자 어레이의 단면도를 나타낸다.
도 6은 도 5에 도시된 발광 소자 어레이의 회로도를 나타낸다.
도 7은 도 5에 도시된 발광 소자 어레이의 회로도를 나타낸다.
도 8a 내지 도 8f는 도 1에 도시된 발광 소자의 실시 예에 의한 제조 방법을 설명하기 위한 공정 단면도이다.
도 9는 실시 예에 의한 발광 소자 패키지의 단면도를 나타낸다.
이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
본 실시 예의 설명에 있어서, 각 구성요소(element)의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 구성요소(element)가 서로 직접(directly)접촉되거나 하나 이상의 다른 구성요소(element)가 상기 두 구성요소(element) 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다.
또한 "상(위)" 또는 "하(아래)(on or under)"로 표현되는 경우 하나의 구성요소(element)를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 "제1" 및 "제2," "상/상부/위" 및 "하/하부/아래" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.
도 1은 일 실시 예에 의한 발광 소자(100A)의 단면도를 나타낸다.
도 1에 도시된 발광 소자(100A)는 기판(110), 비전도층(120A), 발광 구조물(130), 제1 및 제2 전극(142A, 144A)을 포함할 수 있다.
기판(110)은 GaN, SiC, ZnO, GaP, InP, Ga203, GaAs 또는 Si 중 적어도 하나를 포함할 수 있다. 기판(110)과 후술되는 발광 구조물(130)이 서로 동일한 종류의 동종 물질로 구현될 수 있다면, 실시 예는 기판(110)의 종류에 국한되지 않는다.
기판(110)은 극성, 반극성 또는 무극성일 수 있으며, 실시 예는 기판(110)의 극성에 국한되지 않는다.
비전도층(120A)은 기판(110) 내에 배치될 수 있다. 비전도층(120A)은 이온 주입층을 포함할 수 있다. 이온 주입층은 Mg, Zn, C 또는 산소(Oxygen) 이온 중 적어도 하나의 이온을 주입하여 형성될 수 있다.
비전도층(120A)의 제1 두께(T1)가 10 ㎚보다 작을 경우, 터널링 효과에 의해 비전도층(120A)이 기판(110)의 전도성을 차단하는 역할이 미약해질 수 있다. 따라서, 비전도층(120A)의 제1 두께(T1)의 최소값은 10 ㎚일 수 있으나, 실시 예는 이에 국한되지 않는다.
비전도층(120A)은 기판(110)의 상측, 하측 또는 중간에 위치할 수 있으며, 실시 예는 기판(110) 내에서 비전도층(120A)의 위치에 국한되지 않는다.
기판(110)은 하측부(112) 및 상측부(114)를 포함할 수 있다. 상측부(114)는 비전도층(120A)과 발광 구조물(130) 사이에 배치되고, 하측부(112)는 비전도층(120A) 아래에 배치될 수 있다.
비전도층(120A)은 기판(110)의 상측에 배치될 수 있다. 이 경우, 상측부(114)의 제2 두께(T2)는 하측부(112)의 제3 두께(T3)보다 작을 수 있다.
또는, 비전도층(120A)은 기판(110)의 중간에 배치될 수 있다. 이 경우, 상측부(114)의 제2 두께(T2)와 하측부(112)의 제3 두께(T3)는 동일할 수 있다.
또는, 비전도층(120A)은 기판(110)의 하측에 배치될 수 있다. 이 경우, 상측부(114)의 제2 두께(T2)는 하측부(112)의 제3 두께(T3)보다 클 수 있다.
만일, 비전도층(120A)이 기판(110)의 하측에 배치될 경우, 기판(110)의 하부면을 연마할 때 비전도층(120A)도 함께 연마 소실되어, 기판(110)의 비전도성이 미약해질 수 있다. 따라서, 비전도층(120A)을 기판(110)의 하측에 배치시키기 보다는 상측에 배치시킴이 유리할 수 있다.
한편, 발광 소자(100A)는 발광 구조물(130)과 기판(110) 사이에 배치된 제1 도전형 중간층(150)을 더 포함할 수 있다. 제1 도전형 중간층(150)은 기판(110) 위에 발광 구조물(130)이 용이하게 형성되도록 하는 역할을 수행할 수 있다. 경우에 따라서, 제1 도전형 중간층(150)은 생략될 수 있다. 제1 도전형 중간층(150)은 기판(110)과 동종의 물질로 구현될 수 있으나, 실시 예는 이에 국한되지 않는다. 만일, 제1 도전형 반도체층(132)이 n형 반도체층일 경우, 제1 도전형 중간층(150)은 n형 GaN층으로 구현될 수 있다.
발광 구조물(130)은 기판(110)과 동종의 물질로 구현될 수 있다. 예를 들어, 발광 구조물(130)과 기판(110) 각각은 GaN으로 구현될 수 있다.
발광 구조물(130)은 기판(110) 위에 배치된 제1 도전형 반도체층(132), 활성층(134) 및 제2 도전형 반도체층(136)을 포함할 수 있다. 제1 도전형 반도체층(132), 활성층(134) 및 제2 도전형 반도체층(136)은 기판(110) 위에 순차적으로 적층되어 배치될 수 있다.
제1 도전형 반도체층(132)은 기판(110) 위에 배치되며, 제1 도전형 도펀트가 도핑된 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(132)이 n형 반도체층인 경우, 제1 도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
예를 들어, 제1 도전형 반도체층(132)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제1 도전형 반도체층(132)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상을 포함할 수 있다.
활성층(134)은 제1 도전형 반도체층(132)과 제2 도전형 반도체층(136) 사이에 배치될 수 있다. 활성층(134)은 제1 도전형 반도체층(132)을 통해서 주입되는 전자(또는, 정공)와 제2 도전형 반도체층(136)을 통해서 주입되는 정공(또는, 전자)이 서로 만나서, 활성층(134)을 이루는 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다.
활성층(134)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다.
활성층(134)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드갭 에너지보다 낮은 밴드갭 에너지를 갖는 물질로 형성될 수 있다.
활성층(134)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 도전형 클래드층은 활성층(134)의 장벽층의 밴드갭 에너지보다 더 높은 밴드갭 에너지를 갖는 반도체로 형성될 수 있다. 예를 들어, 도전형 클래드층은 GaN, AlGaN, InAlGaN 또는 초격자 구조 등을 포함할 수 있다. 또한, 도전형 클래드층은 n형 또는 p형으로 도핑될 수 있다.
제2 도전형 반도체층(136)은 활성층(134) 위에 배치될 수 있다. 제2 도전형 반도체층(136)은 반도체 화합물로 형성될 수 있다. Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 예컨대, 제2 도전형 반도체층(136)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 도전형 반도체층(136)에는 제2 도전형 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(136)이 p형 반도체층인 경우, 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
제1 도전형 반도체층(132)은 p형 반도체층으로, 제2 도전형 반도체층(136)은 n형 반도체층으로 구현할 수 있다. 또는, 제1 도전형 반도체층(132)은 n형 반도체층으로, 제2 도전형 반도체층(136)은 p형 반도체층으로 구현할 수도 있다.
발광 구조물(130)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
또한, 활성층(134)과 제2 도전형 반도체층(136) 사이에 전자 차단층(EBL:Electron Blocking Layer)(미도시)이 더 배치될 수 있다. 전자 차단층(EBL)은 초격자(superlattice) 구조를 가질 수 있다. 초격자는 예를 들어 제2 도전형 도펀트로 도핑된 AlGaN이 배치될 수 있는데, 알루미늄의 조성비를 달리하는 GaN이 층(layer)을 이루어 복수 개 서로 교번하여 배치될 수 있다.
한편, 제1 전극(142A)은 제2 도전형 반도체층(136)과 활성층(134)을 메사 식각(Mesa etching)하여 노출된 제1 도전형 반도체층(132) 위에 배치될 수 있다. 제2 전극(144A)은 제2 도전형 반도체층(136) 위에 배치될 수 있다. 제1 및 제2 전극(142A, 144A) 각각은 예를 들어, 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조를 가질 수 있다.
또한, 제1 전극(142A)과 제1 도전형 반도체층(132) 사이에 제1 오믹 접촉층(미도시)이 배치될 수 있다. 제1 오믹 접촉층은 제1 도전형 반도체층(132)의 오믹 특성을 향상시키는 역할을 한다. 예를 들어, 제1 오믹 접촉층은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다.
또한, 제2 전극(144A)과 제2 도전형 반도체층(136) 사이에 제2 오믹 접촉층(미도시)이 배치될 수 있다. 제2 오믹 접촉층은 제2 도전형 반도체층(136)의 오믹 특성을 향상시키는 역할을 한다. 제2 도전형 반도체층(136)이 p형 반도체층일 때, 제2 도전형 반도체층(136)의 불순물 도핑 농도가 낮아 접촉 저항이 높으며 그로 인해 오믹 특성이 좋지 못할 수 있으므로, 제2 오믹 접촉층은 이러한 오믹 특성을 개선하는 역할을 할 수 있다.
도 2는 다른 실시 예에 의한 발광 소자(100B)의 단면도를 나타낸다.
도 2에 도시된 발광 소자(100B)는 기판(110), 비전도층(120B), 제1 도전형 중간층(150), 발광 구조물(130), 제1 및 제2 전극(142B, 144B)을 포함할 수 있다.
도 1에 도시된 발광 소자(100A)는 수평형 본딩 구조를 갖는 반면, 도 2에 도시된 발광 소자(100B)는 수직형 본딩 구조를 갖는다. 따라서, 도 1에 도시된 발광 소자(100A)에서 제1 및 제2 전극(142A, 144A)의 배치 구조와 도 2에 도시된 발광 소자(100B)에서 제1 및 제2 전극(142B, 144B)의 배치 구조는 서로 다를 수 있다.
즉, 도 2에 도시된 발광 소자(100B)에서 제1 전극(142B)은 기판(110) 하부에 배치될 수 있다. 제2 전극(144B)은 제2 도전형 반도체층(136) 위에 배치될 수 있다. 제1 및 제2 전극(142B, 144B) 각각은 예를 들어, 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조를 가질 수 있다.
또한, 도 1에 도시된 비전도층(120A)은 발광 구조물(130)의 두께 방향(예를 들어, y축 방향)과 수직한 방향(예를 들어, x축 방향)으로 일체로 구현되는 반면, 도 2에 도시된 비전도층(120B)은 발광 구조물(130)의 두께 방향과 수직한 방향으로 서로 이격되어 배치될 수 있다. 또는, 도 2에 도시된 비전도층(120B)은 도 1에 도시된 비전도층(120A)과 마찬가지로 일체형으로 구현되되, 제1 전극(142B)을 통해 공급된 캐리어가 활성층(134)으로 진행할 수 있도록 관통공(124)을 가질 수도 있다.
전술한 차이점을 제외하면, 도 2에 도시된 발광 소자(100B)는 도 1에 도시된 발광 소자(100A)와 동일할 수 있다. 그러므로, 도 2에 도시된 발광 구조물(130)의 제1 도전형 반도체층(132), 활성층(134) 및 제2 도전형 반도체층(136)은 도 1에 도시된 발광 구조물(130)의 제1 도전형 반도체층(132), 활성층(134) 및 제2 도전형 반도체층(136)과 각각 동일한 역할을 하며 동일한 물질로 구현될 수 있다. 또한, 도 2에 도시된 제1 도전형 중간층(150)은 도 1에 도시된 제1 도전형 중간층(150)과 동일하므로 동일한 참조부호를 사용하였으며 이에 대한 설명을 생략한다.
도 1에 도시된 발광 소자(100A)의 기판(110)과 마찬가지로, 도 2에 도시된 발광 소자(100B)의 기판(110)은 상측부(114)와 하측부(112)를 갖는다. 또한, 비전도층(120B)은 기판(110)의 상측, 하측 또는 중간에 배치될 수 있다.
또한, 도 1에 도시된 기판(110)과 발광 구조물(130)이 서로 동종의 물질로 구현되는 바와 같이, 도 2에 도시된 기판(110)과 발광 구조물(130)도 서로 동종의 물질로 구현될 수 있다.
도 3은 또 다른 실시 예에 의한 발광 소자(100C)의 단면도를 나타낸다.
도 3에 도시된 발광 소자(100C)는 기판(110), 비전도층(120C), 발광 구조물(130), 제1 및 제2 전극(142A, 144A), 제1 도전형 중간층(150) 및 광 추출 구조물(160A)을 포함할 수 있다.
도 1에 도시된 발광 소자(100A)의 경우 활성층(134)에서 방출된 광은 제2 도전형 반도체층(136)과 제2 전극(144A)을 통해 상부 방향(예를 들어, y축 방향)으로 출사될 수 있다. 반면에, 도 3에 도시된 발광 소자(100C)의 경우 활성층(134)에서 방출된 광은 제1 도전형 반도체층(132)과 제1 도전형 중간층(150)과 기판(110)과 비전도층(120C)을 통해 상부 방향(예를 들어, y축 방향)으로 출사될 수 있다.
이때, 도 1에 도시된 발광 소자(100A)와 달리, 도 3에 도시된 발광 소자(100C)는 활성층(134)에서 방출된 광이 출사되는 기판(110)의 광 출사면에 배치된 광 추출 구조물(160A)을 더 포함할 수 있다. 광 추출 구조(160A)이 배치될 경우, 기판(110)의 광 출사면으로부터 보다 많은 광이 발광 소자(100C)로부터 탈출할 수 있다.
전술한 바와 같이, 도 3에 도시된 발광 소자(100C)는 도 1에 도시된 발광 소자(100A)를 뒤집은 형상이며, 도 1에 도시된 발광 소자(100A)와 달리 광 추출 구조물(160A)을 더 포함할 수 있다. 이를 제외하면, 도 3에 도시된 발광 소자(100C)는 도 1에 도시된 발광 소자(100A)와 동일하므로 동일한 부분에 대해서는 중복되는 설명을 생략한다.
또한, 도 1에 도시된 발광 소자(100A)의 경우 광이 제2 도전형 반도체층(136)과 제2 전극(144A)을 통해 출사되므로 이들(136, 144A)은 광 투과성을 갖는 물질로 구현될 수 있다. 그러나, 도 3에 도시된 발광 소자(100C)의 경우 광이 제1 도전형 반도체층(132), 기판(110) 및 비전도층(120C)을 통해 출사된다. 따라서, 도 3에 도시된 이들 층(132, 110, 120C)은 광 투과성 물질로 구현될 수 있다.
도 4는 또 다른 실시 예에 의한 발광 소자(100D)의 단면도를 나타낸다.
도 4에 도시된 발광 소자(100D)는 기판(110), 비전도층(120B), 발광 구조물(130), 제1 및 제2 전극(142B, 144B), 제1 도전형 중간층(150) 및 광 추출 구조물(160B)을 포함할 수 있다.
도 2에 도시된 발광 소자(100B)의 경우 활성층(134)에서 방출된 광은 제2 도전형 반도체층(136)과 제2 전극(144B)을 통해 상부 방향(예를 들어, y축 방향)으로 출사될 수 있다. 반면에, 도 4에 도시된 발광 소자(100D)의 경우 활성층(134)에서 방출된 광은 제1 도전형 반도체층(132)과 제1 도전형 중간층(150)과 기판(110)과 비전도층(120B)과 제1 전극(142B)을 통해 상부 방향(예를 들어, y축 방향)으로 출사될 수 있다.
이때, 활성층(134)에서 방출된 광이 출사되는 기판(110)의 광 출사면에 광 추출 구조물(160B)이 더 배치될 수 있다. 광 추출 구조물(160B)이 배치될 경우, 기판(110)의 광 출사면으로부터 보다 많은 광이 발광 소자(100D)로부터 탈출할 수 있다.
또한, 도 4의 경우, 기판(110)의 광 출사면 중에서 제1 전극(142B)이 배치된 부분에 광 추출 구조물(160B)이 배치되지 않은 것으로 예시되어 있지만, 실시 예는 이에 국한되지 않는다. 즉, 다른 실시 예에 의하면, 제1 전극(142B)과 기판(110) 사이에 광 추출 구조물(160B)이 더 배치될 수도 있다.
전술한 바와 같이, 도 4에 도시된 발광 소자(100D)는 도 2에 도시된 발광 소자(100B)를 뒤집은 형상이며, 도 2에 도시된 발광 소자(100B)와 달리 광 추출 구조물(160B)을 더 포함할 수 있다. 이를 제외하면, 도 4에 도시된 발광 소자(100D)는 도 2에 도시된 발광 소자(100B)와 동일하므로 동일한 부분에 대해서는 중복되는 설명을 생략한다.
또한, 도 2에 도시된 발광 소자(100B)의 경우 광이 제2 도전형 반도체층(136)과 제2 전극(144B)을 통해 출사되므로 이들(136, 144B)은 광 투과성을 갖는 물질로 구현된다. 그러나, 도 4에 도시된 발광 소자(100D)의 경우 광이 제1 도전형 반도체층(132), 제1 도전형 중간층(150), 기판(110), 비전도층(120B) 및 제1 전극(142B)을 통해 출사된다. 따라서, 도 4에 도시된 이들 층(132, 150, 110, 120B, 142B)은 광 투과성 물질로 구현될 수 있다.
한편, 전술한 실시 예에 의한 발광 소자(100A, 100B, 100C, 100D) 각각에서, 기판(110)과 발광 구조물(130)이 이종 물질로 구현될 경우, 발광 소자(100A 내지 100D) 내에 존재하는 높은 결함 밀도로 인하여 고 전류 구동, 고온 또는/및 고습한 환경에서 구동 시에 신뢰성을 담보하기 어려울 수 있다.
만일, 발광 구조물(130)이 GaN으로 구현되고, 기판(110)이 사파이어로 구현된다면, 사파이어는 투명하므로 기판(110)이 실리콘과 같은 불투명 물질로 구현될 때보다 광 효율은 유리할 수 있다. 그러나, 기판(110)이 발광 구조물(130)과 다른 종류의 사파이어로 구현되면, 사파이어의 낮은 열 전도도로 인하여 고온 및/또는 고전류 구동에 많은 제약이 수반되는 문제점이 있다.
그러나, 전술한 실시 예에서와 같이, 기판(110)과 발광 구조물(130)을 동종 물질로 구현할 경우, 이러한 문제들이 해소될 수 있다. 즉, 발광 구조물(130)이 GaN으로 구현될 경우, 동종의 GaN으로 구현되는 기판(110)은 열 전도성 및 전기 전도성이 우수하며, 이종 기판 대비 결함 밀도가 훨씬 적기 때문에 고전류, 고온 및/또는 고습한 환경에서 우수한 내구성 및 광 추출 효율을 갖는다.
이하, 전술한 실시 예에 의한 발광 소자(100A)를 발광 셀로서 포함하는 발광 소자 어레이(200A, 200B)에 대해 다음과 같이 첨부된 도면을 참조하여 설명한다.
도 5는 일 실시 예에 의한 발광 소자 어레이(200A)의 단면도를 나타낸다.
도 5에 도시된 실시 예에 의한 발광 소자 어레이(200A)는 기판(110), 복수의 발광 셀 및 도전형 상호 연결부(210)를 포함할 수 있다. 도 5에 예시된 발광 소자 어레이(200A)는 4개의 발광 셀만을 포함하는 것으로 도시되어 있지만, 실시 예는 이에 국한되지 않는다. 즉, 다른 실시 예에 의하면, 발광 소자 어레이(200A)는 4개보다 적거나 더 많은 개수의 발광 셀을 포함할 수 있다.
기판(110)은 도 1에 도시된 기판(110)과 마찬가지로 발광 구조물(130)과 동일한 동종의 물질로 구현될 수 있다. 도 1에 도시된 발광 소자(100A)의 기판(110)과 마찬가지로 도 5에 도시된 기판(110)은 상측부(114) 및 하측부(112)를 포함할 수 있다.
비전도층(120)은 기판(110) 내에 배치될 수 있다. 도 1에서 설명한 바와 같이, 비전도층(120)이 기판(110)의 상측에 배치되는가, 하측에 배치되는가 그렇지 않으면 중간에 배치되는가에 따라, 상측부(114)의 제2 두께(T2)와 하측부(112)의 제3 두께(T3)는 서로 다르거나 동일할 수 있다.
기판(110), 비전도층(120) 및 제1 도전형 중간층(150)은 도 1에 도시된 기판(110), 비전도층(120A) 및 제1 도전형 중간층(150)과 각각 동일하므로 이에 대한 중복되는 설명을 생략한다.
복수의 발광 셀(P1 내지 P4)은 기판(110) 상에 수평 방향으로 배치될 수 있다. 복수의 발광 셀(P1 내지 P4) 각각은 발광 구조물(130)을 포함할 수 있다. 각 발광 셀(P1 내지 P4)의 발광 구조물(130)은 기판(110)과 동종의 물질을 포함할 수 있다.
또한, 도 1에 도시된 발광 소자(100A)의 발광 구조물(130)과 마찬가지로, 도 5에 도시된 발광 구조물(130)은 기판(110) 위에 배치된 제1 도전형 반도체층(132), 활성층(134) 및 제2 도전형 반도체층(136)을 포함할 수 있다. 여기서, 제1 도전형 반도체층(132), 활성층(134) 및 제2 도전형 반도체층(136)은 도 1에 도시된 제1 도전형 반도체층(132), 활성층(134) 및 제2 도전형 반도체층(136)과 각각 동일하므로 동일한 참조부호를 사용하였으며 여기서는 중복되는 설명을 생략한다.
또한, 제1 도전형 반도체층(132)은 복수의 발광 셀(P1 내지 P4)에 공통인 일체형으로 구현될 수 있다.
또한, 도전형 상호 연결부(210)는 복수의 발광 셀(P1 내지 P4)에서, 2개의 발광 셀을 전기적으로 연결하는 역할을 한다. 즉, 도전형 상호 연결부(210)는 인접하는 발광 셀[(P1 및 P2), (P2, P3) 또는 (P3, P4))을 서로 전기적으로 연결할 수 있다.
도전형 상호 연결부(210)는 제1 발광 셀(P1)을 시점으로 하고, 제4 발광 셀(P4)을 종점으로 하여 복수의 발광 셀(P1 내지 P4)을 직렬 연결할 수 있다.
또한, 복수의 발광 셀(P1 내지 P4) 각각은 제1 전극(142A)과 제2 전극(144A)을 포함할 수 있다. 제1 전극(142A)은 제2 도전형 반도체층(136)과 활성층(134)을 메사 식각하여 노출된 제1 도전형 반도체층(132)과 전기적으로 연결될 수 있다. 또한, 제2 전극(144A)은 제2 도전형 반도체층(136)과 전기적으로 연결될 수 있다.
이와 같이, 도 5에 도시된 제1 및 제2 전극(142A, 144A)은 도 1에 도시된 제1 및 제2 전극(142A, 144A)과 각각 동일하므로, 동일한 참조부호를 사용하였으며 이들에 대한 중복되는 설명을 생략한다.
도 6은 도 5에 도시된 발광 소자 어레이(200A)의 회로도를 나타낸다.
도 6을 참조하면, 4개의 발광 셀(P1 내지 P4)은 서로 직렬로 연결될 수 있다. 따라서, 제1 단자(T1)로부터 양의 전압이 인가되고 제2 단자(T2)로 음의 전압이 인가될 때, 복수의 발광 셀(P1 내지 P4)은 발광할 수 있다.
또한, 도 5를 참조하면, 메사 식각에 의해 생성된 홀(H)의 깊이(d)가 1.5 ㎛보다 크면 캐리어가 인접하는 발광 셀로 이동하는 현상이 방지될 수 있다. 따라서, 홀의 깊이(d)는 1.5 ㎛ 이상일 수 있으나, 실시 예는 이에 국한되지 않는다. 또한, 발광 구조물(130)의 두께(D)는 1.5d일 수 있으나, 실시 예는 이에 국한되지 않는다
도 7은 다른 실시 예에 의한 발광 소자 어레이(200B)의 단면도를 나타낸다.
도 7에 도시된 발광 소자 어레이(200B)는 기판(110), 비전도층(120), 발광 구조물(130), 제1 및 제2 전극(142A, 144A), 제1 도전형 중간층(150) 및 광 추출 구조물(160A)을 포함할 수 있다.
도 5에 도시된 발광 소자 어레이(200A)의 경우 활성층(134)에서 방출된 광은 제2 도전형 반도체층(136) 및 제2 전극(144A)을 통해 상부 방향(예를 들어, y축 방향)으로 출사될 수 있다. 반면에, 도 7에 도시된 발광 소자(200B)의 경우 활성층(134)에서 방출된 광은 제1 도전형 반도체층(132)과 제1 도전형 중간층(150)과 기판(110)과 비전도층(120)을 통해 상부 방향(예를 들어, y축 방향)으로 출사될 수 있다.
이때, 활성층(134)에서 방출된 광이 출사되는 기판(110)의 광 출사면에 광 추출 구조물(160A)이 더 배치될 수 있다. 광 추출 구조물(160A)이 배치될 경우, 기판(110)의 광 출사면으로부터 보다 많은 광이 발광 소자 어레이(200B)로부터 탈출할 수 있다.
전술한 바와 같이, 도 7에 도시된 발광 소자 어레이(200B)는 도 5에 도시된 발광 소자 어레이(200A)를 뒤집은 형상이며, 도 5에 도시된 발광 소자 어레이(200A)와 달리 광 추출 구조물(160A)을 더 포함할 수 있다. 이를 제외하면, 도 7에 도시된 발광 소자 어레이(200B)는 도 5에 도시된 발광 소자 어레이(200A)와 동일하므로 동일한 부분에 대해서는 중복되는 설명을 생략한다.
또한, 도 5에 도시된 발광 소자 어레이(200A)의 경우 광이 제2 도전형 반도체층(136)과 제2 전극(144A)을 통해 출사되므로 이들(136, 144A)은 광 투과성을 갖는 물질로 구현될 수 있다. 그러나, 도 7에 도시된 발광 소자 어레이(200B)의 경우 광이 제1 도전형 반도체층(132), 제1 도전형 중간층(150), 기판(110) 및 비전도층(120)을 통해 출사된다. 따라서, 도 7에 도시된 이들 층(132, 150, 110, 120)은 광 투과성 물질로 구현될 수 있다.
일반적으로 발광 소자 또는 발광 소자 어레이는 직류 전압에 의해 구동된다. 그러나, 전술한 실시 예에 의한 발광 소자 어레이(200A, 200B)와 같이 복수의 발광 셀을 배열할 경우, 발광 소자 어레이(200A, 200B)는 별도의 전압 변환 장치(또는, 전류 변환 장치)의 도움을 받지 않고 교류 전압에서 구동할 수 있다. 여기서, 전류 변환 장치란, 교류 전압을 직류 전압으로 변환하는 장치일 수 있다. 이로 인해, 발광 소자 어레이(200A, 200B)는 소형화, 경량화 및 저가격화에 적합할 수 있다. 그러나, 교류 전압에 의해 구동되는 발광 소자 어레이(200A, 200B)의 경우 순방향 전압과 역방향 전압이 지속적으로 인가된다. 이때, 기판(110)과 발광 구조물(130)이 이종이라면, 직류 전압에 의해 발광 소자 어레이(200A, 200B)가 구동될 때보다 고전류, 고온 및/또는 고습한 환경에서 발광 소자 어레이의 신뢰성 확보가 어려울 수 있다. 그러나, 실시 예에 의한 발광 소자 어레이(200A, 200B)에서 기판(110)과 발광 구조물(130)이 동종이므로 이러한 신뢰성 문제가 해소될 수 있다.
또한, 발광 소자 어레이(200A, 200B)의 동작을 위해서 기판(110)이 비전도성일 것이 요구될 수 있다. 그러나, 실시 예에 의한 발광 소자 어레이(200A, 200B)에서 발광 구조물(130)과 기판(110)이 동종 물질로 구현될 경우, 동종의 기판(110)이 전기 전도성을 갖는다면 전류 누설이 발생할 수 있는 문제점이 있다. 예를 들어, 발광 구조물(130)과 기판(110)을 동종의 GaN으로 제작할 경우, n형 베이컨시(n-vacancy)에 의해 기판(110)이 n형 전기 전도도를 가질 수 있다. 따라서, 기판(110)이 전기 전도도를 갖지 않도록 하기 위해, 실시 예에 의한 발광 소자(100A 내지 100D) 및 발광 소자 어레이(200A, 200B)는 기판(110) 내부에 비전도층(120A, 120B, 120)을 배치함으로써 전류 누설의 문제가 해소될 수 있다. 따라서, 실시 예에 의한 발광 소자(100A 내지 100D) 및 발광 소자 어레이(200A, 200B)는 우수한 열 전도도와 낮은 전기 전도도를 동시에 가질 수 있다.
이하, 도 1에 도시된 발광 소자(100A)의 제조 방법을 첨부된 도면을 참조하여 다음과 같이 설명한다. 도 2 내지 도 4에 도시된 발광 소자(100B, 100C, 100D) 및 도 5 및 도 7에 도시된 발광 소자 어레이(200A, 200B)의 제조 방법은 발광 소자(100A)의 제조 방법을 변형하여 당업자의 수준에서 구현할 수 있음은 물론이다.
도 8a 내지 도 8f는 도 1에 도시된 발광 소자(100A)의 실시 예에 의한 제조 방법을 설명하기 위한 공정 단면도이다.
도 8a를 참조하면, 기판(110)을 준비한다. 기판(110)은 GaN, SiC, ZnO, GaP, InP, Ga203, GaAs 및 Si 중 적어도 하나를 포함할 수 있다. 기판(110)과 후술되는 발광 구조물(130)이 동종의 물질로 제조될 수 있다면, 실시 예는 기판(110)의 종류에 국한되지 않는다.
이후, 도 8b를 참조하면, 기판(110)에 이온을 주입(122)하여 기판(110)의 내부에 비전도층(120A)을 형성한다. 여기서, 비전도층(120A)을 형성하기 위한 이온은 Mg, Zn, C 또는 산소(Oxygen) 이온 중 적어도 하나를 포함할 수 있다.
또한, 비전도층(120A)의 제1 두께(T1)의 최소값이 10 ㎚가 되도록, 이온을 주입할 수 있다. 또한, 기판(110)의 상측, 하측 또는 중간에 비전도층(120A)이 위치하도록 이온을 주입할 수 있다.
만일, 이온을 기판(110)의 전면으로 주입할 경우 결정성이 악화될 수 있다. 이를 방지하기 위해, 도 8b에 예시된 바와 같이 이온은 기판(110)의 배면으로 주입할 수 있다.
이후, 도 8c를 참조하면, 기판(110)의 상부에 제1 도전형 중간층(150)을 형성한다. 제1 도전형 중간층(150)은 n형 GaN층일 수 있다. 경우에 따라서, 제1 도전형 중간층(150)의 형성은 생략될 수도 있다.
이후, 도 8d를 참조하면, 제1 도전형 중간층(150)의 상부에 발광 구조물(130)을 형성한다. 제1 도전형 중간층(150)이 기판(110) 위에 형성될 경우, 발광 구조물(130)이 보다 안정적으로 형성될 수 있다. 제1 도전형 중간층(150) 위에 제1 도전형 반도체층(132), 활성층(134) 및 제2 도전형 반도체층(136)을 순차적으로 적층하여 발광 구조물(130)을 형성할 수 있다.
먼저, 제1 도전형 중간층(150) 위에 제1 도전형 반도체층(132)을 형성한다. 제1 도전형 반도체층(132)은 제1 도전형 도펀트가 도핑된 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체에 의해 형성될 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(132)이 n형 반도체층인 경우, 제1 도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
예를 들어, 제1 도전형 반도체층(132)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 이용하여 형성될 수 있다. 제1 도전형 반도체층(132)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다.
제1 도전형 반도체층(132) 위에 활성층(134)을 형성한다. 활성층(134)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다.
활성층(134)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드갭 에너지보다 낮은 밴드갭 에너지를 갖는 물질로 형성될 수 있다.
활성층(134)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 도전형 클래드층은 활성층(134)의 장벽층의 밴드갭 에너지보다 더 높은 밴드갭 에너지를 갖는 반도체로 형성될 수 있다. 예를 들어, 도전형 클래드층은 GaN, AlGaN, InAlGaN 또는 초격자 구조 등을 포함할 수 있다. 또한, 도전형 클래드층은 n형 또는 p형으로 도핑될 수 있다.
활성층(134) 위에 제2 도전형 반도체층(136)을 형성한다. 제2 도전형 반도체층(136)은 반도체 화합물로 형성될 수 있다. Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 예컨대, 제2 도전형 반도체층(136)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 도전형 반도체층(136)에는 제2 도전형 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(136)이 p형 반도체층인 경우, 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
이후, 도 8e를 참조하면, 제2 도전형 반도체층(136) 및 활성층(134)과 제1 도전형 반도체층(132)의 일부를 메사 식각하여 제1 도전형 반도체층(132)을 노출시킨다.
이후, 도 8f를 참조하면, 노출된 제1 도전형 반도체층(132) 위에 제1 전극(142A)을 형성하는 한편, 제2 도전형 반도체층(136) 위에 제2 전극(144A)을 형성한다. 제1 및 제2 전극(142A, 144A) 각각은 예를 들어, 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 이용하여 단층 또는 다층 구조로 형성될 수 있다.
이하, 도 1에 도시된 발광 소자(100A)를 포함하는 실시 예에 의한 발광 소자 패키지를 첨부된 도면을 참조하여 다음과 같이 설명한다. 그 밖에 도 2 내지 도 4에 도시된 발광 소자(100B, 100C, 100D) 또는 도 5 및 도 7에 도시된 발광 소자 어레이(200A, 200B)는 도 9에 도시된 바와 같이 패키지 형태로 구현될 수 있다.
도 9는 실시 예에 의한 발광 소자 패키지(300)의 단면도를 나타낸다.
도 9에 도시된 발광 소자 패키지(300)는 패키지 몸체(310), 제1 및 제2 리드 프레임(322, 324), 제1 및 제2 와이어(342, 344) 및 몰딩 부재(330)를 포함할 수 있다.
패키지 몸체(310)는 실리콘, 합성수지, 또는 금속을 포함하여 형성될 수 있으며, 발광 소자(100A)의 주위에 경사면이 형성될 수 있다.
제1 및 제2 리드 프레임(322, 324)은 서로 전기적으로 분리되며, 발광 소자(100A)에 전원을 제공하는 역할을 한다. 또한, 제1 및 제2 리드 프레임(322, 324)은 발광 소자(100A)에서 발생된 빛을 반사시켜 광 효율을 증가시키는 역할을 할 수도 있으며, 발광 소자(100A)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
도 9의 경우 발광 소자(100A)가 제2 리드 프레임(324) 위에 실장된 것으로 예시되어 있지만, 실시 예는 이에 국한되지 않는다. 즉, 다른 실시 예에 의하면, 발광 소자(100A)는 제1 리드 프레임(322) 상에 배치되거나, 패키지 몸체부(310) 상에 배치될 수도 있다.
발광 소자(100A)는 제1 및 제2 리드 프레임(322, 324)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다. 예를 들어, 도 9에 예시된 바와 같이, 발광 소자(100A)는 제1 리드 프레임(322)과 제1 와이어(342)를 통해 전기적으로 연결되고 제2 리드 프레임(324)과 제2 와이어(344)를 통해 전기적으로 연결될 수 있다.
몰딩 부재(330)는 발광 소자(100A)를 포위하여 보호할 수 있다. 또한, 몰딩 부재(330)는 형광체를 포함하여, 발광 소자(100A)에서 방출된 광의 파장을 변화시킬 수 있다.
실시 예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이될 수 있고, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다.
또한, 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 장치로 구현될 수 있다.
여기서, 표시 장치는 바텀 커버와, 바텀 커버 상에 배치되는 반사판과, 광을 방출하는 발광 모듈과, 반사판의 전방에 배치되며 발광 모듈에서 발산되는 빛을 전방으로 안내하는 도광판과, 도광판의 전방에 배치되는 프리즘 시트들을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널과, 디스플레이 패널과 연결되고 디스플레이 패널에 화상 신호를 공급하는 화상 신호 출력 회로와, 디스플레이 패널의 전방에 배치되는 컬러 필터를 포함할 수 있다. 여기서 바텀 커버, 반사판, 발광 모듈, 도광판, 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
또한, 조명 장치는 기판과 실시 예에 따른 발광 소자 패키지를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열체, 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 예를 들어, 조명 장치는, 램프, 해드 램프, 또는 가로등을 포함할 수 있다.
해드 램프는 기판 상에 배치되는 발광 소자 패키지들을 포함하는 발광 모듈, 발광 모듈로부터 조사되는 빛을 일정 방향, 예컨대, 전방으로 반사시키는 리플렉터(reflector), 리플렉터에 의하여 반사되는 빛을 전방으로 굴절시키는 렌즈, 및 리플렉터에 의하여 반사되어 렌즈로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 쉐이드(shade)를 포함할 수 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100A, 100B, 100C, 100D: 발광 소자 110: 기판
112: 하측부 114: 상측부
120, 120A, 120B: 비전도층 130: 발광 구조물
132: 제1 도전형 반도체층 134: 활성층
136: 제2 도전형 반도체층 142A, 142B: 제1 전극
144A, 144B: 제2 전극 150: 제1 도전형 중간층
160A, 160B: 광 추출 구조물 200A, 200B: 발광 소자 어레이
210: 도전형 상호 연결부 300: 발광 소자 패키지
310: 패키지 몸체 322: 제1 리드 프레임
324: 제2 리드 프레임 342: 제1 와이어
344: 제2 와이어 330: 몰딩 부재
112: 하측부 114: 상측부
120, 120A, 120B: 비전도층 130: 발광 구조물
132: 제1 도전형 반도체층 134: 활성층
136: 제2 도전형 반도체층 142A, 142B: 제1 전극
144A, 144B: 제2 전극 150: 제1 도전형 중간층
160A, 160B: 광 추출 구조물 200A, 200B: 발광 소자 어레이
210: 도전형 상호 연결부 300: 발광 소자 패키지
310: 패키지 몸체 322: 제1 리드 프레임
324: 제2 리드 프레임 342: 제1 와이어
344: 제2 와이어 330: 몰딩 부재
Claims (17)
- 기판;
상기 기판 내에 배치된 비전도층;
상기 기판과 동종의 물질로 이루어지고, 상기 기판 위에 배치된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물; 및
상기 발광 구조물 및 상기 기판 사이에 배치되는 제1 도전형 중간층;을 포함하고,
상기 기판은,
상기 비전도층과 상기 발광 구조물 사이에 배치된 상측부; 및
상기 비전도층 아래에 배치된 하측부를 포함하고,
상기 상측부와 상기 하측부는 동일한 물질로 이루어진 발광 소자. - 제1 항에 있어서, 상기 비전도층은 이온 주입층을 포함하고,
상기 이온 주입층은 Mg, Zn, C 또는 산소 이온 중 적어도 하나를 포함하고,
상기 비전도층의 두께의 최소값은 10 ㎚이고,
상기 기판은 극성, 반극성 또는 무극성인 발광 소자. - 삭제
- 삭제
- 삭제
- 삭제
- 제1 항에 있어서,
상기 상측부의 두께는 상기 하측부의 두께보다 작은 발광 소자. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 제7 항에 있어서, 상기 비전도층은 상기 발광 구조물의 두께 방향과 수직한 방향으로 서로 이격되어 배치되고,
상기 비전도층은 상기 상측부와 상기 하측부를 연결하는 관통공을 포함하는 발광 소자. - 삭제
- 기판;
상기 기판 내에 배치된 비전도층;
상기 기판 상에 수평 방향으로 배치된 복수의 발광 셀; 및
상기 복수의 발광 셀 중 2개의 발광 셀을 전기적으로 연결하는 도전형 상호 연결부를 포함하고,
상기 발광 셀 각각은
상기 기판과 동종의 물질로 이루어지고, 상기 기판 위에 배치된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물;
상기 발광 구조물 및 상기 기판 사이에 배치되는 제1 도전형 중간층;
상기 제2 도전형 반도체층과 상기 활성층을 메사식각하여 노출된 상기 제1 도전형 반도체층과 연결된 제1 전극; 및
상기 제2 도전형 반도체층과 연결된 제2 전극을 포함하고,
상기 복수의 발광 셀의 상기 제1 도전형 반도체층은 일체형이며,
상기 기판은,
상기 비전도층과 상기 발광 구조물 사이에 배치된 상측부; 및
상기 비전도층 아래에 배치된 하측부를 포함하고,
상기 상측부와 상기 하측부는 동일한 물질로 이루어진 발광 소자 어레이. - 삭제
- 삭제
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