KR102365687B1 - 집적회로 소자 및 그 제조 방법 - Google Patents

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Abstract

집적회로 소자는 활성 영역을 가지는 반도체 기판과, 원자량 16 이상의 칼코겐 원소로 도핑된 하부 유전막을 포함하는 인터페이스막과, 게이트 유전막과, 게이트 전극을 포함한다. 집적회로 소자를 제조하기 위하여, 반도체 기판 상에 총 두께 중 일부 두께 부분이 원자량 16 이상의 칼코겐 원소로 도핑된 인터페이스막을 형성한다. 인터페이스막 위에 게이트 유전막을 형성한다. 게이트 유전막 상에 게이트 전극을 형성한다.

Description

집적회로 소자 및 그 제조 방법 {Integrated circuit device and method of manufacturing the same}
본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 기판의 활성 영역과 게이트 유전막과의 사이에 형성된 인터페이스막을 포함하는 집적회로 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 높아짐에 따라 스트레인드 채널, 고유전막, 금속 게이트 등 다양한 재료를 사용하여 트랜지스터의 성능을 향상시키기 위한 노력이 있어 왔다. 그러나, 게이트 길이가 점차 짧아지면서 실리콘을 대체하여 보다 향상된 캐리어 이동도 (carrier mobility)를 제공할 수 있는 고이동도 기판 또는 고이동도 채널 재료의 필요성이 대두되고 있으며, 트랜지스터의 용도에 따라 최적의 신뢰성 및 성능을 구현할 수 있는 새로운 구조를 가지는 집적회로 소자를 개발할 필요가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 고도로 스케일링된 반도체 소자를 구성하는 트랜지스터들의 용도에 따라 고신뢰성 및/또는 고성능 트랜지스터를 제공할 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 고도로 스케일링된 반도체 소자를 구성하는 트랜지스터들의 용도에 따라 고신뢰성 및/또는 고성능 트랜지스터를 제공할 수 있는 구조를 가지는 집적회로 소자를 단순화된 공정에 의해 효율적으로 제조할 수 있는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 활성 영역을 가지는 반도체 기판과, 상기 활성 영역 위에 형성되고 원자량 16 이상의 칼코겐 원소 (chalcogen element)로 도핑된 하부 유전막을 포함하는 인터페이스막과, 상기 인터페이스막 위에 형성된 게이트 유전막과, 상기 게이트 유전막 위에 형성된 게이트 전극을 포함한다.
상기 하부 유전막은 상기 활성 영역에 접할 수 있다.
상기 반도체 기판은 III-V 족 물질 및 IV 족 물질 중 적어도 하나로 이루어질 수 있다.
일부 실시예들에서, 상기 칼코겐 원소는 황 (sulfur)일 수 있다.
상기 하부 유전막은 황 도핑된 Al2O3 막, 황 도핑된 SiO2 막, 황 도핑된 SiON 막, 황 도핑된 Si3N4 막, 또는 이들의 조합으로 이루어질 수 있다.
상기 인터페이스막은 상기 하부 유전막과 상기 게이트 유전막과의 사이에 개재되어 있는 상부 유전막을 더 포함하고, 상기 상부 유전막은 원자량 16 이상의 칼코겐 원소를 포함하지 않을 수 있다. 일부 실시예들에서, 상기 상부 유전막은 Al2O3 막, SiO2 막, SiON 막, AlSiOx 막 (x > 0), 또는 이들의 조합으로 이루어질 수 있다.
상기 하부 유전막 내에서 상기 칼코겐 원소의 함량은 상기 하부 유전막의 두께 방향을 따라 가변적이고, 상기 반도체 기판에 가까울수록 상기 칼코겐 원소의 함량이 높아질 수 있다.
상기 게이트 유전막은 상기 인터페이스막의 유전율보다 더 큰 유전율을 가지는 물질로 이루어질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 제1 영역 및 제2 영역을 가지는 기판과, 상기 제1 영역에서 상기 기판 상에 형성되고 원자량 16 이상의 칼코겐 원소로 도핑된 유전막을 포함하는 제1 인터페이스막, 상기 제1 인터페이스막 위에 형성된 제1 게이트 유전막, 및 상기 제1 게이트 유전막 위에 형성된 제1 게이트 전극을 포함하는 제1 트랜지스터와, 상기 제2 영역에서 상기 기판 상에 형성되고 상기 하부 유전막의 구성 물질과 다른 조성의 구성 물질로 이루어지는 제2 인터페이스막, 상기 제2 인터페이스막 위에 형성된 제2 게이트 유전막, 및 상기 제2 게이트 유전막 위에 형성된 제2 게이트 전극을 포함하는 제2 트랜지스터를 포함한다.
상기 제1 인터페이스막은 황 도핑된 하부 유전막과, 황을 포함하지 않는 상부 유전막을 포함하는 이중층 구조를 가지고, 상기 제2 인터페이스막은 상기 상부 유전막의 구성 물질과 동일한 물질로 이루어지는 단일층 구조를 가질 수 있다.
상기 제1 인터페이스막은 제1 두께를 가지고, 상기 제2 인터페이스막은 상기 제1 두께보다 더 작은 제2 두께를 가질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 상기 제2 영역에서 상기 기판과 상기 제2 인터페이스막과의 사이에 개재된 패시베이션층을 더 포함할 수 있다. 그리고, 상기 제2 인터페이스막은 상기 패시베이션층에 접할 수 있다. 일부 실시예들에서, 상기 제1 인터페이스막은 황으로 도핑된 하부 유전막을 포함하고, 상기 패시베이션층은 적어도 하나의 황 원자층을 포함할 수 있다. 상기 제2 인터페이스막은 상기 황 원자층에 접할 수 있다.
상기 제1 게이트 유전막 및 상기 제2 게이트 유전막은 동일한 물질로 이루어질 수 있다.
상기 기판에서 상기 제1 영역 및 상기 제2 영역은 각각 III-V 족 물질 및 IV 족 물질 중 어느 하나로 이루어질 수 있다.
상기 기판에서 상기 제1 영역 및 상기 제2 영역은 각각 InP, InzGa1 - zAs (0 ≤ z ≤ 1), AlzGa1 - zAs (0 ≤ z ≤ 1), 또는 Ge로 이루어질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 제1 영역 및 제2 영역 중 적어도 하나의 영역은 서로 다른 채널 타입을 가지는 제1 도전형 트랜지스터 영역 및 제2 도전형 트랜지스터 영역을 포함할 수 있다. 그리고, 상기 제1 도전형 트랜지스터 영역에서 상기 기판은 III-V 족 물질로 이루어지는 활성 영역을 포함하고, 상기 제2 도전형 트랜지스터 영역에서 상기 기판은 Ge로 이루어지는 활성 영역을 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 상기 제1 영역에서 상기 기판으로부터 돌출된 제1 핀형(fin-shaped) 활성 영역과, 상기 제2 영역에서 상기 기판으로부터 돌출된 제2 핀형 활성 영역을 더 포함할 수 있다. 상기 제1 인터페이스막, 상기 제1 게이트 유전막, 및 상기 제1 게이트 전극은 상기 제1 핀형 활성 영역 위에서 상기 제1 핀형 활성 영역의 상면 및 양 측벽을 덮으면서 상기 제1 핀형 활성 영역과 교차하는 방향으로 연장될 수 있다. 상기 제2 인터페이스막, 상기 제2 게이트 유전막, 및 상기 제2 게이트 전극은 상기 제2 핀형 활성 영역 위에서 상기 제2 핀형 활성 영역의 상면 및 양 측벽을 덮으면서 상기 제2 핀형 활성 영역과 교차하는 방향으로 연장될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 반도체 기판 상에 총 두께 중 일부 두께 부분이 원자량 16 이상의 칼코겐 원소 (chalcogen element)로 도핑된 인터페이스막을 형성한다. 상기 인터페이스막 위에 게이트 유전막을 형성한다. 상기 게이트 유전막 상에 게이트 전극을 형성한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 인터페이스막을 형성하는 단계는 상기 반도체 기판 상에 제1 유전막을 형성하는 단계와, 상기 제1 유전막을 황 원소 함유 화합물로 처리하여 황 도핑된 하부 유전막을 형성하는 단계와, 상기 황 도핑된 하부 유전막 상에 상부 유전막을 형성하는 단계를 포함할 수 있다.
일부 실시예들에서, 상기 제1 유전막 및 상기 상부 유전막은 각각 Al2O3 막, SiO2 막, SiON 막, Si3N4 막, 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에서, 상기 제1 유전막 및 상기 상부 유전막은 동일한 물질로 이루어질 수 있다.
일부 실시예들에서, 상기 황 도핑된 하부 유전막을 형성하는 단계는 상기 제1 유전막의 상면으로부터 자연 산화막을 제거하는 단계와, 상기 제1 유전막을 H2S, S2Cl2, (NH4)2S, (NH4)HS, 또는 유기 황 화합물을 이용하여 황 처리하는 단계를 포함할 수 있다.
일부 실시예들에서, 상기 황 도핑된 하부 유전막을 형성하는 단계는 건식 또는 습식으로 수행될 수 있다.
일부 실시예들에서, 상기 상부 유전막은 상기 제1 유전막의 구성 물질과 동일한 물질로 형성될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 게이트 유전막을 형성하는 단계는 상기 인터페이스막 위에 상기 인터페이스막의 구성 물질보다 더 큰 유전율을 가지는 물질로 이루어지는 제2 유전막을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서는 제1 영역 및 제2 영역을 가지는 반도체 기판을 준비한다. 상기 제1 영역 상에 위치되고 총 두께 중 일부 두께 부분이 황 도핑된 제1 인터페이스막과, 상기 제2 영역 상에서 상기 반도체 기판의 상면을 덮는 황 패시베이션층과, 상기 제2 영역 상에서 상기 황 패시베이션층을 덮는 제2 인터페이스막을 포함하는 인터페이스 구조물을 형성한다. 상기 제1 영역 상에서 상기 제1 인터페이스막을 덮는 제1 게이트 유전막과, 상기 제2 영역 상에서 상기 제2 인터페이스막을 덮는 제2 게이트 유전막을 동시에 형성한다. 상기 제1 영역 상에서 제1 게이트 유전막을 덮는 제1 게이트 전극과, 상기 제2 영역 상에서 상기 제2 게이트 유전막을 덮는 제2 게이트 전극을 형성한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서, 상기 인터페이스 구조물을 형성하는 단계는 상기 반도체 기판 상에서 상기 제1 영역을 덮는 제1 유전막을 형성하는 단계와, 상기 제1 영역 상에는 상기 제1 유전막으로부터 황 도핑된 하부 유전막이 형성되고 상기 제2 영역 상에는 상기 반도체 기판의 상면에 상기 황 패시베이션층이 형성되도록 상기 제1 영역 상의 상기 제1 유전막과 상기 제2 영역 상의 상기 반도체 기판의 상면을 각각 황 처리하는 단계와, 상기 제1 영역 및 상기 제2 영역 위에 상기 황 도핑된 하부 유전막 및 상기 황 패시베이션층을 덮는 제2 유전막을 형성하여 상기 제1 영역 상에는 상기 황 도핑된 하부 유전막과 상기 제2 유전막의 제1 부분인 상부 유전막을 포함하는 상기 제1 인터페이스막을 제공하고, 상기 제2 영역 상에는 상기 제2 유전막의 제2 부분인 상기 제2 인터페이스막을 제공하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서, 상기 황 처리 단계는 황 함유 화합물로부터 얻어지는 가스를 이용하여 건식으로 수행될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서, 상기 황 처리 단계는 황 함유 용액을 이용하여 습식으로 수행될 수 있다.
일부 실시예들에서, 상기 제1 인터페이스막은 Al 및 Si 중에서 선택되는 제1 원소를 포함하고, 상기 제2 인터페이스막은 상기 제1 원소와 동일한 원소를 포함할 수 있다.
일부 실시예들에서, 상기 제1 인터페이스막은 제1 두께를 가지는 황 도핑된 하부 유전막과 제2 두께를 가지는 황 도핑되지 않은 상부 유전막을 포함하고, 상기 제2 인터페이스막은 상기 제2 두께를 가지고 상기 상부 유전막과 동일한 물질로 이루어질 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자는 고도로 스케일링된 반도체 소자를 구성하는 트랜지스터들의 용도에 따라 최적의 신뢰성 및 성능을 독립적으로 확보할 수 있는 구조를 제공할 수 있다. 특히, 입출력 소자와 같이 고전압 동작 및 높은 신뢰성을 요하는 주변 회로용 소자를 구성하는 비교적 두꺼운 인터페이스막을 가지는 트랜지스터와, 저전력 고속 동작이 필요한 로직 셀을 구성하는 비교적 얇은 인터페이스막을 가지는 트랜지스터를 동시에 형성함으로써, 트랜지스터의 용도에 따라 고신뢰성 및/또는 고성능 트랜지스터를 제공할 수 있는 구조를 가지는 집적회로 소자를 단순화된 공정에 의해 효율적으로 제조할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 하부 유전막 내에서 두께 방향에 따른 황 함량을 예시한 그래프이다.
도 3은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 블록 다이어그램이다.
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다.
도 5a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자에 포함될 수 있는 패시베이션층의 일 예로서, 1 층의 황 원자층으로 이루어지는 황 패시베이션층을 예시한 단면도이다.
도 5b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자에 포함될 수 있는 패시베이션층의 다른 예로서, 2 층의 황 원자층으로 이루어지는 황 패시베이션층을 예시한 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다.
도 7은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다.
도 8a 내지 도 8g는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 9는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 단면도이다.
도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 일부 사시도이다.
도 11a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 사시도이다.
도 11b는 도 11a의 XIB - XIB' 선 단면도이다.
도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 사시도이다.
도 13은 본 발명의 기술적 사상에 의한 실시예들에 따른 디스플레이 구동 집적회로 (display driver IC: DDI) 및 상기 DDI를 구비하는 디스플레이 장치의 개략적인 블록 다이어그램이다.
도 14는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템을 도시한 블록 다이어그램이다.
도 15는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템의 블록 다이어그램이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용되는 용어 "기판"은 기판 그 자체, 또는 기판과 그 표면에 형성된 소정의 층 또는 막 등을 포함하는 적층 구조체를 의미할 수 있다. 또한, 본 명세서에서 "기판의 표면"이라 함은 기판 그 자체의 노출 표면, 또는 기판 위에 형성된 소정의 층 또는 막 등의 외측 표면을 의미할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)의 주요 구성을 도시한 단면도이다.
도 1을 참조하면, 집적회로 소자(100)는 활성 영역(AC)을 가지는 반도체 기판(110)과, 상기 활성 영역(AC) 위에 형성된 인터페이스막(120)과, 상기 인터페이스막(120) 위에 형성된 게이트 유전막(130)과, 상기 게이트 유전막(130) 위에 형성된 게이트 전극(140)을 포함한다.
일부 실시예들에서, 상기 반도체 기판(110)은 III-V 족 물질 및 IV 족 물질 중 적어도 하나로 이루어질 수 있다. 상기 III-V 족 물질은 적어도 하나의 III 족 원소와 적어도 하나의 V족 원소를 포함하는 2 원계, 3 원계, 또는 4 원계 화합물일 수 있다. 상기 III-V 족 물질은 III 족 원소로서 In, Ga 및 Al 중 적어도 하나의 원소와, V 족 원소로서 As, P 및 Sb 중 적어도 하나의 원소를 포함하는 화합물일 수 있다. 예를 들면, 상기 III-V 족 물질은 InP, InzGa1-zAs (0 ≤ z ≤ 1), 및 AlzGa1-zAs (0 ≤ z ≤ 1)로부터 선택될 수 있다. 상기 2 원계 화합물은, 예를 들면 InP, GaAs, InAs, InSb 및 GaSb 중 어느 하나일 수 있다. 상기 3 원계 화합물은 InGaP, InGaAs, AlInAs, InGaSb, GaAsSb 및 GaAsP 중 어느 하나일 수 있다. 상기 IV 족 물질은 Si 또는 Ge일 수 있다. 그러나, 본 발명의 기술적 사상에 의한 집적회로 소자에서 사용 가능한 III-V 족 물질 및 IV 족 물질이 상기 예시한 바에 한정되는 것은 아니다.
상기 III-V 족 물질과 Ge과 같은 IV 족 물질은 저전력, 고속 트랜지스터를 만들 수 있는 채널 재료로 이용될 수 있다. Si 기판에 비해 전자의 이동도가 높은 III-V 족 물질, 예를 들면 GaAs로 이루어지는 반도체 기판과, Si 기판에 비해 정공의 이동도가 높은 반도체 물질, 예를 들면 Ge로 이루어지는 반도체 기판을 이용하여 고성능 CMOS를 형성할 수 있다. 일부 실시예들에서, 상기 활성 영역(AC)에 N 형 채널이 형성되는 경우, 상기 반도체 기판(110)은 위에서 예시한 III-V 족 물질들 중 어느 하나로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 활성 영역(AC)에 P 형 채널이 형성되는 경우, 상기 반도체 기판(110)은 Ge로 이루어질 수 있다.
상기 인터페이스막(120)은 원자량 16 이상의 칼코겐 원소 (chalcogen element)로 도핑된 하부 유전막(122)과, 상기 하부 유전막(122)을 덮는 상부 유전막(124)을 포함한다. 상기 상부 유전막(124)은 상기 하부 유전막(122)과 상기 게이트 유전막(130)과의 사이에 개재될 수 있다. 상기 하부 유전막(122) 및 상기 상부 유전막(124)은 각각 10 이하의 유전율을 가지는 물질로 이루어질 수 있다.
상기 하부 유전막(122)에 도핑되어 있는 칼코겐 원소는 황(sulfur), 셀레늄(selenium), 및 텔루륨(tellurium) 중에서 선택되는 적어도 하나일 수 있다. 일부 실시예들에서, 상기 하부 유전막(122)은 황 도핑된 Al2O3 막, 황 도핑된 SiO2 막, 황 도핑된 SiON 막, 황 도핑된 Si3N4 막, 또는 이들의 조합으로 이루어질 수 있다.
상기 하부 유전막(122)은 상기 반도체 기판(110)의 활성 영역(AC)에 접할 수 있다. 이 경우, 상기 하부 유전막(122) 내에 도핑되어 있는 원자량 16 이상의 칼코겐 원소, 예를 들면 황은 반도체 기판(110)과 하부 유전막(122)과의 사이의 계면에서 상기 활성 영역(AC) 표면에서의 계면 결함을 치유하는 역할을 수행할 수 있다.
도 2는 상기 하부 유전막(122) 내에 도핑되어 있는 칼코겐 원소가 황인 경우에 상기 하부 유전막(122)의 두께 방향 (Z 방향)에 따른 황 함량을 예시한 그래프이다. 도 2에서, 이해를 돕기 위하여, 하부 유전막(122)의 하부에 배치되는 반도체 기판(110)과 하부 유전막(122)의 상부에 배치되는 상부 유전막(124)을 함께 도시하였다.
도 2에 예시한 바와 같이, 상기 하부 유전막(122) 내에 도핑된 황 함량은 상기 하부 유전막(122)의 두께 방향을 따라 가변적이고, 상기 반도체 기판(110)에 가까워질수록 상기 하부 유전막(122) 내에서의 황 함량이 높아질 수 있다.
상기 하부 유전막(122) 내에 도핑된 황 원자들은 상기 반도체 기판(110)과 상기 하부 유전막(122)과의 사이의 계면에 집중적으로 존재할 수 있다. 이와 같이, 상기 계면에 집중되어 있는 황 원자들은 반도체 기판(110)의 표면 부근에서의 계면 결함 밀도를 감소시킬 수 있다.
상기 상부 유전막(124)은 원자량 16 이상의 칼코겐 원소를 포함하지 않는다. 일부 실시예들에서, 상기 상부 유전막(124)은 Al2O3 막, SiO2 막, SiON 막, AlSiOx 막 (x > 0), 또는 이들의 조합으로 이루어질 수 있다.
상기 하부 유전막(122) 및 상기 상부 유전막(124)은 적어도 하나의 동일한 원소를 포함할 수 있다. 예를 들면, 상기 하부 유전막(122)은 황 도핑된 Al2O3 막으로 이루어지고, 상기 상부 유전막(124)은 황이 도핑되지 않은 Al2O3 막으로 이루어질 수 있다. 상기 하부 유전막(122) 및 상기 상부 유전막(124)은 각각 약 5 ∼ 20 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
상기 게이트 유전막(130)은 상기 하부 유전막(122) 및 상부 유전막(124)의 유전율보다 더 큰 유전율을 가지는 물질로 이루어질 수 있다. 예를 들면, 상기 게이트 유전막(130)은 약 10 내지 25의 유전율을 가지는 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 게이트 유전막(130)은 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxynitride), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 에르븀 산화물(erbium oxide), 디스프로슘 산화물(dysprosium oxide), 가돌리늄 산화물(gadolinium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 및 납 아연 니오브산염(lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있다. 예를 들면, 상기 게이트 유전막(130)은 HfO2, ZrO2, HfSiOx, TaSiOx, 또는 LaOx로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상에 의한 집적회로 소자에서 상기 게이트 유전막(130)을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다.
상기 게이트 전극(140)은 일함수 조절용 금속 함유층과, 상기 일함수 조절용 금속 함유층의 상부에 형성된 공간을 채우는 갭필용 금속 함유층을 포함할 수 있다. 일부 실시예들에서, 상기 게이트 전극(140)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 금속층은 각각 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층 (wetting layer) 역할을 할 수 있다. 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 W 막으로 이루어질 수 있다. 상기 갭필 금속막은 상기 도전성 캡핑층의 상면에서의 단차부에 의해 형성되는 리세스 공간을 보이드 (void) 없이 매립할 수 있다.
도 1에 예시한 집적회로 소자(100)는 반도체 기판(110)과 게이트 유전막(130)과의 사이에 개재된 인터페이스막(120)에서 상기 반도체 기판(110)에 접하는 부분에 원자량 16 이상의 칼코겐 원소로 도핑된 하부 유전막(122)을 포함하고 있다. 이에 따라, 상기 하부 유전막(122) 내에 도핑되어 있는 칼코겐 원소, 예를 들면 황 원자들이 활성 영역(AC) 표면에서의 계면 결함을 치유할 수 있으며, 활성 영역(AC) 표면 부근에서의 계면 결함 밀도를 감소시킬 수 있다. 상기 집적회로 소자(100)는 고전압 동작 및 높은 신뢰성이 요구되는 소자를 구현하는 데 유리하게 적용될 수 있다.
도 3은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(200)의 블록 다이어그램이다. 도 3에 있어서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 중복 설명은 생략한다.
도 3을 참조하면, 집적회로 소자(200)는 제1 영역(I) 및 제2 영역(II)을 포함한다.
상기 제1 영역(I) 및 제2 영역(II)은 동일 기판(210) 상에서 서로 다른 기능을 수행하는 영역일 수 있다. 상기 제1 영역(I) 및 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.
일부 실시예들에서, 상기 제1 영역(Ⅰ)은 비교적 높은 동작 전압이 인가되는 고전압 트랜지스터가 형성되는 고전압 영역이고, 상기 제 2 영역(II)은 비교적 낮은 동작 전압이 인가되는 저전압 트랜지스터가 형성되는 저전압 영역일 수 있다. 본 명세서에서, 고전압 트랜지스터는 동작 전압이 1 V 이상인 트랜지스터이고, 저전압 트랜지스터는 동작 전압이 1 V 미만인 트랜지스터를 의미할 수 있다.
상기 제1 영역(Ⅰ)은 문턱 전압이 비교적 높고, 스위칭 속도가 빠르지 않더라도 신뢰성이 높은 트랜지스터가 형성되는 영역일 수 있다. 일부 실시예들에서, 상기 제1 영역(I)은 외부의 데이터를 집적회로 소자(200)의 내부 회로에 입력하거나, 집적회로 소자(200)의 내부 회로로부터 데이터를 외부로 출력하는 기능을 수행하는 주변 회로들이 형성된 주변회로 영역일 수 있다.
상기 제2 영역(II)은 문턱 전압이 비교적 낮고 스위칭 속도가 빠른 트랜지스터가 형성되는 영역일 수 있다. 일부 실시예들에서, 상기 제2 영역(II)은 단위 메모리 셀이 매트릭스 형태로 배열되어 있는 셀 어레이 영역일 수 있다. 일부 실시예들에서, 상기 제2 영역(II)은 로직 셀 영역 또는 메모리 셀 영역일 수 있다. 상기 로직 영역은 카운터(counter), 버퍼 (buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀 (standard cells)로서, 트랜지스터, 레지스터 등과 같은 복수의 회로 소자들(circuit elements)을 포함하는 다양한 종류의 논리 셀을 포함할 수 있다. 상기 논리 셀은 예를 들면, AND, NAND, OR, NOR, XOR (exclusive OR), XNOR (exclusive NOR), INV (inverter), ADD (adder), BUF (buffer), DLY (delay), FILL (filter), 멀티플렉서 (MXT/MXIT). OAI (OR/AND/INVERTER), AO (AND/OR), AOI (AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch) 등을 구성할 수 있다. 그러나, 상기 셀들은 단지 예시에 불과하며, 본 발명의 기술적 사상에 따른 집적회로 소자를 구성하는 논리 셀이 위에서 예시한 셀들에만 한정되는 것은 아니다. 상기 메모리 셀 영역은 SRAM, DRAM, MRAM, RRAM, 및 PRAM 중 적어도 하나의 메모리 셀 영역일 수 있다.
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(300)의 주요 구성을 도시한 단면도이다. 도 4에 있어서, 도 1 및 도 3에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명은 생략한다.
도 4를 참조하면, 집적회로 소자(300)는 제1 영역(I) 및 제2 영역(II)을 가지는 반도체 기판(110)과, 상기 제1 영역(I)에 형성된 제1 트랜지스터(TR1)와, 상기 제2 영역(II)에 형성된 제2 트랜지스터(TR2)를 포함한다.
제1 영역(I)에 형성된 상기 제1 트랜지스터(TR1)는 상기 반도체 기판(110)의 제1 활성 영역(AC1) 상에 차례로 형성된 제1 인터페이스막(320), 제1 게이트 유전막(330), 및 제1 게이트 전극(340)을 포함한다.
상기 제1 트랜지스터(TR1)의 상기 제1 인터페이스막(320)은 상기 제1 활성 영역(AC1) 상에 형성되고 원자량 16 이상의 칼코겐 원소로 도핑된 하부 유전막(322)과, 상기 하부 유전막(322)을 덮는 상부 유전막(324)을 포함하는 이중층 구조를 가진다. 상기 하부 유전막(322) 및 상부 유전막(324)을 포함하는 제1 인터페이스막(320)에 대한 보다 상세한 사항은 도 1을 참조하여 하부 유전막(122) 및 상부 유전막(124)을 포함하는 인터페이스막(120)에 대하여 설명한 바와 대체로 동일하다.
상기 제1 게이트 유전막(330) 및 제1 게이트 전극(340)은 도 1을 참조하여 게이트 유전막(140) 및 게이트 전극(140)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다.
제2 영역(II)에 형성된 상기 제2 트랜지스터(TR2)는 상기 반도체 기판(110)의 제2 활성 영역(AC2) 상에 차례로 형성된 패시베이션층(323), 제2 인터페이스막(325), 제2 게이트 유전막(331), 및 제2 게이트 전극(341)을 포함한다.
상기 패시베이션층(323)은 상기 제2 활성 영역(AC2)의 상면에 접하도록 형성된다. 상기 패시베이션층(323)은 원자량 16 이상의 칼코겐 원소로 구성될 수 있다. 상기 패시베이션층(323)을 구성하는 칼코겐 원소, 예를 들면 황 원자들은 상기 반도체 기판(110)의 제2 활성 영역(AC2)의 표면에 결합되어, 상기 제2 활성 영역(AC2)을 구성하는 원소들, 예들 들면 III 족 원소, IV 족 원소, 또는 V 족 원소들이 원자량 16 이상의 칼코겐 원소들로 치환되거나, 상기 III 족 원소, IV 족 원소, 또는 V 족 원소의 댕글링 본드 (dangling bond)가 원자량 16 이상의 칼코겐 원소들에 의해 치유될 수 있다. 예를 들면, 상기 반도체 기판(110)의 제2 활성 영역(AC2)이 GaAs로 이루어지는 경우, 상기 패시베이션층(323)을 구성하는 칼코겐 원소, 예를 들면 황 원자가 Ga-S 결합을 형성함으로써 Ga 댕글링 본드를 제거할 수 있다. 이와 같이, 상기 패시베이션층(323)이 제2 활성 영역(AC2)의 표면에 결합함으로써, 결합 에너지가 증가하여 상기 제2 활성 영역(AC2)의 표면에서의 공공(vacancy) 또는 불포화 결합 등과 같은 결함이 치유될 수 있다.
일부 실시예들에서, 상기 패시베이션층(323)은 S, Se, Te, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 패시베이션층(323)은 1 층 내지 3 층의 황 원자층을 포함하는 황 패시베이션층으로 이루어질 수 있다. 일부 실시예들에서, 상기 패시베이션층(323)은 약 2 ∼ 10 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
예를 들면, 상기 반도체 기판(110)이 III-V 족 기판으로 이루어지는 경우, 상기 III-V 족 기판은 Si 기판에 비해 산화되기 쉬우며, 상기 III-V 족 기판의 표면이 산화되면서 표면 거칠기가 증가하고 물리적 및/또는 전기적 결함이 발생될 수 있다. 이와 같이 표면 결함을 가지는 III-V 족 기판 상에 상기 패시베이션층(323)을 형성함으로써, 상기 III-V 족 기판 상에 제2 인터페이스막(325)을 형성하였을 때 상기 III-V 족 기판과 제2 인터페이스막(325)과의 사이의 계면의 산화를 억제할 수 있으며, 집적회로 소자(300)의 전기적 특성을 개선할 수 있다.
도 5a에는 도 4에 예시한 패시베이션층(323)의 일 예로서 1 층의 황 원자층으로 이루어지는 황 패시베이션층(323A)이 예시되어 있다.
일부 실시예들에서, 상기 황 패시베이션층(323A)에 포함된 황 원자들은 반도체 기판(110)을 구성하는 반도체 원자들, 예를 들면 III 족 원자들 및/또는 V 족 원자들과의 사이에 화학 결합된 상태로 존재할 수 있다.
도 5b에는 도 4에 예시한 패시베이션층(323)의 다른 예로서 2 층의 황 원자층으로 이루어지는 황 패시베이션층(323B)이 예시되어 있다.
상기 황 패시베이션층(323B)은 반도체 기판(110)의 제2 활성 영역(AC2)과 제2 인터페이스막(325)과의 사이에 연결된 -S-S- 결합을 포함할 수 있다.
다시 도 4를 참조하면, 제2 영역(II)에 형성된 제2 트랜지스터(TR2)에서, 제2 인터페이스막(325)은 상기 패시베이션층(323)에 접하도록 형성되어 있다. 일부 실시예들에서, 상기 패시베이션층(323)이 적어도 하나의 황 원자층을 포함하는 경우, 상기 제2 인터페이스막(325)은 상기 패시베이션층(323)에 포함된 황 원자층에 직접 접하도록 형성될 수 있다.
상기 제2 인터페이스막(325)은 10 이하의 유전율을 가지는 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 인터페이스막(325)은 제1 영역(I)에 형성된 제1 인터페이스막(320)에 포함되는 하부 유전막(322)의 구성 물질과 다른 조성의 구성 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 인터페이스막(325)은 제1 영역(I)에 형성된 제1 트랜지스터(TR1)의 제1 인터페이스막(320)을 구성하는 상부 유전막(324)의 구성 물질과 동일한 물질로 이루어질 수 있다. 상기 제2 인터페이스막(325)은 원자량 16 이상의 칼코겐 원소를 포함하지 않을 수 있다. 일부 실시예들에서, 상기 제2 인터페이스막(325)은 Al2O3 막, SiO2 막, SiON 막, AlSiOx 막 (x > 0), 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에서, 상기 제1 인터페이스막(320)의 하부 유전막(322) 및 상부 유전막(324)과, 상기 제2 인터페이스막(325)은 각각 동일한 금속을 포함할 수 있다. 예를 들면, 상기 제1 인터페이스막(320)의 하부 유전막(322)은 황 도핑된 Al2O3 막으로 이루어지고, 상기 제1 인터페이스막(320)의 상부 유전막(324)과 상기 제2 인터페이스막(325)은 각각 Al2O3 막으로 이루어질 수 있다. 상기 제1 인터페이스막(320)의 상부 유전막(324)과 상기 제2 인터페이스막(325)은 서로 동일한 두께를 가질 수 있으며, 상기 제2 인터페이스막(325)은 상기 제1 인터페이스막(320)의 제1 두께(TH1)보다 작은 제2 두께(TH2)를 가질 수 있다.
상기 제2 게이트 유전막(331)은 상기 제2 인터페이스막(325)의 유전율보다 더 큰 유전율을 가질 수 있다. 예를 들면, 상기 제2 게이트 유전막(331)은 약 10 내지 25의 유전율을 가지는 물질로 이루어질 수 있다. 상기 제2 게이트 유전막(331)은 도 1을 참조하여 게이트 유전막(130)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 일부 실시예들에서, 상기 제2 게이트 유전막(331)은 제1 영역(I)에 형성된 제1 게이트 유전막(330)과 동일한 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 게이트 유전막(331)은 제1 영역(I)에 형성된 제1 게이트 유전막(330)과 동일한 두께를 가질 수 있다.
상기 제2 게이트 전극(341)은 일함수 조절용 금속 함유층과, 상기 일함수 조절용 금속 함유층의 상부에 형성된 공간을 채우는 갭필용 금속 함유층을 포함할 수 있다. 일부 실시예들에서, 상기 제2 게이트 전극(341)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 제2 게이트 전극(341)은 도 1을 참조하여 게이트 전극(140)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다.
도 6은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(400)의 주요 구성을 도시한 단면도이다. 도 6에 있어서, 도 1 내지 도 5에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명은 생략한다.
도 6을 참조하면, 집적회로 소자(400)의 제1 영역(I)은 제1 도전형 채널 타입의 트랜지스터(TR1A)가 형성되는 제1 MOS 영역(M1A)과, 제2 도전형 채널 타입의 트랜지스터(TR1B)가 형성되는 제2 MOS 영역(M1B)을 포함한다. 도 4에 예시한 제1 영역(I)은 도 6에 예시한 제1 MOS 영역(M1A) 및 제2 MOS 영역(M1B) 중 어느 하나일 수 있다.
상기 제1 도전형 및 제2 도전형은 서로 반대의 도전형일 수 있다. 예를 들면, 상기 제1 도전형이 N 형이면, 상기 제2 도전형은 P 형이며, 상기 제1 도전형이 P 형이면, 상기 제2 도전형은 N 형이다.
일부 실시예들에서, 상기 제1 도전형 채널 타입의 트랜지스터(TR1A)는 N 채널 타입의 트랜지스터이고, 상기 제2 도전형 채널 타입의 트랜지스터(TR1B)는 P 채널 타입의 트랜지스터일 수 있다. 이 경우, 상기 제1 MOS 영역(M1A)에서 기판(110)은 III-V 족 물질로 이루어지는 활성 영역(AC1A)을 포함하고, 상기 제2 MOS 영역(M1B)에서 기판(110)은 IV 족 물질로 이루어지는 활성 영역(AC1B)을 포함할 수 있다. 예를 들면, 상기 제1 MOS 영역(M1A)의 활성 영역(AC1A)은 InP, InzGa1 - zAs (0 ≤ z ≤ 1) 또는 AlzGa1 -zAs (0 ≤ z ≤ 1)로 이루어지고, 상기 제2 MOS 영역(M1B)의 활성 영역(AC1B)은 Ge로 이루어질 수 있다.
일부 실시예들에서, 상기 제1 MOS 영역(M1A)에 형성되는 제1 도전형 채널 타입의 트랜지스터(TR1A)의 게이트 전극(340A)은 금속 질화물 함유막, 일함수를 결정하기 위한 Al 도핑된 금속 함유막, 도전성 캡핑층, 및 갭필 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 Al 도핑된 금속 함유막은 약 4.1 ∼ 4.5 eV 사이의 일함수를 제공할 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 금속 질화물 함유막은 Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속의 질화물로 이루어질 수 있다. 상기 Al 도핑된 금속 함유막은 TaAlC 또는 TiAlC로 이루어질 수 있다. 상기 도전성 캡핑층은 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 상기 제1 MOS 영역(M1A)에서 상기 도전성 캡핑층은 생략 가능하다. 상기 갭필 금속막은 W으로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상이 상기 예시된 물질들에 한정되는 것은 아니다.
일부 실시예들에서, 상기 제2 MOS 영역(M1B)에 형성되는 제2 도전형 채널 타입의 트랜지스터(TR1B)의 게이트 전극(340B)은 제1 금속 질화물 함유막, 제2 금속 질화물 함유막, Al 도핑된 금속 함유막, 도전성 캡핑층, 및 갭필 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 제1 금속 질화물 함유막 및 제2 금속 질화물 함유막은 각각 Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속의 질화물로 이루어질 수 있다. 상기 제1 금속 질화물 함유막 및 제2 금속 질화물 함유막은 각각 Ti 함량보다 N 함량이 더 높은 Ti 질화막으로 이루어질 수 있다. 상기 제1 금속 질화물 함유막 및 제2 금속 질화물 함유막에 의해 상기 제2 도전형 채널 타입의 트랜지스터(TR1B)의 일함수가 결정될 수 있다. 예를 들면, 상기 제1 금속 질화물 함유막 및 제2 금속 질화물 함유막은 약 4.8 ∼ 5.2 eV 사이의 일함수를 제공할 수 있다. 상기 Al 도핑된 금속 함유막은 상기 제1 MOS 영역(M1A)에 형성되는 Al 도핑된 금속 함유막과 동일한 조성 및 동일한 두께를 가질 수 있다. 상기 도전성 캡핑층은 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 상기 제2 MOS 영역(M1B)에서 상기 도전성 캡핑층은 생략 가능하다. 상기 갭필 금속막은 W 또는 TiN으로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상이 상기 예시된 물질들에 한정되는 것은 아니다.
상기 집적회로 소자(400)에서, 상기 제1 MOS 영역(M1A)에 포함되는 활성 영역(AC1A)과, 상기 제2 MOS 영역(M1B)에 포함되는 활성 영역(AC1B) 중 어느 하나의 활성 영역은 다른 하나의 활성 영역 중 일부 영역에서 국부적으로 에피택셜 성장된 반도체층으로 이루어질 수 있다. 일 예에서, 상기 제1 MOS 영역(M1A)에 포함되는 활성 영역(AC1A)을 제공하는 III-V 족 물질로 이루어지는 반도체 기판(110)의 일부 영역에서 국부적으로 에피택셜 성장된 Ge 층을 포함할 수 있고, 상기 Ge 층은 상기 제2 MOS 영역(M1B)에 포함되는 활성 영역(AC1B)을 제공할 수 있다. 다른 예에서, 상기 제2 MOS 영역(M1B)에 포함되는 활성 영역(AC1B)을 제공하는 Ge로 이루어지는 반도체 기판(110)의 일부 영역에서 국부적으로 에피택셜 성장된 III-V 족 반도체층을 포함할 수 있고, 상기 III-V 족 반도체층은 상기 제1 MOS 영역(M1A)에 포함되는 활성 영역(AC1A)을 제공할 수 있다.
도 7은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(500)의 주요 구성을 도시한 단면도이다. 도 7에 있어서, 도 1 내지 도 5에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 중복 설명은 생략한다.
도 7을 참조하면, 집적회로 소자(500)의 제2 영역(II)은 제1 도전형 채널 타입의 트랜지스터(TR2A)가 형성되는 제1 MOS 영역(M2A)과, 제2 도전형 채널 타입의 트랜지스터(TR2B)가 형성되는 제2 MOS 영역(M2B)을 포함한다. 도 4에 예시한 제2 영역(II)은 도 7에 예시한 제1 MOS 영역(M2A) 및 제2 MOS 영역(M2B) 중 어느 하나일 수 있다.
상기 제1 도전형 및 제2 도전형은 서로 반대의 도전형일 수 있다. 예를 들면, 상기 제1 도전형이 N 형이면, 상기 제2 도전형은 P 형이며, 상기 제1 도전형이 P 형이면, 상기 제2 도전형은 N 형이다.
일부 실시예들에서, 상기 제1 도전형 채널 타입의 트랜지스터(TR2A)는 N 채널 타입의 트랜지스터이고, 상기 제2 도전형 채널 타입의 트랜지스터(TR2B)는 P 채널 타입의 트랜지스터(TR2B)일 수 있다. 이 경우, 상기 제1 MOS 영역(M2A)에서 기판(110)은 III-V 족 물질로 이루어지는 활성 영역(AC2A)을 포함하고, 상기 제2 MOS 영역(M2B)에서 기판(110)은 IV 족 물질로 이루어지는 활성 영역(AC2B)을 포함할 수 있다. 예를 들면, 상기 제1 MOS 영역(M2A)의 활성 영역(AC2A)은 InP, InzGa1 - zAs (0 ≤ z ≤ 1) 또는 AlzGa1 - zAs (0 ≤ z ≤ 1)로 이루어지고, 상기 제2 MOS 영역(M2B)의 활성 영역(AC2B)은 Ge로 이루어질 수 있다.
일부 실시예들에서, 상기 제1 MOS 영역(M2A)에 형성되는 제1 도전형 채널 타입의 트랜지스터(TR2A)의 게이트 전극(341A)은 도 6을 참조하여 게이트 전극(340A)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 일부 실시예들에서, 상기 제2 MOS 영역(M2B)에 형성되는 제2 도전형 채널 타입의 트랜지스터(TR2B)의 게이트 전극(341B)은 도 6을 참조하여 게이트 전극(340B)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다.
상기 집적회로 소자(500)에서, 상기 제1 MOS 영역(M2A)에 포함되는 활성 영역(AC2A)과, 상기 제2 MOS 영역(M2B)에 포함되는 활성 영역(AC2B) 중 어느 하나의 활성 영역은 다른 하나의 활성 영역 중 일부 영역에서 국부적으로 에피택셜 성장된 반도체층으로 이루어질 수 있다. 일 예에서, 상기 제1 MOS 영역(M2A)에 포함되는 활성 영역(AC2A)을 제공하는 III-V 족 물질로 이루어지는 반도체 기판(110)의 일부 영역에서 국부적으로 에피택셜 성장된 Ge 층을 포함할 수 있고, 상기 Ge 층은 상기 제2 MOS 영역(M2B)에 포함되는 활성 영역(AC2B)을 제공할 수 있다. 다른 예에서, 상기 제2 MOS 영역(M2B)에 포함되는 활성 영역(AC2B)을 제공하는 Ge로 이루어지는 반도체 기판(110)의 일부 영역에서 국부적으로 에피택셜 성장된 III-V 족 반도체층을 포함할 수 있고, 상기 III-V 족 반도체층은 상기 제1 MOS 영역(M2A)에 포함되는 활성 영역(AC2A)을 제공할 수 있다.
도 8a 내지 도 8g는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 8a 내지 도 8g를 참조하여 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 예시적인 제조 방법을 설명한다. 본 예에서는 도 4에 예시한 집적회로 소자(300)의 제조 방법을 예로 들어 설명한다. 도 8a 내지 도 8g에 있어서, 도 1 내지 도 7에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 8a를 참조하면, 제1 영역(I) 및 제2 영역(II)을 포함하는 반도체 기판(110)을 준비한다.
상기 반도체 기판(110)은 제1 영역(I)에서 제1 활성 영역(AC1)을 포함하고 제2 영역(II)에서 제2 활성 영역(AC2)을 포함한다.
도 8b를 참조하면, 제1 영역(I) 및 제2 영역(II)에서 반도체 기판(110) 상에 제1 활성 영역(AC1) 및 제2 활성 영역(AC2)을 덮는 제1 유전막(322A)을 형성한다.
상기 제1 유전막(322A)은 10 이하의 유전율을 가지는 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 유전막(322A)은 Al2O3 막, SiO2 막, SiON 막, Si3N4 막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 유전막(322A)은 제1 영역(I) 및 제2 영역(II)에서 각각 약 10 ∼ 20 Å의 두께를 가지도록 형성될 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 상기 제1 유전막(322A)은 ALD (atomic layer deposition), CVD (chemical vapor deposition), 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다.
도 8c를 참조하면, 도 8b에서 형성한 제1 유전막(322A) 중 제1 영역(I)을 덮는 부분이 남도록 상기 제1 유전막(322A)의 일부를 제거하여, 제2 영역(II)에서 반도체 기판(110)의 제2 활성 영역(AC2)의 상면을 노출시킨다.
상기 제1 유전막(322A)의 일부를 제거하기 위하여 건식 식각 또는 습식 식각 공정을 이용할 수 있다.
도 8d를 참조하면, 제1 영역(I) 상에는 제1 유전막(322A)(도 8c 참조)으로부터 원자량 16 이상의 칼코겐 원소가 도핑된 하부 유전막(322)이 형성되고 제2 영역(II) 상에는 상기 반도체 기판(110)의 상면에 패시베이션층(323)이 형성되도록, 제1 영역(I) 상의 제1 유전막(322A)(도 8c 참조)과 제2 영역(II) 상의 반도체 기판(110)의 상면을 각각 원자량 16 이상의 칼코겐 원소 함유 화합물(S1)에 노출시킨다.
제1 영역(I)에 있는 제1 유전막(322A) 및 제2 영역(II)에 있는 반도체 기판(110)의 상면을 상기 칼코겐 원소 함유 화합물(S1)에 노출시키는 공정은 건식 또는 습식으로 수행될 수 있다.
일부 실시예들에서, 제1 영역(I)에 있는 제1 유전막(322A) 및 제2 영역(II)에 있는 반도체 기판(110)의 상면을 상기 칼코겐 원소 함유 화합물(S1)에 노출시키기 전에, HCl, HF, NH4OH, H2, 수소 플라즈마 등을 이용하여 상기 제1 유전막(322A) 및 상기 반도체 기판(110)의 상면에 형성된 자연 산화막을 제거하거나 세정하는 공정을 수행할 수 있다.
일부 실시예들에서, 상기 칼코겐 원소 함유 화합물(S1)은 황 함유 물질일 수 있다. 상기 칼코겐 원소 함유 화합물(S1)로서 가스, 액체, 또는 고체 상태의 물질을 이용할 수 있다. 상기 칼코겐 원소 함유 화합물(S1)이 액체 또는 고체 상태인 경우, 이들을 제1 유전막(322A) 및 상기 반도체 기판(110)의 상면에 공급하기 전에 기화시킬 수 있다.
예를 들면, 상기 칼코겐 원소 함유 화합물(S1)은 H2S, S2Cl2, (NH4)2S, (NH4)HS, 또는 유기 황 화합물과 같은 황 화합물일 수 있다. 상기 유기 황 화합물로서 티오우레아 (SC(NH2)2)를 사용할 수 있으나, 유기 황 화합물이 상기 예시한 바에 한정되는 것은 아니다.
일부 실시예들에서, 상온 및 상압 하에서 제1 영역(I)에 있는 제1 유전막(322A) 및 제2 영역(II)에 있는 반도체 기판(110)의 상면을 (NH4)2S 증기에 약 5 ∼ 30 분 동안 노출시키는 방법으로 상기 제1 유전막(322A) 및 반도체 기판(110)의 상면을 황 처리할 수 있다.
다른 일부 실시예들에서, 약 1 ∼ 10 torr의 압력 및 약 20 ∼ 400 ℃의 온도를 유지하는 챔버 내에서 제1 영역(I)에 있는 제1 유전막(322A) 및 제2 영역(II)에 있는 반도체 기판(110)의 상면을 (NH4)2S 증기에 수 초 내지 수십 분 동안 노출시키는 방법으로 상기 제1 유전막(322A) 및 반도체 기판(110)의 상면을 황 처리할 수 있다. 이 때, 필요에 따라 상기 챔버 내부에 열을 가하거나 플라즈마를 인가할 수 있다.
또 다른 일부 실시예들에서, HCl 용액을 이용하여 제1 영역(I)에 있는 제1 유전막(322A) 및 제2 영역(II)에 있는 반도체 기판(110)의 상면으로부터 자연 산화막을 제거한 후, (NH4)2S 용액에 수 초 내지 수십 분 동안 노출시키는 방법으로 상기 제1 유전막(322A) 및 반도체 기판(110)의 상면을 황 처리할 수 있다.
또 다른 일부 실시예들에서, 제1 유전막(322A) 및 제2 영역(II)에 있는 반도체 기판(110)의 상면을 약 5 ∼ 25 중량% (NH4)2S 수용액에 약 2 ∼ 20 분 동안 침지시키는 방법으로 상기 제1 유전막(322A) 및 반도체 기판(110)의 상면을 황 처리할 수 있다. 이 때, 상기 (NH4)2S 수용액의 온도를 약 20 ∼ 60 ℃로 유지시킬 수 있다.
상기와 같이 칼코겐 원소 함유 화합물(S1)로서 황 화합물을 이용하여 제1 유전막(322A) 및 제2 영역(II)에 있는 반도체 기판(110)의 상면을 황 처리한 결과, 제1 영역(I) 상에는 상기 제1 유전막(322A)으로부터 황 도핑된 하부 유전막(322)이 얻어지고, 제2 영역(II) 상에는 상기 반도체 기판(110)의 상면에 황 패시베이션층(323)이 형성될 수 있다.
도 8e를 참조하면, 제1 영역(I) 및 제2 영역(II)에서 하부 유전막(322) 및 패시베이션층(323)을 덮는 제2 유전막(324, 325)을 형성한다.
상기 제2 유전막(324, 325) 중 제1 영역(I)에 있는 부분은 상기 하부 유전막(322)과 함께 제1 인터페이스막(320)을 이루는 상부 유전막(324)을 구성하고, 상기 제2 유전막(324, 325) 중 제2 영역(II)에 있는 부분은 제2 인터페이스막(325)을 구성한다. 이와 같이, 상기 제2 유전막(324, 325)이 형성됨으로써, 제1 영역(I)의 상부 유전막(324)과 제2 영역(II)의 제2 인터페이스막(325)이 동시에 형성될 수 있다.
상기 제2 유전막(324, 325)을 형성한 결과, 제1 영역(I)에 위치되고 총 두께 중 일부 두께 부분만 황 도핑된 제1 인터페이스막(320)과, 제2 영역(II) 상에서 상기 반도체 기판(110)의 상면을 덮는 패시베이션층(323)과, 제2 영역(II) 상에서 상기 패시베이션층(323)을 덮는 제2 인터페이스막(325)을 포함하는 인터페이스 구조물이 얻어질 수 있다. 상기한 바와 같은 방법으로 상기 인터페이스 구조물을 형성함으로써, 제1 영역(I)에서 비교적 큰 두께를 가지는 제1 인터페이스막(320)과, 제2 영역(II)에서 비교적 작은 두께를 가지는 제2 인터페이스막(325)을 단순화된 공정에 의해 동시에 형성할 수 있다. 또한, 제1 영역(I) 및 제2 영역(II)에서 반도체 기판(110) 중 제1 및 제2 활성 영역(AC1, AC2)의 상면이 황과 같은 칼코겐 원소에 의해 패시베이션됨으로써, 표면 결함이 치유되어 전기적 특성을 개선할 수 있다.
상기 제2 유전막(324, 325)은 원자량 16 이상의 칼코겐 원소를 포함하지 않는다. 일부 실시예들에서, 상기 제2 유전막(324, 325)은 10 이하의 유전율을 가지는 물질로 이루어질 수 있다. 예를 들면, 상기 제2 유전막(324, 325)은 Al2O3 막, SiO2 막, SiON 막, AlSiOx 막 (x > 0), 또는 이들의 조합으로 이루어질 수 있다.
상기 제2 유전막(324, 325)을 형성하기 위하여, ALD, CVD, 또는 PVD 공정을 이용할 수 있다. 상기 제2 유전막(324, 325)은 약 10 ∼ 20 Å의 두께를 가지도록 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 8f를 참조하면, 제1 영역(I) 상에서 제1 인터페이스막(320)을 덮는 제1 게이트 유전막(330)과, 제2 영역(II) 상에서 제2 인터페이스막(325)을 덮는 제2 게이트 유전막(331)을 동시에 형성한다.
상기 제1 게이트 유전막(330) 및 제2 게이트 유전막(331)은 약 10 내지 25의 유전율을 가지는 물질로 이루어질 수 있다. 상기 제1 게이트 유전막(330) 및 제2 게이트 유전막(331)은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 상기 제1 게이트 유전막(330) 및 제2 게이트 유전막(331)은 약 10 ∼ 20 Å의 두께를 가지도록 형성될 수 있으나, 이에 한정되는 것은 아니다. 상기 제1 게이트 유전막(330) 및 제2 게이트 유전막(331)에 대한 보다 상세한 사항은 은 도 1을 참조하여 게이트 유전막(130)에 대하여 설명한 바와 대체로 동일하다.
도 8g를 참조하면, 제1 영역(I) 상에서 제1 게이트 유전막(330)을 덮는 제1 게이트 전극(340)과, 제2 영역(II) 상에서 제2 게이트 유전막(331)을 덮는 제2 게이트 전극(341)을 형성한다.
상기 제1 게이트 전극(340) 및 제2 게이트 전극(341)을 형성하기 위하여 ALD 공정, MOALD (metal organic ALD) 공정, 또는 MOCVD (metal organic chemical vapor deposition)공정을 이용할 수 있다.
이상, 도 8a 내지 도 8g를 참조하여 도 4에 예시한 집적회로 소자(300)의 예시적인 제조 방법에 대하여 설명하였으나, 도 8a 내지 도 8g를 참조하여 설명한 바로부터 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여 도 1에 예시한 집적회로 소자(100), 도 6에 예시한 집적회로 소자(400), 도 7에 예시한 집적회로 소자(500), 및 이들과 유사한 구조를 가지는 다양한 집적회로 소자들을 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
도 9는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(600)의 단면도이다. 도 9를 참조하여, 수평형 FET (planar-type field effect transistor) 구조를 가지는 집적회로 소자(600)의 일 예를 설명한다. 도 9에 있어서, 도 1 내지 도 7에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 9를 참조하면, 집적회로 소자(600)는 반도체 기판(110)의 제1 영역(I)에 제1 활성 영역(AC1)을 정의하고 제2 영역(II)에 제2 활성 영역(AC2)을 정의하기 위한 소자분리막(604)을 포함한다. 상기 소자분리막(604)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
상기 제1 활성 영역(AC1) 상에는 제1 트랜지스터(TR11)가 형성되어 있고, 상기 제2 활성 영역(AC1) 상에는 제2 트랜지스터(TR12)가 형성되어 있다.
상기 제1 트랜지스터(TR11)는 상기 제1 활성 영역(AC1) 상에 차례로 형성된 제1 인터페이스막(320), 제1 게이트 유전막(330), 및 제1 게이트 전극(340)을 포함하는 제1 게이트 구조체(612)를 가진다. 상기 제1 인터페이스막(320)은 상기 제1 활성 영역(AC1) 상에 형성되고 원자량 16 이상의 칼코겐 원소로 도핑된 하부 유전막(322)과, 상기 하부 유전막(322)을 덮는 상부 유전막(324)을 포함하는 이중층 구조를 가진다.
상기 제2 트랜지스터(TR12)는 상기 반도체 기판(110)의 제2 활성 영역(AC2) 상에 차례로 형성된 패시베이션층(323), 제2 인터페이스막(325), 제2 게이트 유전막(331), 및 제2 게이트 전극(341)을 포함하는 제2 게이트 구조체(614)를 가진다.
상기 제1 게이트 구조체(612) 및 제2 게이트 구조체(614)는 게이트-라스트 (gate-last) 공정 (또는, RPG (replacement poly-gate) 공정이라 칭해질 수 있음)에 의해 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
상기 제1 게이트 구조체(612) 및 제2 게이트 구조체(614)는 서로 다른 폭(W11, W12)을 가질 수 있다. 즉, 제1 영역(I)에 형성된 제1 게이트 구조체(612)는 제1 폭(W11)을 가지고, 제2 영역(II)에 형성된 제2 게이트 구조체(614)는 상기 제1 폭(W11)보다 더 작은 제2 폭(W12)을 가질 수 있다. 이에 따라, 상기 제1 트랜지스터(TR11)에 의해 제1 활성 영역(AC1)에 형성되는 채널 길이는 상기 제2 트랜지스터(TR12)에 의해 제2 활성 영역(AC2)에 형성되는 채널 길이보다 더 길 수 있다. 또한, 상기 제1 트랜지스터(TR11)의 문턱 전압은 상기 제2 트랜지스터(TR12)의 문턱 전압보다 더 클 수 있다.
상기 제1 게이트 구조체(612) 및 제2 게이트 구조체(614)의 양 측벽은 절연 스페이서(624)로 덮여 있다. 상기 절연 스페이서(624)는 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합으로 이루어질 수 있다.
제1 영역(I)에서, 상기 제1 인터페이스막(320) 및 제1 게이트 유전막(330)은 상기 제1 게이트 전극(340)의 저면 및 양 측벽을 덮도록 연장되어 있다. 상기 제1 인터페이스막(320) 및 제1 게이트 유전막(330)은 제1 게이트 전극(340)과 제1 활성 영역(AC1)과의 사이, 그리고 제1 게이트 전극(340)과 상기 절연 스페이서(624)와의 사이에 개재되도록 연장되어 있다.
제2 영역(II)에서, 상기 패시베이션층(323)은 제2 활성 영역(AC2)과 제2 인터페이스막(325)과의 사이에 개재되어 있다. 상기 제2 인터페이스막(325) 및 제2 게이트 유전막(331)은 제2 게이트 전극(341)과 제2 활성 영역(AC2)과의 사이, 그리고 제2 게이트 전극(341)과 상기 절연 스페이서(624)와의 사이에 개재되도록 연장되어 있다.
상기 제1 활성 영역(AC1)에서 제1 게이트 전극(340)의 양 측에는 제1 소스/드레인 영역(620)이 형성되어 있다. 상기 제1 소스/드레인 영역(620)은 제1 소스/드레인 익스텐션 영역(620A)과 제1 딥 소스/드레인 영역(620B)을 포함한다.
상기 제2 활성 영역(AC2)에서 제2 게이트 전극(341)의 양 측에는 제2 소스/드레인 영역(622)이 형성되어 있다. 상기 제2 소스/드레인 영역(622)은 제2 소스/드레인 익스텐션 영역(620A)과 제2 딥 소스/드레인 영역(620B)을 포함한다.
상기 제1 소스/드레인 영역(620) 및 제2 소스/드레인 영역(622)은 게이트간 절연막(632)으로 덮일 수 있다. 상기 게이트간 절연막(632)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(700)의 일부 사시도이다. 도 10을 참조하여, FinFET 구조를 가지는 집적회로 소자(700)의 일 예를 설명한다. 도 10에 있어서, 도 1 내지 도 7에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 10을 참조하면, 집적회로 소자(700)는 제1 영역(I)으로부터 반도체 기판(102)의 주면에 수직인 방향 (Z 방향)으로 돌출된 제1 핀형(fin-shaped) 활성 영역(F1)과, 제2 영역(II)으로부터 상기 반도체 기판(102)의 주면에 수직인 방향 (Z 방향)으로 돌출된 제2 핀형 활성 영역(F2)을 포함한다. 도 10에서 상기 제1 핀형 활성 영역(F1) 및 제2 핀형 활성 영역(F2)은 동일한 방향 (Y 방향)으로 연장되어 있는 것으로 예시되어 있으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 상기 제1 핀형 활성 영역(F1) 및 제2 핀형 활성 영역(F2)은 서로 다른 방향으로 연장될 수 있다. 상기 반도체 기판(102), 제1 핀형 활성 영역(F1), 및 제2 핀형 활성 영역(F2)의 구성 물질은 도 1을 참조하여 반도체 기판(110)에 대하여 설명한 바와 대체로 동일하다.
상기 제1 핀형 활성 영역(F1) 및 제2 핀형 활성 영역(F2)의 하측 일부는 반도체 기판(102) 상에 형성된 소자분리막(112)으로 덮여 있다.
상기 제1 핀형 활성 영역(F1) 상에는 제1 트랜지스터(TR21)가 형성되어 있고, 상기 제2 핀형 활성 영역(F2) 상에는 제2 트랜지스터(TR22)가 형성되어 있다. 상기 제1 핀형 활성 영역(F1)의 상측 일부는 상기 제1 트랜지스터(TR21)의 활성 영역을 제공하고, 상기 제2 핀형 활성 영역(F2)의 상측 일부는 제2 트랜지스터(TR22)의 활성 영역을 제공할 수 있다.
상기 제1 트랜지스터(TR21)는 제1 핀형 활성 영역(F1) 위에서 상기 제1 핀형 활성 영역(F1)의 상면 및 양 측벽을 덮으면서 상기 제1 핀형 활성 영역(F1)과 교차하는 방향으로 연장되어 있는 제1 게이트 구조체(712)를 포함한다. 상기 제1 게이트 구조체(712)는 상기 제1 핀형 활성 영역(F1) 상에 차례로 형성된 제1 인터페이스막(320), 제1 게이트 유전막(330), 및 제1 게이트 전극(340)을 포함한다. 상기 제1 인터페이스막(320)은 상기 제1 활성 영역(AC1) 상에 형성되고 원자량 16 이상의 칼코겐 원소로 도핑된 하부 유전막(322)과, 상기 하부 유전막(322)을 덮는 상부 유전막(324)을 포함하는 이중층 구조를 가진다.
상기 제2 트랜지스터(TR22)는 제2 핀형 활성 영역(F2) 위에서 상기 제2 핀형 활성 영역(F2)의 상면 및 양 측벽을 덮으면서 상기 제2 핀형 활성 영역(F2)과 교차하는 방향으로 연장되어 있는 제2 게이트 구조체(714)를 포함한다. 상기 제2 게이트 구조체(714)는 상기 제2 핀형 활성 영역(F2) 상에 차례로 형성된 패시베이션층(323), 제2 인터페이스막(325), 제2 게이트 유전막(331), 및 제2 게이트 전극(341)을 포함한다.
상기 제1 게이트 구조체(712) 및 제2 게이트 구조체(714)는 게이트-라스트 공정에 의해 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 10에서 상기 제1 게이트 구조체(712) 및 제2 게이트 구조체(714)는 동일한 방향 (X 방향)으로 연장되어 있는 것으로 예시되어 있으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 상기 제1 게이트 구조체(712) 및 제2 게이트 구조체(714)는 서로 다른 방향으로 연장될 수 있다.
상기 제1 게이트 구조체(712) 및 제2 게이트 구조체(714)는 서로 다른 폭(W21, W22)을 가질 수 있다. 즉, 제1 영역(I)에 형성된 제1 게이트 구조체(712)는 제1 폭(W21)을 가지고, 제2 영역(II)에 형성된 제2 게이트 구조체(714)는 상기 제1 폭(W21)보다 더 작은 제2 폭(W22)을 가질 수 있다. 상기 제1 트랜지스터(TR21)의 문턱 전압은 상기 제2 트랜지스터(TR22)의 문턱 전압보다 더 클 수 있다.
상기 제1 트랜지스터(TR21)는 상기 제1 핀형 활성 영역(F1) 중 상기 제1 게이트 구조체(712)의 양 측에 형성된 제1 소스/드레인 영역(720)을 포함한다. 상기 제2 트랜지스터(TR22)는 상기 제2 핀형 활성 영역(F2) 중 상기 제2 게이트 구조체(714)의 양 측에 형성된 제2 소스/드레인 영역(722)을 포함한다. 도 10에는 상기 제1 소스/드레인 영역(720) 및 제2 소스/드레인 영역(722)이 상승된 소스/드레인(raised source/drain: RSD) 구조를 가지는 것으로 예시되었으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 상기 제1 소스/드레인 영역(720) 및 제2 소스/드레인 영역(722)은 상기 제1 핀형 활성 영역(F1) 및 제2 핀형 활성 영역(F2) 각각의 대응하는 영역에 형성된 불순물 도핑 영역으로 이루어질 수도 있다.
도 10에 예시한 바와 같이 RSD 구조를 가지는 제1 및 제2 소스/드레인 영역(720, 722)을 형성하기 위하여, 제1 및 제2 핀형 활성 영역(F1, F2)의 일부를 제거하여 리세스(R1, R2)를 형성한 후, 상기 리세스(R1, R2) 내부로부터 에피텍셜 성장 공정에 의해 상기 제1 및 제2 소스/드레인 영역(720, 722)의 형성에 필요한 반도체층을 형성할 수 있다. 일부 실시예들에서, 상기 제1 및 제2 소스/드레인 영역(720, 722)은 Si, SiC, 또는 SiGe로 이루어질 수 있으나, 본 발명의 기술적 사상이 이들에 한정되는 것은 아니다. 상기 제1 및 제2 소스/드레인 영역(720, 722)은 제1 및 제2 핀형 활성 영역(F1, F2)의 상면보다 더 높은 레벨의 상면을 가질 수 있다.
상기 제1 및 제2 게이트 구조체(712, 714)의 양 측벽은 절연 스페이서(724)로 덮여 있다. 상기 절연 스페이서(724)는 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합으로 이루어질 수 있다. 상기 제1 및 제2 소스/드레인 영역(720, 722)은 상기 절연 스페이서(720)를 사이에 두고 상기 제1 및 제2 게이트 구조체(712, 714)와 이격되어 있다.
도 11a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(800)의 사시도이다. 도 11b는 도 11a의 XIB - XIB' 선 단면도이다. 도 11a 및 도 11b에 있어서, 도 1 내지 도 7에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 11a 및 도 11b를 참조하면, 집적회로 소자(800)는 베이스 기판(802)상의 절연막(804) 위에 배치되어 있는 제1 패드 영역(806) 및 제2 패드 영역(808)을 포함한다.
상기 베이스 기판(802)은 Si, Ge와 같은 반도체 원소, 또는 SiC, GaAs, InAs, InP 등과 같은 화합물 반도체 물질을 포함할 수 있다. 상기 절연막(804)은 산화물로 이루어질 수 있다.
상기 제1 패드 영역(806) 및 제2 패드 영역(808)은 나노와이어 (nanowire) 형상의 반도체 바디(810)를 통해 상호 연결되어 있다. 상기 반도체 바디(810)는 상기 제1 패드 영역(806) 및 제2 패드 영역(808) 사이에서 상기 베이스 기판(802)의 주면 연장 방향과 평행한 제1 방향 (X 방향)으로 연장되어 있다.
상기 제1 패드 영역(806) 및 제2 패드 영역(808)과 상기 반도체 바디(810)는 일체로 형성될 수 있다. 상기 제1 패드 영역(806) 및 제2 패드 영역(808)과 상기 반도체 바디(810)의 구성 재료는 도 1을 참조하여 반도체 기판(110)에 대하여 설명한 바와 같다.
일부 실시예들에서, 상기 반도체 바디(810)는 약 30 nm 이하의 직경(D)을 가질 수 있다. 예를 들면, 상기 반도체 바디(810)는 약 20 nm 이하의 직경(D)을 가질 수 있다.
상기 집적회로 소자(800)는 상기 반도체 바디(810)를 포위하는 유전층 구조물(830)과, 상기 유전층 구조물(830)을 사이에 두고 상기 반도체 바디(810)를 덮는 게이트 전극(840)을 포함한다.
일부 실시예들에서, 상기 유전층 구조물(840)은 도 1을 참조하여 설명한 인터페이스막(120) 및 게이트 유전막(130), 또는 도 4를 참조하여 설명한 제1 인터페이스막(320) 및 제1 게이트 유전막(330)을 포함할 수 있다. 다른 일부 실시예들에서, 상기 유전층 구조물(840)은 도 4를 참조하여 설명한 패시베이션층(323), 제2 인터페이스막(325), 및 제2 게이트 유전막(331)을 포함할 수 있다.
상기 게이트 전극(840)은 도 1을 참조하여 게이트 전극(140)에 대하여 설명한 바와 같은 물질로 이루어질 수 있다.
상기 반도체 바디(810)에서, 상기 게이트 전극(840)을 중심으로 그 양측에는 불순물로 도핑된 소스 영역(812) 및 드레인 영역(814)이 형성될 수 있다.
도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(900)의 사시도이다. 도 12에 있어서, 도 1 내지 도 11b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 12를 참조하면, 집적회로 소자(900)는 베이스 기판(802)상의 절연막(804) 위에 배치되어 있는 반도체층(910)을 포함한다. 상기 반도체층(910)은 베이스 기판(802)의 주면에 수직인 방향으로 연장되는 반도체 바디(912)를 포함할 수 있다. 상기 집적회로 소자(900)는 상기 반도체 바디(912)를 포위하는 유전층 구조물(930)과, 상기 유전층 구조물(930)을 사이에 두고 상기 반도체 바디(912)를 덮는 게이트 전극(940)을 포함한다.
일부 실시예들에서, 상기 유전층 구조물(940)은 도 1을 참조하여 설명한 인터페이스막(120) 및 게이트 유전막(130), 또는 도 4를 참조하여 설명한 제1 인터페이스막(320) 및 제1 게이트 유전막(330)을 포함할 수 있다. 다른 일부 실시예들에서, 상기 유전층 구조물(940)은 도 4를 참조하여 설명한 패시베이션층(323), 제2 인터페이스막(325), 및 제2 게이트 유전막(331)을 포함할 수 있다.
상기 게이트 전극(940)은 도 1을 참조하여 게이트 전극(140)에 대하여 설명한 바와 같은 물질로 이루어질 수 있다.
상기 반도체 바디(912)에서, 상기 게이트 전극(940)을 중심으로 그 양 측에는 불순물로 도핑된 소스/드레인 영역이 형성될 수 있다.
도 9 내지 도 12에 예시한 집적회로 소자(600, 700, 800, 900)에서, 입출력 소자와 같이 고전압 동작 및 높은 신뢰성을 요하는 주변 회로용 소자를 구성하는 비교적 두꺼운 인터페이스막을 가지는 트랜지스터와, 저전력 고속 동작이 필요한 로직 셀을 구성하는 비교적 얇은 인터페이스막을 가지는 트랜지스터를 동시에 형성함으로써, 트랜지스터의 용도에 따라 고신뢰성 및/또는 고성능 트랜지스터를 제공할 수 있는 구조를 가지는 집적회로 소자를 단순화된 공정에 의해 효율적으로 제조할 수 있다.
도 13은 본 발명의 기술적 사상에 의한 실시예들에 따른 디스플레이 구동 집적회로 (display driver IC: DDI)(1500) 및 상기 DDI(1500)를 구비하는 디스플레이 장치(1520)의 개략적인 블록 다이어그램이다.
도 13을 참조하면, DDI(1500)는 제어부 (controller)(1502), 파워 공급 회로부 (power supply circuit)(1504), 드라이버 블록 (driver block)(1506), 및 메모리 블록 (memory block)(1508)을 포함할 수 있다. 제어부(1502)는 중앙 처리 장치 (main processing unit: MPU)(1522)로부터 인가되는 명령을 수신하여 디코딩하고, 상기 명령에 따른 동작을 구현하기 위해 DDI(1500)의 각 블록들을 제어한다. 파워 공급 회로부(1504)는 제어부(1502)의 제어에 응답하여 구동 전압을 생성한다. 드라이버 블록(1506)은 제어부(1502)의 제어에 응답하여 파워 공급 회로부(1504)에서 생성된 구동 전압을 이용하여 디스플레이 패널(1524)를 구동한다. 디스플레이 패널(1524)은 액정 디스플레이 패널 (liquid crystal display pannel), 플라즈마 디스플레이 패널, 또는 OLED (organic light emitting diodes) 디스플레이 패널일 수 있다. 메모리 블록(1508)은 제어부(1502)로 입력되는 명령 또는 제어부(1502)로부터 출력되는 제어 신호들을 일시적으로 저장하거나, 필요한 데이터들을 저장하는 블록으로서, RAM, ROM 등의 메모리를 포함할 수 있다. 파워 공급 회로부(1504) 및 드라이버 블록(1506) 중 적어도 하나는 도 1 내지 도 12를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들(100, 200, 300, 400, 500, 600, 700, 800, 900) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 집적회로 소자들 중 적어도 하나의 집적회로 소자를 포함한다.
도 14는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템(1900)을 도시한 블록 다이어그램이다.
상기 전자 시스템(1900)은 메모리(1910) 및 메모리 콘트롤러(1920)를 포함한다. 상기 메모리 콘트롤러(1920)는 호스트(1930)의 요청에 응답하여 상기 메모리(1910)로부터의 데이타 독출 및/또는 상기 메모리(1910)로의 데이타 기입을 위하여 상기 메모리(1910)를 제어한다. 상기 메모리(1910) 및 메모리 콘트롤러(1920) 중 적어도 하나는 도 1 내지 도 12를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들(100, 200, 300, 400, 500, 600, 700, 800, 900) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 집적회로 소자들 중 적어도 하나의 집적회로 소자를 포함한다.
도 15는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템(2000)의 블록 다이어그램이다.
상기 전자 시스템(2000)은 콘트롤러(2010), 입출력 장치 (I/O)(2020), 메모리(2030), 및 인터페이스(2040)를 포함하며, 이들은 각각 버스(2050)를 통해 상호 연결되어 있다.
상기 콘트롤러(2010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 상기 입출력 장치(2020)는 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 상기 메모리(2030)는 콘트롤러(2010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 상기 메모리(2030)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다.
상기 전자 시스템(2000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 상기 전자 시스템(2000)에서 무선 커뮤니케이션 네트워크를 통해 데이타를 전송/수신하기 위하여 상기 인터페이스(2040)는 무선 인터페이스로 구성될 수 있다. 상기 인터페이스(2040)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 일부 실시예에서, 상기 전자 시스템(2000)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 상기 전자 시스템(2000)은 도 1 내지 도 12를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들(100, 200, 300, 400, 500, 600, 700, 800, 900) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 집적회로 소자들 중 적어도 하나의 집적회로 소자를 포함한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 반도체 기판, 120: 인터페이스막, 122: 하부 유전막, 124: 상부 유전막, 130: 게이트 유전막, 140: 게이트 전극.

Claims (20)

  1. 활성 영역을 가지는 반도체 기판과,
    상기 활성 영역 위에 형성된 인터페이스막과,
    상기 인터페이스막 위에 형성된 게이트 유전막과,
    상기 게이트 유전막 위에 형성된 게이트 전극을 포함하고,
    상기 인터페이스막은
    상기 활성 영역에 접하고, 황 도핑된 Al2O3 막, 황 도핑된 SiO2 막, 황 도핑된 SiON 막, 황 도핑된 Si3N4 막, 또는 이들의 조합으로 이루어지는 하부 유전막과,
    상기 하부 유전막에 접하는 저면과 상기 게이트 유전막에 접하는 상면을 가지고, 원자량 16 이상의 칼코겐 원소를 포함하지 않는 상부 유전막을 포함하고,
    상기 게이트 유전막은 상기 하부 유전막 및 상기 상부 유전막 각각의 유전율보다 더 큰 유전율을 가지는 물질로 이루어지는 것을 특징으로 하는 집적회로 소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 반도체 기판은 III-V 족 물질 및 IV 족 물질 중 적어도 하나로 이루어지는 것을 특징으로 하는 집적회로 소자.
  4. 제1항에 있어서,
    상기 칼코겐 원소는 황 (sulfur)인 것을 특징으로 하는 집적회로 소자.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 상부 유전막은 Al2O3 막, SiO2 막, SiON 막, AlSiOx 막 (x > 0), 또는 이들의 조합으로 이루어지는 것을 특징으로 하는 집적회로 소자.
  8. 제1항에 있어서,
    상기 하부 유전막 내에서 상기 황의 함량은 상기 하부 유전막의 두께 방향을 따라 가변적이고, 상기 반도체 기판에 가까울수록 상기 황의 함량이 높아지는 것을 특징으로 하는 집적회로 소자.
  9. 제1 영역 및 제2 영역을 가지는 기판과,
    상기 제1 영역에서 상기 기판 상에 형성되고 황 도핑된 하부 유전막과 황을 포함하지 않는 상부 유전막을 포함하는 이중층 구조를 가지는 제1 인터페이스막, 상기 제1 인터페이스막 위에 형성된 제1 게이트 유전막, 및 상기 제1 게이트 유전막 위에 형성된 제1 게이트 전극을 포함하는 제1 트랜지스터와,
    상기 제2 영역에서 상기 기판 상에 형성되고 상기 하부 유전막의 구성 물질과 다른 조성의 구성 물질로 이루어지는 제2 인터페이스막, 상기 기판과 상기 제2 인터페이스막과의 사이에 개재되고 적어도 1 층의 황 원자층으로 이루어지는 황 패시베이션층, 상기 제2 인터페이스막 위에 형성된 제2 게이트 유전막, 및 상기 제2 게이트 유전막 위에 형성된 제2 게이트 전극을 포함하는 제2 트랜지스터를 포함하는 것을 특징으로 하는 집적회로 소자.
  10. 제9항에 있어서,
    상기 제1 인터페이스막은 황 도핑된 하부 유전막과, 황을 포함하지 않는 상부 유전막을 포함하는 이중층 구조를 가지고,
    상기 제2 인터페이스막은 상기 상부 유전막의 구성 물질과 동일한 물질로 이루어지는 단일층 구조를 가지는 것을 특징으로 하는 집적회로 소자.
  11. 제9항에 있어서,
    상기 제2 인터페이스막은 상기 패시베이션층에 접해 있는 것을 특징으로 하는 집적회로 소자.
  12. 제9항에 있어서,
    상기 기판에서 상기 제1 영역 및 상기 제2 영역은 각각 III-V 족 물질 및 IV 족 물질 중 어느 하나로 이루어지는 것을 특징으로 하는 집적회로 소자.
  13. 제9항에 있어서,
    상기 제1 영역 및 제2 영역 중 적어도 하나의 영역은 서로 다른 채널 타입을 가지는 제1 도전형 트랜지스터 영역 및 제2 도전형 트랜지스터 영역을 포함하고,
    상기 제1 도전형 트랜지스터 영역에서 상기 기판은 III-V 족 물질로 이루어지는 활성 영역을 포함하고,
    상기 제2 도전형 트랜지스터 영역에서 상기 기판은 Ge로 이루어지는 활성 영역을 포함하는 것을 특징으로 하는 집적회로 소자.
  14. 제9항에 있어서,
    상기 제1 영역에서 상기 기판으로부터 돌출된 제1 핀형(fin-shaped) 활성 영역과, 상기 제2 영역에서 상기 기판으로부터 돌출된 제2 핀형 활성 영역을 더 포함하고,
    상기 제1 인터페이스막, 상기 제1 게이트 유전막, 및 상기 제1 게이트 전극은 상기 제1 핀형 활성 영역 위에서 상기 제1 핀형 활성 영역의 상면 및 양 측벽을 덮으면서 상기 제1 핀형 활성 영역과 교차하는 방향으로 연장되어 있고,
    상기 황 패시베이션층, 상기 제2 인터페이스막, 상기 제2 게이트 유전막, 및 상기 제2 게이트 전극은 상기 제2 핀형 활성 영역 위에서 상기 제2 핀형 활성 영역의 상면 및 양 측벽을 덮으면서 상기 제2 핀형 활성 영역과 교차하는 방향으로 연장되어 있는 것을 특징으로 하는 집적회로 소자.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 제1 영역 및 제2 영역을 가지는 반도체 기판을 준비하는 단계와,
    상기 제1 영역 상에 위치되고, 황 도핑된 하부 유전막과 황을 포함하지 않는 상부 유전막을 포함하는 이중층 구조를 가지는 제1 인터페이스막과, 상기 제2 영역 상에서 상기 반도체 기판의 상면을 덮는 황 패시베이션층과, 상기 제2 영역 상에서 상기 황 패시베이션층을 덮는 제2 인터페이스막을 포함하는 인터페이스 구조물을 형성하는 단계와,
    상기 제1 영역 상에서 상기 제1 인터페이스막을 덮는 제1 게이트 유전막과, 상기 제2 영역 상에서 상기 제2 인터페이스막을 덮는 제2 게이트 유전막을 동시에 형성하는 단계와,
    상기 제1 영역 상에서 제1 게이트 유전막을 덮는 제1 게이트 전극과, 상기 제2 영역 상에서 상기 제2 게이트 유전막을 덮는 제2 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 인터페이스 구조물을 형성하는 단계는
    상기 반도체 기판 상에서 상기 제1 영역을 덮는 제1 유전막을 형성하는 단계와,
    상기 제1 영역 상에는 상기 제1 유전막으로부터 상기 황 도핑된 하부 유전막이 형성되고 상기 제2 영역 상에는 상기 반도체 기판의 상면에 상기 황 패시베이션층이 형성되도록 상기 제1 영역 상의 상기 제1 유전막과 상기 제2 영역 상의 상기 반도체 기판의 상면을 각각 황 처리하는 단계와,
    상기 제1 영역 및 상기 제2 영역 위에 상기 황 도핑된 하부 유전막 및 상기 황 패시베이션층을 덮는 제2 유전막을 형성하여 상기 제1 영역 상에는 상기 황 도핑된 하부 유전막과 상기 제2 유전막의 제1 부분인 상부 유전막을 포함하는 상기 제1 인터페이스막을 제공하고, 상기 제2 영역 상에는 상기 제2 유전막의 제2 부분인 상기 제2 인터페이스막을 제공하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  20. 제18항에 있어서,
    상기 제1 인터페이스막은 제1 두께를 가지는 상기 황 도핑된 하부 유전막과 제2 두께를 가지는 상기 상부 유전막을 포함하고,
    상기 제2 인터페이스막은 상기 제2 두께를 가지고 상기 상부 유전막과 동일한 물질로 이루어지는 것을 특징으로 하는 집적회로 소자의 제조 방법.
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