KR102364318B1 - Beol 패턴 커팅 및 플러깅을 위한 노출 활성화된 화학적으로 증폭된 dsa - Google Patents

Beol 패턴 커팅 및 플러깅을 위한 노출 활성화된 화학적으로 증폭된 dsa Download PDF

Info

Publication number
KR102364318B1
KR102364318B1 KR1020167004678A KR20167004678A KR102364318B1 KR 102364318 B1 KR102364318 B1 KR 102364318B1 KR 1020167004678 A KR1020167004678 A KR 1020167004678A KR 20167004678 A KR20167004678 A KR 20167004678A KR 102364318 B1 KR102364318 B1 KR 102364318B1
Authority
KR
South Korea
Prior art keywords
component
pmma
delete delete
lines
block copolymer
Prior art date
Application number
KR1020167004678A
Other languages
English (en)
Other versions
KR20160063318A (ko
Inventor
폴 에이. 니후스
응낙 한
스와미나탄 시바쿠마
에르니쎄 에스. 푸트나
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20160063318A publication Critical patent/KR20160063318A/ko
Application granted granted Critical
Publication of KR102364318B1 publication Critical patent/KR102364318B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/039—Macromolecular compounds which are photodegradable, e.g. positive electron resists
    • G03F7/0392—Macromolecular compounds which are photodegradable, e.g. positive electron resists the macromolecular compound being present in a chemically amplified positive photoresist composition
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00388—Etch mask forming
    • B81C1/00428—Etch mask forming processes not provided for in groups B81C1/00396 - B81C1/0042
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0002—Lithographic processes using patterning methods other than those involving the exposure to radiation, e.g. by stamping
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/0045—Photosensitive materials with organic non-macromolecular light-sensitive compounds not otherwise provided for, e.g. dissolution inhibitors
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/038—Macromolecular compounds which are rendered insoluble or differentially wettable
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/039—Macromolecular compounds which are photodegradable, e.g. positive electron resists
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/09—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
    • G03F7/11—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers having cover layers or intermediate layers, e.g. subbing layers
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/16—Coating processes; Apparatus therefor
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G03F7/2002—Exposure; Apparatus therefor with visible light or UV light, through an original having an opaque pattern on a transparent support, e.g. film printing, projection printing; by reflection of visible or UV light from an original such as a printed image
    • G03F7/2004—Exposure; Apparatus therefor with visible light or UV light, through an original having an opaque pattern on a transparent support, e.g. film printing, projection printing; by reflection of visible or UV light from an original such as a printed image characterised by the use of a particular light source, e.g. fluorescent lamps or deep UV light
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G03F7/2037—Exposure with X-ray radiation or corpuscular radiation, through a mask with a pattern opaque to that radiation
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31058—After-treatment of organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
    • B81C2201/0147—Film patterning
    • B81C2201/0149—Forming nanoscale microstructures using auto-arranging or self-assembling material

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Architecture (AREA)
  • Structural Engineering (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

BEOL(back end of line) 인터커넥트들에 대한 자체 정렬형 비아 및 플러그 패터닝이 설명된다. 일 예에서, DSA(directed self-assembly)를 위한 구조체는, 기판, 및 기판 위에 배치되는 블록 공중합체 구조체를 포함한다. 이러한 블록 공중합체 구조체는 PS(polystyrene) 성분 및 PMMA(polymethyl methacrylate) 성분을 갖는다. PS 성분 또는 상기 PMMA 성분 중 하나는 감광성(photosensitive)이다.

Description

BEOL 패턴 커팅 및 플러깅을 위한 노출 활성화된 화학적으로 증폭된 DSA{EXPOSURE ACTIVATED CHEMICALLY AMPLIFIED DIRECTED SELF-ASSEMBLY(DSA) FOR BACK END OF LINE(BEOL) PATTERN CUTTING AND PLUGGING}
본 발명의 실시예들은 반도체 구조체들 및 처리, 특히, BEOL(back end of line) 인터커넥트들에 대한 자체 정렬형 비아 및 플러그 패터닝의 분야에 관한 것이다.
지난 수 십년 동안, 집적 회로들에서의 피처들의 스케일링은 지속적으로 성장하는 반도체 산업의 원동력이 되어 왔다. 점점 더 작은 피처들로의 스케일링은 반도체 칩들의 제한된 면적에 기능 유닛들의 증가된 밀도를 가능하게 한다. 예를 들어, 트랜지스터 사이즈를 축소하는 것은 칩에 증가된 수의 메모리 또는 로직 디바이스들의 포함을 허용하며, 용량이 증가된 제품들의 가공에 적합하게 된다. 그러나, 점점 많은 용량을 향한 추진이 쟁점이 없는 것은 아니다. 각각의 디바이스의 성능을 최적화할 필요성이 점점 더 중요해진다.
집적 회로들은, 비아들 위의 금속 라인들 또는 다른 인터커넥트들을 비아들 아래의 금속 라인들 또는 다른 인터커넥트들에 전기적으로 접속하기 위한, 본 기술분야에서 비아들(vias)로 알려진, 전기적 도전성 마이크로전자 구조체들을 통상 포함한다. 비아들은 통상적으로 리소그래피 공정에 의해 형성된다. 대표적으로, 포토레지스트 층이 유전체 층 위에 스핀 걸쳐서 코팅될 수 있고, 이러한 포토레지스트 층은 패터닝된 마스크를 통해 패터닝된 화학 방사선에 노출될 수 있고, 그리고 나서 이러한 노출된 층은 포토레지스트 층에 개구를 형성하기 위해 현상될 수 있다. 다음으로, 포토레지스트 층에서의 개구를 에칭 마스크로서 사용하는 것에 의해 비아를 위한 개구가 유전체 층 내에 에칭될 수 있다. 이러한 개구는 비아 개구로서 지칭된다. 마지막으로, 비아 개구는 비아를 형성하는 하나 이상의 금속들 또는 다른 도전성 재료들로 채워질 수 있다.
과거로부터는, 비아들의 사이즈들 및 간격이 점진적으로 감소되었고, 미레에도 적어도 일부 타입들의 집적 회로들(예를 들어, 진보된 마이크로프로세서들, 칩셋 컴포넌트들, 그래픽 칩들, 등)에 대해, 비아들의 사이즈들 및 간격이 계속 점진적으로 감소할 것으로 예상된다. 비아들의 사이즈의 하나의 척도는 비아 개구의 임계 치수(critical dimension)이다. 비아들의 간격의 하나의 척도는 비아 피치(pitch)이다. 비아 피치는 가장 가까운 인접 비아들 사이의 중심간 거리를 나타낸다.
이러한 리소그래피 공정들에 의해 매우 작은 피치들로 매우 작은 비아들을 패터닝할 때, 특히, 피치들이 약 70 나노미터(nm) 이하일 때 및/또는 비아 개구들의 임계 치수들이 약 35nm 이하일 때, 몇 가지 도전과제들이 모습을 드러낸다. 하나의 이러한 도전과제는, 비아들과 위에 놓이는 인터커넥트들 사이의 오버레이(overlay) 및 비아들과 아래에 놓이는 랜딩(landing) 인터커넥트들 사이의 오버레이가, 일반적으로 비아 피치의 1/4 정도의 높은 허용오차들(tolerances)로 제어될 필요가 있다는 점이다. 비아 피치들이 시간이 지남에 따라 더 작게 스케일링됨에 따라, 이러한 오버레이 허용오차들은 리소그래피 장비가 따라갈 수 있는 것보다 훨씬 더 큰 비율로 이들과 함께 스케일링되는 경향이 있다.
다른 이러한 도전과제는, 비아 개구들의 임계 치수들이 일반적으로 리소그래피 스캐너들의 해상도(resolution) 성능들보다 더 빠르게 스케일링되는 경향이 있다는 점이다. 축소(shrink) 기술들은 비아 개구들의 임계 치수들을 축소하기 위해 존재한다. 그러나, 축소량은, 최소 비아 피치에 의해서, 뿐만 아니라, 충분히 OPC(optical proximity correction) 중립(neutral)이 되고, 및 LWR(line width roughness) 및/또는 CDU(critical dimension uniformity)를 현저히 위태롭게 하지 않는데 있어서의 축소 공정의 능력에 의해서 제한되는 경향이 있다.
또 다른 이러한 도전과제는, 임계 치수 버짓(budget)의 동일한 전체 분율(overall fraction)을 유지하기 위해 비아 개구들의 임계 치수들이 감소함에 따라 포토레지스트들의 LWR 및/또는 CDU 특성들이 일반적으로 개선될 필요가 있다는 점이다. 그러나, 현재 대부분의 포토레지스트들의 LWR 및/또는 CDU 특성들은, 비아 개구들의 임계 치수들이 감소하고 있는 만큼 신속하게 개선되고 있지 않다.
또 다른 이러한 도전 과제는, 매우 작은 비아 피치들은 일반적으로 심지어 EUV(extreme ultraviolet) 리소그래피 스캐너들의 해상도 성능들 아래가 되는 경향이 있다는 점이다. 결과적으로, 통상 2개, 3개 또는 더 많은 상이한 리소그래피 마스크들이 사용될 수 있고, 이는 비용들을 증가시키는 경향이 있다. 어느 시점에는, 피치들이 계속 감소하면, 다수의 마스크들에도 불구하고, EUV 스캐너들을 사용하여 이러한 매우 작은 피치들을 위한 비아 개구들을 인쇄하는 것이 가능하지 않을 수 있다.
따라서, 비아 제조 기술들의 영역에 개선들이 필요하다.
도 1은, 본 발명의 일 실시예에 따라, 이전 층 금속화 구조체에 대한 옵션들의 평면도 및 대응 단면도들을 도시한다.
도 2는, 본 발명의 일 실시예에 따라, 도 1의 구조체 위에 ILD(interlayer dielectric) 라인들을 형성한 다음의 도 1의 구조체의 평면도 및 대응 단면도들을 도시한다.
도 3은, 본 발명의 일 실시예에 따라, 모든 플러그 위치들로부터 모든 잠재적 비아 위치들을 옵션형 선택적 구분한 다음의 도 2의 구조의 평면도 및 대응 단면도들을 도시한다.
도 4는, 본 발명의 일 실시예에 따라, 도 3의 아래에 놓이는 금속 및 ILD 라인들의 노출된 부분들에 구분 폴리머를 부가한 다음의 도 3의 구조체의 평면도 및 대응 단면도들을 도시한다.
도 5는, 본 발명의 일 실시예에 따라, 노출되지 않은 감광성 DSA 구조체 및 노출된 감광성 DSA 구조체의 평면도들을 도시한다.
도 6은, 본 발명의 일 실시예에 따라, 감광성 DSA 구조체를 패터닝하기 위한 3가지 가능성들을 보여주는 평면도들을 도시한다.
도 7은, 본 발명의 일 실시예에 따라, 도 6의 모든 가능한 시나리오들을 현상한 다음의 평면도 및 대응 단면도를 도시한다.
도 8은, 본 발명의 일 실시예에 따라, 분할된 페어링(cleaved pairing)을 제공하기 위해 광(
Figure 112016017676244-pct00001
) 노출시 분할되는 PAG와 관련되는 PS/PMMA 결합을 도시하는 개략도이다.
도 9는, 본 발명의 일 실시예에 따라, 아세탈계 접합 및 트리틸 에테르 접합 각각에 대한 개략도 및 대응 클록 공중합체 이미지를 도시한다.
도 10은, 본 발명의 일 실시예에 따라, 금속 라인, 비아 및 플러그를 형성한 다음의 DSA 기반의 구조체의 평면도 및 대응 단면도들을 도시한다.
도 11은 본 발명의 일 구현에 따른 컴퓨팅 디바이스를 도시한다.
BEOL(back end of line) 인터커넥트들에 대한 자체 정렬형 비아 및 플러그 패터닝이 설명된다. 이하의 설명에서는, 본 발명의 실시예들의 철저한 이해를 제공하기 위해, 특정 집적 및 재료 체제들과 같은, 많은 특정 상세사항들이 제시된다. 본 발명의 실시예들은 이러한 특정 상세사항들 없이도 실시될 수 있다는 점이 본 분야의 기술자에게 명백할 것이다. 다른 경우들에서, 집적 회로 설계 레이아웃들과 같은, 잘 알려진 피처들은, 본 발명의 실시예들을 불필요하게 불명료하게 하지 않기 위해 상세히 설명되지 않는다. 더욱이, 도면들에 도시되는 다양한 실시예들은 예시적인 표현들이며, 반드시 축척대로 그려진 것은 아니라는 점이 이해되어야 한다.
하나 이상의 실시예들은 BEOL 패턴 커팅 및 플러깅을 위한 노출 활성화된 화학적으로 증폭된 DSA(directed self-assembly)에 관한 것이다. 하나 이상의 실시예들은 반도체 제조 산업이 직면하는 2개의 중요한 쟁점들을 적어도 부분적으로 해결한다. 첫번째 쟁점은 e-빔(e-beam) 리소그래피 또는 EUV(extreme ultra-violet) 리소그래피와 같은 매우 짧은 파장 패터닝 기술들에 대한 LWR(line width roughness) 및 CDU(critical dimension uniformity) 대비 선량(dose) 트레이드오프들에 관련된다. 두번째 쟁점은 개구를 위한 DSA 구조체들의 서브세트들을 선택하는 것에 관련된다. 전반적으로, 본 명세서에 설명되는 하나 이상의 실시예들은 감광성 DSA 접근방식들을 제공하는 것에 의해 위 쟁점들에 대한 해결책들을 제공한다.
개구를 위한 DSA 구조체들의 선택에 또한 관련하여, DSA 재료들의 사용이 종래의 리소그래피 기술들의 기능성을 훨씬 넘는(예를 들어, 193nm 리소그래피 및 EUV 리소그래피를 훨씬 넘는) 작은 피처 사이즈들 및 매우 조밀한 피치들을 생성하는 쪽으로의 상대적으로 저렴한 방안을 제공할 수 있다는 점이 이해되어야 한다. 그러나, 제조에서 DSA를 구현하는 것에 대한 중요한 도전과제들이 남는다. 예를 들어, DSA에 기초하여 일부 제안되는 비아 스킴들에서는, 실제로 필요한 비아들의 최종 총 량에 비해 더 많은 여러 잠재적인 비아 위치들이 생성된다. 그 정황의 보다 상세사항이 이하 설명되는 특정 경우에는, 모든 요구되는 PMMA(polymethyl methacrylate) 실린더들이 비아들이 형성될 곳에 생성되지만, 이들이 형성되지 않을 곳에 생성되는 더 많은 여러 실린더들이 존재한다. 이러한 비아 위치들 사이를 구별하는 공정 작업이 없으면, 모든 비아들이 기판 내로 달리 에칭될 것이어서 기능하지 않는 회로라는 결과를 가져온다. DSA 위에 ArF 레지스트, EUV 레지스트, 또는 e-빔 레지스트를 패터닝하는 것과 같은 개방될 비아들을 선택하는 전통적인 수단들이 존재한다. 그러나, 이러한 접근방식은 하드마스크의 다른 층, 레지스트 및/또는 다른 층들을 코팅하는 것, 및 웨이퍼로부터 이러한 재료들을 에칭하고 세정하는 후속 에칭 작업들을 요구한다. 여분의 작업들이 공정의 비용, 공정에 걸리는 시간에 부가될 뿐만 아니라, 결함들이 유입될 더 많은 여러 가능성들을 제공하여, 수율에 영향을 준다. 본 명세서에 설명되는 하나 이상의 실시예들에 따르면, 처리 작업들의 순수 갯수는, PMMA(또는 PS(polystyrene)) 실린더들이 광 또는 e-빔 민감형으로 될 수 있고 또한 여분의 레지스트 또는 기판을 사용하지 않고도 이러한 리소그래피 기술들 중 임의의 것에 의해 개별적으로 다루어질 수 있는 방식으로, DSA의 화학적 성질을 수정하는 것에 의해 감소된다.
EUV 패터닝 및 e-빔 패터닝을 위해 LWR, CDU 및 선량을 제어하는 것에 또한 관련하여, EUV 리소그래피는 기존 기술에 의한 여러 결정적 단점들, 예를 들어, 스루풋 도전과제 및 LWR/CDU 도전과제에 직면한다는 점이 이해되어야 한다. EUV 소스들은 툴들(tools)로 하여금 EUV 비용을 절감하게 하는 속도로 웨이퍼들을 처리하게 하기에 충분히 강력하지는 않다. 또한, LWR(line width roughness), 및 피처들의 타깃 CD의 일 부분으로서의 홀(hole) CDU(CD uniformity)는, 그들이 보다 성장한 193nm 리소그래피에 대한 것보다 EUV에 대해 훨씬 더 높다. 레지스트들은 더 민감하게 되도록 조정될 수 있고 이에 따라 피처들을 이루어가는데 더 적은 선량을 요구하기는 하지만, LWR 및 CDU에 해로운 영향이 존재할 수 있다. CDU 및 선량 타깃들 양자 모두가 동시에 달성될 수는 없는 것으로 보이며, 현행 기술로 절충을 이루는 것이 심지어 가능할지가 명백하지 않다. 따라서, 본 명세서에 설명되는 하나 이상의 실시예들에 따르면, 노출 민감형 DSA는, 표준 EUV 레지스트들에서의 LWR/CDU와 선량의 상관성을 분리하는 것에 의해, DSA에 의해 내재되는 LWR 및 CDU가 현저히 더 낮고 선량 요건들이 훨씬 더 낮은 홀들 및 트렌치들의 인쇄를 허용하기 위한 레지스트로서 효과적으로 사용된다.
보다 일반적으로, 본 명세서에 설명되는 하나 이상의 실시예들은 이전 층 자체 정렬형 비아 및 플러그 패터닝에 관한 것이다. 본 명세서에 설명되는 공정들의 자체 정렬형 양상은, 이하 보다 상세히 설명되는 바와 같이, DSA(directed self-assembly) 메커니즘에 기초할 수 있다. 일 실시예에서, 본 명세서에 설명되는 공정들은 BEOL(back-end of line) 가공을 위한 자체 정렬형 금속화의 구현을 가능하게 한다. 맥락을 제공하기 위해, 피치가 대략 50 나노미터보다 적은 피처들의 패터닝 및 정렬은 반도체 제조 공정에 대해 매우 비용이 많이 드는 많은 레티클들 및 임계 정렬 전략들을 요구한다.
본 명세서에 설명되는 실시예들은 아래에 놓이는 층의 위치들에 기초하는 금속 및 비아 패턴들의 가공을 포함한다. 즉, 금속 인터커넥트 공정이 효과적으로 반전되어 이전 층으로부터 위로 구축된다. 이것은, ILD(interlayer dielectric)가 먼저 퇴적되고, 금속 및 비아 층들에 대한 패턴이 그 안에 후속하여 패터닝되는 종래의 접근방식과 대조적이다. 종래의 접근방식에서는, 이전 층에 대한 정렬이 리소그래피 스캐너 정렬 시스템을 사용하여 수행된다. ILD는 그리고 나서 에칭된다.
보다 구체적으로, 하나 이상의 실시예들은, 금속들("플러그들"이라 함) 사이에 도전성 비아들 및 비-도전성 스페이스들 또는 차단들(interruptions)을 구축하기 위한 템플릿으로서 아래에 놓이는 금속을 이용하는 접근방식에 관한 것이다. 비아들은, 정의에 의하면, 이전 층 금속 패턴에 내려앉는데 사용된다. 이러한 맥락에서, 본 명세서에 설명되는 실시예들은 리소그래피 장비에 의한 정렬이 더 이상 비아 또는 플러그 배치들에 영향을 주지 않기 때문에 보다 강건한 인터커넥트 가공 스킴을 가능하게 한다. 이러한 인터커넥트 가공 스킴은, 많은 정렬/노출들을 절약하는데 사용될 수 있고, 전기 접촉을 향상시키는데 사용될 수 있고(예를 들어, 비아 저항을 감소시키는 것에 의함), 그렇지 않으면 종래의 접근방식들을 사용하여 이러한 피처들을 패터닝하는데 요구되는 총 처리 작업들 및 처리 시간을 감소하는데 사용될 수 있다.
이하의 도면들은, 본 발명의 일 실시예에 따라, 자체 정렬형 비아 및 금속 패터닝의 방법에서의 다양한 작업들을 나타내는 집적 회로 층들의 부분들을 도시한다.
도 1은, 본 발명의 일 실시예에 따라, 이전 층 금속화 구조체에 대한 옵션들의 평면도 및 대응 단면도들을 도시한다. 이러한 평면도 및 대응 단면도 옵션 (a)를 참조하면, 시작 구조체(100)는 금속 라인들(102) 및 ILD(interlayer dielectric) 라인들(104)의 패턴을 포함한다. 자체 조립형 재료들이 사용되고 있다면 도 1에 도시된 바와 같이, 시작 구조체(100)는 일정한 피치로 이격되고 일정한 폭을 갖는 금속 라인들과 격자형 패턴으로 패터닝될 수 있다. 이러한 라인들 중 일부는, 단면도들에서 일 예로서 도시되는 라인(102')과 같이, 아래에 놓이는 비아들과 관련될 수 있다.
다시 도 1을 참조하면, 대안적인 옵션들 (b)-(f)는 추가적 필름이 금속 라인들(102) 및 층간 유전체 라인들(104) 중 하나, 또는 양자 모두의 표면상에 형성되는 (예를 들어, 이전 패터닝 공정으로부터 잔류하는 아티펙트로서 퇴적되거나, 성장되거나, 또는 남는) 상황들에 대처한다. 예 (b)에서, 추가적 필름(106)은 층간 유전체 라인들(104) 상에 배치된다. 예 (c)에서, 추가적 필름(108)은 금속 라인들(102) 상에 배치된다. 예 (d)에서, 추가적 필름(106)은 층간 유전체 라인들(104) 상에 배치되고, 추가적 필름(108)은 금속 라인들(102) 상에 배치된다. 더욱이, 금속 라인들(102) 및 층간 유전체 라인들(104)이 (a)에서는 동일 평면으로서 도시되더라도, 다른 실시예들에서, 이들은 동일 평면이 아니다. 예를 들어, (e)에서, 금속 라인들(102)은 층간 유전체 라인들(104) 위로 돌출한다. 예 (f)에서, 금속 라인들(102)은 층간 유전체 라인들(104) 아래로 리세싱된다.
다시 예들 (b)-(d)를 참조하면, 추가적 층(예를 들어, 층(106 또는 108))은, HM(hardmask) 또는 보호 층으로서 사용될 수 있거나 또는 후속 공정 작업들과 관련하여 이하 설명되는 자체-조립을 가능하게 하는데 사용될 수 있다. 이러한 추가적 층들은 또한 ILD 라인들을 추가적 처리로부터 보호하는데 사용될 수 있다. 또한, 금속 라인들 위에 걸쳐서 다른 재료를 선택적으로 퇴적하는 것이 유사한 이유들로 유익할 수 있다. 다시 예들 (e) 및 (f)를 참조하면, ILD 라인들 또는 금속 라인들 중 어느 하나를 이들 중 어느 하나 또는 양자 모두의 표면들상의 보호성/HM 재료들의 임의의 조합으로 리세싱하는 것 또한 가능할 수 있다. 대체로, 지향성 자체-조립 공정에 대해 궁극적으로 아래에 놓이는 표면들을 준비하는 이러한 단계에 많은 옵션들이 존재한다.
일 실시예에서는, 본 명세서 전반적으로 사용되는 바와 같이, 층간 유전체 라인들(104)의 재료와 같은, ILD(interlayer dielectric) 재료는, 유전체 또는 절연 재료의 층으로 조성되거나 또는 이를 포함한다. 적절한 유전체 재료들의 예들은, 이에 제한되는 것은 아니지만, 실리콘의 산화물들(예를 들어, 실리콘 이산화물(SiO2)), 도핑된 실리콘 산화물들(doped oxides of silicon), 불화 실리콘 산화물들(fluorinated oxides of silicon), 탄소 도핑된 실리콘 산화물들(carbon doped oxides of silicon), 본 기술분야에 알려진 다양한 저 유전율(low-k) 유전체 재료들, 및 이들의 조합을 포함한다. 이러한 층간 유전체 재료는, 예를 들어 CVD(chemical vapor deposition), PVD(physical vapor deposition)와 같은 종래의 기술들에 의해, 또는 다른 퇴적 방법들에 의해 형성될 수 있다.
일 실시예에서는, 또한 본 명세서 전반적으로 사용되는 바와 같이, 금속 라인들(102)의 재료와 같은, 인터커넥트 재료가, 하나 이상의 금속 또는 다른 도전성 구조체들로 조성된다. 통상적인 예는 구리와 주변 ILD 재료 사이에 배리어 층들을 포함할 수 있거나 그렇지 않을 수 있는 구조체들 및 구리 라인들의 사용이다. 본 명세서에 사용되는 바와 같이, 금속이라는 용어는, 다수의 금속들의 합금들, 스택들, 및 다른 조합들을 포함한다. 예를 들어, 금속 인터커넥트 라인들은 배리어 층들, 상이한 금속들 또는 합금들의 스택들 등을 포함할 수 있다. 인터커넥트 라인들은 또한 트레이스들, 와이어들, 라인들, 금속, 또는 간단하게 인터커넥트로서 본 분야에서 종종 언급된다. 이하 더욱 설명되는 바와 같이, 더 낮은 인터커넥트 라인들의 위에 놓이는 표면들이 자체 정렬형 비아 및 플러그 형성을 위해 사용될 수 있다.
일 실시예에서, 본 명세서 전반적으로 또한 사용되는 바와 같이, 하드마스크로서 포함된다면 층들(106 또는 108)과 같은, 하드마스크 재료들은, 층간 유전체 재료와 상이한 유전체 재료들로 조성된다. 일 실시예에서, 상이한 하드마스크 재료들은, 상호에게 및 아래에 놓이는 유전체와 금속 층들에게 상이한 성장성 또는 에치 선택성을 제공하기 위해 상이한 영역들에서 사용될 수 있다. 일부 실시예들에서, 하드마스크 층은 실리콘의 질화물(예를 들어, 실리콘 질화물)의 층 또는 실리콘의 산화물의 층, 또는 양자 모두, 또는 이들의 조합을 포함한다. 다른 적절한 재료들은 탄소계 재료들을 포함할 수 있다. 다른 실시예에서, 하드마스크 재료는 금속 종을 포함한다. 예를 들어, 하드마스크 또는 다른 위에 놓이는 재료는 티타늄 또는 다른 금속의 질화물(예를 들어, 티타늄 질화물)의 층을 포함할 수 있다. 산소와 같은, 잠재적으로 더 적은 양의 다른 재료들이 이러한 층들 중 하나 이상에 포함될 수 있다. 대안적으로, 본 분야에 알려진 다른 하드마스크 층들이 특정 구현에 의존하여 사용될 수 있다. 이러한 하드마스크 층들은 CVD, PVD에 의해 또는 다른 퇴적 방법들에 의해 형성될 수 있다.
도 1과 관련하여 설명되는 층들 및 재료들은 통상적으로, 집적 회로의 아래에 놓이는 디바이스 층(들)과 같은, 아래에 놓이는 반도체 기판 또는 구조체 상에 또는 그 위에 형성된다는 점이 이해되어야 한다. 일 실시예에서, 아래에 놓이는 반도체 기판은 집적 회로들을 제조하는데 사용되는 일반적인 작업재 대상(workpiece object)을 나타낸다. 이러한 반도체 기판은 종종, 웨이퍼, 또는 실리콘이나 다른 반도체 재료의 다른 부분을 포함한다. 적절한 반도체 기판들은, 이에 제한되는 것은 아니지만, 단결정 실리콘, 다결정 실리콘 및 SOI(silicon on insulator) 뿐만 아니라, 다른 반도체 재료들로 형성되는 유사한 기판들을 포함한다. 제조 단계에 따라, 반도체 기판은 종종 트랜지스터들, 집적 회로 등을 포함한다. 이러한 기판은 또한 반도체 재료들, 금속들, 유전체들, 도펀트들, 및 반도체 기판들에서 흔히 발견되는 다른 재료들을 포함할 수 있다. 더욱이, 도 1에 도시되는 구조체는 아래에 놓이는 하위 레벨 인터커넥트 층들 상에서 가공될 수 있다.
도 2는, 본 발명의 일 실시예에 따라, 도 1의 구조체 위에 ILD(interlayer dielectric) 라인들(110)을 형성한 다음의 도 1의 구조체의 평면도 및 대응 단면도들을 도시한다. 이러한 평면도 및, 각각, 축들 a-a'과 c-c'을 따라 취해지는 대응 단면도들 (a) 및 (c)를 참조하면, ILD 라인들(110)은 아래에 놓이는 라인들(104)의 방향에 수직인 격자 구조로 형성된다. 일 실시예에서, 라인들(110)의 재료의 블랭킷 필름은 화학 증착 등의 기술들에 의해 퇴적된다. 일 실시예에서, 블랭킷 필름은 그리고 나서, 예를 들어, SBQP(spacer-based-quadruple-patterning) 또는 피치 4분할(pitch quartering)을 포함할 수 있는 리소그래피 및 에치 공정을 사용하여 패터닝된다. 라인들(110)의 격자 패턴은, EUV 및/또는 EBDW 리소그래피, 지향성 자체-조립 등을 포함하는, 여러 방법들에 의해 제조될 수 있다는 점이 이해되어야 한다. 이하 보다 상세히 설명되는 바와 같이, 후속 금속 층은 따라서, 라인들(110)의 격자가 아래에 놓이는 구조의 방향에 직교하기 때문에, 이전 금속 층에 대해 직교 방향으로 패터닝될 것이다. 일 실시예에서는, 단일의 193nm 리소그래피 마스크가 이전 금속 층(102)에 대한 정렬/레지스트레이션에 의해 사용된다(예를 들어, 라인들(110)의 격자는 이전 층 '플러그' 패턴에 대해 X축으로 그리고 이전 금속 격자에 대해 Y축으로 정렬됨). 단면 구조체들 (b) 및 (d)를 참조하면, 하드마스크(112)는 유전체 라인들(110) 상에 형성될 수 있거나, 또는 이들을 패터닝한 다음에 유지될 수 있다. 하드마스크(112)는 후속 패터닝 단계들 동안 라인들(110)을 보호하는데 사용될 수 있다. 이하 보다 상세히 설명되는 바와 같이, 격자 패턴으로 라인들(110)을 형성하는 것은 영구적 또는 희생성 층을 제공하며, 후속 DSA 가이드 층으로서 사용될 수 있다.
도 3은, 본 발명의 일 실시예에 따라, 모든 플러그 위치들로부터 모든 잠재적 비아 위치들을 옵션으로 선택적 구분(selective differentiation)한 다음의 도 2의 구조체의 평면도 및 대응 단면도들을 도시한다. 이러한 평면도 및, 각각, 축들, a-a', b-b', c-c'과 d-d'를 따라 취해지는 대응 단면도들 (a)-(d)를 참조하면, ILD 라인들(110)을 형성한 다음에, 표면 수정 층(114)이 아래에 놓이는 ILD 라인들(104)의 노출된 영역들 상에 형성된다. 일 실시예에서, 표면 수정 층(114)은 유전체 층이다. 일 실시예에서, 표면 수정 층(114)은 선택적 상향식(bottom-up) 성장 접근방식에 의해 형성된다. 이러한 일 실시예에서, 상향식 성장 접근방식은, 아래에 놓이는 ILD 라인들(104) 상에, 또는, 대안적으로 금속 라인들(102) 상에 (또는 아래에 놓이는 금속 또는 ILD 재료 상에 퇴적되거나 성장되는 희생성 층 상에) 우선적으로 성장하는 DSA(directed self-assembly) 브러시 코팅을 수반한다.
도 4는, 본 발명의 일 실시예에 따라, 도 3의 아래에 놓이는 금속 및 ILD 라인들의 노출된 부분들에 구분 폴리머(differential polymer)를 부가한 다음의 도 3의 구조체의 평면도 및 대응 단면도들을 도시한다. 이러한 평면도, 및, 각각, 축들, a-a', b-b', c-c' 및 d-d'에 따라 취해지는 대응 단면도들 (a)-(d)를 참조하면, 아래에 놓이는 금속/ILD(102/104) 격자의 노출된 부분들상의 DSA(directed self-assembly) 또는 선택적 성장은 ILD 라인들(110)의 사이 내에 교호적 폴리머들 또는 교호적 폴리머 컴포넌트들에 의해 중간 라인들(116)을 형성하는데 사용된다. 예를 들어, 도시된 바와 같이, 폴리머(116A)(또는 폴리머 컴포넌트(116A))가 도 3의 ILD(interlayer dielectric) 라인들(104)의 노출된 부분들 상에 또는 그 위에 형성되고, 한편 폴리머(116B)(또는 폴리머 컴포넌트(116B))가 도 3의 금속 라인들(102)의 노출된 부분들 상에 또는 그 위에 형성된다. 폴리머(116A)가 도 3과 관련하여 설명되는 표면 수정 층(114) 상에 또는 그 위에 형성되더라도(도 4의 단면도들 (b) 및 (d) 참조), 다른 실시예들에서, 표면 수정 층(114)은 생략될 수 있고 교호적 폴리머들 또는 교호적 폴리머 컴포넌트들이 도 2와 관련하여 설명되는 구조체에 직접 그 대신 형성될 수 있다는 점이 이해되어야 한다.
다시 도 4를 참조하면, 일 실시예에서, 일단 아래에 놓이는 구조체(예를 들어, 도 1의 구조체(100))의 표면이 (예를 들어, 도 2의 구조체 또는 도 3의 구조체와 같이) 준비되거나 또는 직접 사용되면, PS-PMMA(polystyrene-polymethyl methacrylate)와 같은, 50-50 다이블록(diblock) 공중합체가 기판 상에 코팅되고 자체 조립을 유도하도록 어닐링되어, 도 4의 폴리머(116A)/폴리머(116B) 층(116)을 이끌어 낸다. 이러한 일 실시예에서, 적절한 표면 에너지 조건들에 의해, 블록 공중합체들은 구조체(100)의 아래에 놓이는 재료에 기초하여 분리된다(segregate). 예를 들어, 특정 실시예에서, 폴리스티렌은 아래에 놓이는 금속 라인들(102)(또는 대응 금속 라인 캡 또는 하드마스크 재료)에 대해 선택적으로 정렬된다. 한편, 폴리메틸 메타클레이트는 ILD 라인들(104)(또는 대응 금속 라인 캡 또는 하드마스크 재료)에 대해 선택적으로 정렬된다.
따라서, 일 실시예에서는, 아래에 놓이는 금속 및 ILD 그리드가 BCP(block co-polymer)(즉, 폴리머(116A)/폴리머(116B))에 재현된다. BCP 피치가 아래에 놓이는 격자 피치와 상응하면 이는 특히 그러할 수 있다. 폴리머 그리드(폴리머(116A)/폴리머(116B))는, 일 실시예에서, 완전한 그리드로부터의 특정 작은 편차들에 대항하여 강건하다. 예를 들어, 완전한 그리드가 금속을 가질 경우 작은 플러그들이 산화물 등의 재료를 효과적으로 배치하더라도, 완전한 폴리머(116A)/폴리머(116B) 그리드가 여전히 달성될 수 있다. 그러나, ILD 라인들 격자는, 일 실시예에서, ILD 백본의 금속 분열들이 없는, 이상적인 격자 구조이므로, 폴리머의 양쪽 타입들(A 및 B)이, 이러한 경우에, ILD 유사 재료에 노출될 것인 반면 하나의 타입만이 금속에 노출되기 때문에, ILD 표면을 중성이 되게 하는 것이 필요할 수 있다.
일 실시예에서, 코팅되는 폴리머(폴리머(116A)/폴리머(116B))의 두께는, 그 장소에 궁극적으로 형성되는 ILD의 궁극적인 두께와 대략 동일하거나, 또는 이보다 다소 더 두껍다. 일 실시예에서, 이하 보다 상세히 설명되는 바와 같이, 폴리머 그리드는 에치 레지스트로서가 아니라, 오히려 궁극적으로 그 주변에 영구 ILD 층을 성장시키기 위한 스캐폴딩(scaffolding)으로서 형성된다. 이와 같이, 폴리머(A/B)의 두께는 후속하여 형성되는 영구 ILD 층의 궁극적인 두께를 정의하는데 사용될 수 있기 때문에 중요할 수 있다. 즉, 일 실시예에서, 도 4에 도시되는 폴리머 격자는 대략 동일한 두께의 ILD 격자로 결국 대체된다.
일 실시예에서, 위에 언급된 바와 같이, 도 4의 폴리머(116A)/폴리머(116B)의 그리드는 블록 공중합체이다. 이러한 일 실시예에서, 블록 공중합체 분자는 공유결합으로 결합되는 단량체들(covalently bonded monomers)의 체인(chain)으로 형성되는 중합체 분자이다. 블록 공중합체에는, 적어도 2가지 상이한 타입들의 단량체들이 존재하고, 이러한 상이한 타입들의 단량체들은 단량체들의 상이한 블록들 또는 연이은 시퀀스들(sequences) 내에 주로 포함된다. 도시된 블록 공중합체 분자는 폴리머(116A)의 블록 및 폴리머(116B)의 블록을 포함한다. 일 실시예에서, 폴리머(116A)의 블록은 공유결합으로 링크되는 단량체 A의 체인(예를 들어, A-A-A-A-A...)을 주로 포함하고, 한편 폴리머(116B)의 블록은 공유결합으로 링크되는 단량체 B의 체인(예를 들어, B-B-B-B-B...)을 주로 포함한다. 단량체들 A 및 B는 본 기술분야에 알려진 블록 공중합체들에 사용되는 상이한 타입들의 단량체들 중 임의의 것을 나타낼 수 있다. 예를 들면, 단량체 A는 폴리스티렌을 형성하는 단량체들을 나타낼 수 있고, 단량체 B는 폴리(메틸 메타크릴레이트)(PMMA)를 형성하는 단량체들을 나타낼 수 있지만, 본 발명의 범위가 이에 제한되는 것은 아니다. 다른 실시예들에서는, 2개보다 많은 블록들이 존재할 수 있다. 또한, 다른 실시예들에서, 블록들 각각은 상이한 타입들의 단량체들을 포함할 수 있다(예를 들어, 각각의 블록은 자체가 공중합체일 수 있다). 일 실시예에서, 폴리머(116A)의 블록 및 폴리머(116B)의 블록은 함께 공유결합으로 결합된다. 폴리머(116A)의 블록 및 폴리머(116B)의 블록은 대략 동일한 길이의 것일 수 있거나, 하나의 블록이 다른 블록보다 현저히 더 길 수 있다.
통상적으로, 블록 공중합체들의 블록들(예를 들어, 폴리머(116A)의 블록 및 폴리머(116B)의 블록)은 각각 상이한 화학적 성질들을 가질 수 있다. 일 예로서, 블록들 중 하나는 비교적 더 소수성(hydrophobic)이고(예를 들어, 물과 비친화적이고) 다른 블록은 비교적 더 친수성(hydrophilic)이다(예를 들어, 물과 친화적이다). 적어도 개념적으로, 블록들 중의 하나는 오일과 비교적 더 유사할 수 있고 다른 블록은 물과 비교적 더 유사할 수 있다. 폴리머들의 상이한 블록들 사이의 화학적 성질들에 있어서의 이러한 차이들은, 친수성-소수성 차이든 아니든 간에, 블록 공중합체 분자들로 하여금 자체-조립하게 야기할 수 있다. 예를 들어, 이러한 자체-조립은 폴리머 블록들의 미세 상 분리(microphase separation)에 기초할 수 있다. 개념적으로, 이것은 일반적으로 혼합되지 않는 오일 및 물의 상 분리와 유사할 수 있다. 유사하게, 폴리머 블록들 사이의 친수성의 차이(예를 들어, 하나의 블록은 비교적 소수성이고 다른 블록은 비교적 친수성이다)는, 다른 것에 대한 화학적 비친화성으로 인하여 상이한 폴리머 블록들이 서로 "분리"하려고 시도하는 경우에 대략 유사한 미세 상 분리를 유발할 수 있다.
그러나, 일 실시예에서, 폴리머 블록들은 서로 공유결합으로 결합되기 때문에, 이들은 거시적 스케일(macroscopic scale)로 완전히 분리될 수 없다. 오히려, 주어진 타입의 폴리머 블록들은 매우 작은(예를 들어, 나노-사이즈의) 영역들 또는 상들에서 동일한 타입의 다른 분자들의 폴리머 블록들과 분리되거나(segregate) 또는 집성되는(conglomerate) 경향이 있을 수 있다. 이러한 영역들 또는 미세 상들의 특정 사이즈 및 형상은 일반적으로 폴리머 블록들의 상대적 길이들에 적어도 일부 의존한다. 일 실시예에서는, 첫번째 예를 들면(도 4에 도시되는 바와 같이), 2개의 블록 공중합체들에서, 블록들이 대략 동일한 길이이면, 교호적 폴리머(116A) 영역들 및 폴리머(116B) 영역들의 그리드형 패턴이 생성된다. 다른 실시예에서, 두번째 예를 들면(도 5와 관련하여 설명됨), 2개의 블록 공중합체들에서, 블록들 중 하나가 다른 것보다 더 길지만, 다른 것보다 너무 더 길지 않으면, 수직 원주형의(columnar) 구조체들이 형성될 수 있다. 이러한 원주형 구조체들에서, 블록 공중합체 분자들은 원주들(columns)의 내부로 미세 상 분리되는 자신들의 더 짧은 폴리머 블록들, 및 원주들로부터 멀리 연장되고 원주들을 둘러싸는 자신들의 더 긴 폴리머 블록들과 정렬될 수 있다. 예를 들어, 폴리머(116A)의 블록이 폴리머(116B)의 블록보다 더 길지만, 너무 더 길지 않으면, 다수의 블록 공중합체 분자들이 폴리머(116B)의 자신들의 더 짧은 블록들과 정렬하여 폴리머(116A)의 더 긴 블록들을 갖는 상에 의해 둘러싸이는 원주형 구조체들을 형성하는, 원주형 구조체들이 형성될 수 있다. 이러한 일 예는, 이하 설명되는 바와 같이, 도 5에서 더욱 보여진다.
일 실시예에서, 폴리머(116A)/폴리머(116B) 격자는, 예를 들어, 브러시 또는 다른 코팅 공정에 의해, 도포되는 블록 공중합체 재료를 포함하는 비조립형 블록 공중합체 층 부분으로서 먼저 도포된다. 비조립형 양상은, 퇴적시에, 블록 공중합체가 아직 나노구조체들을 형성하기 위해 실질적으로 상 분리되지 않고/않거나 자체-조립되지 않은 시나리오들을 말한다. 이러한 비조립형 형태에서는, 블록 폴리머 분자들은 비교적 매우 랜덤화되어, 상이한 폴리머 블록들이 비교적 매우 랜덤하게 배향되고 위치되며, 이는 도 4의 결과적 구조체와 관련하여 논의되는 조립형 블록 공중합체 층 부분과는 대조적이다. 비조립형 블록 공중합체 층 부분은 다양한 상이한 방식들로 도포될 수 있다. 예를 들면, 블록 공중합체는 용제에 용해되고 나서 표면 위에 스핀 코팅될 수 있다. 대안적으로, 비조립형 블록 공중합체는 표면 위에 스프레이 코팅되거나, 딥 코팅되거나, 액침 코팅되거나, 또는 다른 방식으로 코팅되거나 도포될 수 있다. 블록 공중합체들을 도포하는 다른 방식들 뿐만 아니라 유사한 유기 코팅들을 도포하는 본 기술분야에 알려진 다른 방식들이 잠재적으로 사용될 수 있다. 그리고 나서, 비조립형 층은, 예를 들어, 비조립형 블록 공중합체 층 부분의 미세 상 분리 및/또는 자체-조립에 의해, 조립형 블록 공중합체 층 부분을 형성할 수 있다. 미세 상 분리 및/또는 자체-조립은, 블록 공중합체 분자들의 재배열 및/또는 재배치를 통해, 특히 블록 공중합체 분자들의 상이한 폴리머 블록들의 재배열 및/또는 재배치를 통해 발생한다.
이러한 일 실시예에서, 어닐링 처리는, 미세 상 분리 및/또는 자체-조립을 착수하거나, 가속화하거나, 그 품질을 향상시키거나, 또는 다른 방식으로 이를 촉진하기 위해서, 비조립형 블록 공중합체에 적용될 수 있다. 일부 실시예들에서, 이러한 어닐링 처리는 블록 공중합체의 온도를 증가시키도록 조작가능한 처리를 포함할 수 있다. 이러한 처리의 일 예는, 층을 베이킹(baking)하는 것, 오븐에서 또는 열 램프 아래에서 층을 가열시키는 것, 층에 적외선 방사를 가하는 것, 또는 다른 방식으로 층에 열을 가하거나 층의 온도를 증가시키는 것이다. 원하는 온도 증가는 일반적으로, 블록 공중합체 또는 집적 회로 기판의 임의의 다른 중요한 재료들 또는 구조체들을 손상시키지 않고 블록 폴리머의 미세 상 분리 및/또는 자체-조립의 비율을 현저하게 가속화하기에 충분할 것이다. 흔히, 이러한 가열은, 약 50℃ 내지 약 300℃ 사이의, 또는 약 75℃ 내지 약 250℃ 사이의 범위일 수 있지만, 블록 공중합체 또는 집적 회로 기판의 열 저하 제한들을 초과하지 않는다. 이러한 가열 또는 어닐링은, 미세 상 분리의 비율을 증가시키고/증가시키거나 미세 상 분리의 품질을 향상시키기 위해, 블록 공중합체 분자들을 더 이동성/유동성 있게 하도록 블록 공중합체 분자들에게 에너지를 제공하는 것을 도울 수 있다. 이러한 블록 공중합체 분자들의 미세 상 분리 또는 재배열/재배치는, 매우 작은 (예를 들어, 나노-스케일) 구조체들을 형성하기 위해 자체-조립에 이를 수 있다. 이러한 자체-조립은, 표면 장력, 분자 친화도들 및 비친화도들, 다른 표면-관련의 및 화학-관련의 힘들의 영향 아래에서 발생할 수 있다.
여하튼, 일부 실시예들에서, 소수성-친수성 차이들에 기초하든 아니든, 블록 공중합체들의 자체-조립은, 매우 작은 주기적 구조체들(예를 들어, 정밀하게 이격된 나노 스케일 구조체들 또는 라인들)을 형성하는데 사용될 수 있다. 일부 실시예들에서, 이들은 비아 및 개구들을 형성하는데 궁극적으로 사용될 수 있는 나노-스케일 라인들 또는 다른 나노-스케일 구조체들을 형성하는데 사용될 수 있다. 일부 실시예에서, 블록 공중합체들의 지향성 자체 조립(directed self assembly)은, 이하 보다 상세히 설명되는 바와 같이, 인터커넥트들과 자체 정렬되는 비아들을 형성하는데 사용될 수 있다.
다시 도 4를 참조하여, 본 발명의 일 실시예에 따르면, 공중합체 배열의 하나 이상의 부분들을 감광성으로 제공하기 위한 성분들이 위 설명된 공중합체 배열에 부가된다. 이러한 일 실시예에서, 부가 성분는, 이에 제한되는 것은 아니지만, PAG(photo acid generator), TAG(thermal acid generator), 하나 이상의 보호 그룹들, 또는 하나 이상의 교차 결합제들과 같은 것이다. 부가 성분들은, 일 실시예에서, 어떠한 노출 툴이 사용되는지, 및 에어리얼 이미지(aerial image)의 후속 화학적 증폭에 의존하여, EUV 또는 e-빔 노출 아래에서 블록들이 구분가능하게 분리가능하고, 교차 결합가능하며, 산 또는 염기에 용해가능하게 되는 방식으로 DSA 블록 공중합체 세그먼트들 중 하나 또는 양자 모두와 결합된다(또는, 대안적으로, 계에서 결합되기 보다는 오히려 혼합된다). 이러한 일 실시예에서, 접근방식은 폴리머들 양자 모두가 가장 흔한 BCP 재료로 사용된다는 원리에 기초하며, 폴리스티렌 및 PMMA가 또한 많은 EUV 레지스트들을 위한 베이스 폴리머들로서 사용된다. 또한, PMMA는 비-화학적으로 증폭된 e-빔 레지스트로서 이용된다. 일 실시예에서는, 아래에 놓이는 이전 금속화 구조체에 대한 정렬을 참조하여 위에 설명된 바와 같이, 광활성(photoactive) BCP는, 심지어 노출 이전에 유용한 패턴을 형성하기 위해 자신이 어닐될 때 분리될 수 있는 다이블록 공중합체로서 남는다는 효과가 있다.
일 양상에서, 리소그래피 제거를 위해 감광성 폴리머 영역들을 갖는 DSA 분리된 패턴들은 다른 폴리머 또는 DSA를 위한 가이드 패턴과 같은 일부 다른 물리적 배리어에 의해 물리적으로 완전히 분리된다. 일 예로서, 도 5는, 본 발명의 일 실시예에 따라서, 노출되지 않은 감광성 DSA 구조체 및 노출된 감광성 DSA 구조체의 평면도들을 도시한다. 격자 패턴에서 상 분리하기 위해 PS 및 PMMA의 1:1 배열이 사용되는 도 4와 대조적으로, 도 5는 다수의 블록 공중합체 분자들이 폴리머(116A/116B) 중 하나의 자신들의 더 짧은 블록들과 정렬하여 폴리머(116A/116B) 중 다른 하나의 더 긴 블록들을 갖는 상에 의해 둘러싸이는 원주형 구조체들을 형성할 때 형성될 수 있는 위에 설명된 원주형 구조체들의 일 예를 보여준다는 점이 이해되어야 한다.
도 5의 (a) 부분을 참조하면, 노출되지 않은 감광성 DSA 구조체는 노출되지 않은 PS(502) 및 노출되지 않은 PMMA(504)를 포함한다. (노출되지 않은 PMMA를 관통하여 커팅하지 않는) A로 표기된 화살표들은 도 1로부터의 아래에 놓이는 금속 또는 ILD 라인들의 방향을 나타낸다. 한편, (노출되지 않은 PMMA을 관통하여 커팅하는) B로 표기된 화살표들은 도 1로부터의 다른 아래에 놓이는 금속 또는 ILD 라인들의 방향을 나타낸다. 위에 설명된 바와 같이, DSA 지향성 구조체 또는 (영구적 또는 희생성 ILD 라인들과 같은, 이전 도면들로부터의 라인들(110)과 같은) 격자(506)가 포함될 수 있다. 일 실시예에서, 도 5에 도시되는 배열은, 노출된 폴리머의 제거 후의 패터닝의 품질이 에어리얼 이미지의 품질에 의해서가 아니라 양쪽 폴리머들 사이의 물리적 경계들 또는 가이드 폴리머와 제거된 폴리머 사이의 물리적 경계들에 의해서 결정된다는 것을 보장한다. 차단된 PMMA 대 차단되지 않은 PMMA 사이의 열역학 상 다이어그램에서의 차이들은 해소되어야 할 수 있다는 점이 이해되어야 한다.
본 발명의 일 실시예에 따르면, DSA 구조체의 광활성 특성들은 e-빔 또는 EUV 노출에 의해 일 타입의 DSA 폴리머 영역들을 효과적으로 "플러그" 또는 "커트"하는 능력을 제공한다. 도 5의 (b) 부분을 참조하면, EUV 또는 e-빔 노출 "커팅"(550) 다음에, 노출된 PMMA 영역(505) 및, 가능하게는, 둘러싸는 노출된 PS 영역들(503)이 형성된다. 이러한 패터닝을 수행하기 위한 여러 방식들이 존재한다. 도 6은, 본 발명의 일 실시예에 따라서, 감광성 DSA 구조체를 패터닝하기 위한 3가지 가능성들을 보여주는 평면도들을 도시한다.
도 6의 (a) 부분을 참조하면, 첫번째 시나리오에서, 블록 공중합체의 PMMA 부분은, PMMA 폴리머에 결합되거나, 또는 활성화될 때 PMMA를 분리(scission)하지만 PS를 분리하지 않는 PMMA-결합 보호 그룹과 함께 용액에서 혼합되는 PAG 부분(moiety)을 갖는다. PS는 결합 PAG 또는 다른 첨가제를 갖지 않는다. PMMA에 결합되는 PAG 및/또는 보호 그룹의 효과는 PMMA 근처의 영역들에만 이러한 분리를 국한시키는 것이다. 이 첫번째 시나리오에서, 이러한 접근방식은 PMMA를 노출시키는 것에 의한 제거를 위해 PMMA 피처들을 효과적으로 "커트"하는 것이다. 현상은 노출된 PMMA를 제거하여 노출된 PS와 노출되지 않은 PS 및 PMMA를 남긴다. 이러한 일 실시예에서, PAG 및 PMMA를 위한 보호 그룹의 광 활성화 에너지는, PMMA를 체인-분리하는데 요구되는 것보다 실질적으로 더 낮은 방식으로 맞춤화된다. 특정한 이러한 실시예에서, 깔끔한(neat) PMMA를 비-선택성으로 분리하는데 요구되는 선량은 대략 0.5J/cm2이라면, 이러한 한계 훨씬 아래인 필요한 화학 반응성을 가질 다수의 후보 PAG 및 보호 그룹들을 신중하게 선택하는 것이 가능하다. PS-PMMA 경계들이 분리 후 원하는 피처를 완전히 정의하는 방식으로 수행되면, 블록 공중합체의 PMMA 포토레지스트 부분은, 포토레지스트들이 PAG 확산 및 잠상 콘트라스트를 제어하기 위해 보통 사용되는 퀀처(quencher) 또는 임의의 다른 첨가제들 없이 설계될 수 있다. 일 실시예에서는, 그리고 나서, PAG 및 보호 그룹의 작용은, 둘러싸는 PS, 및 보호 그룹이 PMMA에 결합된다는 사실에 의해, 원하는 PMMA 아일랜드로 효과적으로 제한된다. 그 결과는, 표준 EUV 및 e-빔 포토레지스트들과 보통 관련되는 선량 제약들로부터 재료 설계들을 자유롭게 하는 것, 및 최저 가능한 선량의 공식화를 가능하게 하는 것이다.
도 6의 (b) 부분을 참조하면, 두번째 시나리오에서, 블록 공중합체의 PMMA 부분은 첫번째 시나리오에서와 같이 PMMA 폴리머에 결합되는 PAG 및/또는 보호 그룹 부분을 갖고, PS는 이에 결합되며 PS를 교차 결합시키지만 PMMA는 교차 결합시키지 않는 교차 결합제 또는 다른 부분을 갖는다. PS를 의도하지 않게 노출시키는 임의의 빛은 PS를 교차 결합시킬 것이어서 이것이 현상 이후 남도록 한다. 일 실시예에서는, 이러한 부분들이 PMMA에 결합되기 때문에, 분리는 PMMA 근처의 영역들로만 국한된다. 이러한 2번째 시나리오에서, 이러한 접근방식은 PMMA를 노출시키는 것에 의한 제거를 위해 PMMA 피처들을 효과적으로 "커트"하는 것이다. 인접하는 PS 영역들 내로 흘러 들어가는 임의의 이미지의 꼬리부분(tail)은 단순하게 PS를 교차 결합시키고 PS를 현상제에서 훨씬 덜 용해가능하게 하여, 피처 경계에서 훨씬 더 우수한 용해 콘트라스트를 허용한다. 현상은 노출된 PMMA를 제거하여 노출된 교차 결합된 PS와 노출되지 않은 PS 및 PMMA를 남긴다. PS-PMMA 경계들이 분리 후 원하는 피처를 완전히 정의하는 방식으로 수행되면, 블록 공중합체의 PMMA 포토레지스트 부분은, 포토레지스트들이 PAG 확산 및 잠상 콘트라스트를 제어하기 위해 보통 사용되는 퀀처(quencher) 또는 임의의 다른 첨가제들 없이 설계될 수 있다. 일 실시예에서는, 그리고 나서, PAG 및 보호 그룹의 작용은, 둘러싸는 PS에 의해 그리고 PAG 및/또는 보호 그룹이 PMMA에 결합된 이후로, 원하는 PMMA 아일랜드로 효과적으로 제한된다. 그 결과는, 표준 EUV 및 e-빔 포토레지스트들과 보통 관련되는 선량 제약들로부터 재료 설계들을 자유롭게 하는 것, 및 최저 가능한 선량의 공식화를 가능하게 하는 것이다.
도 6의 (c) 부분을 참조하면, 세번째 시나리오에서, PMMA를 분리하고 PS를 교차 결합시키는 PAG 및/또는 보호 그룹들/교차 결합제들이 사용된다. 이러한 일 실시예에서, PAG는 블록 공중합체 용액에 부가되고 어느 하나의 공중합체에 결합되지 않는다. PMMA를 노출한 후, 일 실시예에서는, PEB(post exposure bake) 동안 PAG는 활성화된 PMMA로부터 인접하는 PS로 이동하여 PMMA에 가장 가까운 PS를 교차 결합시킬 것이며 이는 현상 후 더 우수하게 정의되는 피처 경계들을 이끌어 낸다. 이러한 3번째 시나리오에서, 이러한 접근방식은 PMMA를 노출시키는 것에 의한 제거를 위해 PMMA 피처들을 효과적으로 "커트"하는 것이다. 인접하는 PS 영역들 내로 흘러 들어가는 임의의 이미지의 꼬리부분(tail)은 PS를 교차 결합시키고 PS를 현상제에서 훨씬 덜 용해가능하게 하여, 피처 경계에서 훨씬 더 우수한 용해 콘트라스트를 허용한다. 현상은 노출된 PMMA를 제거하여 노출된 교차 결합된 PS와 노출되지 않은 PS 및 PMMA를 남긴다. PS-PMMA 경계들이 분리 후 원하는 피처를 완전히 정의하는 방식으로 수행되면, 재료 설계는 매우 낮은 선량들을 수용하기 위한 더 많은 여유(latitude)를 가질 것이다. 이러한 일 실시예에서, 잠상은 정상보다 더 많이 희미해진다. 이것은 하나의 PMMA 영역으로부터의 활성화된 모바일 PAG가 어레이에서 다음 PMMA 영역을 분리하기 시작할 정도로 이미지가 많이 희미해지지 않는 한 성립될 수 있다. 이러한 효과의 경우에, 일 실시예에서는, PS에 결합되고 훨씬 더 낮은 선량들을 허용하는 퀀처를 첨가하는 것에 의해 이러한 희미해짐(smearing)이 완화된다. 본 발명의 추가적 실시예들에 따르면, PMMA 및 PS에 관련한 시나리오들 1-3의 위 설명은 반전될 수 있다는 점이 이해되어야 한다.
도 7은, 본 발명의 일 실시예에 따라서, 도 6의 모든 가능한 시나리오들을 현상한 다음의 평면도 및 대응 단면도를 도시한다. 도 7을 참조하면, 개구(560)는 도 6의 노출된 영역들의 현상시 형성된다. 이러한 개구들은, BEOL(back end of line) 인터커넥트 구조체에서, 궁극적인 도전성 비아 위치들로서, 또는, 대안적으로, 궁극적인 절연 플러그 위치들로서 사용될 수 있다.
다시 도 5-7을 참조하면, 일 실시예에서는, 분리된 매트릭스로부터 하나의 폴리머를 완전히 제거하는 것에 의해 위에 설명된 공중합체의 배열을 패터닝하기 위해서, 각각의 모듈에서 2개 폴리머들 사이의 공유 결합이 파괴된다. 일 예로서, 도 8은, 본 발명의 일 실시예에 따라서, 광(
Figure 112016017676244-pct00002
) 노출시 분할하여 분할된 페어링(cleaved pairing)(802)을 제공하는 PAG와 관련되는 PS/PMMA 결합(800)을 도시하는 개략도이다. 이러한 분할을 달성하기 위해서는, 효율적인 결합 파괴를 위해 PS와 PMMA 블록 사이에 산 분할가능 결합제를 포함하는 것이 필요할 수 있다. 일 예로서, 도 9는, 본 발명의 일 실시예에 따라, 아세탈계 접합(900) 및 트리틸 에테르 접합(902) 각각에 대한 개략도 및 대응 클록 공중합체 이미지를 도시한다.
위에 설명된 실시예 중 하나 이상은, 패터닝된 DSA를 "커트하는 것" 또는 "플러그하는 것"에 대해 현저히 향상된 접근방식을 제공한다. 하나 이상의 실시예는 또한 EUV 및 e-빔이 훨씬 더 낮은 선량들을 요구하는 포토레지스트를 제공한다. 본 명세서에 설명되는 접근방식들을 구현하면, LWR 및 CDU를, 관련된 에어리얼 이미지의 품질에 의해 제약되지 않는 이들의 더 낮은 물리적 한계들까지 실제로 두면서도 이러한 접근방식들을 실현 가능한 것으로서 하기에 충분하게끔 스루풋이 향상될 수 있다. 하나 이상의 새로운 양상들은, 이에 제한되는 것은 아니지만, (1) 개별 폴리머 도메인들을 분해하기 위한 EUV 또는 e-빔 노출의 사용(다른 접근 방식들은 일 타입의 모든 도메인들을 제거하는 방식으로서 리소그래피를 고려하며, 따라서 EUV 또는 e-빔에 의한 고유한 해상도 능력을 필요로하지 않음), (2) 개별 도메인들로의 "온" 또는 "오프" 스위치 접근방식의 설계됨(패터닝 이후 피처 에지들 중 어느 것도 에어리얼 이미지에 의해 결정되지 않을 것이며 따라서 소 파장 패터닝에 의한 CDU/LWR의 관심사들이 매우 완화됨), (3) 인쇄하기 위한 선량을 더 낮출 수 있는 매우 공격적인 폴리머 포토 화학성 경로들(photo chemistry paths)을 추구하기 위해 훨씬 더 큰 융통성이 제공되고, 따라서 DSA와 관련되는 탁월한 작은 CD 성능, 조밀한 피치들, 및 낮은 CDU 및 LWR을 유지하면서 EUV 및 e-빔 기술의 사용을 잠재적으로 가능하게 함을 포함한다. 이와 같이, 일 실시예에서, EUV/e-빔 리소그래피 및 DSA는 생산에서 서로를 가능하게 한다.
전체적으로, 본 발명의 일 실시예에 따르면, DSA 접근방식은 감광성인 것으로 된다. 일 견해에서, "포토버킷들(photobucket)"이란 형태는, 포토버킷(예를 들어, 영역들(504))이 광분해 불가능한(non-photolyzable) 재료들에 의해 둘러싸인 이후로 리소그래피 제약들이 완화될 수 있고 오정렬 허용오차가 높을 수 있는 경우에 달성된다. 더욱이, 일 실시예에서는, 예를 들어, 30mJ/cm2에 노출되는 대신에, 이러한 포토버킷이 3mJ/cm2에 노출될 수 있다. 보통 이러한 것은 매우 불량한 CD 제어 및 거칠기를 초래할 것이다. 그러나 이러한 경우에도, CD 및 거칠기 제어는 포토버킷 지오메트리에 의해 정의될 것이며, 이는 매우 잘 제어되고 정의될 수 있다. 따라서, 이러한 포토버킷 접근방식은 차세대 리소그래피 공정들의 스루풋을 제한하는 이미징/선량 트레이드오프를 회피하는데 사용될 수 있다.
도 5-7과 관련하여 설명되는 결과적인 패터닝된 DSA 재료들은 그로부터 영구 층들이 궁극적으로 형성되는 스캐폴딩(scaffolding)으로서 궁극적으로 사용될 수 있다. 즉, 이는 DSA 재료들 중 어느 것도 최종 구조체에는 존재하지 않지만, 오히려 최종화된 인터커넥트 구조체의 직접 가공에 사용되는 경우일 수 있다. 이러한 일 실시예에서, 영구 ILD는 DSA 재료의 하나 이상의 영역들을 대체하고, (금속 라인 가공과 같은) 후속 처리가 완료된다. 즉, 모든 DSA 컴포넌트들이 최종 자체 정렬형 비아 및 플로그 형성을 위해 궁극적으로 제거되는 것이 가능하다.
취득될 수 있는 최종 구조의 단지 일 예로서 제공된다. 도 10은, 본 발명의 일 실시예에 따라, 금속 라인, 비아 및 플러그를 형성한 다음의 DSA-기반의 구조체의 평면도 및 대응 단면도들을 도시한다. 이러한 평면도, 및, 각각, 축들, a-a' 및 b-b'를 따라 취해지는 대응 단면도들 (a) 및 (b)를 참조하면, 상위 레벨의 금속 라인들(140)이 유전체 프레임워크(120'/128'/134)에 제공된다. 이러한 금속 라인들(140)은, 미리 결정된 비아 위치들(그 일 예가 단면도 (a)에 도시됨)을 통해 아래에 놓이는 금속 라인들(102)과 연결되고, 플러그들(그 예들은 플러그들(142 및 144)을 포함함)에 의해 격리된다. 아래에 놓이는 라인들(102 및 104)은, 금속 라인들(140)에 직교하는 방향으로 형성되는 것으로서, 도 1과 관련하여 설명된 것들이다. 후속 가공 작업들에서, 금속 층 라인들(134)은 결과적인 금속 라인들(140) 사이에 에어 갭들을 제공하기 위해 제거될 수 있다는 점이 이해되어야 한다.
도 10과 관련하여 설명된 것과 같은 결과적인 구조는 후속 금속 라인/비아 및 ILD 층들을 형성하기 위한 토대로서 후속하여 사용될 수 있다. 대안적으로, 도 10의 구조는 집적 회로에서의 최종 금속 인터커넥트 층을 나타낼 수 있다. 위 공정 작업들이 대안적인 순서로 실행될 수 있고, 모든 작업이 수행될 필요는 없고/없거나 추가적 공정 작업들이 수행될 수 있다는 점이 이해되어야 한다. 더욱이, 위 공정 흐름은 DSA(directed self-assembly)의 적용들에 촛점을 맞추었더라도, 선택적 성장 공정들이 이러한 공정 흐름의 하나 이상의 위치들에서 그 대신 사용될 수 있다. 여하튼, 결과적 구조체들은 아래에 놓이는 금속 라인들 상에 직접 중심을 두는 비아들의 가공을 가능하게 한다. 즉, 비아들은, 예를 들어, 불완전한 선택적 에치 처리로 인해, 아래에 놓이는 금속 라인들보다 더 두껍거나, 더 좁거나, 또는 이와 동일한 두께일 수 있다. 그럼에도 불구하고, 일 실시예에서, 비아들의 중심들은 금속 라인들의 중심들과 직접 정렬된다(매치 업(match up)). 이와 같이, 일 실시예에서, 그렇지 않으면 용인되어야 할 종래의 리소그래프/듀얼 다마신 패터닝으로 인한 오프셋은, 본 명세서에서 설명되는 결과적 구조체들에 대해서는 고려 요인이 되지 않는다.
본 명세서에 개시되는 실시예들은 광범위한 상이한 타입들의 집적 회로들 및/또는 마이크로전자 디바이스들을 제조하는데 사용될 수 있다. 이러한 집적 회로들의 예는, 이에 제한되는 것은 아니지만, 프로세서들, 칩셋 컴포넌트들, 그래픽 프로세서들, 디지털 신호 프로세서들, 마이크로 제어기들 등을 포함한다. 다른 실시예들에서는, 반도체 메모리가 제조될 수 있다. 또한, 이러한 집적 회로들 또는 다른 마이크로전자 디바이스들이 본 분야에 알려진 광범위한 전자 디바이스들에 사용될 수 있다. 예를 들어, 컴퓨터 시스템들(예를 들어, 데스크톱, 랩톱, 서버), 셀룰러 폰들, 개인용 전자기기들 등에서. 이러한 집적 회로들은 시스템들에서 버스 및 다른 컴포넌트들과 연결될 수 있다. 예를 들어, 프로세서는 메모리, 칩셋 등에 하나 이상의 버스들에 의해 연결될 수 있다. 이러한 프로세서, 메모리, 및 칩셋 각각은 본 명세서에 설명되는 접근방식들을 사용하여 잠재적으로 제조될 수 있다.
도 11은 본 발명의 일 구현에 따른 컴퓨팅 디바이스(1100)를 도시한다. 컴퓨팅 디바이스(1100)는 보드(1102)를 수용한다. 보드(1102)는, 이에 제한되는 것은 아니지만, 프로세서(1104) 및 적어도 하나의 통신 칩(1106)을 포함하는 다수의 컴포넌트들을 포함할 수 있다. 프로세서(1104)는 보드(1102)에 물리적으로 및 전기적으로 연결된다. 일부 구현들에서는 적어도 하나의 통신 칩(1106)이 또한 보드(1102)에 물리적으로 및 전기적으로 연결된다. 추가적 구현들에서, 통신 칩(1106)은 프로세서(1104)의 일부이다.
그 응용들에 따라, 컴퓨팅 디바이스(1100)는 보드(1102)에 물리적으로 및 전기적으로 연결될 수 있거나 또는 연결되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은, 이에 제한되는 것은 아니지만, 휘발성 메모리(예를 들어, DRAM), 불휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 (하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등과 같은) 대용량 스토리지 디바이스를 포함한다.
통신 칩(1106)은, 컴퓨팅 디바이스(1100)로의 및 컴퓨팅 디바이스(1100)로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어들은, 비-고체 매체를 통한 변조된 전자기 방사(electromagnetic radiation)의 사용을 통해 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 사용될 수 있다. 이러한 용어는 관련 디바이스들이 어떠한 와이어도 포함하지 않는다는 것을 의미하는 것은 아니지만, 일부 실시예들에서는 포함하지 않을 수도 있다. 통신 칩(1106)은, 이에 제한되는 것은 아니지만, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생어들, 뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(1100)는 복수의 통신 칩들(1106)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1106)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용일 수 있으며, 제2 통신 칩(1106)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용일 수 있다.
컴퓨팅 디바이스(1100)의 프로세서(1104)는 프로세서(1104) 내에 패키징되는 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는, 본 발명의 구현들에 따라 구축되는, 자체 정렬형 비아들 및 플러그들과 같은, 하나 이상의 구조체들을 포함한다. "프로세서(processor)"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자적 데이터를 처리하여 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(1106)은 또한 통신 칩(1106) 내에 패키징되는 집적 회로 다이를 포함한다. 본 발명의 다른 구현에 따라, 통신 칩의 집적 회로 다이는, 본 발명의 구현들에 따라 구축되는, 자체 정렬형 비아들 및 플러그들과 같은, 하나 이상의 구조체들을 포함한다.
추가적 구현들에서, 컴퓨팅 디바이스(1100) 내에 수용되는 다른 컴포넌트는, 본 발명의 구현들에 따라 구축되는, 자체 정렬형 비아들 및 플러그들과 같은, 하나 이상의 구조체들을 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(1100)는, 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋-톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가적 구현들에서, 컴퓨팅 디바이스(1100)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
따라서, 본 발명의 실시예들은 BEOL(back end of line) 인터커넥트들에 대한 자체 정렬형 비아 및 플러그 패터닝을 포함한다.
일 실시예에서, DSA(directed self-assembly)를 위한 구조체는, 기판 및 기판 위에 배치되는 블록 공중합체 구조체를 포함한다. 이러한 블록 공중합체 구조체는 PS(polystyrene) 성분 및 PMMA(polymethyl methacrylate) 성분을 갖는다. PS 성분 또는 PMMA 성분 중 하나는 감광성(photosensitive)이다.
일 실시예에서, 감광성인 PS 성분 또는 PMMA 성분 중 하나는, 이에 제한되는 것은 아니지만, PAG(photo acid generator), TAG(thermal acid generator), 보호 그룹 또는 교차 결합제와 같은, 추가 성분을 포함하한다.
일 실시예에서, 추가 성분은 감광성인 PS 성분 또는 PMMA 성분 중 하나에 결합된다.
일 실시예에서, 추가 성분은 감광성인 PS 성분 또는 PMMA 성분 중 하나와 혼합된다.
일 실시예에서, 감광성이고 추가 성분을 갖는 PS 성분 또는 PMMA 성분 중 하나는 조사(irradiation)시 구분가능하게 분리가능하거나, 교차 결합가능하거나 또는 산 또는 염기에 용해가능하다.
일 실시예에서, 이러한 조사는 EUV(extreme ultra-violet) 소스 또는 e-빔(e-beam) 소스에 노출하는 것을 포함한다.
일 실시예에서, 블록 공중합체 구조체에서 PS 성분 대 PMMA 성분의 비율은 대략 1:1이다.
일 실시예에서, 블록 공중합체 구조체는 기판 위에 배치되는 교호적 금속 라인들 및 유전체 라인들의 패턴 위에 배치된다.
일 실시예에서, 반도체 다이를 위한 인터커넥트 구조체를 가공하는 방법은 기판 위에 제1 레벨의 교호적 금속 라인들 및 유전체 라인들을 형성하는 단계를 포함한다. 이러한 방법은, 제1 레벨의 교호적 금속 라인들 및 유전체 라인들 위에, 제1 레벨의 교호적 금속 라인들 및 유전체 라인들에 의해 지향되는(directed) 패턴을 갖는 블록 공중합체 구조체를 형성하는 단계를 또한 포함하고, 블록 공중합체 구조체는 PS(polystyrene) 성분 및 PMMA(polymethyl methacrylate) 성분을 포함한다. PS 성분 또는 PMMA 성분 중 하나는 PAG(photo acid generator) 부분(moiety)에 결합되거나 또는 이와 혼합되고, 보호 그룹에 결합된다. 이러한 방법은 블록 공중합체 구조체의 일부를 조사하는(irradiating) 단계를 또한 포함한다. 결합된 보호 그룹은, 조사시, PS 성분 또는 PMMA 성분 중 하나를 분리하지만, 다른 하나는 분리하지 않는다. 이러한 방법은 패터닝된 블록 공중합체 구조체를 제공하기 위해 블록 공중합체 구조체를 현상하는 단계를 또한 포함한다.
일 실시에에서, 조사 및 현상 단계는 PS 성분 또는 PMMA 성분 중 하나의 조사된 부분들을 분리하고 제거한다.
일 실시예에서, PAG 부분 또는 결합된 보호 그룹은 분리를 PS 성분 또는 PMMA 성분 중 하나에 국한시킨다.
일 실시예에서, 블록 공중합체 구조체의 부분을 조사하는 단계는 EUV(extreme ultra-violet) 소스 또는 e-빔(e-beam) 소스에 노출시키는 단계를 포함한다.
일 실시예에서, 패터닝된 블록 공중합체 구조체는 제1 레벨의 교호적 금속 라인들 및 유전체 라인들 위에 이와 연결되는 제2 레벨의 교호적 금속 라인들 및 유전체 라인들을 형성하기 위한 스캐폴딩(scaffolding)으로서 사용된다.
일 실시예에서, 반도체 다이를 위한 인터커넥트 구조체를 가공하는 방법은 기판 위에 제1 레벨의 교호적 금속 라인들 및 유전체 라인들을 형성하는 단계를 포함한다. 이러한 방법은, 제1 레벨의 교호적 금속 라인들 및 유전체 라인들 위에, 제1 레벨의 교호적 금속 라인들 및 유전체 라인들에 의해 지향되는(directed) 패턴을 갖는 블록 공중합체 구조체를 형성하는 단계를 또한 포함하고, 블록 공중합체 구조체는 PS(polystyrene) 성분 및 PMMA(polymethyl methacrylate) 성분을 갖는다. PS 성분 또는 PMMA 성분 중 하나는 PAG(photo acid generator) 부분(moiety)에 결합되고, PS 성분 또는 PMMA 성분 중 나머지 하나는 교차 결합제에 결합된다. 이러한 방법은 블록 공중합체 구조체의 일부를 조사하는(irradiating) 단계를 또한 포함한다. 조사 단계시, PGA 부분은 PS 성분 또는 PMMA 성분 중 하나를 분리하고, 교차 결합제는 PS 성분 또는 PMMA 성분 중 나머지 하나를 교차 결합시킨다. 이러한 방법은 패터닝된 블록 공중합체 구조체를 제공하기 위해 블록 공중합체 구조체를 현상하는 단계를 또한 포함한다.
일 실시예에서, 조사 및 현상 단계는, PS 성분 또는 PMMA 성분 중 나머지 하나는 아니고, PS 성분 또는 PMMA 성분 중 하나의 조사된 부분들을 분리하고 제거한다.
일 실시예에서, PAG 부분은 분리를 PS 성분 또는 PMMA 성분 중 하나에 국한시킨다.
일 실시예에서, 블록 공중합체 구조체의 부분을 조사하는 단계는 EUV(extreme ultra-violet) 소스 또는 e-빔(e-beam) 소스에 노출시키는 단계를 포함한다.
일 실시예에서, 패터닝된 블록 공중합체 구조체는 제1 레벨의 교호적 금속 라인들 및 유전체 라인들 위에 이와 연결되는 제2 레벨의 교호적 금속 라인들 및 유전체 라인들을 형성하기 위한 스캐폴딩(scaffolding)으로서 사용된다.
일 실시예에서, 반도체 다이를 위한 인터커넥트 구조체를 가공하는 방법은 기판 위에 제1 레벨의 교호적 금속 라인들 및 유전체 라인들을 형성하는 단계를 포함한다. 이러한 방법은, 제1 레벨의 교호적 금속 라인들 및 유전체 라인들 위에, 제1 레벨의 교호적 금속 라인들 및 유전체 라인들에 의해 지향되는(directed) 패턴을 갖는 블록 공중합체 구조체를 형성하는 단계를 또한 포함하고, 블록 공중합체 구조체는 PS(polystyrene) 성분 및 PMMA(polymethyl methacrylate) 성분을 갖고 에이전트와 혼합된다. 이러한 방법은 블록 공중합체 구조체의 일부를 조사하는(irradiating) 단계를 또한 포함한다. 조사 단계시, 에이전트는 PS 성분 또는 PMMA 성분 중 하나를 분리하고, PS 성분 또는 PMMA 성분 중 나머지 하나를 교차 결합시킨다. 이러한 방법은 패터닝된 블록 공중합체 구조체를 제공하기 위해 블록 공중합체 구조체를 현상하는 단계를 또한 포함한다.
일 실시예에서, PS 성분 및 PMMA 성분은, 이에 제한되는 것은 아니지만, PAG(photo acid generator) 또는 보호 그룹과 같은, 에이전트와 혼합된다.
일 실시예에서, 조사 및 현상 단계는, PS 성분 또는 PMMA 성분 중 나머지 하나는 아니고, PS 성분 또는 PMMA 성분 중 하나의 조사된 부분들을 분리하고 제거한다.
일 실시예에서, 블록 공중합체 구조체의 부분을 조사하는 단계는 EUV(extreme ultra-violet) 소스 또는 e-빔(e-beam) 소스에 노출시키는 단계를 포함한다.
일 실시예에서, 패터닝된 블록 공중합체 구조체는 제1 레벨의 교호적 금속 라인들 및 유전체 라인들 위에 이와 연결되는 제2 레벨의 교호적 금속 라인들 및 유전체 라인들을 형성하기 위한 스캐폴딩(scaffolding)으로서 사용된다.

Claims (23)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 반도체 다이를 위한 인터커넥트 구조체를 제조하는 방법으로서,
    기판 위에 제1 레벨의 교호적 금속 라인들 및 유전체 라인들을 형성하는 단계;
    상기 제1 레벨의 교호적 금속 라인들 및 유전체 라인들 위에서 상기 제1 레벨의 교호적 금속 라인들 및 유전체 라인들에 의해 지향되는(directed) 패턴을 갖는 블록 공중합체 구조체를 형성하는 단계 - 상기 블록 공중합체 구조체는 PS(polystyrene) 성분 및 PMMA(polymethyl methacrylate) 성분을 포함하고, 상기 PS 성분은 PAG(photo acid generator) 부분에 결합되거나 상기 PAG 부분과 혼합되고 보호 그룹에 결합됨 -;
    상기 블록 공중합체 구조체의 상기 PS 성분의 일부 및 상기 PMMA 성분의 일부를 조사하는(irradiating) 단계 - 상기 조사시, 상기 결합된 보호 그룹은 상기 조사된 PS 성분을 분리하지만 상기 조사된 PMMA 성분은 분리하지 않음 -; 및
    패터닝된 블록 공중합체 구조체를 제공하기 위해, 상기 조사된 PS 성분을 제거하지만 상기 조사된 PMMA 성분은 제거하지 않음으로써 상기 블록 공중합체 구조체를 현상하는 단계
    를 포함하는 방법.
  15. 제14항에 있어서,
    상기 조사 및 현상 단계는, 상기 PS 성분의 조사된 부분들을 분리하고 제거하는, 방법.
  16. 제14항에 있어서,
    상기 PAG 부분 또는 상기 결합된 보호 그룹은 상기 분리를 상기 PS 성분에 국한시키는, 방법.
  17. 제14항에 있어서,
    상기 블록 공중합체 구조체의 일부를 조사하는 단계는 EUV(extreme ultra-violet) 소스 또는 e-빔 소스에 노출시키는 단계를 포함하는, 방법.
  18. 제14항에 있어서,
    상기 패터닝된 블록 공중합체 구조체는 상기 제1 레벨의 교호적 금속 라인들 및 유전체 라인들 위에서 상기 제1 레벨의 교호적 금속 라인들 및 유전체 라인들과 연결되는 제2 레벨의 교호적 금속 라인들 및 유전체 라인들을 형성하기 위한 스캐폴딩(scaffolding)으로서 사용되는, 방법.
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
KR1020167004678A 2013-09-27 2014-09-17 Beol 패턴 커팅 및 플러깅을 위한 노출 활성화된 화학적으로 증폭된 dsa KR102364318B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/039,140 US9625815B2 (en) 2013-09-27 2013-09-27 Exposure activated chemically amplified directed self-assembly (DSA) for back end of line (BEOL) pattern cutting and plugging
US14/039,140 2013-09-27
PCT/US2014/056126 WO2015047830A1 (en) 2013-09-27 2014-09-17 Exposure activated chemically amplified directed self-assembly (dsa) for back end of line (beol) pattern cutting and plugging

Publications (2)

Publication Number Publication Date
KR20160063318A KR20160063318A (ko) 2016-06-03
KR102364318B1 true KR102364318B1 (ko) 2022-02-17

Family

ID=52740493

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167004678A KR102364318B1 (ko) 2013-09-27 2014-09-17 Beol 패턴 커팅 및 플러깅을 위한 노출 활성화된 화학적으로 증폭된 dsa

Country Status (6)

Country Link
US (2) US9625815B2 (ko)
EP (1) EP3050099A4 (ko)
KR (1) KR102364318B1 (ko)
CN (1) CN105474387B (ko)
TW (1) TWI582535B (ko)
WO (1) WO2015047830A1 (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10014184B2 (en) * 2013-09-05 2018-07-03 Applied Materials, Inc. Methods and apparatus for forming a resist array using chemical mechanical planarization
EP3796371A3 (en) 2013-09-27 2021-10-06 INTEL Corporation Self-aligned via and plug patterning for back end of line (beol) interconnects
US9041217B1 (en) * 2013-12-18 2015-05-26 Intel Corporation Self-aligned via patterning with multi-colored photobuckets for back end of line (BEOL) interconnects
US10553532B2 (en) * 2014-12-24 2020-02-04 Intel Corporation Structure and method to self align via to top and bottom of tight pitch metal interconnect layers
CN108012561B (zh) * 2015-06-22 2022-03-04 英特尔公司 用于后端工艺(beol)互连件的借助使用自底向上交联的电介质的图像色调反转
KR102421731B1 (ko) * 2015-07-31 2022-07-18 삼성전자주식회사 반도체 소자의 배선 형성 방법
WO2017086907A1 (en) 2015-11-16 2017-05-26 Intel Corporation Structures and methods for improved lithographic processing
US10522402B2 (en) 2015-12-16 2019-12-31 Intel Corporation Grid self-aligned metal via processing schemes for back end of line (BEOL) interconnects and structures resulting therefrom
WO2017111924A1 (en) * 2015-12-21 2017-06-29 Intel Corporation Grating based plugs and cuts for feature end formation for back end of line (beol) interconnects and structures resulting therefrom
WO2017111926A1 (en) * 2015-12-21 2017-06-29 Intel Corporation Triblock copolymers for self-aligning vias or contacts
US10155879B2 (en) 2015-12-21 2018-12-18 AZ Electronic Materials (Luxembourg) S.à.r.l. Compositions and use thereof for modification of substrate surfaces
WO2017111822A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Pitch division using directed self-assembly
US20180047692A1 (en) * 2016-08-10 2018-02-15 Amkor Technology, Inc. Method and System for Packing Optimization of Semiconductor Devices
KR102351353B1 (ko) * 2016-11-09 2022-01-13 도쿄엘렉트론가부시키가이샤 방향성 자기 조립(dsa) 프로세스를 사용한 완전 자기 정렬 비아 형성을 위한 방법
US10249757B2 (en) 2016-12-21 2019-04-02 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US11029609B2 (en) 2016-12-28 2021-06-08 Asml Netherlands B.V. Simulation-assisted alignment between metrology image and design
US9966337B1 (en) * 2017-03-15 2018-05-08 International Business Machines Corporation Fully aligned via with integrated air gaps
WO2019060570A1 (en) * 2017-09-22 2019-03-28 Tokyo Electron Limited METHODS OF COATING PHOTORESIN USING HIGH DENSITY EXPOSURE
US10613438B2 (en) 2018-01-15 2020-04-07 International Business Machines Corporation Self-aligned patterning methods which implement directed self-assembly
US11404482B2 (en) * 2018-06-29 2022-08-02 Intel Corporation Self-aligned repeatedly stackable 3D vertical RRAM
KR102582668B1 (ko) * 2018-10-01 2023-09-25 삼성전자주식회사 집적회로 소자의 제조 방법
EP3671821A1 (en) 2018-12-19 2020-06-24 IMEC vzw Interconnection system of an integrated circuit

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080070010A1 (en) 2006-05-24 2008-03-20 Northwestern University Method of making nanopatterns and nanostructures and nanopatterned functional oxide materials
US20080233435A1 (en) 2007-03-20 2008-09-25 Hirokazu Hasegawa Polymer Thin Film, Patterned Substrate, Patterned Medium for Magnetic Recording, and Method of Manufacturing these Articles
US20090001045A1 (en) 2007-06-27 2009-01-01 International Business Machines Corporation Methods of patterning self-assembly nano-structure and forming porous dielectric
US20100092873A1 (en) 2008-10-09 2010-04-15 Scott Sills Methods Of Utilizing Block Copolymer To Form Patterns
US20120116007A1 (en) 2010-10-11 2012-05-10 Wisconsin Alumni Research Foundation Patternable polymer block brush layers
US20120228262A1 (en) * 2009-09-25 2012-09-13 Kabushiki Kaisha Toshiba Pattern forming method
US20130200498A1 (en) * 2012-02-03 2013-08-08 Applied Materials, Inc. Methods and apparatus for lithography using a resist array
US20130209696A1 (en) 2012-02-10 2013-08-15 Rohm And Haas Electronic Materials Llc Diblock copolymer blend composition
US20130230981A1 (en) * 2012-03-01 2013-09-05 Daisuke Kawamura Pattern forming method
US20140127454A1 (en) 2011-05-09 2014-05-08 Peter Küppers Hollow Body Arrangement and Method for Producing Same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3996393A (en) * 1974-03-25 1976-12-07 International Business Machines Corporation Positive polymeric electron beam resists of very great sensitivity
US3987215A (en) * 1974-04-22 1976-10-19 International Business Machines Corporation Resist mask formation process
US3987214A (en) * 1975-09-19 1976-10-19 Rca Corporation Method of forming conductive coatings of predetermined thickness by vacuum depositing conductive coating on a measuring body
CA2404296A1 (en) * 2000-03-22 2001-09-27 University Of Massachusetts Nanocylinder arrays
KR100555503B1 (ko) * 2003-06-27 2006-03-03 삼성전자주식회사 메인 스트럿과 보조 스트럿을 가지는 스텐실 마스크 및 그제조 방법
US7553760B2 (en) * 2006-10-19 2009-06-30 International Business Machines Corporation Sub-lithographic nano interconnect structures, and method for forming same
US7964107B2 (en) * 2007-02-08 2011-06-21 Micron Technology, Inc. Methods using block copolymer self-assembly for sub-lithographic patterning
US8101261B2 (en) * 2008-02-13 2012-01-24 Micron Technology, Inc. One-dimensional arrays of block copolymer cylinders and applications thereof
US8426313B2 (en) * 2008-03-21 2013-04-23 Micron Technology, Inc. Thermal anneal of block copolymer films with top interface constrained to wet both blocks with equal preference
JP5112562B2 (ja) * 2009-09-29 2013-01-09 株式会社東芝 パターン形成方法
JP5112500B2 (ja) * 2010-11-18 2013-01-09 株式会社東芝 パターン形成方法
US9010396B2 (en) * 2011-02-18 2015-04-21 Superior Communications, Inc. Protective material applicator device
US9995732B2 (en) * 2012-07-13 2018-06-12 Florida State University Research Foundation, Inc. Evaporative edge lithography of a liposomal drug microarray for cell migration assays
EP3050086A4 (en) * 2013-09-27 2017-05-03 Intel Corporation Previous layer self-aligned via and plug patterning for back end of line (beol) interconnects
US9236292B2 (en) * 2013-12-18 2016-01-12 Intel Corporation Selective area deposition of metal films by atomic layer deposition (ALD) and chemical vapor deposition (CVD)

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080070010A1 (en) 2006-05-24 2008-03-20 Northwestern University Method of making nanopatterns and nanostructures and nanopatterned functional oxide materials
US20080233435A1 (en) 2007-03-20 2008-09-25 Hirokazu Hasegawa Polymer Thin Film, Patterned Substrate, Patterned Medium for Magnetic Recording, and Method of Manufacturing these Articles
US20090001045A1 (en) 2007-06-27 2009-01-01 International Business Machines Corporation Methods of patterning self-assembly nano-structure and forming porous dielectric
US20100092873A1 (en) 2008-10-09 2010-04-15 Scott Sills Methods Of Utilizing Block Copolymer To Form Patterns
US20120228262A1 (en) * 2009-09-25 2012-09-13 Kabushiki Kaisha Toshiba Pattern forming method
US20120116007A1 (en) 2010-10-11 2012-05-10 Wisconsin Alumni Research Foundation Patternable polymer block brush layers
US20140127454A1 (en) 2011-05-09 2014-05-08 Peter Küppers Hollow Body Arrangement and Method for Producing Same
US20130200498A1 (en) * 2012-02-03 2013-08-08 Applied Materials, Inc. Methods and apparatus for lithography using a resist array
US20130209696A1 (en) 2012-02-10 2013-08-15 Rohm And Haas Electronic Materials Llc Diblock copolymer blend composition
US20130230981A1 (en) * 2012-03-01 2013-09-05 Daisuke Kawamura Pattern forming method

Also Published As

Publication number Publication date
US9625815B2 (en) 2017-04-18
TWI582535B (zh) 2017-05-11
US10459338B2 (en) 2019-10-29
CN105474387B (zh) 2019-09-27
EP3050099A4 (en) 2017-04-26
US20170207116A1 (en) 2017-07-20
CN105474387A (zh) 2016-04-06
TW201535054A (zh) 2015-09-16
KR20160063318A (ko) 2016-06-03
US20150093702A1 (en) 2015-04-02
WO2015047830A1 (en) 2015-04-02
EP3050099A1 (en) 2016-08-03

Similar Documents

Publication Publication Date Title
KR102364318B1 (ko) Beol 패턴 커팅 및 플러깅을 위한 노출 활성화된 화학적으로 증폭된 dsa
US9406512B2 (en) Self-aligned via patterning with multi-colored photobuckets for back end of line (BEOL) interconnects
KR102167317B1 (ko) Beol 상호접속들에 대한 이전 층 자체-정렬형 비아 및 플러그 패터닝
KR102167352B1 (ko) Beol 상호접속들에 대한 자체-정렬형 비아 및 플러그 패터닝
KR102367996B1 (ko) Beol(back end of line) 상호접속의 제조시의 오버레이 개선을 위한 대각선 하드마스크
CN110223911B (zh) 用于后段工艺（beol）互连件的借助光桶的自对准过孔和插塞图案化
CN107004595B (zh) 用于化学辅助图案化的光可界定的对准层
US11955343B2 (en) Two-stage bake photoresist with releasable quencher
US10950501B2 (en) Triblock copolymers for self-aligning vias or contacts
US10892184B2 (en) Photobucket floor colors with selective grafting
US11953826B2 (en) Lined photobucket structure for back end of line (BEOL) interconnect formation
US20220130719A1 (en) Differential hardmasks for modulation of electrobucket sensitivity
US10796909B2 (en) Surface-aligned lithographic patterning approaches for back end of line (BEOL) interconnect fabrication
WO2018169538A1 (en) Photoresist with electron-activated photosensitizers for confined patterning lithography

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant