KR102355658B1

KR102355658B1 - Multi-layered ceramic electronic component

Info

Publication number: KR102355658B1
Application number: KR1020200048083A
Authority: KR
Inventors: 차경진; 조지홍; 권형순
Original assignee: 삼성전기주식회사
Priority date: 2018-08-16
Filing date: 2020-04-21
Publication date: 2022-01-26
Also published as: KR20200044767A

Abstract

본 발명의 일 실시 형태에 따른 적층 세라믹 전자부품은 유전체층과 번갈아 배치되는 내부 전극을 포함하는 바디; 및 상기 바디에 배치되어 상기 내부 전극과 연결되는 외부 전극;을 포함하며, 상기 내부 전극은 복수의 Ni 결정립(Grain)을 포함하고, 상기 Ni 결정립의 입계(Grain Boundary)에는 Sn 및 Ni를 포함하는 복합층이 배치된다. According to an embodiment of the present invention, a multilayer ceramic electronic component includes: a body including a dielectric layer and internal electrodes alternately disposed; and an external electrode disposed on the body and connected to the internal electrode, wherein the internal electrode includes a plurality of Ni grains, and a grain boundary of the Ni grains includes Sn and Ni A composite layer is disposed.

Description

적층 세라믹 전자부품{MULTI-LAYERED CERAMIC ELECTRONIC COMPONENT}Multilayer Ceramic Electronic Components {MULTI-LAYERED CERAMIC ELECTRONIC COMPONENT}

본 발명은 적층 세라믹 전자부품에 관한 것이다.The present invention relates to a multilayer ceramic electronic component.

적층 세라믹 전자부품 중 하나인 적층형 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.Multilayer capacitors, one of the multilayer ceramic electronic components, are used in image devices such as liquid crystal displays (LCDs) and plasma display panels (PDPs), as well as printed circuits of various electronic products such as computers, smartphones, and mobile phones. It is a chip-type capacitor that is mounted on a board to charge or discharge electricity.

이러한 적층형 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 최근 전자 장치의 부품이 소형화됨에 따라, 적층형 커패시터의 소형화 및 고용량화에 대한 요구가 증가되고 있다.Such a multilayer capacitor may be used as a component of various electronic devices due to its small size, high capacity, and easy mounting. As components of electronic devices have recently been miniaturized, demands for miniaturization and high capacity of multilayer capacitors are increasing.

적층형 커패시터의 소형화 및 고용량화를 위해서는 내부 전극 및 유전체층의 두께를 얇게 형성할 수 있는 기술이 필요하다. In order to miniaturize and increase the capacity of the multilayer capacitor, a technology capable of forming thin internal electrodes and dielectric layers is required.

일반적으로 내부 전극을 얇게 제작하기 위해서는, 기존보다 미립의 메탈 파우더를 사용해야 한다. 왜냐하면 얇게 인쇄된 내부전극의 두께방향으로 5~6개의 미립 메탈파우더가 존재하여야 수축 진행시 끊김 현상을 억제할 수 있기 때문이다. In general, in order to make the internal electrode thinner, it is necessary to use a finer metal powder than before. This is because 5 to 6 fine metal powders must exist in the thickness direction of the thinly printed internal electrode to suppress the breakage phenomenon during shrinkage.

그러나, 기존보다 미립의 메탈 파우더를 사용해야 할 경우 수축 개시 온도가 저온으로 이동하기 때문에 내부 전극과 세라믹층과의 수축거동의 차이가 커져 오히려 수축 과정에서 내부 전극 뭉침 현상 및 내부 전극 끊김 현상이 심해지는 문제점이 있었다. However, when fine-grained metal powder needs to be used, the difference in the shrinkage behavior between the internal electrode and the ceramic layer increases because the shrinkage start temperature moves to a lower temperature, which leads to aggravation of internal electrode aggregation and internal electrode breakage during the shrinkage process. There was a problem.

본 발명의 목적 중 하나는 전극 끊김 현상과 전극의 뭉침 현상을 억제하여 신뢰성 높은 소형, 고용량 적층 세라믹 전자부품을 제공하기 위함이다. One of the objects of the present invention is to provide a small, highly reliable, and high-capacity multilayer ceramic electronic component by suppressing electrode breakage and electrode aggregation.

본 발명의 일 실시예에 따르면, 유전체층과 번갈아 배치되는 내부 전극을 포함하는 바디; 및 상기 바디에 배치되어 상기 내부 전극과 연결되는 외부 전극;을 포함하며, 상기 내부 전극은 복수의 Ni 결정립(Grain)을 포함하고, 상기 Ni 결정립의 입계(Grain Boundary)에는 Sn 및 Ni를 포함하는 복합층이 배치되는 적층 세라믹 전자부품을 제공한다. According to an embodiment of the present invention, a body including a dielectric layer and an internal electrode alternately disposed; and an external electrode disposed on the body and connected to the internal electrode, wherein the internal electrode includes a plurality of Ni grains, and a grain boundary of the Ni grains includes Sn and Ni Provided is a multilayer ceramic electronic component in which a composite layer is disposed.

본 발명의 다른 일 실시예에 따르면, 유전체층과 번갈아 배치되는 내부 전극을 포함하는 바디; 및 상기 바디에 배치되어 상기 내부 전극과 연결되는 외부 전극;을 포함하며, 상기 내부 전극은 복수의 Ni 결정립(Grain)을 포함하고, 상기 Ni 결정립의 입계(Grain Boundary)에는 Sn 및 Ni를 포함하는 복합층이 배치되고, 상기 유전체층은 복수의 유전체 결정립(Grain)을 포함하며, 상기 유전체 결정립의 입계(Grain Boundary)에는 Sn이 포함되어 있고, 상기 복수의 유전체 결정립 중 일부는 코어(core)-쉘(shell) 구조를 가지며, 상기 쉘(shell)에는 Sn이 포함되어 있는 적층 세라믹 전자부품을 제공한다. According to another embodiment of the present invention, a body including a dielectric layer and an internal electrode alternately disposed; and an external electrode disposed on the body and connected to the internal electrode, wherein the internal electrode includes a plurality of Ni grains, and a grain boundary of the Ni grains includes Sn and Ni A composite layer is disposed, the dielectric layer includes a plurality of dielectric grains, Sn is included in grain boundaries of the dielectric grains, and some of the plurality of dielectric grains are core-shell Provided is a multilayer ceramic electronic component having a shell structure and including Sn in the shell.

본 발명에 따르면 내부 전극이 복수의 Ni 결정립(Grain)을 포함하고, 상기 Ni 결정립의 입계(Grain Boundary)에는 Sn 및 Ni를 포함하는 복합층이 배치되기 때문에 내부 전극 뭉침 현상 및 내부 전극 끊김 현상을 억제할 수 있는 효과가 있다. According to the present invention, since the inner electrode includes a plurality of Ni grains, and a composite layer containing Sn and Ni is disposed at the grain boundary of the Ni grains, the aggregation of the inner electrode and the breakage of the inner electrode are prevented. It has a deterrent effect.

도 1은 본 발명의 일 실시예에 따른 적층 세라믹 전자부품을 개략적으로 나타낸 사시도이다.
도 2는 도 1의 I-I`선을 따른 단면을 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 적층 세라믹 전자부품을 제조하기 위한 세라믹 그린시트를 나타낸 도면이다.
도 4는 도 2의 A 부분을 확대하여 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 적층 세라믹 전자부품의 내부 전극 및 유전체층을 촬영한 사진이다.
도 6은 본 발명의 다른 일 실시예에 따른 적층 세라믹 전자부품의 유전체층을 개략적으로 나타낸 모식도이다.
도 7은 본 발명의 다른 일 실시예에 따른 적층 세라믹 전자부품의 내부 전극 및 유전체층을 촬영한 사진이다. 1 is a perspective view schematically illustrating a multilayer ceramic electronic component according to an exemplary embodiment of the present invention.
FIG. 2 is a view showing a cross-section taken along line II′ of FIG. 1 .
3 is a diagram illustrating a ceramic green sheet for manufacturing a multilayer ceramic electronic component according to an embodiment of the present invention.
FIG. 4 is an enlarged view of part A of FIG. 2 .
5 is a photograph of an internal electrode and a dielectric layer of a multilayer ceramic electronic component according to an exemplary embodiment of the present invention.
6 is a schematic diagram schematically illustrating a dielectric layer of a multilayer ceramic electronic component according to another exemplary embodiment of the present invention.
7 is a photograph of an internal electrode and a dielectric layer of a multilayer ceramic electronic component according to another exemplary embodiment of the present invention.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described with reference to specific embodiments and the accompanying drawings. However, the embodiment of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. Further, the embodiments of the present invention are provided in order to more completely explain the present invention to those skilled in the art. Accordingly, the shapes and sizes of elements in the drawings may be exaggerated for clearer description, and elements indicated by the same reference numerals in the drawings are the same elements.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.And in order to clearly explain the present invention in the drawings, parts irrelevant to the description are omitted, and the thickness is enlarged to clearly express various layers and regions, and components having the same function within the scope of the same idea are referred to as the same. It is explained using symbols. Furthermore, throughout the specification, when a part "includes" a certain element, it means that other elements may be further included, rather than excluding other elements, unless otherwise stated.

도면에서, X 방향은 제1 방향, L 방향 또는 길이 방향, Y 방향은 제2 방향, W 방향 또는 폭 방향, Z 방향은 제3 방향, T 방향 또는 두께 방향으로 정의될 수 있다.In the drawings, an X direction may be defined as a first direction, an L direction or a length direction, a Y direction may be defined as a second direction, a W direction or a width direction, and a Z direction may be defined as a third direction, a T direction, or a thickness direction.

적층 세라믹 전자부품Multilayer Ceramic Electronic Components

도 1은 본 발명의 일 실시예에 따른 적층 세라믹 전자부품을 개략적으로 나타낸 사시도이다. 1 is a perspective view schematically illustrating a multilayer ceramic electronic component according to an exemplary embodiment of the present invention.

도 2는 도 1의 I-I`선을 따른 단면을 나타낸 도면이다. FIG. 2 is a view showing a cross-section taken along line I-I` of FIG. 1 .

도 3은 본 발명의 일 실시예에 따른 적층 세라믹 전자부품을 제조하기 위한 세라믹 그린시트를 나타낸 도면이다. 3 is a diagram illustrating a ceramic green sheet for manufacturing a multilayer ceramic electronic component according to an exemplary embodiment of the present invention.

도 4는 도 2의 A 부분을 확대하여 나타낸 도면이다.FIG. 4 is an enlarged view of part A of FIG. 2 .

도 5는 본 발명의 일 실시예에 따른 적층 세라믹 전자부품의 내부 전극 및 유전체층을 촬영한 사진이다. 5 is a photograph of an internal electrode and a dielectric layer of a multilayer ceramic electronic component according to an exemplary embodiment of the present invention.

이하, 도 1 내지 도 5를 참조하여, 본 발명의 일 측면에 따른 적층 세라믹 전자부품에 대하여 상세히 설명한다. Hereinafter, a multilayer ceramic electronic component according to an aspect of the present invention will be described in detail with reference to FIGS. 1 to 5 .

본 발명의 일 실시예에 따른 적층 세라믹 전자부품(100)은 유전체층(111)과 번갈아 배치되는 내부 전극(121, 122)을 포함하는 바디(110); 및 상기 바디에 배치되어 상기 내부 전극과 연결되는 외부 전극(131, 132);을 포함하며, 상기 내부 전극은 복수의 Ni 결정립(121a)을 포함하고, 상기 Ni 결정립의 입계(Grain Boundary)에는 Sn 및 Ni를 포함하는 복합층(121b)이 배치된다. A multilayer ceramic electronic component 100 according to an embodiment of the present invention includes a body 110 including a dielectric layer 111 and internal electrodes 121 and 122 alternately disposed; and external electrodes 131 and 132 disposed on the body and connected to the internal electrodes, wherein the internal electrodes include a plurality of Ni crystal grains 121a, and Sn at grain boundaries of the Ni grains. and a composite layer 121b including Ni is disposed.

바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.In the body 110 , a dielectric layer 111 and internal electrodes 121 and 122 are alternately stacked.

바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.Although the specific shape of the body 110 is not particularly limited, as shown, the body 110 may have a hexahedral shape or a shape similar thereto. Due to the shrinkage of the ceramic powder included in the body 110 during the firing process, the body 110 may not have a perfectly straight hexahedral shape, but may have a substantially hexahedral shape.

바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 폭 방향(Y 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 길이 방향(X 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다. The body 110 is connected to the first and second surfaces 1 and 2 facing each other in the thickness direction (Z direction), the first and second surfaces 1 and 2, and is connected to each other in the width direction (Y direction) The third and fourth surfaces 3 and 4 opposite to each other, the first and second surfaces 1 and 2 are connected, and the third and fourth surfaces 3 and 4 are connected to each other in the longitudinal direction (X direction). It may have opposing fifth and sixth surfaces 5 , 6 .

바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다. The plurality of dielectric layers 111 forming the body 110 are in a fired state, and the boundary between adjacent dielectric layers 111 can be integrated to the extent that it is difficult to check without using a scanning electron microscope (SEM). have.

유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO₃) 분말일 수 있다. 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO₃) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.The raw material for forming the dielectric layer 111 is not particularly limited as long as sufficient capacitance can be obtained, and for example, barium titanate (BaTiO ₃ ) powder may be used. As a material for forming the dielectric layer 111 , various ceramic additives, organic solvents, plasticizers, binders, dispersants, etc. may be added to powder such as _{barium titanate (BaTiO 3 ) according to the purpose of the present invention.}

바디(110)의 상부 및 하부, 즉 두께 방향(Z 방향) 양 단부에는 각각 내부 전극이 형성되지 않은 유전체층을 적층하여 형성되는 커버층(112)을 포함할 수 있다. 커버층(112)은 외부 충격에 대해 커패시터의 신뢰성을 유지하는 역할을 수행할 수 있다. The upper and lower portions of the body 110, that is, both ends in the thickness direction (Z direction), may include a cover layer 112 formed by stacking dielectric layers on which internal electrodes are not formed, respectively. The cover layer 112 may serve to maintain reliability of the capacitor against external impact.

커버층(112)의 두께는 특별히 한정할 필요는 없다. 다만, 커패시터 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 커버층(112)의 두께는 20㎛ 이하일 수 있다. The thickness of the cover layer 112 does not need to be particularly limited. However, in order to more easily achieve miniaturization and high capacity of the capacitor component, the thickness of the cover layer 112 may be 20 μm or less.

유전체층(111)의 두께는 특별히 한정할 필요는 없다. The thickness of the dielectric layer 111 does not need to be particularly limited.

다만, 본 발명에 따르면 유전체층 및 내부 전극이 매우 얇은 경우에도 효과적으로 전극 끊김 및 뭉침의 증가를 억제할 수 있으므로, 커패시터 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 유전체층(111)의 두께는 0.4㎛ 이하일 수 있다. However, according to the present invention, since the increase in electrode breakage and aggregation can be effectively suppressed even when the dielectric layer and the internal electrode are very thin, the thickness of the dielectric layer 111 is 0.4 μm to more easily achieve miniaturization and high capacity of capacitor components may be below.

상기 유전체층(111)의 두께는 상기 제1 및 제2 내부 전극(121, 122) 사이에 배치되는 유전체층(111)의 평균 두께를 의미할 수 있다. The thickness of the dielectric layer 111 may mean an average thickness of the dielectric layer 111 disposed between the first and second internal electrodes 121 and 122 .

상기 유전체층(111)의 평균 두께는 바디(110)의 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 이미지를 스캔하여 측정할 수 있다. The average thickness of the dielectric layer 111 may be measured by scanning an image of the length and thickness direction (L-T) cross-section of the body 110 with a scanning electron microscope (SEM).

예를 들어, 바디(110)의 폭 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. For example, with respect to an arbitrary dielectric layer extracted from an image scanned with a scanning electron microscope (SEM) of a cross section in the length and thickness direction (LT) cut in the center of the width direction of the body 110, in the longitudinal direction The average value can be measured by measuring the thickness at 30 equally spaced points.

상기 등간격인 30개의 지점은 제1 및 제2 내부 전극(121, 122)이 서로 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.The 30 equally spaced points may be measured in the capacitor forming part, which means a region where the first and second internal electrodes 121 and 122 overlap each other.

다음으로, 내부 전극(121, 122)은 유전체층과 교대로 적층되며, 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다. 제1 및 제2 내부 전극(121, 122)은 바디(110)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되며, 바디(110)의 제3 및 제4면(3, 4)으로 각각 노출될 수 있다. Next, the internal electrodes 121 and 122 are alternately stacked with dielectric layers, and may include first and second internal electrodes 121 and 122 . The first and second internal electrodes 121 and 122 are alternately disposed to face each other with the dielectric layer 111 constituting the body 110 interposed therebetween, and the third and fourth surfaces 3 and 4 of the body 110 . ) can be exposed respectively.

이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다. In this case, the first and second internal electrodes 121 and 122 may be electrically separated from each other by the dielectric layer 111 disposed in the middle.

상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. The method for printing the conductive paste may use a screen printing method or a gravure printing method, but the present invention is not limited thereto.

도 3을 참조하면, 바디(110)는 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트(a)와 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트(b)를 번갈아 적층한 후, 소성하여 형성할 수 있다.Referring to FIG. 3 , the body 110 is formed by alternately stacking a ceramic green sheet (a) on which the first internal electrode 121 is printed and a ceramic green sheet (b) on which the second internal electrode 122 is printed, It can be formed by firing.

도 4를 참조하면, 내부 전극(121, 122)은 복수의 Ni 결정립(121a, 122a)을 포함하고, 상기 Ni 결정립의 입계(Grain Boundary)에는 Sn 및 Ni를 포함하는 복합층(121b, 122b)이 배치된다. Referring to FIG. 4 , the internal electrodes 121 and 122 include a plurality of Ni crystal grains 121a and 122a, and a grain boundary of the Ni crystal grains includes Sn and Ni composite layers 121b and 122b. This is placed

그러나, 기존보다 미립의 메탈 파우더를 사용해야 할 경우 수축 개시 온도가 저온으로 이동하기 때문에 내부 전극과 유전체층과의 수축거동의 차이가 커져 오히려 수축 과정에서 내부 전극 뭉침 현상 및 내부 전극 끊김 현상이 심해지는 문제점이 있었다.However, when fine-grained metal powder needs to be used, the difference in shrinkage behavior between the internal electrode and the dielectric layer increases because the shrinkage start temperature moves to a lower temperature, resulting in aggravation of internal electrode aggregation and internal electrode breakage during the shrinkage process. there was

본 발명에서는 Ni 결정립의 입계(Grain Boundary)에 Sn 및 Ni를 포함하는 복합층(121b, 122b)을 배치하여 내부 전극 뭉침 현상 및 내부 전극 끊김 현상을 억제함으로써, 두께가 얇으면서도 두께 편차가 적고 연결성이 우수한 내부 전극을 포함하는 적층 세라믹 전자부품을 제공할 수 있다. In the present invention, by arranging the composite layers 121b and 122b containing Sn and Ni at the grain boundaries of Ni crystal grains to suppress the internal electrode aggregation and internal electrode breakage, the thickness is thin and the thickness deviation is small and the connectivity A multilayer ceramic electronic component including this excellent internal electrode can be provided.

Ni 결정립(121a, 122a)은 Ni 원자가 규칙적으로 배열해서 만들어진 다면체이다. Sn 및 Ni를 포함하는 복합층(121b, 122b)은 Ni 결정립(121a, 122a)을 둘러싸고 있다. Sn 및 Ni를 포함하는 복합층(121b, 122b)이 적어도 하나의 Ni 결정립(121a, 122a)을 거의 완전히 감싸고 있는 형태일 수 있다. The Ni crystal grains 121a and 122a are polyhedrons formed by regular arrangement of Ni atoms. The composite layers 121b and 122b including Sn and Ni surround the Ni crystal grains 121a and 122a. The composite layers 121b and 122b including Sn and Ni may have a form that almost completely surrounds at least one of the Ni crystal grains 121a and 122a.

Sn 및 Ni를 포함하는 복합층(121b, 122b)은 Ni 결정립(121a, 122a)이 외부로 성장하는 것을 억제하며, 소결 온도 증가에 따른 니켈의 표면적 감소(구형화)를 억제하여 내부 전극 끊김 현상 및 내부 전극 뭉침 현상을 개선하는 역할을 한다. The composite layers 121b and 122b including Sn and Ni suppress the growth of the Ni crystal grains 121a and 122a to the outside, and suppress the decrease (spheroidization) of the surface area of nickel according to the increase in the sintering temperature, thereby causing internal electrode breakage And it serves to improve the internal electrode aggregation phenomenon.

도 5는 본 발명의 일 실시예에 따른 적층 세라믹 전자부품의 내부 전극 및 유전체층에 대한 Sn의 분포를 나타낸 사진이다. 5 is a photograph showing a distribution of Sn in an internal electrode and a dielectric layer of a multilayer ceramic electronic component according to an embodiment of the present invention.

도 5를 참조하면, 유전체층(111)을 사이에 두고 제1 및 제2 내부 전극(121, 122)이 배치되어 있고, 제1 및 제2 내부 전극(121, 122)은 각각 Ni 결정립(121a, 122a)을 포함하고, Ni 결정립의 입계(Grain Boundary)에는 Sn 및 Ni를 포함하는 복합층(121b, 122b)이 배치되어 있는 것을 확인할 수 있다. Referring to FIG. 5 , the first and second internal electrodes 121 and 122 are disposed with the dielectric layer 111 interposed therebetween, and the first and second internal electrodes 121 and 122 include Ni crystal grains 121a, 122a), and it can be seen that the composite layers 121b and 122b including Sn and Ni are disposed at the grain boundaries of Ni crystal grains.

내부 전극(121, 122)의 전체 길이에 대한 실제 내부 전극이 형성된 부분의 길이의 비를 내부 전극의 연결성(C)이라 정의할 때, Sn 및 Ni를 포함하는 복합층(121b, 122b)이 Ni 결정립(121a, 122a)이 외부로 성장하는 것을 억제하며, 소결 온도 증가에 따른 니켈의 표면적 감소(구형화)를 억제함으로써 내부 전극(121)이 85%≤C를 만족할 수 있다. When the ratio of the length of the portion where the internal electrode is actually formed to the total length of the internal electrodes 121 and 122 is defined as the interconnectivity (C) of the internal electrode, the composite layers 121b and 122b including Sn and Ni are Ni The internal electrode 121 may satisfy 85%≤C by suppressing the external growth of the crystal grains 121a and 122a and suppressing the decrease (spheroidization) of the surface area of nickel according to the increase in the sintering temperature.

Sn 및 Ni를 포함하는 복합층(121b, 122b)의 두께는 1~15nm일 수 있다. The composite layers 121b and 122b including Sn and Ni may have a thickness of 1 to 15 nm.

Sn 및 Ni를 포함하는 복합층(121b, 122b)의 두께가 1nm 미만인 경우에는 Ni 결정립(121a, 122a)이 외부로 성장하는 것 및 소결 온도 증가에 따른 니켈의 표면적 감소(구형화)를 충분히 억제할 수 없을 수 있으며, 15nm 초과인 경우에는 Sn 및 Ni를 포함하는 복합층(121b, 122b)의 두께가 균일하지 못하여 Ni 결정립(121a, 122a)이 외부로 성장하는 것 및 소결 온도 증가에 따른 니켈의 표면적 감소(구형화)을 억제하는 효과가 떨어질 수 있다. When the thickness of the composite layers 121b and 122b containing Sn and Ni is less than 1 nm, the growth of the Ni crystal grains 121a and 122a to the outside and the decrease in the surface area of nickel (spheroidization) due to the increase in the sintering temperature are sufficiently suppressed It may not be possible, and when it exceeds 15 nm, the thickness of the composite layers 121b and 122b containing Sn and Ni is not uniform, so that the Ni crystal grains 121a and 122a grow to the outside and nickel according to the increase in the sintering temperature The effect of inhibiting the surface area reduction (spheronization) of

Sn 및 Ni를 포함하는 복합층(121b, 122b)은 Sn의 몰비가 0.0001 이상일 수 있다. In the composite layers 121b and 122b including Sn and Ni, the molar ratio of Sn may be 0.0001 or more.

한편, 제1 및 제2 내부 전극(121, 122)의 두께는 특별히 한정할 필요는 없다. Meanwhile, the thicknesses of the first and second internal electrodes 121 and 122 do not need to be particularly limited.

다만, 본 발명에 따르면 유전체층 및 내부 전극이 매우 얇은 경우에도 효과적으로 전극 끊김 및 뭉침의 증가를 억제할 수 있으므로, 커패시터 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 제1 및 제2 내부 전극(121, 122)의 두께는 0.4 ㎛ 이하일 수 있다. However, according to the present invention, since the increase in electrode breakage and aggregation can be effectively suppressed even when the dielectric layer and the internal electrode are very thin, the first and second internal electrodes 121 can more easily achieve miniaturization and high capacity of capacitor components. , 122) may have a thickness of 0.4 μm or less.

상기 제1 및 제2 내부 전극(121, 122)의 두께는 제1 및 제2 내부 전극(121, 122)의 평균 두께를 의미할 수 있다. The thickness of the first and second internal electrodes 121 and 122 may mean an average thickness of the first and second internal electrodes 121 and 122 .

상기 제1 및 제2 내부 전극(121, 122)의 평균 두께는 바디(110)의 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 이미지를 스캔하여 측정할 수 있다. The average thickness of the first and second internal electrodes 121 and 122 may be measured by scanning an image of a cross section in the length and thickness direction (LT) of the body 110 with a scanning electron microscope (SEM). .

예를 들어, 바디(110)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 스캔한 이미지에서 추출된 임의의 제1 및 제2 내부 전극(121, 122)에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. Any first and With respect to the second internal electrodes 121 and 122 , an average value may be measured by measuring the thicknesses at 30 points equally spaced in the longitudinal direction.

한편, 내부 전극은 표면에 Sn을 포함하는 코팅층이 형성된 Ni 분말 또는 Sn을 합금형태로 포함하는 Ni 분말을 포함하는 내부 전극용 페이스트에 의해 형성되고, 상기 Ni 분말 대비 상기 Sn 함량은 1.5 wt% 이상일 수 있다. On the other hand, the internal electrode is formed by a paste for internal electrodes containing Ni powder having a coating layer containing Sn on the surface or Ni powder containing Sn in an alloy form, and the Sn content compared to the Ni powder is 1.5 wt% or more can

표면에 Sn을 포함하는 코팅층이 형성된 Ni 분말 또는 Sn을 합금형태로 포함하는 Ni 분말을 이용함으로써, 분산성과 무관하게 소결을 지연시킬 수 있다. Sintering can be delayed irrespective of dispersibility by using a Ni powder on which a coating layer containing Sn is formed on the surface or a Ni powder containing Sn in an alloy form.

또한, 상기 Ni 분말의 평균 입경은 100nm 이하일 수 있다. Ni 분말의 평균 입경이 100nm 초과인 경우에는 내부 전극의 두께가 두꺼워질 우려가 있다. In addition, the average particle diameter of the Ni powder may be 100 nm or less. When the average particle diameter of the Ni powder is more than 100 nm, there is a fear that the thickness of the internal electrode becomes thick.

또한, 상기 내부 전극용 페이스트는 상기 도전성 분말 함량 대비 300 ppm 이하(0은 제외)의 S를 추가로 포함할 수 있다. In addition, the internal electrode paste may further include 300 ppm or less (excluding 0) S compared to the conductive powder content.

일반적으로 내부 전극을 형성을 위한 도전성 페이스트에는 수축 지연제인 황(S)을 포함할 수 있으나, 그 함량이 300 ppm 초과인 경우에는 소성 후 Sn 및 Ni를 포함하는 복합층이 불균일하게 형성될 우려가 있다. In general, the conductive paste for forming the internal electrode may contain sulfur (S) as a shrinkage retardant, but if the content is more than 300 ppm, there is a risk that the composite layer containing Sn and Ni may be non-uniformly formed after firing have.

외부 전극(131, 132)은 바디(110)에 배치되고 내부 전극(121, 122)과 연결된다. 도 2에 도시된 형태와 같이 제1 및 제2 내부 전극(121, 122)과 각각 접속된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다. 본 실시 형태에서는 커패시터 부품(100)이 2개의 외부 전극(131, 132)을 갖는 구조를 설명하고 있지만, 외부 전극(131, 132)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있을 것이다. The external electrodes 131 and 132 are disposed on the body 110 and are connected to the internal electrodes 121 and 122 . As shown in FIG. 2 , first and second external electrodes 131 and 132 respectively connected to the first and second internal electrodes 121 and 122 may be included. Although the structure in which the capacitor component 100 has two external electrodes 131 and 132 is described in this embodiment, the number and shape of the external electrodes 131 and 132 depends on the shape of the internal electrodes 121 and 122 or the like. It may be changed according to other purposes.

한편, 외부 전극(131, 132)은 금속 등과 같이 전기 전도성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있으며, 나아가 다층 구조를 가질 수 있다. On the other hand, the external electrodes 131 and 132 may be formed using any material as long as they have electrical conductivity, such as metal, and specific materials may be determined in consideration of electrical characteristics and structural stability, and furthermore, may have a multilayer structure. have.

예를 들어, 외부 전극(131, 132)은 바디(110)에 배치되는 전극층(131a, 132a) 및 전극층(131a, 132a) 상에 형성된 도금층(131b, 132b)을 포함할 수 있다. For example, the external electrodes 131 and 132 may include electrode layers 131a and 132a disposed on the body 110 and plating layers 131b and 132b formed on the electrode layers 131a and 132a.

전극층(131a, 132a)에 대한 보다 구체적인 예를 들면, 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함한 소성 전극일 수 있으며, 도전성 금속은 Cu일 수 있다. 또한, 전극층(131a, 132a)은 복수의 금속 입자 및 도전성 수지를 포함한 수지계 전극일 수 있다. As a more specific example of the electrode layers 131a and 132a, the electrode layers 131a and 132a may be fired electrodes including a conductive metal and glass, and the conductive metal may be Cu. In addition, the electrode layers 131a and 132a may be resin-based electrodes including a plurality of metal particles and a conductive resin.

도금층(131b, 132b)에 대한 보다 구체적인 예를 들면, 도금층(131b, 132b)은 Ni 도금층 또는 Sn 도금층일 수 있으며, 전극층(131a, 132a) 상에 Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있고, 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다. As a more specific example of the plating layers 131b and 132b, the plating layers 131b and 132b may be a Ni plating layer or a Sn plating layer, and a Ni plating layer and a Sn plating layer may be sequentially formed on the electrode layers 131a and 132a. and may include a plurality of Ni plating layers and/or a plurality of Sn plating layers.

적층 세라믹 전자부품의 사이즈는 특별히 한정할 필요는 없다. The size of the multilayer ceramic electronic component does not need to be particularly limited.

다만, 소형화 및 고용량화를 동시에 달성하기 위해서는 유전체층 및 내부 전극의 두께를 얇게 하여 적층수를 증가시켜야 하기 때문에, 0402(0.4mm×0.2mm) 사이즈 이하의 적층 세라믹 전자부품에서 본 발명에 따른 전극 끊김 및 뭉침의 증가를 억제하는 효과가 보다 현저해질 수 있다. 따라서, 적층 세라믹 전자부품의 길이는 0.4 mm 이하이고, 두께는 0.2 mm 이하일 수 있다. However, in order to achieve miniaturization and high capacity at the same time, since it is necessary to increase the number of stacks by making the thickness of the dielectric layer and the internal electrode thin, the electrode according to the present invention is broken and The effect of inhibiting the increase in agglomeration may be more pronounced. Accordingly, the multilayer ceramic electronic component may have a length of 0.4 mm or less and a thickness of 0.2 mm or less.

이하, 본 발명의 다른 일 실시예에 따른 적층 세라믹 전자부품에 대해 상세히 설명한다. 다만, 본 발명의 일 실시예에 따른 적층 세라믹 전자부품과 동일한 구성에 대해서는 중복되는 설명을 피하기 위하여 생략한다. Hereinafter, a multilayer ceramic electronic component according to another exemplary embodiment of the present invention will be described in detail. However, the same configuration as that of the multilayer ceramic electronic component according to an embodiment of the present invention will be omitted to avoid overlapping description.

본 발명의 다른 일 실시예에 따른 적층 세라믹 전자부품은 유전체층(111`)과 번갈아 배치되는 내부 전극(121, 122)을 포함하는 바디(110); 및 상기 바디에 배치되어 상기 내부 전극과 연결되는 외부 전극(131, 132);을 포함하며, 상기 내부 전극은 복수의 Ni 결정립(121a)을 포함하고, 상기 Ni 결정립의 입계(Grain Boundary)에는 Sn 및 Ni를 포함하는 복합층(121b)이 배치되고, 상기 유전체층(111`)은 복수의 유전체 결정립(11, 11`)을 포함하며, 상기 유전체 결정립(11, 11`)의 입계(Grain Boundary)에는 Sn이 포함되어 있고, 상기 복수의 유전체 결정립 중 일부(11`)는 코어(core)(11a`)-쉘(shell)(11b`) 구조를 가지며, 상기 쉘(shell)(11b`)에는 Sn이 포함되어 있다. A multilayer ceramic electronic component according to another embodiment of the present invention includes: a body 110 including a dielectric layer 111 ′ and internal electrodes 121 and 122 alternately disposed; and external electrodes 131 and 132 disposed on the body and connected to the internal electrodes, wherein the internal electrodes include a plurality of Ni crystal grains 121a, and Sn at grain boundaries of the Ni grains. and a composite layer 121b including Ni is disposed, the dielectric layer 111 ′ includes a plurality of dielectric grains 11 and 11 ′, and grain boundaries of the dielectric grains 11 and 11 ′ are disposed. contains Sn, and some of the plurality of dielectric crystal grains 11 ′ have a core 11a ′-shell 11b ′ structure, and the shell 11b ′ has Sn is included.

도 6은 본 발명의 다른 일 실시예에 따른 적층 세라믹 전자부품의 유전체층을 개략적으로 나타낸 모식도이다.6 is a schematic diagram schematically illustrating a dielectric layer of a multilayer ceramic electronic component according to another exemplary embodiment of the present invention.

도 7은 본 발명의 다른 일 실시예에 따른 적층 세라믹 전자부품의 내부 전극 및 유전체층을 촬영한 사진이다. 7 is a photograph of an internal electrode and a dielectric layer of a multilayer ceramic electronic component according to another exemplary embodiment of the present invention.

도 6 및 도 7을 참조하면, 유전체층(111`)은 복수의 유전체 결정립(11, 11`)을 포함하며, 상기 유전체 결정립(11, 11`)의 입계(Grain Boundary)(11c)에는 Sn이 포함되어 있고, 상기 복수의 유전체 결정립 중 일부(11`)는 코어(core)(11a)-쉘(shell)(11b`) 구조를 가지며, 상기 쉘(shell)(11b`)에는 Sn이 포함되어 있다.6 and 7 , the dielectric layer 111 ′ includes a plurality of dielectric grains 11 and 11 ′, and Sn is present at the grain boundaries 11c of the dielectric grains 11 and 11 ′. Some of the plurality of dielectric crystal grains 11' have a core 11a-shell 11b' structure, and Sn is included in the shell 11b'. have.

유전체 결정립(11, 11`)의 입계(11c) 및 쉘(11b`)에 Sn이 포함되어 있기 때문에, 첨가제 성분의 과도한 확산을 억제할 수 있으며, 유전체 결정립의 성장을 억제할 수 있고, 절연 저항 및 내전압 특성을 향상시킬 수 있다. Since Sn is included in the grain boundary 11c and the shell 11b' of the dielectric crystal grains 11 and 11', excessive diffusion of additive components can be suppressed, the growth of dielectric crystal grains can be suppressed, and insulation resistance and withstand voltage characteristics may be improved.

또한, 유전체 결정립(11, 11`)의 입계(11c) 및 쉘(11b`)에 Sn이 포함되어 있기 때문에, Sn 및 Ni를 포함하는 복합층(121b, 122b)의 Ni 결정립(121a, 122a)이 외부로 성장하는 것 및 소결 온도 증가에 따른 니켈의 표면적 감소(구형화)을 억제하는 효과를 보다 향상시킬 수 있다. 따라서, 내부 전극 끊김 현상 및 내부 전극 뭉침 현상을 보다 개선시킬 수 있다. In addition, since Sn is contained in the grain boundary 11c and the shell 11b' of the dielectric grains 11 and 11', the Ni grains 121a and 122a of the composite layers 121b and 122b containing Sn and Ni. It is possible to further improve the effect of suppressing the outside growth and reduction of the surface area (spheroidization) of nickel due to an increase in the sintering temperature. Accordingly, the internal electrode breakage phenomenon and the internal electrode aggregation phenomenon can be further improved.

도 7은 본 발명의 다른 일 실시예에 따른 적층 세라믹 전자부품의 내부 전극(121, 122) 및 유전체층(111`)을 촬영한 사진이다. 7 is a photograph of the internal electrodes 121 and 122 and the dielectric layer 111 ′ of the multilayer ceramic electronic component according to another exemplary embodiment of the present invention.

도 7을 참조하면, 유전체층(111`)을 사이에 두고 제1 및 제2 내부 전극(121, 122)이 배치되어 있고, 제1 및 제2 내부 전극(121, 122)은 각각 Ni 결정립(121a, 122a)을 포함하고, Ni 결정립의 입계(Grain Boundary)에는 Sn 및 Ni를 포함하는 복합층(121b, 122b)이 배치되어 있으며, 쉘(11b`)에 Sn이 포함되어 있는 것을 확인할 수 있다. 다만, 유전체 결정립(11, 11`)의 입계(11c)는 얇기 때문에 도 7에서 선명하게 관찰되지는 않았다. Referring to FIG. 7 , the first and second internal electrodes 121 and 122 are disposed with the dielectric layer 111 ′ interposed therebetween, and the first and second internal electrodes 121 and 122 are formed of Ni crystal grains 121a, respectively. , 122a), and the composite layers 121b and 122b including Sn and Ni are disposed at the grain boundaries of Ni crystal grains, and it can be seen that Sn is included in the shell 11b'. However, since the grain boundaries 11c of the dielectric crystal grains 11 and 11' are thin, they were not clearly observed in FIG. 7 .

유전체 결정립(11, 11`)의 입계(11c) 및 쉘(11b`)에 Sn이 포함되도록 하기 위한 방법은 특별히 제한할 필요는 없으며, 예를 들어, 유전체층(111`)을 형성하는 원료로서 표면에 Sn 코팅층이 형성된 유전체 파우더를 이용하거나, 첨가제로서 과량의 Sn을 포함시키거나, 내부 전극용 도전성 페이스트에 포함되는 Sn 함량을 높이는 방법 등을 이용할 수 있다. The method for including Sn in the grain boundary 11c and the shell 11b' of the dielectric crystal grains 11 and 11' does not need to be particularly limited, and for example, the surface as a raw material for forming the dielectric layer 111'. A dielectric powder having a Sn coating layer formed thereon may be used, an excessive amount of Sn may be included as an additive, or a method of increasing the Sn content included in the conductive paste for internal electrodes may be used.

한편, 복수의 유전체 결정립(11, 11`) 중 코어(core)(11a)-쉘(shell)(11b`) 구조를 가지는 유전체 결정립(11`)은 전체 유전체 결정립(11, 11`)의 20% 이상일 수 있으나, 이에 제한되는 것은 아니다. On the other hand, among the plurality of dielectric crystal grains 11 and 11', the dielectric crystal grain 11' having a core 11a-shell 11b' structure is 20 of the entire dielectric crystal grains 11 and 11'. % or more, but is not limited thereto.

상기 쉘(shell)은 Sn의 몰비가 0.0001 이상일 수 있다. In the shell, a molar ratio of Sn may be 0.0001 or more.

이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.Although the embodiment of the present invention has been described in detail above, the present invention is not limited by the above-described embodiment and the accompanying drawings, but is intended to be limited by the appended claims. Accordingly, various types of substitution, modification and change will be possible by those skilled in the art within the scope not departing from the technical spirit of the present invention described in the claims, and it is also said that it falls within the scope of the present invention. something to do.

100: 적층 세라믹 전자부품
110: 바디
111, 111`: 유전체층
11, 11`: 유전체 결정립
11a`: 코어(core)
11b`: 쉘(shell)
112: 커버층
121, 122: 내부 전극
121a, 122a: Ni 결정립
121b, 122b: Sn 및 Ni를 포함하는 복합층
131, 132: 외부 전극
131a: 전극층
132b: 도금층100: multilayer ceramic electronic component
110: body
111, 111': dielectric layer
11, 11`: dielectric grains
11a`: core
11b`: shell
112: cover layer
121, 122: internal electrode
121a, 122a: Ni grains
121b, 122b: composite layer containing Sn and Ni
131, 132: external electrode
131a: electrode layer
132b: plating layer

Claims

유전체층과 번갈아 배치되는 내부 전극을 포함하는 바디; 및
상기 바디에 배치되어 상기 내부 전극과 연결되는 외부 전극;을 포함하며,
상기 내부 전극은 복수의 Ni 결정립(Grain)을 포함하고, 상기 내부 전극과 유전체층의 계면에는 Sn 및 Ni를 포함하는 복합층이 배치되며,
상기 Sn 및 Ni를 포함하는 복합층은 두께가 1~15nm이고 Sn의 몰비가 0.0001 이상인
적층 세라믹 전자부품.
a body including an internal electrode alternately disposed with a dielectric layer; and
and an external electrode disposed on the body and connected to the internal electrode.
The internal electrode includes a plurality of Ni grains, and a composite layer including Sn and Ni is disposed at the interface between the internal electrode and the dielectric layer,
The composite layer including Sn and Ni has a thickness of 1 to 15 nm and a molar ratio of Sn of 0.0001 or more
Multilayer ceramic electronic components.

제1항에 있어서,
상기 내부 전극의 평균 두께는 0.4㎛ 이하인
적층 세라믹 전자부품.
According to claim 1,
The average thickness of the internal electrode is 0.4 μm or less.
Multilayer ceramic electronic components.

제2항에 있어서,
상기 내부 전극은,
내부 전극의 전체 길이에 대한 실제 내부 전극이 형성된 부분의 길이의 비를 내부 전극의 연결성(C)이라 정의하면, 85%≤C를 만족하는
적층 세라믹 전자부품.
3. The method of claim 2,
The inner electrode is
If the ratio of the length of the portion where the internal electrode is actually formed to the total length of the internal electrode is defined as the interconnectivity (C) of the internal electrode, 85%≤C is satisfied.
Multilayer ceramic electronic components.

제3항에 있어서,
상기 적층 세라믹 전자부품은 길이가 0.4mm 이하이고, 두께가 0.2 mm 이하인
적층 세라믹 전자부품.
4. The method of claim 3,
The multilayer ceramic electronic component has a length of 0.4 mm or less and a thickness of 0.2 mm or less.
Multilayer ceramic electronic components.

제4항에 있어서,
상기 유전체층의 평균 두께는 0.4㎛ 이하인
적층 세라믹 전자부품.
5. The method of claim 4,
The average thickness of the dielectric layer is 0.4 μm or less.
Multilayer ceramic electronic components.

제5항에 있어서,
상기 바디는 유전체층과 내부 전극이 번갈아 배치되는 용량 형성부, 및 상기 용량 형성부의 상부 및 하부에 각각 배치되는 커버층을 포함하는
적층 세라믹 전자 부품.
6. The method of claim 5,
The body includes a capacitor forming part in which a dielectric layer and an internal electrode are alternately disposed, and a cover layer disposed above and below the capacitor forming part, respectively
Multilayer ceramic electronic components.

제6항에 있어서,
상기 커버층의 두께는 20㎛ 이하인
적층 세라믹 전자 부품.
7. The method of claim 6,
The thickness of the cover layer is less than 20㎛
Multilayer ceramic electronic components.

제1항에 있어서,
상기 복수의 Ni 결정립(Grain) 간의 계면에도 상기 Sn 및 Ni를 포함하는 복합층이 추가로 배치되는
적층 세라믹 전자부품.
According to claim 1,
A composite layer including Sn and Ni is additionally disposed at the interface between the plurality of Ni grains.
Multilayer ceramic electronic components.

제8항에 있어서,
상기 Sn 및 Ni를 포함하는 복합층은 적어도 하나의 상기 Ni 결정립을 완전히 감싸고 있는 형태인
적층 세라믹 전자부품.
9. The method of claim 8,
The composite layer including Sn and Ni is a form that completely surrounds at least one of the Ni crystal grains.
Multilayer ceramic electronic components.

유전체층과 번갈아 배치되는 내부 전극을 포함하는 바디; 및
상기 바디에 배치되어 상기 내부 전극과 연결되는 외부 전극;을 포함하며,
상기 내부 전극은 복수의 Ni 결정립(Grain)을 포함하고, 상기 내부 전극과 유전체층의 계면에는 Sn 및 Ni를 포함하는 복합층이 배치되며,
상기 Sn 및 Ni를 포함하는 복합층은 두께가 1~15nm이고 Sn의 몰비가 0.0001 이상이고,
상기 유전체층은 복수의 유전체 결정립(Grain)을 포함하며,
상기 유전체 결정립의 입계(Grain Boundary)에는 Sn이 포함되어 있고,
상기 복수의 유전체 결정립 중 일부는 코어(core)-쉘(shell) 구조를 가지며, 상기 쉘(shell)에는 Sn이 포함되어 있는
적층 세라믹 전자부품.
a body including an internal electrode alternately disposed with a dielectric layer; and
and an external electrode disposed on the body and connected to the internal electrode.
The internal electrode includes a plurality of Ni grains, and a composite layer including Sn and Ni is disposed at the interface between the internal electrode and the dielectric layer,
The composite layer comprising Sn and Ni has a thickness of 1 to 15 nm and a molar ratio of Sn of 0.0001 or more,
The dielectric layer includes a plurality of dielectric grains (Grain),
Sn is included in the grain boundaries of the dielectric crystal grains,
Some of the plurality of dielectric crystal grains have a core-shell structure, and Sn is included in the shell.
Multilayer ceramic electronic components.

제10항에 있어서,
상기 내부 전극의 평균 두께는 0.4㎛ 이하인
적층 세라믹 전자부품.
11. The method of claim 10,
The average thickness of the internal electrode is 0.4 μm or less.
Multilayer ceramic electronic components.

제11항에 있어서,
상기 내부 전극은,
내부 전극의 전체 길이에 대한 실제 내부 전극이 형성된 부분의 길이의 비를 내부 전극의 연결성(C)이라 정의하면, 85%≤C를 만족하는
적층 세라믹 전자부품.
12. The method of claim 11,
The inner electrode is
If the ratio of the length of the portion where the internal electrode is actually formed to the total length of the internal electrode is defined as the interconnectivity (C) of the internal electrode, 85%≤C is satisfied.
Multilayer ceramic electronic components.

제12항에 있어서,
상기 적층 세라믹 전자부품은 길이가 0.4mm 이하이고, 두께가 0.2 mm 이하인
적층 세라믹 전자부품.
13. The method of claim 12,
The multilayer ceramic electronic component has a length of 0.4 mm or less and a thickness of 0.2 mm or less.
Multilayer ceramic electronic components.

제13항에 있어서,
상기 유전체층의 평균 두께는 0.4㎛ 이하인
적층 세라믹 전자부품.
14. The method of claim 13,
The average thickness of the dielectric layer is 0.4 μm or less.
Multilayer ceramic electronic components.

제14항에 있어서,
상기 바디는 유전체층과 내부 전극이 번갈아 배치되는 용량 형성부, 및 상기 용량 형성부의 상부 및 하부에 각각 배치되는 커버층을 포함하는
적층 세라믹 전자 부품.
15. The method of claim 14,
The body includes a capacitor forming part in which a dielectric layer and an internal electrode are alternately disposed, and a cover layer disposed above and below the capacitor forming part, respectively
Multilayer ceramic electronic components.

제15항에 있어서,
상기 커버층의 두께는 20㎛ 이하인
적층 세라믹 전자 부품.
16. The method of claim 15,
The thickness of the cover layer is less than 20㎛
Multilayer ceramic electronic components.

제10항에 있어서,
상기 복수의 Ni 결정립(Grain) 간의 계면에도 상기 Sn 및 Ni를 포함하는 복합층이 추가로 배치되는
적층 세라믹 전자부품.
11. The method of claim 10,
A composite layer including Sn and Ni is additionally disposed at the interface between the plurality of Ni grains.
Multilayer ceramic electronic components.

제17항에 있어서,
상기 Sn 및 Ni를 포함하는 복합층은 적어도 하나의 상기 Ni 결정립을 완전히 감싸고 있는 형태인
적층 세라믹 전자부품.
18. The method of claim 17,
The composite layer including Sn and Ni is a form that completely surrounds at least one of the Ni crystal grains.
Multilayer ceramic electronic components.

제10항에 있어서,
상기 복수의 유전체 결정립 중 코어(core)-쉘(shell) 구조를 가지는 유전체 결정립은 전체 유전체 결정립의 20% 이상인
적층 세라믹 전자부품.11. The method of claim 10,
Among the plurality of dielectric crystal grains, dielectric crystal grains having a core-shell structure account for 20% or more of the total dielectric crystal grains.
Multilayer ceramic electronic components.