KR102353454B1 - 임베디드 세그먼트 데이터 컨버터를 위한 선형성 자가 예측 방법 및 그 시스템 - Google Patents

임베디드 세그먼트 데이터 컨버터를 위한 선형성 자가 예측 방법 및 그 시스템 Download PDF

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Abstract

본 발명은 가변 증폭기(PGA)와 외부의 부하 보드를 이용하여 디지털 아날로그 컨버터(Digital-Analog-Converter; DAC)를 아날로그 디지털 컨버터(Analog-Digital-Converter; ADC)로 루핑하여 온 칩 세그먼트 DAC와 ADC의 동적 비선형성을 효율적으로 예측하는 방법 및 시스템에 관한 것으로서, 사인파 신호가 공급된 coarse DAC에서 출력되는 신호를 외부의 부하 보드를 통해 coarse ADC 및 fine ADC로 공급하는 제1차 루프백 단계, 정현파 신호가 공급된 fine DAC에서 출력되는 신호를 상기 부하 보드를 통해 fine ADC 및 coarse ADC로 공급하는 제2차 루프백 단계 및 하위 DAC 및 하위 ADC의 동적 비선형성과 상기 제1차 루프백 단계 및 상기 제2차 루프백 단계에서 획득된 수식을 처리하여 DAC 및 ADC 각각의 동적 비선형성을 예측하는 단계를 포함한다.

Description

임베디드 세그먼트 데이터 컨버터를 위한 선형성 자가 예측 방법 및 그 시스템{BUILT-IN HARMONIC PREDICTION MOTHOD FOR EMBEDDED SEGMENTED-DATA-CONVERTERS AND THE SYSTEM THEREOF}
본 발명은 임베디드 세그먼트 데이터 컨버터를 위한 선형성 자가 예측 방법 및 그 시스템에 관한 것으로서, 보다 상세하게는 가변 증폭기(PGA)와 외부의 부하 보드를 이용하여 디지털 아날로그 컨버터(Digital-Analog-Converter; DAC)를 아날로그 디지털 컨버터(Analog-Digital-Converter; ADC)로 루핑하여 온 칩 세그먼트 DAC와 ADC의 동적 비선형성을 효율적으로 예측하는 방법 및 그 시스템에 관한 것이다.
시스템 온 칩(System on Chip; SoC)은 센서, 디지털 아날로그 컨버터(Digital-Analog-Converter; DAC), 아날로그 디지털 컨버터(Analog-Digital-Converter; ADC), 무선 주파수(RF) 회로, 파워앰프 및 패시브(passive) 등 소비자의 요구를 충족시키기 위해 점점 더 다양한 아날로그 기능을 통합해 왔다.
이에 따라서, 아날로그 및 혼성 신호 회로 테스트의 중요성이 지속적으로 증가함에 따라 기존 공정 테스트에서 높은 테스트 비용 문제의 주요 원인으로 자동 테스트 장비(Automated-Test-Equipment; ATE)와 테스트 시간의 비용 절감이 대두되었다.
도 1은 기존의 루프백 테스트를 나타내며, 도 1에 도시된 것과 같은 테스트 플랫폼을 사용하는 유망한 자가 테스트 방법으로 간주된다. 이 방식은 시험 대상 장치(Device-Under-Test; DUT)의 설계 변경을 필요로 하지 않으며, 단순히 외부의 루프백 경로(Loopback Path)를 포함한다.
도 1을 참조하면, 온칩 디지털 코어(130)에서 발생하는 시험 자극은 DUT A 채널(110)에 적용되며, 외부 루프백 경로를 통해 DUT B 채널(120)로 다시 루핑된다. 그런 다음 루프백 반응을 분석하고, 두 DUT 채널에서 결합된 성능을 단일 단위로 예측하기 위해 온칩 디지털 코어(130)를 사용한다. 그러나 두 채널이 상호적으로 자신의 결함을 상쇄시키는 경우(예를 들어, 두 채널 각각에서 gain 오류 1.0 내지 -1.0dB 사이의 상쇄), 예측은 잘못 해석된 결과가 될 수 있다. 이는 결함 마스킹이라고 하며, 심각한 제품 수율 손실을 초래하는 문제가 된다.
본 발명의 목적은 PGA(프로그램 가능한 가변 증폭기) 경로 및 바이패스 경로의 두 경로를 병렬로 포함한 부하 보드의 외부 루프백 구성에 기초하여 두 개의 개별 DUT로서 온칩 세그먼트 DAC 및 ADC의 동적 비선형성을 효율적으로 예측하는 루프백 기반의 자가 테스트 기법을 제공하고자 한다.
또한, 본 발명의 목적은 제안된 루프백 기반의 테스트 플랫폼을 사용함으로써, 일반적인 세그먼트 데이터 컨버터의 공정 테스트 시 발생하는 높은 비용 문제를 테스트 정확도를 희생시키지 않으면서 해결하고자 한다.
또한, 본 발명의 목적은 루프백 기반의 상관관계 모델을 이용하여 기존 루프백 테스트의 결함 마스킹 문제를 해결하고자 한다.
본 발명의 실시예에 따른 임베디드 세그먼트 데이터 컨버터를 위한 선형성 자가 예측 방법에 있어서, 사인파 신호가 공급된 coarse DAC에서 출력되는 신호를 외부의 부하 보드를 통해 coarse ADC 및 fine ADC로 공급하는 제1차 루프백 단계, 정현파 신호가 공급된 fine DAC에서 출력되는 신호를 상기 부하 보드를 통해 fine ADC 및 coarse ADC로 공급하는 제2차 루프백 단계 및 하위 DAC 및 하위 ADC의 동적 비선형성과 상기 제1차 루프백 단계 및 상기 제2차 루프백 단계에서 획득된 수식을 처리하여 DAC 및 ADC 각각의 동적 비선형성을 예측하는 단계를 포함한다.
상기 제1차 루프백 단계는 상기 coarse DAC에 상기 사인파 신호를 공급하고, 상기 fine DAC를 우회하는 것을 특징으로 하며, 상기 coarse DAC에서 출력되는 신호를 상기 부하 보드의 바이패스 경로를 통해 상기 coarse ADC로 공급하고, 상기 coarse DAC에서 출력되는 신호를 상기 부하 보드의 PGA 경로를 통해 상기 fine ADC의 입력 풀 스케일(full scale) 범위로 공급할 수 있다.
상기 제2차 루프백 단계는 상기 fine DAC에 상기 정현파 신호를 공급하고, 상기 coarse DAC를 우회하는 것을 특징으로 하며, 상기 fine DAC에서 출력되는 신호를 상기 부하 보드의 바이패스 경로를 통해 상기 fine ADC로 공급하고, 상기 fine DAC에서 출력되는 신호를 상기 부하 보드의 PGA 경로를 통해 상기 coarse ADC의 입력 풀 스케일(full scale) 범위로 공급할 수 있다.
상기 동적 비선형성을 예측하는 단계는 상기 하위 DAC 또는 상기 하위 ADC의 출력 조합 프로세스를 수행하여 단계 간 오류로 인한 비선형성을 포함하여 예측할 수 있다.
상기 동적 비선형성을 예측하는 단계는 상기 제1차 루프백 단계에서 획득되는 6개의 연립방정식과 상기 제2차 루프백 단계에서 획득되는 6개의 연립방정식을 처리하여 상기 DAC 및 상기 ADC 각각의 동적 비선형성을 예측할 수 있다.
상기 동적 비선형성을 예측하는 단계는 후처리 과정에서, 상기 12개의 연립방정식을 처리하여 상기 DAC 및 상기 ADC에서 획득되는 12개의 고조파 계수를 획득할 수 있다.
본 발명의 실시예에 따른 임베디드 세그먼트 데이터 컨버터를 위한 선형성 자가 예측 시스템에 있어서, 사인파 신호가 공급된 coarse DAC에서 출력되는 신호를 외부의 부하 보드를 통해 coarse ADC 및 fine ADC로 공급하는 제1차 루프백 테스트부, 정현파 신호가 공급된 fine DAC에서 출력되는 신호를 상기 부하 보드를 통해 fine ADC 및 coarse ADC로 공급하는 제2차 루프백 테스트부 및 하위 DAC 및 하위 ADC의 동적 비선형성과 상기 제1차 루프백 테스트부 및 상기 제2차 루프백 테스트부에서 획득된 수식을 처리하여 DAC 및 ADC 각각의 동적 비선형성을 예측하는 예측부를 포함한다.
상기 제1차 루프백 테스트부는 상기 coarse DAC에 상기 사인파 신호를 공급하고, 상기 fine DAC를 우회하는 것을 특징으로 하며, 상기 coarse DAC에서 출력되는 신호를 상기 부하 보드의 바이패스 경로를 통해 상기 coarse ADC로 공급하고, 상기 coarse DAC에서 출력되는 신호를 상기 부하 보드의 PGA 경로를 통해 상기 fine ADC의 입력 풀 스케일(full scale) 범위로 공급할 수 있다.
상기 제2차 루프백 테스트부는 상기 fine DAC에 상기 정현파 신호를 공급하고, 상기 coarse DAC를 우회하는 것을 특징으로 하며, 상기 fine DAC에서 출력되는 신호를 상기 부하 보드의 바이패스 경로를 통해 상기 fine ADC로 공급하고, 상기 fine DAC에서 출력되는 신호를 상기 부하 보드의 PGA 경로를 통해 상기 coarse ADC의 입력 풀 스케일(full scale) 범위로 공급할 수 있다.
상기 예측부는 상기 하위 DAC 또는 상기 하위 ADC의 출력 조합 프로세스를 수행하여 상기 제1차 루프백 테스트부 후에 처리되는 상기 제2차 루프백 테스트부의 단계 간 오류로 인한 비선형성을 포함하여 예측할 수 있다.
상기 예측부는 상기 제1차 루프백 테스트부에서 획득되는 6개의 연립방정식과 상기 제2차 루프백 테스트부에서 획득되는 6개의 연립방정식을 처리하여 상기 DAC 및 상기 ADC 각각의 동적 비선형성을 예측할 수 있다.
상기 예측부는 후처리 과정에서, 상기 12개의 연립방정식을 처리하여 상기 DAC 및 상기 ADC에서 획득되는 12개의 고조파 계수를 획득할 수 있다.
본 발명의 실시예에 따르면, PGA(프로그램 가능한 가변 증폭기) 경로 및 바이패스 경로의 두 경로를 병렬로 포함한 부하 보드의 외부 루프백 구성에 기초하여 두 개의 개별 DUT로서 온칩 세그먼트 DAC 및 ADC의 동적 비선형성을 효율적으로 예측하는 루프백 기반의 자가 테스트 기법을 제공할 수 있다.
또한, 본 발명의 실시예에 따르면, 제안된 루프백 기반의 테스트 플랫폼을 사용함으로써, 일반적인 세그먼트 데이터 컨버터의 공정 테스트 시 발생하는 높은 비용 문제를 테스트 정확도를 희생시키지 않으면서 해결할 수 있으며, 루프백 기반의 상관관계 모델을 이용하여 기존 루프백 테스트의 결함 마스킹 문제를 해결할 수 있다.
도 1은 기존의 루프백 테스트 플랫폼을 설명하기 위해 도시한 것이다.
도 2는 본 발명의 실시예에 따른 임베디드 세그먼트 데이터 컨버터를 위한 선형성 자가 예측 방법의 동작 흐름도를 도시한 것이다.
도 3은 본 발명의 실시예에 따라 로드 보드 또는 PCB에 제안된 루프백 구성에 대해 도시한 것이다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 제1 루프백 및 제2 루프백 구성에 대해 도시한 것이다.
도 5a 및 도 5b은 본 발명의 실시예에 따른 제1차 루프백 및 제2차 루프백에 대한 정량적 모델을 도시한 것이다.
도 6은 본 발명의 실시예에 따른 세그먼트 DAC 모델 및 ADC 모델을 도시한 것이다.
도 7은 본 발명의 실시예에 따른 임베디드 세그먼트 데이터 컨버터를 위한 선형성 자가 예측 시스템의 세부 구성을 블록도로 도시한 것이다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명의 실시예들은, 두 개의 병렬 경로인 프로그래밍 가능한 가변 증폭기(PGA)와 테스트 목적을 위한 바이패스 경로를 사용하는 외부의 부하 보드를 이용하여 디지털 아날로그 컨버터(Digital-Analog-Converter; DAC)를 아날로그 디지털 컨버터(Analog-Digital-Converter; ADC)로 루핑하여 온 칩 세그먼트 DAC와 ADC의 동적 비선형성을 효율적으로 예측하는 것을 특징으로 한다.
본 발명의 실시예에 따른 시험 대상 장치(Device-Under-Test; DUT)는 자체적인 자가 테스트 장치인 것을 특징으로 하며, coarse DAC/ADC 및 fine DAC/ADC로 구성된다. 이때, coarse DAC/ADC는 최상위 비트(MSB)를 처리하고, fine DAC/ADC는 입력/출력 장치의 최하위 비트(LSB)를 처리하며, 이들의 출력은 종합 출력이 되도록 함께 추가된다.
세그먼트 데이터 컨버터에는 전류-스티어링 DAC, 저항성 DAC, ADC 하위 조정, 2단계 ADC, 폴딩(folding) ADC 등이 있으며, 각 하위 DAC/ADC에 사용되는 다양한 아키텍처가 제공하는 각각의 장점은 필요한 규격을 보다 쉽게 충족시킬 수 있게 한다. 또한, 세그먼트 DAC/ADC는 낮은 결함(glitch)과 적은 수의 구성요소(캐패시터, 저항기 등)를 제공하므로, 시스템 온 칩(System on Chip; SoC)에서 자주 사용된다.
이하에서는 도 2 내지 도 6을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도 2는 본 발명의 실시예에 따른 임베디드 세그먼트 데이터 컨버터를 위한 선형성 자가 예측 방법의 동작 흐름도를 도시한 것이다.
세그먼트 DAC(또는 ADC)는 coarse와 fine DAC(또는 ADC)로 구성되며, 본 발명의 실시예에 따른 선형성 자가 예측 방법은 두 개의 루프백 테스트를 순차적으로 수행한다.
도 2를 참조하면, 시작(210) 단계 이후에 제1차 루프백 테스트의 경우, 단계 220에서, 사인파 신호가 공급된 coarse DAC에서 출력되는 신호를 외부의 부하 보드를 통해 coarse ADC 및 fine ADC로 공급한다.
구체적으로, 단계 220은 coarse DAC에 사인파 신호를 공급하고, fine DAC를 우회하는 것을 특징으로 하며, coarse DAC에서 출력되는 신호를 부하 보드의 바이패스 경로를 통해 coarse ADC로 공급하고, coarse DAC에서 출력되는 신호를 부하 보드의 PGA 경로를 통해 fine ADC의 입력 풀 스케일(full scale) 범위로 공급할 수 있다.
제2차 루프백 테스트의 경우, 단계 230에서, 정현파 신호가 공급된 fine DAC에서 출력되는 신호를 부하 보드를 통해 fine ADC 및 coarse ADC로 공급한다.
구체적으로, 단계 230은 fine DAC에 정현파 신호를 공급하고, coarse DAC를 우회하는 것을 특징으로 하며, fine DAC에서 출력되는 신호를 부하 보드의 바이패스 경로를 통해 fine ADC로 공급하고, fine DAC에서 출력되는 신호를 부하 보드의 PGA 경로를 통해 coarse ADC의 입력 풀 스케일(full scale) 범위로 공급할 수 있다.
단계 240에서, 하위 DAC 및 하위 ADC의 동적 비선형성과 제1차 루프백 단계 및 제2차 루프백 단계에서 획득된 연립방정식을 처리하여 DAC 및 ADC 각각의 동적 비선형성을 예측한다.
단계 240은 제1차 루프백 단계에서 획득되는 6개의 연립방정식과 제2차 루프백 단계에서 획득되는 6개의 연립방정식을 처리하여 DAC 및 ADC 각각의 동적 비선형성을 예측할 수 있다. 단계 240은 이후 후처리 과정에서, 상기 12개의 연립방정식을 해결하여 DAC 및 ADC에서 획득되는 12개의 고조파 계수를 식별할 수 있다.
이에 따라서, 단계 240은 하위 DAC 또는 하위 ADC의 출력 조합 프로세스를 수행하여 각 DAC 및 ADC의 동적 비선형성을 예측할 수 있게 된다.
이후에, 본 발명의 실시예에 따른 선형성 자가 예측 방법은 종료(250)를 수행한다.
이하에서는 도 3 내지 도 6을 참조하여 본 발명의 실시예에 따른 선형성 자가 예측 과정에 대해 상세히 설명하도록 한다.
도 3은 본 발명의 실시예에 따라 로드 보드 또는 PCB에 제안된 루프백 구성에 대해 도시한 것이며, 도 4a 및 도 4b는 본 발명의 실시예에 따른 제1 루프백 및 제2 루프백 구성에 대해 도시한 것이다.
도 3은 부하 보드에 제안된 루프백 테스트 구성을 나타내며, 온 칩 DUT(310) 및 DfT 회로(320)를 포함한다.
도 3을 참조하면, 비선형 coarse/fine DAC 채널(311) 및 coarse/fine ADC 채널(312)은 각각 hcd, hfd, hca, hfa 등의 전송 기능을 사용하여 표시된다. 제1 루프백 또는 제1 루프백의 테스트 모드(test mode)에서는 각 하위 DAC 채널의 출력 신호가 각 하위 ADC 채널의 입력 풀 스케일 범위에 들어갈 수 있도록 PGA(321)와 두 개의 아날로그 멀티플렉서(MUXes, 322)로 외부에 구성된 DfT 회로(320)를 사용한다.
DfT 회로(320)의 두 출력은 테스트 목적으로 ADC의 추가 입력 단자인 CA IN과 FA IN으로 다시 루핑된다. 이후에, 이러한 입력은 ADC에 존재하는 두 개의 입력 스위치(313)를 통해 hca와 hfa에 연결되고, 그 다음 hca와 hfa의 출력, 즉 yca(t)와 yfa(t)는 테스트 목적으로 추가된 출력 스위치(314)를 통해 온칩 디지털 코어(Digital Core)에 연결된다.
단순성을 위해 DAC의 입력 신호나 ADC의 출력 신호는 디지털이지만 기존의 이산 시간 표시법 n(예를 들면, y(t))을 사용하고, DAC와 ADC의 경우 평활(smoothing) 필터, 안티앨리어싱 필터 및 아날로그 버퍼를 생략한다. 또한, DAC와 ADC 모두에 동일한 샘플링 속도를 사용하며, 기존 루프백 테스트에서와 같이 DAC의 샘플링 시간이 ADC의 샘플링 시간과 동기화 됨을 가정한다.
도 3에 도시된 본 발명의 실시예에 따른 제1차 루프백 및 제2차 루프백의 테스트 모드는 도 4a 및 도 4b와 같이 명확히 할 수 있다.
도 4a에 도시된 제1차 루프백인 coarse 루프백 테스트와 도 4b에 도시된 제2차 루프백인 fine 루프백 테스트는 테스트 모드에서 순차적으로 수행된다.
도 4a에 도시된 coarse 루프백 테스트의 경우, DfT 회로(430)는 L=0을 설정하여 coarse DAC 출력을 축소하기 위해 유니티(unity)보다 작은 값에 gain G(431)를 설정하고, 두 MUX(432) 중 입력 0을 선택하도록 재구성한다. 이에 따라서, 도 4a에 도시된 coarse 루프백 테스트 구성이 실현된다.
온칩 디지털 프로세서는 테스트 목적으로 전체 DAC 입력(즉, LSB의 모든 0)의 MSB에만 표시되는 단일 톤 사인파 자극
Figure 112020115051492-pat00001
을 생성한다. 따라서, xd1(t)은 coarse DAC 즉, hcd에만 적용되며, fine DAC 즉, hfd는 이 루프백 테스트에 참여하지 않는다.
ycd(t)는 hcd에 의해 도입된 동적 비선형성을 나타내며, 이는 테일러 확장을 사용하여 하기의 [수식 1]과 같이 모델링될 수 있다.
[수식 1]
Figure 112020115051492-pat00002
여기서,
Figure 112020115051492-pat00003
는 coarse DAC의 i번째 차수의 고조파 계수를 나타낸다. 본 발명에서는 보다 나은 이해를 위해 고조파 왜곡을 3차까지 고려하나, 3차에 국한되지 않으며 더 높은 순서에까지 확장이 가능할 수 있다.
DAC(410)의 출력인 ycd(t)는 DfT 회로(430)에 공급되며, DfT 회로(320)는 PGA 경로와 바이패스 경로 라는 두 개의 병렬 신호 경로를 포함한다. 바이패스 경로 출력은 단순히 DAC 출력에서 ycd(t)가 된다. 반면에, PGA 경로 출력인
Figure 112020115051492-pat00004
(G<1)는 DAC 출력을 PGA 경로에 적용하여 결정된다. 따라서, 정확한 성능 평가를 위해 DfT 회로(430)의 출력인 ycd(t) 및
Figure 112020115051492-pat00005
는 각각 coarse ADC(hca)와 fine ADC(hfa)의 풀 스케일(또는 -1dBFS) 입력 범위에 들어갈 수 있다. 마지막으로 yca1(t)과 yfa1(t)은 각각 hca 및 hfa에 ycd(t) 및
Figure 112020115051492-pat00006
를 적용하여 하기의 [수식 2]와 같이 동시에 획득될 수 있다.
[수식 2]
Figure 112020115051492-pat00007
여기서,
Figure 112020115051492-pat00008
와
Figure 112020115051492-pat00009
는 각각 coarse ADC와 fine ADC의 i번째 차수의 고조파 계수를 나타낸다. [수식 2]의 yca1(t)은 hca의
Figure 112020115051492-pat00010
와 hcd의
Figure 112020115051492-pat00011
사이의 상관관계를 나타낸다.
Figure 112020115051492-pat00012
는 yca1(t)의 스펙트럼 표현으로,
Figure 112020115051492-pat00013
및
Figure 112020115051492-pat00014
와 상관관계가 있는 3개의 고조파 계수의 수학 식을 포함한다. 그런 다음, 계수의 표현은 coarse ADC 출력 즉,
Figure 112020115051492-pat00015
,
Figure 112020115051492-pat00016
및
Figure 112020115051492-pat00017
에서 실험적으로 측정한 고조파 크기와 동일하다. 이러한 관계에서 세 개의 연립방정식을 획득할 수 있다.
마찬가지로 [수식 2]의 yfa1(t)은 hfa의
Figure 112020115051492-pat00018
와
Figure 112020115051492-pat00019
의 상관관계를 나타낸다.
Figure 112020115051492-pat00020
즉, yfa1(t)의 스펙트럼 표현은
Figure 112020115051492-pat00021
및
Figure 112020115051492-pat00022
와 상관관계가 있는 3개의 고조파 계수의 수학 식을 나타내며, 이는 fine ADC 출력에서 실험적으로 측정한 고조파 크기 즉,
Figure 112020115051492-pat00023
로 정량화할 수 있다. 그런 다음 위의 관계에서 세 가지 연립방정식의 또 다른 집합을 얻을 수 있다. 이에 따라서, 본 발명의 실시예에 따른 선형성 자가 예측 방법은 총 6개의 연립방정식을 도출하여 제1차 루프백인 coarse 루프백 테스트를 완료하게 된다.
도 4b에 도시된 제2차 루프백인 fine 루프백 테스트의 경우, DfT 회로(430)는 L=1을 설정하여 DAC 출력을 확대하기 위해 유니티(unity)보다 큰 값에 gain G(431)를 설정하고, 두 MUX(432) 중 입력 1을 선택하도록 재구성한다. 이에 따라서, 도 4b에 도시된 fine 루프백 테스트 구성이 실현된다.
온칩 디지털 프로세서는 정현파인 xd2(t)를 생성하며, 이는 테스트 목적을 위한 전체 DAC 입력(즉, MSB의 모든 0)의 LSB에만 표현된다. 그런 다음 xd2(t)를 fine DAC 즉, hfd에만 적용한다. yfd(t)는 hfd에 의해 도입된 동적 비선형성을 나타내며, 하기의 [수식 3]과 같이 모델링될 수 있다.
[수식 3]
Figure 112020115051492-pat00024
여기서,
Figure 112020115051492-pat00025
는 fine DAC의 i번째 차수의 고조파 계수이다. yfd(t)를 DfT 회로(430)에 적용되며, 바이패스 경로 출력은 단순히 DAC 출력에서 yfd(t)가 된다. 반면에, PGA 경로 출력인
Figure 112020115051492-pat00026
(G>1)은 DAC 출력을 PGA 경로에 적용하여 결정된다. 따라서, DfT 회로(430)의 출력인 yfd(t) 및
Figure 112020115051492-pat00027
는 각각 fine ADC(hfa)와 coarse ADC(hca)의 풀 스케일(또는 -1dBFS) 입력 범위에 들어갈 수 있다. 이때, yca2(t)와 yfa2(t)는 각각 hca 및 hfa에
Figure 112020115051492-pat00028
및 yfd(t)를 적용하여 하기의 [수식 4]와 같이 동시에 획득될 수 있다.
[수식 4]
Figure 112020115051492-pat00029
여기서, [수식 4]의 yca2(t)는 hca의
Figure 112020115051492-pat00030
와 hfa의
Figure 112020115051492-pat00031
사이의 상관관계를 나타낸다.
Figure 112020115051492-pat00032
즉, yca2(t)의 스펙트럼 표현은
Figure 112020115051492-pat00033
와
Figure 112020115051492-pat00034
로 구성된 고조파 계수의 수학식을 나타내며, 이는 coarse ADC 출력에서 측정한 고조파 크기 즉,
Figure 112020115051492-pat00035
와 같다. 또한, 본 발명의 실시예에 따른 선형성 자가 예측 방법은 전술한 관계에서 3개의 연립방정식도 획득할 수 있다.
마찬가지로 [수식 4]의 yfa2(t)는
Figure 112020115051492-pat00036
와
Figure 112020115051492-pat00037
의 상관관계를 나타낸다.
Figure 112020115051492-pat00038
즉, yfa2(t)의 스펙트럼 표현은
Figure 112020115051492-pat00039
및
Figure 112020115051492-pat00040
와 상관관계가 있는 고조파 계수의 수학 식을 나타내며, 이는 fine ADC 출력에서 실험적으로 측정한 고조파 크기 즉,
Figure 112020115051492-pat00041
와 동일하다. 그런 다음 위의 관계에서 세 개의 연립방정식을 획득할 수 있다. 이에 따라서, 본 발명의 실시예에 따른 선형성 자가 예측 방법은 총 6개의 연립방정식을 도출하여 제2차 루프백인 fine 루프백 테스트를 완료하게 된다.
마지막으로 후처리에서, 본 발명의 실시예에 따른 선형성 자가 예측 방법은 루프백 테스트를 통해서 획득한 총 12개의 연립방정식을 해결함으로써, DAC 및 ADC에서 획득한 12개의 고조파 계수(
Figure 112020115051492-pat00042
,
Figure 112020115051492-pat00043
,
Figure 112020115051492-pat00044
및
Figure 112020115051492-pat00045
)를 식별할 수 있게 된다. 따라서, 생산 시험에서 스펙트럼 루프백 반응을 실험적으로 측정하여 연립방정식의 해결책에 입력하면 coarse DAC, fine DAC, coarse ADC, fine ADC의 개별 고조파 계수는 쉽게 예측되므로 하위 DAC 및 하위 ADC의 출력 조합 계산을 사용하여 전체 DAC 및 ADC의 고조파 계수를 획득할 수 있다.
제1차 루프백 및 제2차 루프백의 루프백 테스트에서 하위 DAC 및 하위 ADC 사이의 분해능 관계는 기존 루프백 테스트의 분해능 관계를 따른다. 이에, DAC의 분해능이 ADC의 분해능보다 2비트 높은 경우 보다 정확한 테스트 결과를 획득할 수 있다.
도 5a 및 도 5b은 본 발명의 실시예에 따른 제1차 루프백 및 제2차 루프백에 대한 정량적 모델을 도시한 것이고, 도 6은 본 발명의 실시예에 따른 세그먼트 DAC 모델 및 ADC 모델을 도시한 것이다.
도 5a를 참조하면, 제1차 루프백인 coarse 루프백 테스트는 테스트 자극
Figure 112020115051492-pat00046
을 hcd에 적용하여 ycd(t)와 그 스펙트럼 표현
Figure 112020115051492-pat00047
를 하기의 [수식 5]와 도출할 수 있다.
[수식 5]
Figure 112020115051492-pat00048
여기서,
Figure 112020115051492-pat00049
,
Figure 112020115051492-pat00050
및
Figure 112020115051492-pat00051
이다. 또한, yca1(t)과 그 스펙트럼 표현
Figure 112020115051492-pat00052
는 ADC의 hca에 적용하여 하기의 [수식 6]을 통해 도출할 수 있다.
[수식 6]
Figure 112020115051492-pat00053
여기서,
Figure 112020115051492-pat00054
Figure 112020115051492-pat00055
이다. 또한,
Figure 112020115051492-pat00056
는 스펙트럼의 기본 항을 나타내고,
Figure 112020115051492-pat00057
는
Figure 112020115051492-pat00058
의 2차와 3차 고조파 합계를 나타낸다. *i는 그 자체로 콘볼루션의 i-폴드 반복을 나타낸다.
Figure 112020115051492-pat00059
는 유사하게 도출될 수 있다.
최종적으로 [수식 6]에서의
Figure 112020115051492-pat00060
를 획득하며, 이 값을 사용하여 [수식 6]의
Figure 112020115051492-pat00061
는 하기의 [수식 7]과 같이 식별할 수 있다.
[수식 7]
Figure 112020115051492-pat00062
[수식 6]에 나타낸 것처럼
Figure 112020115051492-pat00063
는 hca 출력에서 실험적으로 측정한 고조파 계수
Figure 112020115051492-pat00064
를 나타낸다.
동시에 본 발명의 실시예에 따른 선형성 자가 예측 방법은 ycd(t)를 증폭기 G(ω)에 적용하여 hfa의 풀 스케일 입력 범위에 맞는
Figure 112020115051492-pat00065
로 축소할 수 있다. 이때, 단순성을 위해 통과 대역에서는 gain이 일정한 값
Figure 112020115051492-pat00066
이라고 가정하며, 그 단계는 [수식 8]과 같이 처리할 수 있다.
[수식 8]
Figure 112020115051492-pat00067
나아가, yfa1(t) 또는 Yfa1(ω)는 하기의 [수식 9]와 같이 hfa에
Figure 112020115051492-pat00068
를 적용하여 획득될 수 있다.
[수식 9]
Figure 112020115051492-pat00069
또한, [수식 6]에서와 같이 [수식 9]에서
Figure 112020115051492-pat00070
는
Figure 112020115051492-pat00071
를 사용하여 획득될 수 있다.
[수식 10]
Figure 112020115051492-pat00072
여기서,
Figure 112020115051492-pat00073
는 hfa의 출력에서 실험적으로 측정된 고조파 계수
Figure 112020115051492-pat00074
를 나타낸다.
도 5b를 참조하면, 제2차 루프백인 fine 루프백 테스트는 다른 테스트 자극
Figure 112020115051492-pat00075
을 hfd에 적용하여 도 5b와 하기의 [수식 11]과 같이 yfd(t) 또는 Yfd(ω)를 획득할 수 있다. 여기서, k는 유니티(unity)보다 작은 상수 값이기 때문에 hfa에 대한 DAC 입력의 LSB에서만 표현될 수 있다.
[수식 11]
Figure 112020115051492-pat00076
여기서,
Figure 112020115051492-pat00077
,
Figure 112020115051492-pat00078
,
Figure 112020115051492-pat00079
이다. 또한, yfd(t)는 G(ω)를 통해
Figure 112020115051492-pat00080
까지 확대되어 hca의 풀 스케일 입력 범위에 맞는 크기가 될 수 있다. 이때, [수식 8]과 같이 통과 대역에서는 gain이 상수
Figure 112020115051492-pat00081
로 가정하며, 하기의 [수식 12]와 같이 처리할 수 있다.
[수식 12]
Figure 112020115051492-pat00082
그 다음, hca에
Figure 112020115051492-pat00083
를 적용하여 yca2(t) 또는 Yca2(ω)를 측정한다(하기의 [수식 13] 참고).
[수식 13]
Figure 112020115051492-pat00084
Figure 112020115051492-pat00085
여기서,
Figure 112020115051492-pat00086
Figure 112020115051492-pat00087
이다. 마찬가지로
Figure 112020115051492-pat00088
는 스펙트럼의 기본 항을 나타내며,
Figure 112020115051492-pat00089
는
Figure 112020115051492-pat00090
의 두 번째 고조파와 세 번째 고조파의 합을 나타낸다.
Figure 112020115051492-pat00091
또한 같은 방법으로 도출할 수 있으며, 최종적으로 [수식 13]의
Figure 112020115051492-pat00092
가 확인된다.
이러한 것들을 바탕으로 [수식 13]의
Figure 112020115051492-pat00093
는 하기의 [수식 14]와 같이 도출될 수 있다.
[수식 14]
Figure 112020115051492-pat00094
여기서,
Figure 112020115051492-pat00095
는 hca 출력에서 실험적으로 측정한 고조파 계수
Figure 112020115051492-pat00096
를 나타낸다.
동시에 yfd(t)를 hfa에 적용하여 yfa2(t) 또는 Yfa2(ω)를 측정한다(하기의 [수식 15] 참고).
[수식 15]
Figure 112020115051492-pat00097
나아가, [수식 13]의
Figure 112020115051492-pat00098
를 이용하면, [수식 15]의
Figure 112020115051492-pat00099
를 다음과 같이 도출할 수 있다.
[수식 16]
Figure 112020115051492-pat00100
여기서,
Figure 112020115051492-pat00101
는 hfa 출력에서 실험적으로 측정한 고조파 계수
Figure 112020115051492-pat00102
를 나타낸다.
마지막으로 본 발명의 실시예에 따른 선형성 자가 예측 방법은 [수식 7], [수식 10], [수식 14] 및 [수식 16]과 같이 총 12개의 연립방정식을 도출한다. 따라서 12개의 루프백 반응(
Figure 112020115051492-pat00103
,
Figure 112020115051492-pat00104
,
Figure 112020115051492-pat00105
,
Figure 112020115051492-pat00106
)을 제1차 루프백 및 제2차 루프백에서의 측정값에서 실험적으로 측정하여 이 반응들이 연립방정식에 입력되면, coarse DAC 및 coarse ADC와 fine DAC 및 fine ADC의 고조파 계수(
Figure 112020115051492-pat00107
,
Figure 112020115051492-pat00108
,
Figure 112020115051492-pat00109
,
Figure 112020115051492-pat00110
)를 쉽게 구할 수 있다. 그런 다음 [수식 5]와 같이 대칭 테일러 확장을 사용하여 도출한 [수식 17]을 이용하여 coarse DAC 및 coarse ADC와 fine DAC 및 fine ADC 각각에 대해 고조파 계수를 전달 함수에 적용한다.
[수식 17]
Figure 112020115051492-pat00111
여기서 x(t)는 입력 신호를 나타낸다. hsub는 hcd, hfd, hca, hfa를 나타내며,
Figure 112020115051492-pat00112
,
Figure 112020115051492-pat00113
,
Figure 112020115051492-pat00114
,
Figure 112020115051492-pat00115
를 각각 나타낸다.
도 6에 도시된 바는 도 3에서 설명한 바와 같이 전통적인 세그먼트 DAC 및 ADC 모델을 보여준다.
도 6을 참조하면,
Figure 112020115051492-pat00116
의 DAC 모델 및 ADC 모델에서 해당하는 전달함수 [수식 17]은 hcd, hfd, hca, hfa에 적용되며, yd(t)는 ADC 모델에 적용되고, yd(t) 또는 ya(t)의 출력은 기존의 세그먼트 아키텍처처럼 기존 결합 프로세스를 사용하여 획득할 수 있다.
마지막으로, 각 DAC와 ADC에 대한 총 고조파 왜곡(total-harmonic-distortion; THD)은 yd(t)와 ya(t)의 스펙트럼 계산에서 획득될 수 있다. 또한, 단계 간 gain 및 오프셋 오류와 같이, 단계간 오류로 인한 비선형성은 하위 DAC 또는 하위 ADC의 출력 조합 프로세스를 수행함으로써 yd(t) 또는 ya(t)로 해결할 수 있다.
도 7은 본 발명의 실시예에 따른 임베디드 세그먼트 데이터 컨버터를 위한 선형성 자가 예측 시스템의 세부 구성을 블록도로 도시한 것이다.
도 7을 참조하면, 본 발명의 실시예에 따른 선형성 자가 예측 시스템은 가변 증폭기(PGA)와 외부의 부하 보드를 이용하여 디지털 아날로그 컨버터(Digital-Analog-Converter; DAC)를 아날로그 디지털 컨버터(Analog-Digital-Converter; ADC)로 루핑하여 온 칩 세그먼트 DAC와 ADC의 동적 비선형성을 효율적으로 예측한다.
이를 위해, 본 발명의 실시예에 따른 선형성 자가 예측 시스템(700)은 제1차 루프백 테스트부(710), 제2차 루프백 테스트부(720) 및 예측부(730)를 포함한다.
제1차 루프백 테스트부(710)는 사인파 신호가 공급된 coarse DAC에서 출력되는 신호를 외부의 부하 보드를 통해 coarse ADC 및 fine ADC로 공급한다.
구체적으로, 제1차 루프백 테스트부(710)는 coarse DAC에 사인파 신호를 공급하고, fine DAC를 우회하는 것을 특징으로 하며, coarse DAC에서 출력되는 신호를 부하 보드의 바이패스 경로를 통해 coarse ADC로 공급하고, coarse DAC에서 출력되는 신호를 부하 보드의 PGA 경로를 통해 fine ADC의 입력 풀 스케일(full scale) 범위로 공급할 수 있다.
제2차 루프백 테스트부(720)는 정현파 신호가 공급된 fine DAC에서 출력되는 신호를 부하 보드를 통해 fine ADC 및 coarse ADC로 공급한다.
구체적으로, 제2차 루프백 테스트부(720)는 fine DAC에 정현파 신호를 공급하고, coarse DAC를 우회하는 것을 특징으로 하며, fine DAC에서 출력되는 신호를 부하 보드의 바이패스 경로를 통해 fine ADC로 공급하고, fine DAC에서 출력되는 신호를 부하 보드의 PGA 경로를 통해 coarse ADC의 입력 풀 스케일(full scale) 범위로 공급할 수 있다.
예측부(730)는 하위 DAC 및 하위 ADC의 동적 비선형성과 제1차 루프백 테스트부(710) 및 제2차 루프백 테스트부(720)에서 획득된 수식을 처리하여 DAC 및 ADC 각각의 동적 비선형성을 예측한다.
예측부(730)는 제1차 루프백 테스트부(710)에서 획득되는 6개의 연립방정식과 제2차 루프백 테스트부(720)에서 획득되는 6개의 연립방정식을 처리하여 DAC 및 ADC 각각의 동적 비선형성을 예측할 수 있다. 예측부(730)는 이후 후처리 과정에서, 상기 12개의 연립방정식을 해결하여 DAC 및 ADC에서 획득되는 12개의 고조파 계수를 획득할 수 있다.
이에 따라서, 예측부(730)는 하위 DAC 또는 하위 ADC의 출력 조합 프로세스를 수행하여 각 DAC 및 ADC의 동적 비선형성을 예측할 수 있게 된다.
비록, 도 7의 시스템에서 그 설명이 생략되었더라도, 본 발명에 따른 시스템은 상기 도 2 내지 도 6에서 설명한 모든 내용을 포함할 수 있다는 것은 이 기술 분야에 종사하는 당업자에게 있어서 자명하다.
이상에서 설명된 시스템 또는 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPGA(Field Programmable Gate Array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 어플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (16)

  1. 임베디드 세그먼트 데이터 컨버터를 위한 선형성 자가 예측 방법에 있어서,
    사인파 신호가 공급된 coarse DAC에서 출력되는 신호를 외부의 부하 보드를 통해 coarse ADC 및 fine ADC로 공급하는 제1차 루프백 단계;
    정현파 신호가 공급된 fine DAC에서 출력되는 신호를 상기 부하 보드를 통해 fine ADC 및 coarse ADC로 공급하는 제2차 루프백 단계; 및
    하위 DAC 및 하위 ADC의 동적 비선형성과 상기 제1차 루프백 단계 및 상기 제2차 루프백 단계에서 획득된 수식을 처리하여 coarse/fine DAC 및 coarse/fine ADC 각각의 동적 비선형성을 예측하는 단계를 포함하며,
    상기 하위 DAC는 상기 fine DAC 또는 상기 coarse DAC를 나타내고, 상기 하위 ADC는 상기 fine ADC 또는 상기 coarse ADC를 나타내는, 선형성 자가 예측 방법.
  2. 제1항에 있어서,
    상기 제1차 루프백 단계는
    상기 coarse DAC에 상기 사인파 신호를 공급하고, 상기 사인파 신호가 상기 fine DAC를 거치지 않는 것을 특징으로 하는, 선형성 자가 예측 방법.
  3. 제2항에 있어서,
    상기 제1차 루프백 단계는
    상기 coarse DAC에서 출력되는 신호를 상기 부하 보드의 바이패스 경로를 통해 상기 coarse ADC로 공급하고, 상기 coarse DAC에서 출력되는 신호를 상기 부하 보드의 PGA 경로를 통해 상기 fine ADC의 입력 풀 스케일(full scale) 범위로 공급하는, 선형성 자가 예측 방법.
  4. 제1항에 있어서,
    상기 제2차 루프백 단계는
    상기 fine DAC에 상기 정현파 신호를 공급하고, 상기 정현파 신호가 상기 coarse DAC를 거치지 않는 것을 특징으로 하는, 선형성 자가 예측 방법.
  5. 제4항에 있어서,
    상기 제2차 루프백 단계는
    상기 fine DAC에서 출력되는 신호를 상기 부하 보드의 바이패스 경로를 통해 상기 fine ADC로 공급하고, 상기 fine DAC에서 출력되는 신호를 상기 부하 보드의 PGA 경로를 통해 상기 coarse ADC의 입력 풀 스케일(full scale) 범위로 공급하는, 선형성 자가 예측 방법.
  6. 제1항에 있어서,
    상기 동적 비선형성을 예측하는 단계는
    상기 하위 DAC 또는 상기 하위 ADC에서 출력되는 출력의 스펙트럼을 계산하는 출력 조합 프로세스를 수행하여 상기 하위 DAC와 상기 하위 ADC 간의 신호 크기범위가 일치하지 않아 발생하는 오류로 인한 비선형성을 포함하여 예측하는, 선형성 자가 예측 방법.
  7. 제6항에 있어서,
    상기 동적 비선형성을 예측하는 단계는
    상기 제1차 루프백 단계에서 획득되는 6개의 연립방정식과 상기 제2차 루프백 단계에서 획득되는 6개의 연립방정식을 처리하여 상기 coarse/fine DAC 및 상기 coarse/fine ADC 각각의 동적 비선형성을 예측하는, 선형성 자가 예측 방법.
  8. 제7항에 있어서,
    상기 동적 비선형성을 예측하는 단계는
    상기 12개의 연립방정식을 처리하여 상기 coarse/fine DAC 및 상기 coarse/fine ADC에서 획득되는 12개의 고조파 계수를 획득하는, 선형성 자가 예측 방법.
  9. 임베디드 세그먼트 데이터 컨버터를 위한 선형성 자가 예측 시스템에 있어서,
    사인파 신호가 공급된 coarse DAC에서 출력되는 신호를 외부의 부하 보드를 통해 coarse ADC 및 fine ADC로 공급하는 제1차 루프백 테스트부;
    정현파 신호가 공급된 fine DAC에서 출력되는 신호를 상기 부하 보드를 통해 fine ADC 및 coarse ADC로 공급하는 제2차 루프백 테스트부; 및
    하위 DAC 및 하위 ADC의 동적 비선형성과 상기 제1차 루프백 테스트부 및 상기 제2차 루프백 테스트부에서 획득된 수식을 처리하여 coarse/fine DAC 및 coarse/fine ADC 각각의 동적 비선형성을 예측하는 예측부를 포함하며,
    상기 하위 DAC는 상기 fine DAC 또는 상기 coarse DAC를 나타내고, 상기 하위 ADC는 상기 fine ADC 또는 상기 coarse ADC를 나타내는, 선형성 자가 예측 시스템.
  10. 제9항에 있어서,
    상기 제1차 루프백 테스트부는
    상기 coarse DAC에 상기 사인파 신호를 공급하고, 상기 사인파 신호가 상기 fine DAC를 거치지 않는 것을 특징으로 하는, 선형성 자가 예측 시스템.
  11. 제10항에 있어서,
    상기 제1차 루프백 테스트부는
    상기 coarse DAC에서 출력되는 신호를 상기 부하 보드의 바이패스 경로를 통해 상기 coarse ADC로 공급하고, 상기 coarse DAC에서 출력되는 신호를 상기 부하 보드의 PGA 경로를 통해 상기 fine ADC의 입력 풀 스케일(full scale) 범위로 공급하는, 선형성 자가 예측 시스템.
  12. 제9항에 있어서,
    상기 제2차 루프백 테스트부는
    상기 fine DAC에 상기 정현파 신호를 공급하고, 상기 정현파 신호가 상기 coarse DAC를 거치지 않는 것을 특징으로 하는, 선형성 자가 예측 시스템.
  13. 제12항에 있어서,
    상기 제2차 루프백 테스트부는
    상기 fine DAC에서 출력되는 신호를 상기 부하 보드의 바이패스 경로를 통해 상기 fine ADC로 공급하고, 상기 fine DAC에서 출력되는 신호를 상기 부하 보드의 PGA 경로를 통해 상기 coarse ADC의 입력 풀 스케일(full scale) 범위로 공급하는, 선형성 자가 예측 시스템.
  14. 제9항에 있어서,
    상기 예측부는
    상기 하위 DAC 또는 상기 하위 ADC에서 출력되는 출력의 스펙트럼을 계산하는 출력 조합 프로세스를 수행하여 상기 하위 DAC와 상기 하위 ADC 간의 신호 크기범위가 일치하지 않아 발생하는 오류로 인한 비선형성을 포함하여 예측하는, 선형성 자가 예측 시스템.
  15. 제14항에 있어서,
    상기 예측부는
    상기 제1차 루프백 테스트부에서 획득되는 6개의 연립방정식과 상기 제2차 루프백 테스트부에서 획득되는 6개의 연립방정식을 처리하여 상기 coarse/fine DAC 및 상기 coarse/fine ADC 각각의 동적 비선형성을 예측하는, 선형성 자가 예측 시스템.
  16. 제15항에 있어서,
    상기 예측부는
    상기 12개의 연립방정식을 처리하여 상기 coarse/fine DAC 및 상기 coarse/fine ADC에서 획득되는 12개의 고조파 계수를 획득하는, 선형성 자가 예측 시스템.
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