KR102353361B1

KR102353361B1 - De-multiplexer for display device

Info

Publication number: KR102353361B1
Application number: KR1020170086516A
Authority: KR
Inventors: 박제형; 배현직
Original assignee: 엘지디스플레이 주식회사
Priority date: 2017-07-07
Filing date: 2017-07-07
Publication date: 2022-01-20
Also published as: KR20190005609A

Abstract

본 발명은 표시 장치의 저주파수 구동 시 화면 떨림을 방지할 수 있는 표시 장치의 디멀티플렉서에 관한 것으로, 본 발명에 따른 표시 장치의 디멀티플렉서는, 2의 출력 채널을 6개의 데이터 라인에 연결하기 위해 6개의 스위칭 트랜지스터를 구비한 디멀트플렉서에 있어서, 상기 6개의 스위칭 트랜지스터 중, 3개의 스위칭 트랜지스터는 제어 신호가 인가되는 각 게이트 전극을 중심으로 우측에 상기 출력 채널이 연결되는 드레인 영역을 구비하고 좌측에 데이터 라인이 연결되는 소오스 영역을 구비하며, 나머지 3개의 스위칭 트랜지스터는 제어 신호가 인가되는 각 게이트 전극을 중심으로 우측에 데이터 라인이 연결되는 소오스 영역을 구비하고, 좌측에 출력 채널이 연결되는 드레인 영역을 구비한 것이다.The present invention relates to a demultiplexer of a display device capable of preventing screen shake when the display device is driven at a low frequency. In a demultiplexer including a transistor, among the six switching transistors, three switching transistors have a drain region connected to the output channel on the right side with respect to each gate electrode to which a control signal is applied, and a data line on the left side The other three switching transistors have a source region connected to the data line on the right side with respect to each gate electrode to which the control signal is applied, and a drain region connected to the output channel on the left side. did it

Description

표시 장치의 디멀티플렉서{De-multiplexer for display device}De-multiplexer for display device

본 발명은 표시 장치에 관한 것으로, 특히 표시 장치의 저주파수 구동 시 화면 떨림을 방지할 수 있는 표시 장치의 디멀티플렉서에 관한 것이다.The present invention relates to a display device, and more particularly, to a demultiplexer of the display device capable of preventing screen shake when the display device is driven at a low frequency.

최근 디지털 데이터를 이용하여 영상을 표시하는 평판 표시 장치로는 액정을 이용한 액정 표시 장치(Liquid Crystal Display Device: LCD), 유기 발광 다이오드 (Organic Light Emitting Diode; 이하 OLED)를 이용한 OLED 표시 장치(OLED Display Device) 등이 대표적이다.Recently, as a flat panel display device that displays an image using digital data, a liquid crystal display device (LCD) using liquid crystal and an OLED display device using an organic light emitting diode (OLED) are used. Device), for example.

이러한 평판 표시 장치는 영상을 표시하기 위해 다수개의 게이트 라인들 및 다수개의 데이터 라인들을 구비한 표시 패널과 상기 표시 패널을 구동하기 위한 구동 회로부를 구비한다.The flat panel display includes a display panel including a plurality of gate lines and a plurality of data lines to display an image, and a driving circuit unit for driving the display panel.

상기와 같은 표시 패널 중 액정 표시 패널은 유리 기판상에 박막트랜지스터 어레이가 형성되는 박막트랜지스터 어레이 기판과, 유리 기판상에 칼라 필터 어레이가 형성되는 칼라 필터 어레이 기판과, 상기 박막트랜지스터 어레이 기판과 상기 칼라 필터 어레이 기판 사이에 충진된 액정층을 구비하여, 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.Among the display panels, the liquid crystal display panel includes a thin film transistor array substrate on which a thin film transistor array is formed on a glass substrate, a color filter array substrate on which a color filter array is formed on a glass substrate, the thin film transistor array substrate and the color filter array substrate. A liquid crystal layer filled between the filter array substrates is provided, and a voltage is applied to the electric field generating electrode to generate an electric field in the liquid crystal layer. .

또한, 상기와 같은 액정 표시 패널을 구동하기 위한 구동 회로부는 상기 액정 표시 패널에 배치된 다수의 데이터 라인을 구동하는 데이터 구동부와, 상기 액정 표시 패널에 배치된 다수의 게이트 라인을 구동하는 게이트 구동부와, 상기 데이터 구동부 및 게이트 구동부를 제어하는 타이밍 컨트롤러 등을 포함한다.In addition, the driving circuit unit for driving the liquid crystal display panel includes a data driver driving a plurality of data lines disposed on the liquid crystal display panel, a gate driving unit driving a plurality of gate lines disposed on the liquid crystal display panel, and , and a timing controller for controlling the data driver and the gate driver.

상기 데이터 구동부는 상기 타이밍 콘트롤러로부터 입력되는 데이터 제어신호(DDC)에 응답하여 상기 RGB 데이터를 계조값에 대응하는 아날로그의 화소 신호(데이터 신호 또는 데이터 전압)으로 변환하고, 이렇게 변환된 화소 신호를 표시패널(110)상의 데이터 라인(DL)들에 공급한다.The data driver converts the RGB data into an analog pixel signal (data signal or data voltage) corresponding to a grayscale value in response to a data control signal DDC input from the timing controller, and displays the converted pixel signal It is supplied to the data lines DL on the panel 110 .

상기 데이터 구동부는 적어도 하나의 데이터 드라이버 집적회로(DDIC: Data Driver Integrated Circuit, 이하 '데이터 드라이버 IC'라 함)를 포함하여 다수의 데이터 라인을 구동할 수 있고, 상기 각 각 데이터 드라이버 IC는 쉬프트 레지스터, 래치 회로 등을 포함하는 로직부와, 디지털 아날로그 컨버터(DAC: Digital Analog Converter)와, 출력 버퍼 등을 포함할 수 있다. The data driver may include at least one data driver integrated circuit (DDIC, hereinafter referred to as a 'data driver IC') to drive a plurality of data lines, and each data driver IC includes a shift register. , a logic unit including a latch circuit, a digital analog converter (DAC), an output buffer, and the like.

한편, 최근에는 UHD(Ultra High Ddefinition) 이상의 고해상도(3840?2160 이상) 액정 표시 장치가 제품으로 많이 출시되고 있고, UHD 이상의 고해상도 액정 표시 장치에서 데이터 드라이버 IC의 출력 채널들 각각이 표시 패널의 데이터 라인들 각각에 1:1로 접속되는 경우, 상기 데이터 드라이버 IC의 개수 증가로 인해 제조 비용이 상승하는 문제가 있다.On the other hand, recently, many high-resolution (3840 to 2160 or more) liquid crystal display devices of UHD (Ultra High Definition) or higher have been released as products, and in the UHD or higher high-resolution liquid crystal display devices, each of the output channels of the data driver IC is a data line of the display panel. When each of the data driver ICs is connected 1:1, there is a problem in that the manufacturing cost increases due to an increase in the number of the data driver ICs.

따라서, 데이터 드라이버 IC의 개수를 줄이기 위해, 디멀티플렉서(DMUX)를 이용하여 데이터 드라이버 IC의 하나의 출력 채널을 적어도 2개의 데이터 라인들에 접속하는 디멀티플렉싱 구동 방식이 사용되고 있다.Accordingly, in order to reduce the number of data driver ICs, a demultiplexing driving method of connecting one output channel of the data driver IC to at least two data lines using a demultiplexer (DMUX) is used.

도 1은 일반적인 디멀티플렉싱 구동 방식의 액정 표시 장치를 개략적으로 도시한 구성도이고, 도 2는 도 1에 도시된 디멀티플렉서의 상세 회로도이다.FIG. 1 is a configuration diagram schematically illustrating a liquid crystal display of a general demultiplexing driving method, and FIG. 2 is a detailed circuit diagram of the demultiplexer shown in FIG. 1 .

일반적인 디멀티플렉싱 구동 방식의 액정 표시 장치는, 도 1에 도시한 바와 같이, 다수의 데이터 라인(DL1, DL2, ... DLn) 및 다수의 게이트 라인(GL1, GL2, ... GLm)이 배치되어 픽셀 매트릭스(22)를 구비한 액정 표시 패널(20)과, 상기 다수의 데이터 라인((DL1, DL2, ... DLn)을 구동하는 데이터 드라이버(26)와, 상기 다수의 게이트 라인(GL1, GL2, ... GLm)을 구동하는 게이트 드라이버(24)와, 데이터 드라이버(26)와 상기 픽셀 매트릭스(22) 사이에 접속된 디멀티플렉서(DEMUX)(28)와, 상기 데이터 드라이버(26) 및 게이트 드라이버(24)를 제어하는 타이밍 컨트롤러(10) 등을 포함한다.In a general demultiplexing driving type liquid crystal display device, as shown in FIG. 1 , a plurality of data lines DL1, DL2, ... DLn and a plurality of gate lines GL1, GL2, ... GLm are disposed. A liquid crystal display panel 20 having a pixel matrix 22, a data driver 26 driving the plurality of data lines (DL1, DL2, ... DLn), and the plurality of gate lines GL1 , GL2, ... GLm); a demultiplexer (DEMUX) 28 connected between the data driver 26 and the pixel matrix 22; the data driver 26 and and a timing controller 10 for controlling the gate driver 24 and the like.

상기 데이터 드라이버(26) 및 상기 게이트 드라이버(24)는 액정 표시 패널(20)에 내장될 수도 있다.The data driver 26 and the gate driver 24 may be embedded in the liquid crystal display panel 20 .

상기 타이밍 컨트롤러(10)는 상기 게이트 드라이버(24) 및 상기 데이터 드라이버(26)의 구동 타이밍을 제어하는 다수의 제어 신호들을 생성하여 공급함과 아울러 상기 데이터 드라이버(26)에 화소 데이터를 정렬하여 공급한다.The timing controller 10 generates and supplies a plurality of control signals for controlling driving timings of the gate driver 24 and the data driver 26 , and arranges and supplies pixel data to the data driver 26 . .

그리고, 타이밍 컨트롤러(10)는 액정 표시 패널(20)에 내장된 상기 DEMUX부(28)를 제어하는 다수의 제어 신호들(C1, C2, C3, C4, C5, C6)을 생성하여 공급한다.In addition, the timing controller 10 generates and supplies a plurality of control signals C1 , C2 , C3 , C4 , C5 , and C6 for controlling the DEMUX unit 28 built in the liquid crystal display panel 20 .

DEMUX부(28)는, 도 2에 도시한 바와 같이, 상기 데이터 드라이버(26)와 화소 매트릭스(22)의 n개의 데이터 라인들(DL1 내지 DLn) 사이에 접속된 k개의 디멀티플렉서(DEMUX1 - DEMUXk)를 구비한다. 상기 각 디멀티플렉서(DEMUX1 내지 DEMUXk)는 데이터 드라이버(26)의 2개의 출력 채널(S1-S2, S3-S4, ... S2k-1-S2k) 에 병렬로 접속되고, 데이터 라인들(DL1 내지 DLn) 중 6개의 데이터 라인들 각각과 접속된 제1 내지 제6 스위치(SW1 내지 SW6)를 구비한다.As shown in FIG. 2 , the DEMUX unit 28 includes k demultiplexers DEMUX1 - DEMUXk connected between the data driver 26 and the n data lines DL1 to DLn of the pixel matrix 22 . to provide Each of the demultiplexers DEMUX1 to DEMUXk is connected in parallel to two output channels S1-S2, S3-S4, ... S2k-1-S2k of the data driver 26, and data lines DL1 to DLn ) of the first to sixth switches SW1 to SW6 connected to each of the six data lines.

즉, 상기 디멀티플렉서는 하나의 출력 채널에서 출력되는 데이터 신호를 시분할 방식으로 3개의 데이터 라인들에 공급한다.That is, the demultiplexer supplies a data signal output from one output channel to three data lines in a time division manner.

상기 제1 내지 제6 스위치(SW1 내지 SW6)는 타이밍 컨트롤러(10)로부터 공급되는 제1 내지 제3 제어 신호(C1 내지 C3) 및 제4 내지 제6 제어 신호(C4 내지 C6)에 의해 한 수평 기간에서 서로 다른 시점에서 턴-온된다.The first to sixth switches SW1 to SW6 are connected in one horizontal direction by the first to third control signals C1 to C3 and fourth to sixth control signals C4 to C6 supplied from the timing controller 10 . It turns on at different times in the period.

도 3은 종래의 2개의 채널을 6개의 데이터 라인에 접속하는 디멀티플렉서의 레이아웃 구성도이고, 도 4는 도 3의 I-I' 선상의 단면도이다.3 is a layout diagram of a conventional demultiplexer for connecting two channels to six data lines, and FIG. 4 is a cross-sectional view taken along line II′ of FIG. 3 .

상술한 바와 같이, 상기 디멀티플렉서는 하나의 출력 채널에서 출력되는 데이터 신호를 시분할 방식으로 3개의 데이터 라인들에 공급한 것으로, 도 3에서는 2개의 출력 채널과 6개의 데이터 라인들을 도시하였다.As described above, the demultiplexer supplies a data signal output from one output channel to three data lines in a time division manner, and FIG. 3 shows two output channels and six data lines.

제 1 출력 채널(S1)은 정극성(+) 데이터 신호를 출력하고, 제 2 출력 채널(S2)는 부극성(-) 데이터 신호를 출력한다.The first output channel S1 outputs a positive (+) data signal, and the second output channel S2 outputs a negative (-) data signal.

상기 제 1 출력 채널(S1)의 데이터 신호는 제 1 내지 제 3 제어 신호(C1-C3)에 의해 제어되는 제 1 내지 제 3 스위칭 트랜지스터(SW1 내지 SW3)에 의해 시분할 방식으로 제 1, 제 5 및 제 3 데이터 라인(DL1, DL5, DL3)에 공급되고, 상기 제 2 출력 채널(S2)의 데이터 신호는 제 4 내지 제 6 제어 신호(C4-C6)에 의해 제어되는 제 4 내지 제 6 스위칭 트랜지스터(SW4 내지 SW6)에 의해 시분할 방식으로 제 4, 제 2 및 제 6 데이터 라인(DL4, DL2, DL6)에 공급된다.The data signals of the first output channel S1 are first and fifth in a time division manner by the first to third switching transistors SW1 to SW3 controlled by the first to third control signals C1 to C3. and fourth to sixth switching is supplied to the third data lines DL1, DL5, and DL3, and the data signal of the second output channel S2 is controlled by the fourth to sixth control signals C4-C6. It is supplied to the fourth, second, and sixth data lines DL4, DL2, and DL6 in a time division manner by the transistors SW4 to SW6.

여기서, 상기 제 2 스위칭 트랜지스터(SW2)에 의해 시분할된 상기 제 1 출력 채널(S1)의 데이터 신호가 제 5 데이터 라인(DL5)에 인가되고, 상기 제 5 스위칭 트랜지스터(SW5)에 의해 시분할된 상기 제 2 출력 채널(S2)의 데이터 신호가 제 2 데이터 라인(DL2)에 인가되는 것은, 라인 인버젼 방식으로 각 데이터 라인에 데이터 신호가 인가되도록 하기 위한 것이다.Here, the data signal of the first output channel S1 time-divided by the second switching transistor SW2 is applied to the fifth data line DL5, and the data signal time-divided by the fifth switching transistor SW5 is applied. The data signal of the second output channel S2 is applied to the second data line DL2 so that the data signal is applied to each data line in a line inversion method.

상기 제 1 내지 제 6 스위칭 트랜지스터들(SW1 내지 SW6)의 구성을 설명하면 다음과 같다.The configuration of the first to sixth switching transistors SW1 to SW6 will be described as follows.

먼저, 설명의 편의를 위해, 상기 제 1 내지 제 6 스위칭 트랜지스터들(SW1 내지 SW6)의 구성에서, 데이터 드라이버의 출력 채널이 연결되는 부분을 드레인 영역 또는 드레인 전극으로 표현하고, 데이터 라인에 연결되는 부분을 소오스 영역 또는 소오스 전극이라고 표현한다.First, for convenience of explanation, in the configuration of the first to sixth switching transistors SW1 to SW6, a portion to which the output channel of the data driver is connected is expressed as a drain region or a drain electrode, and is connected to the data line. The portion is referred to as a source region or a source electrode.

도 3 및 도 4에 도시한 바와 같이, 제 1 및 제 2 스위칭 트랜지스터(SW1, SW2)는 제 1 활성 영역(A1) 상측에 제 1 및 제 2 제어 신호(C1, C2)가 각각 인가되는 상기 제 1 스위칭 트랜지스터(SW1)용 제 1 게이트 전극(G1)과 상기 제 2 스위칭 트랜지스터(SW2)용 제 2 게이트 전극(G2)이 형성되고, 상기 제 1 및 제 2 게이트 전극(G1, G2) 사이의 제 1 활성 영역(A1)의 공통 드레인 영역에 제 1 출력 채널(S1)이 연결되고, 상기 제 1 및 제 2 게이트 전극(G1, G2) 양측의 제 1 활성 영역(A1)의 소오스 영역에 각각의 소오스 전극이 형성된다.3 and 4 , the first and second switching transistors SW1 and SW2 are the first and second control signals C1 and C2 applied above the first active region A1, respectively. A first gate electrode G1 for the first switching transistor SW1 and a second gate electrode G2 for the second switching transistor SW2 are formed, and between the first and second gate electrodes G1 and G2 The first output channel S1 is connected to the common drain region of the first active region A1 of Each source electrode is formed.

또한, 제 3 스위칭 트랜지스터(SW3)는 제 2 활성 영역(A2) 상측에 제 3 제어 신호(C3)가 인가되는 상기 제 3 스위칭 트랜지스터(SW3)용 제 1 게이트 전극(G3)이 형성되고, 상기 제 3 게이트 전극(G3) 좌측의 제 2 활성 영역(A2)의 드레인 영역에 제 1 출력 채널(S1)이 연결되고, 상기 제 3 게이트 전극(G3) 우측의 제 2 활성 영역(A2)의 소오스 영역에 소오스 전극이 형성된다.In addition, in the third switching transistor SW3, the first gate electrode G3 for the third switching transistor SW3 to which the third control signal C3 is applied is formed above the second active region A2, and the The first output channel S1 is connected to the drain region of the second active region A2 on the left side of the third gate electrode G3, and the source of the second active region A2 on the right side of the third gate electrode G3 A source electrode is formed in the region.

제 4 및 제 5 스위칭 트랜지스터(SW4, SW5)는 제 3 활성 영역(A3) 상측에 제 4 및 제 5 제어 신호(C4, C5)가 각각 인가되는 상기 제 4 스위칭 트랜지스터(SW4)용 제 4 게이트 전극(G4)과 상기 제 5 스위칭 트랜지스터(SW5)용 제 5 게이트 전극(G5)이 형성되고, 상기 제 4 및 제 5 게이트 전극(G4, G5) 사이의 제 3 활성 영역(A3)의 공통 드레인 영역에 제 2 출력 채널(S2)이 연결되고, 상기 제 4 및 제 5 게이트 전극(G4, G5) 양측의 제 3 활성 영역(A3)의 소오스 영역에 각각의 소오스 전극이 형성된다.The fourth and fifth switching transistors SW4 and SW5 have a fourth gate for the fourth switching transistor SW4 to which the fourth and fifth control signals C4 and C5 are respectively applied above the third active region A3. An electrode G4 and a fifth gate electrode G5 for the fifth switching transistor SW5 are formed, and a common drain of the third active region A3 between the fourth and fifth gate electrodes G4 and G5 is formed. The second output channel S2 is connected to the region, and each source electrode is formed in the source region of the third active region A3 on both sides of the fourth and fifth gate electrodes G4 and G5.

또한, 제 6 스위칭 트랜지스터(SW6)는 제 4 활성 영역(A4) 상측에 제 6 제어 신호(C6)가 인가되는 상기 제 6 스위칭 트랜지스터(SW6)용 제 6 게이트 전극(G6)이 형성되고, 상기 제 6 게이트 전극(G6) 좌측의 제 4 활성 영역(A4)의 드레인 영역에 제 2 출력 채널(S2)이 연결되고, 상기 제 6 게이트 전극(G6) 우측의 제 4 활성 영역(A4)의 소오스 영역에 소오스 전극이 형성된다.In addition, in the sixth switching transistor SW6, a sixth gate electrode G6 for the sixth switching transistor SW6 to which a sixth control signal C6 is applied is formed above the fourth active region A4, and the The second output channel S2 is connected to the drain region of the fourth active region A4 on the left side of the sixth gate electrode G6, and the source of the fourth active region A4 on the right side of the sixth gate electrode G6. A source electrode is formed in the region.

상기에서 설명한 바와 같이, 종래의 디멀티플렉서에 구성되는 6개의 스위칭 트랜지스터(SW1-SW6) 중 2개의 스위칭 트랜지스터(SW2, SW5)는 각 게이트 전극(G2, G5)을 중심으로 우측에 드레인 전극을 구비하고 각 게이트 전극(G2, G5)을 중심으로 좌측에 소오스 전극을 구비한다. 또한, 상기 6개의 스위칭 트랜지스터(SW1-SW6) 중 나머지 4개의 스위칭 트랜지스터(SW1, SW3, SW4, SW6)는 각 게이트 전극(G1, G3, G4, G6)을 중심으로 우측에 소오스 전극을 구비하고 각 게이트 전극(G1, G3, G4, G6)을 중심으로 좌측에 드레인 전극을 구비한다.As described above, among the six switching transistors SW1-SW6 configured in the conventional demultiplexer, two switching transistors SW2 and SW5 have a drain electrode on the right side with respect to each gate electrode G2 and G5, and A source electrode is provided on the left side with respect to each of the gate electrodes G2 and G5. In addition, the remaining four switching transistors SW1, SW3, SW4, SW6 among the six switching transistors SW1-SW6 have a source electrode on the right side with respect to each gate electrode G1, G3, G4, G6, and A drain electrode is provided on the left side with respect to each of the gate electrodes G1, G3, G4, and G6.

그러나, 상기와 같은 종래의 디멀티플렉서에 있어서는 이와 같이 각 스위칭 트랜지스터의 게이트 전극 및 소오스/드레인 전극이 배치될 때 공정 중 게이트 전극 또는 소오스/드레인 전극이 일정 방향으로 쉬프트되면 데이터 라인 간에 휘도 편차가 발생되는 문제점이 있었다.However, in the conventional demultiplexer as described above, when the gate electrode and the source/drain electrode of each switching transistor are arranged in this way, when the gate electrode or the source/drain electrode is shifted in a certain direction during the process, a luminance deviation occurs between the data lines. There was a problem.

도 5는 종래의 디멀티플렉서에서 각 데이터 라인 간의 휘도 편차를 설명하기 위한 설명도이다.5 is an explanatory diagram for explaining a luminance deviation between data lines in a conventional demultiplexer.

상술한 바와 같이, 상기 제 2 및 제 5 스위칭 트랜지스터(SW2, SW5)는 각 게이트 전극(G2, G5)을 중심으로 우측에 드레인 전극을 구비하고 좌측에 소오스 전극을 구비한 반면, 상기 제 1, 제 3, 제 4 및 제 6 스위칭 트랜지스터(SW1, SW3, SW4, SW6)는 각 게이트 전극(G1, G3, G4, G6)을 중심으로 우측에 소오스 전극을 구비하고 좌측에 드레인 전극을 구비한다.As described above, the second and fifth switching transistors SW2 and SW5 have a drain electrode on the right side with respect to each of the gate electrodes G2 and G5 and a source electrode on the left side, while the first, The third, fourth, and sixth switching transistors SW1 , SW3 , SW4 , and SW6 have a source electrode on the right side with respect to each of the gate electrodes G1 , G3 , G4 , and G6 , and a drain electrode on the left side.

따라서, 게이트 전극이 우측으로 쉬프트된 경우, 상기 제 2 및 제 5 스위칭 트랜지스터(SW2, SW5)의 기생 커패시턴스(Cgs)가 같은 방향으로 발생되고, 상기 제 1, 제 3, 제 4 및 제 6 스위칭 트랜지스터(SW1, SW3, SW4, SW6)의 기생 커패시턴스(Cgs)가 같은 방향으로 발생된다. 그리고, 상기 제 2 및 제 5 스위칭 트랜지스터(SW2, SW5)의 기생 커패시턴스(Cgs)와 상기 제 1, 제 3, 제 4 및 제 6 스위칭 트랜지스터(SW1, SW3, SW4, SW6)의 기생 커패시턴스(Cgs)는 서로 다른 방향으로 발생되므로, 상기 제 1, 제 3, 제 4 및 제 6 스위칭 트랜지스터(SW1, SW3, SW4, SW6)의 기생 커패시턴스(Cgs)가 상기 제 2 및 제 5 스위칭 트랜지스터(SW2, SW5)의 기생 커패시턴스(Cgs)보다 더 커진다.Accordingly, when the gate electrode is shifted to the right, the parasitic capacitances Cgs of the second and fifth switching transistors SW2 and SW5 are generated in the same direction, and the first, third, fourth and sixth switching transistors SW2 and SW5 are generated in the same direction. The parasitic capacitance Cgs of the transistors SW1, SW3, SW4, and SW6 is generated in the same direction. And, the parasitic capacitance Cgs of the second and fifth switching transistors SW2 and SW5 and the parasitic capacitance Cgs of the first, third, fourth and sixth switching transistors SW1, SW3, SW4, SW6 ) is generated in different directions, so that the parasitic capacitances Cgs of the first, third, fourth and sixth switching transistors SW1, SW3, SW4, SW6 are the second and fifth switching transistors SW2, SW5) becomes larger than the parasitic capacitance (Cgs).

즉, 도 5에 도시한 바와 같이, 제 1 프레임에서 제 1 출력 채널(S1)의 적색(R) 화소의 휘도를 10이라고 가정하면, 제 1 출력 채널(S1)의 녹색(G) 화소의 휘도는 12이고, 제 1 출력 채널(S1)의 청색(B) 화소의 휘도는 6이 된다. 또한, 제 1 프레임에서 제 2 출력 채널(S2)의 적색(R) 화소의 휘도를 10이라고 가정하면, 제 2 출력 채널(S2)의 녹색(G) 화소의 휘도는 8이고, 제 2 출력 채널(S2)의 청색(B) 화소의 휘도는 14가 된다.That is, as shown in FIG. 5 , assuming that the luminance of the red (R) pixel of the first output channel S1 is 10 in the first frame, the luminance of the green (G) pixel of the first output channel S1 is assumed to be 10. is 12, and the luminance of the blue (B) pixel of the first output channel S1 is 6. Also, assuming that the luminance of the red (R) pixel of the second output channel S2 is 10 in the first frame, the luminance of the green (G) pixel of the second output channel S2 is 8, and the luminance of the second output channel S2 is 8. The luminance of the blue (B) pixel in (S2) is 14.

따라서, 상기 제 1 출력 채널(S1)의 평균 휘도는 9.3이고, 상기 제 2 출력 채널(S2)의 평균 휘도는 10.7이므로, 제 1 프레임에서 상기 제 1 출력 채널(S1)과 상기 제 2 출력 채널(S2)의 휘도 편차가 1.4이다.Accordingly, since the average luminance of the first output channel S1 is 9.3 and the average luminance of the second output channel S2 is 10.7, the first output channel S1 and the second output channel in the first frame The luminance deviation of (S2) is 1.4.

한편, 도 5에 도시한 바와 같이, 제 2 프레임에서 제 1 출력 채널(S1)의 적색(R) 화소의 휘도를 10이라고 가정하면, 제 1 출력 채널(S1)의 녹색(G) 화소의 휘도는 8이고, 제 1 출력 채널(S1)의 청색(B) 화소의 휘도는 14가 된다. 또한, 제 2 프레임에서 제 2 출력 채널(S2)의 적색(R) 화소의 휘도를 10이라고 가정하면, 제 2 출력 채널(S2)의 녹색(G) 화소의 휘도는 12이고, 제 2 출력 채널(S2)의 청색(B) 화소의 휘도는 6가 된다.Meanwhile, as shown in FIG. 5 , assuming that the luminance of the red (R) pixel of the first output channel S1 is 10 in the second frame, the luminance of the green (G) pixel of the first output channel S1 is 8, and the luminance of the blue (B) pixel of the first output channel S1 is 14. Also, assuming that the luminance of the red (R) pixel of the second output channel S2 is 10 in the second frame, the luminance of the green (G) pixel of the second output channel S2 is 12, and the luminance of the second output channel S2 is 12. The luminance of the blue (B) pixel in (S2) becomes 6.

따라서, 제 2 프레임에서 상기 제 1 출력 채널(S1)의 평균 휘도는 10.7이고, 상기 제 2 출력 채널(S2)의 평균 휘도는 9.3이므로, 제 2 프레임에서 상기 제 1 출력 채널(S1)과 상기 제 2 출력 채널(S2)의 휘도 편차가 1.4이다. 또한, 제 1 출력채널(S1)의 제 1 프레임과 제 2 프레임 간의 휘도 편차가 1.4이고, 제 2 출력채널(S2)의 제 1 프레임과 제 2 프레임 간의 휘도 편차도 1.4이다.Accordingly, in the second frame, the average luminance of the first output channel S1 is 10.7 and the average luminance of the second output channel S2 is 9.3, so in the second frame, the first output channel S1 and the The luminance deviation of the second output channel S2 is 1.4. Also, the luminance deviation between the first frame and the second frame of the first output channel S1 is 1.4, and the luminance deviation between the first frame and the second frame of the second output channel S2 is also 1.4.

상기와 같은 이유에서, 종래의 디멀티플렉서는 데이터 라인 간에 휘도 편차가 발생되고, 이로 인하여 표시 장치의 저주파수 구동 시 화면 떨림이 발생되는 문제점이 있었다.For the above reasons, the conventional demultiplexer has a problem in that a luminance deviation occurs between data lines, which causes a screen shake when the display device is driven at a low frequency.

본 발명은 이와 같은 종래의 문제점을 해결하기 위한 것으로, 디멀티플렉서를 구성하는 복수개의 스위칭 트랜지스터의 배치에서, 각 스위칭 트랜지스터의 좌측에 위치되는 소오스 영역과 우측에 위치되는 소오스 영역의 개수가 동일하도록 하여 상기 스위칭 트랜지스터들의 전극 쉬프트가 발생하더라도 스위칭 트랜지스터들의 기생 커패시턴스(Cgs)의 편차를 줄여 데이터 라인 간 및 프레임 간의 휘도 편차를 최소화하는 디멀티플렉서 및 그 제조 방법을 제공하는데 그 목적이 있다.The present invention is to solve the problems of the related art, and in disposing a plurality of switching transistors constituting the demultiplexer, the number of source regions located on the left side of each switching transistor is equal to the number of source regions located on the right side of each switching transistor. An object of the present invention is to provide a demultiplexer and a method of manufacturing the same, which minimize variations in luminance between data lines and frames by reducing variations in parasitic capacitances (Cgs) of switching transistors even when electrode shifts of switching transistors occur.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치의 디멀티플렉서는, 2의 출력 채널을 6개의 데이터 라인에 연결하기 위해 6개의 스위칭 트랜지스터를 구비한 디멀트플렉서에 있어서, 상기 6개의 스위칭 트랜지스터 중, 3개의 스위칭 트랜지스터는 제어 신호가 인가되는 각 게이트 전극을 중심으로 우측에 상기 출력 채널이 연결되는 드레인 영역을 구비하고 좌측에 데이터 라인이 연결되는 소오스 영역을 구비하며, 나머지 3개의 스위칭 트랜지스터는 제어 신호가 인가되는 각 게이트 전극을 중심으로 우측에 데이터 라인이 연결되는 소오스 영역을 구비하고, 좌측에 출력 채널이 연결되는 드레인 영역을 구비함에 그 특징이 있다.In order to achieve the above object, a demultiplexer of a display device according to the present invention includes six switching transistors for connecting two output channels to six data lines, among the six switching transistors. , the three switching transistors have a drain region connected to the output channel on the right side with respect to each gate electrode to which a control signal is applied, and a source region connected to a data line on the left side, and the remaining three switching transistors control It is characterized in that a source region to which a data line is connected is provided on the right side of each gate electrode to which a signal is applied, and a drain region to which an output channel is connected is provided on the left side.

여기서, 제 2, 제 5 및 제 6 스위칭 트랜지스터는 상기 제어 신호가 인가되는 각 게이트 전극을 중심으로 우측에 출력 채널이 연결되는 드레인 영역을 구비하고 좌측에 데이터 라인의 연결되는 소오스 영역을 구비하며, 제 1, 제 3 및 제 4 스위칭 트랜지스터는 제어 신호가 인가되는 각 게이트 전극을 중심으로 우측에 데이터 라인이 연결되는 소오스 영역을 구비하고 좌측에 출력 채널이 연결되는 드레인 영역을 구비함을 특징으로 한다.Here, the second, fifth and sixth switching transistors have a drain region connected to an output channel on the right side with respect to each gate electrode to which the control signal is applied, and a source region connected to the data line on the left side, The first, third and fourth switching transistors have a source region to which a data line is connected to the right side with respect to each gate electrode to which a control signal is applied, and a drain region to the left side to which an output channel is connected. .

상기 제 1 내지 제 6 스위칭 트랜지스터는 각각 제 1 내지 제 6 제어 신호에 의해 스위청됨을 특징으로 한다.The first to sixth switching transistors are switched by the first to sixth control signals, respectively.

상기 제 1 및 제 4 스위칭 트랜지스터는 제 1 제어 신호에 의해 스위칭되고, 상기 제 2 및 제 5 스위칭 트랜지스터는 제 2 제어 신호에 의해 스위칭되고, 상기 제 3 및 제 6 스위칭 트랜지스터는 제 3 제어 신호에 의해 스위칭됨을 특징으로 한다.The first and fourth switching transistors are switched by a first control signal, the second and fifth switching transistors are switched by a second control signal, and the third and sixth switching transistors are switched by a third control signal. It is characterized in that it is switched by

상기와 같은 특징을 갖는 본 발명에 따른 표시 장치의 디멀티플렉서에 있어서는 다음과 같은 효과가 있다.The demultiplexer of the display device according to the present invention having the above characteristics has the following effects.

즉, 2개의 출력 채널을 6개의 데이터 라인에 연결하기 위해 6개의 스위칭 트랜지스터를 구비한 디멀티플렉서에 있어서, 제 2, 제 5 및 제 6 스위칭 트랜지스터(SW2, SW5, SW6)는 각 게이트 전극(G2, G5, G6)을 중심으로 우측에 드레인 전극을 구비하고 좌측에 소오스 전극을 구비한 반면, 제 1, 제 3 및 제 4 스위칭 트랜지스터(SW1, SW3, SW4)는 각 게이트 전극(G1, G3, G4)을 중심으로 우측에 소오스 전극을 구비하고 좌측에 드레인 전극을 구비하므로, 게이트 전극이 우측으로 쉬프트되더라도, 상기 제 2, 제 5 및 제 6 스위칭 트랜지스터(SW2, SW5, )의 기생 커패시턴스(Cgs)와 상기 제 1, 제 3 및 제 4 스위칭 트랜지스터(SW1, SW3, SW4)의 기생 커패시턴스(Cgs)가 서로 비슷한 값을 가진다.That is, in the demultiplexer having six switching transistors to connect two output channels to six data lines, the second, fifth and sixth switching transistors SW2, SW5, and SW6 are connected to each gate electrode G2, A drain electrode is provided on the right side with respect to G5 and G6 and a source electrode is provided on the left side, while the first, third, and fourth switching transistors SW1, SW3, and SW4 have respective gate electrodes G1, G3, and G4. ) with the source electrode on the right side and the drain electrode on the left side, even if the gate electrode is shifted to the right, the parasitic capacitance (Cgs) of the second, fifth and sixth switching transistors SW2, SW5, and and parasitic capacitances Cgs of the first, third, and fourth switching transistors SW1, SW3, and SW4 have similar values.

따라서, 본 발명에 따른 디멀티플렉서는 데이터 라인 간에 휘도 편차가 최소화되고, 이로 인하여 표시 장치의 저주파수 구동 시 화면 떨림이 방지된다.Accordingly, in the demultiplexer according to the present invention, the luminance deviation between data lines is minimized, and thus, screen shake is prevented when the display device is driven at a low frequency.

도 1은 일반적인 디멀티플렉싱 구동 방식의 액정 표시 장치를 개략적으로 도시한 구성도
도 2는 도 1에 도시된 디멀티플렉서의 상세 회로도
도 3은 종래의 2개의 채널을 6개의 데이터 라인에 접속하는 디멀티플렉서의 레이아웃 구성도
도 4는 도 3의 I-I' 선상의 단면도
도 5는 종래의 표시 장치의 디멀티플렉서에서 각 데이터 라인 간의 휘도 편차를 설명하기 위한 설명도
도 6은 본 발명에 따른 2개의 채널을 6개의 데이터 라인에 접속하는 디멀티플렉서의 레이아웃 구성도
도 7은 도 6의 II-II' 선상의 단면도
도 8은 본 발명에 따른 표시 장치의 디멀티플렉서에서 각 데이터 라인 간의 휘도 편차를 설명하기 위한 설명도1 is a configuration diagram schematically illustrating a liquid crystal display device of a general demultiplexing driving method;
FIG. 2 is a detailed circuit diagram of the demultiplexer shown in FIG. 1; FIG.
3 is a layout diagram of a conventional demultiplexer for connecting two channels to six data lines;
4 is a cross-sectional view taken along line II' of FIG. 3;
5 is an explanatory diagram for explaining a luminance deviation between data lines in a demultiplexer of a conventional display device;
6 is a layout diagram of a demultiplexer for connecting two channels to six data lines according to the present invention;
7 is a cross-sectional view taken along line II-II' of FIG. 6;
8 is an explanatory diagram illustrating a luminance deviation between data lines in a demultiplexer of a display device according to the present invention;

상기와 같은 특징을 갖는 본 발명에 따른 디멀티플렉서 및 그의 제조 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.A demultiplexer and a manufacturing method thereof according to the present invention having the above characteristics will be described in more detail with reference to the accompanying drawings.

본 발명에 따른 디멀티플렉싱 구동 방식의 액정 표시 장치 및 디멀티플렉서의 상세 회로도는 도 1 및 도 2에 도시한 바와 같으므로 생략한다.Detailed circuit diagrams of the liquid crystal display device and the demultiplexer of the demultiplexing driving method according to the present invention are the same as those shown in FIGS. 1 and 2 and thus will be omitted.

도 6는 본 발명에 따른 2개의 채널을 6개의 데이터 라인에 접속하는 디멀티플렉서의 레이아웃 구성도이고, 도 7은 도 6의 II-II' 선상의 단면도이다.6 is a layout diagram of a demultiplexer for connecting two channels to six data lines according to the present invention, and FIG. 7 is a cross-sectional view taken along line II-II′ of FIG. 6 .

마찬가지로, 설명의 편의를 위해, 상기 제 1 내지 제 6 스위칭 트랜지스터들(SW1 내지 SW6)의 구성에서, 데이터 드라이버의 출력 채널이 연결되는 부분을 드레인 영역 또는 드레인 전극으로 표현하고, 데이터 라인에 연결되는 부분을 소오스 영역 또는 소오스 전극이라고 표현한다.Similarly, for convenience of explanation, in the configuration of the first to sixth switching transistors SW1 to SW6, a portion to which the output channel of the data driver is connected is expressed as a drain region or a drain electrode, and is connected to the data line. The portion is referred to as a source region or a source electrode.

본 발명에 따른 디멀티플렉서의 제 1 내지 제 6 스위칭 트랜지스터들(SW1 내지 SW6)의 구성이 종래와 다르므로 이를 구체적으로 설명하면 다음과 같다.Since the configuration of the first to sixth switching transistors SW1 to SW6 of the demultiplexer according to the present invention is different from that of the related art, it will be described in detail as follows.

도 6 및 도 7에 도시한 바와 같이, 제 1 및 제 2 스위칭 트랜지스터(SW1, SW2)는 제 1 활성 영역(A1) 상측에 제 1 및 제 2 제어 신호(C1, C2)가 각각 인가되는 상기 제 1 스위칭 트랜지스터(SW1)용 제 1 게이트 전극(G1)과 상기 제 2 스위칭 트랜지스터(SW2)용 제 2 게이트 전극(G2)이 형성되고, 상기 제 1 및 제 2 게이트 전극(G1, G2) 사이의 제 1 활성 영역(A1)의 공통 드레인 영역에 제 1 출력 채널(S1)이 연결되고, 상기 제 1 및 제 2 게이트 전극(G1, G2) 양측의 제 1 활성 영역(A1)의 소오스 영역에 각각의 소오스 전극이 형성된다.6 and 7, the first and second switching transistors SW1 and SW2 are the first and second control signals C1 and C2 applied above the first active region A1, respectively. A first gate electrode G1 for the first switching transistor SW1 and a second gate electrode G2 for the second switching transistor SW2 are formed, and between the first and second gate electrodes G1 and G2 The first output channel S1 is connected to the common drain region of the first active region A1 of Each source electrode is formed.

제 4 및 제 5 스위칭 트랜지스터(SW4, SW5)는 제 3 활성 영역(A3) 상측에 제 4 및 제 5 제어 신호(C4, C5)가 각각 인가되는 상기 제 4 스위칭 트랜지스터(SW4)용 제 4 게이트 전극(G4)과 상기 제 5 스위칭 트랜지스터(SW5)용 제 5 게이트 전극(G5)이 형성되고, 상기 제 4 및 제 5 게이트 전극(G4, G5) 사이의 제 3 활성 영역(A3)의 공통 드레인 영역에 제 2 출력 채널(S2)이 연결되고, 상기 제 4 및 제 5 게이트 전극(G4, G5) 양측의 제 3 활성 영역(A3)의 소오스 영역에 각각의 소오스 전극이 형성된다.The fourth and fifth switching transistors SW4 and SW5 have a fourth gate for the fourth switching transistor SW4 to which the fourth and fifth control signals C4 and C5 are respectively applied above the third active region A3. An electrode G4 and a fifth gate electrode G5 for the fifth switching transistor SW5 are formed, and a common drain of the third active region A3 between the fourth and fifth gate electrodes G4 and G5 is formed. The second output channel S2 is connected to the region, and source electrodes are formed in the source region of the third active region A3 on both sides of the fourth and fifth gate electrodes G4 and G5.

또한, 제 6 스위칭 트랜지스터(SW6)는 제 4 활성 영역(A4) 상측에 제 6 제어 신호(C6)가 인가되는 상기 제 6 스위칭 트랜지스터(SW6)용 제 6 게이트 전극(G6)이 형성되고, 상기 제 6 게이트 전극(G6) 우측의 제 4 활성 영역(A4)의 드레인 영역에 제 2 출력 채널(S2)이 연결되고, 상기 제 6 게이트 전극(G6) 좌측의 제 4 활성 영역(A4)의 소오스 영역에 소오스 전극이 형성된다.In addition, in the sixth switching transistor SW6, a sixth gate electrode G6 for the sixth switching transistor SW6 to which a sixth control signal C6 is applied is formed above the fourth active region A4, and the The second output channel S2 is connected to the drain region of the fourth active region A4 on the right side of the sixth gate electrode G6, and the source of the fourth active region A4 on the left side of the sixth gate electrode G6 A source electrode is formed in the region.

상기에서, 6개의 제어 신호(C1~C6)를 사용하여 6개의 스위칭 트랜지스터를 제어함을 설명하였지만, 이에 한정되지 않고, 3개의 제어 신호를 이용하여 6개의 스위칭 트랜지스터를 제어할 수 있다.In the above, it has been described that the six switching transistors are controlled using the six control signals C1 to C6, but the present invention is not limited thereto, and the six switching transistors may be controlled using the three control signals.

즉, 제 1 제어 신호C1)에 의해 제 1 및 제 4 스위칭 트랜지스터(SW1, SW4)가 제어 되고, 제 2 제어 신호C2)에 의해 제 2 및 제 5 스위칭 트랜지스터(SW2, SW5)가 제어 되고, 제 3 제어 신호C3)에 의해 제 3 및 제 6 스위칭 트랜지스터(SW3, SW6)가 제어 될 수 있다.That is, the first and fourth switching transistors SW1 and SW4 are controlled by the first control signal C1, and the second and fifth switching transistors SW2 and SW5 are controlled by the second control signal C2, The third and sixth switching transistors SW3 and SW6 may be controlled by the third control signal C3 .

상기에서 설명한 바와 같이, 본 발명에 따른 디멀티플렉서에 구성되는 6개의 스위칭 트랜지스터(SW1-SW6) 중, 상기 제 2, 제 5 및 제 6 스위칭 트랜지스터(SW2, SW5, SW^)는 각 게이트 전극(G2, G5, G6)을 중심으로 우측에 드레인 전극을 구비하고 각 게이트 전극(G2, G5, G6)을 중심으로 좌측에 소오스 전극을 구비한다. As described above, among the six switching transistors SW1-SW6 included in the demultiplexer according to the present invention, the second, fifth, and sixth switching transistors SW2, SW5, and SW^ are each gate electrode G2. , G5 and G6 are provided on the right side, and the source electrode is provided on the left side with respect to each gate electrode (G2, G5, G6).

또한, 상기 제 1, 제 3 및 제 4 스위칭 트랜지스터(SW1, SW3, SW4)는 각 게이트 전극(G1, G3, G4)을 중심으로 우측에 소오스 전극을 구비하고 각 게이트 전극(G1, G3, G4)을 중심으로 좌측에 드레인 전극을 구비한다.In addition, the first, third and fourth switching transistors SW1, SW3, and SW4 have a source electrode on the right side with respect to each of the gate electrodes G1, G3, and G4, and each of the gate electrodes G1, G3, and G4. ), a drain electrode is provided on the left side of the center.

즉, 종래에는 제 6 스위칭 트랜지스터(SW6)가 제 6 게이트 전극(G6) 좌측에 드레인 전극이 형성되고 상기 제 6 게이트 전극(G6) 우측에 소오스 전극이 형성된 반면, 본 발명에서는 제 6 스위칭 트랜지스터(SW6)가 제 6 게이트 전극(G6) 우측에 드레인 전극이 형성되고 상기 제 6 게이트 전극(G6) 좌측에 소오스 전극이 형성된다.That is, conventionally, in the sixth switching transistor SW6, the drain electrode is formed on the left side of the sixth gate electrode G6 and the source electrode is formed on the right side of the sixth gate electrode G6, whereas in the present invention, the sixth switching transistor ( SW6), a drain electrode is formed on the right side of the sixth gate electrode (G6), and a source electrode is formed on the left side of the sixth gate electrode (G6).

따라서, 상기 제 2, 제 5 및 제 6 스위칭 트랜지스터(SW2, SW5, SW6)는 각 게이트 전극(G2, G5, G6)을 중심으로 우측에 드레인 전극을 구비하고 좌측에 소오스 전극을 구비한 반면, 상기 제 1, 제 3 및 제 4 스위칭 트랜지스터(SW1, SW3, SW4)는 각 게이트 전극(G1, G3, G4)을 중심으로 우측에 소오스 전극을 구비하고 좌측에 드레인 전극을 구비한다.Accordingly, the second, fifth and sixth switching transistors SW2, SW5, and SW6 have a drain electrode on the right side with respect to each of the gate electrodes G2, G5, and G6 as a center and a source electrode on the left side, The first, third, and fourth switching transistors SW1 , SW3 , and SW4 include a source electrode on the right side with respect to each of the gate electrodes G1 , G3 , and G4 , and a drain electrode on the left side.

따라서, 본 발명의 디멀티플렉서는 상기 제 2, 제 5 및 제 6 스위칭 트랜지스터(SW2, SW5, SW6)의 기생 커패시턴스(Cgs)가 같은 방향으로 발생되고, 상기 제 1, 제 3 및 제 4 스위칭 트랜지스터(SW1, SW3, SW4)의 기생 커패시턴스(Cgs)가 같은 방향으로 발생되며, 상기 제 2, 제 5 및 제 6 스위칭 트랜지스터(SW2, SW5, SW6)의 기생 커패시턴스(Cgs)와 상기 제 1, 제 3 및 제 4 스위칭 트랜지스터(SW1, SW3, SW4)의 기생 커패시턴스(Cgs)가 서로 다른 방향으로 발생된다.Accordingly, in the demultiplexer of the present invention, the parasitic capacitances Cgs of the second, fifth and sixth switching transistors SW2, SW5, and SW6 are generated in the same direction, and the first, third and fourth switching transistors ( The parasitic capacitances Cgs of SW1, SW3, and SW4 are generated in the same direction, and the parasitic capacitances Cgs of the second, fifth and sixth switching transistors SW2, SW5, and SW6 and the first and third and parasitic capacitances Cgs of the fourth switching transistors SW1, SW3, and SW4 are generated in different directions.

도 8은 본 발명에 따른 표시 장치의 디멀티플렉서에서 각 데이터 라인 간의 휘도 편차를 설명하기 위한 설명도이다.8 is an explanatory diagram for explaining a luminance deviation between data lines in a demultiplexer of a display device according to the present invention.

상술한 바와 같이, 상기 제 2, 제 5 및 제 6 스위칭 트랜지스터(SW2, SW5, SW6)는 각 게이트 전극(G2, G5, G6)을 중심으로 우측에 드레인 전극을 구비하고 좌측에 소오스 전극을 구비한 반면, 상기 제 1, 제 3 및 제 4 스위칭 트랜지스터(SW1, SW3, SW4)는 각 게이트 전극(G1, G3, G4)을 중심으로 우측에 소오스 전극을 구비하고 좌측에 드레인 전극을 구비한다.As described above, each of the second, fifth and sixth switching transistors SW2, SW5, and SW6 has a drain electrode on the right side with respect to each of the gate electrodes G2, G5, G6 and a source electrode on the left side. On the other hand, the first, third, and fourth switching transistors SW1 , SW3 , and SW4 have a source electrode on the right side with respect to each of the gate electrodes G1 , G3 , and G4 , and a drain electrode on the left side.

따라서, 게이트 전극이 우측으로 쉬프트된 경우, 상기 제 2, 제 5 및 제 6 스위칭 트랜지스터(SW2, SW5, )의 기생 커패시턴스(Cgs)와 상기 제 1, 제 3 및 제 4 스위칭 트랜지스터(SW1, SW3, SW4)의 기생 커패시턴스(Cgs)가 서로 비슷한 값을 가진다.Accordingly, when the gate electrode is shifted to the right, the parasitic capacitance Cgs of the second, fifth, and sixth switching transistors SW2, SW5, and the first, third, and fourth switching transistors SW1, SW3 , SW4) have similar parasitic capacitances (Cgs).

즉, 도 8에 도시한 바와 같이, 제 1 프레임에서 제 1 출력 채널(S1)의 적색(R) 화소의 휘도를 10이라고 가정하면, 제 1 출력 채널(S1)의 녹색(G) 화소의 휘도는 12이고, 제 1 출력 채널(S1)의 청색(B) 화소의 휘도는 6이 된다. 또한, 제 1 프레임에서 제 2 출력 채널(S2)의 적색(R) 화소의 휘도를 10이라고 가정하면, 제 2 출력 채널(S2)의 녹색(G) 화소의 휘도는 8이고, 제 2 출력 채널(S2)의 청색(B) 화소의 휘도는 12가 된다.That is, as shown in FIG. 8 , assuming that the luminance of the red (R) pixel of the first output channel S1 is 10 in the first frame, the luminance of the green (G) pixel of the first output channel S1 is assumed to be 10. is 12, and the luminance of the blue (B) pixel of the first output channel S1 is 6. Also, assuming that the luminance of the red (R) pixel of the second output channel S2 is 10 in the first frame, the luminance of the green (G) pixel of the second output channel S2 is 8, and the luminance of the second output channel S2 is 8. The luminance of the blue (B) pixel in (S2) is 12.

따라서, 제 1 프레임에서 상기 제 1 출력 채널(S1)의 평균 휘도는 9.3이고, 상기 제 2 출력 채널(S2)의 평균 휘도는 10이므로, 상기 제 1 출력 채널(S1)과 상기 제 2 출력 채널(S2)의 휘도 편차가 0.7이다.Accordingly, since the average luminance of the first output channel S1 is 9.3 and the average luminance of the second output channel S2 is 10 in the first frame, the first output channel S1 and the second output channel S1 have an average luminance of 10. The luminance deviation of (S2) is 0.7.

한편, 도 8에 도시한 바와 같이, 제 2 프레임에서 제 1 출력 채널(S1)의 적색(R) 화소의 휘도를 10이라고 가정하면, 제 1 출력 채널(S1)의 녹색(G) 화소의 휘도는 8이고, 제 1 출력 채널(S1)의 청색(B) 화소의 휘도는 14가 된다. 또한, 제 2 프레임에서 제 2 출력 채널(S2)의 적색(R) 화소의 휘도를 10이라고 가정하면, 제 2 출력 채널(S2)의 녹색(G) 화소의 휘도는 12이고, 제 2 출력 채널(S2)의 청색(B) 화소의 휘도는 8이 된다.Meanwhile, as shown in FIG. 8 , assuming that the luminance of the red (R) pixel of the first output channel S1 is 10 in the second frame, the luminance of the green (G) pixel of the first output channel S1 is 8, and the luminance of the blue (B) pixel of the first output channel S1 is 14. Also, assuming that the luminance of the red (R) pixel of the second output channel S2 is 10 in the second frame, the luminance of the green (G) pixel of the second output channel S2 is 12, and the luminance of the second output channel S2 is 12. The luminance of the blue (B) pixel in (S2) becomes 8.

따라서, 제 2 프레임에서 상기 제 1 출력 채널(S1)의 평균 휘도는 10.7이고, 상기 제 2 출력 채널(S2)의 평균 휘도는 10이므로, 제 2 프레임에서 상기 제 1 출력 채널(S1)과 상기 제 2 출력 채널(S2)의 휘도 편차가 0.7이다. 또한, 상기 제 1 출력 채널(S1)의 제 1 프레임과 제 2 프레임 간의 휘도 편차는 1.4이고, 상기 제 2 출력 채널(S2)의 제 1 프레임과 제 2 프레임 간의 휘도 편차는 0이다.Accordingly, since the average luminance of the first output channel S1 in the second frame is 10.7 and the average luminance of the second output channel S2 is 10, in the second frame, the first output channel S1 and the The luminance deviation of the second output channel S2 is 0.7. In addition, the luminance deviation between the first frame and the second frame of the first output channel S1 is 1.4, and the luminance deviation between the first frame and the second frame of the second output channel S2 is zero.

따라서, 본 발명에 따른 디멀티플렉서는 데이터 라인 간 및 프레임 간의 휘도 편차가 최소화되고, 이로 인하여 표시 장치의 저주파수 구동 시 화면 떨림이 방지된다.Accordingly, the demultiplexer according to the present invention minimizes the luminance deviation between data lines and between frames, thereby preventing screen shake when the display device is driven at a low frequency.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and it is common in the technical field to which the present invention pertains that various substitutions, modifications and changes are possible without departing from the technical spirit of the present invention. It will be clear to those who have the knowledge of

Claims

2의 출력 채널을 6개의 데이터 라인에 연결하기 위해 6개의 스위칭 트랜지스터를 구비한 디멀트플렉서에 있어서,
상기 6개의 스위칭 트랜지스터 중, 3개의 스위칭 트랜지스터는 제어 신호가 인가되는 각 게이트 전극을 중심으로 우측에 상기 출력 채널이 연결되는 드레인 영역을 구비하고 좌측에 데이터 라인이 연결되는 소오스 영역을 구비하며,
나머지 3개의 스위칭 트랜지스터는 제어 신호가 인가되는 각 게이트 전극을 중심으로 우측에 데이터 라인이 연결되는 소오스 영역을 구비하고, 좌측에 출력 채널이 연결되는 드레인 영역을 구비하는 표시 장치의 디멀티플렉서.A demultiplexer having 6 switching transistors for connecting the output channels of 2 to 6 data lines, the demultiplexer comprising:
Among the six switching transistors, three switching transistors have a drain region connected to the output channel on the right side with respect to each gate electrode to which a control signal is applied, and a source region connected to a data line on the left side,
A demultiplexer of a display device in which the remaining three switching transistors have a source region to which a data line is connected on a right side with respect to each gate electrode to which a control signal is applied, and a drain region to a left side to which an output channel is connected.

제 1 항에 있어서,
제 2, 제 5 및 제 6 스위칭 트랜지스터는 상기 제어 신호가 인가되는 각 게이트 전극을 중심으로 우측에 출력 채널이 연결되는 드레인 영역을 구비하고 좌측에 데이터 라인의 연결되는 소오스 영역을 구비하며,
제 1, 제 3 및 제 4 스위칭 트랜지스터는 제어 신호가 인가되는 각 게이트 전극을 중심으로 우측에 데이터 라인이 연결되는 소오스 영역을 구비하고 좌측에 출력 채널이 연결되는 드레인 영역을 구비하는 표시 장치의 디멀티플렉서.The method of claim 1,
The second, fifth and sixth switching transistors have a drain region connected to an output channel on the right side with respect to each gate electrode to which the control signal is applied, and a source region connected to the data line on the left side,
The first, third, and fourth switching transistors are a demultiplexer of a display device having a source region to which a data line is connected and a drain region to the left to which an output channel is connected, with respect to each gate electrode to which a control signal is applied. .

제 2 항에 있어서,
상기 제 1 내지 제 6 스위칭 트랜지스터는 각각 제 1 내지 제 6 제어 신호에 의해 스위청되는 표시 장치의 디멀티플렉서.3. The method of claim 2,
The first to sixth switching transistors are switched according to first to sixth control signals, respectively.

제 2 항에 있어서,
상기 제 1 및 제 4 스위칭 트랜지스터는 제 1 제어 신호에 의해 스위칭되고, 상기 제 2 및 제 5 스위칭 트랜지스터는 제 2 제어 신호에 의해 스위칭되고, 상기 제 3 및 제 6 스위칭 트랜지스터는 제 3 제어 신호에 의해 스위칭되는 표시 장치의 디멀티플렉서.3. The method of claim 2,
The first and fourth switching transistors are switched by a first control signal, the second and fifth switching transistors are switched by a second control signal, and the third and sixth switching transistors are switched by a third control signal. A demultiplexer of a display device that is switched by