KR102351910B1 - 반도체 회로 배치를 위한 장치 및 방법 - Google Patents

반도체 회로 배치를 위한 장치 및 방법 Download PDF

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켄이치 에치고야
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Abstract

보상 커패시터를 포함하는 장치가 설명된다. 예시적인 장치는 제2 커패시터가 제1 커패시터와 제3 커패시터 사이에 개재되도록 배열된 제1 커패시터, 제2 커패시터 및 제3 커패시터를 포함하고, 제1 커패시터, 제2 커패시터 및 제3 커패시터의 각각은 제1 전극과 제2 전극을 포함한다. 제1 커패시터, 제2 커패시터 및 제3 커패시터의 제1 전극들은 서로 공동으로 전기적으로 연결된다. 제1 커패시터의 제2 전극과 제3 커패시터의 제2 전극은 서로 공동으로 전기적으로 연결된다. 제2 커패시터의 제2 전극은 제1 커패시터의 제2 전극 및 제3 커패시터의 제2 전극으로부터 전기적으로 절연된다.

Description

반도체 회로 배치를 위한 장치 및 방법{APPARATUSES AND METHODS FOR SEMICONDUCTOR CIRCUIT LAYOUT}
높은 작동 신뢰도 및 감소된 칩 크기는 반도체 메모리에서 요구되는 특징이다. 최근에, 전력 소비를 감소시키면서 반도체 디바이스에 대한 작동 신뢰도를 개선시키는 노력이 있어왔다. 데이터 신뢰도를 개선시키는 노력의 일환으로서, 반도체 디바이스 내 안정한 전력 공급은 중요한 역할을 해왔다.
일반적으로, 반도체 디바이스(예를 들어, 반도체 칩)는 전력 공급 전압을 내부적으로 제공할 수도 있거나 또는 외부의 전력 공급 전압을 분배할 수도 있다. 예를 들어, 반도체 디바이스는 전력 공급 회로 및 칩 내 회로 작동에 기인한 전압 강하를 검출하는 전압 검출 회로를 포함할 수도 있다. 전력 공급 회로는 전력 공급 전압을 안정화시키도록 전압 강하에 응답하여 전력 공급 전압을 제공할 수도 있지만, 전력 공급 회로의 이러한 대응은 전압 강하에 대한 지연을 가질 수도 있고, 그리고 지연 동안 전압 강하에 기인한 전력 공급 전압의 일부 불안정이 남아있을 수도 있다. 반도체 디바이스(예를 들어, 반도체 디바이스 내 트랜지스터의 게이트 노드와 소스 노드 간의 전압) 전반에 걸친 불안정은 반도체 디바이스의 회로의 잡음을 유발할 수도 있다. 잡음을 감소시키기 위해서, 전력 공급 전압을 보상하기 위한 보상 커패시턴스 소자는 양의 전력 공급 전압(VDD)과 음의 전력 공급 전압(VSS)(예를 들어, 접지 레벨 등)을 가진 전력 공급 라인 간에 제공될 수도 있다.
예를 들어, 보상 커패시턴스 소자는 커패시터를 포함하고, 각각의 커패시터는 메모리 셀 내 커패시터의 구조와 유사한 구조를 갖는다. 보상 커패시턴스 소자는 보상 커패시턴스 소자의 하나의 단부와 다른 단부 간의 전압차가 문턱값 전압을 초과할 때 전류 누설을 가질 수도 있다. 전류 누설을 방지하기 위해서, 직렬로 연결된 복수의 보상 커패시턴스 소자는 각각의 보상 커패시턴스 소자에 대해 문턱값 전압보다 더 낮은 전압차를 갖도록 제공될 수도 있다. 복수의 보상 커패시턴스 소자는 복수의 보상 커패시턴스 소자 간의 중간의 노드에서 저항을 가질 수도 있다. 중간의 노드에서의 저항이 문턱값 저항을 초과한다면, 전류는 너무 약해서 전력 공급 전압을 보상하지 못할 수도 있다. 복수의 보상 커패시턴스 소자를 반도체 디바이스의 제한된 공간에 피팅시키는 동안 복수의 보상 커패시턴스 소자가 획득할 커패시턴스가 클 때, 저항은 매우 높게 될 수도 있다.
예를 들어, 와이어가 직렬의 보상 커패시턴스 소자에 병렬로 삽입될 수도 있어서 중간의 노드에서의 저항을 감소시키지만, 와이어는 추가의 공간을 차지할 수도 있다. 대안적으로, 보상 커패시턴스 소자가 분할될 수도 있지만, 분할하는 방식은 보상 커패시턴스 소자 내 커패시터의 배열에 의존적일 수도 있다. 게다가, 각각의 보상 커패시턴스 소자를 복수의 보상 커패시턴스 소자로 병렬로 분할시키는 것은 중간의 노드에서의 저항을 감소시킬 수도 있지만, 복수의 보상 커패시턴스 소자로 병렬로 분할시키는 것은 복수의 보상 커패시턴스 소자 간의 여유를 위한 추가의 공간을 필요로 한다.
예시적인 반도체 디바이스가 본 명세서에 개시된다. 예시적인 장치는 제2 커패시터가 제1 커패시터와 제3 커패시터 사이에 개재(sandwich)되도록 배열된 제1 커패시터, 제2 커패시터 및 제3 커패시터를 포함하고, 제1 커패시터, 제2 커패시터 및 제3 커패시터의 각각은 제1 전극과 제2 전극을 포함한다. 제1 커패시터, 제2 커패시터 및 제3 커패시터의 제1 전극들은 서로 공동으로 연결된다. 제1 커패시터의 제2 전극과 제3 커패시터의 제2 전극은 서로 공동으로 연결된다. 제2 커패시터의 제2 전극은 제1 커패시터의 제2 전극 및 제3 커패시터의 제2 전극으로부터 전기적으로 절연된다.
예시적인 디바이스가 본 명세서에 또한 개시된다. 예시적인 디바이스는 제1 회로, 제3 커패시터를 포함하는 제2 회로 및 제1 전압 라인과 제2 전압 라인을 포함한다. 제1 회로는 서로 병렬로 연결된 제1 커패시터와 제2 커패시터를 포함한다. 제1 회로와 제2 회로는 제1 전압 라인과 제2 전압 라인 사이에 서로 직렬로 연결된다. 제1 커패시터, 제2 커패시터 및 제3 커패시터는 제1 방향으로 배열되고 그리고 제3 커패시터는 제1 커패시터와 제2 커패시터 사이에 개재된다.
또 다른 디바이스는 제1 전압 라인에 연결된 제1 회로, 제2 전압 라인에 연결된 제2 회로, 제1 전압 라인에 연결된 제1 패드 전극을 포함하는 제1 커패시터, 제1 커패시터와 병렬로 연결된 제2 커패시터로서, 제2 패드 전극을 포함하는, 제2 커패시터를 포함한다. 또 다른 디바이스는 제2 전압 라인에 연결된 제3 패드 전극을 포함하는 제3 커패시터 및 커패시턴스 플레이트 전극을 더 포함한다. 커패시턴스 플레이트 전극은 제1 패드 전극, 제2 패드 전극 및 제3 패드 전극 각각과 함께 제1 커패시터, 제2 커패시터 및 제3 커패시터를 형성하도록 구성된다.
도 1은 본 개시내용의 실시형태에 따른, 반도체 칩의 간략화된 배치도.
도 2a는 본 개시내용의 실시형태에 따른, 반도체 칩 내 직렬의 복수의 커패시턴스 블록의 간략화된 구조도.
도 2b는 도 2a의 직렬의 복수의 커패시턴스 블록의 간략화된 회로도.
도 3a는 본 개시내용의 실시형태에 따른, 반도체 칩 내 커패시턴스 블록의 간략화된 배치도.
도 3b는 도 3a의 커패시턴스 블록의 간략화된 구조도.
도 4a는 본 개시내용의 실시형태에 따른, 반도체 칩 내 복수의 커패시턴스 블록의 간략화된 배치도.
도 4b는 본 개시내용의 실시형태에 따른, 반도체 칩 내 복수의 커패시턴스 블록의 간략화된 회로도.
도 5a는 본 개시내용의 실시형태에 따른, 반도체 칩 내 커패시턴스 블록의 간략화된 배치도.
도 5b는 도 5a의 커패시턴스 블록의 간략화된 구조도.
도 6a는 본 개시내용의 실시형태에 따른, 반도체 칩 내 커패시턴스 블록의 간략화된 배치도.
도 6b는 본 개시내용의 실시형태에 따른, 반도체 칩 내 커패시턴스 블록의 간략화된 배치도.
도 6c는 본 개시내용의 실시형태에 따른, 반도체 칩 내 커패시턴스 블록의 간략화된 배치도.
도 7a는 본 개시내용의 실시형태에 따른, 반도체 칩 내 주변 회로 구역의 간략화된 배치도.
도 7b는 도 7a의 주변 회로 구역의 간략화된 단면 구조도.
도 8a는 본 개시내용의 실시형태에 따른, 반도체 칩 내 커패시턴스 블록의 간략화된 배치도.
도 8b는 본 개시내용의 실시형태에 따른, 반도체 칩 내 커패시턴스 블록의 간략화된 회로도.
도 9a는 본 개시내용의 실시형태에 따른, 복수의 회로를 포함하는 장치의 회로도.
도 9b 및 도 9c는 본 개시내용의 실시형태에 따른, 도 8a의 커패시턴스 블록 및 도 9a의 복수의 회로를 포함하는 장치의 간략화된 배치도.
도 10a 및 도 10b는 본 개시내용의 실시형태에 따른, 전하 펌프로서 작동되는 커패시턴스 블록의 간략화된 회로도.
본 개시내용의 다양한 실시형태는 첨부된 도면을 참조하여 아래에 상세히 설명될 것이다. 다음의 상세한 설명은 예시로써, 본 발명이 실행될 수도 있는 특정한 양상 및 실시형태를 도시하는 첨부된 도면과 관련된다. 이 실시형태는 충분하게 상세히 설명되어 당업자가 본 발명을 실행하는 것을 가능하게 한다. 다른 실시형태가 활용될 수도 있고, 그리고 구조, 논리적 및 전기적 변화가 본 발명의 범위로부터 벗어나는 일없이 행해질 수도 있다. 본 명세서에 개시된 다양한 실시형태는 일부 개시된 실시형태가 새로운 실시형태를 형성하도록 하나 이상의 다른 개시된 실시형태와 조합될 수 있기 때문에, 상호 배타적일 필요가 없다.
도 1은 본 개시내용의 실시형태에 따른, 반도체 칩의 간략화된 배치도이다. 반도체 칩(10)은 어레이 영역(11) 및 주변 영역(12)을 포함할 수도 있다. 예를 들어, 반도체 칩(10)은 전력 공급 전압을 주변 영역에 제공할 수도 있는 전력 공급 회로(102)를 포함할 수도 있다. 반도체 칩(10)은 또한 반도체 칩(10) 전반에 걸쳐 전력 공급 전압을 제공할 수도 있는, 어레이 영역(11)과 주변 영역(12)에 배치된 전력 공급 라인(14)을 포함할 수도 있다.
도 2a는 본 개시내용의 실시형태에 따른, 반도체 칩(10) 내 직렬의 복수의 커패시턴스 블록(20)의 간략화된 구조도이다. 각각의 커패시턴스 블록(20)에서, 복수의 전극(21)은 패드 전극(22) 상에 배치되고 그리고 패드 전극(22)에 연결된다. 예를 들어, 복수의 전극(21)은 화학적 기상 증착(chemical vapor deposition: CVD) 방법을 사용하여 금속막을 증착시킴으로써 원통 형상의 전극막으로서 형성되는 원통형 전극일 수도 있다. 복수의 전극(21)의 물질은 예를 들어, 질화티타늄(TiN)을 포함할 수도 있다. 예를 들어, 각각의 패드 전극(22) 상에 배치된 복수의 전극(21)의 수는 8000개 이상일 수도 있다. 복수의 커패시턴스 블록(20)의 각각은 복수의 패드 전극(22)의 각각에 배치될 수도 있다. 대안적으로, 복수의 커패시턴스 블록(20) 중 하나 이상이 하나의 패드 전극(22) 상에 배치될 수도 있다. 복수의 커패시턴스 블록(20)의 각각은 배선(23) 및 배선(23)을 커패시턴스 플레이트 전극(24)에 그리고 패드 전극(22)에 연결시키는 컨택 플러그(25)를 포함할 수도 있다. 이 방식으로, 커패시턴스 플레이트 전극(24)은 복수의 커패시턴스 블록(20)의 복수의 배선(23)에 연결될 수도 있다. 복수의 커패시턴스 블록(20)은 커패시턴스 플레이트 전극(24)과 복수의 원통형 전극(21) 사이에 절연층(26)을 포함할 수도 있다. 예를 들어, 절연층(26)은 커패시턴스 플레이트 전극(24)과 복수의 원통형 전극(21) 사이에 삽입된 유전체막일 수도 있다. 유전체막의 물질은 예를 들어, 고 유전체 물질, 예컨대, 산화지르코늄(ZrO2), 산화하프늄(HfO2) 및 산화알루미늄(Al2O3) 또는 이들의 적층물을 포함할 수도 있다. 예를 들어, 유전체막은 원자층 증착(atomic layer deposition: ALD) 방법에 의해 형성될 수 있다. 복수의 전극(21)의 각각과 커패시턴스 플레이트 전극(24)은 복수의 커패시터(27)의 각각을 형성할 수도 있다. 복수의 배선(23) 중 하나 이상의 배선은 양의 전력 공급(VDD)을 제공할 수도 있는 도 1의 전력 공급 라인(14)에 연결될 수도 있고 그리고 배선(23) 중 다른 배선은 음의 전력 공급(VSS)을 제공할 수도 있는 전력 공급 라인(14)에 연결될 수도 있다. 도 2b는 도 2a의 직렬의 복수의 커패시턴스 블록의 간략화된 회로도이다. 각각의 커패시턴스 블록(20)은 커패시터(27)를 포함할 수도 있다. 복수의 커패시터(27)의 각각은 도 2a에 도시된 바와 같은 패드 전극(22) 상의 복수의 전극(21) 및 커패시턴스 플레이트 전극(24)에 의해 형성될 수도 있다. 커패시턴스 플레이트 전극(24)은 복수의 커패시터(27) 간의 저항값(R)을 가진 레지스터로서 기능할 수도 있는 노드(28)를 포함할 수도 있다.
도 3a는, 본 개시내용의 실시형태에 따른, 반도체 칩(10) 내 커패시턴스 블록(30)의 간략화된 배치도이다. 도 3b는 도 3a의 커패시턴스 블록(30)의 간략화된 구조도이다. 커패시턴스 블록(30)은 복수의 입력/출력(input/output: I/O) 라인에 연결될 수도 있다. 복수의 패드 전극(32)의 각각은 VDD를 제공하는 전력 공급 라인(14) 또는 VSS를 제공하는 전력 공급 라인에 연결되는 배선(미도시)에 연결될 수도 있다. 각각의 커패시턴스 블록(30)에서, 복수의 전극(31)은 하나의 패드 전극 대신, 복수의 패드 전극(32) 상에 배치되고 그리고 복수의 패드 전극(32)에 연결된다. 예를 들어, 복수의 패드 전극(32)의 수는 3개 이상일 수도 있다. 예를 들어, 복수의 전극(31)은 CVD 방법을 사용하여 금속막을 증착시킴으로써 원통 형상의 전극막으로서 형성되는 원통형 전극일 수도 있고 그리고 복수의 전극(31)의 물질은 예를 들어, 질화티타늄(TiN)을 포함할 수도 있다. 복수의 패드 전극(32) 각각 상의 복수의 전극(31)과 커패시턴스 플레이트 전극(34)은 복수의 커패시터(37)의 각각을 형성할 수도 있다.
도 4a는 본 개시내용의 실시형태에 따른, 반도체 칩(10) 내 복수의 커패시턴스 블록(40a 및 40b)의 간략화된 배치도이다. 도 4b는 본 개시내용의 실시형태에 따른, 반도체 칩 내 복수의 커패시턴스 블록(40a 및 40b)의 간략화된 회로도이다. 커패시턴스 블록(40a)은 VDD를 제공하는 전력 공급 라인(14)에 연결된 제1 커패시터 회로일 수도 있고 그리고 커패시턴스 블록(40b)은 VSS를 제공하는 전력 공급 라인에 연결된 제2 커패시터 회로일 수도 있다. 커패시턴스 블록(40a)과 커패시턴스 블록(40b)은 직렬로 연결될 수도 있다. 예를 들어, 복수의 패드 전극(42a)은 VDD를 수용하도록 VDD를 제공하는 전력 공급 라인(14)에 공동으로 연결될 수도 있고, 그리고 복수의 패드 전극(42b)은 VSS를 수용하도록 VSS를 제공하는 전력 공급 라인에 공동으로 연결될 수도 있다. 커패시턴스 블록(40a)에서, 복수의 전극(미도시)은 하나의 패드 전극 대신, 복수의 패드 전극(42a) 상에 배치되고 그리고 복수의 패드 전극(42a)에 연결된다. 예를 들어, 복수의 패드 전극(42a)의 수는 3개 이상일 수도 있다. 커패시턴스 블록(40b)에서, 복수의 전극(미도시)은 하나의 패드 전극 대신, 복수의 패드 전극(42b) 상에 배치되고 그리고 복수의 패드 전극(42b)에 연결된다. 예를 들어, 복수의 패드 전극(42b)의 수는 3개 이상일 수도 있다. 복수의 패드 전극(42a)과 복수의 패드 전극(42b)은 복수의 패드 전극(42a)의 각각이 하나 이상의 패드 전극(42b)과 인접하고 그리고 복수의 패드 전극(42b)의 각각이 하나 이상의 패드 전극(42a)과 인접하는 방식으로 배치된다. 복수의 패드 전극(42a)의 각각 상의 복수의 전극과 복수의 패드 전극(42b)의 각각 상의 복수의 전극은 서로 전기적으로 절연될 수도 있다. 커패시턴스 블록(40a) 내 복수의 패드 전극(42a)의 각각 상의 복수의 전극과 커패시턴스 플레이트 전극(44)은 복수의 커패시터(47a)의 각각을 형성할 수도 있다. 커패시턴스 블록(40b) 내 복수의 패드 전극(42b)의 각각 상의 복수의 전극과 커패시턴스 플레이트 전극(44)은 복수의 커패시터(47b)의 각각을 형성할 수도 있다. 따라서, 각각의 커패시터(47b)는 서로 병렬로 연결된 하나 이상의 커패시터(47a)와 인접하게 배치될 수도 있고, 그리고 인접한 커패시터(47a) 사이에 개재될 수도 있다. 커패시턴스 플레이트 전극(44)은 커패시터(47a)와 커패시터(47b) 간의 저항값(R)을 가진 복수의 레지스터로서 기능할 수도 있는 복수의 노드(48a 내지 48e)를 포함할 수도 있다. 예를 들어, 복수의 노드(48a 내지 48e) 중 각각의 노드로 나타낸 인접한 커패시터(47a 및 47b) 간의 거리가 노드(28)로 나타낸 커패시터(27) 간의 거리보다 더 짧을 수도 있기 때문에, 저항값(R)은 도 2b의 저항값(R)보다 더 작을 수도 있다.
도 5a는 본 개시내용의 실시형태에 따른, 반도체 칩(10) 내 커패시턴스 블록(50)의 간략화된 배치도이다. 도 5b는 도 5a의 커패시턴스 블록(50)의 간략화된 구조도이다. 커패시턴스 블록(50)은 복수의 입력/출력(I/O) 라인에 연결될 수도 있다. 예를 들어, 복수의 패드 전극(52a 내지 52f)은 순서대로 배열될 수도 있고 그리고 회로에 따라, 상이한 크기를 가질 수도 있다. 복수의 패드 전극(52a 내지 52f)의 각각은 VDD를 제공하는 전력 공급 라인(14) 또는 VSS를 제공하는 전력 공급 라인에 연결되는 배선(미도시)에 연결될 수도 있다. 각각의 커패시턴스 블록(50)에서, 복수의 전극(51a 내지 51f)은 복수의 패드 전극(52a 내지 52f) 상에 배치될 수도 있고 그리고 복수의 패드 전극(52a 내지 52f)에 각각 연결될 수도 있다. 예를 들어, 복수의 패드 전극(52a 내지 52f)의 수는 3개 이상일 수도 있다. 예를 들어, 복수의 전극(51a 내지 51f)은 CVD 방법을 사용하여 금속막을 증착시킴으로써 원통 형상의 전극막으로서 형성되는 원통형 전극일 수도 있고 그리고 복수의 전극(51a 내지 51f)의 물질은 예를 들어, 질화티타늄(TiN)을 포함할 수도 있다. 복수의 전극(51a 내지 51f)의 원통형 전극의 수는 대응하는 패드 전극(52a 내지 52f)의 크기에 따라 변경될 수도 있다. 복수의 패드 전극(52a 내지 52f) 상의 복수의 전극(51a 내지 51f)과 커패시턴스 플레이트 전극(54)은 복수의 각각의 커패시터(57a 내지 57f)를 형성할 수도 있다.
도 6a는 본 개시내용의 실시형태에 따른, 반도체 칩(10) 내 커패시턴스 블록(60a)의 간략화된 배치도이다. 커패시턴스 블록(60a)은 제1 방향(예를 들어, 도 6a에서 수직)으로 연장되고 그리고 VDD를 제공하는 전력 공급 라인(69a)에 연결될 수도 있다. 커패시턴스 블록(60a)은 제1 방향으로 연장되고 그리고 VSS를 제공하는 전력 공급 라인(69b에 연결될 수도 있다. 전력 공급 라인(69a 및 69b)은 도 1의 전력 공급 라인(14)일 수도 있다. 복수의 패드 전극(62a)의 각각은 VDD를 제공하는 전력 공급 라인(69a)에 연결되는 하나 이상의 배선(61a)에 연결될 수도 있고 그리고 복수의 패드 전극(62b)의 각각은 VSS를 제공하는 전력 공급 라인(69b)에 연결되는 하나 이상의 배선(61b)에 연결될 수도 있다. 복수의 패드 전극(62a 및 62b)의 각각 상의 복수의 전극(미도시)과 커패시턴스 플레이트 전극(64a)은 커패시턴스 블록(60a) 내 복수의 커패시터(미도시)의 각각을 형성할 수도 있다.
커패시턴스 블록(60a)에서, 복수의 패드 전극(62a 및 62b)은 동일한 크기를 가질 수도 있고 그리고 복수의 패드 전극(62a)의 각각이 하나 이상의 패드 전극(62b)과 인접하고 그리고 복수의 패드 전극(62b)의 각각이 하나 이상의 패드 전극(62a)과 인접한 방식으로, 제1 방향에 대해 실질적으로 수직인 제2 방향(예를 들어, 도 6a에서 수평)으로 배열될 수도 있다. 전력 공급 라인(69a)은 전력 공급 라인(69a)의 각각이 패드 전극(62a) 상의 하나 이상의 배선(61a)을 지나가고 그리고 전력 라인(69a)의 각각이 하나 이상의 인접한 전력 공급 라인(69b)으로부터 미리 결정된 거리(r)를 가질 수도 있는 방식으로 배치될 수도 있다. 유사하게, 전력 공급 라인(69b)은 전력 공급 라인(69b)의 각각이 패드 전극(62b) 상의 하나 이상의 배선(61b)을 지나가고 그리고 전력 라인(69b)의 각각이 하나 이상의 인접한 전력 공급 라인(69a)으로부터 미리 결정된 거리(r)를 가질 수도 있는 방식으로 배치될 수도 있다.
도 6b는 본 개시내용의 실시형태에 따른, 반도체 칩(10) 내 커패시턴스 블록(60b)의 간략화된 배치도이다. 커패시턴스 블록(60b)에서, 복수의 패드 전극(62c 내지 62f)은 순서대로 배열될 수도 있고 그리고 상이한 크기를 가질 수도 있다. 커패시턴스 블록(60b)은 VDD를 제공하는 복수의 전력 공급 라인(69c 및 69e) 및 VSS를 제공하는 복수의 전력 공급 라인(69d 및 69f)에 연결될 수도 있다. 전력 공급 라인(69c 내지 69f)은 도 1의 전력 공급 라인(14)일 수도 있다. 패드 전극(62c 및 62e)은 VDD를 제공하는 대응하는 전력 공급 라인(69c 및 69e)에 연결되는 대응하는 배선(61c 및 61e)에 연결될 수도 있고 그리고 패드 전극(62d 및 62f)은 VSS를 제공하는 대응하는 전력 공급 라인(69d 및 69f)에 연결되는 대응하는 배선(61d 및 61f)에 연결될 수도 있다.
전력 공급 라인(69c)은 전력 공급 라인(69c)의 각각이 패드 전극(62c) 상의 하나 이상의 배선(61c)을 지나가는 방식으로 배치될 수도 있다. 전력 공급 라인(69d)은 전력 공급 라인(69d)의 각각이 패드 전극(62d) 상의 하나 이상의 배선(61c)을 지나가는 방식으로 배치될 수도 있다. 전력 공급 라인(69e)은 전력 공급 라인(69e)의 각각이 패드 전극(62e) 상의 하나 이상의 배선(61e)을 지나가는 방식으로 배치될 수도 있다. 전력 공급 라인(69f)은 전력 공급 라인(69f)의 각각이 패드 전극(62f) 상의 하나 이상의 배선(61f)을 지나가는 방식으로 배치될 수도 있다. 전력 공급 라인(69c 및 69d)은 거리(r1)를 갖고 서로 인접할 수도 있다. 전력 공급 라인(69d 및 69e)은 거리(r2)를 갖고 서로 인접할 수도 있다. 전력 공급 라인(69e 및 69f)은 거리(r3)를 갖고 서로 인접할 수도 있다. 여기서, 거리(r1, r2 및 r3)는 서로 상이할 수도 있다. 복수의 패드 전극(62c 내지 62f)의 각각 상의 복수의 전극(미도시)과 커패시턴스 플레이트 전극(64)은 커패시턴스 블록(60b) 내 복수의 커패시터(미도시)의 각각을 형성할 수도 있다.
도 6c는 본 개시내용의 실시형태에 따른, 반도체 칩(10) 내 커패시턴스 블록(60c)의 간략화된 배치도이다. 커패시턴스 블록(60c)은 VDD를 제공하는 전력 공급 라인(69g) 및 VSS를 제공하는 전력 공급 라인(69h)에 연결될 수도 있다. 전력 공급 라인(69g 및 69h)은 도 1의 전력 공급 라인(14)일 수도 있다. 복수의 패드 전극(62g 및 62i)은 VDD를 제공하는 전력 공급 라인(69g)에 공동으로 연결되는 복수의 대응하는 배선(61g 및 61i)에 연결될 수도 있고 그리고 복수의 패드 전극(62h 및 62j)은 VSS를 제공하는 전력 공급 라인(69h)에 공동으로 연결되는 복수의 대응하는 배선(61h 및 61j)에 연결될 수도 있다. 복수의 패드 전극(62g 내지 62j)의 각각 상의 복수의 전극(미도시)과 커패시턴스 플레이트 전극(64c)은 커패시턴스 블록(60c) 내 복수의 커패시터(미도시)의 각각을 형성할 수도 있다.
커패시턴스 블록(60c)에서, 복수의 패드 전극(62g 내지 62j)은 순서대로 배열될 수도 있다. 전력 공급 라인(69g)은 패드 전극(62h 및 62j)과 연결되는 일없이 패드 전극(62h 및 62j)에 대응하는 영역 위를 지나가면서, 패드 전극(62g 및 62i) 상의 배선(61g 및 61i)을 지나갈 수도 있다. 전력 공급 라인(69h)은 패드 전극(62g 및 62i)과 연결되는 일없이 패드 전극(62g 및 62i)에 대응하는 영역 위를 지나가면서, 패드 전극(62h 및 62j) 상의 배선(61h 및 61j)을 지나갈 수도 있다.
도 7a는 본 개시내용의 실시형태에 따른, 반도체 칩(10) 내 주변 회로 구역(70)의 간략화된 배치도이다. 도 7b는 도 7a의 주변 회로 구역(70)의 간략화된 단면 구조도이다. 예를 들어, 평면형의 금속-산화물 반도체(metal oxide semiconductor: MOS) 트랜지스터(70a)(예를 들어, MOS 커패시터)는 MOS 트랜지스터(70b)로서 형성될 수도 있다. 그러나, 트렌치 게이트 전극을 가진 MOS 트랜지스터 또는 수직 MOS 트랜지스터가 또한 사용될 수도 있다. 예를 들어, 주변 회로 구역(70)(예를 들어, 도 1의 주변 영역(12) 중 하나)은 MOS 트랜지스터(70b)가 커패시턴스 블록(70a) 아래에 배치되는 구조를 가질 수도 있다.
주변 회로 구역(70)의 커패시턴스 블록(70a)에서, 복수의 패드 전극(72a)의 각각은 VDD를 제공하는 전력 공급 라인(14)에 연결되는 배선(미도시)에 연결될 수도 있고 그리고 복수의 패드 전극(72b)의 각각은 VSS를 제공하는 전력 공급 라인(14)에 연결되는 배선(미도시)에 연결될 수도 있다. 커패시턴스 블록(70a)에서, 복수의 전극(71a)은 복수의 패드 전극(72a) 상에 배치되고 그리고 복수의 패드 전극(72a)에 연결되고, 그리고 복수의 전극(71b)은 복수의 패드 전극(72b) 상에 배치되고 그리고 복수의 패드 전극(72b)에 연결된다. 복수의 패드 전극(72a)과 복수의 패드 전극(72b)은 복수의 패드 전극(72a)의 각각이 하나 이상의 패드 전극(72b)과 인접하고 그리고 복수의 패드 전극(72b)의 각각이 하나 이상의 패드 전극(72a)과 인접하는 방식으로 배열된다. 복수의 패드 전극(72a 및 72b)의 각각 상의 복수의 전극과 커패시턴스 플레이트 전극(74)은 복수의 커패시터(미도시)의 각각을 형성할 수도 있다.
주변 회로 구역(70)에, 게이트 절연체(78), 게이트 절연체(78) 상에 형성된 MOS 트랜지스터(70b)의 게이트 전극(77), 기판(79) 내로 N-형 불순물을 도입함으로써 형성된 불순물 확산층(76)이 배치될 수도 있다. 불순물 확산층(76)은 MOS 트랜지스터(70b)의 소스 또는 드레인 전극으로서 기능할 수도 있다. N-채널형의 MOS 트랜지스터(70b)가 오직 주변 회로 구역(70)에 예로써 예시되지만, N-형 우물(well)이 기판(1)에 형성될 수 있고, 그리고 P-채널형의 MOS 트랜지스터가 상부에 배치될 수 있다. 게이트 컨택 플러그(75a)는 VDD를 제공하는 전력 공급 라인(14)에 연결되는 패드 전극(72a)과 게이트 전극(77)을 연결시킬 수도 있다. 주변 컨택 플러그(75b)는 VSS를 제공하는 전력 공급 라인(14)에 연결되는 패드 전극(72b)과 불순물 확산층(76)을 연결시킬 수도 있다. 게이트 컨택 플러그(75a)와 주변 컨택 플러그(75b)는 패드 전극(72a 및 72b) 각각 아래에 배치될 수도 있고, 회로 융통성을 갖는다.
도 8a는 본 개시내용의 실시형태에 따른, 반도체 칩(10) 내 커패시턴스 블록(80)의 간략화된 배치도이다. 도 8b는 본 개시내용의 실시형태에 따른, 반도체 칩 내 커패시턴스 블록(80)의 간략화된 회로도이다. 예를 들어, 복수의 패드 전극(82a 내지 82d)이 순서대로 배열될 수도 있어서 커패시턴스 플레이트 전극(84)과 함께 커패시턴스 블록(80)을 형성한다. 패드 전극(82a)은 VDD를 제공하는 전력 공급 라인에 연결될 수도 있고 그리고 커패시턴스 플레이트 전극(84)과 함께 보상 커패시터(87a)를 형성할 수도 있다. 패드 전극(82b)은 VSSQ를 제공하는 전력 공급 라인에 연결될 수도 있고 그리고 커패시턴스 플레이트 전극(84)과 함께 보상 커패시터(87b)를 형성할 수도 있다. 패드 전극(82c)은 VDDQ를 제공하는 전력 공급 라인에 연결될 수도 있고 그리고 커패시턴스 플레이트 전극(84)과 함께 보상 커패시터(87c)를 형성할 수도 있다. 패드 전극(82d)은 VSS를 제공하는 전력 공급 라인에 연결될 수도 있고 그리고 커패시턴스 플레이트 전극(84)과 함께 보상 커패시터(87d)를 형성할 수도 있다. 따라서, 커패시턴스 블록(80)은 복수의 전력 공급 전압, 가능하게는 2개 초과의 전력 공급 전압 중 2개의 전력 공급 전압 간의 커패시턴스를 제공할 수도 있다.
도 9a는 본 개시내용의 실시형태에 따른, 복수의 회로(91 및 92)를 포함하는 장치(90)의 회로도이다. 회로(회로 A)(91)는 양의 전력 공급 전압(VDD) 및 음의 전력 공급 전압(VSS)을 수용할 수도 있고, 그리고 회로(회로 B)(92)는 양의 전력 공급 전압(VDDQ) 및 음의 전력 공급 전압(VSSQ)을 수용할 수도 있다. 복수의 회로(91 및 92) 간의 잡음을 감소시키기 위해서, 보상 커패시터(97a 내지 97d)가 제공될 수도 있다. 예를 들어, 보상 커패시터(97a)는 커패시턴스 블록(80) 내 보상 커패시터(87a 및 87c)에 의해 형성될 수도 있다. 보상 커패시터(97b)는 커패시턴스 블록(80) 내 보상 커패시터(87c 및 87d)에 의해 형성될 수도 있다. 보상 커패시터(97c)는 커패시턴스 블록(80) 내 보상 커패시터(87a 및 87b)에 의해 형성될 수도 있다. 보상 커패시터(97d)는 커패시턴스 블록(80) 내 보상 커패시터(87b 및 87d)에 의해 형성될 수도 있다.
도 9b 및 도 9c는 본 개시내용의 실시형태에 따른, 도 8a의 커패시턴스 블록(80) 및 도 9a의 복수의 회로(91 및 92)를 포함하는 장치(90)의 간략화된 배치도이다. 패드 전극(82a 및 82d)은 회로(91)에 연결될 수도 있고, 그리고 양의 전력 공급 전압(VDD)과 음의 전력 공급 전압(VSS) 각각에 더 연결될 수도 있다. 패드 전극(82b 및 82c)은 회로(92)에 연결될 수도 있고 그리고 음의 전력 공급 전압(VSSQ)과 양의 전력 공급 전압(VDDQ) 각각에 더 연결될 수도 있다. 도 9b에서, 예를 들어, 복수의 패드 전극(82a 내지 82d)은 커패시턴스 플레이트 전극(84)에 대응하여 정렬될 수도 있고 그리고 복수의 회로(91 및 92)의 배열 방향인 제2 방향과 실질적으로 수직인 제1 방향으로 순서대로 배열될 수도 있다. 패드 전극(82a 및 82d)은 패드 전극(82a 및 82d)을 회로(91)에 연결시키기 위해서, 회로(91)를 향하여 이동될 수도 있다. 패드 전극(82b 및 82c)은 패드 전극(82b 및 82c)을 회로(92)에 연결시키기 위해서, 회로(92)를 향하여 이동될 수도 있다. 도 9c에서, 예를 들어, 복수의 패드 전극(82a 내지 82d)은 순서대로 배열되지 않을 수도 있다. 대신에, 복수의 패드 전극(82a 및 82d)은 복수의 회로(91 및 92)의 배열 방향인 제2 방향과 실질적으로 수직인 제1 방향으로 배열될 수도 있다. 복수의 패드 전극(82a 및 82b)은 제2 방향으로 배열될 수도 있고, 그리고 복수의 패드 전극(82d 및 82c)은 제2 방향으로 배열될 수도 있다. 복수의 패드 전극(82b 및 82c)은 제1 방향으로 배열될 수도 있다. 이 방식으로, 복수의 패드 전극(82a 내지 82d)의 교차점에서 중심을 가진 커패시턴스 플레이트 전극(84)은 복수의 패드 전극(82a 및 82d)과 함께 복수의 커패시터를 형성할 수도 있다.
커패시턴스 블록은 전하 펌프로서 사용될 수도 있다. 전하 펌프는 안정한 전류 특성을 갖는 것이 바람직할 수도 있다. 도 10a 및 도 10b는 본 개시내용의 실시형태에 따른, 전하 펌프(101)로서 작동되는 커패시턴스 블록의 간략화된 회로도이다. 예를 들어, 전하 펌프(101)는 도 8b의 커패시턴스 블록(80)일 수도 있다. 전하 펌프(101)의 입력 노드가 접지 전위(ground potential: GND)에 연결되고 그리고 출력 노드가 양의 전력 공급 전압(VDD2)에 연결될 때 전하 펌프(101)는 양의 전력 공급 전압(VDD2)을 출력 노드에 제공할 수도 있다. 반면에, 전하 펌프(101)의 입력 노드가 양의 전력 공급 전압(VDD2)에 연결된다면 전하 펌프(101)는 양의 전력 공급 전압(n*VDD2)(n은 1보다 더 큰 양수이고 소수 및 분수를 포함함[예를 들어, n=2일 때, n*VDD2는 양의 전력 공급 전압(VDD2)보다 2배 크다])을 출력 노드에 제공할 수도 있다. 따라서, 전하 펌프로서 커패시턴스 블록(101)은 입력 노드의 전압에 응답하여 출력 노드의 전압을 변환시킬 수도 있다.
위에서 설명된 실시형태에서 사용되는 트랜지스터의 채널 유형은 단지 예이다. 그러나, 다른 실시형태에서, 본 개시내용에서 구체적으로 설명된 것 이외의 트랜지스터의 채널 유형의 조합이 본 개시내용의 범위로부터 벗어나는 일없이 사용될 수도 있다.
본 발명은 특정한 바람직한 실시형태 및 실시예의 맥락에서 개시되지만, 당업자라면 본 발명이 구체적으로 개시된 실시형태를 넘어 다른 대안적인 실시형태 및/또는 본 발명의 용도 및 본 발명의 명백한 변경 및 등가물로 확장된다는 것을 이해할 것이다. 또한, 본 발명의 범위 내에 있는 다른 변경은 본 개시내용에 기초하여 당업자에게 손쉽게 분명해질 것이다. 실시형태의 특정한 특징 및 양상의 다양한 조합 또는 하위 조합이 행해질 수도 있고 그리고 여전히 본 발명의 범위 내에 속할 수도 있다는 것이 또한 고려된다. 개시된 실시형태의 다양한 특징 및 양상이 서로 조합 또는 치환될 수 있어서 개시된 발명의 변경 모드를 형성한다는 것이 이해되어야 한다. 따라서, 본 명세서에 개시된 본 발명의 적어도 일부의 범위가 위에서 설명된 특정한 개시된 실시형태에 의해 제한되지 않아야 한다는 것이 의도된다.

Claims (20)

  1. 반도체 디바이스로서,
    제1, 제2, 및 제3 부분을 규정하도록 수평 방향으로 연속적으로 연장된 플레이트 전극;
    상기 플레이트 전극의 제1 부분과의 사이에 제1 커패시턴스 소자를 제공하도록 수직 방향으로 상기 플레이트 전극의 제1 부분에 겹쳐진 제1 패드 전극;
    상기 플레이트 전극의 제2 부분과의 사이에 제2 커패시턴스 소자를 제공하도록 수직 방향으로 상기 플레이트 전극의 제2 부분에 겹쳐진 제2 패드 전극;
    상기 플레이트 전극의 제3 부분과의 사이에 제3 커패시턴스 소자를 제공하도록 수직 방향으로 상기 플레이트 전극의 제3 부분에 겹쳐진 제3 패드 전극;
    상기 제1 패드 전극에 연결된 제1 컨택;
    상기 제2 패드 전극에 연결된 제2 컨택;
    상기 제3 패드 전극에 연결된 제3 컨택;
    각각 수직 방향으로 상기 제1 패드 전극으로부터 돌출된 복수의 제1 전극들 - 상기 복수의 제1 전극들의 각각은 또한 상기 제1 패드 전극과 전기적으로 접속됨 -;
    각각 수직 방향으로 상기 제2 패드 전극으로부터 돌출된 복수의 제2 전극들 - 상기 복수의 제2 전극들의 각각은 또한 상기 제2 패드 전극과 전기적으로 접속됨 -; 및
    각각 수직 방향으로 상기 제3 패드 전극으로부터 돌출된 복수의 제3 전극들 - 상기 복수의 제3 전극들의 각각은 또한 상기 제3 패드 전극과 전기적으로 접속됨 - 을 포함하는, 반도체 디바이스.
  2. 삭제
  3. 제1항에 있어서,
    상기 복수의 제1 전극들의 각각과 상기 플레이트 전극의 제1 부분 사이에 개재된 제1 유전체 물질;
    상기 복수의 제2 전극들의 각각과 상기 플레이트 전극의 제2 부분 사이에 개재된 제2 유전체 물질; 및
    상기 복수의 제3 전극들의 각각과 상기 플레이트 전극의 제3 부분 사이에 개재된 제3 유전체 물질을 더 포함하는, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 제1 전극들의 각각은 원통형 전극이고,
    상기 제2 전극들의 각각은 원통형 전극이고,
    상기 제3 전극들의 각각은 원통형 전극인, 반도체 디바이스.
  5. 제1항에 있어서, 상기 제1 및 제3 패드 전극은 서로 공동으로 연결되고 상기 제2 패드 전극으로부터 분리된, 반도체 디바이스.
  6. 제5항에 있어서, 상기 제2 패드 전극은 상기 제1 및 제3 패드 전극 사이에 있는, 반도체 디바이스.
  7. 제5항에 있어서,
    상기 플레이트 전극은 제4 부분을 더 규정하도록 수평 방향으로 연속적으로 더 연장되고,
    상기 반도체 디바이스는,
    상기 플레이트 전극의 제4 부분과의 사이에 제4 커패시턴스 소자를 제공하도록 수직 방향으로 상기 플레이트 전극의 제4 부분에 겹쳐진 제4 패드 전극; 및
    상기 제4 패드 전극에 연결된 제4 컨택을 더 포함하는, 반도체 디바이스.
  8. 제7항에 있어서, 상기 제2 및 제4 컨택은 서로 공동으로 연결된, 반도체 디바이스.
  9. 제8항에 있어서, 상기 제2 패드 전극은 상기 제1 및 제3 패드 전극 사이에 있고, 상기 제3 패드 전극은 상기 제2 및 제4 패드 전극 사이에 있는, 반도체 디바이스.
  10. 제7항에 있어서,
    각각 수직 방향으로 상기 제4 패드 전극으로부터 돌출된 복수의 제4 전극들 - 상기 복수의 제4 전극들의 각각은 또한 상기 제4 패드 전극과 전기적으로 접속됨 -; 및
    상기 복수의 제4 전극들의 각각과 상기 플레이트 전극의 제4 부분 사이에 개재된 제4 유전체 물질을 더 포함하는, 반도체 디바이스.
  11. 제1항에 있어서, 상기 제1, 제2, 및 제3 패드 전극은 서로 형상이 실질적으로 동일한, 반도체 디바이스.
  12. 제1항에 있어서, 상기 제1, 제2, 및 제3 패드 전극 중 적어도 두 개는 서로 형상이 상이한, 반도체 디바이스.
  13. 제1항에 있어서, 상기 제1, 제2, 및 제3 패드 전극은 서로 형상이 상이한, 반도체 디바이스.
  14. 제1항에 있어서,
    상기 제1 컨택과 전기적으로 접속되어 연장되는 제1 도전 라인;
    상기 제2 컨택과 전기적으로 접속되어 연장되는 제2 도전 라인; 및
    상기 제3 컨택과 전기적으로 접속되어 연장되는 제3 도전 라인을 더 포함하는, 반도체 디바이스.
  15. 제1항에 있어서,
    상기 제1 및 제3 컨택의 각각과 전기적으로 접속되어 연장되는 제1 도전 라인; 및
    상기 제2 컨택과 전기적으로 접속되어 연장되는 제2 도전 라인을 더 포함하는, 반도체 디바이스.
  16. 제1항에 있어서,
    게이트 전극과 제1 및 제2 확산 영역을 포함하는 트랜지스터를 더 포함하고,
    상기 제1 및 제3 컨택은 각각 상기 제1 및 제2 확산 영역에 연결되고, 상기 제2 컨택은 상기 게이트 전극에 연결된, 반도체 디바이스.
  17. 반도체 디바이스로서,
    서로 분리된 제1, 제2, 제3, 및 제4 패드 전극;
    상기 제1, 제2, 제3, 및 제4 패드 전극 위의 플레이트 전극 - 상기 플레이트 전극은 연속적인 하나의 플레이트로서 형성되고, 상기 제1 패드 전극과 제1 부분 사이에 제1 용량성 소자를, 상기 제2 패드 전극과 제2 부분 사이에 제2 용량성 소자를, 상기 제3 패드 전극과 제3 부분 사이에 제3 용량성 소자를, 상기 제4 패드 전극과 제4 부분 사이에 제4 용량성 소자를 제공하도록 상기 제1, 제2, 제3, 및 제4 패드 전극과 각각 수직으로 정렬된 상기 제1, 제2, 제3, 및 제4 부분을 가짐 -;
    상기 제1 패드 전극에 연결된 제1 컨택;
    상기 제2 패드 전극에 연결된 제2 컨택;
    상기 제3 패드 전극에 연결된 제3 컨택;
    상기 제4 패드 전극에 연결된 제4 컨택;
    제1 및 제2 단자 사이에 공급되는 제1 전력 전압 상에서 동작하는 제1 회로; 및
    제3 및 제4 단자 사이에 공급되는 제2 전력 전압 상에서 동작하는 제2 회로를 포함하고,
    상기 제1 및 제4 컨택은 각각 상기 제1 및 제2 단자에 연결되고,
    상기 제2 및 제3 컨택은 각각 상기 제3 및 제4 단자에 연결된, 반도체 디바이스.
  18. 삭제
  19. 제17항에 있어서,
    상기 제1, 제2, 제3, 및 제4 패드 전극은 일렬로 배열되고, 상기 제2 및 제3 패드 전극은 상기 제1 및 제4 패드 전극 사이에 있는, 반도체 디바이스.
  20. 제17항에 있어서,
    상기 제1 및 제4 패드 전극은 제1 방향으로 일렬로 배열되고,
    상기 제2 및 제3 패드 전극은 상기 제1 방향으로 일렬로 배열되고,
    상기 제1 및 제2 패드 전극은 상기 제1 방향과 교차하는 제2 방향으로 일렬로 배열되고,
    상기 제3 및 제4 패드 전극은 상기 제2 방향으로 일렬로 배열된, 반도체 디바이스.
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