KR102350843B1 - 고전압 종단부를 갖는 sic 전력 디바이스 - Google Patents

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Abstract

대체적인 일 태양에서, 장치는 탄화 규소 재료를 포함하는 반도체 영역, 및 반도체 영역에 배치된 접합 종단 연장 주입부 영역(junction termination extension implant region)을 포함할 수 있다. 장치는 접합 종단 연장 주입부와 접촉하는 적어도 일부분을 갖는 유전체 층의 낮은 계면 상태 밀도 부분을 포함할 수 있다.

Description

고전압 종단부를 갖는 SIC 전력 디바이스{A SIC POWER DEVICE HAVING A HIGH VOLTAGE TERMINATION}
관련 출원
본 출원은 2014년 8월 13일자로 출원되었고 발명의 명칭이 "고전압 종단부를 갖는 SIC 전력 디바이스(SIC POWER DEVICE HAVING A HIGH VOLTAGE TERMINATION)"인 미국 가출원 제62/036,925호에 대한 우선권 및 그의 이득을 주장하며, 이는 전체적으로 본 명세서에 참고로 포함된다.
본 발명은 고전압 종단부를 갖는 탄화 규소(SiC) 전력 디바이스에 관한 것이다.
탄화 규소(SiC)로 된 공지된 고전압 전력 디바이스는 디바이스 주변부 주위의 조기 항복(premature breakdown)에 취약하다. 디바이스 주변부에서의 항복 전압은 디바이스의 대부분에서 애벌랜치 항복(avalanche breakdown) 전압보다 낮을 수 있다. 종단부 영역을 위한 공지된 해법은 충분한 공정 안정성을 제공하지 않거나 또는 비교적 넓은 칩 면적을 소비할 수 있다. 고전압 SiC 전력 디바이스의 종단부에 대한 공지된 해법은 SiC의 대부분에서 균일한 애벌랜치 항복을 초래하지 않는다. 또한, 전력 디바이스의 고전압 종단부에 대한 공지된 해법은 디바이스 주변부에서 초기 항복을 제거하지 않는다.
대체적인 일 태양에서, 장치는 탄화 규소 재료를 포함하는 반도체 영역, 및 반도체 영역에 배치된 접합 종단 연장 주입부 영역(junction termination extension implant region)을 포함할 수 있다. 장치는 접합 종단 연장 주입부 영역과 접촉하는 적어도 일부분을 갖는 유전체 층의 낮은 계면 상태 밀도 부분을 포함할 수 있다.
하나 이상의 구현예들의 상세 사항들이 첨부 도면들 및 아래의 설명에서 기재된다. 다른 특징들이 설명 및 도면들로부터 그리고 특허청구범위로부터 명백할 것이다.
도 1은 탄화 규소(SiC) 전력 디바이스의 측단면도를 도시한 다이어그램이다.
도 2는 도 1에 도시된 SiC 전력 디바이스의 변형을 도시한 다이어그램이다.
도 3은 SiC PN 다이오드의 현미경 사진 광 방출을 도시한다.
도 4는 지속적인 비고정 유도성 스위칭(Unclamped Inductive Switching, UIS) 에너지를 펄스 길이의 함수로서 도시한다.
도 5는 항복 전압의 분포를 도시한 그래프이다.
도 6은 도 5의 그래프와 관련된 프로브 패턴을 도시한다.
도 7a 및 도 7b는 메시 전극을 갖는 테스트 PN 다이오드의 상면도 이미지를 도시한다.
도 8은 구역 비(zone ratio)에 기초한 항복 전압을 도시한 그래프이다.
도 9는 SiC 전력 디바이스 내의 고전압 종단부의 형성을 도시한 다이어그램이다.
도 10a는 본 명세서에 기술된 디바이스와 관련된 한 가지 가능한 이론을 도시한 다이어그램이다.
도 10b는 낮은 계면 상태 밀도 유전체를 사용하여 형성된 구조물의 커패시턴스-전압 특성을 도시한 다이어그램이다.
도 11a 및 도 11b는 SiC 전력 디바이스의 구조물의 추가적인 단면 개략도이다.
도 11c는 푸아송 방정식(Poisson equation)의 2차 해의 결과를 표현한다.
도 11d는 애벌랜치 테스트 디바이스(avalanching test device)의 조합된 방출 및 광 반사 이미지이다.
도 12 및 도 13은 SiC 접합부 차단형 쇼트키 장벽 정류기(junction-blocked Schottky-barrier rectifier, JBS)를 도시한다.
도 14는 차폐형 SiC 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET) 디바이스의 단면도의 유닛 셀을 도시한 블록 다이어그램이다.
도 1은 종단부 영역(102)에서 이온-주입 접합 종단 연장부(접합 종단 연장(junction termination extension, JTE) 주입부(140)로 지칭될 수 있음)를 활용하는 탄화 규소 고전압 고전력 디바이스(100)(SiC 전력 디바이스 또는 SiC 고전압 디바이스로 지칭될 수 있음)의 측단면도를 도시한 다이어그램이다. 종단부 영역(102)(도면에서 우측을 향해 있음)은 활성 영역(104)(도면에서 좌측을 향해 (횡방향으로) 있음) 주위에 배치될 수 있다(예컨대, 그를 둘러쌀 수 있다). 위에서 볼 때(도시되지 않음), 종단부 영역(102)은 SiC 전력 디바이스(100)의 외부 영역 주위에 배치될 수 있고, SiC 전력 디바이스(100)의 내부 영역 내에 배치될 수 있는 활성 영역(104) 주위에 배치될 수 있다(예컨대, 그를 둘러쌀 수 있다).
종단부 영역(102)을 한정하기 위해, SiC 전력 디바이스(100)의 반도체 영역(160)의 외측 주변부에서 적어도 일부의 억셉터 전하가 제거되어 표면(162)을 한정하게 한다(예컨대, 노출시킨다). 표면(162)은 활성 영역(104)을 포함하는 반도체 영역(160)의 (좌측을 향해 있는) 내부 부분(점선 A(평면 A로도 지칭될 수 있음)에 의해 도시됨)보다 낮은 반도체 영역(160) 내의 깊이에 수직으로 배치된다. 구체적으로, 종단부 영역(102) 내의 적어도 일부의 억셉터 전하는 반도체 영역(160)의 최상층의 에칭(예컨대, 이온 에치)에 의해 (점선 A에 의해 도시된 표면으로부터) 부분적으로 제거된다. 처리 동안, 표면(162)은 선 또는 평면 A(리세스되기 전의 반도체 영역(160)의 본래 표면일 수 있음) 아래로 리세스된 반도체 영역(160)의 노출된 표면이다. 반도체 영역(160)의 표면(162)은 리세스 영역 또는 리세스 구역 내에 있거나 또는 이를 한정한다.
도 1에 도시된 바와 같이, 종단부 영역(102)의 내부 부분(및 반도체 영역(160)의 노출된 표면(162))은 낮은 계면 상태 밀도를 갖는 부분(120)을 갖는 유전체 층(150)(또는 코팅)으로 코팅된다. 다시 말해, 유전체 층(150)은 반도체 영역(160)의 표면(162) 상에 배치된다. 이러한 부분은 낮은 계면 상태 부분(120)(낮은 계면 상태 밀도 부분 또는 낮은 계면 상태 층으로도 지칭될 수 있음) 또는 낮은 계면 상태 유전체로 지칭될 수 있다. 일부 구현예에서, 낮은 계면 상태 부분(120)은 게이트 산화물 품질의 재료로 제조될 수 있다(예컨대, 역전 및/또는 축적 채널을 형성할 가능성을 보장하기에 충분히 낮은 계면 상태 밀도를 가질 수 있다). 일부 구현예에서, 낮은 계면 상태 부분(120)은 산소, 질소, 및/또는 이들의 조합(예컨대, 산소(O2), 산질화물(oxy-nitride), 산화질소(NOx), 아산화질소(N2O))을 포함할 수 있다. 일부 구현예에서, 낮은 계면 상태 부분(120)은 산화물-질화물-산화물(ONO) 적층체를 포함할 수 있다.
전술된 바와 같이, 낮은 계면 상태 부분(120)은 유전체 층(150)의 일부분일 수 있다. 표시되어 있지 않지만, 유전제 층(150)에서 낮은 계면 상태 밀도 부분(120) 외부에 있는 부분은 높은 계면 상태 밀도 부분으로 지칭될 수 있다. 따라서, 설명 전반에서, 유전체 층(150)에 대한 언급은 유전체 층(150)의 높은 계면 상태 밀도 부분에 대한 언급으로 간주될 수 있다. 계면은 낮은 계면 상태 밀도 부분(120)과 유전체 층(150)의 병치(juxtaposition)에 의해 한정된다. 일부 구현예에서, 낮은 계면 상태 밀도 부분(120)은 유전체 층(150)으로부터 분리될 수 있다. 일부 구현예에서, 낮은 계면 상태 밀도 부분(120)은 유전체 층(150)으로부터 형성될 수 있거나, 또는 유전체 층(150)과는 별개로 (예컨대, 그와는 별개의 유전체 형성 공정 동안에) 형성된 유전체 층일 수 있다.
도 1에 도시된 바와 같이, 낮은 계면 상태 부분(120)은 JTE 주입부(140)의 상부 표면과 접촉한다. 일부 구현예에서, 낮은 계면 상태 부분(120)은 JTE 주입부(140)의 표면(162)(상부 표면일 수 있음)과 접촉하는 저부 표면을 갖는다. 다시 말해, 낮은 계면 상태 부분(120)은 JTE 주입부(140)와의 계면을 한정한다.
일부 구현예에서, JTE 주입부(140)는 반도체 영역(160)의 표면(162)이 한정되기 전에 주입될 수 있다. 일부 구현예에서, JTE 주입부(140)는 반도체 영역(160)의 표면(162)이 한정된 후에 주입될 수 있다.
일부 구현예에서, 반도체 영역(160)은 기판 부분(164)(예컨대, N+ 기판) 및 전압 차단 층(166)(예컨대, N-형 전압 차단 층)을 포함할 수 있다. 일부 구현예에서, 전압 차단 층(166)은 드리프트 영역을 한정할 수 있거나, 또는 그를 포함할 수 있다. 반도체 영역(160)은 도핑된 영역(130)(예컨대, P+ 영역) 또는 웰 영역을 포함할 수 있다. 도핑된 영역(130)은 활성 영역(104)과 연계될 수 있거나, 또는 그 내부에 포함될 수 있다. 일부 구현예에서, 도핑된 영역(130)은 대략 1e17 cm-3 내지 1e19 cm-3의 도핑 농도를 가질 수 있다. JTE 주입부(140)의 도핑 농도(예컨대, 피크 도핑 농도)는 대략 5e17 cm-3 내지 2e18 cm-3일 수 있다. 도핑된 영역(130)의 에지는 활성 영역(104) 및 종단부 영역(102)과 정렬될 수 있다(예컨대, 그와 수직으로 정렬될 수 있다).
도핑된 영역(130)은 차단 층(166)의 전도성 유형과는 상이한 전도성 유형을 가질 수 있다. JTE 주입부(140)는 도핑된 영역(130)의 전도성 유형과 동일한 전도성 유형을 가질 수 있다. 기판 부분(164)은 차단 층(166)의 전도성 유형과 동일한 전도성 유형을 가질 수 있다.
일부 구현예에서, 도 1에 도시된 디바이스(100)의 활성 영역(104)은 에피택셜 PN 다이오드일 수 있는데, 이는 (메사로 지칭될 수 있는) 에피택셜 p-형 층(130)의 침착에 의해 그리고 후속하는 디바이스 주변부를 따르는 p-층 제거에 의해 형성될 수 있다. 일부 구현예에서, 종단부 영역(102)은 활성 영역(104)과 부분적으로 중첩하여 활성 영역(104)과 종단부 영역(102) 사이의 갭을 회피시킬 수 있다.
도 1에 도시된 바와 같이, 낮은 계면 상태 부분(120)은 반도체 영역(160)의 (선 또는 평면 A를 따르는) 표면의 상부를 따라서 정렬되거나 또는 상부에 배치된 제1 부분을 갖거나 또는 포함하며, 반도체 영역(160) 아래로 리세스된 리세스 영역 내에 배치된 제2 부분을 갖거나 또는 포함한다. 다시 말해, 제2 부분은 표면(162) 상에 배치된다. 일부 구현예에서, 유전체 층(150)(또는 유전체 층(150)의 높은 계면 상태 부분)은 낮은 계면 상태 부분(120)의 제1 부분이 유전체 층(150)(또는 유전체 층(150)의 높은 계면 상태 부분)과 도핑된 영역(130) 사이에 배치되도록 그리고 낮은 계면 상태 부분(120)의 제2 부분이 유전체 층(150)과 JTE 주입부(140) 사이에 배치되도록 낮은 계면 상태 부분(120) 상에 배치된다.
일부 구현예에서, 낮은 계면 상태 부분(120)은 예를 들어 도핑된 영역(130) 및 전압 차단 층(166)에 의해 정의된 다이오드 양극(또는 PN 접합부)의 에지 주위에 배치될 수 있다. 다이오드 양극(또는 PN 접합부)은 PN 계면(132)에 도시되어 있다. 일부 구현예에서, 낮은 계면 상태 부분(120)은 낮은 계면 상태 밀도 산화물일 수 있다. 일부 구현예에서, 낮은 계면 상태 부분(120)은 예를 들어, N2O(예컨대, 또는 NO) 환경에서 예를 들어 1100℃ 내지 1300℃로 어닐링함으로써 산질화물로 적어도 부분적으로 변환된 (유전체 층(150)의) 침착 산화물(예컨대, 질화된 산화물)일 수 있다. 예를 들어, 더 낮은 계면 상태 부분(120)은 산화물-질화물-산화물(ONO) 적층체를 포함할 수 있다. 일부 구현예에서, 낮은 계면 상태 부분(120)은 인 도핑된 산화물(phosphorus doped oxide)일 수 있다. 일부 구현예에서, 낮은 계면 상태 부분(120)은 상기 명시된 재료들의 임의의 조합일 수 있거나, 또는 그를 포함할 수 있다. SiC의 계면 밀도 감소가 또한 채용될 수 있다. 일부 구현예에서, 다이오드(100)는 MOSFET, NPN-형 BJT, 및/또는 접합부 차단형 쇼트키 다이오드(JBS)의 주변 부분일 수 있다(또는 종단부 영역(102)에 있을 수 있다). 다시 말해, MOSFET, NPN-형 BJT, JBS 등과 같은 능동 디바이스가 활성 영역(104)에 배치될 수 있다. 그러한 디바이스의 예들은 적어도 도 12 내지 도 14와 관련하여 기술된다.
일부 구현예에서, 낮은 계면 상태 부분(120)의 두께는 대략 10 나노미터(nm) 내지 200 nm일 수 있다. 일부 구현예에서, 낮은 계면 상태 부분(120)의 두께는 대략 20 nm 내지 50 nm일 수 있다. 유전체 층(150)(패시베이션 유전체일 수 있음)의 두께는 대략 500 nm 내지 2000 nm일 수 있다(이는 주변으로부터 반도체 표면을 격리시키도록 비교적 두꺼울 수 있다). 따라서, 낮은 계면 상태 부분(120)의 두께는 유전체 층(150)의 두께보다 2.5 내지 200 배인 작은 두께를 가질 수 있다.
일부 구현예에서, JTE 주입부(140)의 주입량(예컨대, 도펀트 주입량 또는 전하 집중)은 횡방향으로 변할 수 있다. JTE 주입부(140)에서 활성 영역(104)에 비교적 가까운 측 또는 부분은 JTE 주입부의 활성 영역 측 또는 부분(142)으로 지칭될 수 있고, JTE 주입부(140)에서 (우측을 향해) 활성 영역(104)으로부터 더 멀고 종단부 영역(102)에 배치되는 측 또는 부분은 JTE 주입부의 종단부 영역 측 또는 부분(144)으로 지칭될 수 있다. 예를 들어, JTE 주입부(140)의 주입량은 좌측으로부터 우측으로 (활성 영역 측 상에서 최고인 것으로부터 종단부 영역 측 상에서 최저인 것으로) 감소할 수 있다. 따라서, 전하 밀도는 (JTE 주입부(140)의 활성 영역 측에 상대적인) JTE 주입부(140)의 종단부 영역 측으로부터 제거될 수 있다. 일부 구현예에서, JTE 주입부(140)는 (활성 영역(104)에 더 가까운) 도핑된 영역(130)에 인접한 측(활성 영역 측 또는 부분) 상에서 (종단부 영역(102) 내에 횡방향으로) JTE 주입부(140)의 나머지 부분(종단부 영역 측 또는 부분)의 두께보다 작은 두께(또는 깊이)를 가질 수 있다. 다시 말해, JTE 주입부(140)는 도핑된 영역(130) 아래에서(또는 그에 인접해서) (종단부 영역(102) 내로 그리고 (도핑된 영역(130) 아래가 아니라) 유전체 층(150) 아래에 횡방향으로) JTE 주입부(140)의 나머지 부분(종단부 영역 측 또는 부분)의 깊이보다 얕은 깊이를 가질 수 있다. 일부 구현예에서, JTE 주입부(140)는 (활성 영역 측 또는 부분에서) 더 얇을(또는 더 얕을) 수 있는데, 그 이유는 JTE 주입부가 도핑된 영역(130)을 통해 형성될 수 있기 때문이다. 도핑된 영역(130)은 도핑된 영역(130)이 JTE 주입부(140)를 한정하고 그와 계면을 이루도록 JTE 주입부(140)의 상부 표면과 접촉하는 저부 표면을 가질 수 있다.
도 1에 도시된 바와 같이, SiC 전력 디바이스(100)를 따르는 단면 또는 절개부는 상이한 적층 프로파일을 갖는다. 예를 들어, 절개부 B1은 유전체 층(150), 낮은 계면 상태 부분(120), 도핑된 영역(130), 전압 차단 층(166), 및 기판 부분(164)의 프로파일을 갖는다. 절개부 B2는 유전체 층(150), 낮은 계면 상태 부분(120), 도핑된 영역(130), JTE 주입부(140), 전압 차단 층(166), 및 기판 부분(164)의 프로파일을 갖는다. 절개부 B3은 유전체 층(150), 낮은 계면 상태 부분(120), JTE 주입부(140), 전압 차단 층(166), 및 기판 부분(164)의 프로파일을 갖는다. 절개부 B4는 유전체 층(150), JTE 주입부(140), 전압 차단 층(166), 및 기판 부분(164)의 프로파일을 갖는다.
일부 구현예에서, (활성 영역(104) 외부에 있는) 디바이스의 주변부에 걸친 조기 항복은 전력 디바이스(100)의 바람직하지 못한 성능을 초래할 수 있다. 예를 들어 도 1에 도시된 종단부 영역(102) 구성을 이용하여, SiC 전력 디바이스(100)의 대부분(또는 활성 영역(104))에서 균일한 애벌랜치 항복이 달성될 수 있다. 다시 말해, (활성 영역(104)에서의 항복 이전의) 종단부(102)에서의 바람직하지 못한 항복이 회피될 수 있다. 도 1에 도시된 구성은 양각 베벨링(positive angle beveling) 및 저전압을 비롯해서 디바이스 전반에 걸친 이점을 가질 수 있다.
도 2는 도 1에 도시된 탄화 규소 고전압 고전력 디바이스(100)의 측단면도의 변형을 도시한 다이어그램이다. 도 1에 도시된 특징부들 중 적어도 일부가 도 2에 포함될 수 있다.
도 2에 도시된 바와 같이, 종단부 영역(102)은 계단형 프로파일 또는 (도 1에 도시된 단일 구역과는 대조적으로) 다수의 구역들을 포함한다. 반도체 영역(160)의 표면(163)은 표면(162)의 깊이보다 낮은 깊이를 갖는다. 따라서, 표면(162)(제1 구역으로 지칭될 수 있음)과 연계된 JTE 주입부(140)의 두께 F1은 표면(163)(제2 구역으로 지칭될 수 있음)과 연계된 JTE 주입부(140)의 두께 F2보다 크다. 제1 구역은 활성 영역(104)과 제2 구역 사이에 배치될 수 있다. 일부 구현예에서, 종단부 영역은 두 개 초과의 구역들(예컨대, 다중-구역)을 가질 수 있다. 일부 구현예에서, 종단부 영역(102)은 다수의 구역들을 포함할 수 있는데, 각각의 구역은 반도체 영역(160) 내의 상이한 깊이에 상부 표면을 갖는다(또는 한정한다).
도 2에 도시된 바와 같이, JTE 주입부(140)는 제1 구역과 연계된 제1 리세스를 한정하는 제1 상부 표면 부분, 및 제2 구역과 연계된 제2 리세스를 한정하는 제2 상부 표면 부분을 갖는다. JTE 주입부(140)의 제1 상부 표면은 표면(162)(선 또는 평면 A 아래의 제1 리세스임) 및 JTE 주입부(140)의 제2 상부 표면 부분(선 또는 평면 A 아래의 제2 리세스임)을 한정한다. 도 2에 도시된 바와 같이, 낮은 계면 상태 부분(120)은 (제1 구역과 연계된) 표면(162) 상에는 배치되고, (제2 구역과 연계된) 표면(163) 상에는 배치되지 않는다. 일부 구현예에서, JTE 주입부(140)는 다수의 리세스들의 상부 표면을 한정하고(도 2가 그러한 일례를 도시함), 낮은 계면 상태 부분(120)은 다수의 리세스들 중 적어도 하나와 접촉할 수 있다.
일부 구현예에서, 전체 JTE 주입부(40)의 억셉터 밀도의 약 5 내지 20%가 제2 구역에서 제거될 수 있다. 일부 구현예에서, JTE 주입부(140)의 두께 F2는 JTE 주입부(140)의 두께 F1보다 20% 내지 70% 작을 수 있다.
일부 구현예에서, 전술된 실시예들에 따른 JTE 주입부(140)는 주변 항복의 총체적 또는 실질적 억압이 가능할 수 있다. 일부 구현예에서, SiC의 대부분(예컨대, 활성 영역)에서 균일한 또는 사실상 균일한 대부분의 애벌랜치 항복이 달성될 수 있다. 주변부 애벌랜치 항복으로 인해 디바이스 주변부를 따르는 어떠한 광 방출의 스팟(spot) 또는 스트라이프도 관찰되지 않는다. 거의 평면형인 접합 종단부를 갖는 고전압(예컨대, 400 볼트 이상) SiC 디바이스의 경우에, 전술된 종단부 구성이 없이는 균일한 애벌랜치 항복이 가능하지 않았다. 일부 구현예에서, 종단부 영역(102)은 최소 50 밀리줄(milli-Joules, mJ)의 애벌랜치 에너지를 결함 없이(예컨대, 주변부 항복 없이) 처리하도록 (예컨대, 실패 없이 지속시키도록) 구성될 수 있다.
도 3에서, 거의 균일한 애벌랜치 항복이 약 1714 볼트(V)의 전압 및 약 1.5 밀리암페어(milli-amperes, mA)의 전류에서 SiC PN 다이오드로부터의 현미경 사진 광 방출에 의해 입증된다. 밝은 영역(301)은 디바이스의 우측에서 종단부 영역(302)에 걸친 균일한 항복을 나타내고, 활성 영역(304)은 디바이스의 좌측에 있다. 도 3에 도시된 구현예에서, SiC 전력 디바이스는 약 4 ㎟의 비교적 넓은 p-형 양극 영역(또는 전력 디바이스 영역)을 갖는다.
(예를 들어, 도 1 및 도 2에 도시된) SiC 전력 디바이스(100)에 포함된 종단부(JTE 주입부(140)를 포함함)는 예를 들어, 비고정 유도성 스위칭(UIS)에 대한 유리한 특성(예컨대, 비교적 높은 에너지)을 제공할 수 있다.
도 4는 지속적인(예컨대, 최대의 지속적인) UIS 에너지(또는 y-축을 따르는 애벌랜치 에너지)를 펄스 지속기간 또는 길이(x-축을 따라서 마이크로초 단위의 시간으로 도시됨)의 함수로서 도시한 그래프이다. 다시 말해, 도 4는 단일 펄스 애벌랜치 에너지를 도시한다. 각각의 펄스는 다이아몬드형으로 도시되어 있고, 데이터를 통한 추이 곡선은 직선으로 도시되어 있다. 애벌랜치 에너지는 방산 전력, 즉 애벌랜치 전류와 시간에 따른 전압의 곱셈의 적분으로 얻어졌다. 전류 추이는 대략 삼각형이었는데, 다시 말해 유도 코일에 저장된 에너지를 제어하는 데 사용된 스위치를 턴-오프시킨 후의 시간에 따라 코일 전류가 선형적으로 감소하였다. 거의 동일한 펄스 지속기간을 갖는 데이터 지점들의 세 개의 그룹이 L = 0.02 mH(약 1.5 μs의 최단 펄스의 경우), L = 0.5 mH(약 15 μs의 중간 지속기간 펄스의 경우), 및 L = 20 mH(약 150 μs의 최장 펄스의 경우)의 코일 인덕턴스 L 값들에 대응한다. 애벌랜치 항복 전압은 약 2 ㎸였고, 그 반면에 피크 애벌랜치 전류는 최단 펄스(L = 0.02 mH)의 경우의 약 180 A로부터 L = 20 mH의 경우의 약 8.5 A까지 감소하였다. UIS 에너지는 예를 들어, 일부 공지된 SiC 디바이스(예컨대, 0.6 밀리헨리(milli-Henry, mH)의 인덕턴스 및 4 ㎟ 양극 영역의 경우에 Ea = 200 mJ을 갖는 1200 V SiC 접합부 차단형 쇼트키(JBS) 다이오드)보다 대략 2배 더 높다. 이러한 예시적인 구현예에서, 다이오드(SiC 전력 디바이스(100)에 포함됨)는 0.5 mH 및 4.76 ㎟ 양극의 경우에 대략 500 내지 600 mJ의 에너지를 가질 수 있다.
도 5는 이온 주입된 JTE의 주변부 내로의 (도 1에 도시된 것과 같은 단일 구역에서의) 에치 전 및 (도 2에 도시된 것과 같은 제2 구역에서의) 그러한 에치 후에 SiC 전력 BJT 웨이퍼(Vcbo)의 영역 위에서의 (y-축 상의) 항복 전압의 분포를 도시한 그래프이다. 단일 구역 테스트 결과는 사각형으로 도시되고, 두 개의 구역 테스트 결과는 역삼각형으로 도시된다. 이러한 구현예에서 에치 전과 에치 후 각각은 낮은 계면 상태 부분(예컨대, 낮은 계면 상태 유전체)을 포함한다. 일부 구현예에서, 에치는 깊이가 백 나노미터 정도(예컨대, 50 nm, 150 nm, 250 nm)일 수 있다. 일부 구현예에서, 주입된 주입량은 약 1.7×1013 cm-2의 알루미늄(Al) 주입량일 수 있다. 일부 구현예에서, 주입부는 상이한 재료(상이한 도펀트)를 포함할 수 있고, 그리고/또는 상이한 농도(더 높거나 더 낮은 농도)일 수 있다. 일부 구현예에서, 웨이퍼에 포함된 디바이스 칩(도 5에서 x-축 상에 칩 식별 번호를 가짐)은 도 6에 도시된 개략적인 웨이퍼 이미지 상에 도시된 바와 같은 사문 패턴(serpentine pattern)으로 순차적으로 프로빙될 수 있다. 이러한 구현예에서, 에치는 전압 항복을 60% 이상 증가시킨다. 에칭된 JTE의 항복 전압 프로파일은 웨이퍼 영역 위에서 약도핑된 콜렉터 내의 도너의 U자형 분포를 미러링한다. 일부 디바이스에서, 디바이스 종단 기술은 매우 적은 또는 단일의 선택된 컴포넌트 상에서 행해지는 측정에 기초할 수 있다. 이러한 접근법은 상업적 제조 또는 스케일링에 적용가능하지 않은 기술을 초래할 수 있다. 도 5는 소량의 동작가능 고전압 디바이스가 달성될 수 있는 것을 도시한다. 도 5에서 "단일 구역"으로 표시된 곡선 상의 수 개의 데이터 지점들은 도 5에 구상된 데이터에 대한 경우에 목표가 대략 1200 볼트인 차단 전압의 관점에서 실제로 용인된다. 그러나, 동작가능한 고전압 디바이스의 수율은 사실상 매우 낮을 수 있는데, 이는 본 명세서에 개시된 것과 같은 개선된 접합 종단 기술을 요구한다.
도 7a 내지 도 7d는 메시 전극을 갖는 테스트 PN 다이오드의 상면도 이미지를 도시한다. 도 7a 내지 도 7d는 0 mA (도 7a), 10 mA (도 7b), 0.5 mA (도 7c), 및 0.005 mA (도 7d)의 전류에서 거의 균일한 항복의 전개 단계들을 도시한다. 역방향 바이어스는 0 V(도 7a), 1772 V(도 7b), 1770 V(도 7c), 및 1669 V(도 7d)이다. 도 7c 및 도 7d의 이미지에서 파문 패턴(streaky pattern)이 재료 결함 시에 전계 집중으로부터 나타날 수 있다. 도 7a 내지 도 7d에 도시된 바와 같이, 주변부 항복은 애벌랜치 항복의 어떠한 전개 단계에서도(심지어 99.8%의 대부분의 항복 전압에서도) 발생하지 않는다. 도 7a에서, 이미지에서 둥근 에지들을 갖는 더 밝은 영역들이 SiC 내로 에칭된, 도 2에 도시된 영역들(163)이다.
본 명세서에 기술된 SiC 전력 디바이스는 공지되어 있는 디바이스에 채용된 설계에 비해 상당히 감소한 면적의 종단부 영역을 갖는다. 일부 구현예에서는, 제1 구역의 폭(예컨대, 횡방향 구역 폭)과 제2 구역의 폭(예컨대, 횡방향 구역 폭) 사이의 비의 변화에 따라 항복 전압이 변할 수 있다. 이러한 구역 폭(또는 길이)의 실례가 도 2에서 제1 구역 S1 및 제2 구역 S2로 도시되어 있다. 제1 구역은 S1은 활성 영역(104)과 제2 구역 S2 사이에 배치될 수 있다. 제1 구역 S1과 제2 구역 S2 둘 다는 종단부 영역(102)에 배치된다. 구역 폭(또는 길이)에 기초한 항복 전압 특성이 예를 들어 도 8에 도시된다.
도 8의 그래프에 도시된 바와 같이, 제1 구역은 S1로 표시되고, 제2 구역은 S2로 언급될 수 있다. 도 8의 그래프는 x-축을 따라서 차단 전압을 도시하고, y-축을 따라서 전류를 mA로 도시한다. 도 8에 도시된 바와 같이, 차단 전압(항복 전압으로 지칭될 수 있음)의 1.5% 감소가 각각의 구역에 대한 JTE 폭이 55 마이크로미터로부터 10 마이크로미터로 감소함에 따라 발생한다. 도 8에서, 구역 S2의 폭은 구역 S1의 폭과 같다. 일부 구현예에서, 구역 S1의 폭은 구역 S2의 폭과 상이할 수 있다(예컨대, 그보다 더 길거나, 더 짧을 수 있다). 접합 종단 폭의 협소화는 칩 영역의 활용성을 개선하게 되는데, 이는 예를 들어 상업적 제조 시에 바람직할 수 있다.
도 9는 본 명세서에 기술된 구현예에 따른, SiC 전력 디바이스(900) 내의 고전압 종단부의 형성을 도시한 다이어그램이다. 도 9에 도시된 구현예는 적어도 도 1 및 도 2에 도시된 구현예들로부터 도출된다.
이러한 구현예에서는, 기판(964)(예컨대, n-형 기판) 위에 있는 n-형 전압 차단 층(966)(예컨대, 약도핑된 n-형 전압 차단 층) 내로의 억셉터 이온의 이온 주입에 의해 종단부 영역(902) 내의 고전압 종단부가 형성된다. 일부 구현예에서는, 예를 들어 약 1500℃ 내지 1800℃의 고온 어닐링에 의해 억셉터 이온이 활성화될 수 있다. 일부 구현예에서, 주입부의 전기적 활성 억셉터들의 주입량은 특성 억셉터 주입량 Qaval, Qaval= εε0Eaval/q을 약간 초과할 수 있는데, 여기서 Eaval은 애벌랜치 항복의 피크 전기장이고, ε은 SiC의 비유전율이며, ε0은 진공 유전율이고, q는 전자 전하이다. 이러한 공정을 이용하면, JTE 주입부(940)는 종단부 영역(902) 내에 한정된다. 활성 영역(904)이 또한 도 9에 나타난다.
일부 구현예에서, JTE 종단부의 외측 영역은 에치(예컨대, 반응성 이온 에치, 플라스마 에치)에 의해 가늘어져서(이는 수직 화살표로 도시됨), 전기적 활성 억셉터의 주입량을 Qaval에 약간 미만인 수치로 감소시킬 수 있다. 일부 구현예에서, 각각의 JTE 구역 W1 및 W2의 횡방향 연장부들은 드리프트 영역 두께 WD의 약 1/2(또는 그 이상 또는 그 이하)을 초과할 수 있다. 도시되어 있지는 않지만, 에치 후, 낮은 계면 상태 부분(예컨대, 낮은 계면 상태 부분(120)) 및 유전체 층(예컨대, 유전체 층(150))이 SiC 전력 디바이스(900)에 포함될 수 있다(또는 그 위에 배치될 수 있다).
일부 구현예에서, SiC PN 다이오드의 JTE 종단부(PN 계면(932))에서의 전기장은 2-구역 종단부에서 단일 구역 종단부 이상으로 이점을 가질 수 있다. 낮은 억셉터 주입량의 경우에, 다이오드 양극의 에지에 강한 전기장 집중이 발생할 수 있다. 더 높은 주입량은 JTE 주입부의 외측 에지 주변에 비교적 강한 전계 집중을 초래할 수 있다. 일부 구현예에서, 활성 영역에 대한 JTE의 경계는 JTE의 내측 에지로 지칭될 수 있고, 그 반면에 JTE 주입부의 다른 에지는 JTE의 외측 에지로 지칭될 수 있다. 일부 구현예에서, 2-구역 종단부는 전기장 집중을 억압할 수 있다.
전술된 바와 같이, 본 명세서에 기술된 구성은 종단부 영역(902)에서 다른 설계 이상으로 항복 전압의 증가를 초래할 수 있다. 일부 구현예에서, 본 명세서에 기술된 구성에서는, 항복으로 인한 핫 캐리어(hot carrier)가 SiC 표면에서 유전체 내로 트랩핑될 수 있다. 캐리어 트랩핑으로 인한 전하는 항복 전압의 증가를 초래할 수 있다.
도 10a는 본 명세서에 기술된 SiC 전력 디바이스와 관련된 한 가지 가능한 이론을 도시한 다이어그램이다. 일부 구현예에서, 핫 캐리어 캡처링은 두 가지 유형의 절연체에 대해 동일하지 않을 수 있는데: 낮은 계면 상태 부분(1020)(예컨대, 낮은 계면 상태 유전체)의 경우에 높은 계면 상태 부분(1050)보다 훨씬 낮은 캡처링이 예상될 수 있다. 핫 캐리어 경로는 화살표(10)로 도시되고, 전하 트랩핑 위치는 플러스(+)기호가 있는 원에 의해 표현된다. 캡처링에서의 이러한 차이는 JTE 주입부(1040)의 시트 전기 전하(sheet electric charge)에서의 단계를 제공할 수 있다. 그러한 JTE 전하 프로파일은 전기장 스파이크의 최소화에 바람직할 수 있다. 캡처링 공정은 또한 적어도 소정 범위의 주입된 억셉터 주입량(예컨대, 주입된 Al 억셉터 주입량) 내에서 자가-제어될 수 있다.
일부 구현예에서, SiC는 규소(Si)보다 국소적 항복의 스팟들에서의 결함에 더 민감할 수 있는데, 이는 예를 들어 애벌랜치 접합부의 동적 저항이 항복 필드의 제곱에 역비례하기 때문이다. SiC의 경우에, 이는 규소에 비해 100배의 차이를 가져올 수 있다. SiC 전력 디바이스의 신뢰성은 SiC 전력 디바이스의 주변부에서의 초기 애벌랜치 항복을 억압함으로써 현저히 개선될 수 있다. 일부 구현예에서, SiC 전력 디바이스의 종단부는 적어도 이온 주입된 JTE 내에 에칭된 구역을 가질 수 있으며, 95% 이상의 대부분의 값의 항복 전압을 갖는다. 이러한 가능성은 시뮬레이션이 주변부에 의해 전기장의 훨씬 강한 집중을 예측한다는 사실의 관점에서 명확하지 않다.
도 10b는 낮은 계면 상태 부분(예컨대, 낮은 계면 상태 밀도 유전체(예컨대, 낮은 계면 상태 밀도 산화물))을 사용하여 형성된 금속-산화물-반도체(MOS) 구조물의 커패시턴스-전압 특성을 도시한 그래프이다. MOS 커패시턴스(C)는 y-축을 따라서 도시되고, 게이트 전압(Vg)은 x-축을 따라서 도시된다. 전술된 바와 같이, 그러한 낮은 계면 상태 부분은 예를 들어 N2O-함유 환경에서의 후속 고온 어닐링으로 산화물을 SiC 상에 침착시킴으로써 형성될 수 있다. MOS 커패시터는 이러한 구현예에서, 약 0.1 밀리미터(mm)의 직경을 갖는다. 커패시턴스-전압 특성은 양의 게이트 바이어스에서 투명한 축적 영역(clear accumulation region)을 보여주고 음의 게이트 바이어스에서 저밀도의 계면 트랩을 나타내는 깊은 공핍 영역을 보여준다. 이러한 고품질 계면은, 이러한 경우에, 산질화규소의 계면 인접 층에서 댕글링 본드(dangling bond)의 패시베이션에 의해 형성되는데, 이러한 층은 N2O의 존재 시에 SiC 상의 이산화규소 층을 어닐링한 결과일 수 있다. 대조적으로, 침착된 그대로의 화학 증착(CVD)된 또는 플라스마 강화 CVD(PECVD)된 이산화규소는 고밀도의 계면 트랩을 가질 수 있고, 도 10b에 도시된 것만큼 분명한 축적 영역으로 보이지 않을 수 있다. SiC 상의 낮은 계면 트랩 밀도 유전체의 형성에 대해 다른 기술이 또한 적용될 수 있다. 일례로서, 이산화규소의 층은 침착에 의해서라기보다는 열 산화에 의해 형성될 수 있다. 일부 구현예에서, 계면 트랩들의 수소 패시베이션이 습식 산소(wet oxygen)에서 계면을 어닐링하는 것을 통해 질소 패시베이션 대신에 사용될 수 있다. 일부 구현예에서, 수소 패시베이션은 또한 질소 패시베이션과 조합될 수 있다.
도 11a 및 도 11b는 JTE(앞서 기술되고 도시된 것들과 유사함)를 갖는 이온 주입된 PN 다이오드의 에지의 개략 단면도를 도시한다. 도 11b는 JTE 주입부(1140)의 외측 부분으로부터 이온 주입된 JTE 주입부(1140)를 부분 제거하여 2-구역 디바이스를 한정한 후의, 도 11a에 도시된 디바이스(1100)의 단면도를 도시한다. 다시 말해, 도 11a는 단일 구역 디바이스를 도시하고, 도 11b는 2-구역 디바이스를 도시한다. 디바이스들(1100) 둘 다는 낮은 계면 상태 부분 또는 유전체 층 없이 도시되어 있다. 도핑된 영역(1130), 기판(1164), 활성 영역(1104), 및 종단부 영역(1102)이 도시되어 있다.
도 11c는 푸아송 방정식을 풀어냄으로써 2차원 기술 소프트웨어를 이용하여 시뮬레이션된 결정 표면의 근처에서의 전기장의 횡방향 프로파일을 도시한다. 도 11c는 도 11a 및 도 11b에 도시된 것들과 유사한 디바이스에 대한 전기장을 도시한다. 이러한 시뮬레이션에서 차단 층(예컨대, 차단 층(1166))의 두께는 약 10 μm이다(그러나, 두께는 단지 예로서 제시된다). 단일 구역(1-구역) JTE 주입부의 JTE 주입부 길이는 약 10 μm(예컨대, 도 11a의 지점 N1 내지 N2)이고, 2-구역 JTE는 제1(내측) JTE 구역(예컨대, 도 11b에 도시된 지점 M1 내지 M2) 및 제2(외측) JTE 구역(도 11b에 도시된 부분 M2 내지 M3) 둘 다에서 약 10 μm의 길이를 갖는다.
단일 구역 JTE에 대한 전기장의 프로파일은 양극 에지(x = 0의 근처(즉, 도 11a의 N1)) 및 대략 x = 10(즉, 도 11a의 N2)에 있는 JTE의 외측 에지에서의 두 개의 피크를 도시한다. 이러한 피크들의 상대적 높이는 JTE 주입량(즉, 1.5e13 cm-2 또는 1.0e13 cm-2)에 의존하지만, 그들 둘 다는 프로파일(2-구역 프로파일을 포함함)에서 존재한다. 일부 구현예에서, JTE 내의 억셉터 주입량에 따라서, 애벌랜치 항복은 (x = 0에 있는) JTE의 내측 에지 또는 (x = 10에 있는) JTE의 외측 에지 중 어느 하나 또는 둘 다의 위치에서 발생할 수 있다.
테스트 구조물의 외측 JTE 에지에서의 고도로 국소화된 애벌랜치 항복으로 인한 방출의 이미지가 도 11d에 도시된다. 도 11d에 이미징된 테스트 구조물은 임의의 에칭된 제2 JTE 구역이 없고, 도 11a에 개략적으로 도시된 단면에 대응한다. 약 1200 볼트의 고전압이 디바이스에 인가되었다. 방출은 약 0.1 mA의 애벌랜치 전류로 인해 발생하고, 도 11d에서 양극 접촉부로부터 좌측으로의 밝은 수직선의 부분들로서 보여진다. 방출은 다이오드 웨이퍼를 프로버 현미경 램프로 조명함으로써 반사광 이미지 상에 중첩된다. 이미지 왜곡은 에어갭 스파크의 방지에 사용되는 유전성 액체(dielectric liquid)로 인한 것이다. 이러한 컴포넌트 내의 역방향 전류의 추가 증가는 고밀도의 전력 방산으로 인한 컴포넌트 파괴를 초래한다. 이는 수 mA의 애벌랜치 전류에서 일어나며, 심지어 펄스형 동작 모드에서도 발생한다. 이러한 경우에서처럼 고도로 국소화된 항복에서는, 약 10A 내지 200A(예로서 제시된 전류임)의 총 애벌랜치 전류를 달성하는 것이 가능하지 않을 수 있다(또는 가능하지 않다).
도 11c를 다시 참조하면, 다중 구역 설계가 인접 JTE 구역의 에지에서 전기장의 추가 피크들을 제거하지 않을 수 있다(또는 제거하지 않는다)는 것은 2-구역(또는 다중 구역) JTE에 대한 푸아송 방정식의 해법에 의해 추가로 입증된다. 그러한 추가 피크들은 도 11c에 구상된 2-구역 종단부의 시뮬레이션의 경우에 대략 x = 10(즉, 도 11b의 M2)에 있는 양극 에지(x = 0 근처(즉, 도 11b의 M1)), 및 대략 x = 20(즉, 도 11b의 M3)에 있는 JTE의 외측 에지에서 가시적이다. 일부 구현예에서, JTE 영역의 모든(또는 많은) 위치(즉, 위치 N1, N2, M1, M2, 및 M3)에서 전기장을 유지시키고 그리고/또는 양극 영역에서의 전기장 이하, 즉 x>0로 유지시키는 것이 가능하지 않을 수 있다(또는 가능하지 않다). 피크들 M1 및 M3(도 11c에 도시됨)은 각각 JTE의 내측 및 외측 에지에서의 전기장 집중으로 인해 나타날 것이다. 피크 M2(도 11c에 도시됨)는 2-구역 JTE에서 상이한 억셉터 전하를 갖는 두 개의 JTE 구역들의 계면에 나타날 것이다. 전기장의 그러한 피크는 국소화된 초기 항복을 야기하고, 이러한 위치들은 양극보다 더 이른 전압에서 애벌랜치 항복을 가질 수 있다. 고도로 국소화된 초기 항복은 잠재적으로 UIS의 조건 하에 낮은 애벌랜치 전류에서 디바이스 결함을 초래할 수 있다.
본 발명에 따른 구현예는 푸아송 방정식의 해법으로부터 예상되는 것에 비해 유리한 애벌랜치 강건성(robustness)을 갖는다. 이러한 구현예들에 따른 디바이스에 의해 용인되는 애벌랜치 전류는, 예를 들어 도 4에서 입증된 바와 같이, 약 2 ㎸의 역방향 바이어스에서 약 10A 내지 200A 로 높다. 또한, 도 7에 도시된 방출 이미지는 위치 M1, M2, 또는 M3와 같은 예상된 약한 스팟에서 초기 항복의 영역들을 보여주지 않는다. 푸아송 방정식의 기본 속성으로 인해 예상되지 않는 푸아송 방정식의 해의 결과들 사이에는 모순점이 존재한다.
도 10의 논의 내에 제시된 모델은 본 명세서에 제시된 결과들의 한 가지 가능성 있는 설명을 제공한다. 일부 구현예에서, 이동 캐리어의 계면 트랩핑은 애벌랜치 항복의 조건 하에 전하 밸런스에 영향을 미칠 수 있다. 트랩핑된 캐리어들은 위치 M1, M2 및 M3에서의 전기장의 피크들을 평활화할 수 있다. 일부 구현예에서는, 계면 전하 트랩핑 외의 다른 현상이 수반될 수 있다. 일부 구현예에서는, 캐리어 트랩이 또한 SiC에서의 이온 주입으로 인한 잔여 손상으로부터 비롯될 수 있거나, 또는 심지어 JTE 영역에서의 부분 재료 제거에 이용되는 건식 에칭 절차로부터 비롯될 수 있다. 또한, 전하 트랩핑 현상은 정적이라기보다는 동적일 수 있다. 이론보다 양호한 성능(better-than-theoretical performance)을 가져오는 이러한 트랩핑 현상은 단지 예로서 개시되며, 유일한 메커니즘은 아닐 수 있다.
JTE 주입부(전술된 바와 같음)를 포함한 종단부 영역 및 구조물은 도 12 내지 도 14와 관련하여 후술되는 능동 디바이스들 중 임의의 것과 관련하여 사용될 수 있다. 이러한 능동 디바이스는 예를 들어 활성 영역에 포함될 수 있다.
도 12는 쇼트키 장벽 다이오드 정류기의 유닛 셀(531)을 나타낸다. 정류기의 유닛 셀(531)은 오프-지향성 강도핑된 n-형 4H SiC 기판(off-oriented heavily doped n-type 4H SiC substrate)(550) 상에 형성될 수 있다. 두께 DR0을 갖는 약도핑된 n-형 에피택셜 드리프트 영역(540)이 기판(550) 상에 배치된다. 선택적 버퍼 층(541)이 기판(550)과 드리프트 영역(540) 사이에 배치되어, 예를 들어 기판 결정 결함을 완화시킨다. 버퍼 층(541)의 도핑(예컨대, 도핑 농도 또는 도핑 레벨)은 일부 구현예에서 드리프트 영역(540)의 도핑보다 적어도 수 배 높을 수 있지만, 그것은 기판(550)의 n-형 도핑에 근접할 수 있었다. 유닛 셀(531)은 트렌치 저부(532)(또는 저부 표면) 및 트렌치 측벽(533A, 533B)을 갖는 트렌치(533)를 포함할 수 있다. 강도핑된 이온 주입된 p-형 영역(534)이 트렌치 측벽(533A, 533B) 및 트렌치 저부(532)에 인접하게 포함될 수 있다. 1020 cm-3을 초과하는 강 억셉터 도핑이 적어도 트렌치 저부(532) 및/또는 트렌치 벽(533A, 533B)의 표면에 가까운 영역(531)에 포함될 수 있다. SiC 메사 표면의 부분(535)이 n-형 전도성을 가질 수 있다. 금속 접촉부(536)가 반도체 영역(560)의 상부 상에 포함되어 SiC 부분(535)의 n-형 부분에 대한 쇼트키 장벽을 형성할 수 있다. 접촉부(551)와의 오믹 접촉부가 결정의 배면에 포함될 수 있다. 이웃 유닛셀(유닛 셀(531)과 유사함)의 주입된 영역들이 주기적 PN 다이오드 그리드를 형성할 수 있는데, 이는 본 명세서에 기술된 바와 같은 오프-지향성 방향 OD를 따라서 연신되는 방식으로 배향(또는 형상화)될 수 있다.
쇼트키 장벽 정류기에 PN 다이오드 그리드를 사용하는 한 가지 이점은 예를 들어 높은 전기장에 달리 노출될 수 있는 쇼트키 장벽 금속의 차폐 중 정전 차폐이다. 접합부 장벽 쇼트키(JBS) 다이오드에서의 애벌랜치 항복이 PN 다이오드 그리드에서 발생할 수 있는데, 이는 비차폐형 쇼트키 장벽 정류기에서 발생할 수 있는 신뢰성 문제를 해결할 수 있다. JBS의 트렌치 설계는 완전 평면 설계에 비해 더 용이하게 설계 최적화될 수 있는데, 그 이유는 p-바디의 깊이가 예를 들어 높은 주입 에너지(제조 시에는 실용적이지 않을 수 있음)를 이용하지 않으면서 특정 값으로 용이하게 증가될 수 있기 때문이다.
PN 다이오드 그리드의 다른 이점은 높은 순방향 서지 전류(forward surge current)에 대한 그의 처리이다. 내장형 PN 바디 다이오드가 없는 쇼트키 장벽 정류기는 온 상태 전류에서의 과부하를 처리함에 있어서 강건하지 않을 수 있는데, 그 이유는 디바이스 자가 가열이 캐리어 이동도의 하락을 초래하고 결과로서 순방향 전압 강하의 증가를 초래하기 때문이다. 대조적으로, JBS 정류기의 PN 다이오드 그리드는 평면형 PN 다이오드의 거동과 유사한 거동을 가질 수 있다. PN 다이오드에서의 높은 순방향 바이어스가 소수 캐리어의 주입을 초래할 수 있는데, 이는 순방향 전압 강하를 최소화할 수 있고, 순방향 전류 과부하의 조건 하에 상대적으로 결함에 안전한 동작을 허용할 수 있다. 유리함에도 불구하고, 그러한 주입은 스트라이프-유형 적층 결함의 성장을 통한 바이폴라 열화로 인한 신뢰성 위험성을 나타낸다. 이러한 실시예에 따르면, 그러한 위험성은 본 명세서에 기술된 바와 같이 정류기를 연신된 서브컴포넌트들로 섹션화함으로써 완화된다.
고전력 정류기는 더 작은 면적의 두 개 이상의 연신된 서브컴포넌트 정류기들로 섹션화되는데, 각각의 서브컴포넌트는 더 긴 측이 오프-지향성 방향에 평행하다. 각각의 서브컴포넌트는 유닛 셀들(531)의 어레이를 포함할 수 있다. 이러한 실시예에 따른 서브컴포넌트 정류기들 사이의 영역의 단면이 예를 들어 도 13에 도시된다.
도 13에 도시된 바와 같이, 서브컴포넌트 정류기는 연속 림(rim)의 양극 주입부(537)를 포함할 수 있다. 도 13에서, 그러한 림은 두 개의 이웃 서브컴포넌트들에 대해 537A 및 537B로 도시되어 있다. 전계 제한 영역(521A, 521B, 521C)이 인접 정류기들 사이에 배치되어 전기장 집중을 회피시키거나 최소화한다. 영역(521A, 521B, 521C)에는 중간 주입량의 억셉터 주입부가 제공된다. 전계 제한 영역의 역할은 본 명세서에 기술된 바와 같은 디바이스 주변부에서의 접합 종단 연장부의 것과 동일할 수 있다. 이러한 영역들에서 최적의 주입량에 대한 요건은 JTE의 설계에 대해 공지된 것들과 동일할 수 있다. 전기적 활성 억셉터들의 최적의 주입량은 특성 주입량 QA보다 약간(대략 5% 내지 20%) 더 낮을 수 있는데, 주입량 QA는 애벌랜치 항복의 조건에서 그러한 p-형 영역의 완전 공핍에 대응한다. 특성 주입량 QA는 가우스 법칙 QA=ECRε0εR/q에 의해 관리되는데, 여기서 ECR은 애벌랜치 항복의 임계 전계이고, ε0은 진공 유전율이며, εR은 SiC의 비유전율이고, q는 전자 전하이다. P-주입부 내의 갭(522A, 522B)은 영역(521A)과 영역(521B) 사이뿐만 아니라 영역(521B)과 영역(521C) 사이에 형성될 수 있다. 갭(522A, 522B)은 드리프트 영역의 두께 DR0보다 실질적으로 더 작을 수 있는 비교적 좁은 폭을 갖고 형성될 수 있다. 실질적으로 좁은 전계 제한 주입부 내에 갭(522A, 522B)을 형성하는 것은 갭(522A, 522B) 옆에서 전기장의 과도한 집중을 방지할 것이다. 갭(522A, 522B)은 높은 순방향 바이어스의 조건 하에 횡방향 전류 유동을 방지(또는 사실상 방지)할 수 있고, 따라서 적층 결함(stacking fault, SF) 전파의 종료를 보조할 것이다. 전계 제한 주입부 내의 갭들(522A, 522B)의 수는 선택적으로 2를 초과하여 SF 전파의 억압을 추가로 보조하게 할 수 있다. 이웃 서브컴포넌트들 사이의 영역 내의 SiC 표면은 유전체 코팅(523)을 추가로 포함할 수 있다.
도 14는 차폐형 SiC 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET) 디바이스(수직 MOSFET 디바이스로도 지칭될 수 있음)의 단면도의 유닛 셀(600)을 도시한 블록 다이어그램이다. 도 14에 도시된 바와 같이, 에피택셜 층(660)(예컨대, N-형)이 기판(662)(예컨대, N+ 기판) 위에 배치된다. 소스 영역(666)(예컨대, N+ 소스 영역) 및 바디 영역(664)(예컨대, p-형 바디 영역)이 형성된다. 강도핑된 p-형 서브접촉 영역(665)이 바디 영역(664)에 형성되어 예를 들어 바디 영역(664)에 대한 접촉 저항을 최소화한다. 약 1012 내지 5×1012 cm-2의 주입량을 가질 수 있는 얕은 도너 주입 영역(667)이 예를 들어 원하는 MOSFET 임계 전압의 제어를 위해 추가로 포함된다. MOSFET는 보통 오프-상태일 수 있고, 게이트 유전체(630)를 포함할 수 있다. 게이트(640)는 소스 영역(666)의 일부분, 바디 영역(664)의 일부분, 및 약도핑된 n-형 SiC의 표면을 포함하는 상부 표면과 겹칠 수 있다. 소스 접촉부(671)가 게이트 유전체(630) 내의 웰에 적용될 수 있는데, 접촉부는 또한 서브접촉 영역(665)을 거쳐 바디 영역(664)에 대한 오믹 접촉부를 한정할 수 있다. 드레인 접촉부(672)가 기판의 배면 상에 포함될 수 있다. 니켈(Ni)을 SiC에 소결시켜 규화 니켈을 한정하게 함으로써 소스 및 드레인 접촉부(671, 672)가 각각 형성될 수 있다. 일부 실시예에서, 게이트 유전체(630)는 SiC에 대한 유전체 계면에 인접한 산질화 규소의 층을 갖는 이산화규소이다. 그러한 계면 인접 산질화물 층은 N2O 또는 NO를 포함하는 환경에서 이산화규소 유전체의 고온 어닐링에 의해 SiC 상에 형성될 수 있다.
도 14에 도시된 유닛 셀(600)은 대형 어레이 내에 복제되어 MOSFET(MOSFET 어레이로도 지칭될 수 있음)를 정의하게 할 수 있다. 유닛 셀(600)은 1차원 선형 어레이에 포함될 수 있거나, 또는 2차원 어레이로서 예를 들어 직사각형 또는 육각형 패턴으로 배열될 수 있다. 어레이는 규소 전력 MOSFET 기술에 활용될 수 있는 상호접속 기술을 이용하여 2-레벨 금속화를 포함할 수 있다. 이러한 실시예에 따른 어레이 내의 MOSFET는, 예를 들어 본 명세서에서 SiC 정류기에 대해 기술된 것과 유사한 방식으로, 오프-지향성 방향 OD의 방향을 따라서 실질적으로 연신되어야 한다. MOSFET는 본 명세서에 기술된 것과 유사한 방식으로, 연신된 서브컴포넌트들로 대안적으로 섹션화될 수 있다.
일부 구현예에서, MOSFET의 단위 셀(600)의 바디 다이오드가 정류기로서 예를 들어 인버터 회로에서 사용될 수 있다. 소수 캐리어의 주입은 예를 들어 스트라이프 형상 적층 결함의 성장을 유발할 수 있다. MOSFET 어레이(또는 MOSFET 어레이의 서브컴포넌트)의 연신된 형상은 적층 결함의 성장으로 인한 열화를 완화시킬 수 있다.
회로들의 거동이 본 명세서의 그래프에서 특정 전압 및 특정 시간에 전이를 이루는 것으로 도시되고 기술되어 있지만, 구현 시, 컴포넌트들의 전이는 특정 전압, 특정 시간 등을 약간 전후로 하여 발생할 수 있다. 구체적으로, 임계 전압의 변화, 처리 변화, 온도 변화, 디바이스들의 스위칭 속도, 회로 전이 지연 등이 특정 전압, 시간 등을 약간 전후로 하여 컴포넌트들의 전이를 트리거할 수 있는 조건(예컨대, 비이상적 조건)을 유발할 수 있다.
층, 영역 또는 기판과 같은 요소가 다른 요소 상에 있거나, 그에 접속되거나, 그에 전기적으로 접속되거나, 그에 결합되거나, 그에 전기적으로 결합되는 것으로 언급될 때, 요소가 다른 요소 상에 직접 있거나 그에 접속 또는 결합될 수 있거나, 하나 이상의 개재 요소들이 존재할 수 있음이 또한 이해될 것이다. 대조적으로, 요소가 다른 요소 또는 층 상에 직접 있거나, 그에 직접 접속되거나, 그에 직접 결합되는 것으로 언급될 때는, 어떠한 개재 요소들 또는 층들도 존재하지 않는다. 용어들 "~상에 직접", "~에 직접 접속되는" 또는 "~에 직접 결합되는"이 상세한 설명 전반에서 사용되지 않을 수 있지만, "~상에 직접 있는", "~에 직접 접속되는" 또는 "~에 직접 결합되는" 것으로 도시된 요소들은 그와 같이 언급될 수 있다. 본 출원의 특허청구범위는 명세서에 기술되거나 도면들에 도시된 예시적인 관계들을 나열하도록 보정될 수 있다.
본 명세서에 사용된 바와 같이, 단수 형태는 문맥상 특정 경우를 확실히 나타내지 않는다면 복수 형태를 포함할 수 있다. 공간 상대성 용어들(예컨대, 위, 바로 위, 상부, 하, 아래, 바로 아래, 더 낮은 등)은 도면에 도시된 배향뿐만 아니라 디바이스의 사용 또는 동작 중의 상이한 배향을 포괄하고자 의도된다. 일부 구현예에서, 상대성 용어들 "위" 및 "아래"는 각각 수직으로 위 및 수직으로 아래를 포함할 수 있다. 일부 구현예에서, 용어 "인접한"은 "~에 횡방향으로 인접한" 또는 "~에 수평으로 인접한"을 포함할 수 있다.
본 명세서에 기술된 다양한 기술의 구현예는 디지털 전자 회로로 구현될 수 있거나, 또는 컴퓨터 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 조합으로 구현될 수 있다. 방법들 중 일부는 또한 특수 목적 논리 회로, 예컨대 FPGA(field programmable gate array) 또는 ASIC(application-specific integrated circuit)에 의해 수행될 수 있고, 이들로서 장치가 구현될 수 있다.
구현예는, 예컨대 데이터 서버로서 백엔드 컴포넌트(back-end component)를 포함하거나, 또는 미들웨어 컴포넌트(middleware component), 예컨대 애플리케이션 서버를 포함하거나, 또는 프론트엔드 컴포넌트(front-end component), 예컨대 사용자가 구현예와 상호작용할 수 있게 하는 그래픽 사용자 인터페이스 또는 웹 브라우저를 구비한 클라이언트 컴퓨터를 포함하거나, 또는 그러한 백엔드, 미들웨어, 또는 프론트엔드 컴포넌트들의 임의의 조합을 포함하는 컴퓨팅 시스템에서 구현될 수 있다. 컴포넌트는 임의의 형태 또는 매체의 디지털 데이터 통신, 예컨대 통신 네트워크에 의해 상호접속될 수 있다. 통신 네트워크들의 예들은 근거리 네트워크(LAN) 및 광역 네트워크(WAN), 예를 들어 인터넷을 포함한다.
일부 구현예들은 다양한 반도체 처리 및/또는 패키징 기술들을 사용하여 구현될 수 있다. 일부 구현예들은 예를 들어 규소(Si), 갈륨 비소(GaAs), 탄화 규소(SiC) 등을 포함하지만 이로 한정되지 않는 반도체 기판들과 연관된 다양한 유형의 반도체 처리 기술들을 사용하여 구현될 수 있다.
기술된 구현예들의 소정 특징부들이 본 명세서에서 기술된 바와 같이 예시되었지만, 이제 당업자에게는 다양한 수정들, 치환들, 변경들 및 균등물들이 나타날 것이다. 따라서, 첨부된 특허청구범위가 본 구현예들의 범주 내에 속하는 바와 같은 모든 그러한 수정들 및 변경들을 포함하고자 한다는 것이 이해될 것이다. 그들이 한정이 아니라 단지 예로서 제시되었으며, 형태 및 상세 사항에서의 다양한 변경들이 이루어질 수 있다는 것을 이해해야 한다. 본 명세서에 기술된 장치들 및/또는 방법들의 임의의 부분은 서로 배타적인 조합들을 제외한 임의의 조합에서 조합될 수 있다. 본 명세서에 기술된 구현예들은 설명된 상이한 구현예들의 기능들, 구성요소들 및/또는 특징부들의 다양한 조합들 및/또는 하위 조합들을 포함할 수 있다.

Claims (19)

  1. 탄화 규소 재료를 포함하는 반도체 영역;
    상기 반도체 영역에 배치된 접합 종단 연장(junction termination extension, JTE) 주입부 영역(implant region); 및
    상기 JTE 주입부 영역과 접촉하는 적어도 일부분을 갖는 유전체 층의 낮은 계면 상태 밀도 부분을 포함하고,
    상기 유전체 층의 높은 계면 상태 밀도 부분을 추가로 포함하되, 상기 높은 계면 상태 밀도 부분은 상기 낮은 계면 상태 밀도 부분의 제1 부분이 상기 유전체 층의 상기 높은 계면 상태 밀도 부분과 도핑된 영역 사이에 배치되고 상기 낮은 계면 상태 밀도 부분의 제2 부분이 상기 유전체 층의 상기 높은 계면 상태 밀도 부분과 상기 JTE 주입부 영역 사이에 배치되도록 상기 낮은 계면 상태 밀도 부분 상에 배치되는,
    장치.
  2. 제1항에 있어서,
    제1 전도성 유형을 갖는 드리프트 영역; 및
    제2 전도성 유형을 갖는 도핑된 영역 - 상기 도핑된 영역과 상기 JTE 주입부 영역은 상이한 영역이고, 상기 JTE 주입부 영역은 상기 제2 전도성 유형을 가짐 - 을 추가로 포함하는, 장치.
  3. 제1항에 있어서, 상기 낮은 계면 상태 밀도 부분은 상기 반도체 영역의 상부 표면을 따라서 정렬된 제1 부분, 및 상기 반도체 영역의 상기 상부 표면 아래로 리세스된 리세스 영역 내에 배치된 제2 부분을 포함하는, 장치.
  4. 제1항에 있어서,
    상기 JTE 주입부 영역의 상부 표면과 접촉하는 저부 표면을 갖는 도핑된 영역 - 상기 낮은 계면 상태 밀도 부분은 상기 도핑된 영역의 상부 표면과 접촉하고, 상기 JTE 주입부 영역의 상부 표면과 접촉함 - 을 추가로 포함하는, 장치.
  5. 제1항에 있어서, 상기 낮은 계면 상태 밀도 부분은 낮은 계면 상태 밀도 산화물을 포함하는, 장치.
  6. 탄화 규소 재료를 포함하는 반도체 영역;
    상기 반도체 영역에 배치된 접합 종단 연장(junction termination extension, JTE) 주입부 영역(implant region); 및
    상기 JTE 주입부 영역과 접촉하는 적어도 일부분을 갖는 유전체 층의 낮은 계면 상태 밀도 부분을 포함하고,
    상기 낮은 계면 상태 밀도 부분은 적어도 부분적으로 산질화물로 변환되는 상기 유전체 층의 침착된 산화물인,
    장치.
  7. 탄화 규소 재료를 포함하는 반도체 영역;
    상기 반도체 영역에 배치된 접합 종단 연장(junction termination extension, JTE) 주입부 영역(implant region); 및
    상기 JTE 주입부 영역과 접촉하는 적어도 일부분을 갖는 유전체 층의 낮은 계면 상태 밀도 부분을 포함하고,
    상기 낮은 계면 상태 밀도 부분은 인 도핑된 산화물을 포함하는,
    장치.
  8. 탄화 규소 재료를 포함하는 반도체 영역;
    상기 반도체 영역에 배치된 접합 종단 연장(junction termination extension, JTE) 주입부 영역(implant region); 및
    상기 JTE 주입부 영역과 접촉하는 적어도 일부분을 갖는 유전체 층의 낮은 계면 상태 밀도 부분을 포함하고,
    상기 JTE 주입부 영역은 도핑된 영역 아래에 있지 않은 제2 부분의 깊이보다 작은 깊이를 갖는, 도핑된 영역 아래의 제1 부분을 갖는,
    장치.
  9. 탄화 규소 재료를 포함하는 반도체 영역;
    상기 반도체 영역에 배치된 접합 종단 연장(junction termination extension, JTE) 주입부 영역(implant region); 및
    상기 JTE 주입부 영역과 접촉하는 적어도 일부분을 갖는 유전체 층의 낮은 계면 상태 밀도 부분을 포함하고,
    상기 JTE 주입부 영역은 제1 리세스를 한정하는 제1 상부 표면 부분 및 제2 리세스를 한정하는 제2 상부 표면 부분을 갖는,
    장치.
  10. 탄화 규소 재료를 포함하는 반도체 영역;
    상기 반도체 영역에 배치된 접합 종단 연장(junction termination extension, JTE) 주입부 영역(implant region); 및
    상기 JTE 주입부 영역과 접촉하는 적어도 일부분을 갖는 유전체 층의 낮은 계면 상태 밀도 부분을 포함하고,
    상기 JTE 주입부 영역은 복수의 리세스들의 상부 표면을 한정하고, 상기 낮은 계면 상태 밀도 부분의 상기 일부분은 상기 복수의 리세스들 중 적어도 하나와 접촉하는,
    장치.
  11. 제1항에 있어서,
    상기 JTE 주입부 영역은 종단부 영역에 배치되고,
    상기 장치는,
    능동 디바이스를 포함하는 활성 영역을 추가로 포함하는, 장치.
  12. 제1항에 있어서, 상기 JTE 주입부 영역 및 상기 낮은 계면 상태 밀도 부분은 종단부 영역에 포함되고, 상기 종단부 영역은 결함 없이 50 밀리줄(milli-Joule) 이상의 애벌랜치 에너지(avalanche energy)를 처리하도록 구성되는, 장치.
  13. 반도체 디바이스로서,
    탄화 규소 재료를 포함하는 반도체 영역;
    상기 반도체 영역의 종단부 영역에 배치된 JTE 주입부 영역;
    상기 JTE 주입부 영역 위에 배치된 적어도 일부분을 갖는 도핑된 영역; 및
    상기 도핑된 영역의 적어도 일부분 위에 그리고 상기 JTE 주입부 영역의 적어도 일부분 위에 배치된 유전체 층의 낮은 계면 상태 밀도 부분을 포함하고,
    상기 유전체 층의 높은 계면 상태 밀도 부분을 추가로 포함하되, 상기 높은 계면 상태 밀도 부분은 상기 낮은 계면 상태 밀도 부분의 제1 부분이 상기 높은 계면 상태 밀도 부분과 상기 도핑된 영역 사이에 배치되고 상기 낮은 계면 상태 밀도 부분의 제2 부분이 상기 높은 계면 상태 밀도 부분과 상기 JTE 주입부 영역 사이에 배치되도록 상기 낮은 계면 상태 밀도 부분 상에 배치되는, 반도체 디바이스.
  14. 제13항에 있어서,
    상기 JTE 주입부 영역의 상기 적어도 일부분은 상기 반도체 영역의 상부 표면 아래에 리세스된 영역 내에서 상기 낮은 계면 상태 밀도 부분과 접촉하는, 반도체 디바이스.
  15. 제13항에 있어서,
    상기 도핑된 영역은 상기 JTE 주입부 영역의 상부 표면과 접촉하는 저부 표면을 갖는, 반도체 디바이스.
  16. 제13항에 있어서,
    상기 낮은 계면 상태 밀도 부분은 낮은 계면 상태 밀도 산화물, 산질화물, 또는 인 도핑된 산화물 중 적어도 하나를 포함하는, 반도체 디바이스.
  17. 제13항에 있어서,
    상기 종단부 영역은 복수의 구역들을 포함하고, 각각의 구역은 상기 반도체 디바이스 내의 상이한 깊이에서 상부 표면을 한정하는, 반도체 디바이스.
  18. 삭제
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