KR102328416B1 - voltage absorption circuit - Google Patents
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Abstract
본 발명이 개시하고 있는 전압 흡수 회로는 입력 회로, 흡수 회로 및 제어 회로를 포함하며, 상기 흡수 회로는 공진 회로와 정류 회로를 포함하고, 상기 공진 회로는 상기 정류 회로와 병렬 접속되며; 상기 입력 회로의 입력단은 입력 전압을 수신하기 위한 것이고, 상기 입력 회로의 출력단은 상기 공진 회로의 입력단, 상기 정류 회로의 입력단, 및 상기 제어 회로의 제어단과 동시에 접속되고, 상기 입력 회로는 상기 전압 흡수 회로로 입력 전압을 제공하기 위한 것이며; 상기 공진 회로는 상기 제어 회로가 차단 상태에서 도통 상태로 전환 시 상기 정류 회로가 발생시키는 피크 전압을 흡수하기 위한 것이고, 상기 공진 회로는 상기 제어 회로가 도통 상태에서 차단 상태로 전환 시 발생되는 피크 전압을 흡수하기 위한 것이다. 본 발명을 이용시 피크 전압을 손상 없이 흡수할 수 있어 에너지 전환 효율이 향상된다.The voltage absorption circuit disclosed in the present invention includes an input circuit, an absorption circuit and a control circuit, wherein the absorption circuit includes a resonance circuit and a rectifier circuit, the resonance circuit is connected in parallel with the rectifier circuit; an input end of the input circuit is for receiving an input voltage, and an output end of the input circuit is simultaneously connected with an input end of the resonant circuit, an input end of the rectifier circuit, and a control end of the control circuit, wherein the input circuit absorbs the voltage to provide an input voltage to the circuit; The resonance circuit is for absorbing a peak voltage generated by the rectifier circuit when the control circuit is switched from a blocked state to a conduction state, and the resonance circuit is a peak voltage generated when the control circuit switches from a conduction state to a shutoff state. is to absorb When the present invention is used, the peak voltage can be absorbed without damage, so that the energy conversion efficiency is improved.
Description
본 발명은 2017년 02월 28일에 제출된 발명의 명칭이 "전압 흡수 회로"이고, 출원번호가 201710111648X인 중국 특허 선출원의 우선권을 주장하며, 선출원의 내용을 인용 방식으로 본문에 병합하였다.The present invention claims the priority of the Chinese patent earlier application with the title of "voltage absorption circuit" and the application number 201710111648X submitted on February 28, 2017, and the contents of the earlier application are incorporated into the body in a citation manner.
본 발명은 회로 분야에 관한 것으로서, 구체적으로는 전압 흡수 회로에 관한 것이다.BACKGROUND OF THE INVENTION Field of the Invention The present invention relates to the field of circuits, and more particularly to voltage absorption circuits.
TV 전원 백라이트 구동 회로 또는 플라이백(flyback) 회로 중, 금속 산화물 반도체(metal oxide semiconductor，MOS) 전계효과 트랜지스터로 회로를 제어 시, MOS가 차단되는 순간, 회로 중의 기생 커패시턴스의 영향으로 인하여, 정류 다이오드에 차단 피크 전압이 발생할 수 있으며, 따라서, 피크 전압을 흡수할 필요가 있다.When controlling a circuit with a metal oxide semiconductor (MOS) field effect transistor in the TV power backlight driving circuit or flyback circuit, the moment the MOS is cut off, due to the effect of parasitic capacitance in the circuit, the rectifier diode A blocking peak voltage may occur at
현재, 주로 정류 다이오드에 커패시터와 전기 저항을 병렬로 연결시키고 있으나, 커패시터는 피크 전압을 흡수함과 동시에, 기생 에너지 역시 소모해버릴 수가 있기 때문에, 전원의 전환 효율을 저하시켜 전자기파 호환성(Electromagnetic Interference, EMI)을 개선하기에 불리하다. Currently, a capacitor and an electrical resistance are mainly connected in parallel to a rectifier diode, but the capacitor absorbs the peak voltage and at the same time consumes parasitic energy, so it lowers the conversion efficiency of the power supply, thereby reducing electromagnetic interference (EMI). EMI) is unfavorable.
본 발명의 실시예는 피크 전압을 손상 없이 흡수하여 에너지 전환을 구현할 수 있는 전압 흡수 회로를 제공한다.An embodiment of the present invention provides a voltage absorption circuit capable of realizing energy conversion by absorbing a peak voltage without damage.
본 발명의 실시예의 첫 번째 양태는 전압 흡수 회로를 제공하며, 전압 흡수 회로는 입력 회로, 흡수 회로 및 제어 회로를 포함하며, 흡수 회로는 공진 회로와 정류 회로를 포함하고, 공진 회로는 정류 회로와 병렬 접속되며;A first aspect of an embodiment of the present invention provides a voltage absorbing circuit, wherein the voltage absorbing circuit includes an input circuit, an absorbing circuit and a control circuit, the absorbing circuit includes a resonant circuit and a rectifying circuit, and the resonant circuit includes a rectifying circuit and connected in parallel;
입력 회로의 입력단은 입력 전압을 수신하기 위한 것으로, 입력 회로의 출력단은 공진 회로의 입력단, 정류 회로의 입력단, 및 제어 회로의 제어단과 동시에 접속되고, 입력 회로는 전압 흡수 회로에 입력 전압을 제공하기 위한 것이며; An input end of the input circuit is for receiving an input voltage, and an output end of the input circuit is connected simultaneously with an input end of the resonant circuit, an input end of the rectifier circuit, and a control end of the control circuit, and the input circuit provides an input voltage to the voltage absorbing circuit. is for;
제어 회로의 접지단은 접지되고, 제어 회로는 제어 회로가 차단 시, 정류 회로가 도통되도록 제어하여, 입력 회로의 출력 전류가 정류 회로를 통해 전압 흡수 회로의 출력단으로 제공되도록 하고, 제어 회로가 도통 시, 정류 회로가 차단되도록 제어하여, 입력 회로의 출력 전류를 제어 회로로 유입시키기 위한 것이며;The ground terminal of the control circuit is grounded, and the control circuit controls the rectifier circuit to conduct when the control circuit is cut off, so that the output current of the input circuit is provided to the output terminal of the voltage absorption circuit through the rectifier circuit, and the control circuit conducts when the rectifier circuit is cut off, the output current of the input circuit is introduced into the control circuit;
공진 회로의 출력단은 정류 회로의 출력단과 접속되어, 전압 흡수 회로의 전압 출력단으로서의 작용을 하고, 공진 회로는 제어 회로가 차단 상태에서 도통 상태로 전환 시 정류 회로가 발생시키는 피크 전압을 흡수하기 위한 것이며, 또한 공진 회로는 제어 회로가 도통 상태에서 차단 상태로 전환 시 발생되는 피크 전압을 흡수하기 위한 것이다. The output terminal of the resonance circuit is connected to the output terminal of the rectifier circuit and acts as a voltage output terminal of the voltage absorption circuit. , and also the resonant circuit is for absorbing the peak voltage generated when the control circuit switches from the conducting state to the shutting state.
그 중, 공진 회로는 제1 커패시터, 제2 커패시터, 제3 커패시터와 인덕터를 포함하며, 제1 커패시터의 제1단은 입력 회로의 출력단과 접속되고, 제1 커패시터의 제2단은 인덕터의 제1단과 접속되어, 공진 회로의 출력단으로서의 작용을 하며, 제2 커패시터의 제1단은 입력 회로의 출력단, 및 인덕터의 제2단과 접속되고, 제2 커패시터의 제2단은 공진 회로의 출력단으로서의 작용을 하며, 제3 커패시터의 제1단은 제2 커패시터의 제2단과 접속되고, 제3 커패시터의 제2단은 접지되며, 제1 커패시터와 인덕터는 제1 공진 루프를 구성하고, 제2 커패시터와 인덕터는 제2 공진 루프를 구성한다.Among them, the resonance circuit includes a first capacitor, a second capacitor, a third capacitor, and an inductor, a first terminal of the first capacitor is connected to an output terminal of the input circuit, and a second terminal of the first capacitor is a second terminal of the inductor. It is connected to the first end and acts as an output end of the resonant circuit, the first end of the second capacitor is connected to the output end of the input circuit and the second end of the inductor, and the second end of the second capacitor acts as an output end of the resonant circuit The first end of the third capacitor is connected to the second end of the second capacitor, the second end of the third capacitor is grounded, the first capacitor and the inductor form a first resonance loop, and the second capacitor and The inductor constitutes a second resonant loop.
그 중, 공진 회로는 제1 다이오드, 제2 다이오드 및 제3 다이오드를 더 포함하며, 제1 다이오드의 양극은 제1 커패시터의 제1단과 접속되고, 제1 다이오드의 음극은 제2 커패시터의 제1단 및 제2 다이오드의 양극과 접속되며, 제2 다이오드의 음극은 인덕터의 제2단과 접속되고, 제3 다이오드의 양극은 제1 커패시터의 제2단과 접속되며, 제3 다이오드의 음극은 제2 커패시터의 제2단과 접속된다.Among them, the resonance circuit further includes a first diode, a second diode, and a third diode, the anode of the first diode being connected to the first end of the first capacitor, and the cathode of the first diode being the first of the second capacitor terminal and the anode of the second diode, the cathode of the second diode is connected to the second end of the inductor, the anode of the third diode is connected to the second end of the first capacitor, and the cathode of the third diode is connected to the second capacitor connected to the second stage of
그 중, 정류 회로는 제4 다이오드 및 제5 다이오드를 포함하며, 제4 다이오드의 양극은 제1 커패시터의 제1단과 접속되고, 제4 다이오드의 음극은 제2 커패시터의 제2단과 접속되며, 제5 다이오드의 양극은 제1 커패시터의 제1단과 접속되고, 제5 다이오드의 음극은 제2 커패시터의 제2단과 접속된다.Among them, the rectifier circuit includes a fourth diode and a fifth diode, the anode of the fourth diode being connected to the first end of the first capacitor, the cathode of the fourth diode being connected to the second end of the second capacitor, The anode of the 5 diode is connected to the first end of the first capacitor, and the cathode of the fifth diode is connected to the second end of the second capacitor.
그 중, 제어 회로는 컨트롤러 및 제1 MOS 트랜지스터를 포함하며, 컨트롤러의 제어단은 제1 MOS 트랜지스터의 게이트와 접속되고, 컨트롤러의 전류 검출단은 제1 MOS 트랜지스터의 소스와 접속되며, 컨트롤러의 접지단은 접지되고, 제1 MOS 트랜지스터의 드레인은 입력 회로의 출력단과 접속된다.Among them, the control circuit includes a controller and a first MOS transistor, the control terminal of the controller is connected to the gate of the first MOS transistor, the current detection terminal of the controller is connected to the source of the first MOS transistor, and the ground of the controller The terminal is grounded, and the drain of the first MOS transistor is connected to the output terminal of the input circuit.
그 중, 흡수 회로는 제2 MOS 트랜지스터 및 발광 다이오드를 더 포함하며, 흡수 회로의 출력단은 발광 다이오드의 양극에 접속되고, 발광 다이오드의 음극은 제2 MOS 트랜지스터의 드레인에 접속되며, 제2 MOS 트랜지스터의 게이트는 컨트롤러의 PWM의 제어단과 접속되고, 제2 MOS 트랜지스터의 소스는 접지된다.Among them, the absorption circuit further includes a second MOS transistor and a light emitting diode, the output terminal of the absorption circuit is connected to the anode of the light emitting diode, the cathode of the light emitting diode is connected to the drain of the second MOS transistor, and the second MOS transistor The gate of is connected to the control terminal of the PWM of the controller, and the source of the second MOS transistor is grounded.
그 중, 제어 회로는 펄스폭변조(PWM) 칩 및 제3 MOS 트랜지스터를 포함하며, PWM 칩의 PWM 제어단은 제3 MOS 트랜지스터의 게이트와 접속되고, 제3 MOS 트랜지스터의 드레인은 입력 회로의 출력단과 접속되며, 제3 MOS 트랜지스터의 소스는 접지된다.Among them, the control circuit includes a pulse width modulation (PWM) chip and a third MOS transistor, the PWM control terminal of the PWM chip is connected to the gate of the third MOS transistor, and the drain of the third MOS transistor is the output terminal of the input circuit is connected to, and the source of the third MOS transistor is grounded.
그 중, 흡수 회로는 변압기를 더 포함하며, 변압기의 제1 입력단은 입력 회로의 출력단과 접속되고, 변압기의 제2 입력단은 제3 MOS 트랜지스터의 드레인과 접속되며, 변압기의 제3 입력단은 PWM 칩의 전원공급단과 접속되고, 변압기의 제4 입력단은 접지되며, 변압기의 제1 출력단은 공진 회로의 입력단과 접속되고, 변압기의 제2 출력단은 접지된다.Among them, the absorption circuit further includes a transformer, a first input end of the transformer is connected with an output end of the input circuit, a second input end of the transformer is connected with a drain of a third MOS transistor, and a third input end of the transformer is a PWM chip is connected to the power supply terminal of the , the fourth input terminal of the transformer is grounded, the first output terminal of the transformer is connected to the input terminal of the resonance circuit, and the second output terminal of the transformer is grounded.
그 중, 전압 흡수 회로는 피드백 회로를 더 포함하며, 피드백 회로의 출력단은 PWM 칩의 PWM 제어단과 접속되고, 피드백 회로의 접지단은 접지된다.Among them, the voltage absorbing circuit further includes a feedback circuit, the output terminal of the feedback circuit is connected to the PWM control terminal of the PWM chip, and the ground terminal of the feedback circuit is grounded.
그 중, 피드백 회로는 광 커플러, 제1 전기 저항 및 제2 전기 저항을 포함하며, 제1 전기 저항의 제1단은 전압 흡수 회로의 출력단과 접속되고, 제1 전기 저항의 제2단은 제2 전기 저항의 제1단, 및 광 커플러의 제1 핀과 접속되며, 제2 전기 저항의 제2 핀은 접지되고, 광 커플러의 제3 핀은 고정 전압이 접속되며, 광 커플러의 제4 핀은 피드백 회로의 출력단으로서, PWM 칩의 PWM 제어단과 접속된다.Among them, the feedback circuit includes an optocoupler, a first electrical resistance and a second electrical resistance, a first end of the first electrical resistance is connected to an output end of the voltage absorption circuit, and a second end of the first electrical resistance is a second end of the first electrical resistance. 2 The first end of the electrical resistor is connected to the first pin of the optocoupler, the second pin of the second electrical resistance is grounded, the third pin of the optocoupler is connected to a fixed voltage, and the fourth pin of the optocoupler is an output terminal of the feedback circuit, and is connected to the PWM control terminal of the PWM chip.
본 발명의 실시예를 실시하면 다음과 같은 유익한 효과가 있다: 제어 회로는 도통 및 차단의 동작 상태를 이용하여 전압 흡수 회로를 제어하며, 또한 제어 회로가 차단 상태에서 도통 상태로 전환 시, 정류 회로 중 기생 커패시턴스의 존재로 인해 발생되는 피크 전압이 공진 회로를 통해 손상 없이 흡수될 수 있고, 제어 회로가 도통 상태에서 차단 상태로 전환 시, 제어 회로 중 기생 커패시턴스의 존재로 인해 발생되는 피크 전압 역시 공진 회로를 통해 흡수될 수 있어, 에너지 전환 효율이 향상되고, EMI가 개선된다. Implementing the embodiment of the present invention has the following advantageous effects: The control circuit controls the voltage absorption circuit by using the operating state of conduction and disconnection, and also, when the control circuit switches from the disconnected state to the conduction state, the rectifying circuit The peak voltage generated due to the presence of parasitic capacitance in the middle of the control circuit can be absorbed without damage through the resonant circuit, and when the control circuit is switched from the conducting state to the blocking state, the peak voltage generated due to the presence of the parasitic capacitance in the control circuit is also resonant. It can be absorbed through the circuit, improving energy conversion efficiency and improving EMI.
도 1은 본 발명의 실시예가 제공하는 전압 흡수 회로의 제1 실시예의 구조도이다.
도 2는 본 발명의 실시예가 제공하는 전압 흡수 회로의 제2 실시예의 구조도이다.
도 3은 본 발명의 실시예가 제공하는 전압 흡수 회로의 제3 실시예의 구조도이다.
도 4는 본 발명의 실시예가 제공하는 전압 흡수 회로의 제4 실시예의 구조도이다.1 is a structural diagram of a first embodiment of a voltage absorption circuit provided by an embodiment of the present invention.
2 is a structural diagram of a second embodiment of a voltage absorption circuit provided by an embodiment of the present invention.
3 is a structural diagram of a third embodiment of a voltage absorption circuit provided by an embodiment of the present invention.
4 is a structural diagram of a fourth embodiment of a voltage absorption circuit provided by an embodiment of the present invention.
본 발명의 실시예는 피크 전압을 손상 없이 흡수하여 에너지 이용률을 높이고, EMI를 개선할 수 있는 전압 흡수 회로를 제공한다.An embodiment of the present invention provides a voltage absorption circuit capable of absorbing a peak voltage without damage to increase energy utilization and improve EMI.
본 기술 분야의 기술자가 본 발명의 방안을 보다 원활히 이해할 수 있도록, 이하에서는 본 발명의 실시예 중의 첨부도면을 결합하여 본 발명의 실시예 중의 기술방안에 대해 명확하고 완전하게 설명할 것이나, 상술한 실시예는 본 발명의 일부 실시예일 뿐, 전체 실시예가 아님은 자명하다. 본 발명에 따른 실시예를 바탕으로, 본 분야의 통상의 기술자가 창조적인 노동을 하지 않았음을 전제로 하여 획득된 모든 기타 실시예는 모두 본 발명의 보호 범위에 속하여야 한다.In order for those skilled in the art to better understand the method of the present invention, the following will clearly and completely describe the technical solution in the embodiment of the present invention in conjunction with the accompanying drawings in the embodiment of the present invention. It is obvious that the examples are only some examples of the present invention, not all examples. Based on the embodiment according to the present invention, all other embodiments obtained on the premise that a person skilled in the art has not done creative labor should all fall within the protection scope of the present invention.
본 발명의 명세서와 청구항 및 첨부 도면 중의 "제1", "제2" 및 "제3" 등 용어는 상이한 대상을 구별하기 위한 것이지, 특정 순서를 기술하기 위한 것이 아니다. 또한, "포함"이라는 용어 및 이들의 임의의 변형은, 의도가 비배타적인 포함을 포괄하고자 하는데 있다. 예를 들어 일련의 단계 또는 유닛을 포함하는 과정, 방법, 시스템, 제품 또는 장치는 이미 열거된 단계 또는 유닛에 한정되지 않고, 열거되지 않는 단계 또는 유닛을 선택적으로 더 포함하거나, 또는 이러한 과정, 방법, 제품 또는 장치 특유의 기타 단계 또는 유닛을 선택적으로 포함할 수 있다.Terms such as "first", "second", and "third" in the specification, claims, and accompanying drawings of the present invention are for distinguishing different objects, and not for describing a specific order. Also, the term “comprising” and any variations thereof is intended to encompass non-exclusive inclusions. For example, a process, method, system, product or device comprising a series of steps or units is not limited to the already listed steps or units, but may optionally further include non-listed steps or units, or such processes, methods , other steps or units specific to the product or device.
먼저 도 1을 참조하면, 도 1은 본 발명의 실시예가 제공하는 전압 흡수 회로의 제1 실시예의 구조도이다. 그 중, 도 1에 도시된 바와 같이, 본 발명의 제1 실시예가 제공하는 전압 흡수 회로는: Referring first to FIG. 1, FIG. 1 is a structural diagram of a first embodiment of a voltage absorption circuit provided by an embodiment of the present invention. Among them, as shown in Fig. 1, the voltage absorption circuit provided by the first embodiment of the present invention is:
입력 회로(110), 흡수 회로(120) 및 제어 회로(130)를 포함하고, 흡수 회로(120)는 공진 회로(121)와 정류 회로(122)를 포함하며, 공진 회로(121)는 정류 회로(122)와 병렬 접속된다.an input circuit 110 , an absorption circuit 120 , and a control circuit 130 , the absorption circuit 120 includes a resonant circuit 121 and a
그 중, 입력 회로(110)의 입력단은 입력 전압을 수신하기 위한 것이고, 입력 회로(110)의 출력단은 공진 회로(121)의 입력단, 정류 회로(122)의 입력단, 및 제어 회로(130)의 제어단과 동시에 접속되며, 입력 회로(110)는 전압 흡수 회로로 입력 전압을 제공하기 위한 것이다.Among them, the input terminal of the input circuit 110 is for receiving the input voltage, and the output terminal of the input circuit 110 is the input terminal of the resonance circuit 121 , the input terminal of the
제어 회로(130)의 접지단은 접지되며, 제어 회로(130)는 제어 회로(130)가 차단 시, 정류 회로(122)가 도통되도록 제어함으로써, 입력 회로(110)의 출력 전류가 정류 회로(122)를 통해 전압 흡수 회로의 출력단으로 제공되도록 하고, 제어 회로(130)가 도통 시, 정류 회로(122)가 차단되도록 제어함으로써, 입력 회로(110)의 전류가 제어 회로(130)로 유입되도록 하기 위한 것이다.The ground terminal of the control circuit 130 is grounded, and when the control circuit 130 is cut off, the control circuit 130 controls the
공진 회로(121)의 출력단은 정류 회로(122)의 출력단과 접속되어, 전압 흡수 회로의 전압 출력단으로서의 작용을 하며, 공진 회로(121)는 제어 회로(130)가 차단 상태에서 도통 상태로 전환 시 정류 회로(122)가 발생시키는 피크 전압을 흡수하기 위한 것이고, 또한 공진 회로(121)는 제어 회로(130)가 도통 상태에서 차단 상태로 전환 시 발생되는 피크 전압을 흡수하기 위한 것이다. The output terminal of the resonance circuit 121 is connected to the output terminal of the
선택적으로, 본 발명의 일 실시예에서, 전압 흡수 회로의 전압 출력단(Vout)은 전압을 출력하여 외부 회로로 제공하기 위한 것으로서, 예를 들어 Vout이 발광 다이오드와 접속 시, 발광 다이오드로 동작 전압을 제공한다. Optionally, in one embodiment of the present invention, the voltage output terminal (Vout) of the voltage absorbing circuit is for outputting a voltage and providing it to an external circuit. For example, when Vout is connected to the light emitting diode, the operating voltage is applied to the light emitting diode. to provide.
발명의 실시예에서, 입력 회로(110)가 입력 전류를 제공하면, 전압 흡수 회로가 작동을 시작한다. 제어 회로(130)는 도통과 차단의 상이한 상태를 통해 전압 흡수 회로가 외부 회로로 제공되어 사용되기 위한 전압(Vout)을 출력할지 여부를 제어한다. 제어 회로(130)가 차단 상태에서 도통 상태로 전환 시, 입력 회로(110)의 출력 회로가 제어 회로(130)로 주입되며, 이때 정류 회로(122)는 차단된다. 정류 회로(122)의 작동 상태에 갑자기 변화가 발생하였기 때문에, 정류 회로(122)에 기생 커패시턴스가 발생하여, 정류 회로(122)의 양단에 피크 전압의 발생을 초래하게 되지만, 공진 회로(121)의 존재로 인하여, 피크 전압이 공진 회로(121)를 통해 공진 방식으로 손상 없이 흡수되고, 이러한 과정에서 외부 회로에 출력이 되어 사용되므로, 에너지 전환 효율이 향상되며, 피크 전압의 정류 회로(122)에 대한 손상도 방지된다.In an embodiment of the invention, when the input circuit 110 provides an input current, the voltage absorbing circuit starts to operate. The control circuit 130 controls whether or not the voltage absorbing circuit outputs a voltage Vout for use by being provided to an external circuit through different states of conduction and blocking. When the control circuit 130 is switched from the cut-off state to the conduction state, the output circuit of the input circuit 110 is injected into the control circuit 130 , and at this time, the
제어 회로(130)가 도통 상태에서 차단 상태로 전환 시, 제어 회로(130)가 갑자기 도통 상태로부터 차단 상태로 전환되기 때문에, 제어 회로(130)에 기생 커패시턴스가 발생하여, 제어 회로(130)의 제어단에 피크 전압이 발생하게 되고, 피크 전압이 발생한 전류가 공진 회로(121)를 통해 Vout으로 출력되며, 이에 따라 기생 커패시턴스의 에너지가 공진 방식으로 외부 회로로 출력되어 사용됨으로써, 에너지 전환 효율이 향상되고, EMI가 개선된다. When the control circuit 130 switches from the conduction state to the cutoff state, the control circuit 130 abruptly switches from the conduction state to the cutoff state, so that parasitic capacitance is generated in the control circuit 130 , A peak voltage is generated at the control stage, and the current at which the peak voltage is generated is output to Vout through the resonance circuit 121. Accordingly, the energy of the parasitic capacitance is outputted to an external circuit in a resonance method and used, so that the energy conversion efficiency is increased. improved, and EMI is improved.
선택적으로, 본 발명의 일 실시예에서, 도 2를 참조하면, 도 2는 본 발명의 실시예가 제공하는 전압 흡수 회로의 제2 실시예의 구조도이다. 도 2에 도시된 바와 같이, 공진 회로(121)는 제1 커패시터(1211), 제2 커패시터(1212), 제3 커패시터(1213)와 제1 인덕터(1214)를 포함하며, 제1 커패시터(1211)의 제1단은 입력회로(110)의 출력단과 접속되고, 제1 커패시터(1211)의 제2단은 제1 인덕터(1214)의 제1단과 접속되어, 공진 회로(121)의 출력단으로서의 작용을 하며, 제2 커패시터(1212)의 제1단은 입력 회로(110)의 출력단, 및 제1 인덕터(1214)의 제2단과 접속되고, 제3 커패시터(1213)의 제1단은 제2 커패시터(1212)의 제2단과 접속되며, 제3 커패시터(1213)의 제2단은 접지되고, 제2 커패시터(1212)의 제2단은 공진 회로(121)의 출력단으로서의 작용을 한다.Optionally, in one embodiment of the present invention, referring to Fig. 2, Fig. 2 is a structural diagram of a second embodiment of the voltage absorption circuit provided by the embodiment of the present invention. As shown in FIG. 2 , the resonance circuit 121 includes a first capacitor 1211 , a second capacitor 1212 , a third capacitor 1213 , and a first inductor 1214 , and a first capacitor 1211 . ) is connected to the output terminal of the input circuit 110 , and the second terminal of the first capacitor 1211 is connected to the first terminal of the first inductor 1214 , and acts as an output terminal of the resonance circuit 121 . and a first terminal of the second capacitor 1212 is connected to an output terminal of the input circuit 110 and a second terminal of the first inductor 1214 , and a first terminal of the third capacitor 1213 is a second capacitor It is connected to the second terminal of 1212 , the second terminal of the third capacitor 1213 is grounded, and the second terminal of the second capacitor 1212 functions as an output terminal of the resonance circuit 121 .
구체적으로, 본 발명의 실시예에서, 회로가 도통한 후, 제어 회로(130)가 차단 상태에서 도통 상태로 전환 시, 입력 회로(110)의 출력 회로가 제어 회로(130)로 주입되며, 이때 정류 회로(122)가 차단된다. 정류 회로(122)의 작동 상태에 갑자기 변화가 발생하였기 때문에, 정류 회로(122)에 기생 커패시턴스가 발생하여, 정류 회로(122)의 양단에 피크 전압이 발생하게 된 후, 피크 전압이 발생한 전류는 제2 커패시터(1212), 제1 인덕터(1214) 및 제1 커패시터(1211)를 통해 직렬 공진 루프를 형성할 수 있으며, 직렬 공진 루프는 공진 방식으로 피크 전압을 손상 없이 흡수함과 아울러, 이러한 과정에서 출력이 이루어져 외부 회로가 사용하도록 함으로써, 에너지 전환 효율이 향상되며, 피크 전압의 정류 회로(122)에 대한 손상도 방지된다.Specifically, in the embodiment of the present invention, when the control circuit 130 is switched from the cut-off state to the conduction state after the circuit conducts, the output circuit of the input circuit 110 is injected into the control circuit 130, at this time The
제어 회로(130)가 도통 상태에서 차단 상태로 전환 시, 제어 회로(130)가 갑자기 도통 상태로부터 차단 상태로 전환되었기 때문에, 제어 회로(130)에 기생 커패시턴스가 발생하여, 제어 회로(130)의 제어단에 피크 전압이 발생하게 되며, 피크 전압이 발생한 전류가 제1 커패시터(1211), 제1 인덕터(1214) 및 제2 커패시터(1212)가 형성한 공진 루프를 통해 Vout으로 출력됨으로써, 기생 커패시턴스의 에너지가 공진 방식으로 외부 회로에 공급되어 사용되므로, 에너지 전환 효율이 향상된다.When the control circuit 130 is switched from the conduction state to the cutoff state, since the control circuit 130 abruptly switches from the conduction state to the cutoff state, a parasitic capacitance is generated in the control circuit 130 , A peak voltage is generated at the control terminal, and the current generated by the peak voltage is output to Vout through the resonance loop formed by the first capacitor 1211 , the first inductor 1214 , and the second capacitor 1212 , so that parasitic capacitance is generated. energy is supplied to and used in the external circuit in a resonance manner, so the energy conversion efficiency is improved.
본 발명의 실시예가 제공하는 기술방안 중, 입력 회로(110)의 입력단에 전압이 입력되면, 이때 전압 흡수 회로가 도통되어, 흡수 회로(120)와 제어 회로(130)가 작동하고, 제어 회로(130)는 도통과 차단의 작동 상태를 이용하여 전압 흡수 회로를 제어하며, 또한 제어 회로(130)가 차단 상태에서 도통 상태로 전환 시, 정류 회로(122) 중 기생 커패시턴스의 존재로 인해 발생되는 피크 전압이 공진 회로(121)를 통해 손상 없이 흡수될 수 있고, 또한 제어 회로(130)가 도통으로부터 차단 상태로 전환 시, 제어 회로(130) 중 기생 커패시턴스의 존재로 인해 발생되는 피크 전압 역시 공진 회로(121)를 통해 흡수됨으로써 에너지 전환 효율이 향상되는 것을 알 수 있다.Among the technical solutions provided by the embodiment of the present invention, when a voltage is input to the input terminal of the input circuit 110, the voltage absorption circuit is conducted at this time, so that the absorption circuit 120 and the control circuit 130 operate, and the control circuit ( 130) controls the voltage absorption circuit using the conduction-blocking operating state, and also, when the control circuit 130 switches from the disconnected state to the conduction state, a peak generated due to the presence of parasitic capacitance in the
선택적으로, 본 발명의 몇몇의 가능한 실시방식에서, 전압 흡수 회로는 전원 백라이트 회로에 응용될 수 있다. 구체적으로, 도 3을 참조하면, 도 3은 본 발명의 실시예가 제공하는 전압 흡수 회로의 제3 실시예의 구조도이다. 그 중, 공진 회로(121) 중, 제1 커패시터는 C1이고, 제2 커패시터는 C2이며, 제3 커패시터는 C3이고, 제1 인덕터는 L1이다.Optionally, in some possible implementations of the present invention, a voltage absorbing circuit may be applied to a power supply backlight circuit. Specifically, referring to FIG. 3, FIG. 3 is a structural diagram of a third embodiment of a voltage absorption circuit provided by an embodiment of the present invention. Among them, in the resonance circuit 121 , the first capacitor is C1 , the second capacitor is C2 , the third capacitor is C3 , and the first inductor is L1 .
선택적으로, 본 발명의 몇몇 실시예에서, 공진 회로(121)는 제1 다이오드(D1), 제2 다이오드(D2) 및 제3 다이오드(D3)를 더 포함하며, 제1 다이오드(D1)의 양극은 제1 커패시터(C1)의 제1단과 접속되고, 제1 다이오드(D1)의 음극은 제2 커패시터(C2)의 제1단 및 제2 다이오드(D2)의 양극과 접속되며, 제2 다이오드(D2)의 음극은 인덕터(L1)의 제2단과 접속되고, 제3 다이오드(D3)의 양극은 제1 커패시터(C1)의 제2단과 접속되며, 제3 다이오드(D3)의 음극은 제2 커패시터(C2)의 제2단과 접속된다.Optionally, in some embodiments of the present invention, the resonant circuit 121 further includes a first diode D1 , a second diode D2 , and a third diode D3 , the anode of the first diode D1 . is connected to the first end of the first capacitor C1, the cathode of the first diode D1 is connected to the first end of the second capacitor C2 and the anode of the second diode D2, and the second diode ( The cathode of D2 is connected to the second end of the inductor L1, the anode of the third diode D3 is connected to the second end of the first capacitor C1, and the cathode of the third diode D3 is connected to the second capacitor It is connected to the second end of (C2).
선택적으로, 본 발명의 몇몇 실시예에서, 정류 회로(122)는 제4 다이오드(D4) 및 제5 다이오드(D5)를 포함하며, 제4 다이오드(D4)의 양극은 제1 커패시터(C1)의 제1단과 접속되고, 제4 다이오드(D4)의 음극은 제2 커패시터(C2)의 제2단과 접속되며, 제5 다이오드(D5)의 양극은 제1 커패시터(C1)의 제1단과 접속되고, 제5 다이오드(D5)의 음극은 제2 커패시터(C2)의 제2단과 접속된다.Optionally, in some embodiments of the present invention, the
선택적으로, 본 발명의 몇몇 실시예에서, 제어 회로(130)는 컨트롤러 및 제1 MOS 트랜지스터(Q1)를 포함하며, 컨트롤러의 제어단은 제1 MOS 트랜지스터(Q1)의 게이트(G)와 접속되고, 컨트롤러의 전류 검출단은 제1 MOS 트랜지스터(Q1)의 소스(S)와 접속되며, 컨트롤러의 접지단은 접지되고, 제1 MOS 트랜지스터(Q1)의 드레인(D)은 입력 회로(110)의 출력단과 접속된다.Optionally, in some embodiments of the present invention, the control circuit 130 includes a controller and a first MOS transistor Q1, the control end of the controller is connected to the gate G of the first MOS transistor Q1 and , the current detection terminal of the controller is connected to the source S of the first MOS transistor Q1 , the ground terminal of the controller is grounded, and the drain D of the first MOS transistor Q1 is connected to the input circuit 110 . connected to the output terminal.
선택적으로, 본 발명의 몇몇 실시예에서, 흡수 회로는 제2 MOS 트랜지스터(Q2) 및 발광 다이오드(D6)를 더 포함하며, 흡수 회로(120)의 출력단은 발광 다이오드(D6)의 양극에 접속되고, 발광 다이오드(D6)의 음극은 제2 MOS 트랜지스터(Q2)의 드레인(D)에 접속되며, 제2 MOS 트랜지스터(Q2)의 게이트(G)는 컨트롤러의 PWM의 제어단과 접속되고, 제2 MOS 트랜지스터(Q2)의 소스(S)는 접지된다.Optionally, in some embodiments of the present invention, the absorption circuit further includes a second MOS transistor Q2 and a light emitting diode D6, and an output terminal of the absorption circuit 120 is connected to the anode of the light emitting diode D6 and , the cathode of the light emitting diode D6 is connected to the drain D of the second MOS transistor Q2, the gate G of the second MOS transistor Q2 is connected to the control terminal of the PWM of the controller, and the second MOS The source S of the transistor Q2 is grounded.
본 발명의 실시예에서, 전압 흡수 회로의 출력단(Vout)에 제6 다이오드(D6)가 접속되며, 제6 다이오드는 발광 다이오드로서, 이에 따라 전원이 제공되는 백라이트를 구현한다.In the embodiment of the present invention, the sixth diode D6 is connected to the output terminal Vout of the voltage absorption circuit, and the sixth diode is a light emitting diode, thereby implementing a backlight to which power is provided.
선택적으로, 본 발명의 몇몇 실시예에서, 입력 회로(110)는 제3 커패시터(C3), 제4 커패시터(C4) 및 제2 인덕터(L2)를 포함하고, 제3 커패시터(C3)는 제4 커패시터(C4)와 병렬 접속되며, 그 중 병렬 접속 후의 일 공통단은 접지되고, 타 공통단은 제2 인덕터(L2)의 제1단과 접속되며, 제2 인덕터(L2)의 제1단은 또한 입력 회로(110)의 입력단(Vin)에 접속되고, 제2 인덕터(L2)의 제2단은 입력 회로(110)의 출력단으로서의 작용을 한다.Optionally, in some embodiments of the present invention, the input circuit 110 includes a third capacitor C3, a fourth capacitor C4, and a second inductor L2, and the third capacitor C3 is a fourth capacitor C3. It is connected in parallel with the capacitor C4, of which one common end after the parallel connection is grounded, the other common end is connected to the first end of the second inductor L2, and the first end of the second inductor L2 is also It is connected to the input terminal Vin of the input circuit 110 , and the second terminal of the second inductor L2 functions as an output terminal of the input circuit 110 .
선택적으로, 본 발명의 몇몇 실시예에서, 흡수 회로(120)는 제5 커패시터(C5)를 더 포함하며, 제5 커패시터(C5)의 일단은 제2 커패시터(C2)의 제2단과 접속되고, 제5 커패시터(C5)의 타단은 접지된다.Optionally, in some embodiments of the present invention, the absorption circuit 120 further includes a fifth capacitor C5, one end of the fifth capacitor C5 is connected to the second end of the second capacitor C2, The other end of the fifth capacitor C5 is grounded.
선택적으로, 본 발명의 몇몇 실시예에서, 제어 회로(130)는 제1 전기 저항(R1)을 더 포함하며, 제1 전기 저항 (R1)의 일단은 제1 MOS 트랜지스터(Q1)의 S극과 접속되고, 제1 전기 저항(R1)의 타단은 접지된다.Optionally, in some embodiments of the present invention, the control circuit 130 further includes a first electrical resistance R1, and one end of the first electrical resistance R1 is connected to the S pole of the first MOS transistor Q1. connected, and the other end of the first electrical resistor R1 is grounded.
선택적으로, 본 발명의 몇몇 실시예에서, 전압 흡수 회로는 제2 전기 저항(R2)을 더 포함하며, 제2 전기 저항(R2)의 일단은 제2 MOS 트랜지스터(Q2)의 S극과 접속되고, 제2 전기 저항(R2)의 타단은 접지된다.Optionally, in some embodiments of the present invention, the voltage absorbing circuit further includes a second electrical resistance R2, and one end of the second electrical resistance R2 is connected to the S pole of the second MOS transistor Q2 and , the other end of the second electrical resistor R2 is grounded.
선택적으로, 제1 인덕터(L1)는 2 마이크로헨리(μH)-3 마이크로헨리 사이로 설치될 수 있으며, 제1 인덕터(L1)는 인쇄회로기판 상에서 선회하는 배선을 통해 제작 가능하므로, 비용이 절감된다. Optionally, the first inductor L1 may be installed between 2 microhenries (μH)-3 microhenries, and the first inductor L1 can be manufactured through wiring turning on the printed circuit board, so that the cost is reduced. .
본 발명의 실시예에서, 입력 회로(110)의 입력단(Vin)에 24볼트의 동작 전압을 입력 시, 회로가 작동을 시작한다는 것을 알 수 있다. 컨트롤러의 제1 PWM의 제어단이 출력하는 PWM 신호가 하이(high)일 때, 제1 MOS 트랜지스터(Q1)이 도통되어, 출력 회로(110)로부터 출력되는 전류가 제1 MOS 트랜지스터(Q1)을 충전시키고, 제4 다이오드(D4)와 제5 다이오드(D5)는 차단된다. 제1 MOS 트랜지스터(Q1)이 갑자기 차단 상태에서 도통 상태로 전환되기 때문에, 제4 다이오드(D4)와 제5 다이오드(D5) 내부의 전류가 갑자기 순방향에서 역상으로 변환되어, 제4 다이오드(D4)와 제5 다이오드(D5) 내부의 순방향 전하가 완전히 방출되지 못하며, 다시 말해 제4 다이오드(D4)와 제5 다이오드(D5) 중에 기생 커패시턴스가 발생한다. 이에 따라 제4 다이오드(D4)와 제5 다이오드(D5) 양측에 역상 피크 전압이 발생하게 되며, 피크 전압이 지나치게 높을 경우, 제4 다이오드(D4)와 제5 다이오드(D5)의 손상을 초래할 가능성이 있다. 본 발명의 실시예에 따르면 흡수 회로(120)가 존재하고, 이때 제4 다이오드(D4)와 제5 다이오드(D5)의 양극 전압이 음극 전압보다 높기 때문에, 제2 커패시터(C2), 제2 다이오드(D2), 제1 인덕터(L1) 및 제1 커패시터(C1)의 직렬 루프가 공진 루프를 초래하여, 제4 다이오드(D4)와 제5 다이오드(D5)의 전하 에너지를 공진 방식으로 입력 또는 출력에 피드백함으로써, 에너지 이용률이 향상되고, 백라이트 전환 효율이 향상되며, EMI가 개선된다. In the embodiment of the present invention, when an operating voltage of 24 volts is input to the input terminal Vin of the input circuit 110, it can be seen that the circuit starts operation. When the PWM signal output from the control terminal of the first PWM of the controller is high, the first MOS transistor Q1 conducts, and the current output from the output circuit 110 passes the first MOS transistor Q1. charging, and the fourth diode D4 and the fifth diode D5 are cut off. Since the first MOS transistor Q1 is suddenly switched from the blocked state to the conducting state, the currents in the fourth diode D4 and the fifth diode D5 are suddenly converted from the forward direction to the reverse phase, and the fourth diode D4 and the forward charge inside the fifth diode D5 is not completely discharged, that is, parasitic capacitance is generated between the fourth diode D4 and the fifth diode D5. Accordingly, an opposite-phase peak voltage is generated on both sides of the fourth diode D4 and the fifth diode D5, and if the peak voltage is too high, damage to the fourth diode D4 and the fifth diode D5 may occur. There is this. According to the embodiment of the present invention, the absorption circuit 120 is present. At this time, since the anode voltage of the fourth diode D4 and the fifth diode D5 is higher than the cathode voltage, the second capacitor C2 and the second diode A series loop of (D2), the first inductor (L1) and the first capacitor (C1) causes a resonant loop, so that the charge energy of the fourth diode (D4) and the fifth diode (D5) is input or output in a resonant manner By feedback to , energy utilization is improved, backlight conversion efficiency is improved, and EMI is improved.
컨트롤러의 제1 PWM 제어단이 출력하는 PWM 신호가 로우(low)일 때, 제1 MOS 트랜지스터(Q1)이 차단되고, 입력 회로(110)가 출력하는 전류는 제4 다이오드(D4)와 제5 다이오드(D5)를 거쳐 제6 다이오드(D6)로 전원을 공급한다. 이때 제1 MOS 트랜지스터(Q1)이 갑자기 도통 상태로부터 차단 상태로 변환되어, 제1 MOS 트랜지스터(Q1) 내부의 전하가 완전히 방출되지 못하므로, 제1 MOS 트랜지스터(Q1)에 기생 커패시턴스가 발생하여, 제1 MOS 트랜지스터(Q1)의 D단에 피크 전압의 발생을 초래한다. 피크 전압이 발생된 전류가 제1 다이오드(D1)로부터 제2 다이오드(D2), 제1 인덕터(L1), 제3 다이오드(D3) 및 제5 커패시터(C5)로 흐르므로, 제1 인덕터(L1)와 제5 커패시터(C5)가 공진 루프를 형성함으로써, 제1 MOS 트랜지스터(Q1)에 저장된 전하 에너지를 공진 방식으로 입력 또는 출력에 피드백하여, 에너지 이용률이 향상되고, 백라이트 전환 효율이 향상된다.When the PWM signal output from the first PWM control stage of the controller is low, the first MOS transistor Q1 is cut off, and the current output from the input circuit 110 is generated by the fourth diode D4 and the fifth diode D4. Power is supplied to the sixth diode D6 via the diode D5. At this time, the first MOS transistor Q1 abruptly changes from the conduction state to the cut-off state, and the charge inside the first MOS transistor Q1 is not completely discharged, so a parasitic capacitance is generated in the first MOS transistor Q1, A peak voltage is generated at the D terminal of the first MOS transistor Q1. Since the current at which the peak voltage is generated flows from the first diode D1 to the second diode D2, the first inductor L1, the third diode D3, and the fifth capacitor C5, the first inductor L1 ) and the fifth capacitor C5 form a resonance loop, thereby feeding back charge energy stored in the first MOS transistor Q1 to an input or output in a resonance manner, thereby improving energy utilization and improving backlight conversion efficiency.
선택적으로, 본 발명의 몇몇 가능한 실시방식에서, 전압 흡수 회로는 또한 전압 변환 회로에 응용될 수도 있다. 구체적으로, 도 4를 참조하면, 도 4는 본 발명의 실시예가 제공하는 전압 흡수 회로의 제4 실시예의 구조도이다. 그 중, 공진 회로(121) 중, 제1 커패시터는 C1이고, 제2 커패시터는 C2이며, 제3 커패시터는 C3이고, 제1 인덕터는 L1이다.Optionally, in some possible implementations of the present invention, the voltage absorption circuit may also be applied to a voltage conversion circuit. Specifically, referring to FIG. 4, FIG. 4 is a structural diagram of a fourth embodiment of a voltage absorption circuit provided by an embodiment of the present invention. Among them, in the resonance circuit 121 , the first capacitor is C1 , the second capacitor is C2 , the third capacitor is C3 , and the first inductor is L1 .
선택적으로, 본 발명의 몇몇 실시예에서, 제어 회로(130)는 펄스폭변조(PWM) 칩 및 제3 MOS 트랜지스터(Q3)를 포함하며, PWM 칩의 PWM 제어단은 제3 MOS 트랜지스터의 게이트와 접속되고, 제3 MOS 트랜지스터의 드레인은 입력 회로(110)의 출력단과 접속되며, 제3 MOS 트랜지스터의 소스는 접지된다.Optionally, in some embodiments of the present invention, the control circuit 130 includes a pulse width modulation (PWM) chip and a third MOS transistor Q3, wherein the PWM control stage of the PWM chip includes a gate and a gate of the third MOS transistor. connected, the drain of the third MOS transistor is connected to the output terminal of the input circuit 110, and the source of the third MOS transistor is grounded.
선택적으로, 본 발명의 몇몇 실시예에서, 흡수 회로(120)는 본 발명의 제2 실시예가 제공하는 흡수 회로(120)를 기초로 하여 변압기를 더 포함하며, 변압기의 제1 입력단(1)은 입력 회로(110)의 출력단과 접속되고, 변압기의 제2 입력단(2)은 제3 MOS 트랜지스터(Q3)의 드레인과 접속되며, 변압기의 제3 입력단(3)은 PWM 칩의 전원공급단(VCC)과 접속되고, 변압기의 제4 입력단(4)은 접지되며, 변압기의 제1 출력단(5)은 공진 회로(121)의 입력단과 접속되고, 변압기의 제2 출력단(6)은 접지된다.Optionally, in some embodiments of the present invention, the absorption circuit 120 further includes a transformer based on the absorption circuit 120 provided by the second embodiment of the present invention, wherein the first input terminal 1 of the transformer is It is connected to the output terminal of the input circuit 110, the
흡수 회로(120)는 본 발명의 제2 실시예에서 제공하는 흡수 회로(120)를 기초로 하여 제6 커패시터(C6)를 더 포함하며, 제6 커패시터(C6)의 일단은 제5 커패시터(C5)의 일단과 접속되고, 제6 커패시터(C6)의 타단은 접지되며, 제6 커패시터(C6)는 회로에 대해 필터링을 하기 위한 것이다.The absorption circuit 120 further includes a sixth capacitor C6 based on the absorption circuit 120 provided in the second embodiment of the present invention, and one end of the sixth capacitor C6 is a fifth capacitor C5. ), the other end of the sixth capacitor C6 is grounded, and the sixth capacitor C6 is for filtering the circuit.
선택적으로, 본 발명의 몇몇 실시예에서, 전압 흡수 회로는 피드백 회로(140)를 더 포함하며, 피드백 회로(140)의 출력단은 PWM 칩의 피드백 핀(FB)과 접속되고, 피드백 회로(140)의 접지단은 접지된다.Optionally, in some embodiments of the present invention, the voltage absorbing circuit further includes a feedback circuit 140 , an output terminal of the feedback circuit 140 is connected with a feedback pin FB of the PWM chip, and the feedback circuit 140 . The ground terminal of the is grounded.
선택적으로, 본 발명의 몇몇 실시예에서, 피드백 회로(140)는 광 커플러(U1), 제1 전기 저항 (R1) 및 제2 전기 저항(R2)을 포함하며, 제1 전기 저항(R1)의 제1단은 전압 흡수 회로의 출력단과 접속되고, 제1 전기 저항(R1)의 제2단은 제2 전기 저항(R2)의 제1단, 및 광 커플러(U1)의 제1 핀(1)과 접속되며, 제2 전기 저항(R2)의 제2 핀(2)은 접지되고, 광 커플러(U1)의 제3 핀(3)은 고정 전압이 접속되며, 광 커플러(U1)의 제4 핀(4)은 PWM 칩의 PWM 제어단과 접속된다.Optionally, in some embodiments of the present invention, the feedback circuit 140 includes an optocoupler U1, a first electrical resistance R1 and a second electrical resistance R2, The first end is connected to the output end of the voltage absorption circuit, the second end of the first electric resistance (R1) is the first end of the second electric resistance (R2), and the first pin (1) of the optocoupler (U1) is connected to, the
본 발명의 실시예에서, 광 커플러(U1)를 통해 출력 전압(Vout)의 출력 전압 크기를 검출하며, Vout의 값이 지나치게 큰 경우, 광 커플러의 제4 핀으로부터 PWM 칩으로 피드백 신호를 출력하여, PWM 칩의 제어단이 출력하는 PWM 신호의 듀티비가 작아지도록 제어하고, 반대로, 광 커플러가 검출한 Vout의 값이 지나치게 작은 경우, 광 커플러의 제4 핀으로부터 PWM 칩으로 피드백 신호를 출력하여, PWM 칩의 PWM 제어단이 출력하는 PWM 신호의 듀티비가 커지도록 제어하며, PWM 신호는 Q3의 도통과 차단의 제어를 통해 Vout을 제어한다. 이에 따라 피드백 회로(140)는 출력 전압(Vout)에 대한 피드백 제어를 구현할 수 있다. In an embodiment of the present invention, the output voltage level of the output voltage Vout is detected through the optocoupler U1, and when the value of Vout is too large, a feedback signal is outputted from the fourth pin of the optocoupler to the PWM chip. , control so that the duty ratio of the PWM signal output from the control stage of the PWM chip becomes small, and on the contrary, when the value of Vout detected by the optocoupler is too small, a feedback signal is output from the fourth pin of the optocoupler to the PWM chip, Controls the duty ratio of the PWM signal output from the PWM control stage of the PWM chip to increase, and the PWM signal controls Vout by controlling the conduction and blocking of Q3. Accordingly, the feedback circuit 140 may implement feedback control for the output voltage Vout.
선택적으로, 본 발명의 몇몇 실시예에서, 피드백 회로(140)는 제3 전기 저항(R3), 제4 전기 저항(R4), 제5 전기 저항(R5), 제7 커패시터(C7) 및 제7 다이오드(D7)를 더 포함하며, 그 중, 제7 다이오드(D7)의 음극은 전기 저항(R2)의 제2단 및 제7 커패시터(C7)의 제1단과 접속되고, 제7 다이오드(D7)의 양극은 접지되며, 제7 다이오드(D7)의 제어단은 제5 전기 저항(R5)의 제1단에 접속되고, 제5 전기 저항(R5)의 제2단은 접지되며, 제7 커패시터(C7)의 타단은 제4 전기 저항(R4)의 일단에 접속되고, 제4 전기 저항(R4)의 타단은 제5 전기 저항(R5)의 제1단, 및 제3 전기 저항(R3)의 일단에 접속되며, 제3 전기 저항(R3)의 타단에는 출력 전압이 접속된다. Optionally, in some embodiments of the present invention, the feedback circuit 140 includes a third electrical resistance R3, a fourth electrical resistance R4, a fifth electrical resistance R5, a seventh capacitor C7, and a seventh electrical resistance R3. It further includes a diode (D7), of which the cathode of the seventh diode (D7) is connected to the second end of the electrical resistance (R2) and the first end of the seventh capacitor (C7), the seventh diode (D7) is grounded, the control terminal of the seventh diode D7 is connected to the first terminal of the fifth electrical resistor R5, the second terminal of the fifth electrical resistor R5 is grounded, and the seventh capacitor ( The other end of C7 is connected to one end of the fourth electric resistance R4, and the other end of the fourth electric resistance R4 is the first end of the fifth electric resistance R5 and one end of the third electric resistance R3. is connected to, and an output voltage is connected to the other end of the third electrical resistor R3.
선택적으로, 본 발명의 몇몇 실시예에서, 입력 회로(110)는 제8 커패시터(C8)와 제9 커패시터(C9), 제5 전기 저항(R5) 및 제6 다이오드(D6)를 더 포함하며, 그 중, 제8 커패시터(C8)의 일단은 입력 회로(110)의 입력단이고, 제 8 커패시터(C8)의 타단은 접지되며, 제5 전기 저항(R5)과 제9 커패시터(C9)가 병렬된 후의 일단은 입력 회로(110)의 입력단에 접속되고, 타단은 제6 다이오드(D6)의 음극에 접속되며, 제6 다이오드(D6)의 양극은 제3 MOS 트랜지스터(Q3)의 D극에 접속된다. 이러한 회로를 통해, 입력 회로(110)에 대한 필터링을 구현한다.Optionally, in some embodiments of the present invention, the input circuit 110 further comprises an eighth capacitor C8 and a ninth capacitor C9, a fifth electrical resistance R5 and a sixth diode D6, Among them, one end of the eighth capacitor C8 is an input terminal of the input circuit 110 , the other end of the eighth capacitor C8 is grounded, and the fifth electrical resistor R5 and the ninth capacitor C9 are paralleled. One end of the latter is connected to the input terminal of the input circuit 110 , the other end is connected to the cathode of the sixth diode D6 , and the anode of the sixth diode D6 is connected to the D pole of the third MOS transistor Q3 . . Through this circuit, filtering for the input circuit 110 is implemented.
선택적으로, 본 발명의 몇몇 실시예에서, 제어 회로(130)는 제6 전기 저항(R6), 제7 전기 저항(R7), 제8 전기 저항(R8) 및 제8 다이오드(D8)를 더 포함하며, 그 중, 제6 전기 저항(R6)은 제3 MOS 트랜지스터(Q3)의 G극과 PWM 칩의 PWM 제어단 사이에 접속되고, 제7 전기 저항(R7)은 제3 MOS 트랜지스터(Q3)의 S극과 접지 사이에 접속되며, 제8 전기 저항(R8)의 제1단은 PWM 칩의 전원공급단에 접속되고, 제8 전기 저항(R8)의 타단은 제8 다이오드(D8)의 음극에 접속되며, 제8 다이오드(D8)의 양극은 변압기의 제3 핀에 접속된다. Optionally, in some embodiments of the present invention, the control circuit 130 further includes a sixth electrical resistance R6 , a seventh electrical resistance R7 , an eighth electrical resistance R8 , and an eighth diode D8 . wherein, the sixth electrical resistor R6 is connected between the G pole of the third MOS transistor Q3 and the PWM control terminal of the PWM chip, and the seventh electrical resistor R7 is the third MOS transistor Q3 is connected between the S pole of and the ground, the first end of the eighth electrical resistor R8 is connected to the power supply terminal of the PWM chip, and the other end of the eighth electrical resistor R8 is the cathode of the eighth diode D8. and the anode of the eighth diode D8 is connected to the third pin of the transformer.
본 발명의 실시예에서, 제1 인덕터(L1)는 변압기의 2차 누설 인덕턴스(secondary leakage inductance)를 이용하여 제작할 수 있어, 비용이 절감된다.In an embodiment of the present invention, the first inductor L1 may be manufactured using secondary leakage inductance of the transformer, thereby reducing the cost.
본 발명의 실시예에서, 입력 회로(110)의 입력단(Vin)에 동작 전압을 입력 시, 회로가 동작하기 시작한다는 것을 알 수 있다. PWM 칩의 PWM 제어단이 출력하는 PWM 신호가 하이(high)일 때, 제3 MOS 트랜지스터(Q3)가 도통되어, 출력 회로(110)의 제6 다이오드(D6)로부터 출력되는 전류가 제3 MOS 트랜지스터(Q3)를 충전시킴으로써, 변압기의 제2 입력단(2)에 신호가 입력되지 않도록 하며, 변압기의 제1 출력단(5)이 전압을 출력하지 않아, 제4 다이오드(D4)와 제5 다이오드(D5)가 차단된다. 제1 MOS 트랜지스터(Q1)가 갑자기 차단 상태에서 도통 상태로 전환되므로, 제4 다이오드(D4)와 제5 다이오드(D5) 내부의 전류가 갑자기 순방향으로부터 역상으로 변환됨으로써, 제4 다이오드(D4)와 제5 다이오드(D5) 내부의 순방향 전하가 완전히 방출되지 못하며, 다시 말해 제4 다이오드(D4)와 제5 다이오드(D5)에 기생 커패시턴스가 나타나게 되며, 이에 따라 제4 다이오드(D4)와 제5 다이오드(D5)의 양측에 역상 피크 전압이 발생한다. 피크 전압이 지나치게 높을 경우, 제4 다이오드(D4)와 제5 다이오드(D5)의 손상을 초래할 가능성이 있다. 본 발명의 실시예에 따르면 흡수 회로(120)가 존재하고, 이때 제4 다이오드(D4)와 제5 다이오드(D5)의 양극 전압이 음극 전압보다 높기 때문에, 제2 커패시터(C2), 제2 다이오드(D2), 제1 인덕터(L1) 및 제1 커패시터(C1)의 직렬 루프가 공진 루프를 초래하며, 제4 다이오드(D4)와 제5 다이오드(D5)의 전하 에너지를 공진 방식으로 입력 또는 출력에 피드백할 수 있게 되어, 에너지 이용률이 향상되고, 백라이트 전환 효율이 향상되며, EMI가 개선된다.In the embodiment of the present invention, when an operating voltage is input to the input terminal Vin of the input circuit 110, it can be seen that the circuit starts to operate. When the PWM signal output from the PWM control terminal of the PWM chip is high, the third MOS transistor Q3 is turned on and the current output from the sixth diode D6 of the output circuit 110 is the third MOS By charging the transistor Q3, a signal is not input to the
컨트롤러의 제1 PWM 제어단이 출력하는 PWM 신호가 로우(low)일 때, 제3 MOS 트랜지스터(Q3)가 차단되고, 입력 회로(110)의 입력 전압(Vin)이 변압기의 제1 입력단(1)과 접속되며, 입력 회로(110)의 제6 다이오드의 양극이 변압기의 제2 입력단(2)과 접속되므로, 변압기의 제1 출력단(5)에 전압이 발생하여, 변압기의 제1 출력단(5)으로부터 출력되는 전류가 제4 다이오드(D4)와 제5 다이오드(D5)를 거쳐 제6 다이오드(D6)로 전원을 공급한다. 이때 제3 MOS 트랜지스터(Q3)이 갑자기 도통 상태로부터 차단 상태로 전환되므로, 제3 MOS 트랜지스터(Q3) 내부의 전하가 완전히 방출되지 못하며, 따라서 제3 MOS 트랜지스터(Q3)에 기생 커패시턴스가 발생하여, 제3 MOS 트랜지스터(Q3)의 D단에 피크 전압을 초래한다. 피크 전압이 발생된 전류가 변압기를 거쳐 제1 다이오드(D1)로부터, 제2 다이오드(D2), 제1 인덕터(L1), 제3 다이오드(D3) 및 제5 커패시터(C5)로 흐르므로, 제1 인덕터(L1)와 제5 커패시터(C5)가 공진 루프를 형성함으로써, 제3 MOS 트랜지스터(Q3)에 저장된 전하 에너지를 공진 방식으로 입력 또는 출력에 피드백하여, 에너지 이용률이 향상되고, 백라이트 전환 효율이 향상된다.When the PWM signal output from the first PWM control terminal of the controller is low, the third MOS transistor Q3 is cut off, and the input voltage Vin of the input circuit 110 is changed to the first input terminal 1 of the transformer ), and since the anode of the sixth diode of the input circuit 110 is connected to the
본 분야의 통상의 기술자라면 실시예의 방법 중의 전부 또는 일부 프로세스가 컴퓨터 프로그램을 통해 관련 하드웨어에 명령하여 구현될 수 있음을 이해할 수 있을 것이다. 프로그램은 컴퓨터로 판독 가능한 저장매체에 저장될 수 있으며, 상술한 프로그램은 실행 시, 각 방법의 실시예의 프로세스를 포함할 수 있다. 그 중, 저장매체는 자기 디스크, 광 디스크, 리드 온리 메모리(Read-Only Memory, ROM) 또는 랜덤 액세스 메모리(Random Access Memory, RAM) 등일 수 있다.Those of ordinary skill in the art will understand that all or part of the processes in the methods of the embodiments may be implemented by instructing related hardware through a computer program. The program may be stored in a computer-readable storage medium, and when the above-described program is executed, it may include the process of each method embodiment. Among them, the storage medium may be a magnetic disk, an optical disk, a read-only memory (ROM), or a random access memory (RAM).
이상으로 공개된 내용은 단지 본 발명의 바람직한 실시예일 뿐이며, 이로써 본 발명의 청구범위가 한정될 수 없음은 당연하다. 본 분야의 통상의 기술자라면 상술한 실시예의 전체 또는 일부 프로세스를 구현하고, 본 발명의 청구항에 의거하여 실시하는 동등한 변화가 여전히 발명이 내포하는 범위에 속한다는 점을 이해할 수 있을 것이다.The contents disclosed above are only preferred embodiments of the present invention, and it is natural that the claims of the present invention cannot be limited thereto. Those skilled in the art will understand that equivalent changes implemented in accordance with the claims of the present invention and implementing all or part of the processes of the above-described embodiments still fall within the scope of the present invention.
Claims (10)
상기 전압 흡수 회로는 입력 회로, 흡수 회로 및 제어 회로를 포함하며, 상기 흡수 회로는 공진 회로와 정류 회로를 포함하고, 상기 공진 회로는 상기 정류 회로와 병렬 접속되며;
상기 입력 회로의 입력단은 입력 전압을 수신하기 위한 것이고, 상기 입력 회로의 출력단은 상기 공진 회로의 입력단, 상기 정류 회로의 입력단, 및 상기 제어 회로의 제어단과 동시에 접속되고, 상기 입력 회로는 상기 전압 흡수 회로에 입력 전압을 제공하기 위한 것이며;
상기 제어 회로의 접지단은 접지되고, 상기 제어 회로는 상기 입력 회로에서 제공하는 출력 전류를 상기 정류 회로로 우회하는 데 사용되고, 상기 제어 회로가 상기 출력 전류에 대해 우회할 시, 상기 출력 전류가 상기 제어 회로로 흐르고 상기 정류 회로가 차단되고, 상기 제어 회로가 상기 출력 전류에 대한 우회를 멈출 시, 상기 출력 전류는 상기 정류 회로를 통해 상기 전압 흡수 회로의 출력단에 제공되고;
상기 공진 회로의 출력단은 상기 정류 회로의 출력단과 접속되어, 상기 전압 흡수 회로의 전압 출력단으로서의 작용을 하고, 상기 공진 회로는 상기 제어 회로가 우회를 시작할 때 상기 정류 회로에서 발생하는 피크 전압을 흡수하는 데 사용되며, 상기 공진 회로는 상기 제어 회로가 우회를 멈출 시 발생하는 피크 전압을 흡수하기 위한 것인
전압 흡수 회로.
In the voltage absorption circuit,
the voltage absorption circuit includes an input circuit, an absorption circuit and a control circuit, the absorption circuit includes a resonance circuit and a rectifier circuit, the resonance circuit is connected in parallel with the rectifier circuit;
an input end of the input circuit is for receiving an input voltage, and an output end of the input circuit is simultaneously connected with an input end of the resonant circuit, an input end of the rectifier circuit, and a control end of the control circuit, wherein the input circuit absorbs the voltage to provide an input voltage to the circuit;
A ground terminal of the control circuit is grounded, the control circuit is used to bypass the output current provided by the input circuit to the rectifier circuit, and when the control circuit bypasses the output current, the output current is flowing into a control circuit and the rectifying circuit is interrupted, and when the control circuit stops bypassing the output current, the output current is provided to the output terminal of the voltage absorbing circuit through the rectifying circuit;
The output terminal of the resonant circuit is connected to the output terminal of the rectifier circuit to act as a voltage output terminal of the voltage absorption circuit, and the resonance circuit absorbs the peak voltage generated in the rectifier circuit when the control circuit starts bypassing wherein the resonant circuit is for absorbing the peak voltage that occurs when the control circuit stops bypassing.
voltage absorption circuit.
상기 공진 회로는 제1 커패시터, 제2 커패시터, 제3 커패시터와 인덕터를 포함하며, 상기 제1 커패시터의 제1단은 상기 입력 회로의 출력단과 접속되고, 상기 제1 커패시터의 제2단은 상기 인덕터의 제1단과 접속되어, 상기 공진 회로의 출력단으로서의 작용을 하며, 상기 제2 커패시터의 제1단은 상기 입력 회로의 출력단 및 상기 인덕터의 제2단과 접속되고, 상기 제3 커패시터의 제1단은 상기 제2 커패시터의 제2단과 접속되며, 상기 제3 커패시터의 제2단은 접지되고, 상기 제2 커패시터의 제2단은 상기 공진 회로의 출력단으로서의 작용을 하는
전압 흡수 회로.
According to claim 1,
The resonance circuit includes a first capacitor, a second capacitor, a third capacitor, and an inductor, a first end of the first capacitor is connected to an output terminal of the input circuit, and a second end of the first capacitor is the inductor is connected to the first end of the resonant circuit to act as an output end of the resonant circuit, the first end of the second capacitor is connected to the output end of the input circuit and the second end of the inductor, and the first end of the third capacitor is connected to a second terminal of the second capacitor, a second terminal of the third capacitor is grounded, and a second terminal of the second capacitor serves as an output terminal of the resonance circuit.
voltage absorption circuit.
상기 공진 회로는 제1 다이오드, 제2 다이오드 및 제3 다이오드를 더 포함하며, 상기 제1 다이오드의 양극은 상기 제1 커패시터의 제1단과 접속되고, 상기 제1 다이오드의 음극은 상기 제2 커패시터의 제1단 및 상기 제2 다이오드의 양극과 접속되며, 상기 제2 다이오드의 음극은 상기 인덕터의 제2단과 접속되고, 상기 제3 다이오드의 양극은 상기 제1 커패시터의 제2단과 접속되며, 상기 제3 다이오드의 음극은 상기 제2 커패시터의 제2단과 접속되는
전압 흡수 회로.
3. The method of claim 2,
The resonance circuit further includes a first diode, a second diode, and a third diode, the anode of the first diode being connected to the first end of the first capacitor, and the cathode of the first diode being the second capacitor The first end and the anode of the second diode are connected, the cathode of the second diode is connected with the second end of the inductor, the anode of the third diode is connected with the second end of the first capacitor, 3 The cathode of the diode is connected to the second terminal of the second capacitor
voltage absorption circuit.
상기 정류 회로는 제4 다이오드 및 제5 다이오드를 포함하며, 상기 제4 다이오드의 양극은 상기 제1 커패시터의 제1단과 접속되고, 상기 제4 다이오드의 음극은 상기 제2 커패시터의 제2단과 접속되며, 상기 제5 다이오드의 양극은 상기 제1 커패시터의 제1단과 접속되고, 상기 제5 다이오드의 음극은 상기 제2 커패시터의 제2단과 접속되는
전압 흡수 회로.
4. The method of claim 3,
The rectifier circuit includes a fourth diode and a fifth diode, wherein an anode of the fourth diode is connected to a first end of the first capacitor, and a cathode of the fourth diode is connected to a second end of the second capacitor, , the anode of the fifth diode is connected to the first end of the first capacitor, and the cathode of the fifth diode is connected to the second end of the second capacitor
voltage absorption circuit.
상기 제어 회로는 컨트롤러 및 제1 MOS 트랜지스터를 포함하며, 상기 컨트롤러의 제어단은 상기 제1 MOS 트랜지스터의 게이트와 접속되고, 상기 컨트롤러의 전류 검출단은 상기 제1 MOS 트랜지스터의 소스와 접속되며, 상기 컨트롤러의 접지단은 접지되고, 상기 제1 MOS 트랜지스터의 드레인은 상기 입력 회로의 출력단과 접속되는
전압 흡수 회로.
5. The method of claim 4,
The control circuit includes a controller and a first MOS transistor, a control terminal of the controller is connected to a gate of the first MOS transistor, a current detection terminal of the controller is connected to a source of the first MOS transistor, and A ground terminal of the controller is grounded, and a drain of the first MOS transistor is connected to an output terminal of the input circuit.
voltage absorption circuit.
상기 전압 흡수 회로는 제2 MOS 트랜지스터 및 발광 다이오드를 더 포함하며, 상기 흡수 회로의 출력단은 발광 다이오드의 양극에 접속되고, 상기 발광 다이오드의 음극은 상기 제2 MOS 트랜지스터의 드레인에 접속되며, 상기 제2 MOS 트랜지스터의 게이트는 상기 컨트롤러의 PWM의 제어단과 접속되고, 상기 제2 MOS 트랜지스터의 소스는 접지되는
전압 흡수 회로.
6. The method of claim 5,
The voltage absorption circuit further includes a second MOS transistor and a light emitting diode, an output terminal of the absorption circuit is connected to an anode of the light emitting diode, and a cathode of the light emitting diode is connected to a drain of the second MOS transistor, The gate of the 2 MOS transistor is connected to the control terminal of the PWM of the controller, and the source of the second MOS transistor is grounded.
voltage absorption circuit.
상기 제어 회로는 펄스폭변조(PWM) 칩 및 제3 MOS 트랜지스터를 포함하며, 상기 PWM 칩의 PWM 제어단은 상기 제3 MOS 트랜지스터의 게이트와 접속되고, 상기 제3 MOS 트랜지스터의 드레인은 상기 입력 회로의 출력단과 접속되며, 상기 제3 MOS 트랜지스터의 소스는 접지되는
전압 흡수 회로.
5. The method of claim 4,
The control circuit includes a pulse width modulation (PWM) chip and a third MOS transistor, a PWM control terminal of the PWM chip is connected to a gate of the third MOS transistor, and a drain of the third MOS transistor is connected to the input circuit connected to the output terminal of the MOS transistor, and the source of the third MOS transistor is grounded.
voltage absorption circuit.
상기 흡수 회로는 변압기를 더 포함하며, 상기 변압기의 제1 입력단은 상기 입력 회로의 출력단과 접속되고, 상기 변압기의 제2 입력단은 상기 제3 MOS 트랜지스터의 드레인과 접속되며, 상기 변압기의 제3 입력단은 상기 PWM 칩의 전원공급단과 접속되고, 상기 변압기의 제4 입력단은 접지되며, 상기 변압기의 제1 출력단은 상기 공진 회로의 입력단과 접속되고, 상기 변압기의 제2 출력단은 접지되는
전압 흡수 회로.
8. The method of claim 7,
The absorption circuit further includes a transformer, a first input end of the transformer connected with an output end of the input circuit, a second input end of the transformer connected with a drain of the third MOS transistor, and a third input end of the transformer is connected to a power supply terminal of the PWM chip, a fourth input terminal of the transformer is grounded, a first output terminal of the transformer is connected to an input terminal of the resonance circuit, and a second output terminal of the transformer is grounded
voltage absorption circuit.
상기 전압 흡수 회로는 피드백 회로를 더 포함하며, 상기 피드백 회로의 출력단은 상기 PWM 칩의 PWM 제어단과 접속되고, 상기 피드백 회로의 접지단은 접지되는
전압 흡수 회로.
9. The method of claim 8,
The voltage absorption circuit further includes a feedback circuit, an output terminal of the feedback circuit is connected to a PWM control terminal of the PWM chip, and a ground terminal of the feedback circuit is grounded.
voltage absorption circuit.
상기 피드백 회로는 광 커플러, 제1 전기 저항 및 제2 전기 저항을 포함하며, 상기 제1 전기 저항의 제1단은 상기 전압 흡수 회로의 출력단과 접속되고, 상기 제1 전기 저항의 제2단은 상기 제2 전기 저항의 제1단, 및 상기 광 커플러의 제1 핀과 접속되며, 상기 제2 전기 저항의 제2 핀은 접지되고, 상기 광 커플러의 제3 핀에는 고정 전압이 접속되며, 상기 광 커플러의 제4 핀은 상기 피드백 회로의 출력단으로서, 상기 PWM 칩의 PWM 제어단과 접속되는
전압 흡수 회로.10. The method of claim 9,
The feedback circuit includes an optocoupler, a first electrical resistance and a second electrical resistance, a first end of the first electrical resistance is connected to an output terminal of the voltage absorption circuit, and a second end of the first electrical resistance is A first end of the second electrical resistance and a first pin of the optocoupler are connected, a second pin of the second electrical resistance is grounded, and a fixed voltage is connected to a third pin of the optocoupler, and the The fourth pin of the optocoupler is an output terminal of the feedback circuit, and is connected to the PWM control terminal of the PWM chip.
voltage absorption circuit.
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