KR102318172B1 - Semiconductor chip, Semiconductor package and fabricating method thereof - Google Patents

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KR102318172B1
KR102318172B1 KR1020140161076A KR20140161076A KR102318172B1 KR 102318172 B1 KR102318172 B1 KR 102318172B1 KR 1020140161076 A KR1020140161076 A KR 1020140161076A KR 20140161076 A KR20140161076 A KR 20140161076A KR 102318172 B1 KR102318172 B1 KR 102318172B1
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Abstract

반도체 칩, 패키지 및 그 제조 방법이 제공된다. 상기 반도체 칩은 제1 영역과 제2 영역을 포함하는 기판 상에 제공된 층간 절연막, 상기 제1 영역의 층간 절연막에 형성되는 크랙 스토퍼(crack stopper), 상기 제2 영역의 층간 절연막에 형성되는 배선, 상기 층간 절연막 상에 형성되고 상기 배선과 전기적으로 접속되는 패드 배선; 및 상기 제1 영역에서 패드 배선과 연결되며 상기 층간 절연막 상에 형성되는 본딩 패드를 포함할 수 있다. 상기 크랙 스토퍼는 상기 본딩 영역을 둘러싸도록 형성된다.A semiconductor chip, a package, and a method for manufacturing the same are provided. The semiconductor chip includes an interlayer insulating film provided on a substrate including a first region and a second region, a crack stopper formed in the interlayer insulating film of the first region, a wiring formed in the interlayer insulating film of the second region, a pad wiring formed on the interlayer insulating film and electrically connected to the wiring; and a bonding pad connected to the pad wiring in the first region and formed on the interlayer insulating layer. The crack stopper is formed to surround the bonding area.

Description

반도체 칩, 패키지 및 그 제조 방법{Semiconductor chip, Semiconductor package and fabricating method thereof}A semiconductor chip, a package, and a manufacturing method thereof

본 발명은 반도체 칩, 반도체 패키지 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor chip, a semiconductor package, and a method for manufacturing the same.

반도체 칩의 신호 딜레이를 막기위해서 배선 저항과 배선들 사이의 커패시턴스에 비례하는 RC(resistance capacitance)값을 줄이는 것이 중요하다. 그러나, 이러한 RC값을 줄이기 위한 구조에서는 배선들이 배치되는 층간 절연막의 내구성이 저하되어 외부 충격에 의해 크랙(crack)이 발생하는 경우가 생길 수 있다.In order to prevent signal delay of the semiconductor chip, it is important to reduce the resistance capacitance (RC) value proportional to the wiring resistance and the capacitance between the wirings. However, in the structure for reducing the RC value, durability of the interlayer insulating film on which wirings are disposed is deteriorated, so that cracks may occur due to external impact.

특히, 반도체 패키지를 제조할 때, 와이어 본딩 공정에 의해 와이어가 반도체 칩의 본딩 패드에 부착된다. 이러한 와이어 본딩 공정에서 반도체 칩의 본당 패드에 압력이 가해져 본딩 패드 아래의 층간 절연막에 크랙이 발생할 가능성이 높아질 수 있다. 따라서, 반도체 칩의 크랙의 발생을 억제하고, 그 크랙의 진행을 방지하는 기술이 요구되고 있다.In particular, when manufacturing a semiconductor package, a wire is attached to a bonding pad of a semiconductor chip by a wire bonding process. In the wire bonding process, pressure is applied to the main pad of the semiconductor chip, so that the possibility of cracks occurring in the insulating interlayer under the bonding pad may increase. Accordingly, there is a demand for a technique for suppressing the occurrence of cracks in the semiconductor chip and preventing the cracks from progressing.

본 발명이 해결하려는 과제는, 외부 압력에 의한 크랙의 발생 및 진행을 억제할 수 있는 반도체 칩을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor chip capable of suppressing the occurrence and progression of cracks due to external pressure.

본 발명이 해결하려는 다른 과제는, 외부 압력에 의한 크랙의 발생 및 진행을 억제할 수 있는 반도체 칩을 포함하는 반도체 패키지를 제공하는 것이다.Another object to be solved by the present invention is to provide a semiconductor package including a semiconductor chip capable of suppressing the occurrence and progression of cracks due to external pressure.

본 발명이 해결하려는 또 다른 과제는, 외부 압력에 의한 크랙의 발생 및 진행을 억제할 수 있는 반도체 칩을 제조하는 방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing a semiconductor chip capable of suppressing the occurrence and progression of cracks due to external pressure.

본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the above-mentioned problems, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 과제를 해결하기 위한 본 발명의 실시예들에 따른 반도체 칩은, 제1 영역과 제2 영역을 포함하는 반도체 기판, 상기 반도체 기판 상에 형성된 복수의 층간 절연막들, 상기 제1 영역의 상기 복수의 층간 절연막들 내에 형성되는 크랙 스토퍼(crack stopper), 상기 제2 영역의 상기 복수의 층간 절연막들 내에 형성되는 배선, 상기 복수의 층간 절연막들 상에 형성되고, 상기 제2 영역에서 상기 배선과 전기적으로 접속되며, 상기 제1 영역으로 연장되는 패드 배선, 및 상기 제1 영역에서 상기 복수의 층간 절연막 상에 배치되며 상기 패드 배선과 전기적으로 접속하는 본딩 패드. 및 상기 패드 배선을 덮고, 상기 본딩 패드를 노출시키는 보호막을 포함할 수 있다. 상기 제1 크랙 스토퍼는 상기 본딩 패드 보다 낮은 레밸에 위치하며, 상기 본딩 패드와 오버랩하지 않고, 상기 본딩 패드를 완전히 둘러싸도록 형성되고, 상기 패드 배선과 연결되지 않을 수 있다.A semiconductor chip according to embodiments of the present invention for solving the above problems includes a semiconductor substrate including a first region and a second region, a plurality of interlayer insulating layers formed on the semiconductor substrate, and the plurality of the first region a crack stopper formed in the interlayer insulating films of and a pad wiring extending to the first region, and a bonding pad disposed on the plurality of interlayer insulating layers in the first region and electrically connected to the pad wiring. and a protective layer covering the pad wiring and exposing the bonding pad. The first crack stopper may be positioned at a lower level than the bonding pad, may not overlap the bonding pad, may be formed to completely surround the bonding pad, and may not be connected to the pad wiring.

일부 실시예들에 있어서, 상기 크랙 스토퍼는 상기 크랙 스토퍼는 복수의 도전층들을 포함할 수 있다.In some embodiments, the crack stopper may include a plurality of conductive layers.

일부 실시예들에 있어서, 상기 크랙 스토퍼는 상기 도전층들을 서로 연결하는 적어도 하나의 비아를 더 포함할 수 있다.In some embodiments, the crack stopper may further include at least one via connecting the conductive layers to each other.

일부 실시예들에 있어서, 상기 크랙 스토퍼는 상기 도전층들과 연결되며 반도체 기판 상에 형성된 게이트를 더 포함할 수 있다. In some embodiments, the crack stopper may further include a gate connected to the conductive layers and formed on the semiconductor substrate.

일부 실시예들에 있어서, 상기 크랙 스토퍼는 상기 게이트와 상기 도전층을 연결하는 컨택을 더 포함할 수 있다.In some embodiments, the crack stopper may further include a contact connecting the gate and the conductive layer.

일부 실시예에들 있어서, 상기 게이트 아래의 상기 반도체 기판에 형성되며, 상기 게이트와 오버랩하는 STI(shallow trench isolation)막을 더 포함할 수 있다.In some embodiments, a shallow trench isolation (STI) layer formed on the semiconductor substrate under the gate and overlapping the gate may be further included.

일부 실시예들 있어서, 상기 복수의 층간 절연막들은 저유전체(low-k dielectric)를 포함할 수 있다.In some embodiments, the plurality of interlayer insulating layers may include a low-k dielectric.

일부 실시예들에 있어서, 상기 제1 크랙 스토퍼는 상기 본딩 패드 보다 낮은 레벨로 배치되며 상기 본딩 패드를 완전히 둘러싸는 복수의 루프형 구조들일 수 있다.In some embodiments, the first crack stopper may be a plurality of loop-type structures disposed at a lower level than the bonding pad and completely surrounding the bonding pad.

일부 실시예들 있어서, 상기 본딩 패드 아래에 배치되며, 적어도 일부는 상기 본딩 패드와 오버랩하는 제2 크랙 스토퍼를 더 포함할 수 있다.In some embodiments, a second crack stopper disposed under the bonding pad, at least a portion of which overlaps the bonding pad, may be further included.

일부 실시예들에 있어서, 상기 제1 크랙 스토퍼는 상기 본딩 패드와 오버랩하지 않고, 상기 본딩 패드를 완전히 둘러싸는 메인 부분을 포함하고, 상기 메인 부분으로부터 상기 본딩 패드 쪽으로 수평적으로 연장되어 상기 본딩 패드와 적어도 일부는 오버랩하는 돌출 부분을 더 포함할 수 있다.In some embodiments, the first crack stopper includes a main portion completely surrounding the bonding pad without overlapping the bonding pad, and horizontally extending from the main portion toward the bonding pad to the bonding pad And at least a portion may further include a protruding portion overlapping.

상기 과제를 해결하기 위한 본 발명의 예시적인 실시예들에 따른 반도체 칩은, 제1 영역과 제2 영역을 포함하는 반도체 기판, 상기 제1 영역의 상기 반도체 기판에 형성된 STI(shallow trench isolation)막, 상기 제 1 영역의 상기 STI막 상에 배치된 게이트, 상기 제1 영역 및 상기 제2 영역의 상기 반도체 기판 상에 적층된 복수의 층간 절연막들, 상기 제1 영역과 상기 제2 영역의 상기 복수의 층간 절연막들 상에 배치되는 패드 배선, 및 상기 제1 영역의 복수의 층간 절연막들 상에 형성되며, 상기 패드 배선과 연결되는 본딩 패드, 상기 제1 영역의 상기 복수의 층간 절연막 내에 배치되는 복수로 적층된 도전층들과 상기 게이트를 포함하는 크랙 스토퍼, 상기 제2 영역의 복수의 층간 절연막들 내에 배치되며, 상기 패드 배선과 연결되는 복수의 배선 도전층들을 포함하는 배선을 포함할 수 있다. 상기 크랙 스토퍼는 상기 본딩 패드와 오버랩하지 않고, 상기 본딩 패드를 완전히 둘러싸는 루프 형상일 수 있다.According to exemplary embodiments of the present invention for solving the above problems, a semiconductor chip includes a semiconductor substrate including a first region and a second region, and a shallow trench isolation (STI) layer formed on the semiconductor substrate in the first region. , a gate disposed on the STI layer in the first region, a plurality of interlayer insulating layers stacked on the semiconductor substrate in the first region and the second region, and the plurality of the first region and the second region a pad wiring disposed on the interlayer insulating layers of and a crack stopper including stacked conductive layers, the gate, and a wiring disposed in the plurality of interlayer insulating layers of the second region and including a plurality of wiring conductive layers connected to the pad wiring. The crack stopper may have a loop shape completely surrounding the bonding pad without overlapping the bonding pad.

일부 실시예들에 있어서, 상기 크랙 스토퍼는 상기 도전층들을 연결하는 상기 적어도 하나의 비아들을 더 포함할 수 있다.In some embodiments, the crack stopper may further include the at least one via connecting the conductive layers.

일부 실시예들에 있어서, 상기 게이트와 상기 도전층들을 연결하는 콘택을 더 포함할 수 있다.In some embodiments, a contact connecting the gate and the conductive layers may be further included.

일부 실시예들에 있어서, 상기 크랙 스토퍼의 도전층들은 제1 구조체 및 제1 구조체와 분리된 제2 구조체를 포함할 수 있다.In some embodiments, the conductive layers of the crack stopper may include a first structure and a second structure separated from the first structure.

일부 실시예들에 있어서, 상기 제1 구조체는 상기 본딩 패드와 오버랩하지 않고 상기 본딩 패드를 완전히 둘러싸고, 상기 제2 구조체의 적어도 일부는 오버랩될 수 있다.In some embodiments, the first structure may completely surround the bonding pad without overlapping the bonding pad, and at least a portion of the second structure may overlap.

일부 실시에에 있어서, 상기 크랙 스토퍼의 상기 도전층들은 상기 본딩 패드를 완전히 둘러싸는 제1 부분과, 상기 제1 부분에서 수평적으로 연장되어 상기 본딩 패드와 적어도 일부는 오버랩되는 제2 부분을 포함할 수 있다.In some embodiments, the conductive layers of the crack stopper include a first portion completely surrounding the bonding pad, and a second portion extending horizontally from the first portion and at least partially overlapping the bonding pad. can do.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 칩을 설명하기 위한 확대 평면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 칩을 설명하기 위해 도 2의 B-B'로 자른 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 칩을 설명하기 위해 도 2의 B-B'로 자른 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 칩을 설명하기 위해 도 2의 B-B'로 자른 단면도이다.
도 6은 도 5의 제1 영역의 게이트를 세부적으로 설명하기 위해 C-C'로 자른 단면도이다.
도 7은 도 5의 제2 영역의 게이트를 세부적으로 설명하기 위해 D-D'로 자른 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 칩을 설명하기 위한 확대 평면도이다.
도 9는 도 8의 반도체 칩을 설명하기 위해 E-E'로 자른 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 칩을 설명하기 위한 확대 평면도이다.
도 11은 도 10의 반도체 칩을 설명하기 위해 F-F'로 자른 단면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 칩을 설명하기 위한 확대 평면도이다.
도 13는 본 발명의 기술이 적용된 반도체 칩을 포함하는 전자 시스템의을 보여주는 블럭도이다.1 is a plan view illustrating a semiconductor package according to an embodiment of the present invention.
2 is an enlarged plan view illustrating a semiconductor chip according to an embodiment of the present invention.
3 is a cross-sectional view taken along line B-B' of FIG. 2 to describe a semiconductor chip according to an embodiment of the present invention.
4 is a cross-sectional view taken along line B-B' of FIG. 2 to describe a semiconductor chip according to another embodiment of the present invention.
FIG. 5 is a cross-sectional view taken along line B-B' of FIG. 2 to explain a semiconductor chip according to another embodiment of the present invention.
FIG. 6 is a cross-sectional view taken along line C-C' in order to describe the gate of the first region of FIG. 5 in detail.
FIG. 7 is a cross-sectional view taken along line D-D' in order to describe the gate of the second region of FIG. 5 in detail.
8 is an enlarged plan view illustrating a semiconductor chip according to another embodiment of the present invention.
9 is a cross-sectional view taken along line E-E' to describe the semiconductor chip of FIG. 8 .
10 is an enlarged plan view for explaining a semiconductor chip according to another embodiment of the present invention.
11 is a cross-sectional view taken along line F-F' to describe the semiconductor chip of FIG. 10 .
12 is an enlarged plan view illustrating a semiconductor chip according to another embodiment of the present invention.
13 is a block diagram illustrating an electronic system including a semiconductor chip to which the technology of the present invention is applied.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. Advantages and features of the present invention and methods of achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in a variety of different forms, and only these embodiments allow the disclosure of the present invention to be complete, and common knowledge in the technical field to which the present invention belongs It is provided to fully inform the possessor of the scope of the invention, and the present invention is only defined by the scope of the claims. Relative sizes of layers and regions in the drawings may be exaggerated for clarity of description. Like reference numerals refer to like elements throughout.

하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. When an element is referred to as being “connected to” or “coupled to” another element with another element, it means that it is directly connected or coupled to another element, or with the other element intervening. including all cases. On the other hand, when one element is referred to as "directly connected to" or "directly coupled to" with another element, it indicates that another element is not interposed therebetween.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. Like reference numerals refer to like elements throughout. “and/or” includes each and every combination of one or more of the recited items.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. Reference to an element or layer “on” or “on” another element or layer includes not only directly on the other element or layer, but also with intervening other layers or elements. include all On the other hand, reference to an element "directly on" or "immediately on" indicates that no intervening element or layer is interposed.

비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다. Although first, second, etc. are used to describe various elements, components, and/or sections, it should be understood that these elements, components, and/or sections are not limited by these terms. These terms are only used to distinguish one element, component, or sections from another. Accordingly, it goes without saying that the first element, the first element, or the first section mentioned below may be the second element, the second element, or the second section within the spirit of the present invention.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. The terminology used herein is for the purpose of describing the embodiments and is not intended to limit the present invention. As used herein, the singular also includes the plural unless specifically stated otherwise in the phrase. As used herein, "comprises" and/or "comprising" refers to the presence of one or more other components, steps, operations and/or elements mentioned. or addition is not excluded.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.Unless otherwise defined, all terms (including technical and scientific terms) used herein may be used with the meaning commonly understood by those of ordinary skill in the art to which the present invention belongs. In addition, terms defined in a commonly used dictionary are not to be interpreted ideally or excessively unless clearly defined in particular.

이하, 도 1 내지 도 3을 참조하여, 본 발명의 일 실시예에 따른 반도체 패키지 및 반도체 칩을 설명한다.Hereinafter, a semiconductor package and a semiconductor chip according to an embodiment of the present invention will be described with reference to FIGS. 1 to 3 .

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다.1 is a plan view illustrating a semiconductor package according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지는 반도체 칩(1), 패키지 기판(2) 및 와이어(4)를 포함한다.Referring to FIG. 1 , a semiconductor package according to an embodiment of the present invention includes a semiconductor chip 1 , a package substrate 2 , and a wire 4 .

반도체칩(1)은 패키지 기판(2) 상에 실장될 수 있다. 패키지 기판(2) 상에는 적어도 하나의 기판 패드(3)가 배치될 수 있다. 패키지 기판(2)은 예를 들면 PCB(printed circuit board) 기판일 수 있다. 패키지 기판(2)은 내부 배선들을 포함할 수 있다. 기판 패드(3)는 패키지 기판(2) 내에 배치된 내부 배선들과 연결될 수 있다. 기판 패드(3) 와이어(4)가 본딩되는 영역일 수 있다.The semiconductor chip 1 may be mounted on the package substrate 2 . At least one substrate pad 3 may be disposed on the package substrate 2 . The package substrate 2 may be, for example, a printed circuit board (PCB) substrate. The package substrate 2 may include internal wirings. The substrate pad 3 may be connected to internal wirings disposed in the package substrate 2 . The substrate pad 3 may be a region to which the wire 4 is bonded.

반도체 칩(1)은 직접회로 소자를 포함할 수 있다. 예를 들면, 직접회로 소자는 메모리 소자 또는, 로직 소자(예를 들어, 프로세서)를 포함할 수 있다. 반도체 칩(1)은 적어도 하나의 본딩 패드(30)를 포함할 수 있다. 본딩 패드(30)는 반도체 칩(1) 내부의 직접회로 소자와 외부와의 전기적인 연결을 위해 필요할 수 있다. 본딩 패드(30)는 와이어(4)가 본딩되는 영역일 수 있다.The semiconductor chip 1 may include an integrated circuit device. For example, the integrated circuit device may include a memory device or a logic device (eg, a processor). The semiconductor chip 1 may include at least one bonding pad 30 . The bonding pad 30 may be required for electrical connection between the integrated circuit device inside the semiconductor chip 1 and the outside. The bonding pad 30 may be a region to which the wire 4 is bonded.

기판 패드(3)는 와이어(4)에 의해 본딩 패드(30)와 전기적으로 연결될 수 있다. 패키지 기판(2)과 반도체 칩(1)은 와이어(4)를 통해 전기적으로 연결될 수 있다. The substrate pad 3 may be electrically connected to the bonding pad 30 by a wire 4 . The package substrate 2 and the semiconductor chip 1 may be electrically connected through a wire 4 .

본딩 패드(30)는 알루미늄, 또는 구리를 포함할 수 있다. 본딩 패드(30) 상에 연성을 갖는 도전성 금속, 예를 들면, 금, 백금 또는 이들의 합금을 포함할 수 있으나, 이에 제한되지 않는다. 도전성 금속은 베릴륨, 카드뮴, 실리콘 및 마그네슘 등의 다른 금속을 적은 양으로 갖는 합금일 수 있다.The bonding pad 30 may include aluminum or copper. The bonding pad 30 may include a conductive metal having ductility, for example, gold, platinum, or an alloy thereof, but is not limited thereto. The conductive metal may be an alloy having small amounts of other metals such as beryllium, cadmium, silicon and magnesium.

와이어(4)는 도전성 물질로 형성될 수 있다. 와이어(4)는 예를 들어, 금, 구리, 알루미늄 중 적어도 하나를 포함할 수 있다. 와이어(4)는 예를 들어, 열압착법, 초음파법 등에 의해 기판 패드(3) 및 본딩 패드(30)에 본딩(bonding)될 수 있다. 와이어(4)가 기판 패드(3) 및 본딩 패드(30)에 본딩될 때, 열 또는 압력에 의한 스트레스가 본딩 패드(30)를 포함하는 반도체 칩(1)에 가해질 수 있다. 이에 의해, 본딩 패드(30)의 아래에 위치한 반도체 칩(1) 내부에 크랙(crack)이 발생할 수 있다. The wire 4 may be formed of a conductive material. The wire 4 may include, for example, at least one of gold, copper, and aluminum. The wire 4 may be bonded to the substrate pad 3 and the bonding pad 30 by, for example, a thermocompression bonding method, an ultrasonic method, or the like. When the wire 4 is bonded to the substrate pad 3 and the bonding pad 30 , a stress due to heat or pressure may be applied to the semiconductor chip 1 including the bonding pad 30 . Accordingly, a crack may be generated inside the semiconductor chip 1 positioned under the bonding pad 30 .

도 2는 본 발명의 일 실시예에 따른 반도체 칩을 설명하기 위한 확대 평면도이다. 도 2는 도 1의 A부분을 확대한 도면이다.2 is an enlarged plan view illustrating a semiconductor chip according to an embodiment of the present invention. FIG. 2 is an enlarged view of part A of FIG. 1 .

도 2를 참조하면, 반도체 칩(1)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(Ⅰ)은 본딩 패드(30)가 형성된 영역이고, 제2 영역(Ⅱ)은 제1 영역(Ⅰ)과 인접한 영역이다.Referring to FIG. 2 , the semiconductor chip 1 may include a first region (I) and a second region (II). The first region (I) is a region in which the bonding pad 30 is formed, and the second region (II) is a region adjacent to the first region (I).

제2 영역(Ⅱ)에는 반도체 칩(1)의 배선(200)이 형성될 수 있다. 배선(200)은 반도체 칩(1) 내부의 직접회로 소자와 전기적으로 연결되는 배선일 수 있다. 배선(200)은 실질적으로 본딩 패드(30)와 전기적으로 연결될 수 있다. 이에 따라. 배선(200)을 통해 외부로부터 전원이 공급되거나, 신호가 입출력될 수 있다. 도 2에서는 제2 영역(Ⅱ)이 제1 영역(Ⅰ)의 우측에 도시되어 있으나, 이에 제한되는 것은 아니다. 즉, 본딩 패드(30)는 제1 영역(Ⅰ)과 인접한 위치에 있으면, 그 위치는 제한되지 않는다.The wiring 200 of the semiconductor chip 1 may be formed in the second region II. The wiring 200 may be a wiring electrically connected to an integrated circuit device inside the semiconductor chip 1 . The wiring 200 may be substantially electrically connected to the bonding pad 30 . Accordingly. Power may be supplied from the outside through the wiring 200 or a signal may be input/output. In FIG. 2 , the second region II is illustrated on the right side of the first region I, but the present invention is not limited thereto. That is, if the bonding pad 30 is located adjacent to the first region I, the position thereof is not limited.

제1 영역(Ⅰ)에는 평면적으로 볼 때, 본딩 패드(30)를 둘러싸도록 제1 크랙 스토퍼(100)가 형성될 수 있다. 도 2에서 제1 크랙 스토퍼(100)는 본딩 패드(30)를 완전히 둘러싸고 있지만, 실질적으로는 제1 크랙 스토퍼(100)는 본딩 패드(30)보다 낮은 레벨에 위치할 수 있다. 제1 크랙 스토퍼(100)는 본딩 패드(30)에 와이어(4)를 본딩하는 작업에 의해 생긴 크랙의 진행을 방지할 수 있다.A first crack stopper 100 may be formed in the first region I to surround the bonding pad 30 when viewed in a plan view. In FIG. 2 , the first crack stopper 100 completely surrounds the bonding pad 30 , but in reality, the first crack stopper 100 may be located at a lower level than the bonding pad 30 . The first crack stopper 100 may prevent the progress of cracks caused by bonding the wire 4 to the bonding pad 30 .

구체적으로, 본딩 패드(30)는 와이어를 본딩하기 위해 압력이나 열이 가해져야 하므로, 이러한 스트레스에 의해 본딩 패드(30)의 아래의 구조물에 크랙이 형성될 수 있다. 이러한 크랙이 형성되어도, 본딩 패드(30) 아래에 배선(200)이 형성된 것은 아니므로 반도체 칩(1)의 신뢰성에 문제가 생기지는 않는다. 그러나, 크랙은 본딩 패드(30)의 아래에서, 인접한 영역으로 진행되면서 커질 수 있다. 이러한 경우에, 제1 크랙 스토퍼(100)는 전원이나 신호를 전달하는 배선(200)이 있는 제2 영역(Ⅱ)으로 크랙이 진행되는 것을 막는 역할을 할 수 있다.Specifically, since pressure or heat must be applied to the bonding pad 30 to bond the wire, cracks may be formed in the structure under the bonding pad 30 by such stress. Even if such a crack is formed, since the wiring 200 is not formed under the bonding pad 30 , there is no problem in reliability of the semiconductor chip 1 . However, the crack may become larger as it progresses to an adjacent area under the bonding pad 30 . In this case, the first crack stopper 100 may serve to prevent cracks from proceeding to the second region II where the wiring 200 for transmitting power or signals is located.

도 3은 본 발명의 일 실시예에 따른 반도체 칩을 설명하기 위해 도 2의 B-B'로 자른 단면도이다.3 is a cross-sectional view taken along line B-B' of FIG. 2 to describe a semiconductor chip according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 칩은, 본딩 패드(30), 패드 배선(310), 제1 내지 제5층간 절연막들(410, 420, 430, 440, 450, 보호막(320), 제1 크랙 스토퍼(100) 및 배선(200)을 포함할 수 있다. 반도체 기판(50)은 제1 영역(I)과 제2 영역(II)를 포함할 수 있다.Referring to FIG. 3 , a semiconductor chip according to an embodiment of the present invention includes a bonding pad 30 , a pad wiring 310 , first to fifth interlayer insulating layers 410 , 420 , 430 , 440 , 450 , and a protective layer. It may include a 320 , a first crack stopper 100 and a wiring 200. The semiconductor substrate 50 may include a first region I and a second region II.

제1 내지 제5 층간 절연막들(410, 420, 430, 440, 450)은 반도체 기판(50) 상에 형성될 수 있다. 제1 내지 제5 층간 절연막(410, 420, 430, 440, 450)은 반도체 기판(50) 상에서순차적으로 적층될 수 있다. 제1 내지 제5 층간 절연막들(410, 420, 430, 440, 450)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 제1 내지 제5 층간 절연막들(410, 420, 430, 440, 450) 각각은 단일층 또는 복수층일 수 있다.The first to fifth interlayer insulating layers 410 , 420 , 430 , 440 , and 450 may be formed on the semiconductor substrate 50 . The first to fifth interlayer insulating layers 410 , 420 , 430 , 440 , and 450 may be sequentially stacked on the semiconductor substrate 50 . The first to fifth interlayer insulating layers 410 , 420 , 430 , 440 , and 450 may include, for example, at least one of silicon oxide, silicon nitride, and silicon oxynitride. Each of the first to fifth interlayer insulating layers 410 , 420 , 430 , 440 , and 450 may be a single layer or a plurality of layers.

제1 내지 제5 층간 절연막들(410, 420, 430, 440, 450)은 저유전체(low-k dielectric)를 포함할 수 있다. 단, 이에 제한되는 것은 아니다. 저유전체는 SiO2보다 낮은 유전율을 가지고 있는 물질을 의미한다. SiO2의 유전율은 3.9 내지 4.2이다. 저유전체에 의해 반도체 칩 내의 배선들 간의 기생 커패시턴스가 줄어들어 신호 지연이 최소화될 수 있다.The first to fifth interlayer insulating layers 410 , 420 , 430 , 440 , and 450 may include a low-k dielectric. However, the present invention is not limited thereto. The low dielectric refers to a material having a lower dielectric constant than that of SiO 2 . The permittivity of SiO 2 is 3.9 to 4.2. A parasitic capacitance between wirings in a semiconductor chip is reduced by the low dielectric, so that a signal delay may be minimized.

제1 내지 제5 층간 절연막들(410, 420, 430, 440, 450)은 공극을 포함할 수 있다. 예를 들면, 제1 내지 제5 층간 절연막들(410, 420, 430, 440, 450)은 다공성(porus) 물질을 포함할 수 있다. 또한, 제1 내지 제5 층간 절연막들(410, 420, 430, 440, 450)은 탄소(carbon) 또는 불소(Flurorine)을 함유할 수 있다. 이를 통해, 제1 내지 제5 층간 절연막(410, 420, 430, 440, 450)에 기생적으로 발생하는 커패시턴스를 줄일 수 있다.The first to fifth interlayer insulating layers 410 , 420 , 430 , 440 , and 450 may include voids. For example, the first to fifth interlayer insulating layers 410 , 420 , 430 , 440 , and 450 may include a porous material. In addition, the first to fifth interlayer insulating layers 410 , 420 , 430 , 440 , and 450 may contain carbon or fluorine. Through this, parasitic capacitance generated in the first to fifth interlayer insulating layers 410 , 420 , 430 , 440 , and 450 may be reduced.

본딩 패드(30)와 패드 배선(310)은 제5 층간 절연막(450) 상에 형성될 수 있다. 본딩 패드(30)는 제 1 영역(I)의 제5 층간 절연막(450) 상에 형성되고 패드 배선(310)은 제1 영역(I)에서 제2 영역(II)으로 연장될 수 있다. 본딩 패드(30)는 패드 배선(310)과 전기적으로 접속할 수 있다. 본딩 패드(30)와 패드 배선(310)은 도전체로 형성될 수 있다. 구체적으로 본딩 패드(30)와 패드 배선(310)은 알루미늄, 또는 구리를 포함할 수 있다. 보호막(320)은 패드 배선(310) 및 제5 층간 절연막(450) 상에 형성될 수 있다. 보호막(320)은 패드 배선(310)을을 덮고 본딩 패드(30)를 노출시킬 수 있다. 보호막(320)은 본딩 패드(30)를 노출시키는 개구(32)를 포함할 수 있다.. 본당 패드(30) 상에 연성을 가지는 도전성 금속이 배치될 수 있다, 예를 들면, 도전성 금속은 금, 백금 또는 이들의 합금을 일 수 있으나, 이에 제한되지 않는다. 도전성 금속은 베릴륨, 카드뮴, 실리콘 및 마그네슘 등의 다른 금속을 적은 양으로 갖는 합금일 수 있다.The bonding pad 30 and the pad wiring 310 may be formed on the fifth interlayer insulating layer 450 . The bonding pad 30 may be formed on the fifth interlayer insulating layer 450 in the first region I, and the pad wiring 310 may extend from the first region I to the second region II. The bonding pad 30 may be electrically connected to the pad wiring 310 . The bonding pad 30 and the pad wiring 310 may be formed of a conductor. Specifically, the bonding pad 30 and the pad wiring 310 may include aluminum or copper. The passivation layer 320 may be formed on the pad wiring 310 and the fifth interlayer insulating layer 450 . The passivation layer 320 may cover the pad wiring 310 and expose the bonding pad 30 . The passivation layer 320 may include an opening 32 exposing the bonding pad 30 . A conductive metal having ductility may be disposed on the bonding pad 30 . For example, the conductive metal may be gold. , platinum or an alloy thereof may be, but is not limited thereto. The conductive metal may be an alloy having small amounts of other metals such as beryllium, cadmium, silicon and magnesium.

보호막(320)은 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 보호막(320)은 단일층 또는 복수층일 수 있다.The passivation layer 320 may include, for example, at least one of silicon oxide, silicon nitride, or silicon oxynitride. The passivation layer 320 may be a single layer or a plurality of layers.

제2 영역(Ⅱ)의 제1 내지 제5 층간 절연막들(410, 420, 430, 440, 450) 내에 배선(200)이 형성될 수 있다. 복수의 층간 절연막 내에 복수의 도전층과 비아등이 형성되어 배선(200)이 형성될 수 있다. 도 3에 도시된 배선(200)의 구조는 예시적인 것이고, 이에 제한되는 것은 아니다.The wiring 200 may be formed in the first to fifth interlayer insulating layers 410 , 420 , 430 , 440 , and 450 of the second region II. A plurality of conductive layers and vias may be formed in the plurality of interlayer insulating layers to form the wiring 200 . The structure of the wiring 200 illustrated in FIG. 3 is exemplary and not limited thereto.

배선(200)은 제1 내지 제4 배선 도전층들(230, 250, 270, 290), 제1 내지 제3 배선 비아들(240, 260, 280) 및 배선 상부 컨택(295)을 포함한다.The interconnection 200 includes first to fourth interconnection conductive layers 230 , 250 , 270 , and 290 , first to third interconnection vias 240 , 260 , and 280 , and an interconnection upper contact 295 .

제1 배선 도전층(230)은 제2 층간 절연막(420) 내에 위치할 수 있고, 제2 배선 도전층(250)은 제3 층간 절연막(430) 내에 위치할 수 있다. 제3 배선 도전층(270)은 제4 층간 절연막(440) 내에 위치할 수 있고, 제4 배선 도전층(290)은 제5 층간 절연막(450) 내에 위치할 수 있다. 제1 내지 제4 배선 도전층들(230, 250, 270, 290)은 복수의 도전층의 예시일 뿐 반드시 4개의 도전층일 필요는 없다. 즉, 제1 내지 제4 배선 도전층들(230, 250, 270, 290) 중 몇몇은 생략될 수 있다. The first wiring conductive layer 230 may be located in the second interlayer insulating layer 420 , and the second wiring conductive layer 250 may be located in the third interlayer insulating layer 430 . The third wiring conductive layer 270 may be located in the fourth interlayer insulating layer 440 , and the fourth wiring conductive layer 290 may be located in the fifth interlayer insulating layer 450 . The first to fourth wiring conductive layers 230 , 250 , 270 , and 290 are only examples of a plurality of conductive layers and do not necessarily include four conductive layers. That is, some of the first to fourth wire conductive layers 230 , 250 , 270 , and 290 may be omitted.

제1 내지 제4 배선 도전층들(230, 250, 270, 290)은 서로 전기적으로 연결될 수 있다. 구체적으로, 제1 배선 도전층(230)과 제2 배선 도전층(250)은 제1 배선 비아(240)에 의해 전기적으로 연결될 수 있다. 제1 배선 비아(240)는 제2 층간 절연막(420)을 관통하여 형성될 수 있다. 제2 배선 도전층(250)과 제3 배선 도전층(270)은 제2 배선 비아(260)에 의해 전기적으로 연결될 수 있다. 제2 배선 비아(260)는 제3 층간 절연막(430)을 관통하여 형성될 수 있다. 제3 배선 도전층(270)과 제4 배선 도전층(290)은 제3 배선 비아(280)에 의해 전기적으로 연결될 수 있다. 제3 배선 비아(280)는 제4 층간 절연막(440)을 관통하여 형성될 수 있다.The first to fourth wire conductive layers 230 , 250 , 270 , and 290 may be electrically connected to each other. Specifically, the first wire conductive layer 230 and the second wire conductive layer 250 may be electrically connected to each other by the first wire via 240 . The first wiring via 240 may be formed through the second interlayer insulating layer 420 . The second wire conductive layer 250 and the third wire conductive layer 270 may be electrically connected to each other by the second wire via 260 . The second wiring via 260 may be formed through the third interlayer insulating layer 430 . The third wire conductive layer 270 and the fourth wire conductive layer 290 may be electrically connected to each other by a third wire via 280 . The third wiring via 280 may be formed through the fourth interlayer insulating layer 440 .

제4 배선 도전층(290)은 배선 상부 컨택(295)에 의해 패드 배선(310)과 전기적으로 연결될 수 있다. 배선 상부 컨택(295)은 제5 층간 절연막을 관통하여 형성될 수 있다. 이에 따라, 상기 본딩 패드(30)는 제1 내지 제4 배선 도전층들(230, 250, 270, 290)과 전기적으로 연결될 수 있다.The fourth wire conductive layer 290 may be electrically connected to the pad wire 310 by the wire upper contact 295 . The wiring upper contact 295 may be formed through the fifth interlayer insulating layer. Accordingly, the bonding pad 30 may be electrically connected to the first to fourth wire conductive layers 230 , 250 , 270 , and 290 .

배선(200) 아래의 기판(150) 상에 트랜지스터 등의 구조체가 형성될 수 있다. A structure such as a transistor may be formed on the substrate 150 under the wiring 200 .

제1 크랙 스토퍼(100)는 제1 내지 제4 도전층들(130, 150, 170, 190)을 포함할 수 있다. 제1 크랙 스토퍼(100)은 단면도로 볼 때, 제2 영역(II)의 배선(200)과 멀리 떨어진 제1 부분(100a)과 제2 영역(II)의 배선(200)에 인접한 제2 부분(100b)를 포함할 수 있다. 제1 도전층(130)은 제2 층간 절연막(420) 내에 위치할 수 있고, 제2 도전층(150)은 제3 층간 절연막(430) 내에 위치할 수 있다. 제3 도전층(170)은 제4 층간 절연막(440) 내에 위치할 수 있고, 제4 도전층(190)은 제5 층간 절연막(450) 내에 위치할 수 있다. 제1 내지 제4 도전층들(130, 150, 170, 190)은 복수의 도전층의 예시일 뿐 반드시 4개의 도전층일 필요는 없다. 즉, 제1 내지 제4 도전층들(130, 150, 170, 190) 중 몇몇은 생략될 수 있다. The first crack stopper 100 may include first to fourth conductive layers 130 , 150 , 170 , and 190 . The first crack stopper 100 includes a first portion 100a far from the wiring 200 in the second region II and a second portion adjacent to the wiring 200 in the second region II when viewed in cross-sectional view. (100b) may be included. The first conductive layer 130 may be located in the second interlayer insulating layer 420 , and the second conductive layer 150 may be located in the third interlayer insulating layer 430 . The third conductive layer 170 may be located in the fourth interlayer insulating layer 440 , and the fourth conductive layer 190 may be located in the fifth interlayer insulating layer 450 . The first to fourth conductive layers 130 , 150 , 170 , and 190 are merely examples of a plurality of conductive layers and do not necessarily include four conductive layers. That is, some of the first to fourth conductive layers 130 , 150 , 170 , and 190 may be omitted.

제1 내지 제4 도전층들(130, 150, 170, 190)은 서로 오버랩되게 형성될 수 있다. The first to fourth conductive layers 130 , 150 , 170 , and 190 may be formed to overlap each other.

본딩 패드(30)의 아래의 층간 절연막들(420, 430, 440, 450) 중 적어도 일부 도 1에 도시된 와이어(4)가 본딩되면서 가해지는 열이나 압력에 의해 크랙이 생길 가능성이 높다. 따라서, 크랙 진행을 방지하기 위해 제1 크랙 스토퍼(100)를 본딩 패드(30)보다 낮은 레벨에서 본딩 패드(30)을 완전히 둘러싸도록 형성할 수 있다. 이에 의해, 본딩 패드(30)의 아래의 층간 절연막들(420, 430, 440, 450) 중 적어도 일부에 생긴 크랙이 제2 영역(Ⅱ)으로 전파되는 것을 방지할 수 있다.At least some of the interlayer insulating layers 420 , 430 , 440 , and 450 under the bonding pad 30 are highly likely to be cracked by heat or pressure applied while bonding the wire 4 shown in FIG. 1 . Accordingly, the first crack stopper 100 may be formed to completely surround the bonding pad 30 at a level lower than that of the bonding pad 30 in order to prevent crack propagation. Accordingly, it is possible to prevent a crack generated in at least a portion of the interlayer insulating layers 420 , 430 , 440 , and 450 under the bonding pad 30 from propagating to the second region II.

본 발명의 일 실시예에 따른 제1 크랙 스토퍼(100)는 본딩 패드(30)의 아래의 층간 절연막들(420, 430, 440, 450) 중 적어도 일부에 생긴 크랙의 전파를 방지함으로써, 반도체 칩의 신뢰성을 높일 수 있다. 이에 따라 제5 층간 절연막(450)의 두께를 높여야 하는 제한 조건에서 자유로울 수 있다. 같은 맥락에서, 제5 층간 절연막(450)을 공극을 포함하거나, 저유전체를 포함하는 절연막으로 할 수 없었던 제한 조건에서 자유로울 수 있다. 즉, 내구성의 제한 조건이 완화되어 기생 커패시턴스에 대한 특성도 향상될 수 있다. 나아가, 제1 크랙 스토퍼(100)는 이미 발생한 크랙의 전파를 막는 것뿐만 아니라, 제1 영역(Ⅰ)의 크랙이 생기는 가능성도 낮출 수 있다. 제1 크랙 스토퍼(100)의 구조가 층간 절연막들의 내부에 위치하여 크랙이 생기는 것을 방지할 수 있기 때문이다.The first crack stopper 100 according to an embodiment of the present invention prevents the propagation of cracks generated in at least some of the interlayer insulating layers 420 , 430 , 440 , and 450 under the bonding pad 30 , thereby making the semiconductor chip can increase the reliability of Accordingly, the fifth interlayer insulating layer 450 may be free from the limiting condition of increasing the thickness. In the same vein, the fifth interlayer insulating film 450 may be free from a limiting condition in which an insulating film including voids or a low dielectric cannot be formed. That is, the limiting condition of durability may be relaxed, so that characteristics for parasitic capacitance may be improved. Furthermore, the first crack stopper 100 may not only prevent the propagation of cracks that have already occurred, but also reduce the possibility of cracks occurring in the first region (I). This is because the structure of the first crack stopper 100 is positioned inside the interlayer insulating layers to prevent cracks from occurring.

이하, 도 4를 참조하여, 본 발명의 다른 실시예에 따른 반도체 칩을 설명한다. 상술한 실시예와 중복되는 설명은 간략히 하거나 생략한다.Hereinafter, a semiconductor chip according to another embodiment of the present invention will be described with reference to FIG. 4 . The description overlapping with the above-described embodiment will be simplified or omitted.

도 4는 본 발명의 다른 실시예에 따른 반도체 칩을 설명하기 위한 도 2의 B-B'로 자른 단면도이다.4 is a cross-sectional view taken along line B-B' of FIG. 2 for explaining a semiconductor chip according to another embodiment of the present invention.

도 4를 참조하면, 제2 크랙 스토퍼(100-1)는 제1 내지 제3 비아(140, 160, 180)를 더 포함할 수 있다. 제2 크랙 스토퍼(100)은 단면도로 볼 때, 제2 영역(II)의 배선(200)과 멀리 떨어진 제1 부분(100a-1)과 제2 영역(II)의 배선(200)에 인접한 제2 부분(100b-1)를 포함할 수 있다.Referring to FIG. 4 , the second crack stopper 100 - 1 may further include first to third vias 140 , 160 , and 180 . The second crack stopper 100 includes a first portion 100a-1 far from the wiring 200 in the second region II and a second crack stopper 100 adjacent to the wiring 200 in the second region II when viewed in cross-sectional view. It may include two parts 100b-1.

제1 비아(140)는 제1 도전층(130)과 제2 도전층(150)을 서로 연결할 수 있다. 제1 비아(140)는 제2 층간 절연막(420)을 관통하여 형성될 수 있다. 제2 비아(160)는 제2 도전층(150)과 제3 도전층(170)을 서로 연결할 수 있다. 제2 비아(160)는 제3 층간 절연막(430)을 관통하여 형성될 수 있다. 제3 비아(180)는 제3 도전층(170)과 제4 도전층(190)을 서로 연결할 수 있다. 제3 비아(180)는 제4 층간 절연막(440)을 관통하여 형성될 수 있다.The first via 140 may connect the first conductive layer 130 and the second conductive layer 150 to each other. The first via 140 may be formed through the second interlayer insulating layer 420 . The second via 160 may connect the second conductive layer 150 and the third conductive layer 170 to each other. The second via 160 may be formed through the third interlayer insulating layer 430 . The third via 180 may connect the third conductive layer 170 and the fourth conductive layer 190 to each other. The third via 180 may be formed through the fourth interlayer insulating layer 440 .

본 실시예에 따른 제2 크랙 스토퍼(100-1)는 층간 절연막(420, 430, 440)을 관통하는 비아들(140, 160, 180)로 각각의 도전층이 서로 구조적으로 연결되어 있으므로, 크랙의 전파 및 진행이 더욱 효율적으로 방지될 수 있다. 제2 크랙 스토퍼(100-1)의 비아들(140, 160, 180)은 서로 구조적으로 연결하면 되고, 전기적으로 연결할 필요는 없다. 따라서, 모든 도전층들(130, 150, 170, 190)이 연결될 필요는 없다. 따라서, 제2 크랙 스토퍼(100-1)는 도전층들(130, 150, 170, 190)의 일부는 비아들(140, 160, 180) 중 일부에 의해 서로 연결되고, 도전층들(130, 150, 170, 190)의 일부는서로 연결되지 않는 구조를 가질수도 있다.In the second crack stopper 100 - 1 according to the present embodiment, since the respective conductive layers are structurally connected to each other through vias 140 , 160 , and 180 penetrating the interlayer insulating layers 420 , 430 , 440 , cracks propagation and progression can be prevented more effectively. The vias 140 , 160 , and 180 of the second crack stopper 100 - 1 may be structurally connected to each other and do not need to be electrically connected to each other. Therefore, it is not necessary that all the conductive layers 130 , 150 , 170 , 190 be connected. Accordingly, in the second crack stopper 100-1, some of the conductive layers 130, 150, 170, and 190 are connected to each other by some of the vias 140, 160, and 180, and the conductive layers 130, 150, 170, and 190) may have a structure that is not connected to each other.

또한, 비아의 개수는 복수일 수 있으나, 이에 제한되는 것은 아니다. 비아들(140, 160, 180)은 제2 크랙 스토퍼(100-1)의 일부 영역에서 포함될 수 있다. 예를 들면, 단면도로 볼 때, 배선(200)과 멀리 떨어진 제2 크랙 스토퍼(100-1)의 제1 부분(100a-1)은 비아들(140, 160, 180)을 포함하지 않고, 배선(200)과 인접한 제2 크랙 스토퍼(100-1)의 제2 부분(100b-1)은 비아들(140, 160, 180)을 포함할 수 있다.Also, the number of vias may be plural, but is not limited thereto. The vias 140 , 160 , and 180 may be included in a partial region of the second crack stopper 100 - 1 . For example, when viewed in a cross-sectional view, the first portion 100a - 1 of the second crack stopper 100 - 1 distant from the wiring 200 does not include the vias 140 , 160 , 180 , and the wiring 200 . A second portion 100b - 1 of the second crack stopper 100 - 1 adjacent to 200 may include vias 140 , 160 , and 180 .

이하, 도 5 내지 도 7을 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 칩을 설명한다. 상술한 실시예와 중복되는 설명은 간략히 하거나 생략한다.Hereinafter, a semiconductor chip according to another exemplary embodiment of the present invention will be described with reference to FIGS. 5 to 7 . The description overlapping with the above-described embodiment will be simplified or omitted.

도 5는 본 발명의 또 다른 실시예에 따른 반도체 칩을 설명하기 위한 도 2의 B-B'로 자른 단면도이고, 도 6은 도 5의 제1 영역의 게이트를 세부적으로 설명하기 위해 C-C'로 자른 단면도이다. 도 7은 도 5의 제2 영역의 게이트를 세부적으로 설명하기 위해 D-D'로 자른 단면도이다.FIG. 5 is a cross-sectional view taken along line B-B' of FIG. 2 for explaining a semiconductor chip according to still another embodiment of the present invention, and FIG. 6 is a cross-sectional view taken along line C-C to describe the gate of the first region of FIG. 5 in detail. ' is a cross-sectional view. FIG. 7 is a cross-sectional view taken along line D-D' in order to describe the gate of the second region of FIG. 5 in detail.

도 5를 참조하면, 본 실시예의 배선(200)은 배선 게이트(210)와 배선 하부 컨택(220)을 더 포함한다.Referring to FIG. 5 , the wiring 200 according to the present embodiment further includes a wiring gate 210 and a wiring lower contact 220 .

배선 게이트(210)는 제1 층간 절연막(410) 내에 형성될 수 있다. 배선 게이트(210)는 트랜지스터로 작동하는 게이트 구조일 수 있다. 배선 게이트(210)는 폴리 실리콘 또는 금속을 포함할 수 있다. The wiring gate 210 may be formed in the first interlayer insulating layer 410 . The wiring gate 210 may have a gate structure that operates as a transistor. The wiring gate 210 may include polysilicon or metal.

일부 실시예에서, 제1 배선 도전층(230)은 배선 하부 컨택(220)을 통해서 소스 드레인 영역과 전기적으로 연결될 수도 있다. 단, 도 5에서는 배선 게이트(210)와 제1 배선 도전층(230)이 연결되는 것을 예시로 하여 설명한다.In some embodiments, the first wire conductive layer 230 may be electrically connected to the source drain region through the wire lower contact 220 . However, in FIG. 5 , a connection between the wiring gate 210 and the first wiring conductive layer 230 will be described as an example.

배선 하부 컨택(220)은 배선 게이트(210)와 제1 배선 도전층(230)을 전기적으로 연결할 수 있다. 단, 이에 제한되는 것은 아니다. 배선 하부 컨택(220)은 제1 층간 절연막(410)을 관통하여 형성될 수 있다.The wiring lower contact 220 may electrically connect the wiring gate 210 and the first wiring conductive layer 230 . However, the present invention is not limited thereto. The wiring lower contact 220 may be formed through the first interlayer insulating layer 410 .

본 실시예의 제3 크랙 스토퍼(100-2)는 게이트(110) 및 게이트 컨택(120)을 더 포함할 수 있다. 제3 크랙 스토퍼(100-2)는 제1 내지 제4 도전층들(130, 150, 170, 190), 제1 내지 제3 비아들(140, 160, 180), 게이트(110) 및 게이트 컨택(120)을 포함할 수 있다. 제3 크랙 스토퍼(100-2)의 제1 내지 제4 도전층들(130, 150, 170, 190)은 그것들 아래의 게이트(110)와 연결될 수 있다.The third crack stopper 100 - 2 of the present embodiment may further include a gate 110 and a gate contact 120 . The third crack stopper 100 - 2 includes the first to fourth conductive layers 130 , 150 , 170 , and 190 , the first to third vias 140 , 160 , 180 , the gate 110 , and the gate contact. (120) may be included. The first to fourth conductive layers 130 , 150 , 170 , and 190 of the third crack stopper 100 - 2 may be connected to the gate 110 under them.

게이트(110)는 제1 도전층(130) 아래에 형성될 수 있다. 게이트(110)는 도전체를 포함할 수 있다. 게이트(110)는 예를 들어, 금속 또는 폴리 실리콘을 포함될 수 있다. 게이트(110)는 제1 층간 절연막(410) 내에 형성될 수 있다. 게이트(110)는 트랜지스터로 동작하지 않는 더미(dummy) 게이트일 수 있다. The gate 110 may be formed under the first conductive layer 130 . The gate 110 may include a conductor. The gate 110 may include, for example, metal or polysilicon. The gate 110 may be formed in the first interlayer insulating layer 410 . The gate 110 may be a dummy gate that does not operate as a transistor.

게이트 컨택(120)은 제1 도전층(130)과 게이트(110)를 서로 연결할 수 있다. 게이트 컨택(120)은 제1 층간 절연막(410)을 관통하여 형성될 수 있다. 게이트 컨택(120)은 제1 도전층(130)과 게이트(110)를 전기적으로도 연결할 수 있지만, 이는 필수적인 부분은 아니다. 예를 들면, 적어도 제3 크랙 스토퍼(100-2)의 제1 부분(100a-2) 및 제2 부분(100b-2) 중 하나의 부분에 게이트 컨택(120)이 형성되거나, 아예 게이트 컨택(120)이 생략될 수도 있다. 또한, 다른 실시예에서는 게이트(110)가 형성되지 않고 게이트 컨택(120)이 반도체 기판(50)과 제1 도전층(130)을 구조적으로 연결할 수도 있다.The gate contact 120 may connect the first conductive layer 130 and the gate 110 to each other. The gate contact 120 may be formed through the first interlayer insulating layer 410 . The gate contact 120 may also electrically connect the first conductive layer 130 and the gate 110 , but this is not essential. For example, the gate contact 120 is formed in at least one of the first part 100a-2 and the second part 100b-2 of the third crack stopper 100-2, or the gate contact ( 120) may be omitted. Also, in another embodiment, the gate 110 may not be formed and the gate contact 120 may structurally connect the semiconductor substrate 50 and the first conductive layer 130 .

본 실시예에서는 제3 크랙 스토퍼(100-2)가 본딩 패드(30)의 아래에서 게이트 레벨까지 크랙의 전파를 방지할 수 있다. 즉, 반도체 칩(1)의 상면에서 더 깊은 부분까지 크랙의 전파를 막을 수 있어 더 안정적이고 신뢰성이 높은 반도체 칩을 제공할 수 있다.In the present embodiment, the third crack stopper 100 - 2 may prevent crack propagation from under the bonding pad 30 to the gate level. That is, it is possible to prevent crack propagation from the upper surface of the semiconductor chip 1 to a deeper portion, thereby providing a more stable and highly reliable semiconductor chip.

도 6 및 도 7을 참조하면, 본 실시예의 반도체 칩은 STI(shallow trench isolation)막(15, 25)을 포함할 수 있다.6 and 7 , the semiconductor chip of the present embodiment may include shallow trench isolation (STI) layers 15 and 25 .

STI막(15, 25)은 반도체 기판(50) 상에서 소자를 분리하기 위한 절연막으로써, STI막(15, 25)에 의해서 활성 영역(52)이 구별되어 정의될 수 있다. 제2 영역(Ⅱ)에서 STI막(25)은 배선 게이트(210)과 이격되어 배선 게이트(210)와 비오버랩될 수 있다. 즉, 배선 게이트(210)는 활성 영역(52) 상에 형성될 수 있다.The STI layers 15 and 25 are insulating layers for isolating devices on the semiconductor substrate 50 , and the active regions 52 may be distinguished by the STI layers 15 and 25 . In the second region (II), the STI layer 25 may be spaced apart from the wiring gate 210 and may not overlap the wiring gate 210 . That is, the wiring gate 210 may be formed on the active region 52 .

이에 반해, 제1 영역(Ⅰ)에서는 STI막(15)이 게이트(110) 아래에서 게이트(110)와 오버랩되게 형성될 수 있다. 이는, STI막(15)에 의해 더미로 활용되는 게이트(110)의 활성을 막기 위함이다. 즉. 공정상의 문제 또는 전류 리키지(leakage)등의 문제로 패드 배선(310)과 전기적으로 연결이 안되어야 하는 게이트(110)에 신호가 인가되는 경우에 반도체 칩의 신뢰성이 떨어질 수 있으므로, 이를 방지하기 위해서 게이트(110)를 STI막(15) 상에 배치시켜 게이트(110)의 활성을 막을 수 있다. 이를 통해 본 실시예의 반도체 칩의 신뢰성을 높일 수 있다.On the other hand, in the first region (I), the STI layer 15 may be formed to overlap the gate 110 under the gate 110 . This is to prevent activation of the gate 110 used as a dummy by the STI layer 15 . In other words. When a signal is applied to the gate 110 that should not be electrically connected to the pad wiring 310 due to a process problem or a problem such as current leakage, the reliability of the semiconductor chip may decrease. For this purpose, the gate 110 may be disposed on the STI layer 15 to prevent the gate 110 from being activated. Through this, the reliability of the semiconductor chip of the present embodiment can be improved.

이하, 도 8 및 도 9를 참조하여, 본 발명의 또 다른 실시예의 반도체 칩을 설명한다. 상술한 실시예와 중복되는 설명은 간략히 하거나 생략한다.Hereinafter, a semiconductor chip according to another embodiment of the present invention will be described with reference to FIGS. 8 and 9 . The description overlapping with the above-described embodiment will be simplified or omitted.

도 8은 본 발명의 또 다른 실시예에 따른 반도체 칩을 설명하기 위한 확대 평면도이고, 도 9는 도 8의 반도체 칩을 설명하기 위해 E-E'로 자른 단면도이다.8 is an enlarged plan view for explaining a semiconductor chip according to another embodiment of the present invention, and FIG. 9 is a cross-sectional view taken along line E-E' to describe the semiconductor chip of FIG. 8 .

도 8 및 도 9를 참조하면, 본 실시예의 반도체 칩은 내부 크랙 스토퍼(500)를 더 포함할 수 있다.8 and 9 , the semiconductor chip according to the present embodiment may further include an internal crack stopper 500 .

내부 크랙 스토퍼(500)는 제2 크랙 스토퍼(100-1)의 내부에서 본딩 패드(30)을 완전히 둘러싸도록 형성될 수 있다. 즉, 본딩 패드(30)는 내부 크랙 스토퍼(500)와 제2 크랙 스토퍼(100-1)의 이중 구조로 크랙의 전파를 방지할 수 있다. 내부 크랙 스토퍼(500)는 제2 영역(II)과 떨어진 제1 부분(500a) 및 제2 영역(II)과 인접한 제2 부분(500b)을 포함할 수 있다. The internal crack stopper 500 may be formed to completely surround the bonding pad 30 inside the second crack stopper 100 - 1 . That is, the bonding pad 30 has a dual structure of the internal crack stopper 500 and the second crack stopper 100 - 1 to prevent crack propagation. The internal crack stopper 500 may include a first portion 500a separated from the second region II and a second portion 500b adjacent to the second region II.

도 8 및 도 9에는 제2 크랙 스토퍼(100-1)를 내부 크랙 스토퍼(500)의 외부에 도시하였지만, 본 실시예의 제2 크랙 스토퍼(100-1)는 상술한 실시예의 제1 크랙 스토퍼(100) 또는 제3 크랙 스토퍼(100-2)로 대체될 수 있다.8 and 9, the second crack stopper 100-1 is shown outside the internal crack stopper 500, but the second crack stopper 100-1 of this embodiment is the first crack stopper ( 100) or the third crack stopper 100-2 may be substituted.

구체적으로, 도 9를 참조하면, 내부 크랙 스토퍼(500)는 제1 내지 제4 내부 도전층들(530, 550, 570, 590) 및 제1 내지 제3 내부 비아들(540, 560, 580)를 더 포함할 수 있다. 제1 내부 도전층(530)은 제2 층간 절연막(420) 내에 형성될 수 있다. 제2 내부 도전층(550)은 제3 층간 절연막(430) 내에 형성될 수 있다. 제3 내부 도전층(570)은 제4 층간 절연막(440) 내에 형성될 수 있다. 제4 내부 도전층(590)은 제5 층간 절연막(450) 내에 형성될 수 있다. 제1 내지 제4 내부 도전층들(530, 550, 570, 590)은 적어도 하나의 도전층의 예시로서 도시된 것이므로, 몇몇의 도전층은 생략될 수 있다.Specifically, referring to FIG. 9 , the internal crack stopper 500 includes first to fourth internal conductive layers 530 , 550 , 570 , and 590 and first to third internal vias 540 , 560 , and 580 . may further include. The first inner conductive layer 530 may be formed in the second interlayer insulating layer 420 . The second inner conductive layer 550 may be formed in the third interlayer insulating layer 430 . The third inner conductive layer 570 may be formed in the fourth interlayer insulating layer 440 . The fourth inner conductive layer 590 may be formed in the fifth interlayer insulating layer 450 . Since the first to fourth inner conductive layers 530 , 550 , 570 , and 590 are illustrated as examples of at least one conductive layer, some conductive layers may be omitted.

제1 내부 비아(540)는 제1 내부 도전층(530)과 제2 내부 도전층(550)을 서로 연결할 수 있다. 제1 내부 비아(540)는 제2 층간 절연막(420)을 관통하여 형성될 수 있다. 제2 내부 비아(560)는 제2 내부 도전층(550)과 제3 내부 도전층(570)을 서로 연결할 수 있다. 제2 내부 비아(560)는 제3 층간 절연막(430)을 관통하여 형성될 수 있다. 제3 내부 비아(580)는 제3 내부 도전층(570)과 제4 내부 도전층(590)을 서로 연결할 수 있다. 제3 내부 비아(580)는 제4 층간 절연막(440)을 관통하여 형성될 수 있다.The first internal via 540 may connect the first internal conductive layer 530 and the second internal conductive layer 550 to each other. The first internal via 540 may be formed through the second interlayer insulating layer 420 . The second internal via 560 may connect the second internal conductive layer 550 and the third internal conductive layer 570 to each other. The second internal via 560 may be formed through the third interlayer insulating layer 430 . The third internal via 580 may connect the third internal conductive layer 570 and the fourth internal conductive layer 590 to each other. The third internal via 580 may be formed through the fourth interlayer insulating layer 440 .

즉, 내부 크랙 스토퍼(500)는 제2 크랙 스토퍼(100-1)의 구조와 동일할 수 있다. 그러나, 이에 제한되는 것은 아니고, 내부 크랙 스토퍼(500)는 제1 크랙 스토퍼(100) 또는 제3 크랙 스토퍼(100-2)와 동일한 구조이거나 그 외의 크랙의 전파를 방지하는 구조일 수 있다.That is, the internal crack stopper 500 may have the same structure as the second crack stopper 100 - 1 . However, the present invention is not limited thereto, and the internal crack stopper 500 may have the same structure as the first crack stopper 100 or the third crack stopper 100 - 2 , or may have a structure that prevents the propagation of other cracks.

본 실시예의 반도체 칩은 크랙 스토퍼가 2중의 루프 형 구조로 구성되어 본딩 패드(30) 아래의 층간 절연막 구조에서 크랙이 진행하는 것을 효율적으로 방지할 수 있다. 도시된 2중의 루프 구조는 단순히 예시적인 것에 불과하고, 3중이나 4중 또는 복수의 중복 루프 구조가 모두 가능하다.In the semiconductor chip of this embodiment, the crack stopper has a double loop-type structure, so that cracks can be effectively prevented from progressing in the interlayer insulating film structure under the bonding pad 30 . The illustrated double loop structure is merely exemplary, and all triple, quadruple, or multiple overlapping loop structures are possible.

이하, 도 10 및 도 11을 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 칩을 설명한다. 상술한 실시예와 중복되는 설명은 간략히 하거나 생략한다.Hereinafter, a semiconductor chip according to another embodiment of the present invention will be described with reference to FIGS. 10 and 11 . The description overlapping with the above-described embodiment will be simplified or omitted.

도 10은 본 발명의 또 다른 실시예에 따른 반도체 칩을 설명하기 위한 확대 평면도이고, 도 11은 도 10의 반도체 칩을 설명하기 위해 F-F'로 자른 단면도이다.10 is an enlarged plan view for explaining a semiconductor chip according to another embodiment of the present invention, and FIG. 11 is a cross-sectional view taken along F-F' to describe the semiconductor chip of FIG. 10 .

도 10 및 도 11을 참조하면, 본 실시예의 반도체 칩은 크랙 방지체(600)를 더 포함한다.10 and 11 , the semiconductor chip according to the present embodiment further includes a crack preventing member 600 .

크랙 방지체(600)는 제2 크랙 스토퍼(100-1)의 내부에서 임의의 위치에 형성될 수 있다. 본 실시예의 제2 크랙 스토퍼(100-1)는 상술한 실시예의 제1 크랙 스토퍼(100) 또는 제3 크랙 스토퍼(100-2)로 대체될 수 있다.The crack preventing body 600 may be formed at any position inside the second crack stopper 100 - 1 . The second crack stopper 100 - 1 of the present embodiment may be replaced with the first crack stopper 100 or the third crack stopper 100 - 2 of the above-described embodiment.

크랙 방지체(600)는 아일랜드(island) 형태로 형성될 수 있다. 즉, 크랙 방지체(600)는 제2 크랙 스토퍼(100-1)와 분리되어 형성될 수 있다. 크랙 방지체(600)는 본딩 패드(30)와 비오버랩될 수도 있거나, 오버랩될 수도 있다. 또는 크랙 방지체(600)는 적어도 일부만 본딩 패드(30)와 오버랩될 수 있다.The crack preventing body 600 may be formed in an island shape. That is, the crack preventing body 600 may be formed separately from the second crack stopper 100 - 1 . The crack preventing member 600 may not overlap the bonding pad 30 or may overlap. Alternatively, at least a portion of the crack preventing member 600 may overlap the bonding pad 30 .

크랙 방지체(600)는 내구력이 약한 층간 절연막들의 내부에 배치된 메탈 구조체를 포함하며 외부의 스트레스에 의해 생기는 크랙을 방지하는 역할을 할 수 있다. 크랙 방지체(600)는 복수일 수 있다. 단, 이에 제한되는 것은 아니다. 크랙 방지체(600)는 패드 배선(310)과 전기적으로 분리되므로 제1 영역(Ⅰ)의 패드 배선(310)보다 낮은 레벨의어느 위치에서나 있을 수 있다.The crack preventive body 600 includes a metal structure disposed inside the interlayer insulating layers having low durability, and may serve to prevent cracks caused by external stress. The crack preventing body 600 may be plural. However, the present invention is not limited thereto. Since the crack preventing member 600 is electrically separated from the pad wiring 310 , it may be located at any position at a level lower than the pad wiring 310 in the first region (I).

구체적으로, 도 11을 참조하면, 크랙 방지체(600)는 제1 내지 제4 방지 도전층(630, 650, 670, 690) 및 제1 내지 제3 방지 비아(680)를 더 포함한다. 제1 방지 도전층(630)은 제2 층간 절연막(420) 내에 형성될 수 있다. 제2 방지 도전층(650)은 제3 층간 절연막(430) 내에 형성될 수 있다. 제3 방지 도전층(670)은 제4 층간 절연막(440) 내에 형성될 수 있다. 제4 방지 도전층(690)은 제5 층간 절연막(450) 내에 형성될 수 있다. 제1 내지 제4 방지 도전층들(630, 650, 670, 690)은 적어도 하나의 도전층의 예시로서 도시된 것이므로, 몇몇의 도전층은 생략될 수 있다.Specifically, referring to FIG. 11 , the crack preventing member 600 further includes first to fourth preventing conductive layers 630 , 650 , 670 , 690 and first to third preventing vias 680 . The first prevention conductive layer 630 may be formed in the second interlayer insulating layer 420 . The second preventive conductive layer 650 may be formed in the third interlayer insulating layer 430 . The third preventive conductive layer 670 may be formed in the fourth interlayer insulating layer 440 . The fourth preventive conductive layer 690 may be formed in the fifth interlayer insulating layer 450 . Since the first to fourth anti-conductive layers 630 , 650 , 670 , and 690 are illustrated as examples of at least one conductive layer, some conductive layers may be omitted.

제1 방지 비아(640)는 제1 방지 도전층(630)과 제2 방지 도전층(650)을 서로 연결할 수 있다. 제1 방지 비아(640)는 제2 층간 절연막(420)을 관통하여 형성될 수 있다. 제2 방지 비아(660)는 제2 방지 도전층(650)과 제3 방지 도전층(670)을 서로 연결할 수 있다. 제2 방지 비아(660)는 제3 층간 절연막(430)을 관통하여 형성될 수 있다. 제3 방지 비아(680)는 제3 방지 도전층(670)과 제4 방지 도전층(690)을 서로 연결할 수 있다. 제3 방지 비아(680)는 제4 층간 절연막(440)을 관통하여 형성될 수 있다.The first prevention via 640 may connect the first prevention conductive layer 630 and the second prevention conductive layer 650 to each other. The first prevention via 640 may be formed through the second interlayer insulating layer 420 . The second prevention via 660 may connect the second prevention conductive layer 650 and the third prevention conductive layer 670 to each other. The second prevention via 660 may be formed through the third interlayer insulating layer 430 . The third stop via 680 may connect the third stop conductive layer 670 and the fourth stop conductive layer 690 to each other. The third prevention via 680 may be formed through the fourth interlayer insulating layer 440 .

즉, 크랙 방지체(600)의 수직 구조는 제2 크랙 스토퍼(100-1)의 수직 구조와 동일할 수 있다. 단, 이에 제한되는 것은 아니고, 크랙 방지체(600)의 수직 구조는 제1 크랙 스토퍼(100) 또는 제3 크랙 스토퍼(100-2)의 수직 구조와 동일한 구조이거나 그 외의 크랙을 방지하는 구조일 수 있다.That is, the vertical structure of the crack preventive body 600 may be the same as that of the second crack stopper 100 - 1 . However, the present invention is not limited thereto, and the vertical structure of the crack prevention body 600 is the same as the vertical structure of the first crack stopper 100 or the third crack stopper 100-2, or a structure that prevents other cracks. can

본 실시예에 따른 반도체 칩은 제1 영역 내에 크랙 발생을 방지함과 동시에 크랙이 발생하여도 이의 전파를 방지할 수 있다. 따라서, 크랙의 생성 및 전파를 동시에 대비하여 반도체 칩의 신뢰성을 대폭 향상시킬 수 있다. 따라서, 향상된 반도체 칩의 내구성에 의해 반도체 칩의 디자인 룰이 완화될 수 있고, 이는 반도체 칩의 성능의 향상도 가져올 수 있다.The semiconductor chip according to the present embodiment can prevent cracks from being generated in the first region and at the same time, when cracks are generated, propagation thereof can be prevented. Accordingly, it is possible to significantly improve the reliability of the semiconductor chip by simultaneously preparing for crack generation and propagation. Accordingly, the design rule of the semiconductor chip may be relaxed due to the improved durability of the semiconductor chip, which may also improve the performance of the semiconductor chip.

이하, 도 12를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 칩을 설명한다. 상술한 실시예와 중복되는 설명은 간략히 하거나 생략한다.Hereinafter, a semiconductor chip according to another embodiment of the present invention will be described with reference to FIG. 12 . The description overlapping with the above-described embodiment will be simplified or omitted.

도 12는 본 발명의 또 다른 실시예에 따른 반도체 칩을 설명하기 위한 확대 평면도이다.12 is an enlarged plan view for explaining a semiconductor chip according to another embodiment of the present invention.

도 12를 참조하면, 본 실시예에 따른 반도체 칩의 제4 크랙 스토퍼(100-3)는 돌출부(102-3)를 포함할 수 있다.Referring to FIG. 12 , the fourth crack stopper 100 - 3 of the semiconductor chip according to the present embodiment may include a protrusion 102 - 3 .

본 실시예의 반도체 칩의 제4 크랙 스토퍼(100-3)는 메인부(101-3)와 돌출부(102-3)를 포함할 수 있다. 메인부(101-3)는 상술한 실시예의 제1 크랙 스토퍼(100), 제2 크랙 스토퍼(100-1) 또는 제3 크랙 스토퍼(100-2)의 구조와 동일할 수 있다. 제4 크랙 스토퍼(100-3)는 본딩 패드(30)보다 낮은 레밸로 배치되며 본딩 패드(30)를 완전히 둘러쌀 수 있다. The fourth crack stopper 100 - 3 of the semiconductor chip according to the present embodiment may include a main portion 101-3 and a protrusion portion 102 - 3 . The main part 101-3 may have the same structure as that of the first crack stopper 100, the second crack stopper 100-1, or the third crack stopper 100-2 of the above-described embodiment. The fourth crack stopper 100 - 3 is disposed at a lower level than the bonding pad 30 and may completely surround the bonding pad 30 .

돌출부(102-3)는 제4 크랙 스토퍼(100-3)에서 연장될 수 있다. 돌출부(102-3)의 수직 구조는 제4 크랙 스토퍼(100-3)와 동일할 수 있다. 따라서, 본 실시예에서 제4 크랙 스토퍼(100-3) 대신에 제1 크랙 스토퍼(100) 또는 제3 크랙 스토퍼(100-2)를 사용한 경우 돌출부(102-3)의 수직 구조도 제1 크랙 스토퍼(100) 또는 제3 크랙 스토퍼(100-2)의 수직 구조가 될 수 있다.The protrusion 102 - 3 may extend from the fourth crack stopper 100 - 3 . The vertical structure of the protrusion 102 - 3 may be the same as that of the fourth crack stopper 100 - 3 . Therefore, in this embodiment, when the first crack stopper 100 or the third crack stopper 100-2 is used instead of the fourth crack stopper 100-3 in the present embodiment, the vertical structure of the protrusion 102-3 is also the first crack The stopper 100 or the third crack stopper 100-2 may have a vertical structure.

돌출부(102-3)는 제4 크랙 스토퍼(100-3)에서 연장되어 본딩 패드(30)와 적어도 일부가 오버랩되게 형성될 수 있다. 단, 이에 제한되는 것은 아니다. 돌출부(102-3)가 본딩 패드(30)와 오버랩되지 않을 수도 있다.The protrusion 102 - 3 may extend from the fourth crack stopper 100 - 3 to at least partially overlap the bonding pad 30 . However, the present invention is not limited thereto. The protrusion 102 - 3 may not overlap the bonding pad 30 .

돌출부(102-3)가 본딩 패드(30)와 오버랩되는 경우 크랙 방지 효과가 극대화될 수 있다.When the protrusion 102 - 3 overlaps the bonding pad 30 , the crack prevention effect may be maximized.

돌출부(102-3)는 제4 크랙 스토퍼(100-3)에서 연장되었으므로, 층간 절연막 내에서 제4 크랙 스토퍼(100-3)는 면적이 늘어나 크랙 생성 방지 효과가 향상되고, 패터닝 등의 공정도 단순화되어 비용 절감의 효과도 가질 수 있다.Since the protrusion 102-3 extends from the fourth crack stopper 100-3, the area of the fourth crack stopper 100-3 in the interlayer insulating film is increased to improve the crack generation prevention effect, and process diagrams such as patterning Simplification can also have the effect of cost reduction.

도 13은 본 발명의 기술이 적용된 반도체 칩을 포함하는 전자 시스템의을 보여주는 블럭도이다.13 is a block diagram illustrating an electronic system including a semiconductor chip to which the technology of the present invention is applied.

도 13을 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명의 실시예들에 따른 반도체 칩을 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다.Referring to FIG. 13 , the electronic system 1300 may include a controller 1310 , an input/output device 1320 , and a storage device 1330 . The controller 1310 , the input/output device 1320 , and the memory device 1330 may be coupled through a bus 1350 . The bus 1350 may be a path through which data moves. For example, the controller 1310 may include at least one of at least one microprocessor, a digital signal processor, a microcontroller, and logic elements capable of performing the same function. The controller 1310 and the memory device 1330 may include semiconductor chips according to embodiments of the present invention. The input/output device 1320 may include at least one selected from a keypad, a keyboard, and a display device. The storage device 1330 is a device for storing data.

이하 도 5 내지 7을 참조하여, 본 발명의 일 실시예에 따른 반도체 칩의 제조 방법에 대해 설명한다.Hereinafter, a method of manufacturing a semiconductor chip according to an exemplary embodiment of the present invention will be described with reference to FIGS. 5 to 7 .

먼저, 도 6 및 7을 참조하면, 반도체 기판(50) 내에 STI막(15, 25)을 형성한다. 반도체 기판은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판일 수 있다.First, referring to FIGS. 6 and 7 , STI layers 15 and 25 are formed in the semiconductor substrate 50 . The semiconductor substrate may be a silicon substrate, a silicon on insulator (SOI) substrate, a gallium arsenide substrate, or a silicon germanium substrate.

STI막(15, 25)은 상기 반도체 기판(50) 내에 형성되어, 활성 영역(52)을 정의할 수 있다. STI막(15, 25)은 소자 분리 특성이 우수하고 점유 면적이 작아 고집적화에 유리하다. STI막(15, 25)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.The STI layers 15 and 25 may be formed in the semiconductor substrate 50 to define an active region 52 . The STI films 15 and 25 have excellent device isolation characteristics and have a small occupied area, which is advantageous for high integration. The STI layers 15 and 25 may include, for example, at least one of silicon oxide, silicon nitride, silicon oxynitride, or a combination thereof.

STI막(15, 25) 복수개가 형성되어 복수의 활성 영역(52)이 형성될 수 있다.A plurality of STI layers 15 and 25 may be formed to form a plurality of active regions 52 .

이어서, 반도체 기판(50) 상에 게이트(110) 및 배선 게이트(210)를 형성할 수 있다.Subsequently, the gate 110 and the wiring gate 210 may be formed on the semiconductor substrate 50 .

이 때, 게이트(110)와 배선 게이트(210)는 동시에 형성될 수 있다. "동시"란 미세한 시간 차이는 포함하는 개념일 수 있다. 게이트(110)는 STI막(15) 상에 완전히 오버랩되어 형성될 수 있고, 배선 게이트(210)는 STI막(25)과 비오버랩되어 형성될 수 있다.In this case, the gate 110 and the wiring gate 210 may be simultaneously formed. "Simultaneous" may be a concept including a minute time difference. The gate 110 may be formed to completely overlap the STI layer 15 , and the wiring gate 210 may be formed to not overlap the STI layer 25 .

도 5를 참조하면, 제1 층간 절연막(410)을 반도체 기판(50), 게이트(110) 및 배선 게이트(210)를 덮도록 형성할 수 있다. 제1 층간 절연막(410)을 관통하여 게이트 컨택(120) 및 배선 하부 컨택(220)을 형성할 수 있다.Referring to FIG. 5 , the first interlayer insulating layer 410 may be formed to cover the semiconductor substrate 50 , the gate 110 , and the wiring gate 210 . The gate contact 120 and the wiring lower contact 220 may be formed through the first interlayer insulating layer 410 .

이어서, 제1 도전층(130) 및 제1 배선 도전층(230)을 제1 층간 절연막(410) 상에 형성할 수 있다. 제1 도전층(130)과 제1 배선 도전층(230)을 각각 제1 영역(Ⅰ)과 제2 영역(Ⅱ)에 서로 분리되게 형성할 수 있다. 이어서, 제2 층간 절연막(420)을 제1 도전층(130)과 제1 배선 도전층(230) 상에 형성할 수 있다. 제1 비아(140) 및 제1 배선 비아(240)를 제2 층간 절연막(420)을 관통하여 형성할 수 있다. 제1 도전층(130) 및 제1 배선 도전층(230)을 동시에 형성할 수 있다. 제1 비아(140) 및 제1 배선 비아(240)도 동시에 형성할 수 있다.Subsequently, the first conductive layer 130 and the first wiring conductive layer 230 may be formed on the first interlayer insulating layer 410 . The first conductive layer 130 and the first wire conductive layer 230 may be formed to be separated from each other in the first region (I) and the second region (II), respectively. Subsequently, a second interlayer insulating layer 420 may be formed on the first conductive layer 130 and the first wiring conductive layer 230 . The first via 140 and the first wiring via 240 may be formed through the second interlayer insulating layer 420 . The first conductive layer 130 and the first wire conductive layer 230 may be simultaneously formed. The first via 140 and the first wiring via 240 may be simultaneously formed.

이어서, 제2 도전층(150) 및 제2 배선 도전층(250)을 제2 층간 절연막(420) 상에 형성할 수 있다. 제2 도전층(150)과 제2 배선 도전층(250)을 각각 제1 영역(Ⅰ)과 제2 영역(Ⅱ)에 서로 분리되게 형성할 수 있다. 이어서, 제3 층간 절연막(430)을 제2 도전층(150)과 제2 배선 도전층(250) 상에 형성할 수 있다. 제2 비아(160) 및 제2 배선 비아(260)를 제3 층간 절연막(430)을 관통하여 형성할 수 있다. 제2 도전층(150) 및 제2 배선 도전층(250)을 동시에 형성할 수 있다. 제2 비아(160) 및 제2 배선 비아(260)도 동시에 형성할 수 있다.Subsequently, a second conductive layer 150 and a second conductive wire layer 250 may be formed on the second interlayer insulating layer 420 . The second conductive layer 150 and the second conductive wiring layer 250 may be formed to be separated from each other in the first region (I) and the second region (II), respectively. Subsequently, a third interlayer insulating layer 430 may be formed on the second conductive layer 150 and the second conductive wire layer 250 . The second via 160 and the second wiring via 260 may be formed through the third interlayer insulating layer 430 . The second conductive layer 150 and the second wire conductive layer 250 may be simultaneously formed. The second via 160 and the second wiring via 260 may be simultaneously formed.

이어서, 제3 도전층(170) 및 제3 배선 도전층(270)을 제3 층간 절연막(430) 상에 형성할 수 있다. 제3 도전층(170)과 제3 배선 도전층(270)을 각각 제1 영역(Ⅰ)과 제2 영역(Ⅱ)에 서로 분리되게 형성할 수 있다. 이어서, 제4 층간 절연막(440)을 제3 도전층(170)과 제3 배선 도전층(270) 상에 형성할 수 있다. 제3 비아(180) 및 제3 배선 비아(280)를 제4 층간 절연막(440)을 관통하여 형성할 수 있다. 제3 도전층(170) 및 제3 배선 도전층(270)을 동시에 형성할 수 있다. 제3 비아(180) 및 제3 배선 비아(280)도 동시에 형성할 수 있다.Subsequently, a third conductive layer 170 and a third conductive wiring layer 270 may be formed on the third interlayer insulating layer 430 . The third conductive layer 170 and the third conductive wiring layer 270 may be formed to be separated from each other in the first region (I) and the second region (II), respectively. Subsequently, a fourth interlayer insulating layer 440 may be formed on the third conductive layer 170 and the third wire conductive layer 270 . The third via 180 and the third wiring via 280 may be formed through the fourth interlayer insulating layer 440 . The third conductive layer 170 and the third wire conductive layer 270 may be simultaneously formed. The third via 180 and the third wiring via 280 may be simultaneously formed.

이어서, 제4 도전층(190) 및 제4 배선 도전층(290)을 제4 층간 절연막(440) 상에 형성할 수 있다. 제4 도전층(190)과 제4 배선 도전층(290)을 각각 제1 영역(Ⅰ)과 제2 영역(Ⅱ)에 형성하고, 서로 분리되게 형성할 수 있다. 이어서, 제5 층간 절연막(450)을 제4 도전층(190)과 제4 배선 도전층(290) 상에 형성할 수 있다. 배선 상부 컨택(295)을 제5 층간 절연막(450)을 관통하여 형성할 수 있다. 제4 도전층(190) 및 제4 배선 도전층(290)을 동시에 형성할 수 있다. Subsequently, a fourth conductive layer 190 and a fourth wire conductive layer 290 may be formed on the fourth interlayer insulating layer 440 . The fourth conductive layer 190 and the fourth conductive wiring layer 290 may be formed in the first region (I) and the second region (II), respectively, and formed to be separated from each other. Subsequently, a fifth interlayer insulating layer 450 may be formed on the fourth conductive layer 190 and the fourth wiring conductive layer 290 . The wiring upper contact 295 may be formed through the fifth interlayer insulating layer 450 . The fourth conductive layer 190 and the fourth wire conductive layer 290 may be simultaneously formed.

이어서, 패드 배선(310)과 본딩 패드(30)를 제5 층간 절연막(450) 상에 형성할 수 있다. 본딩 패드(30)는 제1 영역(I)의 제5 층간 절연막(450) 상에 형성될 수 있다. 패드 배선(310)은 제1 영역(I)에서 제2 영역(II)으로 연장될 수 있다. 패드 배선(310)은 본딩 패드(30)와 전기적으로 접속할 수 있다. 패드 배선(310)은 배선 상부 컨택(295)에 의해 배선(200)에 연결되고 제3 크랙 스토퍼(100-2)에는 연결되지 않는다.Subsequently, the pad wiring 310 and the bonding pad 30 may be formed on the fifth interlayer insulating layer 450 . The bonding pad 30 may be formed on the fifth interlayer insulating layer 450 of the first region (I). The pad wiring 310 may extend from the first region I to the second region II. The pad wiring 310 may be electrically connected to the bonding pad 30 . The pad wiring 310 is connected to the wiring 200 by the wiring upper contact 295 and is not connected to the third crack stopper 100 - 2 .

이어서 패드 배선(310)을 덮고 본딩 패드(30)를 노출하는 개구(32)를 포함하는 보호막(320)을 형성할 수 있다. 상술한 바에서 제1 내지 제4 배선 도전층들(230, 250, 270, 290) 및 제1 내지 제4 도전층들(130, 150, 170, 190)은 예시적인 것에 불과하므로, 몇몇의 도전층은 생략될 수 있다. 또한, 제1 내지 제5 층간 절연막들(410, 420, 430, 440, 450)도 마찬가지로 예시적인 것에 불과하므로, 몇몇의 층간 절연막은 생략될 수 있다.Subsequently, a passivation layer 320 including an opening 32 covering the pad wiring 310 and exposing the bonding pad 30 may be formed. As described above, the first to fourth wire conductive layers 230 , 250 , 270 , and 290 and the first to fourth conductive layers 130 , 150 , 170 , 190 are merely exemplary, and therefore some conductive Layers may be omitted. In addition, since the first to fifth interlayer insulating layers 410 , 420 , 430 , 440 , and 450 are also merely exemplary, some interlayer insulating layers may be omitted.

제1 내지 제5 층간 절연막들(410, 420, 430, 440, 450) 및 보호막(320)은 화학적 기상 증착(Chemical Vapor Deposition; CVD) 공정, PECVD(Plasma Enhanced Chemical Vapor Deposition) 또는 물리적 기상 증착(Physical Vapor Deposition; PVD) 공정을 이용하여 형성될 수 있다. 단, 이에 제한되는 것은 아니다.The first to fifth interlayer insulating layers 410, 420, 430, 440, 450 and the passivation layer 320 are formed by a chemical vapor deposition (CVD) process, plasma enhanced chemical vapor deposition (PECVD) or physical vapor deposition (PECVD). It may be formed using a Physical Vapor Deposition (PVD) process. However, the present invention is not limited thereto.

제1 내지 제4 배선 도전층들(230, 250, 270, 290)과, 제1 내지 제4 도전층(130, 150, 170, 190)은 다마신 공정을 이용하여 형성될 수 있다. 단, 이에 제한되는 것은 아니다.The first to fourth wire conductive layers 230 , 250 , 270 , and 290 and the first to fourth conductive layers 130 , 150 , 170 and 190 may be formed using a damascene process. However, the present invention is not limited thereto.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described above with reference to the accompanying drawings, those of ordinary skill in the art to which the present invention pertains can realize that the present invention can be implemented in other specific forms without changing the technical spirit or essential features. you will be able to understand Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

1: 반도체 칩
2: 패키지 기판
4: 와이어
100: 제1 크랙 스토퍼
200: 배선1: semiconductor chip
2: package substrate
4: wire
100: first crack stopper
200: wiring

Claims (10)

제1 영역과 제2 영역을 포함하는 반도체 기판;
상기 반도체 기판 상에 형성된 복수의 층간 절연막들;
상기 제1 영역의 상기 복수의 층간 절연막들 내에 형성되는 제1 크랙 스토퍼(crack stopper);
상기 제2 영역의 상기 복수의 층간 절연막들 내에 형성되는 배선;
상기 복수의 층간 절연막들 상에 형성되고, 상기 제2 영역에서 상기 배선과 전기적으로 접속되며, 상기 제1 영역으로 연장되는 패드 배선;
상기 제1 영역에서 상기 복수의 층간 절연막들 상에 배치되며 상기 패드 배선과 접속하는 본딩 패드; 및
상기 패드 배선을 덮고, 상기 제1 영역에서 상기 본딩 패드를 노출시키는 보호막을 포함하되,
상기 제1 크랙 스토퍼는 상기 본딩 패드 보다 낮은 레밸에 위치하며, 상기 본딩 패드와 오버랩하지 않고, 상기 본딩 패드를 완전히 둘러싸도록 형성되고, 상기 패드 배선과 연결되지 않는 반도체 칩.a semiconductor substrate including a first region and a second region;
a plurality of interlayer insulating layers formed on the semiconductor substrate;
a first crack stopper formed in the plurality of interlayer insulating layers in the first region;
a wiring formed in the plurality of interlayer insulating films of the second region;
a pad wiring formed on the plurality of interlayer insulating layers, electrically connected to the wiring in the second region, and extending to the first region;
a bonding pad disposed on the plurality of interlayer insulating layers in the first region and connected to the pad wiring; and
a protective layer covering the pad wiring and exposing the bonding pad in the first region;
The first crack stopper is positioned at a level lower than the bonding pad, does not overlap the bonding pad, and completely surrounds the bonding pad, and is not connected to the pad wiring. 제 1항에 있어서,
상기 제1 크랙 스토퍼는 복수의 도전층들을 포함하는 반도체 칩.The method of claim 1,
The first crack stopper may include a plurality of conductive layers. 제 2항에 있어서,
상기 제1 크랙 스토퍼는 상기 도전층들을 서로 연결하는 적어도 하나의 비아를 더 포함하는 반도체 칩.3. The method of claim 2,
The first crack stopper may further include at least one via connecting the conductive layers to each other. 제 1항에 있어서,
상기 제1 크랙 스토퍼는 상기 본딩 패드 보다 낮은 레벨로 배치되며 상기 본딩 패드를 완전히 둘러싸는 복수의 루프형 구조들인 반도체 칩.The method of claim 1,
The first crack stopper is a plurality of loop-type structures disposed at a level lower than that of the bonding pad and completely surrounding the bonding pad. 제 1항에 있어서,
상기 본딩 패드 아래에 배치되며, 적어도 일부는 상기 본딩 패드와 오버랩하는 제2 크랙 스토퍼를 더 포함하는 반도체 칩.The method of claim 1,
and a second crack stopper disposed under the bonding pad and at least partially overlapping the bonding pad. 제1 영역과 제2 영역을 포함하는 반도체 기판
상기 제1 영역의 상기 반도체 기판에 형성된 STI(shallow trench isolation)막;
상기 제 1 영역의 상기 STI막 상에 배치된 게이트;
상기 제1 영역 및 상기 제2 영역의 상기 반도체 기판 상에 적층된 복수의 층간 절연막들;
상기 제1 영역과 상기 제2 영역의 상기 복수의 층간 절연막들 상에 배치되는 패드 배선, 및 상기 제1 영역의 복수의 층간 절연막들 상에 형성되며, 상기 패드 배선과 접속하는 본딩 패드;
상기 제1 영역의 상기 복수의 층간 절연막 내에 배치되는 복수로 적층된 도전층들과 상기 게이트를 포함하는 크랙 스토퍼; 및
상시 제2 영역의 복수의 층간 절연막들 내에 배치되며, 상기 패드 배선과 연결되는 복수의 배선 도전층들을 포함하는 배선을 포함하되,
상기 크랙 스토퍼는 상기 본딩 패드와 오버랩하지 않고, 상기 본딩 패드를 완전히 둘러싸는 루프 형상인 반도체 칩.A semiconductor substrate including a first region and a second region
a shallow trench isolation (STI) film formed on the semiconductor substrate in the first region;
a gate disposed on the STI layer in the first region;
a plurality of interlayer insulating layers stacked on the semiconductor substrate in the first region and the second region;
a pad wiring disposed on the plurality of interlayer insulating layers of the first region and the second region, and a bonding pad formed on the plurality of interlayer insulating layers of the first region and connected to the pad wiring;
a crack stopper including a plurality of stacked conductive layers disposed in the plurality of interlayer insulating layers in the first region and the gate; and
A wiring including a plurality of wiring conductive layers disposed in the plurality of interlayer insulating films of the second region and connected to the pad wiring at all times,
The crack stopper does not overlap the bonding pad and has a loop shape that completely surrounds the bonding pad. 제 6항에 있어서,
상기 크랙 스토퍼는 상기 도전층들을 연결하는 적어도 하나의 비아들을 더 포함하는 반도체 칩.7. The method of claim 6,
The crack stopper further includes at least one via connecting the conductive layers. 제 7항에 있어서,
상기 크랙 스토퍼의 상기 도전층들은 제1 구조체 및 제2 구조체를 포함하는 반도체 칩.8. The method of claim 7,
The conductive layers of the crack stopper include a first structure and a second structure. 제 8항에 있어서,
상기 제1 구조체는 상기 본딩 패드와 오버랩하지 않고 상기 본딩 패드를 완전히 둘러싸고, 상기 제2 구조체의 적어도 일부는 오버랩된 반도체 칩.

9. The method of claim 8,
The first structure does not overlap the bonding pad and completely surrounds the bonding pad, and at least a portion of the second structure overlaps the semiconductor chip.

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