KR102317835B1 - Thin Film Transistor Array Substrate and Organic Light Emitting Diode Display Device Having The Same - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 205
- 239000000758 substrate Substances 0.000 title claims abstract description 87
- 239000004065 semiconductor Substances 0.000 claims abstract description 132
- 239000010410 layer Substances 0.000 claims description 301
- 239000003990 capacitor Substances 0.000 claims description 112
- 238000000034 method Methods 0.000 claims description 39
- 239000011229 interlayer Substances 0.000 claims description 25
- 239000010408 film Substances 0.000 claims description 14
- 230000003071 parasitic effect Effects 0.000 description 27
- 239000000463 material Substances 0.000 description 18
- 230000000694 effects Effects 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 7
- 239000007772 electrode material Substances 0.000 description 6
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 210000004185 liver Anatomy 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
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Abstract
본 발명은 박막 트랜지스터 어레이 기판 및 이를 구비하는 유기전계발광 표시장치를 개시한다. 개시된 본 발명의 박막 트랜지스터 어레이 기판 및 이를 구비하는 유기전계발광 표시장치는 제 1 전극, 유기발광층 및 제 2 전극을 포함하는 유기전계발광 소자를 포함하고, 상기 유기전계발광 소자의 제 1 전극과 연결되고, 제 1 반도체층 및 상기 제 1 반도체층 상부에 배치되는 제 1 게이트 전극을 포함하는 제 1 박막 트랜지스터를 포함한다. 그리고, 상기 제 1 박막 트랜지스터와 전기적으로 연결되고, 제 2 반도체층 및 상기 제 2 반도체층 하부에 배치되는 제 2 게이트 전극을 포함하는 제 2 박막 트랜지스터를 포함한다.
이를 통해, 고속 구동이 가능한 박막 트랜지스터 및 유기전계발광 표시장치를 제공할 수 있다.The present invention discloses a thin film transistor array substrate and an organic light emitting display device including the same. The disclosed thin film transistor array substrate and an organic light emitting display device having the same include an organic light emitting device including a first electrode, an organic light emitting layer, and a second electrode, and is connected to the first electrode of the organic light emitting device and a first thin film transistor including a first semiconductor layer and a first gate electrode disposed on the first semiconductor layer. and a second thin film transistor electrically connected to the first thin film transistor and including a second semiconductor layer and a second gate electrode disposed under the second semiconductor layer.
Through this, it is possible to provide a thin film transistor and an organic light emitting display device capable of high-speed driving.
Description
본 발명은 박막 트랜지스터 어레이 기판 및 이를 구비하는 유기전계발광 표시장치에 관한 것으로, 보다 구체적으로는 고속 구동이 가능한 박막 트랜지스터 어레이 기판 및 이를 구비하는 유기전계발광 표시장치에 관한 것이다.
The present invention relates to a thin film transistor array substrate and an organic light emitting display device having the same, and more particularly, to a thin film transistor array substrate capable of high-speed driving, and an organic light emitting display device having the same.
현대 사회에서는 정보 표시를 위한 표시 장치의 중요성이 대두되고 있다. 이에 최근 다양한 형태의 표시 장치들이 개발되어 다방면에서 광범위하게 이용되고 있다. 특히, 표시 장치 중에서 초박형이 가능하며 색재현 능력이 뛰어난 평판 표시 장치로 유기전계발광 표시장치(Organic Light Emitting Display: OLED)가 주목받고 있다.In modern society, the importance of a display device for displaying information is emerging. Accordingly, various types of display devices have recently been developed and are being widely used in various fields. In particular, an organic light emitting display (OLED) is attracting attention as a flat panel display that is ultra-thin and has excellent color reproducibility among display devices.
일반적으로 유기전계발광 표시장치는 유기 물질을 전기적으로 여기 발광시켜 화상을 표시하는 표시 장치로서, 정공 주입 전극(애노드)와, 전자 주입 전극(캐소드) 및 이들 사이에 형성된 유기 발광층을 포함한다. 그리고, 유기전계발광 표시장치는 유기 발광층의 구동을 위한 구동 박막 트랜지스터와, 구동 박막 트랜지스터를 제어하기 위한 스위칭 박막 트랜지스터를 포함한다. 이 때, 구동 박막 트랜지스터와 스위칭박막 트랜지스터는 모두 탑 게이트 구조로 이루어질 수 있다.In general, an organic light emitting display device displays an image by electrically excitation of an organic material to emit light, and includes a hole injection electrode (anode), an electron injection electrode (cathode), and an organic light emitting layer formed therebetween. The organic light emitting display device includes a driving thin film transistor for driving the organic light emitting layer and a switching thin film transistor for controlling the driving thin film transistor. In this case, both the driving thin film transistor and the switching thin film transistor may have a top gate structure.
이러한 유기전계발광 표시장치는 RC delay로 인해 왜곡된 신호가 전달될 수 있다. 또한, RC delay로 인해 유기전계발광 표시장치의 고속 구동이 어려운 문제가 있다. In such an organic light emitting display device, a distorted signal may be transmitted due to RC delay. In addition, there is a problem in that it is difficult to drive the organic light emitting display device at high speed due to the RC delay.
RC delay를 저감하기 위해서는 배선의 선폭 및 두께를 증가시키거나, 금속층과 중첩되어 배치되는 다른 금속층 사이에 형성되는 기생 캐패시턴스(Cgs)를 줄이는 방법이 있다. 그러나, 상기 배선의 선폭을 증가시킬 경우, 개구율이 저하될 수 있다. 또한, 배선의 두께를 증가 시킬 경우, 평탄도(step coverage) 유지를 위해 절연막의 두께가 증가하므로 충전 특성이 저하될 수 있다. 따라서 기생 캐패시턴스를 줄일 수 있는 방안이 필요하다. In order to reduce the RC delay, there is a method of increasing the line width and thickness of the wiring or reducing the parasitic capacitance (Cgs) formed between the metal layer and another metal layer overlapped with the metal layer. However, when the line width of the wiring is increased, the aperture ratio may be reduced. In addition, when the thickness of the wiring is increased, since the thickness of the insulating film is increased to maintain step coverage, charging characteristics may be deteriorated. Therefore, there is a need for a method to reduce the parasitic capacitance.
여기서, 상기 기생 캐패시턴스를 줄일 수 있는 방법으로는 배선과 중첩되어 배치되는 다른 배선 사이의 기생 캐패시턴스를 줄이고 스위칭 박막 트랜지스터의 반도체층과 게이트 전극 사이의 기생 캐패시턴스를 줄이는 방법이 있다. 이 때, 상기 반도체층의 소스영역 및 드레인영역은 도핑으로 인해 도체화됨으로써, 상기 게이트 전극과 기생 캐패시턴스를 발생시킬 수 있다.Here, as a method of reducing the parasitic capacitance, there is a method of reducing the parasitic capacitance between the wiring and another wiring overlapping and reducing the parasitic capacitance between the semiconductor layer of the switching thin film transistor and the gate electrode. In this case, the source region and the drain region of the semiconductor layer may be conductive due to doping, thereby generating a parasitic capacitance with the gate electrode.
상기 기생 캐패시턴스의 크기는 배선과 배선 사이의 거리와 반비례하므로, 배선과 배선 사이의 기생 캐패시턴스를 줄이기 위해서는 상기 배선과 배선 사이에 배치되는 절연층의 두께를 증가시켜야 한다. 또한, 스위칭 박막 트랜지스터의 반도체층과 게이트 전극 사이에 절연층의 두께를 증가시켜야 한다. 다만, 배선과 배선 사이에 배치되는 절연막 두께가 증가하게 되면, 스토리지 캐패시턴스가 줄어들어 충전특성이 저하되고, 박막 트랜지스터 반도체층과 게이트 전극 사이의 절연층 두께가 증가하게 되면 구동 전류값이 낮아져 유기전계발광 표시장치의 휘도가 떨어지는 문제가 있다.
Since the magnitude of the parasitic capacitance is inversely proportional to the distance between the wire and the wire, in order to reduce the parasitic capacitance between the wire and the wire, it is necessary to increase the thickness of the insulating layer disposed between the wire and the wire. In addition, it is necessary to increase the thickness of the insulating layer between the semiconductor layer and the gate electrode of the switching thin film transistor. However, when the thickness of the insulating film disposed between the wiring increases, the storage capacitance decreases and the charging characteristic decreases. There is a problem in that the luminance of the display device decreases.
본 발명은 탑 게이트 구조의 제 1 박막 트랜지스터와 바텀 게이트 구조의 제 2 박막 트랜지스터를 구비함으로써, 고속 구동을 가능하게 하는 박막 트랜지스터 어레이 기판 및 이를 구비하는 유기전계발광 표시장치를 제공하는 데 그 목적이 있다.
An object of the present invention is to provide a thin film transistor array substrate capable of high-speed driving by including a first thin film transistor having a top gate structure and a second thin film transistor having a bottom gate structure, and an organic light emitting display device including the same. have.
상기와 같은 종래 기술의 과제를 해결하기 위한 본 발명의 박막 트랜지스터 어레이 기판 및 이를 구비하는 유기전계발광 표시장치는, 제 1 전극, 유기발광층 및 제 2 전극을 포함하는 유기전계발광 소자를 포함하고, 상기 유기전계발광 소자의 제 1 전극과 연결되고, 제 1 반도체층 및 상기 제 1 반도체층 상부에 배치되는 제 1 게이트 전극을 포함하는 제 1 박막 트랜지스터를 포함한다. 그리고, 상기 제 1 박막 트랜지스터와 전기적으로 연결되고, 제 2 반도체층 및 상기 제 2 반도체층 하부에 배치되는 제 2 게이트 전극을 포함하는 제 2 박막 트랜지스터를 포함함으로써, 고속 구동이 가능한 박막 트랜지스터 및 유기전계발광 표시장치를 제공할 수 있다.
The thin film transistor array substrate of the present invention for solving the problems of the prior art and an organic light emitting display device having the same include an organic light emitting device including a first electrode, an organic light emitting layer and a second electrode, and a first thin film transistor connected to the first electrode of the organic light emitting diode and including a first semiconductor layer and a first gate electrode disposed on the first semiconductor layer. And, by including a second thin film transistor electrically connected to the first thin film transistor and including a second semiconductor layer and a second gate electrode disposed under the second semiconductor layer, a thin film transistor capable of high-speed driving and an organic An electroluminescent display device can be provided.
본 발명에 따른 박막 트랜지스터 어레이 기판 및 이를 구비하는 유기전계발광 표시장치는, 탑 게이트 구조의 제 1 박막 트랜지스터와 바텀 게이트 구조의 제 2 박막 트랜지스터를 구비함으로써, 고속 구동을 가능하게 하는 효과가 있다.
The thin film transistor array substrate and the organic light emitting display device including the same according to the present invention have the first thin film transistor having a top gate structure and the second thin film transistor having a bottom gate structure, thereby enabling high-speed driving.
도 1 은 본 발명의 제 1 실시예에 따른 유기전계발광 표시장치의 박막 트랜지스터 어레이 기판을 도시한 단면도이다.
도 2a 내지 도 2e는 제 1 실시예에 따른 유기전계발광 표시장치의 박막 트랜지스터 어레이 기판의 제조방법을 도시한 도면이다.
도 3은 본 발명의 제 2 실시예에 따른 유기전계발광 표시장치의 박막 트랜지스터 어레이 기판을 도시한 단면도이다.
도 4a 내지 도 4e는 제 2 실시예에 따른 유기전계발광 표시장치의 박막 트랜지스터 어레이 기판의 제조방법을 도시한 도면이다.
도 5는 본 발명의 제 3 실시예에 따른 유기전계발광 표시장치의 박막 트랜지스터 어레이 기판을 도시한 단면도이다.1 is a cross-sectional view illustrating a thin film transistor array substrate of an organic light emitting display device according to a first embodiment of the present invention.
2A to 2E are diagrams illustrating a method of manufacturing a thin film transistor array substrate of an organic light emitting display device according to the first embodiment.
3 is a cross-sectional view illustrating a thin film transistor array substrate of an organic light emitting display device according to a second exemplary embodiment of the present invention.
4A to 4E are diagrams illustrating a method of manufacturing a thin film transistor array substrate of an organic light emitting display device according to a second exemplary embodiment.
5 is a cross-sectional view illustrating a thin film transistor array substrate of an organic light emitting display device according to a third exemplary embodiment of the present invention.
이하, 본 발명의 실시예들은 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The embodiments introduced below are provided as examples so that the spirit of the present invention can be sufficiently conveyed to those skilled in the art. Accordingly, the present invention is not limited to the embodiments described below and may be embodied in other forms. And in the drawings, the size and thickness of the device may be exaggerated for convenience. Like reference numerals refer to like elements throughout.
도 1 은 본 발명의 제 1 실시예에 따른 유기전계발광 표시장치의 박막 트랜지스터 어레이 기판을 도시한 단면도이다. 도 1을 참조하면, 본 발명에 따른 유기전계발광 표시장치의 박막 트랜지스터 어레이 기판은 표시영역과 비표시영역으로 이루어진다. 상기 표시영역은 배선영역(L), 스위칭 박막 트랜지스터 영역(Ts), 캐패시터 영역(Cst) 및 구동 박막 트랜지스터 영역(Td)을 포함한다. 1 is a cross-sectional view illustrating a thin film transistor array substrate of an organic light emitting display device according to a first embodiment of the present invention. Referring to FIG. 1 , the thin film transistor array substrate of the organic light emitting display device according to the present invention includes a display area and a non-display area. The display region includes a wiring region L, a switching thin film transistor region Ts, a capacitor region Cst, and a driving thin film transistor region Td.
상기 배선영역(L)은 게이트 배선(101)과 데이터 배선(119)이 교차하는 영역이다. 또한, 상기 스위칭 박막 트랜지스터 영역(Ts) 상에는 제 2 박막 트랜지스터(Tr2)가 배치된다. 상기 캐패시터 영역(Cst) 상에는 캐패시터가 배치되며, 구동 박막 트랜지스터 영역(Td) 상에는 제 1 박막 트랜지스터(Tr1)가 배치된다.The wiring region L is a region where the gate wiring 101 and the
이 때, 상기 제 1 박막 트랜지스터(Tr1)는 유기전계발광 소자의 제 1 전극(125)과 연결되고, 상기 유기전계발광 소자를 구동하는 구동 박막 트랜지스터일 수 있다. 또한, 상기 제 2 박막 트랜지스터(Tr2)는 상기 제 1 박막 트랜지스터(Tr1)와 전기적으로 연결되는 스위칭 박막 트랜지스터일 수 있다.In this case, the first thin film transistor Tr1 may be a driving thin film transistor connected to the
자세하게는, 상기 기판(100) 상의 배선영역(L) 상에 제 1 게이트 배선(101)이 배치되고, 상기 스위칭 박막 트랜지스터 영역(Ts) 상에 제 2 게이트 전극(102)이 배치된다. 여기서, 상기 제 2 게이트 (102) 전극은 제 2 박막 트랜지스터(Tr2)의 게이트 전극(102)일 수 있다.In detail, the
또한, 상기 기판(100)의 캐패시터 영역(Cst) 상에 제 1 캐패시터 전극(103)이 배치되고, 상기 구동 박막 트랜지스터 영역(Td) 상에 제 2 게이트 배선(104)이 배치된다.In addition, a
이 때, 상기 제 1 캐패시터 전극(103) 및 제 2 게이트 배선(104)은 광 차단층 역할을 할 수 있다. 상기 제 1 게이트 배선(101), 제 2 게이트 전극(102), 제 1 캐패시터 전극(103) 및 제 2 게이트 배선(104)을 포함하는 기판(100) 상에 버퍼층(105)이 배치된다. In this case, the
상기 구동 박막 트랜지스터 영역(Td) 상에 배치된 버퍼층(105) 상에 제 1 반도체층(113)이 배치된다. 그리고, 상기 스위칭 박막 트랜지스터 영역(Ts) 상에 배치된 버퍼층(105) 상에 제 2 반도체층(109)이 배치된다. A
이 때, 상기 제 1 반도체층(113) 및 제 2 반도체층(109)은 각각 소스영역(110,106), 채널영역(111,107) 및 드레인영역(112,108)으로 구분될 수 있다. 다만 이에 한정되지 않고, 상기 제 2 반도체층(109)은 소스영역(108)과 드레인영역(106)으로 구성될 수 있다. 이 후, 상기 제 2 반도체층(109)은 소스영역(106)과 드레인전극(108)으로 구성되는 실시예로 설명한다.In this case, the
상기 제 1 반도체층(113) 및 제 2 반도체층(109)의 소스영역(110,106) 및 드레인영역(112,108)은 도핑으로 인해 높은 전기전도도를 가질 수 있다. 즉, 상기 제 1 반도체층(113) 및 제 2 반도체층(109)의 소스영역(110,106) 및 드레인영역(112,108)은 도핑으로 인해 도체화 될 수 있다. The
또한, 상기 제 1 반도체층(113) 및 제 2 반도체층(109)은 동일층에 배치될 수 있다. 여기서, 상기 제 1 반도체층(113) 및 제 2 반도체층(109)의 두께는 250 Å 미만으로 형성될 수 있다. 이 때, 상기 제 1 반도체층(113) 및 제 2 반도체층(109)의 두께가 250 Å 이상일 경우, 상기 제 1 박막 트랜지스터(Tr1) 및 제 2 박막 트랜지스터(Tr2)의 구동별 소자 특성이 다름으로 인해 상기 제 1 박막 트랜지스터(Tr1) 및 제 2 박막 트랜지스터(Tr2)가 항상 on인 상태일 수 있다.Also, the
상기 제 1 반도체층(113) 및 제 2 반도체층(109) 상에는 게이트 절연막(114)이 배치된다. 여기서, 상기 스위칭 박막 트랜지스터 영역(Ts) 상에 배치되는 게이트 절연막(114)은 상기 캐패시터 영역(Cst)까지 연장되어 배치될 수 있다. 상기 스위칭 박막 트랜지스터 영역(Ts) 상에 배치되는 게이트 절연막(114) 상에 상기 제 2 박막 트랜지스터(Tr2)의 드레인전극(115)이 배치된다. A
그리고, 상기 캐패시터 영역(Cst)에서 상기 게이트 절연막(114) 상에 제 2 캐패시터 전극(115a)이 배치될 수 있다. 이 때, 상기 제 2 캐패시터 전극(115a)은 상기 제 2 박막 트랜지스터(Tr2)의 드레인전극(115)이 상기 캐패시터 영역(Cst)까지 연장되어 배치된다.In addition, a
또한, 상기 캐패시터 영역(Cst)에서 상기 제 2 캐패시터 전극(115a)과 이격되어 배치되고, 상기 제 1 캐패시터 전극(103)과 연결되는 연결부(116)가 배치된다. 상기 연결부(116) 하부에는 게이트 절연막(114)이 배치될 수 있다.In addition, in the capacitor region Cst, a
그리고, 상기 구동 박막 트랜지스터 영역(Td) 상에 배치되는 게이트 절연막(114) 상에는 제 1 박막 트랜지스터(Tr1)의 제 1 게이트 전극(117)이 배치될 수 있다. 상기 제 2 박막 트랜지스터(Tr2)의 드레인전극(115), 제 2 캐패시터 전극(115) 및 제 1 박막 트랜지스터(Tr1)의 제 1 게이트 전극(117)을 포함하는 기판(100) 상에 층간절연막(118)이 배치될 수 있다. In addition, a
상기 층간절연막(118) 상에 형성된 컨택홀을 통해, 상기 제 1 반도체층(113) 및 제 2 반도체층(109) 각각에 연결되는 제 1 및 제 2 소스전극(122,120)과 상기 제 1 반도체층(113)에 연결되는 제 1 드레인전극(123)이 배치된다. 이를 통해, 상기 제 1 소스전극(122) 및 제 1 드레인전극(123)은 상기 제 1 반도체층(113)과 전기적으로 연결되고, 상기 제 2 소스전극(120)은 상기 제 2 반도체층(109)과 전기적으로 연결될 수 있다.The first and
그리고, 상기 제 1 및 제 2 소스전극(112,120) 및 제 1 드레인전극(123)과 동일층에서 배치되고, 상기 캐패시터 영역(Cst) 상에 제 3 캐패시터 전극(121)이 배치된다. 즉, 제 1 캐패시터 전극(103), 제 2 캐패시터 전극(115a) 및 제 3 캐패시터 전극(121)을 통해, 유기전계발광 표시장치의 충전용량을 확보 할 수 있다.In addition, the first and
또한, 상기 제 1 및 제 2 소스전극(112,120) 및 제 1 드레인전극(123)과 동일층에서 배치되고, 상기 배선영역(L) 상에 데이터 배선(119)이 배치된다. In addition, the first and
이와 같이, 상기 제 1 박막 트랜지스터(Tr1)는 탑 게이트 구조로 구성될 수 있다. 또한, 상기 제 2 박막 트랜지스터(Tr2)는 바텀 게이트 구조로 구성될 수 있다. 특히, 제 1 반도체층(113) 및 제 2 반도체층(109)의 두께가 250 Å이하로 이루어짐으로써, 탑 게이트 구조의 제 1 박막 트랜지스터(Tr1)와 바텀 게이트 구조의 제 2 박막 트랜지스터(Tr2)를 동시에 구동할 수 있다.As such, the first thin film transistor Tr1 may have a top gate structure. Also, the second thin film transistor Tr2 may have a bottom gate structure. In particular, since the thickness of the
그리고, 상기 제 1 및 제 2 소스전극(112,120), 제 1 드레인전극(123), 제 3 캐패시터 전극(121) 및 데이터 배선(119)을 포함하는 기판(100) 상에 평탄화막(124)이 배치된다. 여기서, 상기 평탄화막(124)의 두께는 상기 버퍼층(105)의 두께와 동일하게 이루어질 수 있다.A
RC delay를 저감하기 위해서는 배선의 선폭 및 두께를 증가시키거나, 금속층과 중첩되어 배치되는 다른 금속층 사이에 형성되는 기생 캐패시턴스(Cgs)를 줄이는 방법이 있다. 그러나, 상기 배선의 선폭을 증가시킬 경우, 개구율이 저하될 수 있다. 또한, 배선의 두께를 증가 시킬 경우, 이와 동시에 절연막의 두께가 증가하므로 충전 특성이 저하될 수 있다. 따라서, 기생 캐패시턴스를 줄일 수 있는 방안이 필요하다. In order to reduce the RC delay, there is a method of increasing the line width and thickness of the wiring or reducing the parasitic capacitance (Cgs) formed between the metal layer and another metal layer overlapped with the metal layer. However, when the line width of the wiring is increased, the aperture ratio may be reduced. In addition, when the thickness of the wiring is increased, since the thickness of the insulating film is increased at the same time, charging characteristics may be deteriorated. Therefore, there is a need for a method for reducing the parasitic capacitance.
여기서, 상기 기생 캐패시턴스를 줄일 수 있는 방법으로는 배선과 중첩되어 배치되는 다른 배선 사이의 기생 캐패시턴스를 줄이고 스위칭 박막 트랜지스터의 반도체층과 게이트 전극 사이의 기생 캐패시턴스를 줄이는 방법이 있다. 이 때, 상기 반도체층의 소스영역 및 드레인영역은 도핑으로 인해 도체화됨으로써, 상기 게이트 전극과 기생 캐패시턴스를 발생시킬 수 있다.Here, as a method of reducing the parasitic capacitance, there is a method of reducing the parasitic capacitance between the wiring and another wiring overlapping and reducing the parasitic capacitance between the semiconductor layer of the switching thin film transistor and the gate electrode. In this case, the source region and the drain region of the semiconductor layer may be conductive due to doping, thereby generating a parasitic capacitance with the gate electrode.
배선과 배선 사이의 기생 캐패시턴스를 줄이기 위해서는 상기 배선과 배선 사이에 배치되는 절연층의 두께를 증가시켜야 한다. 또한, 스위칭 박막 트랜지스터의 반도체층과 게이트 전극 사이에 절연층의 두께를 증가시켜야 한다. 다만, 절연층의 두께가 증가하게 되면 스토리지 캐패시턴스가 줄어들어 충전특성이 저하되고, 구동 전류값이 낮아지게 되어, 이는 유기전계발광 표시장치의 휘도를 떨어뜨리게 하는 원인이 된다. 여기서, 스토리지 캐패시턴스와 구동 전류값을 유지하기 위해서는 캐패시터 전극들 사이에 배치되는 절연층과 구동 박막트랜지스터의 반도체층과 게이트 전극사이에 배치되는 절연막 두께를 유지해야 한다.In order to reduce the parasitic capacitance between the wiring and the wiring, the thickness of the insulating layer disposed between the wiring and the wiring should be increased. In addition, it is necessary to increase the thickness of the insulating layer between the semiconductor layer and the gate electrode of the switching thin film transistor. However, when the thickness of the insulating layer is increased, the storage capacitance is reduced, the charging characteristic is deteriorated, and the driving current value is lowered, which causes the luminance of the organic light emitting display device to drop. Here, in order to maintain the storage capacitance and the driving current value, it is necessary to maintain the thickness of the insulating layer disposed between the capacitor electrodes and the insulating layer disposed between the semiconductor layer of the driving TFT and the gate electrode.
본 발명에 따른 유기전계발광 표시장치는 상기 배선영역(L)에 배치되는 게이트 배선(101)과 데이터 배선(119) 사이에 절연층인 버퍼층(105)과 층간절연막(118)이 배치됨으로써, 배선간의 기생 캐패시턴스를 줄일 수 있다. 자세하게는, 상기 버퍼층(105)이 상기 게이트 배선(101)과 데이터 배선(119) 사이에 더 배치됨으로써, 배선간의 기생 캐패시턴스를 줄일 수 있는 효과가 있다.In the organic light emitting display device according to the present invention, an insulating
또한, 스위칭 박막 트랜지스터인 제 2 박막 트랜지스터(Tr2)의 반도체층(109)과 제 2 게이트 전극(102) 사이에 버퍼층(105)이 배치됨으로써, 스위칭 박막 트랜지스터의 기생 캐패시턴스를 줄일 수 있다. 자세하게는, 상기 반도체층(109)과 제 2 게이트 전극(102) 사이에 게이트 절연막 보다 두껍게 형성되는 버퍼층(105)이 배치됨으로써, 상기 반도체층(109)과 제 2 게이트 전극(102) 사이에 형성되는 기생 캐패시턴스를 줄일 수 있는 효과가 있다.In addition, by disposing the
그리고, 상기 평탄화막(124)과 버퍼층(105)의 두께가 동일하게 형성됨으로써, 제 1 캐패시터 전극(103)과 제 2 캐패시터 전극(115a) 사이의 절연층 두께가 유지될 수 있다. 즉, 상기 제 1 캐패시터 전극(103), 제 2 캐패스터 전극(115a) 및 제 3 캐패시터 전극(121)이 절연층인 상기 버퍼층(105)과 층간절연막(118)을 통해 이격되어 형성됨으로써, 박막 트랜지스터 어레이 기판에 발생하는 기생 캐패시턴스를 줄임과 동시에 충전용량이 줄어들지 않을 수 있다.Also, since the
상기 평탄화막(124) 상에는 컨택홀을 통해 상기 제 1 박막 트랜지스터(Tr1)의 드레인 전극(123)과 연결되는 유기전계발광 소자의 제 1 전극(125)이 배치된다. 또한, 상기 평탄화막(124) 상에는 상기 제 1 전극의 상면의 일부를 노출하는 뱅크 패턴(126)이 배치된다. 그리고, 노출된 상기 제 1 전극의 상면의 일부에 유기발광층(127)이 배치된다.A
상기 유기발광층(127)은 발광 효율을 높이기 위해 정공주입층(hole injection layer), 정공수송층(hole transporting layer), 발광층 (emitting material layer), 전자수송층(electron transporting layer) 및 전자주입층(electron injection layer)의 다중층으로 구성할 수 있다. 상기 유기발광층(127)을 포함하는 기판 상에는 유기전계발광 소자의 제 2 전극(128)이 배치될 수 있다.The organic
여기서, 유기전계발광 표시장치는 상기 유기전계발광 소자를 포함하는 박막 트랜지스터 어레이 기판과 대향하여 배치되는 컬러필터 어레이 기판을 포함한다. Here, the organic light emitting display device includes a color filter array substrate disposed to face the thin film transistor array substrate including the organic light emitting device.
본 발명에 따른 유기전계발광 표시장치는 탑 게이트 구조의 제 1 박막 트랜지스터(Tr1) 및 바텀 게이트 구조의 제 2 박막 트랜지스터(Tr2)를 형성함으로써, 배선영역(L)과 스위칭 박막 트랜지스터 영역(Ts)에서 형성되는 기생 캐패시턴스를 저감하는 동시에, 캐패시터 용량을 유지할 수 있는 효과가 있다. 또한, 제 1 반도체층(113) 및 제 2 반도체층(109)의 두께가 얇게 형성됨으로써, 탑 게이트 구조의 제 1 박막 트랜지스터(Tr1)와 바텀 게이트 구조의 제 2 박막 트랜지스터(Tr2)의 구동별 소자 특성이 유사한 효과가 있다.
In the organic light emitting display device according to the present invention, a wiring region L and a switching thin film transistor region Ts are formed by forming a first thin film transistor Tr1 having a top gate structure and a second thin film transistor Tr2 having a bottom gate structure. At the same time, there is an effect of reducing the parasitic capacitance formed in , and maintaining the capacitance of the capacitor. In addition, since the
이어서, 도 2a 내지 도 2e를 참조하여, 본 발명의 제 1 실시예에 따른 유기전계발광 표시장치의 박막 트랜지스터 어레이 기판의 제조방법을 설명한다. 도 2a 내지 도 2e는 제 1 실시예에 따른 유기전계발광 표시장치의 박막 트랜지스터 어레이 기판의 제조방법을 도시한 도면이다. Next, a method of manufacturing the thin film transistor array substrate of the organic light emitting display device according to the first embodiment of the present invention will be described with reference to FIGS. 2A to 2E . 2A to 2E are diagrams illustrating a method of manufacturing a thin film transistor array substrate of an organic light emitting display device according to the first embodiment.
도 2a를 참조하면, 기판(100) 상에 제 1 게이트 전극 물질을 도포한다. 이 후, 포토리소그래피 공정을 통해 상기 제 1 게이트 전극 물질을 식각하여, 제 1 게이트 배선(101), 제 2 게이트 전극(102), 제 1 캐패시터 전극(103) 및 제 2 게이트 배선(104)을 형성한다. Referring to FIG. 2A , a first gate electrode material is coated on a
즉, 상기 제 1 게이트 배선(101), 제 2 게이트 전극(102), 제 1 캐패시터 전극(103) 및 제 2 게이트 배선(104)은 동일층에서 동일물질로 이루어질 수 있다.That is, the
이어서 도 2b를 참조하면, 상기 제 1 게이트 배선(101), 제 2 게이트 전극(102), 제 1 캐패시터 전극(103) 및 제 2 게이트 배선(104)을 포함하는 기판(100) 상에 절연층인 버퍼층(105)을 형성한다. 상기 버퍼층(105)이 형성된 기판(100) 상에 반도체층 물질을 형성한다. 이 후, 포토리소그래피 공정을 통해 상기 반도체층 물질을 식각하여, 제 1 반도체층 패턴(113a) 및 제 2 반도체층 패턴(109a)을 형성한다. Next, referring to FIG. 2B , an insulating layer is formed on the
이어서 도 2c를 참조하면, 상기 제 1 반도체층 패턴과 제 2 반도체층 패턴이 형성된 기판(100) 상에 게이트 절연막 물질이 형성된다. 상기 제 1 반도체층 패턴 및 제 2 반도체층 패턴 상에는 게이트 절연막(114)이 형성된다. 여기서, 상기 스위칭 박막 트랜지스터 영역(Ts) 상에 배치되는 게이트 절연막(114)은 상기 캐패시터 영역(Cst)까지 연장되어 형성될 수 있다.Next, referring to FIG. 2C , a gate insulating layer material is formed on the
그리고, 상기 제 2 반도체층 패턴 상에 형성된 게이트 절연막(114) 상에 홀이 형성된다. 이 후, 상기 게이트 절연막(114)이 형성된 기판(100) 상에 전극물질이 형성된다. 상기 전극물질을 포토리소그래피 공정을 통해 패터닝한다. Then, a hole is formed on the
상기 스위칭 박막 트랜지스터 영역(Ts) 상에 배치되는 게이트 절연막(114) 상에 제 2 박막 트랜지스터의 드레인전극(115)이 형성된다. 상기 드레인전극(115)은 상기 캐패시터 영역(Cst)까지 연장되어 형성된다. 이 때, 상기 캐패시터 영역(Cst)까지 연장되어 형성된 드레인전극(115) 하부에는 게이트 절연막(114)이 배치될 수 있다. 여기서, 상기 캐패시터 영역(Cst)까지 연장되어 형성된 드레인전극(115)은 제 2 캐패시터 전극(115a)일 수 있다.A
상기 제 2 박막 트랜지스터의 드레인전극(115) 및 제 2 캐패시터 전극(115a)이 형성되는 동시에 제 1 박막 트랜지스터의 제 1 게이트 전극(117)이 형성된다. 즉, 상기 제 2 박막 트랜지스터의 드레인전극(115), 제 2 캐패시터 전극(115a) 및 제 1 박막 트랜지스터의 제 1 게이트 전극(117)은 동일물질로 형성될 수 있다.The
또한, 상기 제 1 반도체층 패턴과 제 2 반도체층 패턴에는 고농도의 불순물 이온을 도핑하여 소스영역(110,106) 및 드레인영역(112,108)이 형성된다. 상기 제 1 반도체층 패턴과 제 2 반도체층 패턴 각각에 형성된 소스영역(110,106) 및 드레인영역(112,108) 사이에는 채널영역(111,107)이 형성된다. In addition,
이와 같이 제 1 반도체층(113) 및 제 2 반도체층(109)이 형성된다. 여기서, 상기 제 1 반도체층(113) 및 제 2 반도체층(109)은 동일층에 배치될 수 있다. 또한, 상기 제 1 반도체층(113) 및 제 2 반도체층(109)의 두께는 250 Å 미만으로 형성될 수 있다.In this way, the
이어서, 도 2d 및 도 2e를 참조하면, 상기 제 2 박막 트랜지스터의 드레인전극(115) 및 제 2 캐패시터 전극(115a)이 형성되는 동시에 제 1 박막 트랜지스터(Tr1)의 제 1 게이트 전극(117)이 형성된 기판(100) 상에 층간절연막(118)이 형성된다. 그리고, 상기 층간절연막(118) 상에 전극물질이 형성된다. 이 후, 포토리소그래피 공정을 통해 데이터 라인(119), 제 2 박막 트랜지스터의 소스전극(120), 제 3 캐패시터 전극(121), 제 1 박막 트랜지스터의 소스전극(122) 및 드레인전극(123)을 형성한다. Next, referring to FIGS. 2D and 2E , the
이 때, 상기 데이터 라인(119)은 상기 배선영역(L)에 형성된 게이트 라인(101)과 중첩하여 형성된다. 또한, 제 3 캐패시터 전극(121)은 상기 캐패시터 영역(Cst)에서 상기 제 1 캐패시터 전극(103) 및 제 2 캐패시터 전극(115a)과 중첩하여 형성된다. 이 때, 상기 제 3 캐패시터 전극(121)은 연결부(116)를 통해 제 1 캐패시터 전극(103)과 연결되어 형성된다. 또한, 제 1 박막 트랜지스터는 탑 게이트 구조로 형성되며, 제 2 박막 트랜지스터는 바텀 게이트 구조로 형성될 수 있다.At this time, the
상기 데이터 라인(119), 제 2 박막 트랜지스터의 소스전극(120), 제 3 캐패시터 전극(121), 제 1 박막 트랜지스터의 소스전극(122) 및 드레인전극(123)이 형성된 기판(100) 상에 평탄화막(124)이 형성된다. 이 때, 상기 평탄화막(124)은 상기 버퍼층(105)과 동일한 두께로 형성될 수 있다.On the
본 발명에 따른 유기전계발광 표시장치는 탑 게이트 구조의 제 1 박막 트랜지스터및 바텀 게이트 구조의 제 2 박막 트랜지스터를 형성함으로써, 배선영역(L)과 스위칭 박막 트랜지스터 영역(Ts)에서 형성되는 기생 캐패시턴스를 저감하는 동시에, 캐패시터 용량을 유지할 수 있는 효과가 있다. 또한, 제 1 반도체층(113) 및 제 2 반도체층(109)의 두께가 얇게 형성됨으로써, 탑 게이트 구조의 제 1 박막 트랜지스터와 바텀 게이트 구조의 제 2 박막 트랜지스터 의 구동별 소자 특성이 유사한 효과가 있다.
In the organic light emitting display device according to the present invention, the parasitic capacitance formed in the wiring region L and the switching thin film transistor region Ts is reduced by forming the first thin film transistor having a top gate structure and the second thin film transistor having a bottom gate structure. While reducing, there is an effect that the capacitor capacity can be maintained. In addition, since the
이어서, 도 3을 참조하여, 본 발명의 제 2 실시예에 따른 유기전계발광 표시장치의 박막 트랜지스터 어레이 기판을 설명한다. 도 3은 본 발명의 제 2 실시예에 따른 유기전계발광 표시장치의 박막 트랜지스터 어레이 기판을 도시한 단면도이다. 제 2 실시예에 따른 유기전계발광 표시장치는 앞서 설명한 실시예와 동일한 구성요소를 포함할 수 있다. 앞서 설명한 실시예와 중복되는 설명은 생략할 수 있다. 또한, 동일한 구성은 동일한 도면부호를 갖는다.Next, a thin film transistor array substrate of an organic light emitting display device according to a second embodiment of the present invention will be described with reference to FIG. 3 . 3 is a cross-sectional view illustrating a thin film transistor array substrate of an organic light emitting display device according to a second exemplary embodiment of the present invention. The organic light emitting display device according to the second embodiment may include the same components as those of the above-described embodiment. A description that overlaps with the above-described embodiment may be omitted. Also, the same components have the same reference numerals.
도 3을 참조하면, 본 발명의 제 2 실시예에 따른 유기전계발광 표시장치의 박막 트랜지스터 어레이 기판은 상기 표시영역은 배선영역(L), 스위칭 박막 트랜지스터 영역(Ts), 캐패시터 영역(Cst) 및 구동 박막 트랜지스터 영역(Td)을 포함한다. Referring to FIG. 3 , in the thin film transistor array substrate of the organic light emitting display device according to the second embodiment of the present invention, the display region includes a wiring region L, a switching thin film transistor region Ts, a capacitor region Cst, and and a driving thin film transistor region Td.
상기 배선영역(L)은 게이트 배선(101)과 데이터 배선(119)이 교차하는 영역이다. 또한, 상기 스위칭 박막 트랜지스터 영역(Ts) 상에는 제 2 박막 트랜지스터(Tr2)가 배치된다. 상기 캐패시터 영역(Cst) 상에는 캐패시터가 배치되며, 구동 박막 트랜지스터 영역(Td) 상에는 제 1 박막 트랜지스터(Tr1)가 배치된다.The wiring region L is a region where the
이 때, 상기 제 1 박막 트랜지스터(Tr1)는 유기전계발광 소자의 제 1 전극(125)과 연결되고, 상기 유기전계발광 소자를 구동하는 구동 박막 트랜지스터일 수 있다. 또한, 상기 제 2 박막 트랜지스터(Tr2)는 상기 제 1 박막 트랜지스터(Tr1)와 전기적으로 연결되는 스위칭 박막 트랜지스터일 수 있다.In this case, the first thin film transistor Tr1 may be a driving thin film transistor connected to the
자세하게는, 상기 기판(100) 상에 배선영역(L) 상에 제 1 게이트 배선(201)이 배치되고, 상기 스위칭 박막 트랜지스터 영역(Ts) 상에 제 2 게이트 전극(202)이 배치된다. 여기서, 상기 제 2 게이트 (202) 전극은 제 2 박막 트랜지스터(Tr2)의 게이트 전극(202)이다. 또한, 상기 기판(100)의 구동 박막 트랜지스터 영역(Td) 상에 제 2 게이트 배선(203)이 배치된다. In detail, a
여기서, 상기 제 2 게이트 배선(203)은 차광층 역할을 할 수 있다. 이를 통해, 유기전계발광 표시장치의 기판(100) 방향으로 유입되는 외부 광으로부터, 제 1 박막 트랜지스터(Tr1)의 제 1 반도체층(209)을 보호할 수 있다. 또한, 상기 제 1 게이트 배선(201), 제 2 게이트 전극(202) 및 제 2 게이트 배선(203)은 동일층에서 동일물질로 이루어질 수 있다.Here, the
상기 제 1 게이트 배선(201), 제 2 게이트 전극(202) 및 제 2 게이트 배선(203)을 포함하는 기판(100) 상에 버퍼층(204)이 배치된다. 상기 구동 박막 트랜지스터 영역(Td) 상에 배치된 버퍼층(204) 상에 제 1 반도체층(209)이 배치된다. 그리고, 상기 스위칭 박막 트랜지스터 영역(Ts) 상에 배치된 버퍼층(204) 상에 제 2 반도체층(205)이 배치된다. A
여기서, 상기 제 1 반도체층(209) 및 제 2 반도체층(205)은 동일층에 배치될 수 있다. 또한, 상기 제 1 반도체층(209) 및 제 2 반도체층(205)의 두께는 250 Å 미만으로 형성될 수 있다. 상기 제 1 반도체층(209)은 소스영역(206), 채널영역(207) 및 드레인영역(208)으로 구분될 수 있다. 그리고, 상기 소스영역(206) 및 드레인영역(208)은 도핑으로 인해 도체화 될 수 있다. Here, the
상기 제 1 반도체층(209) 및 제 2 반도체층(205) 상에 제 1 게이트 절연막(210)이 배치된다. 그리고, 상기 캐패시터 영역(Cst)에 배치된 버퍼층(204) 및 상기 제 1 반도체층(209) 상에 배치된 제 1 게이트 절연막(210) 상에 제 2 게이트 절연막(212)이 배치된다.A first
그리고, 상기 제 2 게이트 절연막(212) 상에는 제 1 캐패시터 전극(215) 및 제 1 박막 트랜지스터(Tr1)의 제 1 게이트 전극(216)이 배치된다. 자세하게는, 상기 캐패시터 영역(Cst)에 배치된 제 2 게이트 절연막(212) 상에 제 1 캐패시터 전극(215)이 배치된다. 그리고, 상기 구동 박막 트랜지스터 영역(Td)에 배치된 제 2 게이트 절연막(212) 상에 제 1 게이트 전극(216)이 배치된다. A
여기서, 상기 제 1 반도체층(209)과 제 1 게이트 전극(106) 사이에 제 1 게이트 절연막(210) 및 제 2 게이트 절연막(212)이 배치됨으로써, 상기 제 1 반도체층(209)과 제 1 게이트 전극(106) 사이의 기생 캐패시턴스를 줄일 수 있는 효과가 있다.Here, the first
상기 제 1 캐패시터 전극(215) 및 제 1 게이트 전극(216)이 배치된 기판(100) 상에 층간절연막(217)이 배치된다. 그리고, 상기 층간절연막(217) 상에 형성된 컨택홀을 통해, 상기 제 1 반도체층(209) 및 제 2 반도체층(205) 각각에 연결되는 제 1 및 제 2 소스전극(222,219)과 상기 제 1 반도체층(209)에 연결되는 제 1 및 제 2 드레인전극(223,220)이 배치된다. 이 때, 상기 제 2 드레인전극(220)은 상기 캐패시터 영역(Cst)까지 연장되어 배치된다. 여기서, 상기 캐패시터 영역(Cst)에 배치된 제 2 드레인전극(220)은 제 2 캐패시터 전극(220a)일 수 있다. An interlayer insulating
또한, 상기 배선영역(L) 상에 데이터 배선(218)이 배치된다. 이 때, 상기 데이터 배선(218)은 상기 제 1 및 제 2 소스전극(222,219) 및 제 1 및 제 2 드레인전극(223,220)과 동일층 배치되고, 동일물질로 이루어질 수 있다. 또한, 상기 데이터 배선(218)은 상기 배선영역(L)에서 상기 게이트 배선(201)과 중첩하여 배치된다.Also, a
이와 같이, 상기 제 1 박막 트랜지스터(Tr1)는 탑 게이트 구조로 구성될 수 있다. 또한, 상기 제 2 박막 트랜지스터(Tr2)는 바텀 게이트 구조로 구성될 수 있다.As such, the first thin film transistor Tr1 may have a top gate structure. Also, the second thin film transistor Tr2 may have a bottom gate structure.
상기 제 1 박막 트랜지스터(Tr1)와 제 2 박막 트랜지스터(Tr2)를 포함하는 기판 상에 평탄화막(224)이 배치된다. 그리고, 상기 평탄화막(224) 상에는 컨택홀을 통해 상기 제 1 박막 트랜지스터(Tr1)의 드레인 전극(223)과 연결되는 유기전계발광 소자의 제 1 전극(226)이 배치된다. 그리고, 상기 캐패시터 영역(Cst) 상에는 제 3 캐패시터 전극(225)이 배치된다. 이 때, 상기 제 3 캐패시터 전극(225)은 연결부(221)를 통해 상기 제 1 캐패시터 전극(215)과 연결된다. A
또한, 상기 평탄화막(224) 상에는 상기 제 1 전극(226)의 상면의 일부를 노출하는 뱅크 패턴(126)이 배치된다. 그리고, 노출된 상기 제 1 전극(226)의 상면의 일부에 유기발광층(127)이 배치된다.Also, a
상기 유기발광층(127)은 발광 효율을 높이기 위해 정공주입층(hole injection layer), 정공수송층(hole transporting layer), 발광층 (emitting material layer), 전자수송층(electron transporting layer) 및 전자주입층(electron injection layer)의 다중층으로 구성할 수 있다. 상기 유기발광층(127)을 포함하는 기판 상에는 유기전계발광 소자의 제 2 전극(128)이 배치될 수 있다.The organic
또한, 유기전계발광 표시장치는 상기 유기전계발광 소자를 포함하는 박막 트랜지스터 어레이 기판과 대향하여 배치되는 컬러필터 어레이 기판을 포함한다. In addition, the organic light emitting display device includes a color filter array substrate disposed to face the thin film transistor array substrate including the organic light emitting element.
본 발명에 따른 유기전계발광 표시장치는 탑 게이트 구조의 제 1 박막 트랜지스터(Tr1) 및 바텀 게이트 구조의 제 2 박막 트랜지스터(Tr2)를 형성함으로써, 배선영역(L)과 스위칭 박막 트랜지스터 영역(Ts)에서 형성되는 기생 캐패시턴스를 저감하는 동시에, 캐패시터 용량을 유지할 수 있는 효과가 있다. 이를 통해, 본 발명에 따른 유기전계발광 표시장치는 캐패시터 용량을 유지하면서 고속구동 할 수 있는 효과가 있다.
In the organic light emitting display device according to the present invention, a wiring region L and a switching thin film transistor region Ts are formed by forming a first thin film transistor Tr1 having a top gate structure and a second thin film transistor Tr2 having a bottom gate structure. At the same time, there is an effect of reducing the parasitic capacitance formed in , and maintaining the capacitance of the capacitor. Through this, the organic light emitting display device according to the present invention can be driven at high speed while maintaining the capacitor capacity.
이어서, 도 4a 내지 도 4e를 참조하여, 본 발명의 제 2 실시예에 따른 유기전계발광 표시장치의 박막 트랜지스터 어레이 기판의 제조방법을 설명한다. 도 4a 내지 도 4e는 제 2 실시예에 따른 유기전계발광 표시장치의 박막 트랜지스터 어레이 기판의 제조방법을 도시한 도면이다. 제 2 실시예에 따른 유기전계발광 표시장치의 제조방법은 앞서 설명한 실시예와 동일한 구성요소를 포함할 수 있다. 앞서 설명한 실시예와 중복되는 설명은 생략할 수 있다. 또한, 동일한 구성은 동일한 도면부호를 갖는다.Next, a method of manufacturing a thin film transistor array substrate of an organic light emitting display device according to a second embodiment of the present invention will be described with reference to FIGS. 4A to 4E . 4A to 4E are diagrams illustrating a method of manufacturing a thin film transistor array substrate of an organic light emitting display device according to a second exemplary embodiment. The method of manufacturing the organic light emitting display device according to the second exemplary embodiment may include the same components as those of the above-described exemplary embodiment. A description that overlaps with the above-described embodiment may be omitted. Also, the same components have the same reference numerals.
도 4a를 참조하면, 기판(100) 상에 제 1 게이트 배선(201), 제 2 게이트 전극(202) 및 제 2 게이트 배선(203)을 형성한다. 이 때, 상기 제 1 게이트 배선(201), 제 2 게이트 전극(202) 및 제 2 게이트 배선(203)은 동일층에서 동일물질로 이루어질 수 있다. 또한, 상기 제 2 게이트 전극(202)은 제 2 박막 트랜지스터의 게이트 전극 일 수 있다.Referring to FIG. 4A , a
이어서 도 4b를 참조하면, 상기 제 1 게이트 배선(201), 제 2 게이트 전극(202) 및 제 2 게이트 배선(203)을 포함하는 기판(100) 상에 절연층인 버퍼층(204)을 형성한다. 상기 버퍼층(204)이 형성된 기판(100) 상에 반도체층 물질을 형성한다. 이 후, 포토리소그래피 공정을 통해 상기 반도체층 물질을 식각하여, 제 1 반도체층 패턴(209a) 및 제 2 반도체층(205)을 형성한다. Next, referring to FIG. 4B , a
이어서, 도 4c를 참조하면, 제 1 반도체층 패턴 및 제 2 반도체층 패턴이 형성된 기판(100) 상에 제 1 게이트 절연막 물질이 형성된다. 이 후, 포토리소그래피 공정을 통해 상기 제 1 게이트 절연막 물질이 패터닝되어 스위칭 박막 트랜지스터 영역(Ts) 및 구동 박막 트랜지스터 영역(Td)에 제 1 게이트 절연막(210)이 형성된다. 이 때, 상기 제 1 게이트 절연막(210)은 상기 스위칭 박막 트랜지스터 영역(Ts)에 배치된 제 2 반도체층(205) 상에 형성되고, 상기 제 1 반도체층 패턴의 상면의 일부에 형성된다. Next, referring to FIG. 4C , a first gate insulating layer material is formed on the
그리고, 상기 제 1 게이트 절연막(210)이 형성된 기판(100) 상에 제 2 게이트 절연막 물질이 형성된다. 상기 제 2 게이트 절연막 물질이 형성된 기판(100) 상에 제 1 게이트 금속 물질이 형성된다. 이 후, 포토리소그래피 공정으로 상기 제 1 게이트 금속 물질이 패터닝되어, 캐패시터 영역(Cst) 상에 제 1 캐패시터 전극(215)이 형성되고, 상기 구동 박막 트랜지스터 영역(Td) 상에 제 1 게이트 전극(216)이 형성된다. 상기 제 1 게이트 전극(216)은 제 1 박막 트랜지스터의 게이트 전극일 수 있다.A second gate insulating layer material is formed on the
그리고, 상기 제 1 캐패시터 전극(215)과 제 1 게이트 전극(216)을 마스크로 하여, 상기 제 2 게이트 절연막 물질을 패터닝한다. 이를 통해, 상기 제 1 캐패시터 전극(215) 및 제 1 게이트 전극(216) 하부에만 제 2 게이트 절연막(212)이 형성된다. Then, the second gate insulating layer material is patterned using the
그리고, 상기 제 1 게이트 전극(216)을 마스크로 하여, 상기 제 1 반도체층 패턴에 고농도의 불순물 이온을 도핑하여 소스영역(206) 및 드레인영역(208)을 형성한다. 이 때, 상기 소스영역(206) 및 드레인영역(208) 사이에 배치된 영역은 채널영역(207)이며, 상기 소스영역(206), 채널영역(207) 및 드레인영역(208)으로 구성된 제 1 반도체층(209)이 형성된다. Then, a
이어서, 도 4d 및 도 4e를 참조하면, 상기 제 1 캐패시터 전극(215) 및 제 1 게이트 전극(216)을 포함하는 기판(100) 상에 층간절연막(217)이 형성된다. 그리고, 상기 층간절연막(217)에 컨택홀이 형성되며, 상기 제 2 반도체층(205) 상에 형성된 제 1 게이트 절연막(210)에도 컨택홀이 형성된다. 상기 컨택홀이 형성된 층간 절연막(217) 상에 전극물질이 형성된다. Next, referring to FIGS. 4D and 4E , an
이 후, 포토리소그래피 공정을 통해 구동 박막 트랜지스터 영역(Td)에 형성된 제 1 반도체층(209)의 소스영역(206) 및 드레인영역(208)과 연결되는 제 1 소스전극(222) 및 제 1 드레인전극(223)이 형성된다. 이와 동시에, 스위칭 박막 트랜지스터 영역(Ts)에 형성된 제 2 반도체층(205)과 연결되는 제 2 소스전극(219) 및 제 2 드레인전극(220)이 형성된다.Thereafter, the
또한, 상기 제 2 드레인전극(220)은 캐패시터 영역(Cst)까지 연장되어 형성됨으로써, 제 2 캐패시터 전극(220a)을 형성하며, 상기 캐패시터 영역(Cst)에 형성되고, 상기 제 2 캐패시터 전극(220a)과 이격되어 배치되는 연결부(221)가 형성된다. 그리고, 상기 배선영역(L) 상에는 상기 게이트 배선(201)과 중첩되어 배치되는 데이터 배선(218)이 형성된다. In addition, the
이 후, 상기 기판(100) 상에는 평탄화막(224)이 형성된다. 이 때, 상기 평탄화막(224)의 두께는 상기 버퍼층(204)의 두께와 동일하게 형성될 수 있다.Thereafter, a
본 발명에 따른 유기전계발광 표시장치는 탑 게이트 구조의 제 1 박막 트랜지스터및 바텀 게이트 구조의 제 2 박막 트랜지스터를 형성함으로써, 배선영역(L)과 스위칭 박막 트랜지스터 영역(Ts)에서 형성되는 기생 캐패시턴스를 저감하는 동시에, 캐패시터 용량을 유지할 수 있는 효과가 있다. 또한, 제 1 반도체층(209) 및 제 2 반도체층(205)의 두께가 얇게 형성됨으로써, 탑 게이트 구조의 제 1 박막 트랜지스터와 바텀 게이트 구조의 제 2 박막 트랜지스터를 동시에 구동할 수 있는 효과가 있다.
In the organic light emitting display device according to the present invention, the parasitic capacitance formed in the wiring region L and the switching thin film transistor region Ts is reduced by forming the first thin film transistor having a top gate structure and the second thin film transistor having a bottom gate structure. While reducing, there is an effect that the capacitor capacity can be maintained. In addition, since the
이어서, 도 5를 참조하여, 본 발명의 제 3 실시예에 따른 유기전계발광 표시장치의 박막 트랜지스터 어레이 기판을 설명한다. 도 5는 본 발명의 제 3 실시예에 따른 유기전계발광 표시장치의 박막 트랜지스터 어레이 기판을 도시한 단면도이다. 제 3 실시예에 따른 유기전계발광 표시장치는 앞서 설명한 실시예와 동일한 구성요소를 포함할 수 있다. 앞서 설명한 실시예와 중복되는 설명은 생략할 수 있다. 또한, 동일한 구성은 동일한 도면부호를 갖는다.Next, a thin film transistor array substrate of an organic light emitting display device according to a third embodiment of the present invention will be described with reference to FIG. 5 . 5 is a cross-sectional view illustrating a thin film transistor array substrate of an organic light emitting display device according to a third exemplary embodiment of the present invention. The organic light emitting display device according to the third exemplary embodiment may include the same components as those of the above-described exemplary embodiment. A description that overlaps with the above-described embodiment may be omitted. Also, the same components have the same reference numerals.
도 5를 참조하면, 본 발명의 제 3 실시예에 따른 유기전계발광 표시장치는 상기 표시영역은 배선영역(L), 스위칭 박막 트랜지스터 영역(Ts), 캐패시터 영역(Cst) 및 구동 박막 트랜지스터 영역(Td)을 포함한다. Referring to FIG. 5 , in the organic light emitting display device according to the third embodiment of the present invention, the display region includes a wiring region L, a switching thin film transistor region Ts, a capacitor region Cst, and a driving thin film transistor region ( Td).
상기 배선영역(L)은 게이트 배선(101)과 데이터 배선(119)이 교차하는 영역이다. 또한, 상기 스위칭 박막 트랜지스터 영역(Ts) 상에는 제 2 박막 트랜지스터(Tr2)가 배치된다. 상기 캐패시터 영역(Cst) 상에는 캐패시터가 배치되며, 구동 박막 트랜지스터 영역(Td) 상에는 제 1 박막 트랜지스터(Tr1)가 배치된다.The wiring region L is a region where the
이 때, 상기 제 1 박막 트랜지스터(Tr1)는 유기전계발광 소자의 제 1 전극(125)과 연결되고, 상기 유기전계발광 소자를 구동하는 구동 박막 트랜지스터일 수 있다. 또한, 상기 제 2 박막 트랜지스터(Tr2)는 상기 제 1 박막 트랜지스터(Tr1)와 전기적으로 연결되는 스위칭 박막 트랜지스터일 수 있다.In this case, the first thin film transistor Tr1 may be a driving thin film transistor connected to the
자세하게는, 상기 기판(100) 상에 배선영역(L) 상에 제 1 게이트 배선(201)이 배치되고, 상기 스위칭 박막 트랜지스터 영역(Ts) 상에 제 2 게이트 전극(202)이 배치된다. 여기서, 상기 제 2 게이트 (202) 전극은 제 2 박막 트랜지스터(Tr2)의 게이트 전극(202)이다. In detail, a
또한, 상기 기판(100)의 구동 박막 트랜지스터 영역(Td) 상에 제 2 게이트 배선(203)이 배치된다. 여기서, 상기 제 2 게이트 배선(203)은 차광층 역할을 할 수 있다.In addition, a
상기 제 1 게이트 배선(201), 제 2 게이트 전극(202) 및 제 2 게이트 배선(203)을 포함하는 기판(100) 상에 버퍼층(204)이 배치된다. 상기 구동 박막 트랜지스터 영역(Td) 상에 배치된 버퍼층(204) 상에 제 1 반도체층(209)이 배치된다. 그리고, 상기 스위칭 박막 트랜지스터 영역(Ts) 상에 배치된 버퍼층(204) 상에 제 2 반도체층(205)이 배치된다. A
여기서, 상기 제 1 반도체층(209) 및 제 2 반도체층(205)은 동일층에 배치될 수 있다. 또한, 상기 제 1 반도체층(209) 및 제 2 반도체층(205)의 두께는 250 Å 미만으로 형성될 수 있다. 상기 제 1 반도체층(209)은 소스영역(206), 채널영역(207) 및 드레인영역(208)으로 구분될 수 있다. 그리고, 상기 소스영역(206) 및 드레인영역(208)은 도핑으로 인해 도체화된 영역일 수 있다. Here, the
상기 캐패시터 영역(Cst)에 배치된 버퍼층(204) 및 상기 제 1 반도체층(209) 상에 게이트 절연막(312)이 배치된다. 상기 게이트 절연막(312)은 상기 제 1 반도체층(209) 상에 배치됨으로써, 상기 제 1 반도체층(209)을 보호하는 역할을 할 수 있다. 그리고, 상기 게이트 절연막(312) 상에는 제 1 캐패시터 전극(215) 및 제 1 박막 트랜지스터(Tr1)의 제 1 게이트 전극(216)이 배치된다.A
자세하게는, 상기 캐패시터 영역(Cst)에 배치된 게이트 절연막(312) 상에 제 1 캐패시터 전극(215)이 배치된다. 그리고, 상기 구동 박막 트랜지스터 영역(Td)에 배치된 게이트 절연막(312) 상에 제 1 게이트 전극(216)이 배치된다. In detail, the
상기 제 1 캐패시터 전극(215) 및 제 1 게이트 전극(216)이 배치된 기판(100) 상에 층간절연막(217)이 배치된다. 상기 층간절연막(217)은 상기 제 1 캐패시터 전극(215) 및 제 1 게이트 전극(216)을 보호하는 역할을 할 수 있다.An interlayer insulating
그리고, 상기 층간절연막(217) 상에 형성된 컨택홀을 통해, 상기 제 1 반도체층(209)에 제 1 소스전극(222) 및 제 1 드레인전극(223)이 연결되고, 상기 제 2 반도체층(205)에 제 2 소스전극(219) 및 제 2 드레인전극(220)이 연결된다. 이를 통해, 상기 제 1 소스전극(222) 및 제 1 드레인전극(223)은 상기 제 1 반도체층(209)과 전기적으로 연결되고, 상기 제 2 소스전극(219) 및 제 2 드레인전극(220)은 상기 제 2 반도체층(205)과 전기적으로 연결될 수 있다. A
이 때, 상기 제 2 드레인전극(220)은 상기 캐패시터 영역(Cst)까지 연장되어 배치된다. 여기서, 상기 캐패시터 영역(Cst)에 배치된 제 2 드레인전극(220)은 제 2 캐패시터 전극(220a)일 수 있다. In this case, the
또한, 상기 배선영역(L) 상에 데이터 배선(218)이 배치된다. 이 때, 상기 데이터 배선(218)은 상기 제 1 및 제 2 소스전극(222,219) 및 제 1 및 제 2 드레인전극(223,220)과 동일층 배치되고, 동일물질로 이루어질 수 있다. 또한, 상기 데이터 배선(218)은 상기 배선영역(L)에서 상기 게이트 배선(201)과 중첩하여 배치된다.Also, a
이와 같이, 상기 제 1 박막 트랜지스터(Tr1)는 탑 게이트 구조로 구성될 수 있다. 또한, 상기 제 2 박막 트랜지스터(Tr2)는 바텀 게이트 구조로 구성될 수 있다.As such, the first thin film transistor Tr1 may have a top gate structure. Also, the second thin film transistor Tr2 may have a bottom gate structure.
상기 제 1 박막 트랜지스터(Tr1)와 제 2 박막 트랜지스터(Tr2)를 포함하는 기판 상에 평탄화막(224)이 배치된다. 여기서, 상기 평탄화막(224)은 상기 버퍼층(204)과 동일한 두께로 형성될 수 있다. 이를 통해, 박막 트랜지스터 기판의 기생 캐패시턴스를 줄일 수 있다.A
그리고, 상기 평탄화막(224) 상에는 컨택홀을 통해 상기 제 1 박막 트랜지스터(Tr1)의 드레인 전극(223)과 연결되는 유기전계발광 소자의 제 1 전극(226)이 배치된다. 그리고, 상기 캐패시터 영역(Cst) 상에는 제 3 캐패시터 전극(225)이 배치된다. 이 때, 상기 제 3 캐패시터 전극(225)은 연결부(221)를 통해 상기 제 1 캐패시터 전극(215)과 연결된다. In addition, the
또한, 상기 평탄화막(224) 상에는 상기 제 1 전극(226)의 상면의 일부를 노출하는 뱅크 패턴(126)이 배치된다. 그리고, 노출된 상기 제 1 전극(226)의 상면의 일부에 유기발광층(127)이 배치된다. 또한, 상기 유기발광층(127)을 포함하는 기판 상에는 유기전계발광 소자의 제 2 전극(128)이 배치될 수 있다.Also, a
여기서, 유기전계발광 표시장치는 상기 유기전계발광 소자를 포함하는 박막 트랜지스터 어레이 기판과 대향하여 배치되는 컬러필터 어레이 기판을 포함한다. Here, the organic light emitting display device includes a color filter array substrate disposed to face the thin film transistor array substrate including the organic light emitting device.
본 발명에 따른 유기전계발광 표시장치는 탑 게이트 구조의 제 1 박막 트랜지스터(Tr1) 및 바텀 게이트 구조의 제 2 박막 트랜지스터(Tr2)를 형성함으로써, 배선영역(L)과 스위칭 박막 트랜지스터 영역(Ts)에서 형성되는 기생 캐패시턴스를 저감하는 동시에, 캐패시터 용량을 유지할 수 있는 효과가 있다. 이를 통해, 본 발명에 따른 유기전계발광 표시장치는 캐패시터 용량을 유지하면서 고속구동 할 수 있는 효과가 있다.
In the organic light emitting display device according to the present invention, a wiring region L and a switching thin film transistor region Ts are formed by forming a first thin film transistor Tr1 having a top gate structure and a second thin film transistor Tr2 having a bottom gate structure. At the same time, there is an effect of reducing the parasitic capacitance formed in , and maintaining the capacitance of the capacitor. Through this, the organic light emitting display device according to the present invention can be driven at high speed while maintaining the capacitor capacity.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
Those skilled in the art from the above description will be able to see that various changes and modifications can be made without departing from the technical spirit of the present invention. Accordingly, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.
102: 제 2 게이트 전극 109: 제 2 반도체층
113: 제 1 반도체층 117: 제 1 게이트 전극
125: 제 1 전극 127: 유기발광층
128: 제 2 전극 102: second gate electrode 109: second semiconductor layer
113: first semiconductor layer 117: first gate electrode
125: first electrode 127: organic light emitting layer
128: second electrode
Claims (30)
상기 유기전계발광 소자의 제 1 전극과 연결되고, 제 1 반도체층 및 상기 제 1 반도체층 상부에 배치되는 제 1 게이트 전극을 포함하는 제 1 박막 트랜지스터;
상기 제 1 박막 트랜지스터와 전기적으로 연결되고, 제 2 반도체층 및 상기 제 2 반도체층 하부에 배치되는 제 2 게이트 전극을 포함하는 제 2 박막 트랜지스터;
제1 게이트 배선 및 상기 제2 게이트 전극을 포함하는 기판 상에 배치되는 버퍼층; 및
상기 제1 및 제2 반도체층을 포함하는 상기 버퍼층 상에 배치되되, 상기 제1 반도체 상의 제1 게이트 전극을 덮도록 배치되는 층간절연막을 포함하며,
상기 층간절연막 상에 데이터 배선, 제1 소스 전극, 제1 드레인 전극 및 제2 소스 전극이 배치되고,
상기 제1 반도체층과 상기 제1 게이트 전극 사이에는 적어도 한 층의 게이트 절연막이 배치되고,
상기 층간절연막의 두께는 상기 게이트 절연막보다 두껍고,
상기 기판 상에 배치된 제1 게이트 배선과 상기 층간절연막 상에 배치된 데이터 배선은 적어도 일부가 중첩되며,
상기 제1 게이트 배선과 상기 데이터 배선이 중첩된 영역에서 상기 층간절연막 및 상기 버퍼층은 직접 접하는 것인, 박막 트랜지스터 어레이 기판.
an organic light emitting device including a first electrode, an organic light emitting layer, and a second electrode;
a first thin film transistor connected to the first electrode of the organic light emitting device and including a first semiconductor layer and a first gate electrode disposed on the first semiconductor layer;
a second thin film transistor electrically connected to the first thin film transistor and including a second semiconductor layer and a second gate electrode disposed under the second semiconductor layer;
a buffer layer disposed on a substrate including a first gate line and the second gate electrode; and
an interlayer insulating film disposed on the buffer layer including the first and second semiconductor layers, the interlayer insulating layer being disposed to cover the first gate electrode on the first semiconductor;
a data line, a first source electrode, a first drain electrode, and a second source electrode are disposed on the interlayer insulating layer;
At least one gate insulating layer is disposed between the first semiconductor layer and the first gate electrode,
The thickness of the interlayer insulating film is thicker than the gate insulating film,
At least a portion of the first gate line disposed on the substrate and the data line disposed on the interlayer insulating layer overlaps;
and the interlayer insulating layer and the buffer layer are in direct contact with each other in a region where the first gate line and the data line overlap.
배선영역, 스위칭 박막 트랜지스터 영역, 캐패시터 영역 및 구동 박막 트랜지스터 영역을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
The method of claim 1,
A thin film transistor array substrate comprising a wiring region, a switching thin film transistor region, a capacitor region, and a driving thin film transistor region.
상기 제 2 박막 트랜지스터의 제 2 게이트 전극과 동일층에 배치되는 제 1 게이트 배선 및 제 2 게이트 배선을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
3. The method of claim 2,
The thin film transistor array substrate further comprising a first gate wiring and a second gate wiring disposed on the same layer as the second gate electrode of the second thin film transistor.
상기 제 1 게이트 배선은 박막 트랜지스터 어레이 기판의 배선영역에 배치되고,
상기 제 2 게이트 배선은 박막 트랜지스터 어레이 기판의 구동 박막 트랜지스터 영역에 배치되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
4. The method of claim 3,
the first gate wiring is disposed in a wiring region of the thin film transistor array substrate;
The second gate wiring is a thin film transistor array substrate, characterized in that disposed in the driving thin film transistor region of the thin film transistor array substrate.
상기 제1 반도체층은 상기 버퍼층 상의 상기 구동 박막 트랜지스터 영역에 배치되고,
상기 제2 반도체층은 상기 버퍼층 상의 상기 스위칭 박막 트랜지스터 영역에 배치되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
4. The method of claim 3,
the first semiconductor layer is disposed in the driving thin film transistor region on the buffer layer;
The second semiconductor layer is a thin film transistor array substrate, characterized in that disposed in the switching thin film transistor region on the buffer layer.
상기 게이트 절연막은
상기 제 1 반도체층 및 상기 캐패시터 영역에 배치된 버퍼층 상에 배치되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
7. The method of claim 6,
The gate insulating film is
and a thin film transistor array substrate disposed on the first semiconductor layer and a buffer layer disposed in the capacitor region.
상기 캐패시터 영역에서 상기 게이트 절연막 상에 배치되는 제 1 캐패시터 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
8. The method of claim 7,
and a first capacitor electrode disposed on the gate insulating layer in the capacitor region.
상기 제1 게이트 전극은 상기 제 1 반도체층 상의 상기 게이트 절연막과 중첩하여 배치되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
8. The method of claim 7,
The thin film transistor array substrate of claim 1, wherein the first gate electrode overlaps the gate insulating layer on the first semiconductor layer.
상기 층간절연막은 상기 제 1 게이트 전극 및 제 1 캐패시터 전극을 덮도록 배치되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
10. The method of claim 9,
The thin film transistor array substrate, wherein the interlayer insulating layer is disposed to cover the first gate electrode and the first capacitor electrode.
상기 층간절연막 상에 배치된 제2 드레인 전극을 더 포함하고,
상기 제1 소스 전극 및 상기 제1 드레인 전극은 각각 컨택홀을 통해 상기 제1 반도체층과 연결되고,
상기 제2 소스 전극 및 상기 제2 드레인 전극은 각각 컨택홀을 통해 상기 제2 반도체층과 연결되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
11. The method of claim 10,
Further comprising a second drain electrode disposed on the interlayer insulating film,
the first source electrode and the first drain electrode are respectively connected to the first semiconductor layer through a contact hole;
The second source electrode and the second drain electrode are each connected to the second semiconductor layer through a contact hole.
상기 제 1 소스전극, 제 1 드레인전극, 제 2 소스전극 및 제 2 드레인전극과 동일층에 배치되고, 캐패시터 영역에 배치되는 제 2 캐패시터 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
12. The method of claim 11,
and a second capacitor electrode disposed on the same layer as the first source electrode, the first drain electrode, the second source electrode and the second drain electrode and disposed in the capacitor region.
상기 제1 게이트 배선 및 상기 데이터 배선은 각각 상기 배선영역에 배치되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
12. The method of claim 11,
The thin film transistor array substrate, wherein the first gate wiring and the data wiring are respectively disposed in the wiring region.
상기 층간절연막 상에 배치되는 평탄화막; 및
상기 평탄화막 상에 배치되고, 캐패시터 영역 상에 배치되는 제 3 캐패시터 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
12. The method of claim 11,
a planarization layer disposed on the interlayer insulating layer; and
and a third capacitor electrode disposed on the planarization layer and disposed on the capacitor region.
상기 평탄화막은 버퍼층의 두께와 동일한 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
15. The method of claim 14,
The thin film transistor array substrate, characterized in that the planarization film is the same as the thickness of the buffer layer.
상기 제 1 반도체층 및 제 2 반도체층 상에 배치되는 제 1 게이트 절연막을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
7. The method of claim 6,
The thin film transistor array substrate further comprising a first gate insulating film disposed on the first semiconductor layer and the second semiconductor layer.
상기 제 1 게이트 절연막 상에 중첩되어 배치되고, 캐패시터 영역 상에 배치되는 버퍼층 상에 중첩되어 배치되는 제 2 게이트 절연막을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
18. The method of claim 17,
The thin film transistor array substrate of claim 1, further comprising: a second gate insulating layer overlapping the first gate insulating layer and overlapping the buffer layer disposed on the capacitor region.
상기 제 2 박막 트랜지스터의 제 2 게이트 전극과 동일층에 배치되는 제 2 게이트 배선 및 제 1 캐패시터 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
The method of claim 1,
and a second gate wiring and a first capacitor electrode disposed on the same layer as the second gate electrode of the second thin film transistor.
상기 제 1 게이트 배선은 박막 트랜지스터 어레이 기판의 배선영역에 배치되고,
상기 제 2 게이트 배선은 박막 트랜지스터 어레이 기판의 구동 박막 트랜지스터 영역에 배치되고,
상기 제 1 캐패시터 전극은 박막 트랜지스터 어레이 기판의 캐패시터 영역에 배치되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
20. The method of claim 19,
the first gate wiring is disposed in a wiring region of the thin film transistor array substrate;
the second gate wiring is disposed in a driving thin film transistor region of the thin film transistor array substrate;
The thin film transistor array substrate, characterized in that the first capacitor electrode is disposed in a capacitor region of the thin film transistor array substrate.
상기 게이트 절연막은 상기 제 1 반도체층, 상기 버퍼층 상의 캐패시터 영역 및 상기 제 2 반도체층 상에 배치되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
21. The method of claim 20,
and the gate insulating layer is disposed on the first semiconductor layer, the capacitor region on the buffer layer, and the second semiconductor layer.
상기 캐패시터 영역에 배치된 상기 게이트 절연막과 중첩되어 배치되는 제 2 캐패시터 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
24. The method of claim 23,
The thin film transistor array substrate further comprising a second capacitor electrode overlapping the gate insulating layer disposed in the capacitor region.
상기 층간절연막은 상기 제 2 캐패시터 전극을 덮도록 배치되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
25. The method of claim 24,
The thin film transistor array substrate, wherein the interlayer insulating layer is disposed to cover the second capacitor electrode.
상기 제2반도체층 상에 배치된 상기 게이트 절연막 상에 배치되며, 컨택홀을 통해 상기 제2 반도체층에 연결되는 제2 드레인 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
26. The method of claim 25,
and a second drain electrode disposed on the gate insulating layer disposed on the second semiconductor layer and connected to the second semiconductor layer through a contact hole.
상기 캐패시터 영역에서 상기 층간절연막 상에 배치되는 제 3 캐패시터 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
27. The method of claim 26,
and a third capacitor electrode disposed on the interlayer insulating layer in the capacitor region.
상기 데이터 배선은 상기 배선영역에 배치되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
27. The method of claim 26,
The thin film transistor array substrate, wherein the data wiring is disposed in the wiring region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140151943A KR102317835B1 (en) | 2014-11-04 | 2014-11-04 | Thin Film Transistor Array Substrate and Organic Light Emitting Diode Display Device Having The Same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140151943A KR102317835B1 (en) | 2014-11-04 | 2014-11-04 | Thin Film Transistor Array Substrate and Organic Light Emitting Diode Display Device Having The Same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20160053383A KR20160053383A (en) | 2016-05-13 |
| KR102317835B1 true KR102317835B1 (en) | 2021-10-26 |
Family
ID=56023239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140151943A KR102317835B1 (en) | 2014-11-04 | 2014-11-04 | Thin Film Transistor Array Substrate and Organic Light Emitting Diode Display Device Having The Same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102317835B1 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102383889B1 (en) * | 2017-05-31 | 2022-04-08 | 엘지디스플레이 주식회사 | Organic light emitting diode display device |
| KR20210006564A (en) | 2019-07-08 | 2021-01-19 | 삼성디스플레이 주식회사 | Display device |
| KR20220147187A (en) * | 2021-04-26 | 2022-11-03 | 삼성디스플레이 주식회사 | Display device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101681483B1 (en) * | 2008-09-12 | 2016-12-02 | 삼성디스플레이 주식회사 | Thin film transistor array substrate and method of manufacturing the same |
| KR101155907B1 (en) * | 2009-06-04 | 2012-06-20 | 삼성모바일디스플레이주식회사 | Organic light emitting diode display and method for manufacturing the same |
| KR101073301B1 (en) * | 2009-07-15 | 2011-10-12 | 삼성모바일디스플레이주식회사 | Organic Light emitting Display device and fabrication method thereof |
| KR101621297B1 (en) * | 2010-03-04 | 2016-05-16 | 엘지디스플레이 주식회사 | Organic electro luminescent device |
-
2014
- 2014-11-04 KR KR1020140151943A patent/KR102317835B1/en active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20160053383A (en) | 2016-05-13 |
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