KR102316279B1 - 비휘발성 메모리 장치 및 이를 포함하는 에스에스디 - Google Patents

비휘발성 메모리 장치 및 이를 포함하는 에스에스디 Download PDF

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Abstract

본 발명의 실시예들에 따른 비휘발성 메모리 장치는 메모리 셀 어레이, 전압 생성기 및 제어 회로를 포함한다. 상기 전압 생성기는 상기 메모리 셀 어레이에 인가되는 워드라인 전압들을 생성한다. 상기 제어 회로는 커맨드 및 어드레스에 기초하여 상기 전압 생성기를 제어하는 제어 신호들을 생성한다. 상기 제어 회로는 상기 제어 회로는 상기 메모리 셀 어레이를 액세스하기 위한 상기 커맨드 및 상기 어드레스의 액세스 시퀀스가 연속적으로 상기 비휘발성 메모리 장치의 표준 시퀀스와 합치되지 않는 해킹이 발생되는 경우, 상기 비휘발성 메모리 장치의 동작을 디스에이블시키는 해킹 감지 회로를 포함한다.

Description

비휘발성 메모리 장치 및 이를 포함하는 에스에스디{NON-VOLATILE MEMORY DEVICE AND SOLID STATE DRIVE INCLUDING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 비휘발성 메모리 장치 및 이를 포함하는 에스에스디에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 비휘발성 반도체 메모리 장치(Nonvolatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 비휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 비휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.
비휘발성 반도체 메모리 장치로는 마스크 롬(Mask read-only memory, MROM), 프로그램 가능한 롬(Programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(Erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(Electrically erasable programmable read-only memory, EEPROM) 등이 있다.
비휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 플래시 메모리 장치는 컴퓨터, 휴대폰, PDA, 디지털카메라, 캠코더, 보이스 리코더, MP3 플레이어, 개인용 휴대 단말기(PDA), 휴대용 컴퓨터(Handheld PC), 게임기, 팩스, 스캐너, 프린터 등과 같은 전자 기기들의 음성 및 영상 데이터 저장 매체로서 널리 사용되고 있다.
최근 들어 플래시 메모리 장치에 대한 해킹도 증가하는 추세이다.
본 발명의 일 목적은 해킹이 감지되면 그 동작을 불능화시키고, 후에 선택적으로 복원할 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명의 일 목적은 상기 비휘발성 메모리 장치를 포함하는 에스에스디를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 메모리 셀 어레이, 전압 생성기 및 제어 회로를 포함한다. 상기 전압 생성기는 상기 메모리 셀 어레이에 인가되는 워드라인 전압들을 생성한다. 상기 제어 회로는 커맨드 및 어드레스에 기초하여 상기 전압 생성기를 제어하는 제어 신호들을 생성한다. 상기 제어 회로는 상기 제어 회로는 상기 메모리 셀 어레이를 액세스하기 위한 상기 커맨드 및 상기 어드레스의 액세스 시퀀스가 연속적으로 상기 비휘발성 메모리 장치의 표준 시퀀스와 합치되지 않는 해킹이 발생되는 경우, 상기 비휘발성 메모리 장치의 동작을 디스에이블시키는 해킹 감지 회로를 포함한다.
예시적인 실시예에 있어서, 상기 해킹 감지 회로는 액세스 시퀀스 분석기, 카운터 및 해킹 감지 신호 생성기를 포함할 수 있다. 상기 액세스 시퀀스 분석기는 상기 액세스 시퀀스가 상기 표준 시퀀스와 합치되지 않는 경우 활성화되는 판정 신호를 출력할 수 있다. 상기 카운터는 상기 활성화된 판정 신호를 카운팅하여 카운팅 신호를 출력할 수 있다. 상기 해킹 감지 신호 생성기는 상기 카운팅 신호가 기준 값을 초과하는 경우 활성화되는 상기 해킹 감지 신호를 출력할 수 있다.
상기 액세스 시퀀스 분석기는 상기 액세스 시퀀스의 순서에 관계없이 상기 판정 신호를 출력할 수 있다.
상기 액세스 시퀀스 분석기는 상기 액세스 시퀀스의 순서에 의존적으로 상기 판정 신호를 출력할 수 있다.
예시적인 실시예에 있어서, 상기 제어 회로는 커맨드 디코더, 제어 신호 생성기, 제1 스위치 및 제2 스위치를 더 포함할 수 있디. 상기 커맨드 디코더는 상기 커맨드를 디코딩하여 디코딩된 커맨드를 출력할 수 있다. 상기 제어 신호 생성기는 상기 디코딩된 커맨드에 기초하여 상기 제어 신호들을 생성할 수 있다. 상기 제1 스위치는 상기 커맨드 디코더와 상기 제어 신호 생성기를 연결하는 메인 경로 사이에 연결될 수 있다. 상기 제2 스위치는 상기 커맨드 디코더, 상기 메인 경로와는 분리되어 상기 제어 신호 생성기에 연결되는 리커버리 경로 및 상기 제1 스위치에 연결될 수 있다.
상기 제1 스위치는 상기 해킹이 발생되는 경우를 제외하고는 상기 제2 스위치의 제1 단자와 상기 제어 신호 생성기를 연결시킬 수 있다. 상기 제2 스위치는 리커버리 코드가 인가되는 경우를 제외하고는 상기 커맨드 디코더를 상기 제1 스위치와 연결시킬 수 있다.
상기 해킹이 발생되는 경우, 상기 해킹 감지 회로는 해킹 감지 신호를 상기 제어 신호 생성기에 제공하고, 상기 제어 신호 생성기는 상기 해킹 감지 신호에 응답하여 상기 제어 신호를 상기 전압 생성기에 제공하여 고전압이 상기 제1 스위치에 제공되어 상기 메인 경로가 차단되도록 할 수 있다.
상기 해킹이 발생되는 경우, 상기 제어 회로는 상기 메모리 셀 어레이의 설정 데이터 영역에 상기 해킹과 관련되는 데이터 코드를 프로그램하고, 상기 제어 회로는 상기 비휘발성 메모리 장치에 파워가 인가되는 경우 상기 설정 데이터 영역으로부터 상기 데이터 코드를 독출하는 데이터 감지기를 더 포함하고, 상기 데이터 감지기는 상기 데이터 코드가 독출되는 경우 코드 감지 신호를 상기 제어 신호 생성기에 제공하고, 상기 제어 신호 생성기는 상기 코드 감지 신호에 응답하여 해킹 제어 신호를 상기 전압 생성기에 제공하고, 상기 전압 생성기는 상기 해킹 제어 신호에 응답하여 고전압을 상기 제1 스위치에 제공하여 상기 메인 경로를 차단시킬 수 있다.
상기 제1 스위치는 상기 제2 스위치의 제1 단자에 연결되는 제1 단자, 접지 전압에 연결되는 게이트 및 상기 메인 경로에 연결되는 제2 단자를 구비하는 피모스 트랜지스터를 포함할 수 있다.
상기 제1 스위치는 상기 제2 스위치의 제1 단자와 상기 메인 경로 사이에 연결되는 전기적 퓨즈(electrical fuse)를 포함할 수 있다.
상기 해킹이 발생되어 고전압에 의하여 상기 메인 경로가 차단된 후후, 상기 해킹이 유효한 것으로 판별된 경우, 상기 제2 스위치는 상기 커맨디 디코더로부터 제공되는 리커버리 코드에 응답하여 상기 커맨드 디코더를 상기 리커버리 경로에 연결시킬 수 있다.
예시적인 실시예에 있어서, 상기 메모리 셀 어레이는 기판 위에 수평하게 형성되는 2차원 메모리 셀 어레이일 수 있다.
예시적인 실시예에 있어서, 상기 메모리 셀 어레이는 기판 위에 수직하게 형성되는 3차원 메모리 셀 어레이일 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 에스에스디는 복수의 비휘발성 메모리 장치들 및 상기 비휘발성 메모리 장치들을 제어하는 컨트롤러를 포함한다. 상기 컨트롤러는 상기 비휘발성 메모리 장치들 각각의 메모리 셀 어레이를 액세스하기 위한 커맨드 및 어드레스의 액세스 시퀀스가 연속적으로 상기 비휘발성 메모리 장치의 표준 시퀀스와 일치되지 않는 해킹이 발생되는 경우, 상기 비휘발성 메모리 장치들의 동작을 디스에이블시키는 해킹 감지 회로를 포함한다.
예시적인 실시예에 있어서, 상기 해킹 감지 회로는 상기 비휘발성 메모리 장치들과의 인터페이스 기능을 수행하는 비휘발성 메모리 인터페이스에 포함될 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 에스에스디에서는 해킹 감지 회로가 액세스 시퀀스가 연속적으로 표준 시퀀스과 일치하지 않는 경우, 비휘발성 메모리 장치의 동작을 불능화시켜서, 제품 분석을 방지할 수 있고, 후에 선택적으로 불능화된 동작을 복구할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 제어 신호들의 예를 나타낸다.
도 3은 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 비휘발성 메모리 장치를 나타내는 블록도이다.
도 4는 도 3의 메모리 셀 어레이를 나타내는 블록도이다.
도 5는 도 4의 메모리 블록들 중 하나를 보여주는 사시도이다.
도 6은 도 5의 메모리 블록의 Ⅰ-Ⅰ' 선에 따른 단면도이다.
도 7은 도 5 및 도 6을 참조하여 설명된 메모리 블록(BLKa)의 등가 회로를 보여주는 회로도이다.
도 8은 도 4의 메모리 블록들 중 하나를 나타내는 사시도이다.
도 9는 도 8의 메모리 블록의 Ⅱ-Ⅱ' 선에 따른 단면도이다.
도 10은 도 8 및 도 9를 참조하여 설명된 메모리 블록의 등가 회로를 보여주는 회로도이다.
도 11은 본 발명의 실시예들에 따른 도 3의 비휘발성 메모리 장치에서 제어 회로의 구성을 나타내는 블록도이다.
도 12는 본 발명의 실시예들에 따른 도 11의 제어 회로에서 해킹 감지 회로의 구성을 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 도 3의 비휘발성 메모리 장치에서 전압 생성기의 구성을 나타내는 블록도이다.
도 14는 도 11의 제어 회로에서 제1 스위치의 구성의 일 예를 나타낸다.
도 15는 도 11의 제어 회로에서 제1 스위치의 구성의 다른 예를 나타낸다.
도 16은 도 3의 비휘발성 메모리 장치에 대한 액세스 리퀘스트를 나타낸다.
도 17은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 18은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 19는 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
도 20은 본 발명의 실시예들에 따른 임베디드 멀티 미디어 카드(eMMC: embedded multimedia card)를 나타내는 블록도이다.
도 21은 본 발명의 실시예들에 따른 유니버셜 플래시 스토리지(UFS: universal flash storage)를 나타내는 블록도이다.
도 22는 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(또는 비휘발성 메모리 시스템, 10)은 메모리 컨트롤러(20) 및 적어도 하나의 비휘발성 메모리 장치(30)를 포함할 수 있다.
도 1에 도시된 메모리 시스템(10)은 메모리 카드, USB 메모리, SSD 등과 같은 플래시 메모리를 기반으로 하는 데이터 저장 매체가 모두 포함될 수 있다.
비휘발성 메모리 장치(30)는 메모리 컨트롤러(20)의 제어에 따라 소거, 기입 또는 독출 동작 등을 수행할 수 있다. 이를 위하여, 비휘발성 메모리 장치(30)는 입출력 라인을 통해 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 입력받는다. 또한, 비휘발성 메모리 장치(30)는 제어 라인을 통하여 제어 신호(CTRL)를 제공받을 수 있다.
비휘발성 메모리 장치(30)는 해킹 감지 회로(600)를 포함할 수 있으며, 해킹 감지 회로(600)는 비휘발성 메모리 장치(30)에 대한 유효하지 않은 액세스 시퀀스를 감지하여 비휘발성 메모리 장치(30)의 동작을 불능화할 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 제어 신호들의 예를 나타낸다.
도 1 및 도 2를 참조하면, 메모리 컨트롤러(20)가 비휘발성 메모리 장치(30)에 인가하는 제어 신호(CTRL)는 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 칩 인에이블 신호(nCE), 독출 인에이블 신호(nRE) 및 기입 인에이블 신호(nWE)를 포함할 수 있다.
메모리 컨트롤러(20)는 비휘발성 메모리 장치(30)에 커맨드 래치 인에이블 신호(CLE)를 전송할 수 있다. 메모리 컨트롤러(20)는 별도로 할당된 제어 핀을 통해 커맨드 래치 인에이블 신호(CLE)를 비휘발성 메모리 장치(30)로 전송할 수 있다. 커맨드 래치 인에이블 신호(CLE)는 입출력 라인들을 통하여 전달되는 정보가 커맨드(CMD)임을 가리키는 신호일 수 있다.
메모리 컨트롤러(20)는 비휘발성 메모리 장치(30)에 어드레스 래치 인에이블 신호(ALE)를 전송할 수 있다. 메모리 컨트롤러(20)는 별도로 할당된 제어 핀을 통해 어드레스 래치 인에이블 신호(ALE)를 비휘발성 메모리 장치(30)로 전송할 수 있다. 어드레스 래치 인에이블 신호(ALE)는 입출력 라인들을 통하여 전달되는 정보가 어드레스(ADDR)임을 가리키는 신호일 수 있다.
메모리 컨트롤러(20)는 비휘발성 메모리 장치(30)에 칩 인에이블 신호(nCE)를 전송할 수 있다. 메모리 컨트롤러(20)는 별도로 할당된 제어 핀을 통해 칩 인에이블 신호(nCE)를 비휘발성 메모리 장치(30)로 전송할 수 있다. 칩 인에이블 신호(nCE)는 비휘발성 메모리 장치(30)가 복수의 메모리 칩들을 포함하는 경우, 복수의 메모리 칩들 중 선택된 메모리 칩을 가리킬 수 있다.
메모리 컨트롤러(20)는 비휘발성 메모리 장치(30)에 독출 인에이블 신호(nRE)를 전송할 수 있다. 메모리 컨트롤러(20)는 별도로 할당된 제어 핀을 통해 어드레스 독출 인에이블 신호(nRE)를 비휘발성 메모리 장치(30)로 전송할 수 있다. 비휘발성 메모리 장치(30)는 독출 인에이블 신호(nRE)에 기초하여 독출된 데이터를 메모리 컨트롤러(20)로 전송할 수 있다.
메모리 컨트롤러(20)는 비휘발성 메모리 장치(30)에 기입 인에이블 신호(nWE)를 전송할 수 있다. 메모리 컨트롤러(20)는 별도로 할당된 제어 핀을 통해 어드레스 기입 인에이블 신호(nWE)를 비휘발성 메모리 장치(30)로 전송할 수 있다. 기입 인에이블 신호(nWE)가 활성화될 때, 비휘발성 메모리 장치(30)는 메모리 컨트롤러(20)로부터 전송되는 신호들을 커맨드(CMD) 또는 어드레스(ADDR)로서 저장할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 비휘발성 메모리 장치를 나타내는 블록도이다.
도 3을 참조하면, 비휘발성 메모리 장치(30)는 메모리 셀 어레이(100), 어드레스 디코더(430), 페이지 버퍼 회로(410), 데이터 입출력 회로(420), 제어 회로(500) 및 전압 생성기(700)를 포함할 수 있다. 제어 회로(500)는 해킹 감지 회로(600)를 포함할 수 있다.
메모리 셀 어레이(100)는 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 어드레스 디코더(430)와 연결될 수 있다. 또한, 메모리 셀 어레이(100)는 복수의 비트 라인들(BLs)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다.
메모리 셀 어레이(100)는 복수의 워드 라인들(WLs) 및 복수의 비트 라인들(BLs)에 연결되는 복수의 메모리 셀들을 포함할 수 있다.
일 실시예에 있어서, 메모리 셀 어레이(100)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(100)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 수직 메모리 셀 스트링들을 포함할 수 있다. 삼차원 메모리 셀 어레이에 대한 자세한 설명은 본 명세서에 참고 문헌으로 결합된 미국 등록 번호 7,679,133; 8,553,466; 8,654,587; 8,559,235 및 미국 공개 번호 2011/0233648에 기술되어 있다.
다른 실시예에 있어서, 메모리 셀 어레이(100)는 기판 상에 이차원 구조(또는 수평 구조)로 형성되는 이차원(two dimensional) 메모리 셀 어레이일 수 있다.
메모리 셀 어레이(100)는 비휘발성 메모리 장치(30)의 설정 데이터가 저장되는 설정 데이터 영역(SDA)과 사용자 데이터가 저장되는 사용자 데이터 영역으로 구분될 수 있다.
설정 데이터는 비휘발성 메모리 장치(30)의 동작 환경을 설정하기 위한 데이터일 수 있다. 예를 들면, 설정 데이터에 기반하여 비휘발성 메모리(30)의 동작에 필요한 각종 전압 레벨들이 세팅될 것이다. 예를 들면, 설정
데이터에 기반하여 비휘발성 메모리 장치(30)의 결함 열(column defect) 및 결함 메모리 블록(block defect)이 관리될 것이다. 이러한 결함 열 및 결함 메모리 블록은비휘발성 메모리 장치(30)의 제조 후 테스트 단계에서 검출되고, 검출 결과에 따라 설정 데이터가 결정될 것이다.
예를 들면, 설정 데이터에 따라 비휘발성 메모리 장치(30)의 동작에 요구되는 알고리즘이 결정될 것이다(algorithm tuning). 예를 들면, 설정 데이터는 비휘발성 메모리 장치(30)의 아이디(IDentification, ID) 정보를 포함할 것이다. 예를 들면, 설정 데이터는 비휘발성 메모리 장치(30)가 유효하지 않은 사용자에 의하여 공격을 받았음을 나타내는 해킹 감지 관련 데이터일 수 있다.
비휘발성 메모리 장치(30)에 파워가 공급되기 시작하면(파워-업 신호 (PWRUP)가 인가되면), 비휘발성 메모리 장치(30)는 설정 데이터를 감지하고, 감지된 데이터에 기반하여 동작할 수 있다.
도 4는 도 3의 메모리 셀 어레이를 나타내는 블록도이다.
도 4를 참조하면, 메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 실시예에 있어서, 메모리 블록들(BLK1~BLKz)은 도2에 도시된 어드레스 디코더(430)에 의해 선택된다. 예를 들면, 어드레스 디코더(430)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록(BLK)을 선택할 수 있다.
도 5는 도 4의 메모리 블록들(BLK1~BLKz) 중 하나(BLKa)를 보여주는 사시도이다. 도 6은 도 5의 메모리 블록(BLKa)의 Ⅰ-Ⅰ' 선에 따른 단면도이다.
도 5 및 도 6을 참조하면, 메모리 블록(BLKa)의 기판(111)이 제공된다. 예를 들면, 기판(111)은 p 도전형을 갖는 웰일 것이다.
기판(111) 상에 소자 분리막(IL)이 제공되어 활성 영역이 정의된다. 예시적으로, 제3 방향(D3)을 따라 신장되며, 제1 방향(D1)을 따라 특정 거리만큼 이격된 3 개의 활성 영역들이 정의되는 것으로 도시되어 있다. 그러나, 활성 영역들의 수는 한정되지 않는다.
각 활성 영역 상에 터널 절연막들(TI)이 제공된다. 각 활성 영역에서, 터널 절연막들(TI)은 제3 방향(D3)을 따라 특정 거리만큼 이격되어 제공된다. 예를 들면, 각 터널 절연막(TI)은 열산화막을 포함할 수 있다. 예를 들면, 각 터널 절연막(TI)은 산화막을 포함할 수 있다.
각 활성 영역에서, 터널 절연막들(TI) 상에 전하 저장막들(CL)이 제공된다. 예를 들면, 전하 저장막들(CL)은 폴리 실리콘과 같은 도전 물질을 포함할 수 있다. 예를 들면, 각 전하 저장막(CL)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 수 있다.
전하 저장막들(CL)이 폴리 실리콘과 같은 도전 물질을 포함할 때, 전하 저장막은(CL)은 부유 게이트들(floating gate)로 동작할 것이다. 즉, 전하 저장막들(CL)은 전하를 축적(accumulate)함으로써 데이터를 저장할 것이다. 전하 저장막들(CL)이 절연 물질을 포함할 때, 전하 저장막들(CL)은 전하 포획층으로 동작할 것이다. 즉, 전하 저장막들(CL)은 전하를 포획(trap)함으로써 데이터를 저장할 것이다.
터널 절연막들(TI) 및 전하 저장막들(CL)은 제1 방향(D1)을 따라 복수의 활성 영역들 상에 제공된다. 터널 절연막들(TI) 및 전하 저장막들(CL)이 제1 방향(D1)을 따라 제공되는 축선 상에서, 제1 방향(D1)을 따라 제공되는 블로킹 절연막들(BI)이 제공된다. 각 블로킹 절연막(BI)은 질화막을 포함할 수 있다. 각 블로킹 절연막(BI)은 터널링 절연막들(TI) 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 수 있다.
터널 절연막들(TI) 상에 폴리 실리콘막이 제공된다. 폴리 실리콘막은 제1 방향(D1)을 따라 복수의 활성 영역들 상으로 신장된다. 폴리 실리콘막은 제3 방향(D3)을 따라 특정 거리만큼 이격되어 제공된다.
각 터널링 절연막(TI), 전하 저장막(CL), 블로킹 절연막(BI), 그리고 폴리 실리콘막은 게이트 구조물을 형성한다. 예시적으로, 각 터널링 절연막(TI), 전하 저장막(CL), 블로킹 절연막(BI), 그리고 폴리 실리콘막은 메모리 셀(MC)을 형성할 것이다. 예시적으로, 특정 게이트 구조물에서, 블로킹 절연막(BI)에 천공이 형성되어, 폴리 실리콘막 및 전하 저장막(CL)이 연결될 수 있다. 이 게이트 구조물은 선택 트랜지스터(SST 또는 GST)를 형성할 것이다.
예시적으로, 전하 저장막(CL)이 절연 물질을 포함하는 경우, 선택 트랜지스터(SST 또는 GST)의 게이트 구조물의 블로킹 절연막(BI)에 천공이 제공되지 않을 수 있다. 즉, 선택 트랜지스터(SST 또는 GST)의 게이트 구조물의 전하 저장막(CL) 및 제어 폴리 실리콘막은 블로킹 절연막(BI)에 의해 분리될 수 있다.
예시적으로, 메모리 셀의 게이트 구조물을 형성하는 폴리 실리콘막은 제1 방향(D1)을 따라 신장되어 워드 라인(WL)을 형성할 것이다. 예시적으로, 선택 트랜지스터(SST 또는 GST)의 게이트 구조물을 형성하는 폴리 실리콘막은 제1 방향(D1)을 따라 신장되어 선택 라인(SSL 또는 GSL)을 형성할 것이다.
게이트 구조물들 사이에, n 도전형을 갖는 접합 영역들이 형성된다. 이때, 선택 트랜지스터(SST 또는 GST)의 소스 및 드레인이 함께 형성될 것이다. 접지 선택 트랜지스터(GST)의 소스 상에, 제1 방향(D1)을 따라 신장되는 도전 물질이 제공된다. 이 도전 물질은 공통 소스 라인(CSL)을 형성한다. 예를 들면, 공통 소스 라인(CSL)은 폴리 실리콘을 포함할 것이다. 예를 들면, 공통 소스 라인(CSL)은 금속 물질을 포함할 것이다.
스트링 선택 트랜지스터(SST)의 드레인 상에, 비트 라인(BL)과 연결되는 비트 라인 컨택(BP)이 제공된다. 즉, 스트링 선택 트랜지스터(SST)의 드레인은 비트 라인 컨택(BP)을 통해 대응하는 비트 라인(BL)과 연결된다. 비트 라인들은 활성 영역들과 동일한 축선 상에 제공된다. 예시적으로, 3 개의 비트 라인들이 도시되어 있다.
도 7은 도 5 및 도 6을 참조하여 설명된 메모리 블록(BLKa)의 등가 회로를 보여주는 회로도이다.
도 7에 도시된 메모리 블록(BLKa)은 기판에 이차원 구조로 형성되는 이차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKa)에 포함되는 복수의 메모리 셀 스트링들은 상기 기판과 수평한 방향으로 형성될 수 있다.
도 7을 참조하면, 메모리 블록(BLKa)은 복수의 메모리 셀 스트링들(NS1, NS2, NS3, ..., NSn)을 포함할 수 있다.
복수의 메모리 셀 스트링들(NS1, NS2, NS3, ..., NSn) 각각은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다.
복수의 메모리 셀 스트링들(NS1, NS2, NS3, ..., NSn)에 포함되는 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)에 공통으로 연결될 수 있다. 복수의 메모리 셀 스트링들(NS1, NS2, NS3, ..., NSn)에 포함되는 복수의 메모리 셀들(MC) 중에서 동일한 로우에 형성되는 메모리 셀들은 상응하는 워드 라인(WL1, WL2, WL3, WL4, ..., WL(m-1), WLm)에 공통으로 연결될 수 있다. 복수의 메모리 셀 스트링들(NS1, NS2, NS3, ..., NSm)에 포함되는 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 공통으로 연결될 수 있다.
복수의 메모리 셀 스트링들(NS1, NS2, NS3, ..., NSn)에 포함되는 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.복수의 메모리 셀 스트링들(NS1, NS2, NS3, ..., NSn)에 포함되는 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3, ..., BLn)에 연결될 수 있다. 여기서, n 및 m은 각각 양의 정수를 나타낸다.
도 8은 도 4의 메모리 블록들(BLK1~BLKz) 중 하나(BLKb)를 나타내는 사시도이다. 도 9는 도 8의 메모리 블록(BLKb)의 Ⅱ-Ⅱ' 선에 따른 단면도이다.
도 8 및 도 9를 참조하면, 메모리 블록(BLKb)은 제1 내지 제3 방향(D1~D3)들을 따라 신장된 구조물들을 포함한다.
우선, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제1 타입(예를 들면, 제1 도전형(conductive type))을 갖는 웰(well) 일 것이다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 p 웰일 것이다. 예를 들면, 기판(111)은 n 웰 내에 제공되는 포켓 p 웰 일 것이다. 이하에서, 기판(111)은 p 타입웰(또는 p 타입 포켓 웰)인 것으로 가정한다. 그러나, 기판(111)의 도전형은 p 타입인 것으로 한정되지 않는다.
기판(111) 상에, 제1 방향(D1)을 따라 신장된 복수의 도핑 영역들(311~314)이 제공된다. 예를 들면, 복수의 도핑영역들(311~314)은 기판(111)과 상이한 제2 타입(예를 들면, 제 2 도전형(conductive type))을 가질 것이다. 예를 들면, 복수의 도핑 영역들(311~314)은 n 타입을 가질 것이다. 이하에서, 제1 내지 제4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 가정한다. 그러나, 제1 내지 제4 도핑 영역들(311~314)의 도전형은 n 타입으로 한정되지 않는다.
제1 및 제2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, 제1 방향(D1)을 따라 신장되는 복수의 절연 물질들(112)이 제2 방향(D2)을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112)은 제2 방향(D2)을 따라 특정 거리 만큼 이격되어 제공될 것이다. 예시적으로, 절연 물질들(112)은 산화막과 같은 절연 물질을 포함할 것이다.
제1 및 제2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, 제1 방향(D1)을 따라 순차적으로 배치되며 제2 방향(D2)을 따라 절연 물질들(112)을 관통하는 복수의 필라들(113)이 제공된다. 예시적으로, 복수의 필라들(113)은 절연 물질들(112)을 관통하여 기판(111)과 접촉할 것이다.
예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 채널막(114)은 제1 타입을 갖는 실리콘 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 채널막(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 채널막(114)은 p 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 채널막(114)은 p 타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부 물질(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부 물질(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 내부 물질(115)은 에어 갭(air gap)을 포함할 수 있다.
제1 및 제2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, 제2 방향(D2)을 따라 마지막 절연 물질(112)의 제2 방향(D2) 쪽의 노출면에 제공되는 절연막(116)은 제거될 수 있다.
예시적으로, 절연막(116)의 두께는 절연 물질들(112) 사이의 거리의 1/2 보다 작을 것이다. 즉, 절연 물질들(112) 중 제 1 절연 물질의 하부면에 제공된 절연막(116), 그리고 제 1 절연 물질 하부의 제 2 절연 물질의 상부면에 제공된 절연막(116) 사이에, 절연 물질들(112) 및 절연막(116) 이외의 물질이 배치될 수 있는 영역이 제공될 것이다. 제1 및 제2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면 상에 제1 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제1 방향(D1)을 따라 신장되는 제1 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, 제1 방향으로 신장되는 제1 도전 물질(211)이 제공된다.
절연 물질들(112) 중 특정 절연 물질의 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, 제1 방향(D1)을 따라 신장되는 제1 도전 물질이 제공된다. 다시 말하면, 절연 물질들(112) 사이에 제1 방향(D1)으로 신장되는 복수의 제1 도전 물질들(221~281)이 제공되되, 절연 물질들(112) 및 제1 도전 물질들(221~281) 사이에 절연막(116)이 제공되는 것으로 이해될 수 있다. 예시적으로, 제1 도전 물질들(211~291)은 금속 물질을 포함할 것이다. 예시적으로, 제1 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질을 포함할 것이다.
제2 및 제3 도핑 영역들(312, 313) 사이의 영역에서, 제1 및 제2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향(D1)으로 신장되는 복수의 절연 물질들(112), 제 1 방향(D1)을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향(D1)을 따라 신장되는 복수의 제 1 도전 물질들(212~292)이 제공된다. 제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들([0211] 311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향(D1)으로 신장되는 복수의 절연 물질들(112), 제 1 방향(D1)을 따라 순차적으로 배치되며 제 3 방향(D3)을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향(D1)을 따라 신장되는 복수의 제 1 도전 물질들(213~293)이 제공된다.
복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 제 2 타입으로 도핑된 실리콘 물질들을 포함할 것이다. 예를 들면, 드레인들(320)은 n 타입으로 도핑된 실리콘 물질들을 포함할 것이다. 이하에서, 드레인들(320)은 n 타입 실리콘 물질들을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 n 타입 실리콘 물질들을 포함하는 것으로 한정되지 않는다.
예시적으로, 각 드레인(320)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(320)은 대응하는 필라(113)의 상부에 패드 형태로 제공될 수 있다. 예시적으로, 각 드레인(320)은 대응하는 필라(113)의 채널막(114)의 일부까지 연장될 수 있다.
드레인들(320) 상에, 제 3 방향(D3)으로 신장된 제 2 도전 물질들(331~333)이 제공된다. 제 2 도전 물질들(331~333)은 제 1 방향(D1)을 따라 특정 거리만큼 이격되어 배치된다. 제 2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 제 3 방향(D3)으로 신장된 제 2 도전 물질(333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 금속 물질들을 포함할 것이다. 예시적으로, 제 2 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들을 포함할 것이다. 이하에서, 제 1 도전 물질들(211~291, 212~292, 213~293)의 높이가 정의된다. 제 1 도전 물질들(211~291, 212~292, 213~293)은 기판(111)으로부터 순차적으로 제 1 내지 제 9 높이를 갖는 것으로 정의된다. 즉, 기판(111)과 인접한 제 1 도전 물질들(211~213)은 제 1 높이를 갖는다. 제 2 도전 물질들(331~333)과 인접한 제1 도전 물질들(291~293)은 제9 높이를 갖는다. 제 1 도전 물질들(211~291, 212~292, 213~293) 중 특정 도전 물질의 기판(111)으로부터의 순서가 증가할수록, 제 1 도전 물질의 높이는 증가한다.
도 8 및 도 9에서, 필라들(113)은 절연막(116) 및 복수의 제 1 도전 물질들(211~291, 212~292, 213~293)과 함께 낸드 스트링을 형성한다. 예를 들면, 각 필라(113)는 절연막(116)의 인접한 영역 및 제 1 도전 물질들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 낸드 스트링(NS)을 형성한다. 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함한다.
도 10은 도 8 및 도 9를 참조하여 설명된 메모리 블록(BLKb)의 등가 회로를 보여주는 회로도이다.
도 10에 도시된 메모리 블록(BLKb)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKb)에 포함되는 복수의 메모리 셀 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 10을 참조하면, 메모리 블록(BLKb)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 셀 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 셀 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 9에는 복수의 메모리 셀 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 워드 라인(WL1, WL2, ..., WL8)에 연결될 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 9에는 메모리 블록(BLKb)이 여덟 개의 워드 라인들(WL1, WL2, ..., WL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
다시 도 3을 참조하면, 제어 회로(500)는 메모리 컨트롤러(20)로부터 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 수신하고, 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 비휘발성 메모리 장치(10)의 소거 루프, 프로그램 루프 및 독출 동작을 제어할 수 있다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다.
예를 들어, 제어 회로(500)는 커맨드 신호(CMD)에 기초하여 전압 생성기(600)를 제어하기 위한 제어 신호들(CTLs)을 생성하고, 어드레스 신호(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(500)는 로우 어드레스(R_ADDR)를 어드레스 디코더(430)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(420)에 제공할 수 있다. 또한 제어 회로(500)는 커맨드(CMD) 및 어드레스(ADDR)의 액세스 시퀀스에 기초하여 상기 액세스 시퀀스가 유효하지 않는 것인지를 판단하고, 상기 액세스 시퀀스가 연속적으로 유효하지 않은 것을 판단되는 경우, 상기 액세스 시퀀스를 해킹으로 간주하여 상기 비휘발성 메모리 장치(30)의 동작을 불능화시키는 해킹 감지 회로(600)를 포함할 수 있다.
어드레스 디코더(430)는 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(100)와 연결될 수 있다. 프로그램 동작 또는 독출 동작 시, 어드레스 디코더(430)는 제어 회로(500)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 워드 라인들(WLs) 중의 하나를 선택 워드라인인 제1 워드라인으로 결정하고, 복수의 워드 라인들(WLs) 중에서 제1 워드라인을 제외한 나머지 워드 라인들을 비선택 워드라인들로 결정할 수 있다.
전압 생성기(700)는 제어 회로(500)로부터 제공되는 제어 신호들(CTLs)에 기초하여 비휘발성 메모리 장치(30)의 동작에 필요한 워드 라인 전압들(VWLs)을 생성할 수 있다. 전압 생성기(600)로부터 생성되는 워드 라인 전압들(VWLs)은 어드레스 디코더(430)를 통해 복수의 워드 라인들(WLs)에 인가될 수 있다.
예를 들어, 소거 동작 시, 전압 생성기(700)는 메모리 블록의 웰에 소거 전압을 인가하고 메모리 블록의 모든 워드라인들에 접지 전압을 인가할 수 있다. 소거 검증 동작 시, 전압 생성기(700)는 하나의 메모리 블록의 모든 워드라인들에 소거 검증 전압을 인가하거나 워드라인 단위로 소거 검증 전압을 인가할 수 있다.
예를 들어, 프로그램 동작 시, 전압 생성기(700)는 제1 워드라인에 프로그램 전압을 인가하고, 비선택 워드라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작 시, 전압 생성기(700)는 제1 워드라인에 프로그램 검증 전압을 인가하고, 비선택 워드라인들에는 검증 패스 전압을 인가할 수 있다.
또한, 독출 동작 시, 전압 생성기(700)는 제1 워드라인에 독출 전압을 인가하고, 비선택 워드라인들에는 독출 패스 전압을 인가할 수 있다.
또한 해킹이 발생한 경우, 전압 생성기(700)는 제어 신호(CTLs)에 기초하여 고전압(HV)을 제어 회로(500)에 제공할 수 있다.
페이지 버퍼 회로(410)는 복수의 비트 라인들(BLs)을 통해 메모리 셀 어레이(100)와 연결될 수 있다. 페이지 버퍼 회로(410)는 복수의 페이지 버퍼를 포함할 수 있다. 일 실시예에 있어서, 하나의 페이지 버퍼에 하나의 비트 라인이 연결될 수 있다. 다른 실시예에 있어서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인들이 연결될 수 있다.
페이지 버퍼 회로(410)는 프로그램 동작 시 선택된 페이지에 프로그램될 데이터를 임시로 저장하고, 독출 동작 시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(420)는 데이터 라인들(DLs)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다. 프로그램 동작 시, 데이터 입출력 회로(420)는 메모리 컨트롤러(20)로부터 프로그램 데이터(DATA)를 수신하고, 제어 회로(500)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼 회로(410)에 제공할 수 있다. 독출 동작 시, 데이터 입출력 회로(420)는 제어 회로(500)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(410)에 저장된 독출 데이터(DATA)를 상기 메모리 컨트롤러(20)에 제공할 수 있다.
또한, 페이지 버퍼 회로(410)와 입출력 회로(420)는 메모리 셀 어레이(100)의 제1 저장 영역으로부터 데이터를 독출하고, 독출된 데이터를 메모리 셀 어레이(100)의 제2 저장 영역에 기입할 수 있다. 즉, 페이지 버퍼 회로(410)와 입출력 회로(420)는 카피-백(copy-back) 동작을 수행할 수 있다. 페이지 버퍼 회로(410)와 입출력 회로(420)는 제어 회로(500)에 의하여 제어될 수 있다.
도 11은 본 발명의 실시예들에 따른 도 3의 비휘발성 메모리 장치에서 제어 회로의 구성을 나타내는 블록도이다.
도 11을 참조하면, 제어 회로(500)는 커맨드 디코더(510), 어드레스 버퍼(520), 제어 신호 생성기(530), 제1 스위치(540), 제2 스위치(550) 및 해킹 감지 회로(600)를 포함할 수 있다. 또한 제어 회로(500)는 데이터 감지기(540)를 더 포함할 수 있다.
커맨드 디코더(510)는 커맨드 신호(CMD)를 디코딩하여 디코딩된 커맨드(D_CMD)를 제2 스위치(550)와 제1 스위치(540)를 통하여 제어 신호 생성기(530)에 제공할 수 있다.
어드레스 버퍼(520)는 어드레스 신호(ADDR)를 수신하고, 어드레스 신호(ADDR) 중 로우 어드레스(R_ADDR)는어드레스 디코더(430)에 제공하고 컬럼 어드레스(C_ADDR)는 데이터 입출력 회로(420)에 제공할 수 있다.
제어 신호 생성기(530)는 디코딩된 커맨드(D_CMD)를 수신하고, 디코딩된 커맨드(D_CMD)가 지시하는 동작에 기초하여 제어 신호들(CTLs)을 생성하고, 생성된 제어 신호들(CTLs)을 전압 생성기(700)에 제공할 수 있다.
제2 스위치(550)는 3단자 스위치로서 입력 단자는 커맨드 디코더(510)에 연결되고, 제1 단자(551)는 제1 스위치(540)에 연결되고, 제2 단자(552)는 리커버리 경로(RPTH)를 통하여 제어 신호 생성기(530)에 연결될 수 있다. 제2 스위치(550)는 외부에서 리커버리 코드(RCD)가 인가되는 경우를 제외하고는 커맨드 디코더(510)를 제1 스위치(540)에 연결시킨다. 커맨드 디코더(510)로부터 리커버리 코드(RCD)가 인가되는 경우, 제2 스위치(550)는 커맨드 디코더(510)를 리커버리 경로(RPTH)를 통하여 제어 신호 생성기(530)에 연결시킬 수 있다.
제1 스위치(540)는 고전압(HV)에 의하여 파괴되지 전까지는 커맨드 디코더(510)를 메인 경로(MPTH)를 통하여 제어 신호 생성기(530)에 연결시킬 수 있다. 해킹 감지 회로(600)가 커맨드(CMD) 및 어드레스(ADDR)의 액세스 리퀘스트에 기초하여 해킹이 발생하였음을 감지하는 경우, 해킹 감지 회로(600)는 해킹 감지 신호(HDS)를 제어 신호 생성기(530)에 제공할 수 있다.
제어 신호 생성기(530)는 해킹 감지 신호(HDS)에 응답하여 해킹 제어 신호(HCTL)를 전압 생성기(700)에 제공하고, 전압 생성기(700)는 제어 신호(HCTL)에 응답하여 고전압(HV)을 제1 스위치(540)에 인가하여 제1 스위치(540)를 파괴할 수 있다. 제1 스위치(540)가 파괴되면, 리커버리 경로(RPTH)가 커맨드 디코더(510)에 연결되기 전까지는 커맨드 디코더(510)와 제어 신호 생성기(530)가 서로 차단되므로 비휘발성 메모리 장치(30)의 동작은 불능화될 수 있다.
해킹 감지 회로(600)는 커맨드(CMD) 및 어드레스(ADDR)의 액세스 시퀀스를 수신하고, 상기 액세스 시퀀스가 비휘발성 메모리 장치(30)의 스펙(specification)에서 정의된 표준 시퀀스가 일치하는지 여부를 판단할 수 있다. 해킹 감지 회로(600)는 상기 액세스 시퀀스가 표준 시퀀스와 연속적으로 일치하는 않는 것이 기준 횟수를 초과하는 경우, 해킹 감지 신호(HDS)를 활성화시켜 제어 신호 생성기(540)에 제공할 수 있다.
제어 신호 생성기(530)는 활성화된 해킹 감지 신호(HDS)를 수신하는 경우, 상술한 바와 같이 해킹 제어 신호(HCTL)를 전압 생성기(700)에 제공하고, 전압 생성기(700)는 제어 신호(HCTL)에 응답하여 고전압(HV)을 제1 스위치(540)에 인가하여 제1 스위치(540)를 파괴할 수 있다.
해킹 감지 회로(600)는 또한 해킹 감지 신호(HDS)를 도 3의 페이지 버퍼 회로(410)에 제공할 수 있고, 페이지 버퍼 회로(410)는 해킹 감지 신호(HDS)에 응답하여 설정 데이터 영역(SDA)에 해킹 감지 관련 데이터 코드를 기입할 수 있다. 그런 후, 비휘발성 메모리 장치(30)에 다시 파워가 공급되기 시작하면(파워 업 되면), 페이지 버퍼 회로(410)는 설정 데이터 영역(SDA)으로부터 설정 데이터 세트(SDS)를 독출하고, 설정 데이터 세트(SDS) 중 해킹 감지 관련 데이터 코드(HDC)에 따라 코드 감지 신호(CDS)를 제어 신호 생성기(530)에 제공할 수 있다. 페이지 버퍼 회로(410)는 설정 데이터 세트(SDS) 중 해킹 감지 관련 데이터 코드(HDC)를 제외한 나머지 설정 데이터는 커맨드 디코더(510)에 제공할 수 있다.
제어 신호 생성기(530)는 활성화된 코드 감지 신호(CDS)를 수신하는 경우, 상술한 바와 같이 해킹 제어 신호(HCTL)를 전압 생성기(700)에 제공하고, 전압 생성기(700)는 해킹 제어 신호(HCTL)에 응답하여 고전압(HV)을 제1 스위치(540)에 인가하여 제1 스위치(540)를 파괴할 수 있다.
도 12는 본 발명의 실시예들에 따른 도 11의 제어 회로에서 해킹 감지 회로의 구성을 나타내는 블록도이다.
도 12를 참조하면, 해킹 감지 회로(600)는 액세스 시퀀스 분석기(610), 카운터(620) 및 해킹 감지 신호 생성기(630)를 포함할 수 있다.
액세스 시퀀스 분석기(610)는 커맨드(CMD) 및 어드레스(ADDR)의 액세스 시퀀스가 표준 시퀀스가 일치되는지 여부를 판단하고, 상기 액세스 시퀀스가 표준 시퀀스와 일치하지 않는 경우에 제1 로직 레벨로 활성화되는 판정 신호(DS)를 출력할 수 있다. 또한 액세스 시퀀스 분석기(610)는 상기 액세스 시퀀스가 상기 표준 시퀀스와 일치하는 경우에는 제2 로직 레벨로 비활성화되는 판정 신호(DS)를 출력할 수 있다.
카운터(620)는 활성화된 판정 신호(DS)를 카운팅하여 카운팅 신호(CS)를 출력할 수 있다.카운터(620)는 비활성화된 판정 신호(DS)를 수신하는 경우 리셋될 수 있다. 해킹 감지 신호 생성기(630)는 카운팅 신호(CS)가 기준 값을 초과하는 경우 활성화되는 제1 해킹 감지 신호(HDS1)를 출력할 수 있다.
액세스 시퀀스 분석기(610)는 커맨드(CMD) 및 어드레스(ADDR) 중 적어도 하나가 표준 시퀀스와 일치하지 않는 경우, 활성화되는 판정 신호(DS)를 출력할 수 있다.
도 13은 본 발명의 실시예들에 따른 도 3의 비휘발성 메모리 장치에서 전압 생성기의 구성을 나타내는 블록도이다.
도 13을 참조하면, 전압 생성기(700)는 고전압 생성기(710) 및 저전압 생성기(730)를 포함할 수 있다. 실시예에 있어서, 전압 생성기(700)는 음전압(negative voltage) 생성기(750)를 더 포함할 수 있다.
고전압 생성기(710)는 제1 제어 신호(CTL1)에 응답하여 디코딩된 커맨드(D_CMD)가 지시하는 동작에 따라 프로그램 전압(VPGM), 프로그램 패스 전압(VPPASS), 검증 패스 전압(VVPASS), 독출 패스 전압(VRPASS) 및 소거 전압(VRES)을 생성할 수 있다. 프로그램 전압(VPGM)은 선택 워드라인에 인가되고, 프로그램 패스 전압(VPPASS), 프로그램 검증 패스 전압(VVPASS), 독출 패스 전압(VRPASS)은 비선택 워드라인들에 인가되고, 소거 전압(VRES)은 메모리 블록의 웰에 인가될 수 있다. 제1 제어 신호(CTL1)는 복수의 비트들을 포함하여 디코딩된 커맨드(D_CMD)가 지시하는 동작을 나타낼 수 있다. 또한 고전압 생성기(710)는 제어 신호(HCTL)에 응답하여 프로그램 전압(VPGM)을 고전압(HV)으로서 제1 스위치(540)에 인가할 수 있다.
저전압 생성기(7630)는 제2 제어 신호(CTL2)에 응답하여 디코딩된 커맨드(D_CMD)가 지시하는 동작에 따라 프로그램 검증 전압(VPV), 독출 전압(VRD) 및 소거 검증 전압(VEV)을 생성할 수 있다. 프로그램 검증 전압(VPV), 독출 전압(VRD) 및 소거 검증 전압(VEV)은 동작에 따라 선택 워드라인에 인가될 수 있다. 제2 제어 신호(CTL2)는 복수의 비트들을 포함하여 디코딩된 커맨드(D_CMD)가 지시하는 동작을 나타낼 수 있다.
음전압 생성기(750)는 제3 제어 신호(CTL3)에 응답하여 디코딩된 커맨드(D_CMD)가 지시하는 동작에 따라 음의 레벨을 가지는 프로그램 검증 전압(VPV'), 독출 전압(VRD') 및 소거 검증 전압(VEV')을 생성할 수 있다. 제3 제어 신호(CTL3)는 복수의 비트들을 포함하여 디코딩된 커맨드(D_CMD)가 지시하는 동작을 나타낼 수 있다.
도 14는 도 11의 제어 회로에서 제1 스위치의 구성의 일 예를 나타낸다.
도 14를 참조하면, 제1 스위치(540a)는 피모스 트랜지스터(541)로 구현될 수 있다. 피모스 트랜지스터(541)는 제2 스위치(550)의 제1 단자(551)에 연결되는 제1 단자, 메인 경로(MPTH)에 연결되는 제2 단자 및 접지 전압(GND)에 연결되는 게이트를 구비할 수 있다.
따라서 제1 스위치(540a)는 고전압(HV)이 제1 스위치(540a)에 인가되기 전까지는 커맨드 디코더(510)를 메인 경로(MPTH)를 통하여 제어 신호 생성기(530)에 연결시킬 수 있다. 고전압(HV)이 인가되면, 제1 스위치(540a)는 파괴되어 커맨드 디코더(510)와 제어 신호 생성기(530)는 서로 단절된다.
도 15는 도 11의 제어 회로에서 제1 스위치의 구성의 다른 예를 나타낸다.
도 15를 참조하면, 제1 스위치(540b)는 전기적 퓨즈(electrical fuse, 543)로 구현될 수 있다. 전기적 퓨즈(543)는 제2 스위치(550)의 제1 단자(551)에 연결되는 제1 단자 및 메인 경로(MPTH)에 연결되는 제2 단자를 구비할 수 있다.
따라서 제1 스위치(540b)는 고전압(HV)이 제1 스위치(540b)에 인가되기 전까지는 언컷(uncut)되어 커맨드 디코더(510)를 메인 경로(MPTH)를 통하여 제어 신호 생성기(530)에 연결시킬 수 있다. 고전압(HV)이 인가되면, 제1 스위치(540b)는 컷(cut)되어 커맨드 디코더(510)와 제어 신호 생성기(530)는 서로 단절된다.
도 16은 도 3의 비휘발성 메모리 장치에 대한 액세스 리퀘스트를 나타낸다.
도 1, 도 3 및 도 16을 참조하면, 제1 시각(T1)에서 칩 인에이블 신호(nCE)는 로우 레벨로 활성화되어 활성화 상태를 유지한다. 제1 시각(T1)과 제2 시각(T2) 사이에서 커맨드 래치 인에이블 신호(CLE)가 활성화되는 동안 '00h'의 커맨드(CMD)가 제어 회로(500)에 전달되고, 제2 시각(T2)과 제3 시각(T3) 사이에서 어드레스 래치 인에이블 신호(ALE)가 하이 레벨로 활성화되어, 타겟 페이지에 대한 어드레스(C1C2R1R2R3)가 제어 회로(520)에 전달된다. 제3 시각(T3)에서 제4 시각(T4) 사이에 커맨드 래치 인에이블 신호(CLE)가 활성화되는 동안 '30h'의 커맨드(CMD)가 제어 회로(500)에 전달되고 제어 회로(500)에 제어에 따라 제4 시각(T4)에서 제5 시각(T5) 동안 페이지 버퍼 회로(410)는 메모리 셀 어레이(100)의 타겟 페이지의 데이터를 감지 및 래치한다. 제5 시각(T5) 이후에, 페이지 버퍼 회로(410)에 저장된 데이터(D1, D2)는 독출 인에이블 신호(nRE)가 로우 레벨로 천이하는 것에 동기되어 데이터 입출력 회로(420)를 통하여 비휘발성 메모리 장치(30)의 외부, 즉 메모리 컨트롤러(20)로 출력될 수 있다.
도 16에서 기입 인에이블 신호(nWE)는 제1 시각(T1)과 제2 시각(T2) 사이에서 '00h'의 커맨드(CMD)가 입력되는 겨우 로우 레벨로 활성화될 수 있고, 제2 시각(T2)과 제3 시각(T3) 사이에서 어드레스(C1C2R1R2R3)가 입력될 때 활성화될 수 있고, 제3 시각(T3)과 제4 시각(T4) 사이에서 '30h'의 커맨드(CMD)가 입력될 때 활성화될 수 있고, 제4 시각(T4) 이후에는 하이 레벨로 비활성화될 수 있다.
도 16에서는 비휘발성 메모리 장치(30)에 대한 독출 동작이 수행되는 경우의 액세스 시퀀스를 나타내었다. 그런데 비휘발성 메모리 장치(30)에 대하여 유효하지 않은 액세스의 경우에, '00h' 및 '30h'와 같은 커맨드 셋트들이 비휘발성 메모리 장치(30)의 스펙에서 정의된 표준 커맨드 세트들과 일치하지 않을 수 있다. 또한, '00h' 이후에 제어 회로(500)에 입력되는 액세스 어드레스(C1C2R1R2R3)는 두 개의 칼럼 어드레스(C1C2)와 세 개의 로우 어드레스(R1R2R3)가 순차적으로 입력되는데 비휘발성 메모리 장치(30)에 대하여 유효하지 않은 액세스의 경우에는 액세스 어드레스가 표준 시퀀스와 일치하지 않을 수 있다. 도 11의 해킹 검출 회로(600)는 커맨드(CMD)와 어드레스(ADDR)의 액세스 시퀀스가 표준 시퀀스와 일치하는지 여부를 판단하고, 연속적으로 상기 액세스 시퀀스가 상기 표준 시퀀스와 일치하지 않는 횟수가 기준 횟수를 초과하는 경우에는 이를 해킹이 발생한 것으로 판단하고, 해킹 검출 신호(HDS)를 활성화시켜 제어 신호 생성기(530)에 제공할 수 있다.
도 17은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 3 및 도 11 내지 도 17을 참조하면, 해킹 감지 회로(600)의 카운터(620)를 리셋한다(S110). 해킹 감지 회로(610)의 액세스 시퀀스 분석기(610)는 커맨드(CMD) 및 어드레스(ADDR)의 액세스 시퀀스가 비휘발성 메모리 장치(30)의 표준 시퀀스에 합치하는 유효 시퀀스인지 여부를 판단한다(S120). 액세스 시퀀스가 유효한 시퀀스라면(S120에서 NO), 카운터(620)를 다시 리셋시킨다(S110). 액세스 시퀀스가 유효하지 않은 시퀀스라면(S120에서 YES), 카운터(620)의 카운팅 신호(CV)를 1 만큼 증가시킨다(S130). 카운팅 신호(CV)가 기준값(MAX)을 초과하였는지 여부를 판단한다(S140). 카운팅 신호(CV)가 기준값(MAX)을 초과하지 않았다면(S140에서 NO), 단계(S120)로 복귀한다. 카운팅 신호(CV)가 기준값(MAX)을 초과하면(S140에서 YES), 해킹 감지 신호(HDS)를 활성화시켜 비휘발성 메모리 장치(30)의 동작을 불능화시킨다(S150).
도 17의 동작 방법에서는 액세스 시퀀스의 순서에 상관 없이 액세스 시퀀스가 표준 시퀀스에 합치하는지 여부를 판단한다.
도 18은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 18의 방법은 액세스 시퀀스의 순서에 의존적으로 액세스 시퀀스가 표준 시퀀스에 합치하는지 여부를 판단하는 점에서 도 17의 방법과 차이가 있다. 따라서 이에 대하여만 상세히 설명한다.
도 3, 도 11 내지 도 16 및 도 18을 참조하면, 해킹 감지 회로(600)의 카운터(620)를 리셋한다(S110). 해킹 감지 회로(610)의 액세스 시퀀스 분석기(610)는 첫 번째 액세스 시퀀스(SEQUENCE#1) 및 두 번째 액세스 시퀀스(SEQUENCE#2)에 대하여는 표준 시퀀스에 합치하는 유효 시퀀스인지 여부를 판단하지 않는다(S115). 해킹 감지 회로(610)의 액세스 시퀀스 분석기(610)는 세 번째 액세스 시퀀스부터 액세스 시퀀스가 표준 시퀀스에 합치하는 유효 시퀀스인지 여부를 판단한다(S120). 이후의 동작은 도 17의 방법과 동일하므로 이에 대한 상세한 설명은 생략한다.
도 19는 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
도 19를 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.
비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(VPP)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(1100)은 전술한 도 3의 비휘발성 메모리 장치(30)로 구현될 수 있다. 비휘발성 메모리 장치들(1100) 각각은 메모리 셀 어레이, 제어 회로, 전압 생성기, 페이지 버퍼 회로 및 데이터 입출력 회로를 포함할 수 있다.
SSD 제어기(1200)는 복수의 채널들(CH1~CH4)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다.
버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(1220)는 기입 요청시 파인 프로그램 동작에 이용될 데이터를 버퍼링해 놓을 수 있다. 도 19에서 버퍼 메모리(1220)는 SSD 제어기(1200) 내부에 존재하지만, 반드시 여기에 제한되지 않을 것이다. 버퍼 메모리는 SSD 제어기(1200)의 외부에 별도로 존재할 수도 있다.
에러 정정 회로(1230)는 기입 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, 메모리 제어기(1200)를 구동하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 비휘발성 메모리 장치로 구현될 수 있다.
호스트 인터페이스(1250)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 비휘발성 메모리 인터페이스(1260)는 비휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다. 비휘발성 메모리 인터페이스(1260)는 해킹 감지 회로(1265)를 포함할 수 있다. 해킹 감지 회로(1265)는 전술한 도 12의 해킹 감지 회로(600)로 구현되어, 비휘발성 메모리 장치들(1100)에 대한 액세스 시퀀스가 표준 시퀀스와 합치되는지 여부를 판단하고, 판단 결과에 따라 비휘발성 메모리 장치들(1100)에 대한 액세스를 불능화시킬 수 있다.
도 20은 본 발명의 실시예들에 따른 임베디드 멀티 미디어 카드(eMMC: embedded multimedia card)를 나타내는 블록도이다.
도 20을 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 메모리 컨트롤러(2200)를 포함할 수 있다.
낸드 플래시 메모리 장치(2100)는 전술한 도 3의 비휘발성 메모리 장치(30)로 구현될 수 있다. 낸드 플래시 메모리 장치(2100)는 메모리 셀 어레이, 제어 회로, 전압 생성기, 페이지 버퍼 회로 및 데이터 입출력 회로를 포함할 수 있다. 상기 제어 회로는 전술한 도 11의 제어 회로(500)로 구성되어 해킹 감지 회로를 포함할 수 있다. 상기 해킹 감지 회로는 낸드 플래시 메모리 장치(2100)에 대한 액세스 시퀀스가 표준 시퀀스와 합치되는지 여부를 판단하고, 판단 결과에 따라 낸드 플래시 메모리 장치(2100)의 동작을 불능화시킬 수 있다.
메모리 컨트롤러(2200)는 복수의 채널들을 통하여 낸드 플래시 메모리 장치(2100)에 연결된다. 메모리 컨트롤러(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2250) 및 낸드 인터페이스(2260)를 포함한다. 적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어한다. 호스트 인터페이스(2250)는 제어기(2210)와 호스트의 인터페이싱을 수행한다. 낸드 인터페이스(2260)는 낸드 플래시 메모리 장치(2100)와 제어기(2200)의 인터페이싱을 수행한다.
실시 예에 있어서, 호스트 인터페이스(2250)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, eMMC(2000)의 호스트 인터페이스(2250)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다.
eMMC(2000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받는다. 여기서, 제 1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(2100) 및 낸드 인터페이스(2260)에 제공되고, 제 2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 제어기(2200)에 제공된다. 실시 예에 있어서, eMMC(2000)는 외부 고전압(Vpp)을 옵션적으로 제공받을 수 있다.
도 21은 본 발명의 실시예들에 따른 유니버셜 플래시 스토리지(UFS: universal flash storage)를 나타내는 블록도이다.
도 21을 참조하면, UFS 시스템(3000)은 UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 착탈형 UFS 카드(3400)를 포함할 수 있다. UFS 호스트(3100)는 모바일 장치의 어플리케이션 프로세서일 수 있다. UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 각각은 UFS 프로토콜에 의하여 외부의 장치들과 통신할 수 있다. UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 중 적어도 하나는 도 3의 비휘발성 메모리 장치(30)로 구현될 수 있다. 따라서 UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 중 적어도 하나는 도 11의 제어 회로(500)로 구현되는 제어 회로를 포함할 수 있고, 상기 제어 회로는 액세스 시퀀스가 표준 시퀀스에 합치하는지 여부를 판단하고, 상기 판단 결과에 따라 그 동작을 불능화시키는 해킹 감지 회로를 포함할 수 있다.
한편, 임베디드 UFS 장치(3300)와 착탈형 UFS 카드(3400)는 UFS 프로토콜이 아닌 다른 프로토콜에 의해 통신할 수 있다. UFS 호스트(3100)와 착탈형 UFS 카드(3400)는 다양한 카드 프로토콜(예를 들어, UFDs, MMC,SD(secure digital), mini SD, Micro SD 등)에 의해 통신할 수 있다.
도 22는 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
도 22를 참조하면, 모바일 장치(4000)는 어플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 저장 장치(4400), 및 모바일 램(4500)을 포함한다.
어플리케이션 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작을 제어한다. 통신 모듈(4200)은 외부와의 유선/무선 통신을 제어하도록 구현될 수 있다. 디스플레이/터치 모듈(4300)은 어플리케이션 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 수 있다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 수 있다.
저장 장치(4400)는 eMMC, SSD, UFS 장치일 수 있다. 저장 장치(4400)는 도 3의 비휘발성 메모리 장치(30)로 구현될 수 있다. 따라서 저장 장치(4400)는 메모리 셀 어레이, 페이지 버퍼 회로, 데이터 입출력 회로, 제어 회로 및 전압 생성기를 포함할 수 있다. 상기 제어 회로는 도 11의 제어 회로(500)로 구현될 수 있고, 상기 제어 회로는 액세스 시퀀스가 표준 시퀀스에 합치하는지 여부를 판단하고, 상기 판단 결과에 따라 그 동작을 불능화시키는 해킹 감지 회로를 포함할 수 있다.
모바일 램(4500)은 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다.
본 발명의 실시 예에 따른 메모리 장치 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.
본 발명은 비휘발성 메모리 장치를 구비하는 임의의 전자 장치에 유용하게 이용될 수 있다. 예를 들어, 본 발명은 비휘발성 메모리 장치를 구비하는 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등에 적용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
30: 비휘발성 메모리 장치 100: 메모리 셀 어레이
430: 어드레스 디코더 410: 페이지 버퍼 회로
420: 데이터 입출력 회로 500: 제어 회로
600: 해킹 감지 회로 700: 전압 생성기

Claims (10)

  1. 비휘발성 메모리 장치로서,
    메모리 셀 어레이;
    상기 메모리 셀 어레이에 인가되는 워드라인 전압들을 생성하는 전압 생성기; 및
    커맨드 및 어드레스에 기초하여 상기 전압 생성기를 제어하는 제어 신호들을 생성하는 제어 회로를 포함하고,
    상기 제어 회로는
    상기 메모리 셀 어레이를 액세스하기 위한 상기 커맨드 및 상기 어드레스의 액세스 시퀀스가 연속적으로 상기 비휘발성 메모리 장치의 표준 시퀀스와 합치되지 않는 해킹이 발생되는 경우, 상기 비휘발성 메모리 장치의 동작을 디스에이블시키는 해킹 감지 회로;
    상기 커맨드를 디코딩하여 디코딩된 커맨드를 출력하는 커맨드 디코더;
    상기 디코딩된 커맨드에 기초하여 상기 제어 신호들을 생성하는 제어 신호 생성기;
    상기 커맨드 디코더와 상기 제어 신호 생성기를 연결하는 메인 경로 사이에 연결되는 제1 스위치; 및
    상기 커맨드 디코더, 상기 메인 경로와는 분리되어 상기 제어 신호 생성기에 연결되는 리커버리 경로 및 상기 제1 스위치에 연결되는 제2 스위치를 포함하는 비휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 해킹 감지 회로는
    상기 액세스 시퀀스가 상기 표준 시퀀스와 일치되지 않는 경우 활성화되는 판정 신호를 출력하는 액세스 시퀀스 분석기;
    상기 활성화된 판정 신호를 카운팅하여 카운팅 신호를 출력하는 카운터; 및
    상기 카운팅 신호가 기준 값을 초과하는 경우 활성화되는 해킹 감지 신호를 출력하는 해킹 감지 신호 생성기를 포함하는 비휘발성 메모리 장치.
  3. 제2항에 있어서,
    상기 액세스 시퀀스 분석기는 상기 액세스 시퀀스의 순서에 관계 없이 상기 판정 신호를 출력하거나 상기 액세스 시퀀스의 순서에 의존적으로 상기 판정 신호를 출력하는 비휘발성 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 스위치는 상기 해킹이 발생되는 경우를 제외하고는 상기 제2 스위치의 제1 단자와 상기 제어 신호 생성기를 연결시키고,
    상기 제2 스위치는 리커버리 코드가 인가되는 경우를 제외하고는 상기 커맨드 디코더를 상기 제1 스위치와 연결시키는 비휘발성 메모리 장치.
  5. 제4항에 있어서, 상기 해킹이 발생되는 경우,
    상기 해킹 감지 회로는 해킹 감지 신호를 상기 제어 신호 생성기에 제공하고,
    상기 제어 신호 생성기는 상기 해킹 감지 신호에 응답하여 상기 제어 신호를 상기 전압 생성기에 제공하여 고전압이 상기 제1 스위치에 제공되어 상기 메인 경로가 차단되도록 하는 비휘발성 메모리 장치.
  6. 제4항에 있어서, 상기 해킹이 발생되는 경우,
    상기 제어 회로는 상기 메모리 셀 어레이의 설정 데이터 영역에 상기 해킹과 관련되는 데이터 코드를 프로그램하고,
    상기 제어 회로는 상기 비휘발성 메모리 장치에 파워가 인가되는 경우 상기 설정 데이터 영역으로부터 상기 데이터 코드를 독출하는 데이터 감지기를 더 포함하고,
    상기 데이터 감지기는 상기 데이터 코드가 독출되는 경우 코드 감지 신호를 상기 제어 신호 생성기에 제공하고,
    상기 제어 신호 생성기는 상기 코드 감지 신호에 응답하여 해킹 제어 신호를 상기 전압 생성기에 제공하고,
    상기 전압 생성기는 상기 해킹 제어 신호에 응답하여 고전압을 상기 제1 스위치에 제공하여 상기 메인 경로를 차단시키는 비휘발성 메모리 장치.
  7. 제4항에 있어서,
    상기 제1 스위치는 상기 제2 스위치의 제1 단자에 연결되는 제1 단자, 접지 전압에 연결되는 게이트 및 상기 메인 경로에 연결되는 제2 단자를 구비하는 피모스 트랜지스터를 포함하는 비휘발성 메모리 장치.
  8. 제4항에 있어서,
    상기 해킹이 발생되어 고전압에 의하여 상기 메인 경로가 차단된 후, 상기 해킹이 유효한 것으로 판별된 경우, 상기 제2 스위치는 상기 커맨드 디코더로부터 제공되는 리커버리 코드에 응답하여 상기 커맨드 디코더를 상기 리커버리 경로에 연결시키는 비휘발성 메모리 장치.
  9. 제1항에 있어서,
    상기 메모리 셀 어레이는 기판 위에 수직하게 형성되는 3차원 메모리 셀 어레이인 비휘발성 메모리 장치.
  10. 복수의 비휘발성 메모리 장치; 및
    상기 비휘발성 메모리 장치들을 제어하는 컨트롤러를 포함하고,
    상기 컨트롤러는 상기 비휘발성 메모리 장치들 각각의 메모리 셀 어레이를 액세스하기 위한 커맨드 및 어드레스의 액세스 시퀀스가 연속적으로 상기 비휘발성 메모리 장치의 표준 시퀀스와 일치되지 않는 해킹이 발생되는 경우, 상기 비휘발성 메모리 장치들의 동작을 디스에이블시키는 해킹 감지 회로를 포함하고,
    상기 해킹 감지 회로는
    상기 액세스 시퀀스가 상기 표준 시퀀스와 일치되지 않는 경우 활성화되는 판정 신호를 출력하는 액세스 시퀀스 분석기;
    상기 활성화된 판정 신호를 카운팅하여 카운팅 신호를 출력하는 카운터; 및
    상기 카운팅 신호가 기준 값을 초과하는 경우 활성화되는 해킹 감지 신호를 출력하는 해킹 감지 신호 생성기를 포함하고,
    상기 해킹 감지 회로는 상기 비휘발성 메모리 장치들과의 인터페이스 기능을 수행하는 비휘발성 메모리 인터페이스에 포함되는 에스에스디(SSD: solid state drive).
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