KR102312444B1 - Low density parity check encoder with 16200 length and 2/15 rate, and method using the same - Google Patents

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Abstract

LDPC 부호화기, 복호화기 및 LDPC 부호화 방법이 개시된다. 본 발명의 일실시예에 따른 LDPC 부호화기는 길이가 16200이고 부호율이 2/15인, LDPC 부호어를 저장하기 위한 제1 메모리; 0으로 초기화되는 제2 메모리; 및 패러티 검사 행렬(parity check matrix)에 상응하는 수열을 이용하여 상기 제2 메모리에 대한 누적(accumulation)을 수행하여, 정보 비트들(information bits)에 상응하는 상기 LDPC 부호어를 생성하는 프로세서를 포함한다.Disclosed are an LDPC encoder, a decoder, and an LDPC encoding method. An LDPC encoder according to an embodiment of the present invention includes: a first memory for storing an LDPC codeword having a length of 16200 and a code rate of 2/15; a second memory initialized to zero; and a processor configured to generate the LDPC codeword corresponding to information bits by performing accumulation on the second memory using a sequence corresponding to a parity check matrix. do.

Description

길이가 16200이며, 부호율이 2/15인 LDPC 부호화기 및 이를 이용한 LDPC 부호화 방법 {LOW DENSITY PARITY CHECK ENCODER WITH 16200 LENGTH AND 2/15 RATE, AND METHOD USING THE SAME}LDPC encoder with a length of 16200 and a code rate of 2/15 and an LDPC encoding method using the same

본 발명은 무선 채널에서 발생하는 오류를 정정하기 위한 LDPC(Low Density Parity Check) 부호에 관한 것으로, 특히 디지털 방송 시스템에 적용 가능한 LDPC 부호에 관한 것이다.The present invention relates to an LDPC (Low Density Parity Check) code for correcting an error occurring in a wireless channel, and more particularly, to an LDPC code applicable to a digital broadcasting system.

현재의 지상파 TV 방송은 서비스 변경의 3배에 해당하는 동일채널간섭(co-channel interference)을 발생시키기 때문에, 서비스 반경의 3배 이내 지역에서는 같은 주파수를 재사용할 수 없다. 이처럼, 같은 주파수를 재사용할 수 없는 지역을 화이트 스페이스(white space)라고 하는데, 화이트 스페이스의 발생으로 인하여 스펙트럼 효율이 매우 낮아진다.Since the current terrestrial TV broadcasting generates co-channel interference corresponding to three times the service change, the same frequency cannot be reused in an area within three times the service radius. As such, a region where the same frequency cannot be reused is called a white space, and the spectral efficiency is very low due to the occurrence of the white space.

따라서, 스펙트럼 효율 향상을 위해 수신 강인성에 중점을 둔 화이트 스페이스 제거 및 주파수 재사용이 용이한 전송기술 개발의 필요성이 대두되었다.Therefore, there is a need to develop a transmission technology that is easy to remove white space and reuse frequencies with an emphasis on reception robustness to improve spectral efficiency.

이에 따라 2012년 9월 IEEE Transactions on Broadcasting, vol. 58, no.3을 통해 공개된 학술 문헌 "Cloud Transmission: A New Spectrum-Reuse Friendly Digital Terrestrial Broadcasting Transmission System"에서는 재사용이 용이하고 화이트 스페이스를 발생시키지 않으며, 단일 주파수망 구축 및 운용이 용이한 지상파 클라우드 방송 기술이 제안되었다.Accordingly, in September 2012 IEEE Transactions on Broadcasting, vol. 58, no.3 in the academic literature "Cloud Transmission: A New Spectrum-Reuse Friendly Digital Terrestrial Broadcasting Transmission System", terrestrial cloud that is easy to reuse, does not generate white space, and is easy to build and operate a single frequency network Broadcast technology was proposed.

이러한 지상파 클라우드 방송 기술을 이용하면, 방송사는 하나의 방송채널을 통해 전국적으로 동일하거나 또는 각 지역별로 서로 다른 방송 콘텐츠를 전송할 수 있다. 그러나, 이를 위해서는 수신기가 단일 주파수망에서 서로 다른 송신기로부터 송출된 신호가 겹치는 지역, 즉 중첩지역에서 하나 이상의 지상파 클라우드 방송 신호를 수신할 수 있어야 하며, 수신한 지상파 클라우드 방송 신호를 구분하여 복조할 수 있어야 한다. 즉, 동일채널간섭이 존재하고, 각 송신신호들의 타이밍 및 주파수 동기가 보장되지 않은 상황에서 수신기는 하나 이상의 클라우드 방송 신호를 복조할 수 있어야 한다.Using such terrestrial cloud broadcasting technology, broadcasters can transmit the same nationwide or different broadcasting contents for each region through one broadcasting channel. However, for this, the receiver must be able to receive one or more terrestrial cloud broadcasting signals in an area where signals transmitted from different transmitters overlap in a single frequency network, that is, in an overlapping area, and the received terrestrial cloud broadcasting signals can be classified and demodulated. there should be That is, in a situation where co-channel interference exists and timing and frequency synchronization of each transmission signal is not guaranteed, the receiver must be able to demodulate one or more cloud broadcasting signals.

한편, 한국공개특허 2013-0135746호의 "지상파 클라우드 방송을 위한 LDPC 부호"는 지상파 클라우드 방송에 최적화되어, 낮은 부호율(<0.5)에서 우수한 성능을 보이는 LDPC 부호를 개시하고 있다.Meanwhile, "LDPC code for terrestrial cloud broadcasting" of Korean Patent Laid-Open No. 2013-0135746 discloses an LDPC code that is optimized for terrestrial cloud broadcasting and shows excellent performance at a low code rate (<0.5).

그러나, 한국공개특허 2013-0135746호는 DVB 방송 표준 등에서 사용되는 LDPC 부호 길이와 전혀 상이한 부호 길이에 관한 것이고, 구체적인 LDPC 부호 방법에 대해서는 침묵하고 있다.However, Korean Patent Application Laid-Open No. 2013-0135746 relates to a code length completely different from the LDPC code length used in the DVB broadcasting standard, and is silent about a specific LDPC encoding method.

본 발명의 목적은 범용적으로 사용될 수 있는 부호어 길이가 16200이며, 부호율이 2/15인 새로운 LDPC 부호어를 제공하는 것이다.An object of the present invention is to provide a new LDPC codeword having a codeword length of 16200 and a code rate of 2/15 that can be used universally.

또한, 본 발명의 목적은 LDPC 부호어의 시스터매틱 파트의 길이인 2160 및 제1 패러티 파트의 길이인 3240의 합을 360으로 나눈 값에 해당하는 수의 행들을 가지는 수열을 이용하여 효율적으로 LDPC 부호화를 수행할 수 있는 LDPC 부호화 기법을 제공하는 것이다.In addition, an object of the present invention is to efficiently LDPC encoding using a sequence having the number of rows corresponding to a value obtained by dividing the sum of 2160, which is the length of the systematic part of the LDPC codeword, and 3240, which is the length of the first parity part by 360. To provide an LDPC encoding technique capable of performing

상기한 목적을 달성하기 위한 본 발명에 따른 LDPC 부호화기는, 길이가 16200이고 부호율이 2/15인, LDPC 부호어를 저장하기 위한 제1 메모리; 0으로 초기화되는 제2 메모리; 및 패러티 검사 행렬(parity check matrix)에 상응하는 수열을 이용하여 상기 제2 메모리에 대한 누적(accumulation)을 수행하여, 정보 비트들(information bits)에 상응하는 상기 LDPC 부호어를 생성하는 프로세서를 포함한다.An LDPC encoder according to the present invention for achieving the above object includes: a first memory for storing an LDPC codeword having a length of 16200 and a code rate of 2/15; a second memory initialized to zero; and a processor configured to generate the LDPC codeword corresponding to information bits by performing accumulation on the second memory using a sequence corresponding to a parity check matrix. do.

이 때, 누적은 패러티 검사 행렬(parity check matrix)에 상응하는 수열을 이용하여 갱신되는 패러티 비트 주소들(parity bit addresses)에서 수행될 수 있다.In this case, the accumulation may be performed on parity bit addresses that are updated using a sequence corresponding to a parity check matrix.

이 때, LDPC 부호어는 상기 정보 비트들에 상응하고 길이가 2160인 시스터매틱(systematic) 파트, 상기 패러티 검사 행렬에 포함된 이중 대각행렬에 상응하고 길이가 3240인 제1 패러티 파트 및 상기 패러티 검사 행렬에 포함된 항등행렬에 상응하고 길이가 10800인 제2 패러티 파트를 포함할 수 있다.In this case, the LDPC codeword corresponds to the information bits and has a systematic part having a length of 2160, a first parity part corresponding to a double diagonal matrix included in the parity check matrix and having a length of 3240, and the parity check matrix. A second parity part corresponding to the identity matrix included in , and having a length of 10800 may be included.

이 때, 수열은 상기 시스터매틱 파트의 길이인 2160을 상기 패러티 검사 행렬에 상응하는 CPM 사이즈인 360으로 나눈 값에 상기 제1 패러티 파트의 길이인 3240을 상기 CPM 사이즈로 나눈 값을 더한 수만큼의 행들(rows)을 가질 수 있다.In this case, the sequence is the number obtained by adding the value obtained by dividing 2160, the length of the systematic part by 360, the CPM size corresponding to the parity check matrix, and 3240, the length of the first parity part, divided by the CPM size. It can have rows.

이 때, 수열은 하기 테이블로 표현될 수 있다.In this case, the sequence may be represented by the following table.

[테이블][table]

제1행: 2889 3122 3208 4324 5968 7241 13215 Line 1: 2889 3122 3208 4324 5968 7241 13215

제2행: 281 923 1077 5252 6099 10309 11114 Line 2: 281 923 1077 5252 6099 10309 11114

제3행: 727 2413 2676 6151 6796 8945 12528 Line 3: 727 2413 2676 6151 6796 8945 12528

제4행: 2252 2322 3093 3329 8443 12170 13748 Line 4: 2252 2322 3093 3329 8443 12170 13748

제5행: 575 2489 2944 6577 8772 11253 11657 Line 5: 575 2489 2944 6577 8772 11253 11657

제6행: 310 1461 2482 4643 4780 6936 11970 Line 6: 310 1461 2482 4643 4780 6936 11970

제7행: 8691 9746 10794 13582 Line 7: 8691 9746 10794 13582

제8행: 3717 6535 12470 12752 Line 8: 3717 6535 12470 12752

제9행: 6011 6547 7020 11746 Line 9: 6011 6547 7020 11746

제10행: 5309 6481 10244 13824 Line 10: 5309 6481 10244 13824

제11행: 5327 8773 8824 13343 Line 11: 5327 8773 8824 13343

제12행: 3506 3575 9915 13609 Line 12: 3506 3575 9915 13609

제13행: 3393 7089 11048 12816 Line 13: 3393 7089 11048 12816

제14행: 3651 4902 6118 12048 Line 14: 3651 4902 6118 12048

제15행: 4210 10132 13375 13377Line 15: 4210 10132 13375 13377

이 때, 누적은 패러티 검사 행렬의 CPM 사이즈(L) 단위로 상기 수열의 행을 바꿔가면서, 수행될 수 있다.In this case, the accumulation may be performed while changing the rows of the sequence in units of the CPM size (L) of the parity check matrix.

또한, 본 발명의 일실시예에 따른 LDPC 부호화 방법은, LDPC 부호어를 저장하기 위한 제1 메모리, 및 제2 메모리를 초기화하는 단계; 및 패러티 검사 행렬(parity check matrix)에 상응하는 수열을 이용하여 상기 제2 메모리에 대한 누적(accumulation)을 수행하여, 정보 비트들(information bits)에 상응하는 상기 LDPC 부호어를 생성하는 단계를 포함한다.In addition, an LDPC encoding method according to an embodiment of the present invention includes the steps of: initializing a first memory and a second memory for storing an LDPC codeword; and generating the LDPC codeword corresponding to information bits by performing accumulation on the second memory using a sequence corresponding to a parity check matrix. do.

이 때, 상기 누적은 패러티 검사 행렬(parity check matrix)에 상응하는 수열을 이용하여 갱신되는 패러티 비트 주소들(parity bit addresses)에서 수행될 수 있다.In this case, the accumulation may be performed on parity bit addresses that are updated using a sequence corresponding to a parity check matrix.

이 때, LDPC 부호어는 상기 정보 비트들에 상응하는 길이가 2160인 시스터매틱(systematic) 파트, 상기 패러티 검사 행렬에 포함된 이중 대각행렬에 상응하고 길이가 3240인 제1 패러티 파트 및 상기 패러티 검사 행렬에 포함된 항등행렬에 상응하고 길이가 10800인 제2 패러티 파트를 포함할 수 있다.In this case, the LDPC codeword includes a systematic part having a length of 2160 corresponding to the information bits, a first parity part corresponding to a double diagonal matrix included in the parity check matrix and having a length of 3240, and the parity check matrix. A second parity part corresponding to the identity matrix included in , and having a length of 10800 may be included.

이 때, 수열은 상기 시스터매틱 파트의 길이인 2160을 상기 패러티 검사 행렬에 상응하는 CPM 사이즈인 360으로 나눈 값에 상기 제1 패러티 파트의 길이인 3240을 상기 CPM 사이즈로 나눈 값을 더한 수만큼의 행들(rows)을 가질 수 있다.In this case, the sequence is the number obtained by adding the value obtained by dividing 2160, the length of the systematic part by 360, the CPM size corresponding to the parity check matrix, and 3240, the length of the first parity part, divided by the CPM size. It can have rows.

이 때, 수열은 상기 테이블로 표현될 수 있다.In this case, the sequence may be represented by the table.

또한, 본 발명의 일실시예에 따른 LDPC 복호화기는, 패러티 검사 행렬에 상응하고 상기 테이블로 표현되는 수열을 이용하여 부호화된, LDPC(Low Density Parity Check) 부호어(codeword)를 수신하는 수신부; 및 상기 패러티 검사 행렬에 상응하는 복호화를 수행하여 수신된 상기 LDPC 부호어에서 정보 비트들(information bits)을 복원하는 복호화부를 포함한다.In addition, an LDPC decoder according to an embodiment of the present invention includes: a receiver for receiving a LDPC (Low Density Parity Check) codeword, which is coded using a sequence corresponding to a parity check matrix and represented by the table; and a decoding unit that performs decoding corresponding to the parity check matrix to restore information bits from the received LDPC codeword.

본 발명에 따르면, 범용적으로 사용될 수 있는 부호어 길이가 16200이며, 부호율이 2/15인 새로운 LDPC 부호어가 제공된다.According to the present invention, a new LDPC codeword having a universally usable codeword length of 16200 and a code rate of 2/15 is provided.

또한, 본 발명은 LDPC 부호어의 시스터매틱 파트의 길이인 2160 및 제1 패러티 파트의 길이인 3240의 합을 360으로 나눈 값에 해당하는 수의 행들을 가지는 수열을 이용하여 효율적으로 LDPC 부호화를 수행할 수 있다.In addition, the present invention efficiently performs LDPC encoding using a sequence having the number of rows corresponding to the value obtained by dividing the sum of 2160, which is the length of the systematic part of the LDPC codeword, and 3240, which is the length of the first parity part by 360. can do.

도 1은 본 발명의 일실시예에 따른 방송 신호 송/수신 시스템을 나타낸 블록도이다.
도 2는 본 발명의 일실시예에 따른 방송 신호 송/수신 방법을 나타낸 동작 흐름도이다.
도 3은 본 발명의 일실시예에 따른 LDPC 부호에 상응하는 패러티 검사 행렬의 구조를 나타낸 도면이다.
도 4는 본 발명의 일실시예에 따른 LDPC 부호화기를 나타낸 블록도이다.
도 5는 본 발명의 일실시예에 따른 LDPC 복호화기를 나타낸 블록도이다.
도 6은 본 발명의 일실시예에 따른 LDPC 부호화 방법을 나타낸 동작 흐름도이다.
도 7은 본 발명의 일실시예에 따른 길이가 16200, 부호율이 2/15인 QC-LDPC 부호의 성능을 Eb/No에 대비하여 나타낸 그래프이다.1 is a block diagram illustrating a broadcast signal transmission/reception system according to an embodiment of the present invention.
2 is an operation flowchart illustrating a broadcast signal transmission/reception method according to an embodiment of the present invention.
3 is a diagram illustrating a structure of a parity check matrix corresponding to an LDPC code according to an embodiment of the present invention.
4 is a block diagram illustrating an LDPC encoder according to an embodiment of the present invention.
5 is a block diagram illustrating an LDPC decoder according to an embodiment of the present invention.
6 is a flowchart illustrating an LDPC encoding method according to an embodiment of the present invention.
7 is a graph showing performance of a QC-LDPC code having a length of 16200 and a code rate of 2/15 compared to E b /N o according to an embodiment of the present invention.

본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다. 여기서, 반복되는 설명, 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능, 및 구성에 대한 상세한 설명은 생략한다. 본 발명의 실시형태는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.The present invention will be described in detail with reference to the accompanying drawings as follows. Here, repeated descriptions, well-known functions that may unnecessarily obscure the gist of the present invention, and detailed descriptions of configurations will be omitted. The embodiments of the present invention are provided in order to more completely explain the present invention to those of ordinary skill in the art. Accordingly, the shapes and sizes of elements in the drawings may be exaggerated for clearer description.

이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, preferred embodiments according to the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일실시예에 따른 방송 신호 송/수신 시스템을 나타낸 블록도이다.1 is a block diagram illustrating a broadcast signal transmission/reception system according to an embodiment of the present invention.

도 1을 참조하면, 송신기(10)와 수신기(30)가 무선 채널(20)을 매개로 통신을 수행하는 것을 알 수 있다.Referring to FIG. 1 , it can be seen that the transmitter 10 and the receiver 30 communicate via the wireless channel 20 .

송신기(10)는 k비트의 정보 비트들(information bits; 11)을 LDPC 부호화기(13)에서 부호화(encoding)하여 n비트의 코드워드(codeword)를 생성한다. 코드워드는 변조기(15)에 의해 변조되어 안테나(17)를 통해 전송된다. 무선 채널(20)을 통해 전송된 신호는 수신기(30)의 안테나(31)를 통해 수신되고, 수신기(30)에서는 송신기(10)에서 일어났던 과정의 역과정을 거친다. 즉, 수신된 데이터가 복조기(33)에 의해 복조되고, LDPC 복호화기(35)에 의해 복호되어 최종적으로 정보 비트들을 복원할 수 있다.The transmitter 10 encodes k-bit information bits 11 in the LDPC encoder 13 to generate an n-bit codeword. The codeword is modulated by a modulator (15) and transmitted via an antenna (17). A signal transmitted through the wireless channel 20 is received through the antenna 31 of the receiver 30 , and the receiver 30 undergoes a reverse process of the process that occurred in the transmitter 10 . That is, the received data may be demodulated by the demodulator 33 and decoded by the LDPC decoder 35 to finally recover information bits.

전술한 바와 같은 송/수신 과정은 본 발명의 특징을 설명하기 위해 필요한 최소한의 범위 내에서 설명된 것으로 이외에도 데이터 전송을 위해 필요한 많은 과정이 추가될 수 있음은 당업자에게 자명하다.It is apparent to those skilled in the art that, in addition to the above-described transmission/reception process being described within the minimum range necessary to describe the characteristics of the present invention, many processes necessary for data transmission may be added.

이하에서, LDPC 부호화기(13) 또는 LDPC 복호화기(35)에서의 LDPC 코드를 통한 부호화 또는 복호화의 구체적인 과정 및 LDPC 부호화기(13) 또는 LDPC 복호화기(35)와 같은 부호화 또는 복호화 장치의 구체적인 구성에 대해 설명한다. 도 1에 도시된 LDPC 부호화기(13)는 도 4에 도시된 구조를 가질 수 있고, LDPC 복호화기(35)는 도 5에 도시된 구조를 가질 수 있다.Hereinafter, a specific process of encoding or decoding through the LDPC code in the LDPC encoder 13 or the LDPC decoder 35 and a specific configuration of an encoding or decoding device such as the LDPC encoder 13 or the LDPC decoder 35 will be described. explain about The LDPC encoder 13 shown in FIG. 1 may have the structure shown in FIG. 4 , and the LDPC decoder 35 may have the structure shown in FIG. 5 .

도 2는 본 발명의 일실시예에 따른 방송 신호 송/수신 방법을 나타낸 동작 흐름도이다.2 is an operation flowchart illustrating a broadcast signal transmission/reception method according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 일실시예에 따른 방송 신호 송/수신 방법은 먼저 입력 비트들(information bits)을 LDPC 부호화한다(S210).Referring to FIG. 2 , in the method for transmitting/receiving a broadcast signal according to an embodiment of the present invention, input bits are first LDPC-encoded (S210).

즉, 단계(S210)는 k비트의 정보 비트들(information bits)을 LDPC 부호화기에서 부호화하여 n비트의 코드워드(codeword)를 생성한다.That is, in step S210, k-bit information bits are encoded in the LDPC encoder to generate an n-bit codeword.

이 때, 단계(S210)는 도 6에 도시된 LDPC 부호화 방법과 같이 수행될 수 있다.In this case, step S210 may be performed like the LDPC encoding method shown in FIG. 6 .

또한, 방송 신호 송/수신 방법은 부호화된 데이터를 변조한다(S220).In addition, the broadcast signal transmission/reception method modulates the encoded data (S220).

즉, 단계(S220)는 부호화된 n비트의 코드워드를 변조기에 의해 변조한다.That is, in step S220, the encoded n-bit codeword is modulated by the modulator.

또한, 방송 신호 송/수신 방법은 변조된 데이터를 송신한다(S230).In addition, the broadcast signal transmission/reception method transmits modulated data (S230).

즉, 단계(S230)는 변조된 코드워드를 안테나를 통해 무선 채널로 전송한다.That is, in step S230, the modulated codeword is transmitted to the radio channel through the antenna.

또한, 방송 신호 송/수신 방법은 수신된 데이터를 복조(demodulation)한다(S240).In addition, the broadcast signal transmission/reception method demodulates the received data (S240).

즉, 단계(S240)는 수신기의 안테나를 통해 무선 채널을 통해 전송된 신호를 수신하고 수신된 데이터를 복조기에 의하여 복조한다.That is, in step S240, a signal transmitted through a radio channel is received through an antenna of a receiver, and the received data is demodulated by a demodulator.

또한, 방송 신호 송/수신 방법은 복조된 데이터를 LDPC 복호화한다(S250).In addition, the broadcast signal transmission/reception method LDPC-decodes demodulated data (S250).

즉, 단계(S250)는 수신기의 복조기를 통해 LDPC 복호화를 수행하여 최종적으로 정보 비트들을 복원한다.That is, in step S250, the information bits are finally restored by performing LDPC decoding through a demodulator of the receiver.

이 때, 단계(S250)는 도 6에 도시된 LDPC 부호화 방법의 역과정에 해당하는 것으로 도 5의 LDPC 복호화기에 상응하는 것일 수 있다.In this case, step S250 corresponds to the reverse process of the LDPC encoding method illustrated in FIG. 6 and may correspond to the LDPC decoder of FIG. 5 .

LDPC(Low Density Parity Check) 부호는 AWGN(Additive White Gaussian Noise) 채널에서 쉐넌(Shannon) 한계에 근접하는 부호로 알려져 있으며, 터보부호보다 근사적으로(asymptotically) 우수한 성능, 병렬복호(parallelizable decoding) 등의 장점이 있다.The LDPC (Low Density Parity Check) code is known as a code close to the Shannon limit in the AWGN (Additive White Gaussian Noise) channel, and has asymptotically superior performance than the turbo code, parallel decoding, etc. has the advantage of

일반적으로, LDPC 부호는 랜덤하게 생성된 낮은 밀도의 PCM(Parity Check Matrix)에 의해 정의된다. 그러나, 랜덤하게 생성된 LDPC 부호는 PCM을 저장하기 위해 많은 메모리가 필요할 뿐만 아니라, 메모리를 액세스하는데 많은 시간이 소요된다. 이와 같은 문제를 해결하기 위해 쿼시-사이클릭(Quasi-cyclic) LDPC(QC-LDPC) 부호가 제안되었으며, 제로 메트릭스(zero matrix) 또는 CPM(Circulant Permutation Matrix)으로 구성된 QC-LDPC 부호는 하기 수학식 1에 의해 표현되는 PCM에 의해 정의된다.In general, the LDPC code is defined by a randomly generated low density PCM (parity check matrix). However, the randomly generated LDPC code not only requires a lot of memory to store the PCM, but also takes a lot of time to access the memory. To solve this problem, a quasi-cyclic LDPC (QC-LDPC) code has been proposed, and the QC-LDPC code composed of a zero matrix or CPM (Circulant Permutation Matrix) is expressed by It is defined by the PCM represented by 1.

[수학식 1][Equation 1]

Figure 112020126616783-pat00001
Figure 112020126616783-pat00001

여기서, J는 크기가 L x L인 CPM이며 하기 수학식 2와 같이 주어진다. 이하에서, L은 360일 수 있다.Here, J is a CPM having a size of L x L and is given by Equation 2 below. Hereinafter, L may be 360.

[수학식 2][Equation 2]

Figure 112020126616783-pat00002
Figure 112020126616783-pat00002

또한, Ji는 L x L 항등행렬(identity matrix) I(=J0)를 오른쪽으로 i(0=i<L)번 이동시킨 것이며, J∞는 L x L 영행렬(zero matrix)이다. 따라서, QC-LDPC 부호에서는 Ji를 저장하기 위해 지수(exponent) i만 저장하면 되기 때문에, PCM를 저장하기 위해 요구되는 메모리가 크게 줄어든다.In addition, J i is the L x L identity matrix I(=J 0 ) shifted to the right i(0=i<L) times, and J ∞ is the L x L zero matrix. Accordingly, in the QC-LDPC code, since only the exponent i needs to be stored to store J i , the memory required to store the PCM is greatly reduced.

도 3은 본 발명의 일실시예에 따른 LDPC 부호에 상응하는 패러티 검사 행렬의 구조를 나타낸 도면이다.3 is a diagram illustrating a structure of a parity check matrix corresponding to an LDPC code according to an embodiment of the present invention.

도 3을 참조하면, 행렬 A와 C의 크기는 각각 g x K와 (N-K-g) x (K+g)이며, 크기가 L x L인 영행렬과 CPM으로 구성된다. 또한, 행렬 z는 크기가 g x (N-K-g)인 영행렬이고, 행렬 D는 크기가 (N-K-g) x (N-K-g)인 항등행렬(identity matrix)이며, 행렬 B는 크기가 g x g인 이중 대각행렬(dual diagonal matrix)이다. 이 때, 행렬 B는 대각선의 원소와 대각선의 아래쪽에 이웃하는 원소들 이외의 모든 원소들이 모두 0인 행렬일 수도 있고, 하기 수학식 3과 같이 정의될 수도 있다.Referring to FIG. 3 , the sizes of matrices A and C are g x K and (N-K-g) x (K+g), respectively, and are composed of a zero matrix having a size of L x L and a CPM. Also, matrix z is a zero matrix of size gx (NKg), matrix D is an identity matrix of size (NKg) x (NKg), and matrix B is a dual diagonal matrix of size gxg matrix). In this case, the matrix B may be a matrix in which all elements other than the diagonal element and the elements adjacent to the bottom of the diagonal are all 0, or may be defined as in Equation 3 below.

[수학식 3][Equation 3]

Figure 112020126616783-pat00003
Figure 112020126616783-pat00003

여기서, ILxL는 크기가 L x L인 항등행렬이다. Here, I LxL is an identity matrix of size L x L.

즉, 행렬 B는 일반적인(bit-wise) 이중 대각행렬일 수도 있고, 상기 수학식 3에 표기된 바와 같이 항등행렬을 블록으로 하는 블럭와이즈(block-wise) 이중 대각행렬일 수도 있다. 일반적인(bit-wise) 이중 대각행렬에 대해서는 한국공개특허 2007-0058438호 등에 상세히 개시되어 있다.That is, the matrix B may be a bit-wise double diagonal matrix or a block-wise double diagonal matrix using the identity matrix as a block as expressed in Equation 3 above. A general (bit-wise) double diagonal matrix is disclosed in detail in Korean Patent Application Laid-Open No. 2007-0058438 or the like.

특히, 행렬 B가 일반적인(bit-wise) 이중 대각행렬인 경우, 이러한 행렬 B를 포함하는 도 3에 도시된 구조의 PCM에 행 퍼뮤테이션(row permutation) 또는 열 퍼뮤테이션(column permutation)을 적용하여 쿼시 사이클릭으로 변환할 수 있음은 당업자에게 자명하다. In particular, when the matrix B is a bit-wise double diagonal matrix, row permutation or column permutation is applied to the PCM of the structure shown in FIG. 3 including the matrix B. It is apparent to those skilled in the art that conversion to quasi-cyclic is possible.

이 때, N은 부호어(codeword)의 길이이며, K는 정보(information)의 길이를 각각 나타낸다.In this case, N is the length of a codeword, and K is the length of information.

본 발명에서는 아래 표 1과 같이 부호율(code rate)이 2/15이며, 부호어의 길이가 16200인 새롭게 설계된 QC-LDPC 부호를 제안한다. 즉, 길이가 2160인 정보를 입력 받아, 길이가 16200인 LDPC 부호어를 생성하는 LDPC 부호를 제안한다.In the present invention, as shown in Table 1 below, a newly designed QC-LDPC code having a code rate of 2/15 and a codeword length of 16200 is proposed. That is, an LDPC code that receives information having a length of 2160 and generates an LDPC codeword having a length of 16200 is proposed.

표 1은 본 발명의 QC-LDPC 부호의 A, B, C, D, Z 행렬의 크기를 나타낸다.Table 1 shows the sizes of the A, B, C, D, and Z matrices of the QC-LDPC code of the present invention.

[표 1][Table 1]

Figure 112020126616783-pat00004
Figure 112020126616783-pat00004

새롭게 설계된 LDPC 부호는 수열 형태로 표시될 수 있으며, 수열과 행렬(패러티 비트 체크 행렬)은 등가(equivalent) 관계가 성립하고, 수열은 하기 테이블과 같이 표현될 수 있다.The newly designed LDPC code may be expressed in the form of a sequence, an equivalent relationship is established between the sequence and the matrix (parity bit check matrix), and the sequence may be expressed as shown in the table below.

[테이블][table]

제1행: 2889 3122 3208 4324 5968 7241 13215 Line 1: 2889 3122 3208 4324 5968 7241 13215

제2행: 281 923 1077 5252 6099 10309 11114 Line 2: 281 923 1077 5252 6099 10309 11114

제3행: 727 2413 2676 6151 6796 8945 12528 Line 3: 727 2413 2676 6151 6796 8945 12528

제4행: 2252 2322 3093 3329 8443 12170 13748 Line 4: 2252 2322 3093 3329 8443 12170 13748

제5행: 575 2489 2944 6577 8772 11253 11657 Line 5: 575 2489 2944 6577 8772 11253 11657

제6행: 310 1461 2482 4643 4780 6936 11970 Line 6: 310 1461 2482 4643 4780 6936 11970

제7행: 8691 9746 10794 13582 Line 7: 8691 9746 10794 13582

제8행: 3717 6535 12470 12752 Line 8: 3717 6535 12470 12752

제9행: 6011 6547 7020 11746 Line 9: 6011 6547 7020 11746

제10행: 5309 6481 10244 13824 Line 10: 5309 6481 10244 13824

제11행: 5327 8773 8824 13343 Line 11: 5327 8773 8824 13343

제12행: 3506 3575 9915 13609 Line 12: 3506 3575 9915 13609

제13행: 3393 7089 11048 12816 Line 13: 3393 7089 11048 12816

제14행: 3651 4902 6118 12048 Line 14: 3651 4902 6118 12048

제15행: 4210 10132 13375 13377Line 15: 4210 10132 13375 13377

수열형태로 표기된 LDPC 부호는 DVB 표준에서 널리 사용되고 있다.LDPC codes expressed in sequence form are widely used in the DVB standard.

본 발명의 일실시예에 따르면, 수열형태로 표기된 LDPC 부호는 다음과 같이 부호화(encoding)된다. 정보크기(information size)가 K인 정보블록(information block) S=(s0, s1, ..., sK-1)를 가정하자. LDPC 부호화기(encoder)는 크기가 K인 정보블록 S를 이용하여 크기가 N=K+M1+M2인 부호어(codeword)

Figure 112020126616783-pat00005
를 생성한다. 여기서, M1=g, M2=N-K-g이다. 또한, M1은 이중 대각행렬(dual diagonal matrix) B에 대응하는 패러티(parity)의 크기이며, M2는 항등행렬 D에 대응하는 패러티의 크기이다. 부호화 과정은 다음과 같다.According to an embodiment of the present invention, the LDPC code expressed in the form of a sequence is encoded as follows. Assume that an information block having an information size of K S=(s 0 , s 1 , ..., s K-1 ). The LDPC encoder uses an information block S having a size of K to obtain a codeword having a size of N=K+M 1 +M 2
Figure 112020126616783-pat00005
create Here, M 1 =g, M 2 =NKg. Also, M 1 is the size of parity corresponding to the dual diagonal matrix B, and M 2 is the size of the parity corresponding to the identity matrix D. The encoding process is as follows.

-초기화(initialization):-Initialization:

[수학식 4][Equation 4]

Figure 112020126616783-pat00006
Figure 112020126616783-pat00006

-첫 번째

Figure 112020126616783-pat00007
를 상기 테이블의 수열의 제1행에 명시된 패러티 비트 주소들(parity bit addresses)에서 누적(accumulate)한다. 예를 들어, 길이가 16200이며, 부호율이 2/15인 LDPC 부호에서의 누적 과정은 다음과 같다.-First
Figure 112020126616783-pat00007
is accumulated from the parity bit addresses specified in the first row of the sequence of the table. For example, an accumulation process in an LDPC code having a length of 16200 and a code rate of 2/15 is as follows.

Figure 112020126616783-pat00008
Figure 112020126616783-pat00008

여기서 덧셈(

Figure 112020126616783-pat00009
)은 GF(2)에서 일어난다.Add here (
Figure 112020126616783-pat00009
) occurs in GF(2).

-다음 L-1개의 정보비트, 즉

Figure 112020126616783-pat00010
들에 대해서는, 하기 수학식 5에서 계산된 패러티 비트 주소들에서 누적한다.-Next L-1 information bits, that is,
Figure 112020126616783-pat00010
, are accumulated at the parity bit addresses calculated in Equation 5 below.

[수학식 5][Equation 5]

Figure 112020126616783-pat00011
Figure 112020126616783-pat00011

여기서, x는 첫 번째 비트

Figure 112020126616783-pat00012
에 대응되는 패러티 비트 주소들, 즉 상기 테이블의 수열의 제1행에 표기된 패러티 비트 주소들을 나타내며, Q1 = M1/L, Q2 = M2/L, L = 360이다. 또한, Q1과 Q2는 하기 표 2에 정의된다. 예를 들어, 길이가 16200이며, 부호율이 2/15인 LDPC 부호는 M1 = 3240, Q1 = 9, M2 = 10800, Q2 = 30, L = 360이므로, 두 번째 비트
Figure 112020126616783-pat00013
에 대해서는 상기 수학식 5를 이용하면 다음과 같은 연산이 수행된다.where x is the first bit
Figure 112020126616783-pat00012
Parity bit addresses corresponding to , ie, parity bit addresses indicated in the first row of the sequence of the table, are Q 1 = M 1 /L, Q 2 = M 2 /L, and L = 360. In addition, Q 1 and Q 2 are defined in Table 2 below. For example, an LDPC code with a length of 16200 and a code rate of 2/15 is M 1 = 3240, Q 1 = 9, M 2 = 10800, Q 2 = 30, L = 360, so the second bit
Figure 112020126616783-pat00013
With respect to Equation 5 above, the following operation is performed.

Figure 112020126616783-pat00014
Figure 112020126616783-pat00014

표 2는 설계된 QC-LDPC 부호의 M1, M2, Q1, Q2의 크기를 나타낸다.Table 2 shows the sizes of M 1 , M 2 , Q 1 , and Q 2 of the designed QC-LDPC code.

[표 2][Table 2]

Figure 112020126616783-pat00015
Figure 112020126616783-pat00015

-다음의

Figure 112020126616783-pat00016
부터
Figure 112020126616783-pat00017
까지의 새로운 360개의 정보비트들은 상기 수열의 제2행을 이용하여, 상기 수학식 5로부터 패러티 비트 누적기들의 주소를 계산하고, 누적한다.-the next
Figure 112020126616783-pat00016
from
Figure 112020126616783-pat00017
For the new 360 information bits up to, the addresses of the parity bit accumulators are calculated from Equation (5) and accumulated using the second row of the sequence.

-비슷한 방법으로, 새로운 L개의 정보비트들로 구성된 모든 그룹(group)들에 대해서, 상기 수열들의 새로운 행을 이용하여, 상기 수학식 5로부터 패러티 비트 누적기들의 주소를 계산하고, 누적한다.- In a similar way, for all groups composed of the new L information bits, the addresses of the parity bit accumulators are calculated and accumulated from Equation 5 using the new row of the sequence.

-

Figure 112020126616783-pat00018
에서
Figure 112020126616783-pat00019
까지의 모든 정보비트들이 사용된 후, i = 1부터 시작하여 하기 수학식 6의 연산을 순차적으로 수행한다.-
Figure 112020126616783-pat00018
at
Figure 112020126616783-pat00019
After all information bits up to , are used, the operation of Equation 6 below is sequentially performed starting from i = 1.

[수학식 6][Equation 6]

Figure 112020126616783-pat00020
Figure 112020126616783-pat00020

-다음으로, 하기 수학식 7과 같은 패러티 인터리빙(interleaving)을 수행하면, 이중 대각행렬 B에 대응하는 패러티 생성이 완료된다.- Next, when parity interleaving is performed as in Equation 7 below, parity generation corresponding to the double diagonal matrix B is completed.

[수학식 7][Equation 7]

Figure 112020126616783-pat00021
Figure 112020126616783-pat00021

K개의 정보비트(

Figure 112020126616783-pat00022
)를 이용하여 이중 대각행렬 B에 대응하는 패러티 생성이 완료되면, M1개의 생성된 패러티(
Figure 112020126616783-pat00023
)을 이용하여, 항등행렬 D에 대응하는 패러티를 생성한다.K information bits (
Figure 112020126616783-pat00022
), when the parity generation corresponding to the double diagonal matrix B is completed, M 1 generated parity (
Figure 112020126616783-pat00023
) to generate a parity corresponding to the identity matrix D.

-

Figure 112020126616783-pat00024
에서
Figure 112020126616783-pat00025
까지의 L개의 비트들로 구성된 모든 그룹(group)들에 대해서, 상기 수열들의 새로운 행(이중 대각행렬 B에 대응하는 패러티를 생성할 때 이용한 마지막 행의 바로 다음 행부터 시작)과 상기 수학식 5를 이용하여 패러티 비트 누적기들의 주소를 계산하고, 관련 연산을 수행한다.-
Figure 112020126616783-pat00024
at
Figure 112020126616783-pat00025
For all groups consisting of L bits up to, a new row of the sequence (starting from the row immediately following the last row used to generate the parity corresponding to the double diagonal matrix B) and Equation 5 Calculate the addresses of parity bit accumulators using , and perform related operations.

-

Figure 112020126616783-pat00026
에서
Figure 112020126616783-pat00027
까지의 모든 비트들이 사용된 후, 하기 수학식 8과 같은 패러티 인터리빙을 수행하면, 항등행렬 D에 대응하는 패러티 생성이 완료된다.-
Figure 112020126616783-pat00026
at
Figure 112020126616783-pat00027
After all bits up to , parity interleaving as in Equation 8 is performed, parity generation corresponding to the identity matrix D is completed.

[수학식 8][Equation 8]

Figure 112020126616783-pat00028
Figure 112020126616783-pat00028

도 4는 본 발명의 일실시예에 따른 LDPC 부호화기를 나타낸 블록도이다.4 is a block diagram illustrating an LDPC encoder according to an embodiment of the present invention.

도 4를 참조하면, 본 발명의 일실시예에 따른 LDPC 부호화기는 메모리들(310, 320) 및 프로세서(330)를 포함한다.Referring to FIG. 4 , the LDPC encoder according to an embodiment of the present invention includes memories 310 and 320 and a processor 330 .

메모리(310)는 길이가 16200이고 부호율이 2/15인 LDPC 부호어(codeword)를 저장하기 위한 메모리이다.The memory 310 is a memory for storing an LDPC codeword having a length of 16200 and a code rate of 2/15.

메모리(320)는 0으로 초기화되는 메모리이다.The memory 320 is a memory initialized to zero.

메모리(310) 및 메모리(320)는 각각 λi(i=0, 1, ..., N-1) 및 Pj(j=0, 1, ..., M1+M2-1)에 상응하는 것일 수 있다.Memory 310 and memory 320 have λ i (i=0, 1, ..., N-1) and P j (j=0, 1, ..., M 1 +M 2 -1), respectively. may correspond to

메모리(310) 및 메모리(320)는 비트들의 집합을 저장하기 위한 다양한 하드웨어에 상응하는 것일 수도 있고, 어레이(array), 리스트(list), 스택(stack), 큐(queue) 등의 자료구조(data structure)에 상응하는 것일 수도 있다.The memory 310 and the memory 320 may correspond to various hardware for storing a set of bits, and may include data structures such as an array, a list, a stack, and a queue ( data structure).

프로세서(330)는 패러티 검사 행렬(parity check matrix)에 상응하는 수열을 이용하여 상기 메모리(320)에 대한 누적(accumulation)을 수행하여, 정보 비트들(information bits)에 상응하는 상기 LDPC 부호어를 생성한다.The processor 330 performs accumulation on the memory 320 using a sequence corresponding to a parity check matrix to generate the LDPC codeword corresponding to information bits. create

이 때, 누적은 상기 테이블의 수열을 이용하여 갱신되는 패러티 비트 주소들(parity bit addresses)에서 수행될 수 있다.In this case, the accumulation may be performed on parity bit addresses updated using a sequence of the table.

이 때, LDPC 부호어는 상기 정보 비트들에 상응하고 길이가 2160(=K)인 시스터매틱(systematic) 파트(λ0, λ1, ..., λK-1), 패러티 검사 행렬에 포함된 이중 대각행렬에 상응하고 길이가 3240(=M1=g)인 제1 패러티 파트(λK, λK+1, ..., λK+M1-1) 및 상기 패러티 검사 행렬에 포함된 항등행렬에 상응하고 길이가 10800(=M2)인 제2 패러티 파트(λK+M1, λK+M1+1, ..., λK+M1+M2-1)를 포함할 수 있다.In this case, the LDPC codeword corresponds to the information bits and is a systematic part (λ 0 , λ 1 , ..., λ K-1 ) having a length of 2160 (=K), included in the parity check matrix. The first parity part (λ K , λ K+1 , ..., λ K+M1-1 ) corresponding to the double diagonal matrix and having a length of 3240 (=M 1 =g) and the identity included in the parity check matrix It may include a second parity part (λ K+M1 , λ K+M1+1 , ..., λ K+M1+M2-1 ) corresponding to the matrix and having a length of 10800 (=M 2 ).

이 때, 수열은 상기 시스터매틱 파트의 길이인 2160을 상기 패러티 검사 행렬에 상응하는 CPM 사이즈(L)인 360으로 나눈 값에 제1 패러티 파트의 길이(M1)인 3240을 360으로 나눈 값을 더한 수(2160/360+3240/360=15)만큼의 행들(rows)을 가질 수 있다.At this time, the sequence is a value obtained by dividing 2160, which is the length of the systematic part, by 360, which is the CPM size (L) corresponding to the parity check matrix, and 3240, which is the length (M 1 ) of the first parity part, divided by 360. It may have as many rows as the sum (2160/360+3240/360=15).

전술한 바와 같이, 수열은 상기 테이블로 표현될 수 있다.As described above, the sequence may be represented by the table.

이 때, 메모리(320)는 제1 패러티 파트의 길이(M1) 및 제2 패러티 파트의 길이(M2)의 합(M1+M2)에 상응하는 사이즈를 가질 수 있다.In this case, the memory 320 may have a size corresponding to the sum (M 1 +M 2 ) of the length (M 1 ) of the first parity part and the length (M 2 ) of the second parity part.

이 때, 패러티 비트 주소들은 상기 수열의 각각의 행에 나타내진 이전 패러티 비트 주소들 각각(x)과 제1 패러티 파트의 길이(M1)를 비교한 결과에 기반하여 갱신될 수 있다.In this case, the parity bit addresses may be updated based on a result of comparing each of the previous parity bit addresses (x) and the length (M 1 ) of the first parity part indicated in each row of the sequence.

즉, 패러티 비트 주소들은 상기 수학식 5에 의하여 갱신될 수 있다. 이 때, x는 이전 패러티 비트 주소, m은 정보 비트 인덱스로 0보다 크고 L보다 작은 정수, L은 상기 패러티 검사 행렬의 CPM 사이즈, Q1은 M1/L, M1은 상기 제1 패러티 파트의 사이즈, Q2는 M2/L, M2는 상기 제2 패러티 파트의 사이즈일 수 있다.That is, the parity bit addresses may be updated according to Equation 5 above. In this case, x is the previous parity bit address, m is an information bit index, an integer greater than 0 and smaller than L, L is the CPM size of the parity check matrix, Q 1 is M 1 /L, M 1 is the first parity part The size of Q 2 may be M 2 /L, and M 2 may be the size of the second parity part.

이 때, 상기 누적은 전술한 바와 같이 상기 패러티 검사 행렬의 CPM 사이즈 L=360 단위로 수열의 행을 바꿔가면서 수행될 수 있다.In this case, as described above, the accumulation may be performed while changing the rows of the sequence in units of the CPM size L=360 of the parity check matrix.

이 때, 제1 패러티 파트(λK, λK+1, ..., λK+M1-1)는 상기 수학식 7을 통하여 설명한 바와 같이, 메모리(310) 및 메모리(320)를 이용한, 패러티 인터리빙(parity interleaving)을 수행하여 생성될 수 있다.At this time, the first parity part (λ K , λ K+1 , ..., λ K+M1-1 ) uses the memory 310 and the memory 320 as described in Equation 7 above, It may be generated by performing parity interleaving.

이 때, 제2 패러티 파트(λK+M1, λK+M1+1, ..., λK+M1+M2-1)는 상기 수학식 8을 통하여 설명한 바와 같이 제1 패러티 파트(λK, λK+1, ..., λK+M1-1)의 생성이 완료된 후 상기 제1 패러티 파트(λK, λK+1, ..., λK+M1-1)와 상기 수열을 이용하여 수행되는 상기 누적이 완료된 후, 메모리(310) 및 메모리(320)를 이용한 패러티 인터리빙(parity interleaving)을 수행하여 생성될 수 있다.In this case, the second parity part (λ K+M1 , λ K+M1+1 , ..., λ K+M1+M2-1 ) is the first parity part (λ K ) as described through Equation (8). , λ K+1 , ..., λ K+M1-1 ) After generation of the first parity part (λ K , λ K+1 , ..., λ K+M1-1 ) and the sequence After the accumulation performed by using the , it may be generated by performing parity interleaving using the memory 310 and the memory 320 .

도 5는 본 발명의 일실시예에 따른 LDPC 복호화기를 나타낸 블록도이다.5 is a block diagram illustrating an LDPC decoder according to an embodiment of the present invention.

도 5를 참조하면, 본 발명의 일실시예에 따른 LDPC 복호화기는 수신부(410) 및 복호화부(420)를 포함한다.Referring to FIG. 5 , the LDPC decoder according to an embodiment of the present invention includes a receiver 410 and a decoder 420 .

수신부(410)는 상기 패러티 검사 행렬에 상응하고 상기 테이블로 표현되는 수열을 이용하여 부호화된, LDPC(Low Density Parity Check) 부호어(codeword)를 수신한다.The receiving unit 410 receives a LDPC (Low Density Parity Check) codeword that corresponds to the parity check matrix and is encoded using a sequence represented by the table.

복호화부(420)는 상기 패러티 검사 행렬에 상응하는 복호화를 수행하여 수신된 상기 LDPC 부호어에서 정보 비트들(information bits)을 복원한다.The decoder 420 reconstructs information bits from the received LDPC codeword by performing decoding corresponding to the parity check matrix.

이 때, 상기 수열은 메모리의 패러티 비트 주소들(parity bit addresses)을 갱신하는데 사용되고, 상기 패러티 비트 주소들은 상기 LDPC 부호어에 상응하는 패러티 비트들을 생성하기 위한 누적(accumulation)에 사용될 수 있다.In this case, the sequence is used to update parity bit addresses of a memory, and the parity bit addresses may be used for accumulation for generating parity bits corresponding to the LDPC codeword.

이 때, LDPC 부호어는 상기 정보 비트들에 상응하는 시스터매틱(systematic) 파트(λ0, λ1, ..., λK-1), 패러티 검사 행렬에 포함된 이중 대각행렬에 상응하는 제1 패러티 파트(λK, λK+1, ..., λK+M1-1) 및 상기 패러티 검사 행렬에 포함된 항등행렬에 상응하는 제2 패러티 파트(λK+M1, λK+M1+1, ..., λK+M1+M2-1)를 포함할 수 있다.In this case, the LDPC codeword corresponds to the systematic part (λ 0 , λ 1 , ..., λ K-1 ) corresponding to the information bits, and the first corresponding to the double diagonal matrix included in the parity check matrix. The parity parts (λ K , λ K+1 , ..., λ K+M1-1 ) and the second parity part (λ K+M1 , λ K+M1+ ) corresponding to the identity matrix included in the parity check matrix 1 , ..., λ K+M1+M2-1 ).

이 때, 패러티 비트 주소들은 상기 수열의 각각의 행에 나타내진 이전 패러티 비트 주소들 각각(x)과 제1 패러티 파트의 길이(M1)를 비교한 결과에 기반하여 갱신될 수 있다.In this case, the parity bit addresses may be updated based on a result of comparing each of the previous parity bit addresses (x) and the length (M 1 ) of the first parity part indicated in each row of the sequence.

즉, 패러티 비트 주소들은 상기 수학식 5에 의하여 갱신될 수 있다. 이 때, x는 이전 패러티 비트 주소, m은 정보 비트 인덱스로 0보다 크고 L보다 작은 정수, L은 상기 패러티 검사 행렬의 CPM 사이즈, Q1은 M1/L, M1은 상기 제1 패러티 파트의 사이즈, Q2는 M2/L, M2는 상기 제2 패러티 파트의 사이즈일 수 있다.That is, the parity bit addresses may be updated according to Equation 5 above. In this case, x is the previous parity bit address, m is an information bit index, an integer greater than 0 and smaller than L, L is the CPM size of the parity check matrix, Q 1 is M 1 /L, M 1 is the first parity part The size of Q 2 may be M 2 /L, and M 2 may be the size of the second parity part.

도 6은 본 발명의 일실시예에 따른 LDPC 부호화 방법을 나타낸 동작 흐름도이다.6 is a flowchart illustrating an LDPC encoding method according to an embodiment of the present invention.

도 6을 참조하면, 본 발명의 일실시예에 따른 LDPC 부호화 방법은 LDPC 부호어를 저장하기 위한 제1 메모리, 및 제2 메모리를 초기화한다(S510).Referring to FIG. 6 , in the LDPC encoding method according to an embodiment of the present invention, a first memory and a second memory for storing an LDPC codeword are initialized ( S510 ).

이 때, 단계(S510)는 상기 수학식 4에 의하여 수행될 수 있다.In this case, step S510 may be performed according to Equation 4 above.

또한, 본 발명의 일실시예에 따른 LDPC 부호화 방법은 패러티 검사 행렬(parity check matrix)에 상응하는 수열을 이용하여 상기 제2 메모리에 대한 누적(accumulation)을 수행하여, 정보 비트들(information bits)에 상응하는 상기 LDPC 부호어를 생성한다(S520).In addition, the LDPC encoding method according to an embodiment of the present invention performs accumulation on the second memory by using a sequence corresponding to a parity check matrix, so that information bits Generates the LDPC codeword corresponding to (S520).

이 때, 상기 누적은 패러티 검사 행렬(parity check matrix)에 상응하는 수열을 이용하여 갱신되는 패러티 비트 주소들(parity bit addresses)에서 수행될 수 있다.In this case, the accumulation may be performed on parity bit addresses that are updated using a sequence corresponding to a parity check matrix.

이 때, LDPC 부호어는 상기 정보 비트들에 상응하고 길이가 2160(=K)인 시스터매틱(systematic) 파트(λ0, λ1, ..., λK-1), 패러티 검사 행렬에 포함된 이중 대각행렬에 상응하고 길이가 3240(=M1=g)인 제1 패러티 파트(λK, λK+1, ..., λK+M1-1) 및 상기 패러티 검사 행렬에 포함된 항등행렬에 상응하고 길이가 10800(=M2)인 제2 패러티 파트(λK+M1, λK+M1+1, ..., λK+M1+M2-1)를 포함할 수 있다.In this case, the LDPC codeword corresponds to the information bits and is a systematic part (λ 0 , λ 1 , ..., λ K-1 ) having a length of 2160 (=K), included in the parity check matrix. The first parity part (λ K , λ K+1 , ..., λ K+M1-1 ) corresponding to the double diagonal matrix and having a length of 3240 (=M 1 =g) and the identity included in the parity check matrix It may include a second parity part (λ K+M1 , λ K+M1+1 , ..., λ K+M1+M2-1 ) corresponding to the matrix and having a length of 10800 (=M 2 ).

이 때, 수열은 상기 시스터매틱 파트의 길이인 2160을 상기 패러티 검사 행렬에 상응하는 CPM 사이즈(L)인 360으로 나눈 값에 제1 패러티 파트의 길이(M1)인 3240을 360으로 나눈 값을 더한 수(2160/360+3240/360=15)만큼의 행들(rows)을 가질 수 있다.At this time, the sequence is a value obtained by dividing 2160, which is the length of the systematic part, by 360, which is the CPM size (L) corresponding to the parity check matrix, and 3240, which is the length (M 1 ) of the first parity part, divided by 360. It may have as many rows as the sum (2160/360+3240/360=15).

전술한 바와 같이, 수열은 상기 테이블로 표현될 수 있다.As described above, the sequence may be represented by the table.

이 때, 패러티 비트 주소들은 상기 수열의 각각의 행에 나타내진 이전 패러티 비트 주소들 각각(x)과 제1 패러티 파트의 길이(M1)를 비교한 결과에 기반하여 갱신될 수 있다.In this case, the parity bit addresses may be updated based on a result of comparing each of the previous parity bit addresses (x) and the length (M 1 ) of the first parity part indicated in each row of the sequence.

즉, 패러티 비트 주소들은 상기 수학식 5에 의하여 갱신될 수 있다. 이 때, x는 이전 패러티 비트 주소, m은 정보 비트 인덱스로 0보다 크고 L보다 작은 정수, L은 상기 패러티 검사 행렬의 CPM 사이즈, Q1은 M1/L, M1은 상기 제1 패러티 파트의 사이즈, Q2는 M2/L, M2는 상기 제2 패러티 파트의 사이즈일 수 있다.That is, the parity bit addresses may be updated according to Equation 5 above. In this case, x is the previous parity bit address, m is an information bit index, an integer greater than 0 and smaller than L, L is the CPM size of the parity check matrix, Q 1 is M 1 /L, M 1 is the first parity part The size of Q 2 may be M 2 /L, and M 2 may be the size of the second parity part.

이 때, 상기 누적은 전술한 바와 같이 상기 패러티 검사 행렬의 CPM 사이즈 L=360 단위로 수열의 행을 바꿔가면서 수행될 수 있다.In this case, as described above, the accumulation may be performed while changing the rows of the sequence in units of the CPM size L=360 of the parity check matrix.

이 때, 제1 패러티 파트(λK, λK+1, ..., λK+M1-1)는 상기 수학식 7을 통하여 설명한 바와 같이, 제1 메모리 및 제2 메모리를 이용한, 패러티 인터리빙(parity interleaving)을 수행하여 생성될 수 있다.In this case, the first parity parts λ K , λ K+1 , ..., λ K+M1-1 are parity interleaving using the first memory and the second memory, as described in Equation 7 above. (parity interleaving) may be performed.

이 때, 제2 패러티 파트(λK+M1, λK+M1+1, ..., λK+M1+M2-1)는 상기 수학식 8을 통하여 설명한 바와 같이 제1 패러티 파트(λK, λK+1, ..., λK+M1-1)의 생성이 완료된 후 상기 제1 패러티 파트(λK, λK+1, ..., λK+M1-1)와 상기 수열을 이용하여 수행되는 상기 누적이 완료된 후, 제1 메모리(310) 및 제2 메모리(320)를 이용한 패러티 인터리빙(parity interleaving)을 수행하여 생성될 수 있다.In this case, the second parity part (λ K+M1 , λ K+M1+1 , ..., λ K+M1+M2-1 ) is the first parity part (λ K ) as described through Equation (8). , λ K+1 , ..., λ K+M1-1 ) After generation of the first parity part (λ K , λ K+1 , ..., λ K+M1-1 ) and the sequence After the accumulation performed by using the , it may be generated by performing parity interleaving using the first memory 310 and the second memory 320 .

도 7은 본 발명의 일실시예에 따른 길이가 16200, 부호율이 2/15인 QC-LDPC 부호의 성능을 Eb/No에 대비하여 나타낸 그래프이다.7 is a graph showing performance of a QC-LDPC code having a length of 16200 and a code rate of 2/15 compared to E b /N o according to an embodiment of the present invention.

도 7에 도시된 그래프는 전산실험을 위해 BPSK (Binary Phase Shift Keying) 변조와 50번의 반복복호를 수행하는 LLR(Log-likelihood Ratio) 기반의 합곱(sum-product) 알고리즘을 가정한 결과이다. 도 7에 도시된 바와 같이, 설계된 부호는 BER=10-6에서 쉐넌(Shannon) 한계로부터 약 1.3 dB 떨어져 있는 것을 알 수 있다.The graph shown in FIG. 7 is a result of assuming a log-likelihood ratio (LLR)-based sum-product algorithm that performs binary phase shift keying (BPSK) modulation and 50 iterative decoding for a computational experiment. As shown in FIG. 7, it can be seen that the designed code is about 1.3 dB away from the Shannon limit at BER=10 -6.

이상에서와 같이 본 발명에 따른 LDPC 부호화기, 복호화기 및 LDPC 부호화 방법은 상기한 바와 같이 설명된 실시예들의 구성과 방법이 한정되게 적용될 수 있는 것이 아니라, 상기 실시예들은 다양한 변형이 이루어질 수 있도록 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.As described above, in the LDPC encoder, decoder, and LDPC encoding method according to the present invention, the configuration and method of the above-described embodiments are not limitedly applicable, but the embodiments are each so that various modifications can be made. All or part of the embodiments may be selectively combined and configured.

310, 320: 메모리
330: 프로세서310, 320: memory
330: processor

Claims (13)

삭제delete 길이가 16200이고 부호율이 2/15인 LDPC 부호어를 저장하기 위한 제1 메모리와, 제2 메모리를 초기화하는 단계; 및
패러티 검사 행렬(parity check matrix)에 상응하는 수열을 이용하여 상기 제2 메모리에 대한 누적(accumulation)을 수행하여, 정보 비트들(information bits)에 상응하는 상기 LDPC 부호어를 생성하는 단계를 포함하고,
상기 수열은 하기 테이블로 표현되는 것을 특징으로 하는 LDPC 부호화 방법.
[테이블]
제1행: 2889 3122 3208 4324 5968 7241 13215
제2행: 281 923 1077 5252 6099 10309 11114
제3행: 727 2413 2676 6151 6796 8945 12528
제4행: 2252 2322 3093 3329 8443 12170 13748
제5행: 575 2489 2944 6577 8772 11253 11657
제6행: 310 1461 2482 4643 4780 6936 11970
제7행: 8691 9746 10794 13582
제8행: 3717 6535 12470 12752
제9행: 6011 6547 7020 11746
제10행: 5309 6481 10244 13824
제11행: 5327 8773 8824 13343
제12행: 3506 3575 9915 13609
제13행: 3393 7089 11048 12816
제14행: 3651 4902 6118 12048
제15행: 4210 10132 13375 13377Initializing a first memory and a second memory for storing an LDPC codeword having a length of 16200 and a code rate of 2/15; and
generating the LDPC codeword corresponding to information bits by performing accumulation on the second memory using a sequence corresponding to a parity check matrix, and ,
The LDPC encoding method, characterized in that the sequence is represented by the following table.
[table]
Line 1: 2889 3122 3208 4324 5968 7241 13215
Line 2: 281 923 1077 5252 6099 10309 11114
Line 3: 727 2413 2676 6151 6796 8945 12528
Line 4: 2252 2322 3093 3329 8443 12170 13748
Line 5: 575 2489 2944 6577 8772 11253 11657
Line 6: 310 1461 2482 4643 4780 6936 11970
Line 7: 8691 9746 10794 13582
Line 8: 3717 6535 12470 12752
Line 9: 6011 6547 7020 11746
Line 10: 5309 6481 10244 13824
Line 11: 5327 8773 8824 13343
Line 12: 3506 3575 9915 13609
Line 13: 3393 7089 11048 12816
Line 14: 3651 4902 6118 12048
Line 15: 4210 10132 13375 13377 청구항 2에 있어서,
상기 누적은 상기 정보 비트들 중 두 번째 비트
Figure 112020126616783-pat00029
에 대해서는
Figure 112020126616783-pat00030

(px(0≤x≤14039)는 상기 제2 메모리,
Figure 112020126616783-pat00031
는 덧셈 연산자)
의 7개 수학식들을 이용하여 수행되는 것을 특징으로 하는 LDPC 부호화 방법.3. The method according to claim 2,
The accumulation is the second bit of the information bits
Figure 112020126616783-pat00029
about
Figure 112020126616783-pat00030

(p x (0≤x≤14039) is the second memory,
Figure 112020126616783-pat00031
is the addition operator)
LDPC encoding method, characterized in that it is performed using the 7 equations of. 청구항 2에 있어서,
상기 LDPC 부호어는
상기 정보 비트들에 상응하고 길이가 2160인 시스터매틱(systematic) 파트, 상기 패러티 검사 행렬에 포함된 이중 대각행렬에 상응하고 길이가 3240인 제1 패러티 파트 및 상기 패러티 검사 행렬에 포함된 항등행렬에 상응하고 길이가 10800인 제2 패러티 파트를 포함하는 것을 특징으로 하는 LDPC 부호화 방법.3. The method according to claim 2,
The LDPC codeword is
A systematic part corresponding to the information bits and having a length of 2160, a first parity part corresponding to a double diagonal matrix included in the parity check matrix and having a length of 3240, and an identity matrix included in the parity check matrix and a second parity part corresponding to and having a length of 10800. 청구항 4에 있어서,
상기 수열은 상기 시스터매틱 파트의 길이인 2160을 상기 패러티 검사 행렬에 상응하는 CPM(Circulant Permutation Matrix) 사이즈인 360으로 나눈 값에 상기 제1 패러티 파트의 길이인 3240을 상기 CPM 사이즈로 나눈 값을 더한 수만큼의 행들(rows)을 가지는 것을 특징으로 하는 LDPC 부호화 방법.5. The method according to claim 4,
The sequence is a value obtained by dividing 2160, which is the length of the systematic part, by 360, which is a CPM (Circulant Permutation Matrix) size corresponding to the parity check matrix, plus a value obtained by dividing 3240, which is the length of the first parity part, by the CPM size. An LDPC encoding method, characterized in that it has as many rows as the number. 청구항 5에 있어서,
상기 누적은,
상기 수열을 이용하여 갱신되는 패러티 비트 주소들(parity bit addresses)에서 수행되는 것을 특징으로 하는 LDPC 부호화 방법.6. The method of claim 5,
The accumulation is
LDPC encoding method, characterized in that it is performed on parity bit addresses updated using the sequence. 청구항 6에 있어서,
상기 누적은
상기 패러티 검사 행렬의 CPM 사이즈(L) 단위로 상기 수열의 행을 바꿔가면서, 수행되는 것을 특징으로 하는 LDPC 부호화 방법.7. The method of claim 6,
The accumulation is
The LDPC encoding method, characterized in that the parity check matrix is performed while changing the rows of the sequence in units of the CPM size (L). 패러티 검사 행렬(parity check matrix)에 상응하는 수열을 이용하여, 0으로 초기화되는 메모리에 대한 누적(accumulation)을 수행하여, 정보 비트들(information bits)에 상응하고, 길이가 16200이고 부호율이 2/15인 LDPC 부호어를 생성하는 단계; 및
상기 LDPC 부호어에 상응하는 변조를 수행하는 단계를 포함하고,
상기 수열은 하기 테이블로 표현되는 것을 특징으로 하는 방송 신호 송신 방법.
[테이블]
제1행: 2889 3122 3208 4324 5968 7241 13215
제2행: 281 923 1077 5252 6099 10309 11114
제3행: 727 2413 2676 6151 6796 8945 12528
제4행: 2252 2322 3093 3329 8443 12170 13748
제5행: 575 2489 2944 6577 8772 11253 11657
제6행: 310 1461 2482 4643 4780 6936 11970
제7행: 8691 9746 10794 13582
제8행: 3717 6535 12470 12752
제9행: 6011 6547 7020 11746
제10행: 5309 6481 10244 13824
제11행: 5327 8773 8824 13343
제12행: 3506 3575 9915 13609
제13행: 3393 7089 11048 12816
제14행: 3651 4902 6118 12048
제15행: 4210 10132 13375 13377By using a sequence corresponding to a parity check matrix, accumulation is performed on a memory initialized to 0, corresponding to information bits, having a length of 16200 and a code rate of 2 generating an LDPC codeword equal to /15; and
performing modulation corresponding to the LDPC codeword;
The number sequence is represented by the following table.
[table]
Line 1: 2889 3122 3208 4324 5968 7241 13215
Line 2: 281 923 1077 5252 6099 10309 11114
Line 3: 727 2413 2676 6151 6796 8945 12528
Line 4: 2252 2322 3093 3329 8443 12170 13748
Line 5: 575 2489 2944 6577 8772 11253 11657
Line 6: 310 1461 2482 4643 4780 6936 11970
Line 7: 8691 9746 10794 13582
Line 8: 3717 6535 12470 12752
Line 9: 6011 6547 7020 11746
Line 10: 5309 6481 10244 13824
Line 11: 5327 8773 8824 13343
Line 12: 3506 3575 9915 13609
Line 13: 3393 7089 11048 12816
Line 14: 3651 4902 6118 12048
Line 15: 4210 10132 13375 13377 청구항 8에 있어서,
상기 누적은 상기 정보 비트들 중 두 번째 비트
Figure 112020126616783-pat00032
에 대해서는
Figure 112020126616783-pat00033

(px(0≤x≤14039)는 상기 메모리,
Figure 112020126616783-pat00034
는 덧셈 연산자)
의 7개 수학식들을 이용하여 수행되는 것을 특징으로 하는 방송 신호 송신 방법.9. The method of claim 8,
The accumulation is the second bit of the information bits
Figure 112020126616783-pat00032
about
Figure 112020126616783-pat00033

(p x (0≤x≤14039) is the memory,
Figure 112020126616783-pat00034
is the addition operator)
A method of transmitting a broadcast signal, characterized in that it is performed using the seven equations of . 청구항 8에 있어서,
상기 LDPC 부호어는
상기 정보 비트들에 상응하고 길이가 2160인 시스터매틱(systematic) 파트, 상기 패러티 검사 행렬에 포함된 이중 대각행렬에 상응하고 길이가 3240인 제1 패러티 파트 및 상기 패러티 검사 행렬에 포함된 항등행렬에 상응하고 길이가 10800인 제2 패러티 파트를 포함하는 것을 특징으로 하는 방송 신호 송신 방법.9. The method of claim 8,
The LDPC codeword is
A systematic part corresponding to the information bits and having a length of 2160, a first parity part corresponding to a double diagonal matrix included in the parity check matrix and having a length of 3240, and an identity matrix included in the parity check matrix and a second parity part corresponding to and having a length of 10800. 청구항 10에 있어서,
상기 수열은 상기 시스터매틱 파트의 길이인 2160을 상기 패러티 검사 행렬에 상응하는 CPM(Circulant Permutation Matrix) 사이즈인 360으로 나눈 값에 상기 제1 패러티 파트의 길이인 3240을 상기 CPM 사이즈로 나눈 값을 더한 수만큼의 행들(rows)을 가지는 것을 특징으로 하는 방송 신호 송신 방법.11. The method of claim 10,
The sequence is a value obtained by dividing 2160, which is the length of the systematic part, by 360, which is a CPM (Circulant Permutation Matrix) size corresponding to the parity check matrix, plus a value obtained by dividing 3240, which is the length of the first parity part, by the CPM size. A broadcast signal transmission method, characterized in that it has as many rows as the number. 청구항 11에 있어서,
상기 누적은,
상기 수열을 이용하여 갱신되는 패러티 비트 주소들(parity bit addresses)에서 수행되는 것을 특징으로 하는 방송 신호 송신 방법.12. The method of claim 11,
The accumulation is
The broadcast signal transmission method according to claim 1, wherein the method is performed on parity bit addresses that are updated using the sequence. 청구항 12에 있어서,
상기 누적은
상기 패러티 검사 행렬의 CPM 사이즈(L) 단위로 상기 수열의 행을 바꿔가면서, 수행되는 것을 특징으로 하는 방송 신호 송신 방법.13. The method of claim 12,
The accumulation is
The method according to claim 1, wherein the method is performed while changing the rows of the sequence in units of the CPM size (L) of the parity check matrix.
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‘Digital video broadcasting (DVB): Frame structure channel coding and modulation for a second generation digital terrestrial television broadcasting system (DVB-T2)’, October 2010

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