KR102308097B1 - 박막 트랜지스터 및 그 제조 방법 - Google Patents

박막 트랜지스터 및 그 제조 방법 Download PDF

Info

Publication number
KR102308097B1
KR102308097B1 KR1020170052299A KR20170052299A KR102308097B1 KR 102308097 B1 KR102308097 B1 KR 102308097B1 KR 1020170052299 A KR1020170052299 A KR 1020170052299A KR 20170052299 A KR20170052299 A KR 20170052299A KR 102308097 B1 KR102308097 B1 KR 102308097B1
Authority
KR
South Korea
Prior art keywords
thin film
source
protective
gate insulating
forming
Prior art date
Application number
KR1020170052299A
Other languages
English (en)
Other versions
KR20180118958A (ko
Inventor
김윤정
김재호
김현일
이동환
이재완
임병관
최선용
Original Assignee
주성엔지니어링(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주성엔지니어링(주) filed Critical 주성엔지니어링(주)
Priority to KR1020170052299A priority Critical patent/KR102308097B1/ko
Publication of KR20180118958A publication Critical patent/KR20180118958A/ko
Application granted granted Critical
Publication of KR102308097B1 publication Critical patent/KR102308097B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 게이트 절연막에 의한 전기적 특성 저하를 방지할 수 있는 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
본 발명의 실시 예에 따른 박막 트랜지스터는 게이트 전극, 상기 게이트 전극 상에 구비되는 게이트 절연막, 상기 게이트 절연막 상에 구비되는 활성층과, 상기 활성층 상에 구비되고 수평 방향으로 이격 배치되는 소오스 전극 및 드레인 전극을 포함하는 박막 트랜지스터로서, 상기 게이트 절연막은 SiCH4 성분을 포함하며, 상기 게이트 전극에 인접하고, CVD 공정에 의하여 형성되는 제1 절연 박막; 및 상기 활성층에 인접하고, ALD 공정에 의하여 형성되는 제2 절연 박막;을 포함한다.

Description

박막 트랜지스터 및 그 제조 방법{THIN FILM TRANSISTOR AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 게이트 절연막에 의한 전기적 특성 저하를 방지할 수 있는 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
박막 트랜지스터(Thin Film Transistor; TFT)는 액정 표시 장치(Liquid Crystal Display; LCD)나 유기 EL(Electro Luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로로 사용된다. 이러한 박막 트랜지스터는 표시 장치의 하부 기판에 게이트 라인 및 데이터 라인과 함께 형성된다. 즉, 박막 트랜지스터는 게이트 라인의 일부인 게이트 전극, 채널로 이용되는 활성층, 데이터 라인의 일부인 소오스 전극과 드레인 전극, 그리고 게이트 절연막 등으로 이루어진다. 이러한 박막 트랜지스터의 예가 한국공개특허 제2011-0131120호 등에 제시되어 있다.
박막 트랜지스터는 게이트 절연막으로 실리콘 옥사이드를 주로 이용하고, 실리콘 옥사이드는 실란(silane, SiH4)를 이용하여 형성한다. 그런데, 실란을 이용하여 게이트 절연막을 형성하면 증착 시 SiH4의 분해에 따른 H가 게이트 절연막 내에 존재하게 된다. 게이트 절연막 내에 존재하는 H는 누설 전류를 발생시키고 캐리어의 라이프 타임(life time)을 감소시키는 등의 원인이 되어 박막 트랜지스터의 전기적 특성을 저하시키게 된다.
또한, 실란을 이용하는 경우 화학기상증착(Chemical Vapor Deposition; CVD) 방법으로만 증착이 가능하여 플렉시블 디스플레이의 구현을 위한 수십 Å 두께의 박막을 형성하기 어렵고, 박막의 물성을 제어하기 어려운 문제가 있다.
KR 10-2011-0131120 A
본 발명은 게이트 절연막 내에 잔류하는 수소의 양을 최소화할 수 있는 박막 트랜지스터 및 그 제조 방법을 제공한다.
또한, 본 발명은 게이트 절연막에 의한 전기적 특성 저하를 방지할 수 있는 박막 트랜지스터 및 그 제조 방법을 제공한다.
본 발명의 실시 예에 따른 박막 트랜지스터는 게이트 전극, 상기 게이트 전극 상에 구비되는 게이트 절연막, 상기 게이트 절연막 상에 구비되는 활성층과, 상기 활성층 상에 구비되고 수평 방향으로 이격 배치되는 소오스 전극 및 드레인 전극을 포함하는 박막 트랜지스터로서, 상기 게이트 절연막은 SiCH4 성분을 포함하며, 상기 게이트 전극에 인접하고, CVD 공정에 의하여 형성되는 제1 절연 박막; 및 상기 활성층에 인접하고, ALD 공정에 의하여 형성되는 제2 절연 박막;을 포함한다.
상기 게이트 절연막은, 상기 게이트 전극과 제1 절연 박막 사이에, ALD 공정에 의하여 형성되는 제3 절연 박막;을 더 포함할 수 있다.
상기 게이트 절연막은 실리콘 함유 유기 소오스와 반응 소오스를 이용하여 형성될 수 있다.
상기 활성층은 3족 또는 4족 원소가 도핑된 산화아연 박막으로 형성될 수 있다.
상기 활성층과 소오스 전극 및 드레인 전극 사이에 구비되는 보호막을 더 포함하고, 상기 보호막은 실리콘 함유 유기 소오스와 반응 소오스를 이용하여 형성될 수 있다.
상기 보호막은, 상기 활성층에 인접하고, ALD 공정에 의하여 형성되는 제1 보호 박막; 및 상기 소오스 전극 및 드레인 전극에 인접하고, CVD 공정에 의하여 형성되는 제2 보호 박막;을 포함할 수 있다.
상기 제1 보호 박막은 상기 제2 보호 박막보다 산소 함량이 높을 수 있다.
상기 박막 트랜지스터의 전하 이동도는 3% 이하의 범위 내에서 변화할 수 있다.
상기 박막 트랜지스터의 임계 전압은 10% 이하의 범위 내에서 변화할 수 있다.
또한, 본 발명의 실시 예에 따른 박막 트랜지스터의 제조 방법은 기판 상에 게이트 전극을 형성하는 과정; 상기 게이트 전극 상에 게이트 절연막을 형성하는 과정; 상기 게이트 절연막 상에 활성층을 형성하는 과정; 및 상기 활성층 상에 소오스 전극 및 드레인 전극을 형성하는 과정을 포함하고, 상기 게이트 절연막을 형성하는 과정은, 실리콘 함유 유기 소오스와 반응 소오스를 이용하여 상기 게이트 절연막 상에 CVD 공정에 의하여 제1 절연 박막을 형성하는 과정; 및 실리콘 함유 유기 소오스와 반응 소오스를 이용하여 상기 제1 절연 박막 상에 ALD 공정에 의하여 제2 절연 박막을 형성하는 과정;을 포함한다.
상기 게이트 절연막을 형성하는 과정은, 상기 실리콘 함유 유기 소오스에 함유되는 유기 성분이 수소 원자와 반응하여 SiCH4 성분을 형성할 수 있다.
상기 게이트 절연막은 증착 방법을 제어하여 온 전류, 오프 전류, 문턱 전압 및 전하 이동도를 조절할 수 있다.
상기 게이트 절연막 상에 활성층을 형성하는 과정 이후에 상기 활성층 상에 보호막을 형성하는 과정;을 더 포함하고, 상기 보호막을 형성하는 과정은, 실리콘 함유 유기 소오스와 반응 소오스를 이용하여 상기 활성층 상에 ALD 공정에 의하여 제1 보호 박막을 형성하는 과정; 및 실리콘 함유 유기 소오스와 반응 소오스를 이용하여 상기 제1 보호 박막 상에 CVD 공정에 의하여 제2 보호 박막을 형성하는 과정;을 포함할 수 있다.
본 발명의 실시 예에 따른 박막 트랜지스터에 의하면, 게이트 절연막을 실리콘 함유 유기 소오스와 산소, 질소 등의 반응 소오스를 이용하여 형성함으로써 게이트 절연막 내에 H가 CH3와 결합하여 CH4 성분으로 존재하게 되어 독립적인 H의 생성을 억제할 수 있다. 따라서, 게이트 절연막 내에 잔류하는 H의 양을 최소화할 수 있기 때문에 H에 의한 전기적 특성 저하를 방지할 수 있다.
또한, 게이트 절연막 및 보호막 중 적어도 하나를 ALD 공정 및 CVD 공정에 의하여 형성함으로써 생산성을 향상시킬 수 있고, 동작 신뢰성을 보장할 수 있다. 즉, ALD 공정만을 이용하면 공정 속도가 느려 생산성이 저하되고, CVD 공정만을 이용하면 막질이 치밀하지 못해 정상 동작이 불가능하지만, ALD 공정 및 CVD 공정을 함께 이용함으로써 생산성 향상 및 동작 신뢰성 보장이 가능하다.
도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터를 나타내는 도면.
도 2는 본 발명의 다른 실시 예에 따른 박막 트랜지스터를 나타내는 도면.
도 3은 본 발명의 또 다른 실시 예에 따른 박막 트랜지스터를 나타내는 도면.
도 4은 게이트 절연막 및 보호층의 형성 공정에 따른 박막 트랜지스터의 특성 그래프.
도 5는 박막 트랜지스터의 시간에 따른 이동도의 변화를 나타내는 그래프.
도 6은 박막 트랜지스터의 시간에 따른 임계 전압의 변화를 나타내는 그래프.
도 7 내지 도 11은 본 발명의 일 실시 예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 도면.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 발명의 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
명세서 전체에 걸쳐서 막, 영역, 또는 기판 등과 같은 하나의 구성요소가 다른 구성요소 "상에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다.
또한, "상부" 또는 "하부"와 같은 상대적인 용어들은 도면들에서 도시되는 것처럼 다른 요소들에 대한 어떤 요소들의 상대적인 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 여기서, 동일한 부호는 동일한 요소를 지칭한다.
도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터를 나타내는 도면이고, 도 2는 본 발명의 다른 실시 예에 따른 박막 트랜지스터를 나타내는 도면이다. 또한, 도 3은 본 발명의 또 다른 실시 예에 따른 박막 트랜지스터를 나타내는 도면이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 박막 트랜지스터는 게이트 전극(110), 상기 게이트 전극(110) 상에 구비되는 게이트 절연막, 상기 게이트 절연막 상에 구비되는 활성층(130)과, 상기 활성층(130) 상에 구비되고 수평 방향으로 이격 배치되는 소오스 전극(150a) 및 드레인 전극(150b)을 포함하는 박막 트랜지스터로서, 상기 게이트 절연막은 SiCH4 성분을 포함하며, 막질이 상이한 적어도 이층 구조의 박막으로 형성된다. 또한, 본 발명의 일 실시 예에 따른 박막 트랜지스터는 활성층(130)과 소오스 전극(150a) 및 드레인 전극(150b) 사이에 구비되는 보호막을 더 포함할 수 있다.
게이트 전극(110)은 기판(100) 상의 소정 영역에 형성된다.
기판(100)은 투명 기판을 이용할 수 있는데, 예를 들어 실리콘 기판, 글래스 기판을 이용할 수 있고, 플렉서블 디스플레이를 구현하는 경우에는 플라스틱 기판(PE, PES, PET, PEN 등)이 이용될 수 있다.
게이트 전극(110)은 도전 물질을 이용하여 형성할 수 있는데, 금속, 금속 합금, 금속 산화물, 투명 도전막 또는 이들의 화합물 중 어느 하나를 이용할 수 있다. 예를 들어 게이트 전극(110)은 알루미늄(Al), 네오디뮴(Nd), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 구리(Cu) 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금으로 형성할 수 있다.
또한, 게이트 전극(110)은 단일층 뿐 아니라 복수 금속층의 다중층으로 형성할 수 있다. 즉, 물리 화학적 특성이 우수한 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 등의 금속층과 비저항이 작은 알루미늄(Al) 계열, 은(Ag) 계열 또는 구리(Cu) 계열의 금속층을 포함하는 이중층으로 형성할 수도 있다.
한편, 게이트 전극(110)은, 예를 들어 액정 표시 장치의 게이트 라인과 동시에 형성될 수 있다. 즉, 기판(100) 상에 일 방향으로 소정 간격 이격되어 복수의 게이트 라인이 형성될 때 게이트 라인의 소정 영역으로부터 소정 간격 이격되어 게이트 전극(110)이 형성될 수 있다.
게이트 절연막은 게이트 전극(110)의 상부 및 측부를 포함한 기판(100) 상에 형성될 수 있다. 즉, 게이트 절연막은 게이트 전극(110)을 포함한 기판(100)의 전체 상부에 형성될 수 있고, 게이트 전극(110)을 덮도록 기판(100) 상의 일 영역에 형성될 수 있다.
게이트 절연막은 SiCH4 성분을 포함하며, SiCH4 성분을 포함하는 게이트 절연막은 실리콘을 함유하는 유기 소오스와 반응 소오스를 이용하여 형성할 수 있다. 실리콘 함유 유기 소오스는 헥사메틸디실록산(hexamethyldisiloxane; HMDSO), 테트라메틸디실라잔(tetramethyldisilazane; TMDS), 헥사메틸디실라잔(Hexamethyldisilazane; HMDSN), 비스디메틸아미노실란(Bis(diethylamino) Silane; BDEAS) 등을 이용할 수 있다.
또한, 반응 소오스는 산소 함유 가스, 질소 함유 가스 등을 포함할 수 있다. 따라서, 게이트 절연막은 실리콘 성분과 산소 및 질소의 적어도 어느 하나의 성분이 함유되며, 유기 성분이 포함된 하이브리드막으로 형성될 수 있다. 이러한 게이트 절연막은 반응 가스와 유기 소오스의 비율에 따라 4 내지 6 정도의 유전 상수를 가지게 되고, 그에 따라 절연막으로서 기능하게 된다.
이렇게 형성된 게이트 절연막은 막 내의 수소 원소 즉, H가 유기 소오스의 CH3와 결합하여 CH4 형태로 존재하게 된다. 즉, 게이트 절연막은 실리콘 함유 유기 소오스와 산소 함유 가스를 이용하여 형성하는 경우, 예를 들어 헥사메틸디실록산과 산소 가스를 이용하여 형성하는 경우 SiO, SiCH3, CH2 및 CH3 등의 성분이 존재하게 되는데, SiCH3의 일부가 H와 반응하여 SiCH4 성분을 형성하고, Si-CH4 본딩(bonding)을 통해 독립적인 H의 생성을 억제할 수 있다. 따라서, 게이트 절연막은 SiCH4 성분을 포함하게 되며, 게이트 절연막 내에 잔류하는 H의 양을 최소화할 수 있게 되어 H에 의한 누설 전류 등의 전기적 특성 저하를 방지할 수 있다. 또한, 게이트 절연막은 유기 소오스와 O2의 비율을 제어하여 SiCH3 등의 유기 성분의 함량 등을 조절할 수 있고, 그에 따라 전하 이동도(mobility) 등의 특성을 향상시킬 수 있다.
게이트 절연막은 막질이 상이한 적어도 이층 구조의 박막으로 형성되며, 이러한 게이트 절연막은 원자층 증착(Atomic Layer Deposition; 이하 ALD라 함), 화학 기상 증착(Chemical Vapor Deposition; 이하 CVD라 함) 등의 화학적 증착 공정을 이용하여 형성될 수 있다. 여기서, 게이트 절연막을 ALD 공정에 의하여만 형성하는 경우 우수한 막질을 가지는 얇은 두께의 박막을 형성할 수 있으나, 막의 형성 속도가 매우 느려 생산성이 저하된다. 또한, 게이트 절연막을 CVD 공정에 의하여만 형성하는 경우 생산성은 향상되나, 막질이 저하되며 얇은 두께의 박막을 형성할 수 없다. 따라서, 게이트 절연막을, ALD 공정에 의하여 형성되는 치밀한 막질을 가지는 박막과 CVD 공정에 의하여 형성되는 상대적으로 저하된 막질을 가지는 박막을 포함하는, 막질이 서로 상이한 적어도 이층 구조의 박막으로 형성함으로써 생산성의 향상 및 동작의 신뢰성을 보장할 수 있게 되고, 플렉시블 디스플레이의 구현을 위한 수십 Å 두께의 얇은 박막을 형성할 수 있게 된다.
이와 같이, 게이트 절연막은 막질이 서로 상이한 적어도 이층 구조의 박막으로 형성될 수 있는데, 여기서 적어도 이층 구조의 박막은 도 1에 일 실시 예로서 도시된 바와 같이 게이트 전극(110)에 인접하고, CVD 공정에 의하여 형성되는 제1 절연 박막(124) 및 활성층(130)에 인접하고, ALD 공정에 의하여 형성되는 제2 절연 박막(126)을 포함할 수 있다. 여기서, CVD 공정은 소오스 가스, 예를 들어 실리콘 함유 유기 소오스와 반응 가스, 예를 들어 반응 소오스를 함께 유입하여 박막을 형성하며, ALD 공정은 소오스 가스 유입, 퍼지 가스 유입, 반응 가스 유입 및 퍼지 가스 유입을 반복하여 박막을 형성한다. 따라서, 게이트(110) 상에 제1 절연 박막(124)을 고속 증착하여 생산성을 향상시키고, 제1 절연 박막(124) 상의 제2 절연 박막(126)은 막질 및 계면 특성이 우수하기 때문에 게이트 절연막 내에서 활성층(130)에 인접 배치되도록 형성된다.
또한, 게이트 절연막은 게이트 전극(110)과 제1 절연 박막(124) 사이에 ALD 공정에 의하여 형성되는 제3 절연 박막(122)을 더 포함할 수 있다. 즉, 도 2에 다른 실시 예로서 도시된 바와 같이 게이트(110) 상에 막질 및 계면 특성이 우수한 제3 절연 박막(122)을 ALD 공정에 의하여 형성하고, 제3 절연 박막(122) 상의 제1 절연 박막은 CVD 공정에 의하여 형성한다. CVD 공정을 이용하면 고속 증착이 가능하므로 생산성을 향상시킬 수 있다. 또한, 제1 절연 박막(124) 상의 제2 절연 박막(126)은 ALD 공정에 의하여 형성하여 우수한 막질 및 계면 특성을 갖도록 할 수 있다.
이와 같이, 게이트 절연막을 실리콘을 함유 유기 소오스를 이용하여 형성함으로써 CVD 뿐만 아니라 ALD로 형성할 수 있고, 증착 방법의 변화를 통해 게이트 절연막의 전기적 특성을 조절할 수 있다.
활성층(130)은 게이트 절연막 상에 형성되며, 적어도 일부가 게이트 전극(110)과 중첩되도록 형성된다. 활성층(130)은 금속 산화물을 이용하여 형성할 수 있는데, 예를 들어 징크옥사이드(Zinc Oxide; ZnO)로 형성될 수 있다.
또한, 활성층(130)은 ZnO 박막의 막질을 개선하기 위해 ZnO 박막에 3족 또는 4족 원소, 예를 들어 인듐(In), 갈륨(Ga), 주석(Sn) 원소의 적어도 하나를 도핑함으로써 비정질 ZnO 박막을 유도하여 박막 트랜지스터의 안정성을 개선할 수 있다. 예를 들어, 활성층(130)은 ZnO 박막에 인듐 및 갈륨을 도핑한 인듐갈륨징크옥사이드(IGZO) 박막으로 형성될 수 있으며, ZnO 박막에 인듐 및 틴(Tin)을 도핑한 인듐틴징크옥사이드(ITZO) 박막으로 형성될 수 있다.
또한, 도핑된 ZnO 박막, 예를 들어 IGZO 박막을 이용한 활성층(130)은 ALD, CVD 등의 화학적 증착 방식으로 형성할 수 있고, 그에 따라 필요에 따라 조성이 다른 복수의 층으로 형성할 수 있다. 한편, IGZO 박막은 인듐 소오스, 갈륨 소오스 및 징크 소오스와 산소 소오스를 이용하여 형성할 수 있다.
한편, 활성층(130)은 적어도 이중층으로 형성될 수 있는데, 예를 들어 게이트 절연막에 인접하는 제 1 IGZO 박막은 그 상측의 제 2 IGZO 박막에 비해 막질 및 계면 특성이 우수하고 전도성이 높도록 형성될 수 있다. 여기서, 제 1 IGZO 박막은 막질 및 계면 특성이 우수하기 때문에 채널 형성에 중요한 프론트 채널(front channel)로 이용할 수 있다. 즉, 게이트 전극(110)에 (+) 전압이 인가되면 게이트 절연막 상부의 활성층(130) 일부에 (-) 전하가 쌓여 프론트 채널을 형성하게 되고, 프론트 채널을 통해 전류가 잘 흐를수록 이동도가 우수하게 된다. 또한, 제 2 IGZO 박막은 제 1 IGZO 박막과 조성비를 다르게 형성하여 백 채널(back channel)로 이용할 수 있다.
즉, 게이트 전극(110)에 (-) 전압이 인가되면 (-) 전하는 소오스 전극(150a) 및 드레인 전극(150b) 하부의 활성층(130) 일부에 쌓이게 된다. 따라서, 백 채널은 전하 이동을 방지할 수 있는 조성, 즉 전도성이 프론트 채널로 작용하는 제 1 IGZO 박막보다 낮도록 제 2 IGZO 박막을 형성한다. 이를 위해 인듐 소오스, 갈륨 소오스 및 징크 소오스의 적어도 어느 하나의 유입량을 제 1 IGZO 박막과 다르게 조절하여 유입할 수 있고, 산소 소오스의 유입량 또한 조절하여 유입할 수 있다. 예를 들어, 제 2 IGZO 박막의 인듐을 제 1 IGZO 박막보다 적게 할 수도 있고, 제 2 IGZO 박막의 갈륨을 제 1 IGZO 박막보다 많게 할 수도 있다. 이렇게 하면 제 1 IGZO 박막과 제 2 IGZO 박막의 특성, 예를 들어 모빌러티, 전기 전도도 등을 조절할 수 있다.
보호막은 활성층(130) 형성 후 소오스 전극(150a) 및 드레인 전극(150b)을 형성하기 위한 식각 공정에서 활성층(130)이 노출되어 손상되는 것을 방지하기 위해 식각 정지막으로 작용한다. 또한, 보호막은 소오스 전극(150a) 및 드레인 전극(150b)의 제조가 완료된 후 활성층(130)이 대기중에 노출되는 것을 방지할 수 있다.
즉, IGZO 박막으로 형성된 활성층(130)은 대기중에 노출되면 산소 등이 침투하여 특성이 저하될 수 있는데, 보호막이 형성되어 이를 방지할 수 있다. 이러한 보호막은 산소의 침투를 방지할 수 있고, 식각 공정시 활성층(130)과 식각 선택비가 차이나는 물질로 형성할 수 있는데, 예를 들어 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON), 알루미늄 옥사이드(Al2O3) 등의 절연 물질을 이용하여 단일층 또는 다층으로 형성할 수 있다. 또한, 보호막은 일부를 플라즈마를 이용하지 않는 화학적 증착 방법으로 형성하고 나머지 일부를 플라즈마를 이용한 화학적 증착 방법으로 형성할 수 있다.
즉, 플라즈마를 이용하여 보호막을 형성하는 경우 활성층(130)이 플라즈마에 의해 손상되므로 활성층(130)에 접하는 적어도 일부 두께는 플라즈마를 이용하지 않는 ALD 방법 또는 CVD 방식으로 형성하고, 나머지 두께는 PECVD 공정으로 형성하여 막질을 향상시킬 수 있다.
한편, 보호막은 게이트 절연막과 마찬가지로 실리콘 함유 유기 소오스와 반응 소오스를 이용하여 형성할 수 있다. 즉, 실란 가스를 이용하여 실리콘 옥사이드 등으로 보호막을 형성하면 막내에 H가 존재할 수 있고, H가 전기적 특성 저하의 원인이 될 수 있다. 따라서, HMDSO, TMDS, HMDSN, BDEAS 등의 실리콘 함유 유기 소오스와 산소 함유 가스 및 질소 함유 가스의 적어도 어느 하나의 반응 소오스를 이용하여 보호막을 형성함으로써 유기 성분이 포함된 하이브리드막으로 형성할 수 있다. 예를 들어, 보호막을 HMDSO와 산소를 이용하여 형성할 경우 막 내에 SiO, SiCH3, SiCH4 등의 성분이 존재하게 되고, Si-CH4의 본딩을 통해 독립적인 H의 생성을 억제할 수 있다.
보호막 역시 막질이 서로 상이한 적어도 이층 구조의 박막으로 형성될 수 있는데, 여기서 적어도 이층 구조의 박막은 활성층(130)에 인접하고, ALD 공정에 의하여 형성되는 제1 보호 박막(142) 및 소오스 전극(150a) 및 드레인 전극(150b)에 인접하고, CVD 공정에 의하여 형성되는 제2 보호 박막(144)을 포함할 수 있다. 또한, 도 3에 또 다른 실시 예로서 도시된 바와 같이, 제2 보호 박막(144) 상에 ALD 공정에 의하여 형성되는 제3 보호 박막(146)을 더 포함할 수도 있다. 즉, 활성층(130) 상에 막질 및 계면 특성이 우수한 제1 보호 박막(142)을 ALD 공정에 의하여 형성하고, 제1 보호 박막(144) 상의 제2 보호 박막(144)은 CVD 공정에 의하여 형성한다. CVD 공정을 이용하면 고속 증착이 가능하므로 생산성을 향상시킬 수 있음은 전술한 바와 같다. 또한, 제2 보호 박막(144) 상의 제3 보호 박막(146)은 ALD 공정에 의하여 형성하여 우수한 막질 및 계면 특성을 갖도록 할 수 있다.
뿐만 아니라, 보호막은 적어도 일부가 산소 함량이 높은 산소 리치 상태로 형성될 수 있다. 즉, 보호막을 단일층으로 형성하는 경우 하측의 일부 두께를 산소 리치 상태로 형성하고, 보호막을 다층, 예를 들어 제1 보호 박막(142)와 제2 보호 박막(144)을 포함하도록 형성하는 경우 제1 보호 박막을 제2 보호 박막(144)보다 산소 함량이 높은 산소 리치 상태로 형성할 수 있다.
보호막의 적어도 일부를 산소 리치 상태로 형성하기 위해 보호막의 적어도 일부를 형성한 후 산소 또는 오존 트리트먼트(treatment)를 실시할 수 있다. 예를 들어, 보호막은 단일 물질로 형성될 수 있는데, 활성층(130)에 접하는 일부 두께가 나머지 두께에 비해 더 많은 산소 함량으로 형성될 수 있다.
또한, 보호막은 이종의 물질로 형성될 수 있는데, 예를 들어 활성층(130)에 접하여 소정 두께의 알루미늄 옥사이드가 형성되고 그 상에 소정 두께의 실리콘 옥사이드가 형성될 수 있다. 이때, 알루미늄 옥사이드는 산소 리치(oxygen rich)로 형성될 수 있다. 이렇게 활성층(130)에 접하는 보호막의 적어도 일부 두께를 산소 리치로 형성함으로써 활성층(130)으로 이용되는 IGZO 박막의 산소가 보호막으로 확산하는 것을 방지할 수 있고, 그에 따라 IGZO 박막의 도체화를 방지하여 박막 트랜지스터의 스위칭 특성을 유지할 수 있다.
소오스 전극(150a) 및 드레인 전극(150b)은 활성층(130) 상부에 형성되며, 게이트 전극(110)과 일부 중첩되어 게이트 전극(110)을 사이에 두고 상호 이격되어 형성된다. 즉, 소오스 전극(150a)과 드레인 전극(150b)은 보호막 상에서 서로 이격되어 형성된다. 소오스 전극(150a) 및 드레인 전극(150b)은 동일 물질을 이용한 동일 공정에 의해 형성할 수 있으며, 도전성 물질을 이용하여 형성할 수 있는데, 예를 들어 알루미늄(Al), 네오디뮴(Nd), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 및 몰리브덴(Mo) 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금으로 형성할 수 있다. 즉, 게이트 전극(110)과 동일 물질로 형성할 수 있으나, 다른 물질로 형성할 수도 있다. 또한, 소오스 전극(150a) 및 드레인 전극(150b)은 단일층 뿐 아니라 복수 금속층의 다층으로 형성할 수 있다.
상기한 바와 같이 본 발명의 일 실시 예에 따른 박막 트랜지스터는 게이트 절연막을 HMDSO, TMDS, HMDSN, BDEAS 등의 실리콘 함유 유기 소오스와 산소, 질소 등의 반응 가스를 이용하여 형성할 수 있다. 본 발명에 따른 게이트 절연막은 막 내의 H가 CH3와 결합하여 CH4로 존재하게 되어 독립적인 H의 생성을 억제할 수 있다.
따라서, 게이트 절연막 내에 에 잔류하는 H의 양을 최소화할 수 있기 때문에 실란을 이용하여 게이트 절연막을 형성하는 종래에 비해 박막 트랜지스터의 전기적 특성을 향상시킬 수 있다.
비교예 1 비교예 2 비교예 3 실시예 1 실시예 2

박막 구조
열적 성장
SiH4 소오스
(CVD) 		Si 함유
유기물 소오스
(CVD) 		Si 함유
유기물 소오스
( ALD /CVD) 		Si 함유
유기물 소오스
( ALD /CVD/ ALD )
Refractive
Index
1.47
1.46~1.50
1.481
1.479
1.479
Wet Etch Rate
(Å/min)
384
637
450
390
331
Cox
(F/cm2)
3.49E-08
3.90E-08
3.21E-08
3.21E-08
3.21E-08
유전율
(K)
3.90
4.3
4.3
4.2
4.10
Breakdown
Voltage
(MV/cm2)
8.5
7.2
7.6
8.3
8.8
표 1은 박막 구조에 따른 물성을 비교한 표이다.
표 1을 참조하면, 비교 예 1은 열적 성장(thermally growth) 공정에 의하여 절연 박막을 형성한 경우의 물성을 나타내고, 비교 예 2는 실란(SiH4)을 이용한 CVD 공정에 의하여 절연 박막을 형성한 경우의 물성을 나타내며, 비교 예 3은 실리콘 함유 유기 소오스를 이용하여 CVD 공정에 의하여 단일층의 절연 박막을 형성한 경우의 물성을 나타낸다. 또한, 실시 예 1은 실리콘 함유 유기 소오스를 이용하여 CVD 공정에 의한 제1 절연 박막을 형성하고, 제1 절연 박막 상에 ALD 공정에 의한 제2 절연 박막을 형성한 경우의 물성을 나타내고, 실시 예 2는 실리콘 함유 유기 소오스를 이용하여 ALD 공정에 의한 제1 절연 박막을 형성하고, 제1 절연 박막 상에 CVD 공정에 의한 제2 절연 박막을 형성하고, 제2 절연 박막 상에 ALD 공정에 의한 제3 절연 박막을 형성한 경우의 물성을 나타낸다.
굴절율(Refractive Index)의 경우 가장 우수한 막질을 얻을 수 있는 비교 예 1의 경우 1.47의 값을 가지고, 비교 예 2의 경우 1.46 내지 1.50의 값을 가지며, 비교 예 3의 경우 1.481의 값을 가진다. 또한, 굴절율은 실시 예 1의 경우 및 실시 예 2의 경우에 1.479의 값을 가진다. 결국, 비교 예 2를 제외한 각 경우에 우수한 굴절율을 나타내는 것을 알 수 있다.
또한, 식각율(Wet Etch Rate)의 경우 비교 예 1의 경우 384의 값을 가지고, 비교 예 2의 경우 637의 값을 가지며, 비교 예 3의 경우 450의 값을 가진다. 또한, 식각율은 실시 예 1의 경우 390의 값을 가지며, 실시 예 2의 경우에 331의 값을 가진다. 결국, 실시 예 1 및 실시 예 2의 경우 낮은 식각율을 가져 식각 정지막으로 사용되는 경우 우수한 특성을 가지며, 이 중 실시 예 2의 경우 가장 낮은 식각율을 나타냄을 알 수 있다.
커패시턴스(Cox)는 비교 예 1의 경우 3.49E-08의 값을 가지고, 비교 예 2의 경우 3.90E-08의 값을 가진다. 또한, 커패시턴스는 비교 예 3, 실시 예 1 및 실시 예 2의 경우 모두 3.21E-08의 값을 가진다. 따라서, 실리콘 함유 유기 소스를 이용하는 경우 모두 우수한 커패시턴스 값을 가짐을 알 수 있다.
유전율은 비교 예 1의 경우 3.90의 값을 가지고, 비교 예 2 및 비교 예 3의 경우 4.3의 값을 가진다. 또한, 유전율은 실시 예 1의 경우 4.2의 값을 가지고, 실시 예 2의 경우 4.10의 값을 가진다. 결국, 실시 예 1 및 실시 예 2의 경우 가장 우수한 막질을 얻을 수 있는 비교 예 1과 가장 근접한 유전율을 가짐을 알 수 있다.
또한, 항복 전압(Breakdown Voltage)은 비교 예 1의 경우 8.5의 값을 가지고, 비교 예 2의 경우 7.2의 값을 가지며, 비교 예 3의 경우 7.6의 값을 가진다. 또한, 항복 전압은 실시 예 1의 경우 8.3의 값을 가지고, 실시 예 2의 경우 8.8의 값을 가진다. 결국, 실시 예 1 및 실시 예 2의 경우 가장 우수한 막질을 얻을 수 있는 비교 예 1과 가장 근접한 항복 전압을 가짐을 알 수 있다.
도 4은 게이트 절연막 및 보호층의 형성 공정에 따른 박막 트랜지스터의 특성 그래프이다. 도 4 (a)는 게이트 절연막 및 보호막을 실란(SiH4)을 이용한 CVD 공정에 의하여 형성한 경우의 특성 그래프이며, 도 4 (b)는 실리콘 함유 유기 소오스를 이용하여 ALD 공정, CVD 공정 및 ALD 공정에 의하여 하부로부터 순차적으로 적층되는 게이트 절연막을 형성하고, 보호막을 실란(SiH4)을 이용한 CVD 공정에 의하여 형성한 경우의 특성 그래프이다. 또한, 도 4 (c)는 실리콘 함유 유기 소오스를 이용하여 ALD 공정, CVD 공정 및 ALD 공정에 의하여 하부로부터 순차적으로 적층되는 게이트 절연막을 형성하고, 실리콘 함유 유기 소오스를 이용하여 ALD 공정, CVD 공정 및 ALD 공정에 의하여 하부로부터 순차적으로 적층되는 보호막을 형성한 경우의 특성 그래프이다.
도 4를 참조하면, 서브쓰레스홀드 스윙(Subthreshold Swing)은 도 4 (a)의 경우 0.34이고, 도 4 (b)의 경우 0.33이며, 도 4 (c)의 경우 0.25의 값을 가진다. 또한, 평균 임계 전압(Avg. Vth)은 도 4 (a)의 경우 -3.56이고, 도 4 (b)의 경우 -3.42이며, 도 4 (c)의 경우 -2.33의 값을 가진다. 뿐만 아니라, 평균 이동도(Avg. Mobility)는 도 4 (a)의 경우 34.14이고, 도 4 (b)의 경우 43.60이며, 도 4 (c)의 경우 45.06의 값을 가진다. 즉, 모든 특성에 대하여 도 4 (a)의 경우보다 도 4(b)가 우수한 결과를 나타내고, 도 4 (b) 보다 도 4 (c)가 더욱 우수한 결과를 보임을 알 수 있다. 결국, 게이트 절연막 또는 보호막의 증착 방법을 제어하여 온 전류, 오프 전류, 문턱 전압 및 전하 이동도를 조절할 수 있으며, 도 4 (c)의 경우 가장 우수한 특성을 가짐을 알 수 있다.
도 5 및 도 6은 내구성 테스트를 위하여 가혹 조건이 설정된 평가 장비 내에 박막 트랜지스터를 넣어 시간의 경과에 따른 이동도 및 임계 전압의 변화를 각각 측정하여 그래프로 나타낸 결과이다. 여기서, 박막 트랜지스터는 게이트 절연막 및 보호막을 실란(SiH4)을 이용한 CVD 공정에 의하여 형성한 경우와 실리콘 함유 유기 소오스를 이용하여 ALD 공정, CVD 공정 및 ALD 공정에 의하여 하부로부터 순차적으로 적층되는 게이트 절연막을 형성하고, 실리콘 함유 유기 소오스를 이용하여 ALD 공정, CVD 공정 및 ALD 공정에 의하여 하부로부터 순차적으로 적층되는 보호막을 형성한 경우의 박막 트랜지스터를 사용하였다.
도 5에 도시된 바와 같이, 본 발명의 실시 예에 따른 박막 트랜지스터는 게이트 절연막 및 보호막을 실란(SiH4)을 이용한 CVD 공정에 의하여 형성한 경우에 비해 전하 이동도(Mobility)가 초기 값이 43.6에서부터 최대 44.1로 변화하는 것을 알 수 있다. 즉, 본 발명의 실시 예에 따른 박막 트랜지스터의 전하 이동도는 초기 값에 대하여 약 1.47%의 변화량을 가져 0% 이상, 3% 이하의 범위 내에서 변화하는 것을 알 수 있다.
또한, 도 6에 도시된 바와 같이, 본 발명의 실시 예에 따른 박막 트랜지스터는 게이트 절연막 및 보호막을 실란(SiH4)을 이용한 CVD 공정에 의하여 형성한 경우에 비해 임계 전압(Vth)이 초기 값이 -2.33에서부터 최대 -2.53으로 변화하는 것을 알 수 있다. 즉, 본 발명의 실시 예에 따른 박막 트랜지스터의 임계 전압은 초기 값에 대하여 약 8.58%의 변화량을 가져 0% 이상, 10% 이하의 범위 내에서 변화하는 것을 알 수 있다.
도 7 내지 도 11은 본 발명의 일 실시 예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위하여 순서적으로 도시한 단면도이다.
본 발명의 일 실시 예에 따른 박막 트랜지스터의 제조 방법은 기판(100) 상에 게이트 전극(110)을 형성하는 과정; 상기 게이트 전극(110) 상에 게이트 절연막을 형성하는 과정; 상기 게이트 절연막 상에 활성층(130)을 형성하는 과정; 및 상기 활성층(130) 상에 소오스 전극(150a) 및 드레인 전극(150b)을 형성하는 과정을 포함하고, 상기 게이트 절연막을 형성하는 과정은, 실리콘 함유 유기 소오스와 반응 소오스를 이용하여 상기 게이트 절연막 상에 CVD 공정에 의하여 제1 절연 박막(124)을 형성하는 과정; 및 실리콘 함유 유기 소오스와 반응 소오스를 이용하여 상기 제1 절연 박막 상에 ALD 공정에 의하여 제2 절연 박막(126)을 형성하는 과정;을 포함한다.
또한, 본 발명의 일 실시 예에 따른 박막 트랜지스터의 제조 방법은 상기 게이트 절연막 상에 활성층(130)을 형성하는 과정 이후에 상기 활성층(130) 상에 보호막을 형성하는 과정;을 더 포함할 수 있다.
도 7을 참조하면, 기판(100) 상의 소정 영역에 게이트 전극(110)을 형성한 후 게이트 전극(110)을 포함한 전체 상부에 게이트 절연막을 형성한다. 게이트 전극(110)을 형성하기 위해 예를 들어 CVD를 이용하여 기판(100) 상에 제 1 도전층을 형성한 후 소정의 마스크를 이용한 사진 및 식각 공정으로 제 1 도전층을 패터닝한다. 또한, 게이트 절연막은 게이트 전극(110)을 포함한 전체 상부에 형성될 수 있으며, 유기 소오스와 산소 및 질소의 적어도 어느 하나의 반응 가스를 이용하여 형성할 수 있다. 따라서, 게이트 절연막은 SiO, SiCH4 등의 성분을 포함하는 하이브리드막으로 형성될 수 있다.
또한, 게이트 절연막은 게이트 전극(110) 상에 CVD 공정에 의하여 제1 절연 박막(124)을 형성하고, 제1 절연 박막(124) 상에 ALD 공정에 의하여 제2 절연 박막(126)을 형성할 수 있다. 뿐만 아니라, 게이트 절연막은 게이트 전극(110) 상에 ALD 공정에 의하여 제3 절연 박막(122)을 형성하고, 제3 절연 박막(122) 상에 CVD 공정에 의하여 제1 절연 박막(124)을 형성하고, 제1 절연 박막(124) 상에 ALD 공정에 의하여 제2 절연 박막(126)을 형성할 수도 있다.
또한, 게이트 절연막의 형성 중에 적어도 1회 이상, 바람직하게는 2회 내지 4회의 트리트먼트를 실시할 수 있다. 트리트먼트는 예를 들어 산소 분위기에서 실시할 수 있으며, 게이트 절연막의 증착 온도보다 낮은 온도에서 실시할 수 있다. 예를 들어, 게이트 절연막은 300℃ 내지 400℃의 온도에서 형성하고 트리트먼트는 200℃ 내지 300℃의 온도에서 실시할 수 있다.
또한, 트리트먼트는 1회 실시할 때마다 10초 내지 60초 동안 실시할 수 있다. 이렇게 게이트 절연막의 증착 방법과 트리트먼트를 조절함으로써 게이트 절연막의 조성을 조절할 수 있고, 그에 따라 박막 트랜지스터의 전기적 특성을 조절할 수 있다.
도 8을 참조하면, 기판(100) 상에 활성층(130), 예를 들어 금속 산화물 박막을 형성한다. 활성층(130)을 형성하기 위해 기판(100)이 약 300℃ 이하, 예를 들어 100 내지 300℃의 온도를 유지하도록 한 후 게이트 절연막을 포함한 전체 상부에 활성층(130)을 형성한다.
여기서, 활성층(130)은 ALD 공정, CVD 공정 등을 이용하여 IGZO 박막, ITZO 박막 등으로 형성할 수 있다. 예를 들어, IGZO 박막을 ALD 공정으로 형성하는 경우 인듐 소오스, 갈륨 소오스 및 징크 소오스를 동시에 반응 챔버 내에 공급하여 기판(100) 상에 흡착시킨 후 퍼지 가스를 이용하여 미흡착 원료 가스를 퍼지하고, 산화 소오스를 반응 챔버 내에 공급하여 기판(100) 상에서 반응시켜 단일 원자층의 IGZO 박막을 형성한 후 퍼지 가스를 이용하여 미반응 반응 가스를 퍼지할 수 있다.
여기서, 예를 들어 인듐 소오스로는 트리메틸인듐(Trimethyl Indium; In(CH3)3)(TMIn) 등을 이용할 수 있고, 갈륨 소오스로는 트리메틸갈륨(Trimethyl Gallium; Ga(CH3)3)(TMGa) 등을 이용할 수 있으며, 징크 소오스로는 디에틸징크(Diethyl Zinc; Zn(C2H5)2)(DEZ), 디메틸징크(Dimethyl Zinc; Zn(CH3)2)(DMZ) 등을 이용할 수 있다. 또한, 산소 소오스로는 산소가 포함된 물질, 예를 들어 산소(O2), 오존(O3), 수증기(H2O), N2O, CO2 등의 적어도 어느 하나를 이용할 수 있고, 오존(O3)을 이용하는 것이 바람직하고, 산소(O2), N2O, CO2를 플라즈마 상태로 여기시켜 이용할 수 있다.
또한, 활성층(130)의 일부는 ALD 공정으로 형성하고, 나머지는 CVD 공정으로 형성할 수도 있다. 이를 위해 예를 들어 IGZO 박막을 CVD 공정으로 형성하는 경우 인듐 소오스, 갈륨 소오스, 징크 소오스 및 산화 소오스를 반응 챔버 내에 동시에 유입한다. 한편, 활성층(130)을 서로 다른 증착 방식으로 이층 구조로 형성하는 경우 조성비를 다르게 하여 형성할 수 있는데, 소오스 물질의 적어도 어느 하나의 유입량을 일층의 금속 산화물 박막보다 많거나 적게 조절하여 유입할 수 있고, 산화 소오스의 유입량 또한 조절하여 유입할 수 있다. 이렇게 하면 일층의 금속 산화물 박막에 비하여 타층의 금속 산화물 박막의 특성, 예를 들어 이동도, 전기 전도도 등을 조절할 수 있다.
도 9를 참조하면, 활성층(130) 상에 보호막을 형성한다. 보호막은 산소의 침투를 방지하고 활성층(130)과 식각 선택비가 차이나는 물질로 형성할 수 있는데, 실리콘 옥사이드, 실리콘 옥시나이트라이드, 알루미늄 옥사이드 등의 절연막을 이용할 수 있다. 또한, 보호막은 유기 소오스와 반응 가스를 이용하여 형성할 수 있다. 즉, 보호막은 게이트 절연막과 동일 물질로 형성할 수 있고, 그에 따라 막 내에 H가 잔류하지 않을 수 있다.
또한, 보호막은 활성층(130) 상에 ALD 공정에 의하여 제1 보호 박막(142)을 형성하고, 제1 보호 박막(142) 상에 CVD 공정에 의하여 제2 보호 박막(144)을 형성할 수 있다. 뿐만 아니라, 보호막은 활성층(130) 상에 상에 ALD 공정에 의하여 제1 보호 박막(142)을 형성하고, 제1 보호 박막(142) 상에 CVD 공정에 의하여 제2 보호 박막(144)을 형성하고, 제2 보호 박막(144) 상에 ALD 공정에 의하여 제3 보호 박막(146)을 형성할 수도 있다.
도 10을 참조하면, 이어서, 보호막의 소정 영역을 식각하여 패터닝하는데, 보호막은 이후 소오스 전극(150a) 및 드레인 전극(150b)이 이격되는 영역에 잔류하도록 패터닝한다. 즉, 보호막이 소오스 전극(150a) 및 드레인 전극(150b)과 일부 중첩되도록 패터닝한다.
한편, 보호막을 패터닝하기 이전에 어닐링 공정을 실시할 수도 있다. 어닐링 공정은 보호막 증착 후 오프 전류가 변화될 수 있는데, 이를 보상하기 위해 실시할 수 있다. 여기서, 어닐링 공정은 산소 또는 오존을 이용하여 진공 상태에서 실시할 수 있다. 즉, 어닐링 공정은 대기압(760Torr) 보다 낮은 압력에서 실시할 수 있으며, 보다 바람직하게는 0.1Torr 내지 10Torr에서 실시할 수 있다. 이때, 공정 온도는 200∼450℃로 유지하고, 공정 시간은 요구되는 소자 특성에 따라 1분 내지 30분까지 다양하게 처리할 수 있다.
도 11을 참조하면, 활성층(130)을 게이트 전극(110)을 덮도록 패터닝한다. 이어서, 활성층(130) 상부에 제 2 도전층을 형성한 후 소정의 마스크를 이용한 사진 및 식각 공정으로 패터닝하여 소오스 전극(150a) 및 드레인 전극(150b)을 형성한다. 소오스 전극(150a) 및 드레인 전극(150b)은 게이트 전극(110)의 상부와 일부 중첩되고, 게이트 전극(110)의 상부에서 이격되도록 형성된다. 이때, 식각 공정은 보호막이 노출되도록 식각한다. 여기서, 제 2 도전층은 금속, 금속 합금, 금속 산화물, 투명 도전막 또는 이들의 화합물 중 어느 하나를 CVD를 이용하여 형성할 수 있다. 또한, 제 2 도전층은 도전 특성과 저항 특성을 고려하여 복수의 층으로 형성할 수도 있다.
상기에서, 본 발명의 바람직한 실시 예가 특정 용어들을 사용하여 설명 및 도시되었지만 그러한 용어는 오로지 본 발명을 명확하게 설명하기 위한 것일 뿐이며, 본 발명의 실시 예 및 기술된 용어는 다음의 청구범위의 기술적 사상 및 범위로부터 이탈되지 않고서 여러 가지 변경 및 변화가 가해질 수 있는 것은 자명한 일이다. 이와 같이 변형된 실시 예들은 본 발명의 사상 및 범위로부터 개별적으로 이해되어져서는 안 되며, 본 발명의 청구범위 안에 속한다고 해야 할 것이다.
100 : 기판 110 : 게이트 전극
122, 124, 126 : 게이트 절연막 130 : 활성층
142, 144, 146 : 보호막
150a 및 150b : 소오스 및 드레인 전극

Claims (15)

  1. 게이트 전극, 상기 게이트 전극 상에 구비되는 게이트 절연막, 상기 게이트 절연막 상에 구비되는 활성층, 상기 활성층 상에 구비되고 수평 방향으로 이격 배치되는 소오스 전극 및 드레인 전극과, 상기 활성층과 소오스 전극 및 드레인 전극 사이에 구비되는 보호막을 포함하는 박막 트랜지스터로서,
    상기 게이트 절연막은 SiCH4 성분을 포함하며, 상기 게이트 전극 상에 CVD 공정에 의하여 형성되는 제1 절연 박막; 상기 제1 절연 박막 상에 ALD 공정에 의하여 형성되는 제2 절연 박막; 및 상기 게이트 전극과 상기 제1 절연 박막 사이에 ALD 공정에 의하여 형성되는 제3 절연 박막;을 포함하고,
    상기 보호막은, 상기 활성층 상에 ALD 공정에 의하여 형성되는 제1 보호 박막; 상기 제1 보호 박막 상에 CVD 공정에 의하여 형성되는 제2 보호 박막; 및 상기 제2 보호 박막 상에 ALD 공정에 의하여 형성되는 제3 보호 박막;을 포함하는 박막 트랜지스터.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 게이트 절연막은 실리콘 함유 유기 소오스와 반응 소오스를 이용하여 형성되는 박막 트랜지스터.
  4. 청구항 1에 있어서,
    상기 활성층은 3족 또는 4족 원소가 도핑된 산화아연 박막으로 형성되는 박막 트랜지스터.
  5. 청구항 1에 있어서,
    상기 보호막은 실리콘 함유 유기 소오스와 반응 소오스를 이용하여 형성되는 박막 트랜지스터.
  6. 삭제
  7. 청구항 1에 있어서,
    상기 제1 보호 박막은 상기 제2 보호 박막보다 산소 함량이 높은 박막 트랜지스터.
  8. 청구항 1에 있어서,
    상기 박막 트랜지스터의 전하 이동도는 3% 이하의 범위 내에서 변화하는 박막 트랜지스터.
  9. 청구항 1에 있어서,
    상기 박막 트랜지스터의 임계 전압은 10% 이하의 범위 내에서 변화하는 박막 트랜지스터.
  10. 청구항 3 또는 청구항 5에 있어서,
    상기 실리콘 함유 유기 소오스는 헥사메틸디실록산(hexamethyldisiloxane; HMDSO), 테트라메틸디실라잔(tetramethyldisilazane; TMDS), 헥사메틸디실라잔(Hexamethyldisilazane; HMDSN) 및 비스디메틸아미노실란(Bis(diethylamino) Silane; BDEAS) 중 적어도 하나를 포함하는 박막 트랜지스터.
  11. 기판 상에 게이트 전극을 형성하는 과정;
    상기 게이트 전극 상에 게이트 절연막을 형성하는 과정;
    상기 게이트 절연막 상에 활성층을 형성하는 과정;
    상기 활성층 상에 보호막을 형성하는 과정; 및
    상기 보호막이 노출되도록 상기 활성층 상에 소오스 전극 및 드레인 전극을 형성하는 과정;을 포함하고,
    상기 게이트 절연막을 형성하는 과정은,
    실리콘 함유 유기 소오스와 반응 소오스를 이용하여 상기 게이트 전극 상에 ALD 공정에 의하여 제3 절연 박막을 형성하는 과정;
    실리콘 함유 유기 소오스와 반응 소오스를 이용하여 상기 제3 절연 박막 상에 CVD 공정에 의하여 제1 절연 박막을 형성하는 과정; 및
    실리콘 함유 유기 소오스와 반응 소오스를 이용하여 상기 제1 절연 박막 상에 ALD 공정에 의하여 제2 절연 박막을 형성하는 과정;을 포함하고,
    상기 보호막을 형성하는 과정은,
    실리콘 함유 유기 소오스와 반응 소오스를 이용하여 상기 활성층 상에 ALD 공정에 의하여 제1 보호 박막을 형성하는 과정;
    실리콘 함유 유기 소오스와 반응 소오스를 이용하여 상기 제1 보호 박막 상에 CVD 공정에 의하여 제2 보호 박막을 형성하는 과정; 및
    실리콘 함유 유기 소오스와 반응 소오스를 이용하여 상기 제2 보호 박막 상에 ALD 공정에 의하여 제3 보호 박막을 형성하는 과정;을 포함하는 박막 트랜지스터의 제조 방법.
  12. 청구항 11에 있어서,
    상기 게이트 절연막을 형성하는 과정은,
    상기 실리콘 함유 유기 소오스에 함유되는 유기 성분이 수소 원자와 반응하여 SiCH4 성분을 형성하는 박막 트랜지스터의 제조 방법.
  13. 청구항 11에 있어서,
    상기 게이트 절연막은 증착 방법을 제어하여 온 전류, 오프 전류, 문턱 전압 및 전하 이동도를 조절하는 박막 트랜지스터의 제조 방법.
  14. 삭제
  15. 청구항 11 내지 청구항 13 중 어느 한 항에 있어서,
    상기 실리콘 함유 유기 소오스는 헥사메틸디실록산(hexamethyldisiloxane; HMDSO), 테트라메틸디실라잔(tetramethyldisilazane; TMDS), 헥사메틸디실라잔(Hexamethyldisilazane; HMDSN) 및 비스디메틸아미노실란(Bis(diethylamino) Silane; BDEAS) 중 적어도 하나를 포함하는 박막 트랜지스터의 제조 방법.
KR1020170052299A 2017-04-24 2017-04-24 박막 트랜지스터 및 그 제조 방법 KR102308097B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020170052299A KR102308097B1 (ko) 2017-04-24 2017-04-24 박막 트랜지스터 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170052299A KR102308097B1 (ko) 2017-04-24 2017-04-24 박막 트랜지스터 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20180118958A KR20180118958A (ko) 2018-11-01
KR102308097B1 true KR102308097B1 (ko) 2021-10-05

Family

ID=64398547

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170052299A KR102308097B1 (ko) 2017-04-24 2017-04-24 박막 트랜지스터 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR102308097B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102315554B1 (ko) * 2019-04-09 2021-10-21 한양대학교 산학협력단 수소 확산 방지막을 포함하는 표시 장치 및 그 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013110393A (ja) * 2011-10-24 2013-06-06 Semiconductor Energy Lab Co Ltd 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011249674A (ja) 2010-05-28 2011-12-08 Fujifilm Corp 薄膜トランジスタおよびその製造方法
KR20150065020A (ko) * 2013-12-04 2015-06-12 주성엔지니어링(주) 게이트 절연막 및 그를 이용한 박막 트랜지스터
KR101748787B1 (ko) * 2014-11-20 2017-06-21 주성엔지니어링(주) 박막 트랜지스터 및 그 제조 방법
KR20160092098A (ko) * 2015-01-26 2016-08-04 주성엔지니어링(주) 박막 트랜지스터 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013110393A (ja) * 2011-10-24 2013-06-06 Semiconductor Energy Lab Co Ltd 半導体装置

Also Published As

Publication number Publication date
KR20180118958A (ko) 2018-11-01

Similar Documents

Publication Publication Date Title
KR101621840B1 (ko) 다수의 능동 채널 층들을 이용하는 박막 트랜지스터들
JP5015471B2 (ja) 薄膜トランジスタ及びその製法
US20110095288A1 (en) Thin film transistor and display device
KR101713994B1 (ko) 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
JP2014507794A (ja) 薄膜トランジスタ及びその製造方法
KR101878161B1 (ko) 박막 트랜지스터 및 그 제조방법
US20220278234A1 (en) Thin film transistor
KR101748787B1 (ko) 박막 트랜지스터 및 그 제조 방법
KR20140018702A (ko) 박막 트랜지스터 및 그 제조 방법
KR102308097B1 (ko) 박막 트랜지스터 및 그 제조 방법
KR101761804B1 (ko) 박막 트랜지스터 및 그 제조 방법
KR20160092098A (ko) 박막 트랜지스터 및 그 제조 방법
KR20180125100A (ko) 박막 트랜지스터의 제조 방법, 및 이를 이용한 박막 트랜지스터
KR101827514B1 (ko) 박막 트랜지스터 및 그 제조 방법
KR20180081694A (ko) 박막 트랜지스터 및 그 제조방법
KR101677176B1 (ko) 박막 트랜지스터 및 그 제조 방법
KR102509588B1 (ko) 이종접합 igzo 채널층을 구비하는 박막트랜지스터
CN103187307A (zh) 使用多有源沟道层的薄膜晶体管
KR20200128324A (ko) 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant