KR102304514B1

KR102304514B1 - 증폭 회로

Info

Publication number: KR102304514B1
Application number: KR1020150005543A
Authority: KR
Inventors: 츠토무 도미오카
Original assignee: 에이블릭 가부시키가이샤
Priority date: 2014-01-21
Filing date: 2015-01-13
Publication date: 2021-09-23
Also published as: TW201539976A; JP2015159530A; US9543905B2; JP6376874B2; US20150207468A1; CN104796094A; TWI639301B; KR20150087111A; CN104796094B

Abstract

[과제] 드레인 내압이 낮은 NMOS 트랜지스터와, 직렬로 접속된 드레인 내압이 높은 NMOS 트랜지스터로 구성되는 증폭 회로이며, 드레인 내압이 낮은 NMOS 트랜지스터의 드레인이 파괴되지 않는 증폭 회로를 제공한다.
[해결 수단] 드레인 내압이 낮은 NMOS 트랜지스터의 드레인에, 드레인 전압을 제한하는 클램프 회로를 구비하였다.

Description

증폭 회로{AMPLIFIER CIRCUIT}

본 발명은 입력 신호가 그라운드 레벨일 때 트랜지스터가 파괴되는 것을 방지하는 증폭 회로에 관한 것이다.

종래의 증폭 회로에 대해서 설명한다. 도 9 는, 종래의 증폭 회로를 나타내는 회로도이다.

종래의 증폭 회로는, 정전압을 출력하는 정전압 회로 (101) 와, NMOS 트랜지스터 (103, 104) 와, 부하 (102) 와, 그라운드 단자 (100) 와, 출력 단자 (106) 와, 입력 단자 (105) 를 구비하고 있다.

입력 단자 (105) 에는 입력 신호 전압 (Vin) 이 입력되고, 출력 단자 (106) 로부터 출력 신호 전압 (Vout) 이 출력된다. NMOS 트랜지스터 (104) 의 드레인의 전압 진폭은 작기 때문에, NMOS 트랜지스터 (104) 의 내압 전압은 작은 것을 사용할 수 있다. 따라서, NMOS 트랜지스터 (104) 로는, 높은 값의 트랜스컨덕턴스 gm 을 갖는 통상 내압 MOS 트랜지스터를 사용할 수 있다. 한편, NMOS 트랜지스터 (103) 는, 트랜스컨덕턴스 gm 이 증폭 회로 전체의 증폭률에 거의 기여하지 않기 때문에, NMOS 트랜지스터 (103) 만을 고내압 MOS 트랜지스터로 함으로써, 큰 출력 전압 진폭을 발생시킬 수 있도록 부하 (102) 의 임피던스를 높게 설정할 수 있고, 증폭 회로 전체의 이득을 높게 할 수 있다 (예를 들어, 특허문헌 1 도 1 참조).

일본 공개특허공보 2005-311689호

그러나, 종래의 증폭 회로는, 입력 신호 전압 (Vin) 이 그라운드 레벨의 전압에서 부하 (102) 가 전류를 공급할 수 있는 상태에 있는 경우, NMOS 트랜지스터 (104) 의 드레인은 플로팅이 되어 트랜지스터의 내압 이상의 전압이 발생하여 파괴된다는 과제가 있었다.

본 발명은, 상기 과제를 감안하여 이루어진 것으로서, 입력 신호 전압 (Vin) 이 그라운드 레벨이어도, NMOS 트랜지스터의 드레인이 파괴되지 않는 증폭 회로를 제공한다.

종래의 과제를 해결하기 위하여, 본 발명의 증폭 회로는 이하와 같은 구성으로 하였다.

게이트가 입력 단자에 접속된 제 1 트랜지스터와, 게이트가 정전압 회로에 접속되고, 드레인이 출력 단자에 접속되고, 소스가 제 1 트랜지스터의 드레인에 접속되고, 드레인 내압이 제 1 트랜지스터보다 높은 제 2 트랜지스터와, 제 1 트랜지스터의 드레인에 접속되고, 제 1 트랜지스터의 드레인 전압을 제한하는 클램프 회로를 구비하였다.

본 발명의 증폭 회로는, 드레인 내압이 낮은 트랜지스터와, 드레인 내압이 높은 트랜지스터로 구성된 증폭 회로로서, 드레인 내압이 낮은 트랜지스터의 드레인에 클램프 회로를 구비하였기 때문에, 클램프 회로에 의해 드레인 내압이 낮은 트랜지스터의 드레인의 전압을 제한할 수 있다. 따라서, 드레인 내압이 낮은 트랜지스터의 드레인이 파괴되는 것을 방지할 수 있다.

도 1 은 제 1 실시형태의 증폭 회로의 구성을 나타내는 회로도이다.
도 2 는 클램프 회로의 일례를 나타내는 회로도이다.
도 3 은 클램프 회로의 다른 예를 나타내는 회로도이다.
도 4 는 클램프 회로의 다른 예를 나타내는 회로도이다.
도 5 는 제 2 실시형태의 증폭 회로의 구성을 나타내는 회로도이다.
도 6 은 제 3 실시형태의 증폭 회로의 구성을 나타내는 회로도이다.
도 7 은 제 4 실시형태의 증폭 회로의 구성을 나타내는 회로도이다.
도 8 은 제 5 실시형태의 증폭 회로의 구성을 나타내는 회로도이다.
도 9 는 종래의 증폭 회로의 구성을 나타내는 회로도이다.

이하, 본 발명의 실시형태에 대해서 도면을 참조하여 설명한다.

＜제 1 실시형태＞

도 1 은, 제 1 실시형태의 증폭 회로의 회로도이다.

제 1 실시형태의 증폭 회로는, 정전압 회로 (101) 와, NMOS 트랜지스터 (103, 104) 와, 부하 (102) 와, 그라운드 단자 (100) 와, 출력 단자 (106) 와, 입력 단자 (105) 와, 클램프 회로 (110) 를 구비하고 있다.

NMOS 트랜지스터 (104) 는, 게이트는 입력 단자 (105) 에 접속되고, 드레인은 클램프 회로 (110) 의 단자 (111) 에 접속되고, 소스는 그라운드 단자 (100) 에 접속된다. NMOS 트랜지스터 (103) 는, 게이트는 정전압 회로 (101) 의 정극 (正極) 에 접속되고, 드레인은 출력 단자 (106) 와 부하 (102) 에 접속되고, 소스는 NMOS 트랜지스터 (104) 의 드레인에 접속된다. 정전압 회로 (101) 의 부극 (負極) 은 그라운드 단자 (100) 에 접속된다.

도 2 는, 클램프 회로 (110) 의 일례를 나타내는 회로도이다. 클램프 회로 (110) 는 직렬 접속된 n 개의 NMOS 트랜지스터 (201 내지 20n) (n 은 2 이상의 정수) 와, 단자 (111) 를 구비하고 있다.

NMOS 트랜지스터 (201 내지 20n) 는, 게이트와 드레인이 접속되고, 그라운드 단자 (100) 와 단자 (111) 사이에 직렬로 접속된다.

다음으로, 제 1 실시형태의 증폭 회로의 동작에 대해서 설명한다.

정전압 회로 (101) 는, 정전압 (V2) 을 출력한다. 입력 단자 (105) 에는 입력 신호 전압 (Vin) 이 입력되고, 출력 단자 (106) 에는 출력 신호 전압 (Vout) 이 출력된다. NMOS 트랜지스터 (104) 의 드레인의 전압 진폭은 작기 때문에, NMOS 트랜지스터 (104) 의 내압 전압은 작은 것을 사용하고, 트랜스컨덕턴스 gm 을 높게 한다. NMOS 트랜지스터 (103) 는, 트랜스컨덕턴스 gm 이 증폭 회로 전체의 증폭률에 거의 기여하지 않기 때문에, 드레인 내압이 높은 고내압 MOS 트랜지스터로 한다. 이와 같은 구성으로 함으로써, 출력 신호 전압 (Vout) 의 진폭이 커지도록 부하 (102) 의 임피던스를 높게 설정할 수 있고, 증폭 회로 전체의 이득을 높게 할 수 있다.

여기서, 부하 (102) 가 전류를 공급할 수 있는 상태이고, 입력 신호 전압 (Vin) 이 그라운드 레벨에 있을 때를 생각한다. NMOS 트랜지스터 (103) 는, 게이트에 정전압 (V2) 이 입력되어 있기 때문에 온된다. NMOS 트랜지스터 (104) 는, 게이트에 그라운드 레벨의 전압이 입력되기 때문에 오프되고, 드레인은 플로팅이 된다. 단자 (111) 의 클램프 전압을 클램프 전압 (V1) 으로 하고, NMOS 트랜지스터 (201 내지 20n) 의 임계값을 각각 Vtn 으로 하면, 클램프 전압 (V1) ＝ Vtn × n 이 된다. 단자 (111) 는 NMOS 트랜지스터 (104) 의 드레인에 접속되기 때문에, NMOS 트랜지스터 (104) 의 드레인은 플로팅이 되어도 클램프 전압 (V1) 이상의 전압이 인가되지 않고, NMOS 트랜지스터 (104) 의 드레인에 내압 이상의 전압이 발생하여 파괴되는 것을 방지할 수 있다. 클램프 전압 (V1) 은, NMOS 트랜지스터 (201 내지 20n) 의 수를 조절함으로써 임의로 조정되고, NMOS 트랜지스터 (104) 의 드레인 내압에 맞추어 설정할 수 있다.

또한, 클램프 회로 (110) 는, 도 2 의 구성에 한정되지 않으며, 도 3 이나 도 4 와 같은 구성 등, NMOS 트랜지스터 (104) 의 드레인 전압을 제한하는 구성이면 어떠한 구성이어도 된다.

도 3 의 클램프 회로에서는, PMOS 트랜지스터 (301) 의 게이트에 정전압 회로 (302) 가 출력하는 정전압에 의해 클램프 전압 (V1) 을 임의로 조정할 수 있다.

또, 도 4 의 클램프 회로에서는, PMOS 트랜지스터 (401 내지 40n) 의 수를 조절하는 것과, PMOS 트랜지스터 (401) 의 게이트에 정전압 회로 (410) 가 출력하는 정전압에 의해 클램프 전압 (V1) 을 임의로 조정하는 것이 가능하다.

이상 설명한 바와 같이, 제 1 실시형태의 증폭 회로는, 입력 신호 전압 (Vin) 이 그라운드 레벨이어도, 클램프 회로 (110) 에 의해 NMOS 트랜지스터 (104) 의 드레인의 전압을 제한할 수 있다. 따라서, NMOS 트랜지스터 (104) 의 드레인이 파괴되는 것을 방지할 수 있다.

＜제 2 실시형태＞

도 5 는, 제 2 실시형태의 증폭 회로의 회로도이다.

도 1 과의 차이는, NMOS 트랜지스터 (103) 를 Nch 디프레션 트랜지스터 (501) 로 변경한 점이다. 그 외에는 도 1 과 동일하다.

이와 같은 회로 구성의 증폭 회로여도, 제 1 실시형태와 동일하게, 클램프 회로 (110) 의 효과를 얻을 수 있다. 즉, 입력 신호 전압 (Vin) 이 그라운드 레벨이어도, NMOS 트랜지스터 (104) 의 드레인에 클램프 전압 (V1) 이상의 전압이 인가되지 않고, NMOS 트랜지스터 (104) 의 드레인이 파괴되는 것을 방지할 수 있다.

＜제 3 실시형태＞

도 6 은, 제 3 실시형태의 증폭 회로의 회로도이다.

도 5 와의 차이는, Nch 디프레션 트랜지스터 (501) 의 게이트를 입력 단자 (105) 에 접속하고, 정전압 회로 (101) 를 삭제한 점이다. 그 외에는 도 5 와 동일하다.

＜제 4 실시형태＞

도 7 은, 제 4 실시형태의 증폭 회로의 회로도이다.

도 1 과의 차이는, 클램프 회로 (710) 를 정전압 회로 (101) 의 정극과 NMOS 트랜지스터 (104) 의 드레인 사이에 접속한 점이다. 그 외에는 도 1 과 동일하다. 클램프 회로 (710) 는, 예를 들어, 게이트와 소스가 NMOS 트랜지스터 (104) 의 드레인에 접속되고, 드레인이 정전압 회로 (101) 의 정극에 접속된 NMOS 트랜지스터 (701) 로 구성된다.

클램프 회로 (710) 는, 이하와 같이 동작을 하여, NMOS 트랜지스터 (104) 의 드레인의 전압을 클램프할 수 있다.

NMOS 트랜지스터 (104) 의 드레인의 전압이, 정전압 회로 (101) 의 정전압 (V2) 에 NMOS 트랜지스터 (701) 의 임계값 전압 (Vt₇₀₁) 을 더한 전압보다 높아지면, NMOS 트랜지스터 (701) 가 전류를 흘린다. 따라서, NMOS 트랜지스터 (104) 의 드레인의 전압은, V2 ＋ Vt₇₀₁ 의 전압으로 클램프된다.

이와 같은 구성을 한 증폭 회로는, 다른 실시형태와 동일하게 클램프의 효과를 얻을 수 있다. 또한, 클램프 회로 (710) 는, NMOS 트랜지스터 (701) 의 채널을 통과하여 전류를 흘림으로써, 클램프하는 구성이다. 따라서, 트랜지스터의 기생 다이오드에 전류가 흐르지 않기 때문에, 기생 바이폴러를 개재하여 기판에 전류를 흘리지 않는다는 효과가 있다.

＜제 5 실시형태＞

도 8 은, 제 5 실시형태의 증폭 회로의 회로도이다.

제 5 실시형태의 증폭 회로는, 정전압 회로 (101) 와, PMOS 트랜지스터 (803, 804) 와, 부하 (102) 와, 그라운드 단자 (100) 와, 출력 단자 (106) 와, 입력 단자 (105) 와, 클램프 회로 (810) 를 구비하고 있다.

PMOS 트랜지스터 (804) 는, 게이트는 입력 단자 (105) 에 접속되고, 소스는 출력 단자 (106) 에 접속되고, 드레인은 그라운드 단자 (100) 에 접속된다. PMOS 트랜지스터 (803) 는, 게이트는 정전압 회로 (101) 의 부극에 접속되고, 드레인은 출력 단자 (106) 와 부하 (102) 에 접속되고, 소스는 전원 단자에 접속된다. 정전압 회로 (101) 의 정극은 전원 단자에 접속된다. 클램프 회로 (810) 는, 입력 단자 (105) 와 PMOS 트랜지스터 (804) 의 소스 사이에 접속된다. 클램프 회로 (810) 는, 예를 들어, 게이트와 소스가 PMOS 트랜지스터 (804) 의 소스에 접속되고, 드레인이 입력 단자 (105) 에 접속된 PMOS 트랜지스터 (801) 로 구성된다. 여기서, 제 5 실시형태의 증폭 회로는, PMOS 트랜지스터 (803) 는 드레인 내압이 작고, PMOS 트랜지스터 (804) 는 드레인 내압이 높은 고내압 MOS 트랜지스터로 구성한, 소스 팔로워이다.

클램프 회로 (810) 는, 이하와 같이 동작을 하여, PMOS 트랜지스터 (803) 의 드레인의 전압을 클램프할 수 있다.

정전압 회로 (101) 가 오프 (0 V) 되어 있고 PMOS 트랜지스터 (803) 의 게이트 전압이 전원 전압이 되어 있으면, PMOS 트랜지스터 (803) 는 오프되어 있다. 입력 단자 (105) 에 어느 입력 신호 전압 (Vin) 이 입력되어 있고, 부하 (102) 의 임피던스가 높으면, 출력 단자 (106) 의 전압은 플로팅 상태가 되어, 저하된다. 이 때, PMOS 트랜지스터 (803) 의 드레인의 전압이 입력 단자 (105) 의 입력 신호 전압 (Vin) 과 PMOS 트랜지스터 (801) 의 임계값 전압 (Vt₈₀₁) 의 합의 전압보다 낮아지면, PMOS 트랜지스터 (801) 가 전류를 흘린다. 따라서, PMOS 트랜지스터 (803) 의 드레인의 전압은, Vin ＋ Vt₈₀₁ 의 전압으로 클램프된다. PMOS 트랜지스터 (801) 는, 출력 신호 전압 (Vout) 이 입력 신호 전압 (Vin) 보다 높은 통상적인 동작일 때에는 오프되어 있기 때문에, 소스 팔로워 동작에는 영향을 미치지 않는다.

이와 같은 구성을 한 증폭 회로는, 다른 실시형태와 동일하게 클램프의 효과를 얻을 수 있다. 또한, 클램프 회로 (810) 는, PMOS 트랜지스터 (801) 의 채널을 통과하여 전류를 흘림으로써, 클램프하는 구성이다. 따라서, 트랜지스터의 기생 다이오드에 전류가 흐르지 않기 때문에, 기생 바이폴러를 개재하여 기판에 전류를 흘리지 않는다는 효과가 있다.

이상 설명한 바와 같이, 본 발명의 증폭 회로는, 드레인 내압이 낮은 트랜지스터와, 드레인 내압이 높은 트랜지스터로 구성된 증폭 회로로서, 드레인 내압이 낮은 트랜지스터의 드레인에 클램프 회로를 구비하였기 때문에, 클램프 회로에 의해 드레인 내압이 낮은 트랜지스터의 드레인의 전압을 제한할 수 있다. 따라서, 드레인 내압이 낮은 트랜지스터의 드레인이 파괴되는 것을 방지할 수 있다.

또한, 본 발명의 증폭 회로는, 도시하지는 않았지만 전원의 관계를 반전시킨 회로 구성이어도, 동일하게 클램프 회로의 효과를 얻을 수 있다.

100 : 그라운드 단자
101, 302, 410 : 정전압 회로
102 : 부하
105 : 입력 단자
106 : 출력 단자
110, 710, 810 : 클램프 회로

Claims

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입력 단자에 입력된 신호를 증폭하여, 출력 단자에 출력하는 증폭 회로로서,
게이트가 정전압 회로에 접속되고, 드레인이 상기 출력 단자에 접속되고, 소스가 전원 단자에 접속된 제 1 트랜지스터와,
게이트가 상기 입력 단자에 접속되고, 드레인이 접지 단자에 접속되고, 소스가 출력 단자에 접속되고, 드레인 내압이 상기 제 1 트랜지스터보다 높은 제 2 트랜지스터와,
게이트와 소스가 상기 제 1 트랜지스터의 드레인에 접속되고, 드레인이 입력 단자에 접속된 트랜지스터로 구성되고, 상기 제 1 트랜지스터의 드레인 전압을 제한하는 클램프 회로를 구비하는 것을 특징으로 하는 증폭 회로.