KR102295176B1

KR102295176B1 - 스토리지 장치 및 스토리지 장치의 동작 방법

Info

Publication number: KR102295176B1
Application number: KR1020150080636A
Authority: KR
Inventors: 이한주; 유영광; 조영진
Original assignee: 삼성전자주식회사
Priority date: 2015-06-08
Filing date: 2015-06-08
Publication date: 2021-09-01
Also published as: KR20160144545A

Abstract

본 발명은 스토리지 장치에 관한 것이다. 본 발명의 스토리지 장치는, 외부 장치로부터 데이터를 통신하도록 구성되는 데이터 버퍼들, 외부 장치로부터 커맨드 및 어드레스를 수신하고, 데이터 버퍼들을 제어하고, 그리고 데이터 버퍼들과 데이터를 통신하도록 구성되는 장치 제어기, 그리고 장치 제어기와 데이터를 통신하도록 구성되고, 장치 제어기의 제어에 따라 쓰기, 읽기 및 소거 동작을 수행하는 불휘발성 메모리들로 구성된다. 외부 장치에 의해 외부 장치와 버퍼 메모리들 사이의 제1 링크 트레이닝(link training)이 수행될 때, 장치 제어기는 외부 장치의 제어 없이 자체적으로 장치 제어기와 데이터 버퍼 사이의 제2 링크 트레이닝을 수행한다.

Description

스토리지 장치 및 스토리지 장치의 동작 방법{STORAGE DEVICE AND OPERATING METHOD OF STORAGE DEVICE}

본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 스토리지 장치 및 스토리지 장치의 동작 방법에 관한 것이다.

컴퓨팅 장치는 프로세서, 주기억 장치 및 스토리지 장치를 포함한다. 반도체 기술이 발전하면서, 프로세서, 주기억 장치 및 스토리지 장치의 성능이 향상되고 있다. 프로세서, 주기억 장치 및 스토리지 장치의 성능이 향상됨에 따라, 컴퓨팅 장치의 성능 또한 향상되고 있다.

통상적으로, 컴퓨팅 장치의 동작 속도를 저해하는 요인은 스토리지 장치의 성능이었다. 그러나, 플래시 메모리, PRAM (Phase-change Random Access Memory), RRAM (Resistive RAM), MRAM (Magnetic RAM), FeRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리들이 스토리지 장치에 적용되면서, 스토리지 장치의 성능은 획기적으로 향상되고 있다. 이에 따라, 컴퓨팅 장치의 동작 속도를 저해하는 요인은 스토리지 장치의 성능으로부터 프로세서와 스토리지 장치 사이의 통신 속도로 이동하고 있다.

따라서, 프로세서와 스토리지 장치 사이의 통신 속도를 향상시키기 위한 새로운 장치 및 방법이 요구되고 있다. 또한, 프로세서와 스토리지 장치 사이의 통신 속도를 향상시키는 과정에서 발견되는 문제점들을 해결하기 위한 새로운 장치 및 방법이 요구되고 있다.

본 발명의 목적은 향상된 통신 속도 및 향상된 유연성(flexibility)을 갖는 스토리지 장치 및 스토리지 장치의 동작 방법을 제공하는 데에 있다.

본 발명의 실시 예에 따른 스토리지 장치는, 외부 장치로부터 데이터를 통신하도록 구성되는 데이터 버퍼들; 상기 외부 장치로부터 커맨드 및 어드레스를 수신하고, 상기 데이터 버퍼들을 제어하고, 그리고 상기 데이터 버퍼들과 데이터를 통신하도록 구성되는 장치 제어기; 그리고 상기 장치 제어기와 데이터를 통신하도록 구성되고, 상기 장치 제어기의 제어에 따라 쓰기, 읽기 및 소거 동작을 수행하도록 구성되는 불휘발성 메모리들을 포함하고, 상기 외부 장치에 의해 상기 외부 장치와 상기 버퍼 메모리들 사이의 제1 링크 트레이닝(link training)이 수행될 때, 상기 장치 제어기는 상기 외부 장치의 제어 없이 자체적으로 상기 장치 제어기와 상기 데이터 버퍼 사이의 제2 링크 트레이닝을 수행하도록 구성된다.

본 발명의 다른 실시 예에 따른 스토리지 장치는, 외부 장치로부터 데이터를 통신하도록 구성되는 데이터 버퍼들; 상기 외부 장치로부터 커맨드 및 어드레스를 수신하고, 상기 데이터 버퍼들을 제어하고, 그리고 상기 데이터 버퍼들과 데이터를 통신하도록 구성되는 장치 제어기; 그리고 상기 장치 제어기와 데이터를 통신하도록 구성되고, 상기 장치 제어기의 제어에 따라 쓰기, 읽기 및 소거 동작을 수행하도록 구성되는 불휘발성 메모리들을 포함하고, 상기 장치 제어기는 제1 링크 트레이닝 시퀀스 및 제2 링크 트레이닝 시퀀스 중 하나의 링크 트레이닝 시퀀스를 선택하고, 그리고 선택된 링크 트레이닝 시퀀스에 따라 상기 외부 장치와 링크 트레이닝을 수행하도록 구성된다.

데이터 버퍼들, 장치 제어기 및 불휘발성 메모리들을 포함하는 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법은, 외부 장치의 제어에 따라 상기 외부 장치와 상기 데이터 버퍼들 사이의 제1 링크 트레이닝을 수행하는 단계; 그리고 상기 외부 장치의 제어 없이 상기 장치 제어기가 상기 데이터 버퍼들과 상기 장치 제어기 사이의 제2 링크 트레이닝을 수행하는 단계를 포함한다.

본 발명의 실시 예들에 따르면, 스토리지 장치는 데이터 버퍼와 장치 제어기 사이의 링크 트레이닝 시퀀스를 자체적으로 수행함으로써, RDIMM (Registered Dual In-line Memory Module)으로 식별될 수 있다. 따라서, 본 발명의 실시 예에 따른 스토리지 장치가 다른 RDIMM과 함께 사용되어도, 충돌이 발생하지 않는다.

또한, 본 발명의 실시 예에 따른 스토리지 장치는 RDIMM 및 LRDIMM (Load Reduced DIMM)의 링크 트레이닝 시퀀스들을 선택적으로 사용할 수 있다. 따라서, 본 발명의 실시 예에 따른 스토리지 장치가 다른 RDIMM 또는 LRDIMM과 함께 사용되어도, 충돌이 발생하지 않는다.

따라서, 통신 속도 및 유연성이 향상된 스토리지 장치가 제공된다.

도 1은 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 3은 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 4는 제1 동작 모드의 트레이닝 시퀀스에 따라 링크 트레이닝을 수행하는 예를 보여준다.
도 5는 제1 동작 모드의 트레이닝 시퀀스에 따른 링크 트레이닝의 예를 더 구체적으로 보여주는 순서도이다.
도 6은 제2 동작 모드의 트레이닝 시퀀스에 따라 링크 트레이닝을 수행하는 예를 보여준다.
도 8은 본 발명의 실시 예에 따라 프로세서가 스토리지 장치에 데이터를 기입하는 방법을 보여주는 순서도이다.
도 9는 본 발명의 실시 예에 따라 프로세서가 스토리지 장치로부터 데이터를 읽는 방법을 보여주는 순서도이다.
도 10은 본 발명의 실시 예에 따른 스토리지 장치가 실장되는 서버 장치의 예를 보여준다.
도 11은 본 발명의 실시 예에 따른 메인 메모리 장치를 보여주는 블록도이다.
도 12는 본 발명의 실시 예에 따른 하이브리드 장치를 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 불휘발성 메모리를 보여주는 블록도이다.
도 14는 본 발명의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.

이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.

도 1은 본 발명의 실시 예에 따른 컴퓨팅 장치(1000)를 보여주는 블록도이다. 도 1을 참조하면, 컴퓨팅 장치(1000)는 프로세서(1100), 고속 저장 장치(1200), 칩셋(1300), 그래픽 프로세서(1400), 표시 장치(1500), 입출력 장치(1600), 그리고 스토리지 장치(1700)를 포함한다.

프로세서(1100)는 컴퓨팅 장치(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1100)는 운영체제(OS, Operating System) 및 응용들(Applications)을 구동할 수 있다. 프로세서(1100)는 중앙 처리 장치(CPU, Central Processing Unit) 또는 어플리케이션 프로세서(AP, Application Processor)일 수 있다.

고속 저장 장치(1200)는 고속 인터페이스(1230)를 통해 프로세서(1100)와 통신하도록 구성된다. 고속 인터페이스(1200)는 주기억 장치(1210) 및 스토리지 장치(100)를 포함할 수 있다. 주기억 장치(1210)는 프로세서(1100)의 동작 메모리로 사용될 수 있다. 주기억 장치(1210)는 DRAM, 더 상세하게는 DDR (Double Data Rate) SDRAM (Synchronous Dynamic Random Access Memory)을 포함할 수 있다. 주기억 장치(1210)는 DIMM (Dual In-line Memory Module), 더 상세하게는 RDIMM (Registered DIMM) 또는 LRDIMM (Load Reduced DIMM)의 시방서(specification)에 기반하여 동작하도록 구성될 수 있다. 고속 인터페이스(1230)는 DIMM 시방서(specification)에 의해 정해진 DIMM 인터페이스를 포함할 수 있다.

스토리지 장치(100)는 주기억 장치(1210)와 마찬가지로 고속 인터페이스(1230), 예를 들어 DIMM 인터페이스를 통해 프로세서(1100)와 연결될 수 있다. 스토리지 장치(100)는 플래시 메모리, PRAM (Phase-change Random Access Memory), RRAM (Resistive RAM), MRAM (Magnetic RAM), FeRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리들을 포함할 수 있다. 스토리지 장치(100)는 DIMM, 더 상세하게는 RDIMM 또는 LRDIMM의 시방서(specification)에 기반하여 동작하도록 구성될 수 있다.

칩셋(1300)은 프로세서(1100)의 제어에 따라 프로세서(1100)와 다른 장치들 사이의 연결을 중재하도록 구성된다. 예를 들어, 칩셋(1300)은 사우스 브릿지(south bridge)를 포함할 수 있다. 또한, 칩셋(1300)은 사운드 프로세서(sound processor), 이더넷 어댑터(ethernet adapter) 등과 같은 다양한 장치들을 포함할 수 있다.

그래픽 프로세서(1400)는 이미지 처리(image processing)을 수행하고, 표시 장치(1500)를 통해 이미지를 표시하도록 구성된다. 그래픽 프로세서(1400)는 GPU (Graphic Processing Unit)일 수 있다. 예시적으로, 그래픽 프로세서(1400)는 칩셋(1300)의 내부에 포함될 수 있다.

표시 장치(1500)는 그래픽 프로세서(1400)의 제어에 따라 이미지를 출력하도록 구성된다. 예를 들어, 표시 장치(1500)는 LCD (Liquid Crystal Display) 장치, LED (Light Emitting Diode) 표시 장치, 빔 프로젝터(Beam Projector) 등을 포함할 수 있다.

입출력 장치(1600)는 컴퓨팅 장치(1000)의 사용자로부터 신호를 수신하는 입력 장치 및 사용자로 신호를 출력하는 출력 장치를 포함할 수 있다. 예를 들어, 입출력 장치(1600)는 키보드, 마우스, 마이크로폰, 터치패드, 터치패널 등과 같은 입력 장치 및 스피커, 램프, 프린터 등과 같은 출력 장치를 포함할 수 있다.

스토리지 장치(1700)는 칩셋(1300)의 제어에 따라 동작하도록 구성된다. 스토리지 장치(1700)는 SATA (Serial AT Attachment), USB (Universal Serial Bus), UFS (Universal Flash Storage), PCI (Peripheral Component Interconnect), PCIexpress, NVMexpress, SCSI (Small Computer System Interface), SAS (Serial Attached SCSI) 등과 같은 인터페이스에 기반하여 칩셋(1300)과 통신할 수 있다.

고속 인터페이스(1230)를 통해 프로세서(1100)와 직접 연결되는 스토리지 장치(100)의 통신 속도(예를 들어, 프로세서(1100)와의 통신 속도)는 칩셋(1300)에 연결된 스토리지 장치(1700)의 통신 속도(예를 들어, 칩셋(1300)과의 통신 속도)보다 높다. 따라서, 고속 인터페이스(1230)를 통해 프로세서(1100)와 연결되는 스토리지 장치(100)가 제공되면, 컴퓨팅 장치(1000)의 동작 성능이 향상된다.

도 2는 본 발명의 실시 예에 따른 스토리지 장치(100)를 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 스토리지 장치(100)는 데이터 버퍼들(110), 장치 제어기(120), 불휘발성 메모리들(130 또는 NVM), 버퍼 메모리(140), 그리고 SPD (150, Serial Presence Detect)를 포함한다.

데이터 버퍼들(110)은 프로세서(1100)로부터 고속 인터페이스(1230)를 통해 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)을 수신할 수 있다. 데이터 버퍼들(110)은 DDR4 LRDIMM 시방서에 의해 정해진 방식에 따라 구성될 수 있다. 예를 들어, 스토리지 장치(100)에 9개의 데이터 버퍼들(110)이 제공될 수 있다. 데이터 버퍼들(110) 각각은 8개의 데이터 신호들(DQ) 및 2개의 데이터 스트로브 신호들(DQS)을 외부 장치, 예를 들어 프로세서(1100)와 통신할 수 있다. 데이터 버퍼들(110)은 내부 데이터 신호들(MDQ) 및 내부 데이터 스트로브 신호들(MDQS)을 장치 제어기(120)와 통신할 수 있다.

예를 들어, 데이터 버퍼들(110)은 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)을 수신하고, 내부 데이터 신호들(MDQ) 및 내부 데이터 스트로브 신호들(MDQS)로 변환하여 출력할 수 있다. 데이터 버퍼들(110)은 내부 데이터 신호들(MDQ) 및 내부 데이터 스트로브 신호들(MDQS)을 수신하고, 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQ)로 변환하여 출력할 수 있다.

장치 제어기(120)는 데이터 버퍼들(110)로부터 내부 데이터 신호들(MDQ) 및 내부 데이터 스트로브 신호들(MDQS)을 수신한다. 장치 제어기(120)는 프로세서(1100)로부터 고속 인터페이스(1230)를 통해 RAM 커맨드(CMD_R), RAM 어드레스(ADDR_R) 및 클럭(CK)을 수신할 수 있다.

RAM 커맨드(CMD_R)는 장치 제어기(120)의 내부의 RAM (123)에 대한 액세스를 요청하는 커맨드일 수 있다. RAM 어드레스(ADDR_R)는 RAM (123)의 어드레스 범위에 속한 어드레스일 수 있다. 장치 제어기(120)는 고속 인터페이스(1230)를 통해 수신되는 RAM 커맨드(CMD_R) 및 RAM 어드레스(ADDR_R)에 응답하여, 고속 인터페이스(1230)의 데이터 신호들(DQ)로 수신되는 데이터를 RAM (123)에 기입할 수 있다. 장치 제어기(120)는 고속 인터페이스(1230)를 통해 수신되는 RAM 커맨드(CMD_R) 및 RAM 어드레스(ADDR_R)에 응답하여, RAM (123)에 저장된 데이터를 고속 인터페이스(1230)의 데이터 신호들(DQ)로 출력할 수 있다. 즉, 프로세서(1100)의 물리 계층은 스토리지 장치(100)의 RAM (123)이 고속 인터페이스(1230)에 연결된 것으로 식별할 수 있다. 프로세서(1100)의 물리 계층은 RAM 커맨드(CMD_R) 및 RAM 어드레스(ADDR_R)를 이용하여 RAM (123)을 액세스할 수 있다.

장치 제어기(120)는 RAM (123)에 저장된 데이터로부터 불휘발성 메모리(130)에 대한 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)를 검출할 수 있다. 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)에 응답하여, 장치 제어기(120)는 RAM (123)에 저장된 데이터 중 쓰기 데이터(DATA_W)를 불휘발성 메모리들(130)에 기입할 수 있다. 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)에 응답하여, 장치 제어기(120)는 불휘발성 메모리들(130)로부터 데이터를 읽고, 읽힌 데이터(DATA_R)를 RAM (123)에 저장할 수 있다. 즉, 프로세서(1100)의 물리 계층의 상위 계층, 예를 들어 프로세서(1100)의 장치 드라이버는 고속 인터페이스(1230)에 RAM (123)을 통해 불휘발성 메모리들(130)이 연결된 것으로 식별할 수 있다. 프로세서(1100)의 장치 드라이버는 불휘발성 메모리들(130)에 대한 스토리지 커맨드(CMD_S), 스토리지 어드레스(ADDR_S) 및 데이터를 고속 인터페이스(1230)의 데이터 신호들(DQ)을 통해 스토리지 장치(100)와 통신할 수 있다. 프로세서(1100)가 스토리지 장치(123)를 액세스하는 방법은 도 7 내지 도 9를 참조하여 더 상세하게 설명된다.

장치 제어기(120)는 데이터 버퍼들(110)로 버퍼 커맨드(CMD_B)를 전송할 수 있다. 예를 들어, 장치 제어기(120)는 RAM 커맨드(CMD_R) 또는 RAM 어드레스(ADDR_R)에 응답하여, 또는 RAM 커맨드(CMD_R) 및 RAM 어드레스(ADDR_R) 없이 자체적으로 버퍼 커맨드(CMD_B)를 출력할 수 있다. 버퍼 커맨드(CMD_B)는 데이터 버퍼들(110)에 공통으로 전달될 수 있다.

장치 제어기(120)는 버퍼 메모리(140)를 제어하고, 버퍼 메모리(140)와 통신하도록 구성된다. 버퍼 메모리(140)는 DRAM, SRAM, PRAM, MRAM, RRAM, FeRAM 등과 같은 랜덤 액세스 메모리를 포함할 수 있다. 장치 제어기(140)는 불휘발성 메모리들(130)을 관리하기 위한 메타 데이터를 버퍼 메모리(140)에 로드할 수 있다. 예를 들어, 장치 제어기(120)는 프로세서(1100)에 의해 불휘발성 메모리들(130)에 할당되는 논리 주소들과 불휘발성 메모리들(130)의 물리 주소들 사이의 매핑 정보를 포함하는 매핑 테이블을 버퍼 메모리(140)에 로드할 수 있다. 장치 제어기(120)는 불휘발성 메모리들(130)로부터 매핑 테이블을 읽고, 읽혀진 매핑 테이블을 버퍼 메모리(140)에 로드할 수 있다. 예시적으로, 버퍼 메모리(140)는 장치 제어기(123)의 내부에 구비될 수 있다.

SPD (150)는 고속 인터페이스(1230)의 보조 신호들(SS, Supplemental Signal)을 통해 프로세서(1100)와 통신하도록 구성된다. 또한, SPD (150)는 보조 신호들(SBS)을 통해 장치 제어기(120)와 통신하도록 구성된다. 보조 신호들(SBS)은 SPI (Serial Peripheral Interface) 신호들, I2C (Inter-Integrated Circuit) 신호들, UART (Universal Asynchronous Receiver/Transmitter) 신호들 등을 포함할 수 있다. 예를 들어, SPD (150)는 스토리지 장치(100)의 물리적 특징, 논리적 특징, 구동 상의 특징 등에 대한 정보를 저장할 수 있다. SPD (150)에 저장된 정보는 컴퓨팅 장치(1000)에 전원이 공급될 때, 프로세서(1100)에 의해 고속 인터페이스(1230)의 보조 신호들(SBS)을 통해 읽힐 수 있다.

도 1에 도시된 바와 같이, 본 발명의 실시 예에 따른 스토리지 장치(100)는 고속 인터페이스(1230)를 통해 프로세서(1100)와 연결된다. 프로세서(1100)는 고속인터페이스(1230)를 통해 스토리지 장치(100) 및 주기억 장치(1210)와 연결된다. 주기억 장치(1210)는 RDIMM 또는 LRDIMM 시방서에 따라 제조될 수 있다. RDIMM 시방서에 기반한 장치와 LRDIMM 시방서에 기반한 장치가 DIMM 인터페이스(1230)에 연결되는 경우, 고속 인터페이스(1230)에서 충돌이 발생하거나 오동작이 발생하는 문제가 발견되고 있다.

이와 같은 문제를 해결하기 위하여, 본 발명의 실시 예에 따른 스토리지 장치(100)는 LRDIMM 시방서에 따른 데이터 버퍼들(110)을 구비하고 있음에도, RDIMM 시방서에 따른 링크 트레이닝 시퀀스를 지원하도록 구성된다. 링크 트레이닝 시퀀스는 컴퓨팅 장치(1000)에 전원이 공급되고 초기화가 수행될 때, 프로세서(1100)와 스토리지 장치(100) 사이에서 통신 품질을 향상시키기 위해 수행되는 다양한 설정 또는 조정 동작들을 포함할 수 있다. 스토리지 장치(100)가 RDIMM의 링크 트레이닝 시퀀스를 지원하는 경우, 주기억 장치(1210) 및 스토리지 장치(100)는 모두 RDIMM 시방서에 기반한 장치들인 것으로 식별될 수 있다. 따라서, 고속 인터페이스(1230)에서 충돌이 발생하는 것이 방지되며, 스토리지 장치(100)의 통신 속도 및 유연성(flexibility)이 향상된다.

도 3은 본 발명의 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다. 도 1 내지 도 3을 참조하면, S110 단계에서, 스토리지 장치(100)에 전원이 공급된다. 예를 들어, 컴퓨팅 장치(1000)에 전원이 공급될 때, 스토리지 장치(100)에도 전원이 공급될 수 있다.

S120 단계에서, 스토리지 장치(100)는 제1 동작 모드가 설정되어 있는지 또는 제2 동작 모드가 설정되어 있는지 판별한다. 예를 들어, 제1 동작 모드는 RDIMM 모드일 수 있다. 제2 동작 모드는 LRDIMM 모드일 수 있다. 예를 들어, 스토리지 장치(100)는 제1 동작 모드 및 제2 동작 모드를 지원할 수 있음을 가리키는 정보를 SPD (150)에 저장할 수 있다. 컴퓨팅 장치(1000) 및 스토리지 장치(100)에 전원이 공급되면, SPD (150)에 저장된 정보는 프로세서(1100)로 전달된다. 프로세서(1100)는 스토리지 장치(100)를 제1 동작 모드로 설정할지 또는 제2 동작 모드로 설정할지 결정할 수 있다.

스토리지 장치(100)를 제1 동작 모드로 설정하는 경우, 프로세서(1100)는 제1 동작 모드를 설정하는 정보를 스토리지 장치(100)로 전송할 수 있다. 스토리지 장치(100)를 제2 동작 모드로 설정하는 경우, 프로세서(1100)는 제2 동작 모드를 설정하는 정보를 스토리지 장치(100)로 전송할 수 있다. 예를 들어, 제1 동작 모드 또는 제2 동작 모드를 설정하는 정보는 MRS (Mode Register Set)와 연관된 RAM 커맨드(CMD_R) 또는 RAM 어드레스(ADDR_R)를 통해 스토리지 장치(100)로 전달될 수 있다. 예를 들어, 제1 동작 모드 또는 제2 동작 모드를 설정하는 정보는 데이터 신호들(DQ)로서 통해 스토리지 장치(100)로 전달될 수 있다.

스토리지 장치(100)가 제1 동작 모드로 설정되는 경우, S130 단계에서, 스토리지 장치(100)는 제1 동작 모드의 트레이닝 시퀀스에 따라 링크 트레이닝을 수행할 수 있다. 예를 들어, 스토리지 장치(100)는 RDIMM 시방서에 의해 정의된 트레이닝 시퀀스를 만족하는 링크 트레이닝을 수행할 수 있다.

스토리지 장치(100)가 제2 동작 모드로 설정되는 경우, S140 단계에서, 스토리지 장치(100)는 제2 동작 모드의 트레이닝 시퀀스에 따라 링크 트레이닝을 수행할 수 있다. 예를 들어, 스토리지 장치(100)는 LRDIMM 시방서에 의해 정의된 트레이닝 시퀀스를 만족하는 링크 트레이닝을 수행할 수 있다.

도 4는 제1 동작 모드의 트레이닝 시퀀스에 따라 링크 트레이닝을 수행하는 예를 보여준다. 도 1, 도 2 및 도 3을 참조하면, 스토리지 장치(100)는 RDIMM 시방서에 의해 정의된 트레이닝 시퀀스를 만족하는 링크 트레이닝을 수행할 수 있다.

S131 단계에서, 스토리지 장치(100)는 프로세서(1100)로부터 링크 트레이닝 요청을 수신할 수 있다.

S133 단계에서, 링크 트레이닝 요청에 응답하여, 스토리지 장치(100)는 프로세서(1100)의 제어에 따라 프로세서(1100)와 제1 링크 트레이닝을 수행할 수 있다. 예를 들어, 스토리지 장치(100)는 고속 인터페이스(1230)를 통해 데이터 버퍼들(110)과 프로세서(1100) 또는 장치 제어기(120)와 프로세서(1100) 사이의 링크 트레이닝을 수행할 수 있다.

S135 단계에서, 스토리지 장치(100)는 프로세서(1100)의 제어 없이 제2 링크 트레이닝을 수행할 수 있다. 예를 들어, 스토리지 장치(100)는 데이터 버퍼들(110) 및 장치 제어기(120) 사이의 링크 트레이닝을 수행할 수 있다.

제1 링크 트레이닝 및 제2 링크 트레이닝은 병렬적으로, 순차적으로, 독립적으로 또는 동시에 수행될 수 있다. 제1 링크 트레이닝 또는 제2 링크 트레이닝의 일부는 제2 링크 트레이닝 또는 제1 링크 트레이닝이 수행되는 도중에 수행될 수 있다. 제1 링크 트레이닝 및 제1 링크 트레이닝에 속한 동작들, 그리고 제2 링크 트레이닝 및 제2 링크 트레이닝에 속한 동작들의 수행 순서 및 타이밍은 한정되지 않는다. 제2 링크 트레이닝은 프로세서(1100)에 의해 식별되지 않으므로, 숨겨진 시퀀스(HS, Hidden Sequence)일 수 있다.

도 5는 제1 동작 모드의 트레이닝 시퀀스에 따른 링크 트레이닝의 예를 더 구체적으로 보여주는 순서도이다. 도 1, 도 2 및 도 5를 참조하면, S211 단계에서, 프로세서(1100)는 ZQ-칼리브레이션(ZQ_CAL)의 수행을 요청하는 RAM 커맨드(CMD_R)를 장치 제어기(120)로 전송할 수 있다. S213 단계에서, 장치 제어기(120)는 고속 인터페이스(1230)를 통해 ZQ-칼리브레이션(ZQ_CAL)을 수행할 것을 요청하는 버퍼 커맨드(CMD_B)를 데이터 버퍼들(110)로 전송할 수 있다. 이후에, S215 단계에서, 프로세서(1100)의 제어에 따라 프로세서(1100)와 데이터 버퍼들(110) 사이에서 고속 인터페이스(1230)를 통한 ZQ-칼리브레이션(ZQ_CAL)이 수행될 수 있다.

프로세서(1100)에 의해 프로세서(1100)와 스토리지 장치(100) 사이의 링크 트레이닝이 시작되면, 스토리지 장치(100)는 숨겨진 시퀀스(HS)에 따라 제2 링크 트레이닝을 수행할 수 있다. 예를 들어, 링크 트레이닝의 시작을 알리는 RAM 커맨드, ZQ-칼리브레이션을 요청하는 RAM 커맨드, 또는 링크 트레이닝과 연관된 RAM 커맨드가 프로세서(1100)로부터 수신되면, 장치 제어기(120)는 프로세서(1100)와의 링크 트레이닝이 시작됨을 식별할 수 있다. 장치 제어기(120)는 프로세서(1100)의 제어에 따라 프로세서(1100)와 제1 링크 트레이닝을 수행하고, 또한 프로세서(1100)의 제어 없이, 숨겨진 시퀀스(HS)에 따라, 데이터 버퍼들(110)과 제2 링크 트레이닝을 수행할 수 있다.

S223 단계에서, 장치 제어기(120)는 데이터 버퍼들(110)에 프리엠블 트레이닝을 요청하는 버퍼 커맨드(CMD_B)를 전송할 수 있다. S225 단계에서, 장치 제어기(120)는 데이터 버퍼들(110)과 프리엠블 트레이닝을 수행하며, 내부 데이터 스트로브 신호(MDQS)의 프리엠블 구간을 검출, 조절 또는 정렬할 수 있다.

S233 단계에서, 장치 제어기(120)는 읽기 레벨링을 요청하는 버퍼 커맨드(CMD_B)를 데이터 버퍼들(110)로 전송할 수 있다. S235 단계에서, 장치 제어기(120)는 데이터 버퍼들(110)과 읽기 레벨링을 수행하여, 내부 데이터 신호들(MDQ) 및 내부 데이터 스트로브 신호들(MDQS) 사이의 싱크 또는 지연을 검출, 조절 또는 정렬할 수 있다.

S243 단계에서, 장치 제어기(120)는 쓰기 레벨링을 요청하는 버퍼 커맨드(CMD_B)를 데이터 버퍼들(110)로 전송할 수 있다. S245 단계에서, 장치 제어기(120)는 데이터 버퍼들(110)과 쓰기 레벨링을 수행하여, 내부 데이터 스트로브 신호(MDQS) 및 클럭(CK) 사이의 싱크 또는 지연을 검출, 조절 또는 정렬할 수 있다.

S253 단계에서, 장치 제어기(120)는 쓰기 지연 트레이닝을 요청하는 버퍼 커맨드(CMD_B)를 데이터 버퍼들(110)로 전송할 수 있다. S255 단계에서, 장치 제어기(120)는 데이터 버퍼들(110)과 쓰기 지연 트레이닝을 수행할 수 있다. 예를 들어, 장치 제어기(120)는 특정한 패턴을 갖는 데이터를 데이터 버퍼들(110)에 기입하고, 데이터 버퍼들(110)에 기입된 데이터를 읽을 수 있다.

상술된 바와 같이, 장치 제어기(120)는 숨겨진 시퀀스(HS)에 따라 데이터 버퍼들(110)과 제2 링크 트레이닝을 수행할 수 있다. 제2 링크 트레이닝은 장치 제어기(120)와 데이터 버퍼들(110) 사이의 프리엠블 트레이닝, 읽기 레벨링, 쓰기 레벨링, 그리고 쓰기 지연 트레이닝 중 적어도 하나를 포함할 수 있다. 예시적으로, 장치 제어기(120) 및 데이터 버퍼들(110) 사이의 프리엠블 트레이닝, 읽기 레벨링, 쓰기 레벨링, 그리고 쓰기 지연 트레이닝 중 적어도 하나는 거친 단계(coarse step) 및 정교한 단계(fine step)을 포함하는 둘 이상의 단계들에 따라 수행될 수 있다.

S261 단계 내지 S285 단계에서, 스토리지 장치(100)는 프로세서(1100)의 제어에 따라 제1 링크 트레이닝을 수행할 수 있다.

S261 단계에서, 프로세서(1100)는 읽기 레벨링을 요청하는 RAM 커맨드(CMD_R)를 고속 인터페이스(1230)를 통해 장치 제어기(120)로 전송한다. RAM 커맨드(CMD_R)에 응답하여, S263 단계에서, 장치 제어기(120)는 고속 인터페이스(1230)를 통한 읽기 레벨링을 요청하는 버퍼 커맨드(CMD_B)를 데이터 버퍼들(110)로 전송할 수 있다. S265 단계에서, 프로세서(1100)의 제어에 따라, 프로세서(1100)와 데이터 버퍼들(110) 사이에서 고속 인터페이스(1230)를 통한 읽기 레벨링이 수행될 수 있다. 읽기 레벨링이 수행되면, 프로세서(1100)와 데이터 버퍼들(110) 사이의 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS) 사이의 싱크 또는 지연이 검출, 조정 또는 정렬될 수 있다.

S271 단계에서, 프로세서(1100)는 쓰기 레벨링을 요청하는 RAM 커맨드(CMD_R)를 고속 인터페이스(1230)를 통해 장치 제어기(120)로 전송한다. RAM 커맨드(CMD_R)에 응답하여, S273 단계에서, 장치 제어기(120)는 고속 인터페이스(1230)를 통한 쓰기 레벨링을 요청하는 버퍼 커맨드(CMD_B)를 데이터 버퍼들(110)로 전송할 수 있다. S275 단계에서, 프로세서(1100)의 제어에 따라, 프로세서(1100)와 데이터 버퍼들(110) 사이에서 고속 인터페이스(1230)를 통한 쓰기 레벨링이 수행될 수 있다. 쓰기 레벨링이 수행되면, 프로세서(1100)와 데이터 버퍼들(110) 사이의 데이터 스트로브 신호들(DQS) 및 클럭(CK) 사이의 싱크 또는 지연이 검출, 조정 또는 정렬될 수 있다.

S281 단계에서, 프로세서(1100)는 쓰기 지연 트레이닝을 요청하는 RAM 커맨드(CMD_R)를 고속 인터페이스(1230)를 통해 장치 제어기(120)로 전송한다. RAM 커맨드(CMD_R)에 응답하여, S283 단계에서, 장치 제어기(120)는 고속 인터페이스(1230)를 통한 쓰기 지연 트레이닝을 요청하는 버퍼 커맨드(CMD_B)를 데이터 버퍼들(110)로 전송할 수 있다. S285 단계에서, 프로세서(1100)의 제어에 따라, 프로세서(1100)와 데이터 버퍼들(110) 사이에서 고속 인터페이스(1230)를 통한 쓰기 지연 트레이닝이 수행될 수 있다. 예를 들어, 프로세서(1100)는 데이터 버퍼들(110)에 특정한 패턴을 갖는 데이터를 데이터 신호들(DQ)로서 기입하고, 데이터 버퍼들(110)로부터 기입된 데이터를 읽을 수 있다.

쓰기 레벨링이 수행되면, 프로세서(1100)와 데이터 버퍼들(110) 사이의 데이터 스트로브 신호들(DQS) 및 클럭(CK) 사이의 싱크 또는 지연이 검출, 조정 또는 정렬될 수 있다.

예시적으로, 프로세서(1100)는 데이터 버퍼들(110)과 프리엠블 트레이닝을 더 수행할 수 있다. 프로세서(1100)는 프리엠블 트레이닝을 요청하는 RAM 커맨드(CMD_R)를 장치 제어기(120)로 전송하고, 데이터 버퍼들(110)과 프리엠블 트레이닝을 수행할 수 있다.

상술된 바와 같이, 장치 제어기(120)는 프로세서(1100)의 제어에 따라 프로세서(1100)와 제1 링크 트레이닝을 수행할 수 있다. 제1 링크 트레이닝은 장치 제어기(120) 또는 데이터 버퍼들(110)과 프로세서(1100) 사이의 프리엠블 트레이닝, 읽기 레벨링, 쓰기 레벨링, 그리고 쓰기 지연 트레이닝 중 적어도 하나를 포함할 수 있다. 예시적으로, 장치 제어기(120) 또는 데이터 버퍼들(110)과 프로세서(1100) 사이의 프리엠블 트레이닝, 읽기 레벨링, 쓰기 레벨링, 그리고 쓰기 지연 트레이닝 중 적어도 하나는 거친 단계(coarse step) 및 정교한 단계(fine step)을 포함하는 둘 이상의 단계들에 따라 수행될 수 있다.

예시적으로, 제1 링크 트레이닝의 S211 단계 및 S213 단계, S261 단계 내지 S285 단계 각각의 순서, 그리고 제2 링크 트레이닝의 S223 단계 내지 S255 단계 각각의 순서는 한정되지 않으며, 다양하게 응용 및 변경될 수 있다. 또한, 제1 링크 트레이닝의 S211 단계 및 S213 단계, S261 단계 내지 S285 단계 중 적어도 두 단계들의 사이에 제2 링크 트레이닝의 S223 단계 내지 S255 단계 중 적어도 하나의 단계가 수행될 수 있다. 또한, 제2 링크 트레이닝의 S223 단계 내지 S255 단계 중 적어도 두 단계들의 사이에 제1 링크 트레이닝의 S211 단계 및 S213 단계, S261 단계 내지 S285 단계 중 적어도 하나의 단계가 수행될 수 있다. S211 단계 내지 S285 단계의 순서는 한정되지 않으며, 다양하게 응용 및 변경될 수 있다.

도 4 및 도 5를 참조하여 설명된 바와 같이, 스토리지 장치(100)는 제1 동작 모드의 트레이닝 시퀀스에 따라 프로세서(1100)와 제1 링크 트레이닝을 수행할 수 있다. 따라서, 스토리지 장치(100)는 제1 동작 모드, 예를 들어 RDIMM의 시방서에 의해 정해진 링크 트레이닝을 지원하며, 제1 동작 모드, 예를 들어 RDIMM으로 식별되고 동작할 수 있다. 또한, 스토리지 장치(100)는 숨겨진 시퀀스(HS)에 따라 장치 제어기(120)와 데이터 버퍼들(110) 사이의 제2 링크 트레이닝을 수행할 수 있다. 따라서, 스토리지 장치(100)는 제2 링크 트레이닝에 따른 신뢰성 및 제1 동작 모드를 지원하는 유연성을 갖는다.

도 6은 제2 동작 모드의 트레이닝 시퀀스에 따라 링크 트레이닝을 수행하는 예를 보여준다. 도 1, 도 2 및 도 6을 참조하면, 스토리지 장치(100)는 프로세서(1100)의 제어에 따라 링크 트레이닝을 수행할 수 있다.

S311 단계에서, 프로세서(1100)는 ZQ-칼리브레이션(ZQ_CAL)의 수행을 요청하는 RAM 커맨드(CMD_R)를 장치 제어기(120)로 전송할 수 있다. S313 단계에서, 장치 제어기(120)는 고속 인터페이스(1230)를 통해 ZQ-칼리브레이션(ZQ_CAL)을 수행할 것을 요청하는 버퍼 커맨드(CMD_B)를 데이터 버퍼들(110)로 전송할 수 있다. 이후에, S315 단계에서, 프로세서(1100)의 제어에 따라 프로세서(1100)와 데이터 버퍼들(110) 사이에서 고속 인터페이스(1230)를 통한 ZQ-칼리브레이션(ZQ_CAL)이 수행될 수 있다.

S321 단계에서, 프로세서(1100)는 데이터 버퍼들(110) 및 장치 제어기(120) 사이의 트레이닝을 요청하는 RAM 커맨드(CMD_R)를 장치 제어기(120)로 전송할 수 있다. S323 단계에서, 프로세서(1100)는 데이터 버퍼들(110) 및 장치 제어기(120) 사이의 트레이닝을 요청하는 버퍼 커맨드(CMD_B)를 데이터 버퍼들(110)로 전송할 수 있다. 이후에, S325 단계에서, 프로세서(1100)의 제어에 따라 데이터 버퍼들(110) 및 장치 제어기(120) 사이의 링크 트레이닝이 수행된다. 예를 들어, 프로세서(1100)의 제어에 따라 데이터 버퍼들(110) 및 장치 제어기(120) 사이에서 프리엠블 트레이닝, 읽기 레벨링, 쓰기 레벨링 및 쓰기 지연 트레이닝이 수행될 수 있다. 프로세서(1100)는 프리엠블 트레이닝, 읽기 레벨링, 쓰기 레벨링 및 쓰기 지연 트레이닝 각각에 대해 S321 단계 내지 S325 단계를 수행할 수 있다.

S321 단계 내지 S325 단계에서, 장치 제어기(120)로 공급되는 클럭(CK), 그리고 데이터 버퍼들(110) 및 장치 제어기(120) 사이에서 통신되는 내부 데이터 신호들(MDQ) 및 내부 데이터 스트로브 신호들(MDQS) 사이의 싱크 또는 지연이 검출, 조정 또는 정렬될 수 있다.

S331 단계에서, 프로세서(1100)는 프로세서(1100) 및 데이터 버퍼들(110) 사이의 트레이닝을 요청하는 RAM 커맨드(CMD_R)를 장치 제어기(120)로 전송할 수 있다. S333 단계에서, 프로세서(1100)는 프로세서(1100) 및 데이터 버퍼들(110) 사이의 트레이닝을 요청하는 버퍼 커맨드(CMD_B)를 데이터 버퍼들(110)로 전송할 수 있다. 이후에, S335 단계에서, 프로세서(1100)의 제어에 따라 프로세서(1100) 및 데이터 버퍼들(110) 사이의 링크 트레이닝이 수행된다. 예를 들어, 프로세서(1100)의 제어에 따라 프로세서(1100) 및 데이터 버퍼들(110) 사이에서 프리엠블 트레이닝, 읽기 레벨링, 쓰기 레벨링 및 쓰기 지연 트레이닝이 수행될 수 있다. 프로세서(1100)는 프리엠블 트레이닝, 읽기 레벨링, 쓰기 레벨링 및 쓰기 지연 트레이닝 각각에 대해 S331 단계 내지 S335 단계를 수행할 수 있다.

S331 단계 내지 S335 단계에서, 장치 제어기(120)로 공급되는 클럭(CK), 그리고 데이터 버퍼들(110)과 프로세서(1100) 사이에서 통신되는 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS) 사이의 싱크 또는 지연이 검출, 조정 또는 정렬될 수 있다.

S341 단계에서, 프로세서(1100)는 프로세서(1100) 및 장치 제어기(120) 사이의 트레이닝을 요청하는 RAM 커맨드(CMD_R)를 장치 제어기(120)로 전송할 수 있다. S343 단계에서, 프로세서(1100)는 프로세서(1100) 및 장치 제어기(120) 사이의 트레이닝을 요청하는 버퍼 커맨드(CMD_B)를 데이터 버퍼들(110)로 전송할 수 있다. 이후에, S345 단계에서, 프로세서(1100)의 제어에 따라 프로세서(1100) 및 장치 제어기(120) 사이의 링크 트레이닝이 수행된다. 예를 들어, 프로세서(1100)의 제어에 따라 프로세서(1100) 및 데이터 버퍼들(110) 사이에서 프리엠블 트레이닝, 읽기 레벨링, 쓰기 레벨링 및 쓰기 지연 트레이닝이 수행될 수 있다. 프로세서(1100)는 프리엠블 트레이닝, 읽기 레벨링, 쓰기 레벨링 및 쓰기 지연 트레이닝 각각에 대해 S341 단계 내지 S345 단계를 수행할 수 있다.

S341 단계 내지 S345 단계에서, 장치 제어기(120)로 공급되는 클럭(CK), 그리고 데이터 버퍼들(110)과 프로세서(1100) 사이에서 통신되는 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS), 그리고 데이터 버퍼들(110)과 장치 제어기(120) 사이에서 통신되는 내부 데이터 신호들(MDQ) 및 내부 데이터 스트로브 신호들(MDQS) 사이의 싱크 또는 지연이 검출, 조정 또는 정렬될 수 있다.

도 7은 본 발명의 실시 예에 따른 장치 제어기(120)를 보여주는 블록도이다. 도 1, 도 2 및 도 7을 참조하면, 장치 제어기(120)는 물리 계층 회로(121 또는 PHY) 및 제어기(124)를 포함한다.

물리 계층 회로(121)는 고속 인터페이스(1230)의 시방서에 의해 정해진 통신 방법을 지원하도록 구성된다. 예를 들어, 물리 계층 회로(121)는 DIMM, 더 상세하게는 RDIMM 또는 LRDIMM의 시방서에 의해 정해진 통신 방법을 지원하도록 구성된다. 물리 계층 회로(121)는 RAM 제어기(122) 및 RAM (123)을 포함한다.

RAM 제어기(122)는 고속 인터페이스(1230)를 통해 RAM 커맨드(CMD_R), RAM 어드레스(ADDR_R) 및 클럭(CK)을 수신하도록 구성된다. RAM 커맨드(CMD_R), RAM 어드레스(ADDR_R) 및 클럭(CK)에 기반하여, RAM 제어기(122)는 RAM (123)을 제어할 수 있다. 예를 들어, RAM 제어기(122)는 RAM 커맨드(CMD_R) 및 RAM 어드레스(ADDR_R)에 기반하여, 프로세서(1100)의 요청을 해석할 수 있다. 해석 결과에 따라, RAM 제어기(122)는 RAM (123)이 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)을 프로세서(1100)와 통신하도록 제어할 수 있다.

RAM (123)은 RAM 제어기(122)의 제어에 따라, 고속 인터페이스(1230)를 통해 프로세서(1100)와 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)을 통신할 수 있다. 예시적으로, 고속 인터페이스(1230)는 제1 타입의 메모리, 예를 들어 SDRAM에 기반한 신호 체계를 가질 수 있다. RAM (123)은 제2 타입의 메모리, 예를 들어 SRAM에 기반한 신호 체계를 가질 수 있다. 따라서, RAM (123)은 RAM 커맨드(CMD_R), RAM 어드레스(ADDR_R) 및 클럭(CK)을 프로세서(1100)로부터 고속 인터페이스(1230)를 통해 직접 수신하지 않고, RAM 제어기(122)의 제어에 따라 프로세서(1100)와 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)을 통신할 수 있다.

예시적으로, RAM (123)의 저장 공간은 커맨드 영역(CA), 쓰기 영역(WA), 읽기 영역(RA), 그리고 상태 영역(SA)으로 분할될 수 있다.

프로세서(1100)로부터 데이터 신호들(DQ)로 RAM (123)에 저장되는 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)는 커맨드 영역(CA)에 기입될 수 있다. 프로세서(1100)로부터 데이터 신호들(DQ)로서 RAM (123)에 저장되는 쓰기 데이터(DATA_W)는 쓰기 영역(WA)에 기입될 수 있다. 프로세서(1100)에 의해 데이터 신호들(DQ)로서 RAM (123)으로부터 읽히는 읽기 데이터(DATA_R)는 읽기 영역(RA)으로부터 읽힐 수 있다. 프로세서(1100)에 의해 데이터 신호들(DQ)로서 RAM (123)과 통신되는 상태 정보(STI)는 상태 영역(SA)에서 통신될 수 있다. 상태 정보(STI)는 프로세서(1100) 또는 스토리지 장치(100)의 동작 상태에 대한 정보를 가리킬 수 있다.

제어기(124)는 제1 인터페이스(125)를 통해 불휘발성 메모리들(130)과 통신하고, 제2 인터페이스(126)를 통해 버퍼 메모리(140)와 통신할 수 있다. 예를 들어, 제1 인터페이스(125)는 NAND 플래시 메모리, PRAM, MRAM, RRAM, 또는 FeRAM의 통신 인터페이스를 포함할 수 있다. 제2 인터페이스(126)는 SDRAM의 통신 인터페이스를 포함할 수 있다.

제어기(124)는 RAM (123)의 커맨드 영역(CA)에 저장된 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)를 제1 인터페이스(125)를 통해 불휘발성 메모리들(130)로 전송할 수 있다. 제어기(124)는 RAM (123)의 쓰기 영역(WA)에 저장된 쓰기 데이터(DATA_W)를 제1 인터페이스(125)를 통해 불휘발성 메모리들(130)로 전송할 수 있다. 제어기(124)는 불휘발성 메모리들(130)로부터 읽힌 데이터(DATA_R)를 RAM (123)의 읽기 영역(RA)에 기입할 수 있다. 제어기(124)는 불휘발성 메모리들(130)에 대한 쓰기 또는 읽기 동작의 처리 정보, 스토리지 장치(100)의 동작 상태에 대한 정보와 같은 다양한 정보들을 RAM (123)의 상태 영역(SA)에 상태 정보(STI)로 기입할 수 있다. 또한, 제어기(124)는 고속 인터페이스(1230)를 통해 RAM (123)의 상태 영역(SA)에 기입된 다양한 상태 정보(STI)를 읽고, 상태 정보(STI)에 기반하여 동작할 수 있다.

물리 계층 회로(121)는 데이터 버퍼들(110)로 버퍼 커맨드(CMD_B)를 출력하도록 구성될 수 다. 예를 들어, 물리 계층 회로(121)는 RAM 커맨드(CMD_R) 또는 RAM 어드레스(ADDR_R)에 따라 버퍼 커맨드(CMD_B)를 출력하도록 구성될 수 있다.

예시적으로, 제어기(124)는 스토리지 커맨드(CMD_S), 스토리지 어드레스(ADDR_S), 쓰기 데이터(DATA_W), 그리고 읽기 데이터(DATA_R)를 제1 인터페이스(125)의 입출력 신호들로서 불휘발성 메모리들(130)과 통신할 수 있다. 스토리지 커맨드(CMD_S), 스토리지 어드레스(ADDR_S), 쓰기 데이터(DATA_W), 그리고 읽기 데이터(DATA_R)는 공통의 입출력 라인들을 통해 통신될 수 있다. 제어기(124)는 불휘발성 메모리들(130)을 제어하기 위해 사용되는 제어 신호들을 제1 인터페이스(125)를 통해 불휘발성 메모리들(130)과 더 통신할 수 있다. 제어 신호들은 입출력 라인들과 분리된 제어 라인들을 통해 통신될 수 있다.

예를 들어, 제어기(124)는 불휘발성 메모리들(130) 중 적어도 하나의 불휘발성 메모리 칩을 선택하는 칩 인에이블 신호(/CE), 입출력 신호들로 전송되는 신호가 스토리지 커맨드(CMD_S)임을 가리키는 커맨드 래치 인에이블 신호(CLE), 입출력 신호들로 전송되는 신호가 스토리지 어드레스임(ADDR_S)을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 시에 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(/RE), 커맨드 또는 어드레스가 전송될 때에 활성화되는 쓰기 인에이블 신호(/WE), 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 활성화되는 쓰기 방지 신호(/WP), 쓰기 시에 주기적으로 토글되어 쓰기 데이터(DATA_W)의 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 불휘발성 메모리들(130)로 전송할 수 있다. 또한, 제어기(124)는 불휘발성 메모리들(130)이 프로그램, 소거 또는 읽기 동작을 수행중인지를 가리키는 레디 및 비지 신호(R/nB), 불휘발성 메모리들(130)에 의해 읽기 인에이블 신호(/RE)로부터 생성되며 주기적으로 토글되어 읽기 데이터(DATA_R)의 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 불휘발성 메모리들(130)로부터 수신할 수 있다.

도 8은 본 발명의 실시 예에 따라 프로세서(1100)가 스토리지 장치(100)에 데이터를 기입하는 방법을 보여주는 순서도이다. 예시적으로, 프로세서(1100)가 불휘발성 메모리들(130)에 데이터를 기입하는 방법이 도 8에 도시되어 있다.

도 1, 도 2, 도 7 및 도 8을 참조하면, S410 단계에서, 프로세서(1100)는 쓰기를 요청하는 RAM 커맨드(CMD_R) 및 RAM (123)의 커맨드 영역(CA)을 선택하는 RAM 어드레스(ADDR_R)를 스토리지 장치(100)로 전송한다. S420 단계에서, 프로세서(1100)는 쓰기를 요청하는 스토리지 커맨드(CMD_S) 및 불휘발성 메모리들(130)의 저장 공간 중에서 쓰기의 대상을 선택하는 스토리지 어드레스(ADDR_S)를 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)을 통해 스토리지 장치(100)로 전송한다.

S410 단계 및 S420 단계는 불휘발성 메모리들(130)에 대한 쓰기 커맨드를 스토리지 장치(100)로 전달하는 커맨드 트랜잭션을 형성할 수 있다. S410 단계 및 S420 단계가 수행되면, 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)가 RAM (123)의 커맨드 영역(CA)에 기입된다.

S430 단계에서, 프로세서(1100)는 쓰기를 요청하는 RAM 커맨드(CMD_R) 및 RAM (123)의 쓰기 영역(WA)을 선택하는 RAM 어드레스(ADDR_W)를 스토리지 장치(100)로 전송한다. S440 단계에서, 프로세서(1100)는 쓰기 데이터(DATA_W)를 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)을 통해 스토리지 장치(100)로 전송한다.

S430 단계 및 S440 단계는 불휘발성 메모리들(130)에 대한 쓰기 데이터(DATA_W)를 스토리지 장치(100)로 전달하는 데이터 트랜잭션을 형성할 수 있다. S430 단계 및 S440 단계가 수행되면, 쓰기 데이터(DATA_W)가 RAM (123)의 쓰기 영역(WA)에 기입된다.

스토리지 커맨드(CMD_S), 스토리지 어드레스(ADDR_S) 및 쓰기 데이터(DATA_W)가 RAM (123)에 저장됨에 따라, 제어기(124)는 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)에 응답하여 쓰기 데이터(DATA_W)의 불휘발성 메모리들(130)에 대한 기입을 시작할 수 있다.

S450 단계에서, 프로세서(1100)는 읽기를 요청하는 RAM 커맨드(CMD_R) 및 상태 영역(SA)을 선택하는 RAM 어드레스(ADDR_R)를 스토리지 장치(100)로 전송한다. S460 단계에서, 프로세서(1100)는 상태 정보(STI)를 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)로서 스토리지 장치(100)로부터 읽을 수 있다. S450 단계 및 S460 단계는 쓰기가 처리되었는지 체크하는 체크 트랜잭션을 형성할 수 있다.

스토리지 장치(100)에서 불휘발성 메모리들(130)에 대한 기입이 종료되면 또는 기입이 스케줄(또는 인큐)되면, 스토리지 장치(100)는 기입이 처리되었음을 알리는 상태 정보(STI)를 상태 영역(SA)이 기입할 수 있다(S470 단계). 프로세서(1100)는 기입이 처리되었음을 알리는 상태 정보(STI)가 상태 영역(SA)으로부터 읽힐 때까지, S450 단계 및 S460 단계를 주기적으로 반복할 수 있다. 상태 정보(STI)가 스토리지 장치(100)로부터 읽히면(S480 단계), 프로세서(1100)는 스토리지 장치(100)이 쓰기 동작이 처리된 것으로 식별하고, 스토리지 장치(100)에 대한 다음 액세스를 수행할 수 있다.

도 9는 본 발명의 실시 예에 따라 프로세서(1100)가 스토리지 장치(100)로부터 데이터를 읽는 방법을 보여주는 순서도이다. 예시적으로, 프로세서(1100)가 불휘발성 메모리들(130)로부터 데이터를 읽는 방법이 도 9에 도시되어 있다.

도 1, 도 2, 도 7 및 도 9를 참조하면, S510 단계에서, 프로세서(1100)는 쓰기를 요청하는 RAM 커맨드(CMD_R) 및 RAM (123)의 커맨드 영역(CA)을 선택하는 RAM 어드레스(ADDR_R)를 스토리지 장치(100)로 전송한다. S520 단계에서, 프로세서(1100)는 읽기를 요청하는 스토리지 커맨드(CMD_S) 및 불휘발성 메모리들(130)의 저장 공간 중에서 읽기의 대상을 선택하는 스토리지 어드레스(ADDR_S)를 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)을 통해 스토리지 장치(100)로 전송한다.

S510 단계 및 S520 단계는 불휘발성 메모리들(130)에 대한 읽기 커맨드를 스토리지 장치(100)로 전달하는 커맨드 트랜잭션을 형성할 수 있다. S510 단계 및 S520 단계가 수행되면, 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)가 RAM (123)의 커맨드 영역(CA)에 기입된다.

스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)가 RAM (123)에 저장됨에 따라, 제어기(124)는 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)에 응답하여 불휘발성 메모리들(130)로부터 읽기 데이터(DATA_R)의 읽기를 시작할 수 있다. 예를 들어, 제어기(124)는 읽기 데이터(DATA_R)를 RAM (123)의 읽기 영역(RA)에 저장할 수 있다.

S530 단계에서, 프로세서(1100)는 읽기를 요청하는 RAM 커맨드(CMD_R) 및 상태 영역(SA)을 선택하는 RAM 어드레스(ADDR_R)를 스토리지 장치(100)로 전송한다. S540 단계에서, 프로세서(1100)는 상태 정보(STI)를 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)로서 스토리지 장치(100)로부터 읽을 수 있다. S530 단계 및 S540 단계는 읽기가 완료되었는지 체크하는 체크 트랜잭션을 형성할 수 있다.

스토리지 장치(100)에서 불휘발성 메모리들(130)로부터의 읽기가 완료되면, 스토리지 장치(100)는 읽기가 완료되었음을 알리는 상태 정보(STI)를 상태 영역(SA)이 기입할 수 있다(S550 단계). 프로세서(1100)는 읽기가 완료되었음을 알리는 상태 정보(STI)가 상태 영역(SA)으로부터 읽힐 때까지, S530 단계 및 S540 단계를 주기적으로 반복할 수 있다.

상태 정보(STI)가 스토리지 장치(100)로부터 읽히면, 프로세서(1100)는 스토리지 장치(100)의 읽기 동작이 완료된 것으로 식별할 수 있다(S560 단계). S570 단계에서, 프로세서(1100)는 읽기를 요청하는 RAM 커맨드(CMD_R) 및 RAM (123)의 읽기 영역(WA)을 선택하는 RAM 어드레스(ADDR_W)를 스토리지 장치(100)로 전송한다. S580 단계에서, 프로세서(1100)는 읽기 데이터(DATA_R)를 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)로서 스토리지 장치(100)로부터 수신할 수 있다.

S570 단계 및 S580 단계는 불휘발성 메모리들(130)로부터 읽힌 데이터(DATA_R)를 전송하는 데이터 트랜잭션을 형성할 수 있다.

상술된 바와 같이, 프로세서(1100)는 RAM (123)이 고속 인터페이스(1230)에 연결된 메모리인 것으로 식별하고, 고속 인터페이스(1230)의 시방서에 따라 RAM (123)에 대한 쓰기 및 읽기를 수행할 수 있다. RAM (123)에 기입되는 또는 RAM (123)으로부터 읽히는 데이터는 불휘발성 메모리들(130)의 액세스를 요청하는 스토리지 커맨드(CMD_S), 스토리지 어드레스(CMD_S), 그리고 불휘발성 메모리들(130)과 통신되는 쓰기 데이터(DATA_W) 및 읽기 데이터(DATA_R)를 포함한다.

스토리지 장치(100)는 고속 인터페이스(1230)의 시방서에 따라 RAM (123)과 프로세서(1100) 사이의 통신을 지원할 수 있다. 스토리지 장치(100)는 RAM (123)에 저장된 데이터로부터 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)를 추출할 수 있다. 또한, 스토리지 장치(100)는 RAM (123)에 저장된 쓰기 데이터(DATA_W)를 불휘발성 메모리들(130)에 기입하고, 불휘발성 메모리들(130)로부터 읽힌 데이터(DATA_R)를 RAM (123)에 저장할 수 있다.

프로세서(1100) 및 스토리지 장치(100) 사이의 통신은 고속 인터페이스(1230)의 시방서에 따라 수행되며, 고속 인터페이스(1230)의 시방서에 따라 통신되는 데이터는 불휘발성 메모리들(130)을 액세스하기 위한 프로토콜에 따라 조직화될 수 있다.

도 10은 본 발명의 실시 예에 따른 스토리지 장치(100)가 실장되는 서버 장치(2000)의 예를 보여준다. 도 10을 참조하면, 서버 장치(2000)는 둘 이상의 랙들(2010, racks)을 포함할 수 있다. 랙들(2010) 각각에 둘 이상의 스토리지 장치들(100)이 실장될 수 있다.

예시적으로, 랙들(2010) 각각은 본 발명의 실시 예에 따른 스토리지 장치들(100), 메인 메모리 장치들(1210), 적어도 하나의 프로세서(1100), 적어도 하나의 칩셋(1300), 그리고 적어도 하나의 스토리지 장치(1700)를 실장할 수 있다. 입출력 장치(1600), 그래픽 프로세서(1400), 그리고 표시 장치(1500)는 서버 장치(2000)에 제공될 수 있다.

도 11은 본 발명의 실시 예에 따른 메인 메모리 장치(1210)를 보여주는 블록도이다. 도 1 및 도 11을 참조하면, 메인 메모리 장치(1210)는 데이터 버퍼들(110a), 장치 제어기(120a), SPD (150, Serial Presence Detect), 그리고 랜덤 액세스 메모리들 (160a 또는 DRAM)을 포함한다.

데이터 버퍼들(110a)는 프로세서(1100)와 교환되는 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 내부 데이터 신호(MDQ) 및 내부 데이터 스트로브 신호(MDQS)로서 랜덤 액세스 메모리들(160a)과 교환할 수 있다. 데이터 버퍼들(110a)은 도 2를 참조하여 설명된 데이터 버퍼들(110)에 대응할 수 있다.

장치 제어기(120a)는 프로세서(1100)로부터 RAM 커맨드(CMD_R), RAM 어드레스(ADDR_R), 그리고 클럭(CK)을 수신할 수 있다. 장치 제어기(120a)는 수신된 RAM 어드레스(CMD_r), RAM 어드레스(ADDR_R), 그리고 클럭(CK)을 내부 RAM 커맨드(MCMD_R), 내부 RAM 어드레스(MADDR_R), 그리고 내부 클럭(MCK)으로 랜덤 액세스 메모리들(160a)로 전달할 수 있다.

SPD (150a)는 도 2를 참조하여 설명된 SPD (150)에 대응할 수 있다.

도 3 내지 도 6을 참조하여 설명된 바와 같이, 본 발명의 실시 예에 따른 메인 메모리 장치(1210)는 제1 동작 모드(예를 들어, RDIMM)에 따른 링크 트레이닝 및 제2 동작 모드(예를 들어, LRDIMM)에 따른 링크 트레이닝을 지원할 수 있다.

예시적으로, 제1 동작 모드에서, 메인 메모리 장치(1210)는 프로세서(1100)의 요청에 따라 제1 링크 트레이닝을 수행할 수 있다. 예를 들어, 제1 링크 트레이닝 시에, 데이터 버퍼들(110a)과 프로세서(1100), 장치 제어기(120a)와 프로세서(1100), 또는 장치 제어기(120a)와 랜덤 액세스 메모리들(160a) 사이의 싱크 또는 지연이 검출, 조절 또는 정렬될 수 있다. 또한, 메인 메모리 장치(1210)는 프로세서(1100)의 요청 없이 자체적으로 제2 링크 트레이닝을 수행할 수 있다. 예를 들어, 제2 링크 트레이닝 시에, 데이터 버퍼들(110a)과 랜덤 액세스 메모리들(160a) 또는 장치 제어기(120a)와 랜덤 액세스 메모리들(160a) 사이의 싱크 또는 지연이 검출, 조절 또는 정렬될 수 있다.

제2 동작 모드에서, 메인 메모리 장치(1210)는 프로세서(1100)의 요청에 따라 링크 트레이닝을 수행할 수 있다.

상술된 바와 같이, 메인 메모리 장치(1210)는 제1 동작 모드(예를 들어, RDIMM) 및 제2 동작 모드(예를 들어, LRDIMM)를 지원할 수 있다. 따라서, 메인 메모리 장치(1210)의 유연성(flexibility)이 향상된다.

도 12는 본 발명의 실시 예에 따른 하이브리드 장치(3000)를 보여주는 블록도이다. 도 1 및 도 12를 참조하면, 하이브리드 장치(3000)는 데이터 버퍼들(110b), 장치 제어기(120b), 불휘발성 메모리들(130b), 버퍼 메모리(140b), SPD (150b), 그리고 랜덤 액세스 메모리들(160b)을 포함한다. 하이브리드 장치(3000)는 고속 인터페이스(1230), 예를 들어 DIMM, RDIMM 또는 LRDIMM 인터페이스를 통해 프로세서(1100)와 연결될 수 있다.

하이브리드 장치(3000)의 불휘발성 메모리들(130b) 및 랜덤 액세스 메모리들(160b)은 프로세서(1100)의 물리 계층에서 식별될 수 있다. 프로세서(1100)가 불휘발성 메모리들(130b)을 액세스하는 경우, 프로세서(1100)는 불휘발성 메모리들(130b)에 대한 커맨드(CMD), 그리고 불휘발성 메모리들(130b)의 저장 공간을 가리키는 어드레스(ADDR)를 고속 인터페이스(1230)를 통해 장치 제어기(120b)로 직접 전송할 수 있다. 프로세서(1100)는 불휘발성 메모리들(130b)에 기입될 데이터 또는 불휘발성 메모리들(130b)로부터 읽힌 데이터를 데이터 신호(DQ)로서 데이터 버퍼들(110b)과 통신할 수 있다.

프로세서(1100)가 랜덤 액세스 메모리들(160b)을 액세스하는 경우, 프로세서(1100)는 랜덤 액세스 메모리들(160b)에 대한 커맨드(CMD), 그리고 랜덤 액세스 메모리들(160b)의 저장 공간을 가리키는 어드레스(ADDR)를 고속 인터페이스(1230)를 통해 장치 제어기(120b)로 직접 전송할 수 있다. 프로세서(1100)는 랜덤 액세스 메모리들(160b)에 기입될 데이터 또는 랜덤 액세스 메모리들(160b)로부터 읽힌 데이터를 데이터 신호(DQ)로서 데이터 버퍼들(110b)과 동신할 수 있다.

데이터 버퍼들(110b)은 버퍼 커맨드(CMD_B)에 응답하여 동작한다. 데이터 버퍼들(110b)은 고속 인터페이스(1230)를 통해 프로세서(1100)와 데이터 신호(DQ) 및데이터 스트로브 신호(DQS)를 통신할 수 있다. 데이터 버퍼들(110b)은 프로세서(1100)로부터 수신되는 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 내부 데이터 신호(MDQ) 또는 내부 데이터 스트로브 신호(MDQS)로 출력할 수 있다. 데이터 버퍼들(110b)은 수신되는 내부 데이터 신호(MDQ) 및 내부 데이터 스트로브 신호(MDQS)를 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)로 고속 인터페이스(1230)를 통해 프로세서(1100)로 전달할 수 있다.

데이터 버퍼들(110b)은 장치 제어기(120b)의 제어에 따라, 내부 데이터 신호(MDQ) 및 내부 데이터 스트로브 신호(MDQS)를 통신할 대상을 선택할 수 있다. 예를 들어, 데이터 버퍼들(110b)은 장치 제어기(120b)의 제어에 따라 내부 데이터 신호(MDQ) 및 내부 데이터 스트로브 신호(MDQS)를 장치 제어기(120b)와 통신할 수 있다. 다른 예로서, 데이터 버퍼들(110b)은 장치 제어기(120b)의 제어에 따라 내부 데이터 신호(MDQ) 및 내부 데이터 스트로브 신호(MDQS)를 랜덤 액세스 메모리들(160b)과 통신할 수 있다.

장치 제어기(120b)는 프로세서(1100)로부터 고속 인터페이스(1230)를 통해 커맨드(CMD), 어드레스(ADDR) 및 클럭(CK)을 수신할 수 있다. 장치 제어기(120b)는 버퍼 커맨드(CMD_B)를 통해 데이터 버퍼들(110b)을 제어하도록 구성된다.

커맨드(CMD), 어드레스(ADDR), 또는 고속 인터페이스(1230)를 통해 수신되는 제어 신호에 응답하여, 장치 제어기(120b)는 프로세서(1100)가 액세스하는 대상이 불휘발성 메모리들(130b)인지 랜덤 액세스 메모리들(160b)인지 판별할 수 있다.

액세스 대상이 불휘발성 메모리들(130b)인 경우, 장치 제어기(120b)는 내부 데이터 신호(MDQ) 및 내부 데이터 스트로브 신호(MDQS)를 장치 제어기(120b)와 통신하도록 데이터 버퍼들(110b)을 제어할 수 있다. 장치 제어기(120b)는 고속 인터페이스(1230)를 통해 수신된 커맨드(CMD) 및 어드레스(ADDR)를 내부 커맨드(MCMD) 및 내부 어드레스(MADDR)로서 불휘발성 메모리들(130b)로 출력할 수 있다. 장치 제어기(120b)는 데이터 버퍼들(110b)로부터 수신되는 내부 데이터 신호들(MDQ)을 불휘발성 메모리들(130b)로 전달할 수 있다. 예시적으로, 장치 제어기(120b)는 불휘발성 메모리들(130b)로 전송될 내부 데이터 신호들(MDQ)의 데이터 또는 불휘발성 메모리들(130b)로부터 읽히는 내부 데이터 신호들(MDQ)의 데이터를 버퍼링하는 내부 버퍼를 포함할 수 있다. 다른 예로서, 장치 제어기(120b)는 불휘발성 메모리들(130b)로 전송될 내부 데이터 신호들(MDQ)의 데이터 또는 불휘발성 메모리들(130b)로부터 읽히는 내부 데이터 신호들(MDQ)의 데이터를 버퍼 메모리(140b)에 버퍼링할 수 있다.

액세스 대상이 랜덤 액세스 메모리들(160b)인 경우, 장치 제어기(120b)는 내부 데이터 신호(MDQ) 및 내부 데이터 스트로브 신호(MDQS)를 랜덤 액세스 메모리들(160b)과 통신하도록 데이터 버퍼들(110b)을 제어할 수 있다. 장치 제어기(120b)는 고속 인터페이스(1230)를 통해 수신된 커맨드(CMD), 어드레스(ADDR), 그리고 클럭(CK)을 내부 커맨드(MCMD), 내부 어드레스(MADDR) 및 내부 클럭(MCK)으로서 랜덤 액세스 메모리들(160b)로 출력할 수 있다.

불휘발성 메모리들(130b)은 내부 커맨드(MCMD) 및 내부 어드레스(MADDR)에 응답하여, 내부 데이터 신호(MDQ)로서 전달되는 데이터를 기입할 수 있다. 불휘발성 메모리들(130b)은 내부 커맨드(MCMD) 및 내부 어드레스(MADDR)에 응답하여 데이터를 읽고, 읽힌 데이터를 내부 데이터 신호(MDQ)로서 출력할 수 있다.

버퍼 메모리(140b)는 도 2의 버퍼 메모리(140)에 대응할 수 있다. 버퍼 메모리(140b)는 불휘발성 메모리들(130b)을 관리하기 위한 메타 데이터를 로드할 수 있다.

SPD (150b)는 도 2의 SPD (150)에 대응한다. SPD (150b)는 고속 인터페이스(1230)를 통해 보조 신호(SS)를 통신할 수 있다.

랜덤 액세스 메모리들(160b)은 내부 커맨드(MCMD), 내부 어드레스(MADDR) 및 내부 클럭(MCK)에 응답하여, 내부 데이터 신호(MDQ)로서 전달되는 데이터를 기입할 수 있다. 랜덤 액세스 메모리들(160b)은 내부 커맨드(MCMD), 내부 어드레스(MADDR) 및 내부 클럭(MCK)에 응답하여 데이터를 읽고, 읽힌 데이터를 내부 데이터 신호(MDQ)로서 출력할 수 있다.

예시적으로, 장치 제어기(120b)는 내부 커맨드(MCMD), 내부 어드레스(MADDR), 및 내부 데이터 신호(MDQ)를 입출력 신호들로서 불휘발성 메모리들(130b)과 통신할 수 있다. 예를 들어, 내부 커맨드(MCMD), 내부 어드레스(MADDR), 및 내부 데이터 신호(MDQ)는 공통의 입출력 라인들을 통해 통신될 수 있다. 장치 제어기(120b)는 불휘발성 메모리들(130b)을 제어하기 위해 사용되는 제어 신호들을 불휘발성 메모리들(130b)과 더 통신할 수 있다. 제어 신호들은 입출력 라인들과 분리된 제어 라인들을 통해 통신될 수 있다.

예를 들어, 장치 제어기(120b)는 불휘발성 메모리들(130b) 중 적어도 하나의 불휘발성 메모리 칩을 선택하는 칩 인에이블 신호(/CE), 입출력 신호들로 전송되는 신호가 스토리지 커맨드(CMD_S)임을 가리키는 커맨드 래치 인에이블 신호(CLE), 입출력 신호들로 전송되는 신호가 스토리지 어드레스임(ADDR_S)을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 시에 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(/RE), 커맨드 또는 어드레스가 전송될 때에 활성화되는 쓰기 인에이블 신호(/WE), 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 활성화되는 쓰기 방지 신호(/WP), 쓰기 시에 주기적으로 토글되어 데이터의 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 불휘발성 메모리들(130b)로 전송할 수 있다. 또한, 장치 제어기(120b)는 불휘발성 메모리들(130b)이 프로그램, 소거 또는 읽기 동작을 수행중인지를 가리키는 레디 및 비지 신호(R/nB), 불휘발성 메모리들(130b)에 의해 읽기 인에이블 신호(/RE)로부터 생성되며 주기적으로 토글되어 데이터의 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 불휘발성 메모리들(130b)로부터 수신할 수 있다.

도 3 내지 도 6을 참조하여 설명된 바와 같이, 본 발명의 실시 예에 따른 하이브리드 장치(3000)는 제1 동작 모드(예를 들어, RDIMM)에 따른 링크 트레이닝 및 제2 동작 모드(예를 들어, LRDIMM)에 따른 링크 트레이닝을 지원할 수 있다.

예시적으로, 제1 동작 모드에서, 하이브리드 장치(3000)는 프로세서(1100)의 요청에 따라 제1 링크 트레이닝을 수행할 수 있다. 예를 들어, 제1 링크 트레이닝 시에, 데이터 버퍼들(110b)과 프로세서(1100), 장치 제어기(120b)와 프로세서(1100), 또는 장치 제어기(120b)와 랜덤 액세스 메모리들(160b) 사이의 싱크 또는 지연이 검출, 조절 또는 정렬될 수 있다. 또한, 하이브리드 장치(3000)는 프로세서(1100)의 요청 없이 자체적으로 제2 링크 트레이닝을 수행할 수 있다. 예를 들어, 제2 링크 트레이닝 시에, 데이터 버퍼들(110b)과 랜덤 액세스 메모리들(160b) 또는 장치 제어기(120b)와 랜덤 액세스 메모리들(160b) 사이의 싱크 또는 지연이 검출, 조절 또는 정렬될 수 있다.

제2 동작 모드에서, 하이브리드 장치(3000)는 프로세서(1100)의 요청에 따라 링크 트레이닝을 수행할 수 있다.

상술된 바와 같이, 하이브리드 장치(3000)는 제1 동작 모드(예를 들어, RDIMM) 및 제2 동작 모드(예를 들어, LRDIMM)를 지원할 수 있다. 따라서, 하이브리드 장치(3000)의 유연성(flexibility)이 향상된다.

도 13은 본 발명의 실시 예에 따른 불휘발성 메모리들(130) 중 하나를 보여주는 블록도이다. 도 2 및 도 13을 참조하면, 불휘발성 메모리(130)는 메모리 셀 어레이(131), 행 디코더 회로(133), 페이지 버퍼 회로(135), 데이터 입출력 회로(137), 그리고 제어 로직 회로(139)를 포함한다.

메모리 셀 어레이(131)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 행 디코더 회로(133)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(135)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다. 예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(131)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.

행 디코더 회로(133)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(131)에 연결된다. 행 디코더 회로(133)는 제어 로직 회로(139)의 제어에 따라 동작한다. 행 디코더 회로(133)는 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 어드레스를 디코딩하고, 디코딩된 어드레스에 따라 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)에 인가되는 전압들을 제어할 수 있다.

예를 들어, 프로그램 시에, 행 디코더 회로(133)는, 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압(VGPM)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압(VPASS)을 인가할 수 있다. 읽기 시에, 행 디코더 회로(133)는 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 소거 시에, 행 디코더 회로(133)는 어드레스에 의해 선택된 메모리 블록의 워드 라인들에 소거 전압들(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨들을 갖는 저전압들)을 인가할 수 있다.

페이지 버퍼 회로(135)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(131)에 연결된다. 페이지 버퍼 회로(135)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(137)와 연결된다. 페이지 버퍼 회로(135)는 제어 로직 회로(139)의 제어에 따라 동작한다.

프로그램 시에, 페이지 버퍼 회로(135)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(135)는 복수의 비트 라인들(BL)에 전압들을 인가할 수 있다. 예를 들어, 페이지 버퍼 회로(135)는 쓰기 드라이버로 기능할 수 있다. 읽기 시에, 페이지 버퍼 회로(135)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 예를 들어, 페이지 버퍼 회로(135)는 감지 증폭기로 기능할 수 있다.

데이터 입출력 회로(137)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(135)와 연결된다. 데이터 입출력 회로(137)는 페이지 버퍼 회로(135)에 의해 읽힌 데이터를 입출력 채널을 통해 컨트롤러(120)로 출력하고, 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 데이터를 페이지 버퍼 회로(135)로 전달할 수 있다.

제어 로직 회로(139)는 컨트롤러(120)로부터 입출력 채널을 통해 커맨를 수신하고, 제어 채널을 통해 제어 신호를 수신할 수 있다. 제어 로직 회로(139)는 제어 신호에 응답하여 입출력 채널을 통해 수신되는 커맨드를 수신하고, 입출력 채널을 통해 수신되는 어드레스는 행 디코더 회로(133)로 라우팅하고, 그리고 입출력 채널을 통해 수신되는 데이터를 데이터 입출력 회로(137)로 라우팅할 수 있다. 제어 로직 회로(139)는 수신된 커맨드를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리(130)를 제어할 수 있다.

예시적으로, 읽기 시에, 제어 로직 회로(139)는 컨트롤러(120)로부터 제어 채널을 통해 수신되는 읽기 인에이블 신호(/RE)로부터 데이터 스트로브 신호(DQS)를 생성할 수 있다. 생성된 데이터 스트로브 신호(DQS)는 제어 채널을 통해 컨트롤러(120)로 출력될 수 있다. 쓰기 시에, 제어 로직 회로(139)는 컨트롤러(120)로부터 제어 채널을 통해 데이터 스트로브 신호(DQS)를 수신할 수 있다.

도 14는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 도 14를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS21, CS12~CS22)을 포함한다. 복수의 셀 스트링들(CS11~CS21, CS12~CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.

예를 들어, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다. 열 방향(column direction)을 따라 배열된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 열 방향(column direction)을 따라 배열된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다.

각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터들(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)은 셀 스트링들(CS11~CS21, CS12~CS22)이 행들 및 열들을 따라 배열되는 평면(예를 들어, 메모리 블록(BLKa)의 기판 상의 평면)과 수직한 높이 방향으로 적층될 수 있다.

복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터들일 수 있다.

최하단의 접지 선택 트랜지스터들(GST)의 소스들은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.

복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 접지 선택 트랜지스터들(GST)의 제어 게이트들은 접지 선택 라인들(GSL1, GSL2)에 각각 연결될 수 있다. 예시적으로, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 행의 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GST)은 제1 접지 선택 라인(GSL1)에 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GST)은 제2 접지 선택 라인(GSL2)에 연결될 수 있다.

기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.

복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 행의 제1 스트링 선택 트랜지스터들(SSTa)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1a~SSL2a)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결된다.

복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 행의 제2 스트링 선택 트랜지스터들(SSTb)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1b~SSL2b)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결된다.

즉, 서로 다른 행의 셀 스트링들은 서로 다른 스트링 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.

예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 샐 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.

복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11~CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제2 열의 셀 스트링들(CS12~CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.

셀 스트링들(CS11, CS12)은 제1 플레인을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 제2 플레인을 형성할 수 있다.

메모리 블록(BLKa)에서, 각 플레인의 각 높이의 메모리 셀들은 물리 페이지를 형성할 수 있다. 물리 페이지는 메모리 셀들(MC1~MC6)의 쓰기 및 읽기의 단위일 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 플레인이 선택될 수 있다. 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제1 플레인의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제1 플레인이 선택된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제2 플레인의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제2 플레인이 선택된다. 선택된 플레인에서, 워드 라인들(WL1~WL6)에 의해 메모리 셀들(MC)의 하나의 행이 선택될 수 있다. 선택된 행에서, 제2 워드 라인(WL2)에 선택 전압이 인가되고, 나머지 워드 라인들(WL1, WL3~WL6)에 비선택 전압이 인가될 수 있다. 즉, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b) 및 워드 라인들(WL1~WL6)의 전압들을 조절함으로써, 제2 플레인의 제2 워드 라인(WL2)에 대응하는 물리 페이지가 선택될 수 있다. 선택된 물리 페이지의 메모리 셀들(MC2)에서, 쓰기 또는 읽기가 수행될 수 있다.

메모리 블록(BLKa)에서, 메모리 셀들(MC1~MC6)의 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKa)의 모든 메모리 셀들(MC)이 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 메모리 블록(BLKa)의 메모리 셀들(MC1~MC6) 중 일부는 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들(MC)에 연결된 워드 라인에 저전압(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 저전압)이 공급되고, 소거 금지된 메모리 셀들(MC)에 연결된 워드 라인은 플로팅될 수 있다.

도 14에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 14에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.

셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.

셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.

예시적으로, 하나의 물리 페이지에 속한 메모리 셀들(MC)은 적어도 세 개의 논리 페이지들에 대응할 수 있다. 예를 들어, 하나의 메모리 셀(MC)에 k 개(k는 2보다 큰 양의 정수)의 비트들이 프로그램될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들(MC)에서, 각 메모리 셀(MC)에 프로그램되는 k 개의 비트들은 각각 k 개의 논리 페이지들을 형성할 수 있다.

본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이가 제공된다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.

본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 포획 레이어를 포함한다. 각 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함한다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 획일적으로 형성된다.

3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

1000; 컴퓨팅 장치 1100; 프로세서
1210; 주기억 장치 100; 스토리지 장치
1230; 고속 인터페이스 1300; 칩셋
1400; 그래픽 프로세서 1500; 표시 장치
1600; 입출력 장치 1700; 스토리지 장치
100; 스토리지 장치 110; 데이터 버퍼들
120; 장치 제어기 121; 물리 계층 회로
122; RAM 제어기 123; RAM
124; 제어기 125; 제1 인터페이스
126; 제2 인터페이스 130; 불휘발성 메모리들
140; 버퍼 메모리 150; Serial Presence Detect
2000; 서버 장치 2010; 랙
3000; 하이브리드 장치

Claims

스토리지 장치에 있어서:
외부 장치로부터 데이터를 통신하도록 구성되는 데이터 버퍼들;
상기 외부 장치로부터 커맨드 및 어드레스를 수신하고, 상기 데이터 버퍼들을 제어하고, 그리고 상기 데이터 버퍼들과 데이터를 통신하도록 구성되는 장치 제어기; 그리고
상기 장치 제어기와 데이터를 통신하도록 구성되고, 상기 장치 제어기의 제어에 따라 쓰기, 읽기 및 소거 동작을 수행하도록 구성되는 불휘발성 메모리들을 포함하고,
상기 외부 장치에 의해 상기 외부 장치와 상기 데이터 버퍼들 사이의 제1 링크 트레이닝(link training)이 수행될 때, 상기 장치 제어기는 상기 외부 장치의 제어 없이 자체적으로 상기 장치 제어기와 상기 데이터 버퍼 사이의 제2 링크 트레이닝을 수행하도록 구성되는 스토리지 장치.
제1 항에 있어서,
상기 스토리지 장치는 RDIMM (Registered Dual In-line Memory Module)의 링크 트레이닝의 시퀀스에 따라 상기 외부 장치와 상기 제1 링크 트레이닝을 수행하도록 구성되는 스토리지 장치.
제1 항에 있어서,
상기 제1 링크 트레이닝 시에, 상기 장치 제어기는 상기 외부 장치로부터 입력되는 ZQ-칼리브레이션(calibration) 요청에 따라 상기 외부 장치와 상기 데이터 버퍼들 사이에서 ZQ-칼리브레이션이 수행되도록 상기 데이터 버퍼들을 제어하는 스토리지 장치.
제1 항에 있어서,
상기 제2 링크 트레이닝 시에, 상기 장치 제어기는 상기 데이터 버퍼들에 대해 프리엠블(preamble) 트레이닝을 수행하도록 구성되는 스토리지 장치.
제1 항에 있어서,
상기 제2 링크 트레이닝 시에, 상기 장치 제어기는 상기 데이터 버퍼들에 대해 읽기 레벨링을 수행하도록 구성되는 스토리지 장치.
제1 항에 있어서,
제2 모드에서, 장기 장치 제어기는 상기 외부 장치의 제어에 따라 상기 외부 장치와 상기 데이터 버퍼들 사이의 제3 링크 트레이닝, 상기 데이터 버퍼들과 상기 장치 제어기 사이의 제4 링크 트레이닝, 그리고 상기 외부 장치와 상기 장치 제어기 사이의 제5 링크 트레이닝을 수행하도록 구성되는 스토리지 장치.
스토리지 장치에 있어서:
외부 장치로부터 데이터를 통신하도록 구성되는 데이터 버퍼들;
상기 외부 장치로부터 커맨드 및 어드레스를 수신하고, 상기 데이터 버퍼들을 제어하고, 그리고 상기 데이터 버퍼들과 데이터를 통신하도록 구성되는 장치 제어기; 그리고
상기 장치 제어기와 데이터를 통신하도록 구성되고, 상기 장치 제어기의 제어에 따라 쓰기, 읽기 및 소거 동작을 수행하도록 구성되는 불휘발성 메모리들을 포함하고,
상기 장치 제어기는 제1 링크 트레이닝 시퀀스 및 제2 링크 트레이닝 시퀀스 중 하나의 링크 트레이닝 시퀀스를 선택하고, 그리고 선택된 링크 트레이닝 시퀀스에 따라 상기 외부 장치와 링크 트레이닝을 수행하도록 구성되는 스토리지 장치.
제7 항에 있어서,
상기 제1 링크 트레이닝 시퀀스는 RDIMM (Registered Dual In-line Memory Module)의 링크 트레이닝 시퀀스이고,
상기 제2 링크 트레이닝 시퀀스는 LRDIMM (Load Redcuced Dual In-line Memory Module)의 링크 트레이닝 시퀀스인 스토리지 장치.
제7 항에 있어서,
상기 제2 링크 트레이닝 시퀀스가 선택되면, 상기 장치 제어기는 상기 외부 장치의 제어에 따라 상기 링크 트레이닝의 제1 부분을 수행하고, 상기 외부 장치의 제어 없이 자체적으로 상기 링크 트레이닝의 제2 부분을 수행하도록 구성되는 스토리지 장치.
데이터 버퍼들, 장치 제어기 및 불휘발성 메모리들을 포함하는 스토리지 장치의 동작 방법에 있어서:
외부 장치의 제어에 따라 상기 외부 장치와 상기 데이터 버퍼들 사이의 제1 링크 트레이닝을 수행하는 단계; 그리고
상기 외부 장치의 제어 없이 상기 장치 제어기가 상기 데이터 버퍼들과 상기 장치 제어기 사이의 제2 링크 트레이닝을 수행하는 단계를 포함하는 동작 방법.