KR102292334B1 - Method of fabricating a nanowire TFET with high on-current and a nanowire TFET thereof - Google Patents
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Abstract
본 발명의 일 실시 예에 따른 TFET 반절연 기판, 반절연 기판 상에 수직 방향으로 성장하여 형성되는 p 타입 나노선, 상기 p 타입 나노선의 윗면 및 양 측면에 성장하여 형성되는 진성(intrinsic) 나노선 및 상기 진성 나노선 상에 수직 방향으로 성장하여 형성되는 n 타입 나노선을 포함한다. A TFET semi-insulating substrate according to an embodiment of the present invention, a p-type nanowire formed by growing in a vertical direction on the semi-insulating substrate, and an intrinsic nanowire formed by growing on an upper surface and both sides of the p-type nanowire and an n-type nanowire formed by vertically growing on the intrinsic nanowire.
Description
본 발명은 나노선 TFET에 관한 것이다. 구체적으로 본 발명은 TFET에서 터널링이 일어나는 지역을 비약적으로 늘려서 높은 동작 전류를 보이는 나노선 TFET에 관한 것이다.The present invention relates to a nanowire TFET. More specifically, the present invention relates to a nanowire TFET exhibiting a high operating current by dramatically increasing a region where tunneling occurs in the TFET.
반도체를 만들 때 가장 많이 사용되고 있는 소자는 MOSFET이다. 그리고 MOSFET 보다 성능이 좋은 소자를 만들기 위해 많은 연구가 진행되고 있으며, 그 중 하나가 바로 TFET이다.MOSFETs are the most widely used devices to make semiconductors. And a lot of research is being done to make devices with better performance than MOSFETs, and one of them is TFETs.
TFET는 MOSFET에서 동작 원리를 바꾼 소자로서, 일반적으로 MOSFET보다 스위칭이 빠른 소자로 알려져 있다. TFET는 MOSFET과 달리 터널링에 의해 전류가 흐르는데, 구체적으로 TFET의 소스 영역의 전자가 p 타입에 있기 때문에 컨덕션 밴드가 아닌 밸런스 밴드에 있는 전자가 터널링에 의해 채널로 이동한다.A TFET is a device that has changed the operating principle of a MOSFET, and is generally known as a device with faster switching than a MOSFET. Unlike MOSFETs, current flows by tunneling in a TFET. Specifically, since electrons in the source region of the TFET are in the p-type, electrons in the balance band, not the conduction band, move to the channel by tunneling.
여기에서 기존의 p-i-n 나노선 TFET 구조의 경우 수직으로 형성된 p-i 정션에서의 밴드 벤딩만을 이용하여 터널링 전류를 얻기 때문에 단위면적당 얻을 수 있는 동작 전류의 양이 한정되어 있다는 문제점이 있었다.Here, in the case of the conventional p-i-n nanowire TFET structure, there is a problem that the amount of operating current that can be obtained per unit area is limited because the tunneling current is obtained using only band bending at the vertically formed p-i junction.
구체적으로 기존의 TFET는 일반적인 MOSFET에 비해 동작 전류가 낮은 한계로 인해 실제 소자 양산은 힘들다는 문제가 있었다. 이에, 실리콘(Si) 대신 저마늄(Ge) 또는 III-V 화합물 반도체로 채널을 구성하여 동작 전류를 높이고자 하는 시도가 있었으나 격자 미스매치(lattice mismatch)로 인한 결정성(crystal quality) 문제와 웨이퍼 단가의 상승으로 인해 한계가 있었다.Specifically, the conventional TFET had a problem in that it was difficult to mass-produce the device due to the limitation of the lower operating current compared to the general MOSFET. Accordingly, attempts have been made to increase the operating current by constructing a channel with germanium (Ge) or III-V compound semiconductors instead of silicon (Si), but problems with crystal quality due to lattice mismatch and wafer There was a limit due to an increase in unit price.
따라서, 이하 본 발명에서는 수평 방향으로의 p-i 정션을 추가로 형성하여 기존의 구조에 비해 터널링이 일어나는 영역을 비약적으로 늘려 동작 전류가 늘어난 TFET을 설명하고자 한다.Therefore, in the present invention, a TFET in which the operating current is increased by dramatically increasing the tunneling region compared to the conventional structure by additionally forming a p-i junction in the horizontal direction will be described below.
본 발명은 p-i 정션의 면적을 비약적으로 늘리는 방법을 통해 높은 동작전류를 보여주는 TFET 제안하는 것을 목적으로한다.An object of the present invention is to propose a TFET showing a high operating current through a method of dramatically increasing the area of the p-i junction.
본 발명은 나노선을 선택적 영역 성장(selective area growth) 기술을 이용하여 성장시키기 때문에 기판과 다른 물질을 성장하여도 관통 전위(threading dislocation)을 무시할 수 있는 TFET 제조 방법을 제안하는 것을 목적으로 한다.An object of the present invention is to propose a TFET manufacturing method capable of ignoring threading dislocation even when a material different from a substrate is grown because nanowires are grown using a selective area growth technique.
본 발명은 인 시투(In-situ) 도핑을 이용하기 때문에 공정의 복잡도가 줄어들며, 결정질의 손해 없이 좋은 도핑 프로파일을 얻을 수 있는 TFET 제조 방법을 제안하는 것을 목적으로 한다.An object of the present invention is to propose a method for manufacturing a TFET that reduces process complexity because in-situ doping is used, and can obtain a good doping profile without damaging crystallinity.
본 발명의 일 실시 예에 따른 TFET 반절연 기판, 반절연 기판 상에 수직 방향으로 성장하여 형성되는 p 타입 나노선, 상기 p 타입 나노선의 윗면 및 양 측면에 성장하여 형성되는 진성(intrinsic) 나노선 및 상기 진성 나노선 상에 수직 방향으로 성장하여 형성되는 n 타입 나노선을 포함한다. A TFET semi-insulating substrate according to an embodiment of the present invention, a p-type nanowire formed by growing in a vertical direction on the semi-insulating substrate, and an intrinsic nanowire formed by growing on an upper surface and both sides of the p-type nanowire and an n-type nanowire formed by vertically growing on the intrinsic nanowire.
본 발명의 일 실시 예에 따른 TFET 제조 방법은 임플란트 또는 에칭 등의 공정이 없기 때문에 데미지-프리 나노선 채널 구성이 가능하다.In the method of manufacturing a TFET according to an embodiment of the present invention, since there is no process such as implantation or etching, a damage-free nanowire channel configuration is possible.
또한, 본 발명의 일 실시 예에 따른 TFET 제조 방법은 선택적 영역 성장을 통해 서로 다른 격자 상수를 갖는 물질을 전위(dislocation) 없이 성장시키는 것이 가능하다.In addition, in the method for manufacturing a TFET according to an embodiment of the present invention, it is possible to grow materials having different lattice constants without dislocation through selective region growth.
또한, 본 발명의 일 실시 예에 따른 TFET 제조 방법은 인 시투 도핑을 통해 공정 복잡도의 감소 및 우수한 결정질의 채널을 형성할 수 있다.In addition, the method of manufacturing a TFET according to an embodiment of the present invention can reduce process complexity and form an excellent crystalline channel through in situ doping.
또한, 본 발명의 일 실시 예에 따른 TFET 제조 방법은 원하는 만큼 p-i 정션의 면적을 조절할 수 있기 때문에 동작전류의 조절도 가능하다.In addition, the TFET manufacturing method according to an embodiment of the present invention can adjust the area of the p-i junction as much as desired, so that the operating current can be adjusted.
도 1은 본 발명의 일 실시 예에 따른 TFET 제조 방법을 개략적으로 나타낸다.
도 2는 p-i-n 나노선을 성장시켜 TFET 소자를 제조하는 방법에 대한 일 실시 예를 나타낸다.
도 3은 도 2의 공정에 따라 제조된 나노선을 통하여 TFET 소자를 제조하는 일 실시 예를 나타낸다.1 schematically shows a TFET manufacturing method according to an embodiment of the present invention.
2 shows an embodiment of a method of manufacturing a TFET device by growing a pin nanowire.
FIG. 3 shows an embodiment of manufacturing a TFET device through the nanowire manufactured according to the process of FIG. 2 .
이하에서는 도면을 참조하여 본 발명의 구체적인 실시예를 상세하게 설명한다. 그러나 본 발명의 사상은 이하의 실시예에 제한되지 아니하며, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에 포함되는 다른 실시예를 구성요소의 부가, 변경, 삭제, 및 추가 등에 의해서 용이하게 제안할 수 있을 것이나, 이 또한 본 발명 사상의 범위 내에 포함된다고 할 것이다. Hereinafter, specific embodiments of the present invention will be described in detail with reference to the drawings. However, the spirit of the present invention is not limited to the following embodiments, and those skilled in the art who understand the spirit of the present invention can easily change other embodiments included within the scope of the same idea by adding, changing, deleting, and adding components. It may be suggested, but this will also be included within the scope of the present invention.
첨부 도면은 발명의 사상을 이해하기 쉽게 표현하기 위하여 전체적인 구조를 설명함에 있어서는 미소한 부분은 구체적으로 표현하지 않을 수도 있고, 미소한 부분을 설명함에 있어서는 전체적인 구조는 구체적으로 반영되지 않을 수도 있다. 또한, 설치 위치 등 구체적인 부분이 다르더라도 그 작용이 동일한 경우에는 동일한 명칭을 부여함으로써, 이해의 편의를 높일 수 있도록 한다. 또한, 동일한 구성이 복수 개가 있을 때에는 어느 하나의 구성에 대해서만 설명하고 다른 구성에 대해서는 동일한 설명이 적용되는 것으로 하고 그 설명을 생략한다. In the accompanying drawings, in describing the overall structure in order to easily understand the spirit of the invention, minute parts may not be specifically expressed, and in describing the minute parts, the overall structure may not be specifically reflected. In addition, even if specific parts such as an installation location are different, when the action is the same, the same name is assigned to improve the convenience of understanding. In addition, when there are a plurality of identical configurations, only one configuration will be described, and the same description will be applied to other configurations, and the description thereof will be omitted.
도 1은 본 발명의 일 실시 예에 따른 TFET 제조 방법을 개략적으로 나타낸다.1 schematically shows a TFET manufacturing method according to an embodiment of the present invention.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 TFET 제조 방법에 따르면, 먼저, 반절연 기판 상에 p 타입 나노선을 형성하고, p 채널 나노선의 윗면 및 양 측면을 모두 감싸도록 진성(intrinsic) 나노선을 수직 성장시켜 형성하고, 진성 나노선의 위로 n 타입 나노선을 수직 성장시켜 형성하여 TFET를 제조할 수 있다. 이하 도 2 내지 3을 참고하여 더 자세하게 설명하도록 한다.As shown in FIG. 1 , according to the method for manufacturing a TFET according to an embodiment of the present invention, first, a p-type nanowire is formed on a semi-insulating substrate, and the p-type nanowire is intrinsic to cover both the top and both sides of the p-channel nanowire. A TFET can be manufactured by vertically growing (intrinsic) nanowires and vertically growing n-type nanowires on top of intrinsic nanowires. Hereinafter, it will be described in more detail with reference to FIGS. 2 to 3 .
도 2는 p-i-n 나노선을 성장시켜 TFET 소자를 제조하는 방법에 대한 일 실시 예를 나타낸다.2 shows an embodiment of a method for manufacturing a TFET device by growing p-i-n nanowires.
S1-1 : 기판(1)이 준비된다. 바람직한 실시 예에서 기판(1)은 반절연(semi-insulating) Si 기판일 수 있다. 그리고 기판(1) 상에 패턴이 형성된다. 기판(1) 상에 패턴을 형성하는 과정은 아래와 같을 수 있다.S1-1: The
구체적으로 기판(1) 상에 박막층(2)이 형성된다. 바람직한 실시 예에서, 박막층(2)은 이산화 규소로 구성될 수 있다.Specifically, the
박막층(2)에 패터닝이 수행되어 나노선이 성장될 선택영역(3)이 패터닝이 될 수 있다. 구체적으로 포토 레지스트가 박막층(2) 상에 패터닝되고, 전자빔 리소그래피를 통하여 나노선이 성장될 선택영역(3)이 열리는 공정이 수행될 수 있다. Patterning is performed on the
그리고 패터닝된 포토레지스트를 블록층으로 하여 박막층(2)의 일부가 식각된다. 결과적으로 박막층(2) 식각을 통해 나노선이 성장될 선택영역(3)이 드러난다.Then, a portion of the
S1-2 : 박막층(2)을 이용하여 박막층(2)이 덮이지 않고 기판이 드러난 선택영역(3)에 p 타입 나노선(4)이 선택적으로 수직 성장된다. 구체적으로 기판이 드러난 선택영역(3)에만 p 타입 나노선(4)이 성장된다. S1-2: Using the
S1-3 : 기판 상에 p 타입 나노선이 형성되면, p 타입 나노선의 윗면 및 양 측면을 모두 덮도록 진성(intrinsic) 나노선(5)이 형성되는데, 이를 위해 먼저 수평 방향으로 진성 나노선(5)이 성장된다. 구체적인 실시 예에서, 수평 방향으로의 진성 나노선(5)은 5nm일 수 있다.S1-3: When the p-type nanowire is formed on the substrate, the
S1-4 : 수평 방향으로 진성 나노선(5)이 형성된 후 수직 방향으로 진성 나노선(5)이 성장하여 형성된다. S1-4: After the
기본적으로 나노선이 성장할 때, 수평방향의 성장과 수직방향의 성장이 동시에 일어난다. 이 때, 성장변수의 변화를 통해 극단적으로 수직 방향의 성장이 주로 일어나게 하거나, 수평 방향의 성장이 주로 일어나도록 할 수 있다. 구체적인 실시 예에서, 온도와 반응물(V족과 III족)의 비율을 통해 성장 방향이 조절될 수 있다.Basically, when the nanowire grows, the growth in the horizontal direction and the growth in the vertical direction occur at the same time. At this time, it is possible to make the growth in the extreme vertical direction mainly occur or the growth in the horizontal direction mainly occur through the change of the growth variable. In a specific embodiment, the growth direction may be controlled through the temperature and the ratio of the reactants (group V and group III).
일 실시 예에서, 온도를 상대적으로 낮추면 나노선의 수평 방향 성장 비율이 높아지면서 전체적인 성장률이 낮아진다.In an embodiment, when the temperature is relatively lowered, the horizontal growth rate of the nanowire increases and the overall growth rate decreases.
또 다른 실시 예에서, 반응물 중 V족의 비율(V/III ratio)을 낮춰주게되면, 수평방향 성장률이 높아지고 전체적인 성장률을 높일 수 있다.In another embodiment, if the ratio of group V (V/III ratio) of the reactants is lowered, the horizontal growth rate may increase and the overall growth rate may be increased.
S1-5 : 진성 나노선(5) 형성이 완료되면, 진성 나노선(5)의 위로 n 타입 나노선(6)이 수직 성장하여 형성된다. 이 때, 대부분의 n 타입 나노선은 진성 나노선의 위로 적층되나, n 타입 나노선의 일부(6')가 진성 나노선(5)의 측면에 디퓨전 도핑되어 형성될 수도 있다.S1-5: When the formation of the
S1-6 : 원치 않은 방향으로 성장하면서 디퓨전 도핑(diffusion dopping)된 n 타입 나노선의 일부(6')가 식각된다. 결과적으로, 진성 나노선(5)에 측면까지 덮이는 p 타입 나노선(4) 달리, 진성 나노선(5)의 측면은 n 타입 나노선(6)에 덮이지 않고 노출된다.S1-6: A part (6') of the diffusion-doped n-type nanowire is etched while growing in an unwanted direction. As a result, unlike the p-
S1-7 : 마지막으로 하드 마스크로 쓰인 박막층(2)이 식각된다. 결과적으로 반절연 기판 상에 p-i-n 코어 쉘 나노선(7)이 형성된다.S1-7: Finally, the
기존의 TFET 제조 방법에서는 S1-3에서의 수평 방향 진성 나노선 성장 과정이 생략되어 p-i-n 층이 형성된다. 그러나, 본 발명의 일 실시 예에 다른 TFET 제조 방법에서는 p 타입 나노와이어의 측면에 진성 나노층을 성장시켜 기존의 TFET와 다른 구조를 갖는다.In the conventional TFET manufacturing method, the horizontal intrinsic nanowire growth process in S1-3 is omitted to form a p-i-n layer. However, in the TFET manufacturing method according to an embodiment of the present invention, an intrinsic nanolayer is grown on the side of the p-type nanowire to have a structure different from that of the conventional TFET.
도 3은 도 2의 공정에 따라 제조된 나노선을 통하여 TFET 소자를 제조하는 일 실시 예를 나타낸다.FIG. 3 shows an embodiment of manufacturing a TFET device through the nanowire manufactured according to the process of FIG. 2 .
S2-1 : 반절연 기판(1) 상에 p-i-n 코어 쉘 나노선(7)이 형성된다. p-i-n 코어 쉘 나노선(7)을 형성하는 과정은 도 2에 따른다.S2-1: A p-i-n core-
S2-2 : 반절연 기판(1) 및 p-i-n 코어 쉘 나노선(7)을 모두 덮도록 소스 금속층(8)이 증착된다. 바람직한 실시 예에서, 소스 금속층(8)은 스퍼터링을 통해 증착될 수 있다. 스퍼터링은 진공 증착법의 일종으로서, 비교적 낮은 진공도에서 플라즈마를 이온화된 아르곤 등의 가스를 가속하여 타겟에 충돌시키고, 원자를 분출시켜 웨이퍼나 유리 같은 기판상에 막을 만드는 기법이다.S2-2: A
또 다른 실시 예에서, 소스 금속층(9)은 Atomic layer deposition (ALD) 공정을 통해 증착될 수 있다.In another embodiment, the
S2-3 : 소스 금속층(9) 증착이 완료되면, p-i-n 코어 쉘 나노선(7) 측면에 제1 블록층(9)이 패터닝된다. 바람직한 실시 예에서, 제1 블록층(9)은 빛 또는 전자빔에 반응하여 선택적으로 열리는 물질로 구성될 수 있다. 구체적인 실시 예에서, 포토 레지스트가 이용될 수 있다.S2-3: When the deposition of the
S2-4 : 제1 블록층(9)을 마스크로 이용하여 소스 금속층(8)이 식각된다. 결과적으로 소스 금속층(8)은 제1 블록층(9)으로 마스킹된 부분을 제외하고 모두 제거된다.S2-4: The
S2-5 : 제1 유전층(10)이 기판(1) 및 소스 금속층(8)를 모두 덮도록 증착된다. 결과적으로 제1 유전층(10)을 통해 소스 금속층(8)이 격리된다. 바람직한 실시 예에서, 제1 유전층(10)은 스핀 온 유전체(spin-on dielectric)일 수 있다.S2-5: A
S2-6 : 게이트 스택(stack, 11)이 제1 유전층(10) 상에 층작된다. 게이트 스택(11)은 게이트 절연층 및 금속층을 포함할 수 있다. 바람직한 실시 예에서, 게이트 스택(11)은 ALD 공정을 통해 증착될 수 있다.S2-6 : A
S2-7 : 게이트 스택 (11) 증착이 완료되면, 나노선 측면에 제2 블록층(12)이 패터닝된다. 바람직한 실시 예에서, 제2 블록층(12)은 빛 또는 전자빔에 반응하여 선택적으로 열리는 물질로 구성될 수 있다. 구체적인 실시 예에서, 포토 레지스트가 이용될 수 있다. S2-7: When the deposition of the
S2-8 : 제2 블록층(12)을 마스크로 이용하여 게이트 스택(11)이 식각된다. 결과적으로 게이트 스택(11)은 제2 블록층(12)으로 마스킹된 부분을 제외하고 모두 제거된다.S2-8: The
S2-9 : 제2 유전층(13)이 기판 및 게이트 스택(11)을 모두 덮도록 증착된다. 결과적으로 제2 유전층(13)을 통해 게이트 스택(11)이 격리된다. 바람직한 실시 예에서, 제2 유전층(13)은 스핀 온 유전체(spin-on dielectric)일 수 있다.S2-9: A second dielectric layer 13 is deposited to cover both the substrate and the
S3-10 : 드레인 금속층(14)이 제2 유전층(13) 상에 증착된다. 바람직한 실시 예에서, 드레인 금속층(14)은 스퍼터링 공정 또는 ALD 공정을 이용하여 증착될 수 있다.S3-10 : A drain metal layer 14 is deposited on the second dielectric layer 13 . In a preferred embodiment, the drain metal layer 14 may be deposited using a sputtering process or an ALD process.
결과적으로, 도 2를 통해 형성된 p-i-n 코어 쉘 나노선(7)에 절연층과 금속층을 증착시켜 TFET가 형성될 수 있다. 따라서, 본 발명의 일 실시 예에 따른 TFET는 p-i-n 코어 쉘 나노선(7) 구조를 통해 p-i 정션 면적이 상대적으로 늘어나기 때문에 TFET 소자의 동작전류를 상당히 증가시킬 수 있다. As a result, a TFET can be formed by depositing an insulating layer and a metal layer on the p-i-n core-
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 본 발명의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 발명의 등가적 범위 내에서의 모든 변경은 본 발명의 범위에 포함된다.The above detailed description should not be construed as restrictive in all respects and should be considered as illustrative. The scope of the present invention should be determined by a reasonable interpretation of the appended claims, and all modifications within the equivalent scope of the present invention are included in the scope of the present invention.
Claims (6)
상기 반절연 기판 상에 패턴을 형성하는 패터닝을 수행하는 단계;
상기 패턴에 p 타입 나노선을 수직 방향으로 성장시키는 단계;
상기 p 타입 나노선의 측면에 선택적 영역 성장(selective area growth) 방법을 통해 수평 방향으로 진성(intrinsic) 나노선을 성장시키는 단계;
상기 p 타입 나노선의 윗면에 상기 선택적 영역 성장 방법을 통해 수직 방향으로 진성 나노선을 성장시키는 단계; 및
상기 진성 나노선의 윗면에 수직 방향으로 n 타입 나노선을 성장시키는 단계를 포함하는
TFET 소자 제조 방법.preparing a semi-insulated substrate;
performing patterning to form a pattern on the semi-insulating substrate;
growing a p-type nanowire in a vertical direction on the pattern;
growing an intrinsic nanowire on the side of the p-type nanowire in a horizontal direction through a selective area growth method;
growing an intrinsic nanowire on the upper surface of the p-type nanowire in a vertical direction through the selective region growth method; and
growing an n-type nanowire in a direction perpendicular to the upper surface of the intrinsic nanowire;
A method of fabricating a TFET device.
상기 n 타입 나노선을 성장시키는 단계가 수행된 후, 상기 진성 나노선 측면에 형성되는 n 타입 나노선을 식각하는 단계를 더 포함하는
TFET 소자 제조 방법. 3. The method of claim 2,
After the step of growing the n-type nanowire is performed, further comprising the step of etching the n-type nanowire formed on the side of the intrinsic nanowire
A method of fabricating a TFET device.
상기 p 타입 나노선은 상기 선택적 영역 성장 방법을 통해 성장되는
TFET 소자 제조 방법.3. The method of claim 2,
The p-type nanowire is grown through the selective region growth method.
A method of fabricating a TFET device.
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|---|---|---|---|
| KR1020190172395A KR102292334B1 (en) | 2019-12-20 | 2019-12-20 | Method of fabricating a nanowire TFET with high on-current and a nanowire TFET thereof |
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