KR102292205B1 - 웨이퍼 처리용 점착 필름 - Google Patents

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신범석
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최재원
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Abstract

웨이퍼 처리 공정에서 반도체 칩의 충돌 방지 효과를 얻을 수 있는 웨이퍼 처리용 점착 필름에 대하여 개시한다. 본 발명에 따른 웨이퍼 처리용 점착 필름은 다층 기재; 및 상기 다층 기재의 상부면에 배치된 제1 점착제층을 포함하고, 상기 다층 기재는 하부 기재층과 상부 기재층 사이에 제2 점착제층이 개재된 샌드위치 구조를 갖는다.

Description

웨이퍼 처리용 점착 필름 {ADHESIVE FILM FOR WAFER PROCESSING}
본 발명은 웨이퍼 백그라인딩과 같은 웨이퍼 가공시 이용되는 웨이퍼 처리용 점착 필름에 관한 것이다. 보다 구체적으로는 본 발명은 웨이퍼 처리시 칩 충돌 방지 효과가 우수한 웨이퍼 처리용 점착 필름에 관한 것이다.
또한 본 발명은 웨이퍼에 점착 필름이 점착된 웨이퍼 - 점착 필름 어셈블리에 관한 것이다.
최근 기술의 발달에 따라, 반도체 칩의 소형화 및 박형화가 요구된다.
칩의 박형화를 위한 대표적인 방법은 칩이 형성되는 웨이퍼의 이면을 연삭하여 두께를 감소시키는 것이다.
최근에는 박형화된 칩을 얻기 위해, 다이싱 블레이드를 이용하여 웨이퍼의 표면으로부터 홈을 형성한 후, 웨이퍼 이면으로부터 연삭을 실시하여 웨이퍼로부터 개편화된 칩을 얻는 DBG(Dicing Before Grinding) 법이 이용되고 있다. DBG 법의 경우, 웨이퍼의 이면 연삭과, 웨이퍼의 개편화가 동시에 수행되기 때문에, 박형화된 반도체 칩을 효율적으로 제조할 수 있다.
웨이퍼의 이면 연삭시 반도체 칩이 유지되도록 하기 위해, 웨이퍼 표면에 점착 필름을 부착한 상태에서 웨이퍼의 이면 연삭이 수행되는 것이 일반적이다. 이러한 점착 필름은 기재와 웨이퍼 표면 점착을 위한 점착제층을 포함하며, 기재 이면에는 완충 효과를 위해 우레탄 아크릴레이트와 같은 완충층 또는 충격흡수층이 형성되어 있다.
우레탄 아크릴레이트와 같은 완충층 또는 충격흡수층의 경우, 에너지선 경화를 통해 형성된다. 이러한 에너지선 경화 방식에서는, 이중결합을 가진 관능기를 가진 고분자들이 하나의 거대 분자가 되어 형성되기 때문에, 모듈러스가 높아져 완충 효과가 감소되는 단점이 있다.
본 발명이 해결하고자 하는 과제는 칩 충돌 방지 효과가 우수한 웨이퍼 처리용 점착 필름을 제공하는 것이다.
또한 본 발명이 해결하고자 하는 과제는 백그라인딩 공정과 같은 웨이퍼 처리에 적합한 웨이퍼 - 점착 필름 어셈블리를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 실시예에 따른 웨이퍼 처리용 점착 필름은 다층 기재; 및 상기 다층 기재의 상부면에 배치된 제1 점착제층을 포함한다. 상기 다층 기재는 상부 기재층과 하부 기재층 사이에 제2 점착제층이 개재된 샌드위치 구조를 가지며, 상기 하부 기재층 및 상부 기재층은 1,000MPa 이상의 모듈러스를 가지며, 상기 제2 점착제층은 10MPa 이하의 모듈러스를 갖는다.
상기 하부 기재층과 상부 기재층은 각각 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리부틸렌테레프탈레이트, 전방향족 폴리에스테르, 폴리이미드, 폴리아미드, 폴리카보네이트, 폴리아세탈, 변성 폴리페닐렌옥사이드, 폴리페닐렌술파이드, 폴리술폰, 폴리에테르케톤 및 2 축 연신 폴리프로필렌 중에서 하나 이상을 포함할 수 있다.
상기 하부 기재층 및 상부 기재층은 폴리에틸렌테레프탈레이트(PET) 재질일 수 있다.
상기 제2 점착제층은 유리전이온도가 10℃ 이하일 수 있다.
상기 제2 점착제층은 열경화성 아크릴계 점착제를 포함할 수 있다.
상기 제2 점착제층은 100㎛ 이하의 두께를 가질 수 있다.
상기 상부 기재층의 상부면, 상기 상부 기재층의 하부면 및 상기 하부 기재층의 상부면 중 적어도 하나의 면에는 프라이머층이 추가로 포함될 수 있다.
상기 과제를 해결하기 위한 본 발명의 실시예에 따른 웨이퍼 - 점착 필름 어셈블리는 복수의 반도체 칩이 형성된 웨이퍼의 표면에, 전술한 바와 같은 점착 필름이 점착되어 있다.
본 발명에 따른 웨이퍼 처리용 점착 필름은 1,000MPa 이상의 높은 모듈러스를 갖는 기재층들 사이에 10MPa 이하의 낮은 모듈러스를 갖는 제2 점착제층이 개재된 샌드위치 구조의 다층 기재를 포함한다. 1,000MPa 이상의 높은 모듈러스를 갖는 기재층들은 웨이퍼 백그라인딩 공정과 같은 웨이퍼 처리 공정에서 웨이퍼를 지지하기 위한 충분한 모듈러스를 제공한다. 또한, 웨이퍼 백그라인딩과 같은 웨이퍼 처리시에 높은 모듈러스를 갖는 기재층들에 의해 전해지는 충격을, 낮은 모듈러스를 갖는 제2 점착제층이 보다 잘 흡수하여 반도체 칩의 충돌을 방지할 수 있고, 크랙 발생을 억제할 수 있다.
또한, 제2 점착제층이 10MPa 이하의 낮은 모듈러스를 가짐과 더불어 10℃ 이하의 낮은 유리전이온도를 가질 경우 보다 높은 충격 흡수 효과를 제공할 수 있다.
또한, 제2 점착제층이 10MPa 이하의 낮은 모듈러스를 가짐과 더불어 100㎛ 이하의 두께를 가질 경우, 웨이퍼 백그라인딩과 같은 웨이퍼 처리시에 점착 필름의 변형이나 제2 점착제층의 이탈을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 웨이퍼 처리용 점착 필름을 개략적으로 나타내는 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 웨이퍼 처리용 점착 필름을 개략적으로 나타내는 단면도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 "일면", "타면", "양면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 도면을 참조하여 본 발명에 따른 웨이퍼 처리용 점착 필름에 대하여 상세히 설명하기로 한다.
본 발명에서 웨이퍼 처리는 웨이퍼 백그라인딩 공정을 비롯하여 다이싱 공정, 개편화된 반도체 칩의 픽업 공정 등을 포함할 수 있다.
도 1은 본 발명의 실시예에 따른 웨이퍼 처리용 점착 필름을 개략적으로 나타내는 단면도이다.
도 1을 참조하면, 본 발명에 따른 웨이퍼 처리용 점착 필름은 다층 기재(110)와, 다층 기재의 상부면에 배치된 제1 점착제층(120)을 포함한다.
다층 기재
다층 기재(110)는 하부 기재층(111), 상부 기재층(112) 및 제2 점착제층(115)을 포함한다. 제2 점착제층(115)은 하부 기재층(111)과 상부 기재층(112) 사이에 배치된다. 본 발명에 따른 웨이퍼 처리용 점착 필름에서 다층 기재는 제2 점착제층(115)이 하부 기재층(111)과 상부 기재층(112) 사이에 배치된 샌드위치 구조를 갖는다.
하부 기재층(111)과 상부 기재층(112)은 높은 모듈러스를 갖는 재질로 형성될 수 있다. 보다 구체적으로, 하부 기재층(111) 및 상부 기재층(112)은 1,000MPa 이상, 예를 들어 1,200MPa 이상, 1,500MPa 이상, 2,000MPa 이상, 3,000MPa 이상의 모듈러스를 가질 수 있다. 모듈러스는 23℃ 측정치를 기준으로 한다. 본 발명에서 특이한 것은 웨이퍼가 점착되는 쪽의 상부 기재층(112) 뿐만 아니라 하부 기재층(111)도 높은 모듈러스를 갖는 재질로 형성된다는 것이다.
상부 기재층(112) 및 하부 기재층(111)의 모듈러스가 1,000MPa 미만으로 상대적으로 낮은 경우 웨이퍼 또는 개편화된 반도체 칩의 지지력이 낮아, 백그라인딩 공정에서 반도체 칩의 충돌이 발생할 가능성이 있다. 그러나, 본 발명의 경우, 높은 모듈러스를 갖는 하부 기재층(111) 및 상부 기재층(112)에 의해 웨이퍼 또는 개편화된 반도체 칩의 지지력을 충분히 높일 수 있고, 웨이퍼 백그라인딩과 같은 웨이퍼 처리 공정에서 반도체 칩의 충돌을 방지하는 효과를 제공할 수 있다.
또한, 하부 기재층(111) 및 상부 기재층(112)의 모듈러스가 높은 경우, 점착 필름에 웨이퍼를 점착할 때나, 웨이퍼 점착 필름으로부터 웨이퍼 또는 반도체 칩을 박리할 때 웨이퍼 또는 반도체 칩이 받는 응력을 작게 할 수 있다.
하부 기재층(111) 및 상부 기재층(112)은 각각 폴리에틸렌테레프탈레이트 (PET), 폴리에틸렌나프탈레이트(PEN), 폴리부틸렌테레프탈레이트(PBT), 전체 방향족 폴리에스테르 등의 폴리에스테르, 폴리이미드(PI), 폴리아미드(PA), 폴리카보네이트(PC), 폴리아세탈, 변성 폴리페닐렌옥사이드, 폴리페닐렌술파이드, 폴리술폰, 폴리에테르케톤, 2 축 연신 폴리프로필렌(Oriented Poly-propylene)로 이루어진 군에서 선택되는 1종 이상을 포함할 수 있다.
바람직하게는 하부 기재층(111)과 상부 기재층(112)은 동일한 재질일 수 있다. 일 예로 상기 하부 기재층(111) 및 상부 기재층(112)은 폴리에틸렌테레프탈레이트(PET) 재질일 수 있다. PET의 경우 1,000MPa 이상의 모듈러스를 가질 수 있어, 하부 기재층(111) 및 상부 기재층(112)으로 사용하기 적합하다.
하부 기재층(111) 및 상부 기재층(112)의 모듈러스는 조절될 수 있는데, 예를 들어 PET 합성에서 공중합 성분 중의 에틸렌 성분의 함량을 줄임으로써 기재층의 모듈러스를 높일 수 있다.
하부 기재층(111) 및 상부 기재층(112)은 동일한 두께를 가질 수 있으나, 이에 제한되지 않는다. 하부 기재층(111) 및 상부 기재층(112)은 각각 약 10~150㎛ 정도의 두께를 가질 수 있다. 한편, 본 발명에서는 하부 기재층(111) 및 상부 기재층(112)이 높은 모듈러스를 가지므로, 하부 기재층(111) 및 상부 기재층(112), 특히 상부 기재층(112)의 두께가 너무 두꺼울 경우에는 백그라인딩과 같은 웨이퍼 처리시에 발생하는 충격에 취약할 수 있다. 이에 하부 기재층(111) 및 상부 기재층(112)의 두께는 약 150㎛ 이하로 정해지는 것이 바람직하다.
한편, 하부 기재층(111) 및/또는 상부 기재층(112)에는 커플링제, 가소제, 대전 방지제, 산화 방지제 등 각종 첨가제가 소량 포함될 수 있다.
제2 점착제층
본 발명에서 제2 점착제층(115)은 모듈러스가 10MPa 이하이다. 이를 만족하는 제2 점착제층(115)은 예를 들어, 열경화성 아크릴계 점착제로 형성될 수 있다. 열경화성 아크릴계 점착제는 레진 및 열 경화제를 포함하는 조성물을 열경화시켜 제조할 수 있다.
통상의 에너지선 중합성 우레탄 아크릴레이트 충격흡수층은 에너지선 경화에 의해 층 전체가 하나의 거대 고분자로 형성됨으로써 높은 모듈러스를 가지며, 이러한 높은 모듈러스는 충격 흡수에 장애로 작용할 수 있다. 이에 반해, 본 발명에 적용되는 제2 점착제층(115)은 열경화성 아크릴계 점착제로 형성되어 10MPa 이하의 낮은 모듈러스를 가짐으로써 보다 우수한 충격 흡수 능력을 보일 수 있다. 한편, 제2 점착제층(115)의 모듈러스나 유리전이온도는 레진의 조성, 경화제의 함량 등에 따라 달라질 수 있다.
열경화성 아크릴계 점착제에 있어서, 레진은 예를 들어 아크릴레이트 화합물일 수 있다. 열경화성 아크릴계 점착제에 이용가능한 아크릴레이트 화합물로서는 (메타)아크릴레이트, 탄소수가 4 이상인 알킬(메트)아크릴레이트와 같은 알킬(메트)아크릴레이트, 비-우레탄계 다관능 (메타)아크릴레트 등이 제시될 수 있다.
열경화성 아크릴계 점착제에 이용가능한 경화제로는 이소시아네이트계 가교제, 카르보디이미드계 가교제, 옥사졸린계 가교제, 에폭시계 가교제, 아지리딘계 가교제, 과산화물 등이 제시될 수 있다. 경화제의 함량은 레진 100중량부에 대하여 0.1~2중량부가 될 수 있으나, 반드시 이에 제한되는 것은 아니다.
본 발명의 경우, 하부 기재층(111) 및 상부 기재층(112)이 1,000MPa 이상의 높은 모듈러스를 가지나, 이들 기재층들 사이의 제2 점착제층(115)이 10MPa 이하의 낮은 모듈러스를 나타냄으로써 충분한 충격 흡수 기능을 발휘할 수 있다. 예를 들어, 웨이퍼 백그라인딩 공정에서 발생하는 압축 및 전단 응력에 의해 반도체 칩들이 진동 또는 이동하여, 반도체 칩들끼리 충돌할 수 있다. 그러나, 본 발명에서는 높은 모듈러스를 갖는 하부 기재층(111)과 상부 기재층(112) 사이에 낮은 모듈러스를 갖는 제2 점착제층(115)을 통해 충격 흡수가 가능하므로, 이러한 반도체 칩의 충돌을 방지할 수 있다.
전술한 바와 같이 제2 점착제층(115)은 10MPa 이하의 모듈러스를 가지며, 바람직하게는 0.01MPa 이상 5MPa 이하, 보다 바람직하게는 0.05MPa 이상 5MPa 이하의 모듈러스를 가질 수 있다. 제2 점착제층의 모듈러스가 10Mpa를 초과할 때는 충격 완화 효과가 미비하기 때문에 높은 모듈러스를 갖는 기재를 통해 전달되는 연삭시의 충격을 완충하지 못하여 웨이퍼에 크랙이 발생할 수 있으며, 칩 충돌 방지가 어려워질 수 있다. 한편, 상기 제2 점착제층의 모듈러스가 0.01MPa 미만일 때는 점착제의 경화도가 너무 낮아 웨이퍼 백그라인딩 시의 열과 압력에 의하여 점착제가 흘러 웨이퍼를 오염시키거나 가공 후 웨이퍼의 두께 정밀도가 악화될 수 있다.
한편, 상기 제2 점착제층(115)은 100㎛ 이하의 두께를 가질 수 있다. 제2 점착제층의 두께가 100㎛를 초과하면, 예를 들어 웨이퍼 백그라인딩시 점착 필름이 받는 응력에 의해 낮은 모듈러스를 갖는 제2 점착제층이 변형되어, 점착 필름 상에 유지된 칩이 변위되거나 웨이퍼 처리시의 충격에 의해 제2 점착제 층이 분리될 수 있다. 즉, 그라인딩 후 두께 균일도가 나빠질 수 있다. 따라서, 제2 점착제층의 두께는 100㎛ 이하인 것이 바람직하며, 보다 바람직하게는 5~70㎛ 정도로 정해질 수 있다.
또한, 상기 제2 점착제층(115)은 10℃ 이하의 유리전이온도(Tg)를 가질 수 있으며, 바람직하게는 -40 ~ 10℃ 사이의 유리전이온도를 가질 수 있으며, 보다 바람직하게는 -35 ~ 10℃ 사이의 유리전이온도를 가질 수 있으며, 가장 바람직하게는 -30 ~ 8℃ 사이의 유리전이온도를 가질 수 있다. 이러한 제2 점착층의 낮은 유리전이온도에 의해 강한 점착력을 가질 수 있고, 그 결과 연삭시 상온부터 최대 90℃에서 웨이퍼 백그라인딩을 수행하더라도 제1 기재와 제2 기재가 분리되는 현상을 방지할 수 있다. 다만, -40℃ 미만의 지나치게 낮은 유리전이온도를 가질 경우 웨이퍼 백그라인딩 시의 열과 압력에 의하여 점착제가 흘러 웨이퍼를 오염시킬 수 있다.
제1 점착제층
도 1에서 제1 점착제층(120)은 웨이퍼와 점착되는 부분이다.
제1 점착제층(120)은 상온에서 적당한 점착성을 갖는 한 특별히 한정은 되지 않으며, 공지된 UV 점착제와 같은 다양한 점착제가 적용될 수 있다.
제1 점착제층(120)의 두께는 특별히 제한되지는 않으며, 예를 들어 10~100㎛ 정도가 될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 웨이퍼 처리용 점착 필름을 개략적으로 나타내는 단면도이다.
도 2를 참조하면, 다층 기재의 상부 기재층(112)의 상부면에 프라이머층(113)이 추가로 포함될 수 있다. 이러한 프라이머층(113)은 제1 점착제층(120)과 다층 기재(110) 간의 부착력을 향상시키기 위한 것일 수 있다.
프라이머층(113)은 상부 기재층(112)의 상부면, 즉 제1 점착제층(120)이 형성되는 면에 별도의 층으로 형성될 수 있다. 다른 예로, 프라이머층(113)은 상부 기재층(112)의 상부면의 개질에 의해 형성될 수 있다.
도 2에서는 프라이머층(113)이 상부 기재층(112)의 상부면에 형성된 예를 나타내었으나, 본 발명은 이에 한정되지 않고 상부 기재층(112)의 하부면이나 하부 기재층(111)의 상부면에도 프라이머층이 형성될 수 있다.
웨이퍼의 처리는 본 발명에 따른 점착 필름을 웨이퍼의 표면에 부착한 상태에서 수행될 수 있다.
웨이퍼 백그라인딩 공정의 예는 다음과 같다. 우선, 본 발명에 따른 점착 필름이 점착된 웨이퍼에 레이저 다이싱, 플라즈마 다이싱 등을 이용하여 홈이나 개질 영역을 형성한다. 이는 웨이퍼 표면으로부터 수행될 수 있고, 이면으로부터 수행될 수도 있다. 이후, 연삭 공정을 통하여 웨이퍼 백그라인딩을 수행하고, 홈이나 개질 영역을 통해 복수의 칩으로 개편화시킨 후, 점착 필름을 박리한다.
<실시예>
이하 본 발명의 이해를 돕기 위하여 바람직한 실시예를 제시한다. 그러나 하기의 실시예는 본 발명을 보다 쉽게 이해하기 위하여 제공되는 것일 뿐, 하기 실시예에 의해 본 발명의 내용이 한정되는 것은 아니다.
1. 제2 점착제층용 점착 레진의 제조
냉각관, 질소 도입관, 온도계 및 교반기를 갖춘 반응 용기에 아세트산에틸 120 부를 넣고, 질소 가스로 장치 내의 공기를 치환하여, 산소가 포함되지 않도록 한 후, 용기의 내부 온도를 75℃로 승온하였다. 아조비스이소부티로니트릴(중합개시제) 0.05 부를 아세트산에틸 5 부에 녹인 용액을 전량 첨가한 후, 내부 온도를 74~76℃로 유지하면서, 표 1에 나타내는 조성을 갖는 모노머 혼합물을, 2시간 걸쳐 반응계 내에 적하했다. 또한, 내부 온도 74~76℃에서 5시간 보온하여 반응을 완결했다. 마지막으로 아세트산에틸을 첨가하여 (메트)아크릴계 수지의 농도가 40%가 되도록 조절하여 레진을 제조하였다.
제조된 레진의 중량 평균 분자량(Mw), 수평균 분자량(Mn) 및 유리전이온도(Tg)를 측정했다. 제조된 레진의 분자량(Mw 및 Mn)은 다음과 같은 방법으로 측정하였다. GPC 장치(모델명; AGILENT-1200)에 컬럼을 직렬로 이어 배치하고, 용출액으로서 테트라히드로푸란을 이용하여, 시료 농도 5 mg/mL, 시료 도입량 100 μL, 온도 40℃, 유속 1 mL/분의 조건으로 표준 폴리스티렌 환산에 의해 측정했다.
제조된 레진의 유리전이온도(Tg)는, TA instruments社 동적기계분석기 Q-800 장비를 이용하여, 측정 온도 범위 -80~50℃ 승온 속도 10℃/분의 조건으로 측정했다. 제2 점착제 제조에 이용된 모노머 혼합물의 모노머 조성(중량%), 그리고 제조된 레진의 중량평균분자량(Mw), 분자량 분포 Mw/Mn 및 유리전이온도(Tg)을 표 1에 정리하였다.
[표 1]
Figure 112020120844713-pat00001
BA : n-부틸 아크릴레이트
EHA :2-에틸 헥실 아크릴레이트
MA : 메틸 아크릴레이트
HEA : 2-히드록실에틸 아크릴레이트
AA : 아크릴산
2. 점착 필름의 제조
표 3에 기재된 상부 기재와 하부 기재 사이에, 표 2에 도시된 조성을 갖는 점착제 조성물을 도포하고 열경화하여 제2 점착제층을 형성하였다.
[표 2]
Figure 112020120844713-pat00002
표 2에서, 경화제는 U-CAT 5003(산아프로 제조)을 이용하였고, 첨가제는 에폭시실란 커플링제로서 KBM-403(신예츠 제조)을 이용하였으며, 필러는 실리카 로서 SFP-30M(평균입경 0.7㎛)(전기화학공업주식회사 제조)을 이용하였다.
이후, 상부 기재의 상부에, 동일한 UV 점착제로 제1 점착제층을 형성하여 점착 필름 샘플들을 제조하였다.
2. 점착 필름의 백그라인딩 특성 평가
제조된 점착 필름들에 320개의 반도체 칩을 포함하는 웨이퍼를 점착한 후 동일한 조건으로 그라인딩을 수행한 후, 그라인딩 후의 웨이퍼 두께 균일도, 슬러지 침입 유무 평가 및 칩 코너 균열 특성을 평가하였다.
표 3에서 그라인딩 후 두께 균일도 및 슬러지 침입 유무 평가는 이하와 같은 조건으로 행하였다.
A : 그라인딩 후 웨이퍼의 두께 편차 10㎛ 이하
B : 그라인딩 후 웨이퍼의 두께 편차 10㎛ 초과
C : 슬러지 침입 없음
D : 슬러지 침입 발생
[표 3]
Figure 112020120844713-pat00003
표 3을 참조하면, 상부 기재 및 하부 기재의 모듈러스가 1000MPa 이상이고, 제2 점착제층의 모듈러스가 10MPa 이하인 실시예 1~5에 따른 시편의 경우, 상대적으로 적은 칩 코너 균열을 나타내었다. 이에 반해 기재의 모듈러스가 1000MPa 미만인 비교예 1 및 비교예 2에 따른 시편 및 제2 점착제층의 모듈러스 10MPa를 초과하는 비교예 3에 따른 시편은 상대적으로 높은 칩 코너 균열을 나타내었다.
또한, 실시예 1~5에 따른 시편 중에서도 실시예 1~3에 따른 시편의 경우가 그라인딩 후 두께 균일도 평가에서 보다 양호한 특성을 나타내었다. 즉, 실시예 1~3에 따른 시편은 제2 점착제층의 모듈러스가 0.005MPa에 불과한 실시예 4 및 제2 점착제층의 두께가 100㎛를 초과하는 실시예 5에 따른 시편에 비하여 그라인딩 후 두께 균일도 평가에서 보다 양호한 특성을 나타내었다.
상술한 바와 같이, 본 발명에 따른 웨이퍼 처리용 점착 필름은 높은 모듈러스를 갖는 기재층들 사이에 낮은 모듈러스를 갖는 제2 점착제층이 개재된 샌드위치 구조의 다층 기재를 포함한다. 높은 모듈러스를 갖는 기재층들에 의해 웨이퍼 백그라인딩 공정과 같은 웨이퍼 처리 공정에서 칩 충돌 방지 효과를 얻을 수 있는 충분한 모듈러스를 제공하면서도 낮은 모듈러스를 갖는 제2 점착제층에 의해 충분한 완충 효과를 제공할 수 있다.
이상과 같이 본 발명에 대해 설명하였으나, 본 명세서에 개시된 실시예에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상의 범위 내에서 통상의 기술자에 의해 다양한 변형이 이루어질 수 있음은 자명하다. 아울러 앞서 본 발명의 실시예를 설명하면서 본 발명의 구성에 따른 작용 효과를 명시적으로 기재하여 설명하지 않았을 지라도, 해당 구성에 의해 예측 가능한 효과 또한 인정되어야 함은 당연하다.
110 : 기재
111 : 하부 기재층
112 : 상부 기재층
113 : 프라이머층
115 : 제2 점착제층
120 : 제1 점착제층

Claims (8)

  1. 다층 기재; 및
    상기 다층 기재의 상부면에 배치된 제1 점착제층을 포함하고,
    상기 다층 기재는 상부 기재층과 하부 기재층 사이에 제2 점착제층이 개재된 샌드위치 구조를 가지며,
    상기 하부 기재층 및 상부 기재층은 1,000MPa 이상의 모듈러스를 가지며,
    상기 제2 점착제층은 10MPa 이하의 모듈러스를 가지며, 유리전이온도가 -35℃~10℃인 것을 특징으로 하는 웨이퍼 처리용 점착 필름.
  2. 제1항에 있어서,
    상기 하부 기재층과 상부 기재층은 각각 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리부틸렌테레프탈레이트, 전방향족 폴리에스테르, 폴리이미드, 폴리아미드, 폴리카보네이트, 폴리아세탈, 변성 폴리페닐렌옥사이드, 폴리페닐렌술파이드, 폴리술폰, 폴리에테르케톤 및 2 축 연신 폴리프로필렌으로 이루어진 군에서 선택되는 1종 이상을 포함하는 것을 특징으로 하는 웨이퍼 처리용 점착 필름.
  3. 제2항에 있어서,
    상기 하부 기재층 및 상부 기재층은 폴리에틸렌테레프탈레이트 재질인 것을 특징으로 하는 웨이퍼 처리용 점착 필름.
  4. 제1항에 있어서,
    상기 제2 점착제층은 열경화성 아크릴계 점착제를 포함하는 것을 특징으로 하는 웨이퍼 처리용 점착 필름.
  5. 제1항에 있어서,
    상기 제2 점착제층은 100㎛ 이하의 두께를 갖는 것을 특징으로 하는 웨이퍼 처리용 점착 필름.
  6. 제1항에 있어서,
    상기 상부 기재층의 상부면, 상기 상부 기재층의 하부면 및 상기 하부 기재층의 상부면 중 적어도 하나의 면에는 프라이머층이 추가로 포함된 것을 특징으로 하는 웨이퍼 처리용 점착 필름.
  7. 복수의 반도체 칩이 형성된 웨이퍼의 표면에 제1항 내지 제6항 중 어느 한 항에 기재된 점착 필름이 점착되어 있는 것을 특징으로 하는 웨이퍼 - 점착 필름 어셈블리.
  8. 삭제
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