KR102287239B1 - Apparatus for testing semiconductor devices - Google Patents
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Abstract
반도체 소자들의 전기적인 특성을 검사하는 테스트 장치가 개시된다. 반도체 소자 테스트 장치는, 반도체 소자가 수납되는 포켓을 구비하고 포켓의 바닥 부분에 개구부가 형성된 인서트와, 반도체 소자와 테스트 장치를 전기적으로 연결하기 위한 복수의 연결 단자들을 구비하는 테스트 소켓과, 반도체 소자의 접속 단자들과 연결 단자들을 정렬하기 위해 접속 단자들과 연결 단자들이 삽입되는 복수의 얼라인 홀을 구비하고 인서트와 테스트 소켓 사이에 배치되는 인터포저를 포함할 수 있다. 이와 같이, 인터포저는 반도체 소자의 접속 단자들만 정렬하는 종래의 서포트 필름과 달리 접속 단자들과 테스트 소켓의 연결 단자들을 함께 정렬할 수 있으므로, 미세 피치를 갖는 반도체 소자 또한 정확하게 정렬할 수 있으며 접속 단자들과 연결 단자들 간을 안정적으로 접속시킬 수 있다.Disclosed is a test apparatus for inspecting electrical characteristics of semiconductor devices. A semiconductor device testing apparatus includes: an insert having a pocket in which a semiconductor device is accommodated and an opening formed at a bottom of the pocket; a test socket having a plurality of connection terminals for electrically connecting the semiconductor device and the test device; It may include an interposer disposed between the insert and the test socket having a plurality of alignment holes into which the connection terminals and the connection terminals are inserted to align the connection terminals and the connection terminals. As such, since the interposer can align the connection terminals and the connection terminals of the test socket together, unlike the conventional support film that aligns only the connection terminals of the semiconductor device, the semiconductor device having a fine pitch can also be precisely aligned and the connection terminals It is possible to stably connect the terminals and the connecting terminals.
Description
본 발명의 실시예들은 반도체 소자를 검사하기 위한 반도체 소자 테스트 장치에 관한 것이다. 보다 상세하게는, 반도체 소자들에 검사 신호들을 제공하여 반도체 소자들에 대한 전기적인 특성을 검사하는 반도체 소자 테스트 장치에 관한 것이다.Embodiments of the present invention relate to a semiconductor device testing apparatus for testing a semiconductor device. More particularly, it relates to a semiconductor device testing apparatus that provides test signals to semiconductor devices to test electrical characteristics of the semiconductor devices.
일반적으로 반도체 소자들은 일련의 제조 공정들을 반복적으로 수행함으로써 반도체 기판으로서 사용되는 실리콘 웨이퍼 상에 형성될 수 있으며, 이렇게 형성된 반도체 소자들은 다이싱 공정과 본딩 공정 및 패키징 공정을 통하여 완제품으로 제조될 수 있다.In general, semiconductor devices may be formed on a silicon wafer used as a semiconductor substrate by repeatedly performing a series of manufacturing processes, and the semiconductor devices thus formed may be manufactured into finished products through a dicing process, a bonding process, and a packaging process. .
이러한 반도체 소자들은 전기적 특성 검사를 통하여 양품 또는 불량품으로 판정될 수 있다. 전기적 특성 검사에는 반도체 소자들을 핸들링하는 테스트 핸들러와 반도체 소자들을 검사하기 위한 테스터를 포함하는 반도체 소자 테스트 장치가 사용될 수 있다.These semiconductor devices may be determined to be good or defective through electrical characteristic inspection. A semiconductor device testing apparatus including a test handler for handling semiconductor devices and a tester for testing semiconductor devices may be used for electrical characteristic testing.
테스트 핸들러는 복수의 인서트를 구비하는 테스트 트레이와, 반도체 소자들과 테스터를 전기적으로 연결해주는 인터페이스 모듈과, 반도체 소자들과 인터페이스 모듈을 서로 접속시키기 위한 매치 플레이트를 구비할 수 있다.The test handler may include a test tray having a plurality of inserts, an interface module electrically connecting the semiconductor devices and the tester, and a match plate connecting the semiconductor devices and the interface module to each other.
인서트는 반도체 소자가 수납되는 포켓과, 반도체 소자의 이탈을 방지하기 위한 래치들을 구비할 수 있다. 일 예로서, 대한민국 등록특허공보 제10-1535245호에는 반도체 소자가 삽입되는 개구를 갖는 인서트 본체와, 인서트 본체의 하부에 부착되며 반도체 소자를 지지하는 필름 형태의 지지부재를 포함하는 인서트 조립체가 개시되어 있다. 특히, 지지부재는 반도체 소자의 접속 단자들이 삽입되는 복수의 가이드홀들을 가질 수 있다.The insert may include a pocket in which the semiconductor device is accommodated, and latches for preventing the semiconductor device from being separated. As an example, Korean Patent No. 10-1535245 discloses an insert assembly including an insert body having an opening into which a semiconductor device is inserted, and a film-type support member attached to the lower portion of the insert body and supporting the semiconductor device. has been In particular, the support member may have a plurality of guide holes into which connection terminals of the semiconductor device are inserted.
인터페이스 모듈은 반도체 소자들과 전기적으로 연결되는 복수의 테스트 소켓을 포함할 수 있다. 테스트 소켓은 반도체 소자의 외부 접속용 단자들, 예컨대, 솔더볼들과의 접촉을 위한 포고핀 또는 프로브 핀 등과 같은 연결 단자들 구비한다.The interface module may include a plurality of test sockets electrically connected to the semiconductor devices. The test socket includes terminals for external connection of the semiconductor device, for example, connection terminals such as a pogo pin or a probe pin for contacting solder balls.
전기적 특성 검사의 과정을 살펴보면, 먼저 인서트에 반도체 소자를 수납한 후 인서트에 수납된 반도체 소자에 테스트 소켓을 접속시켜 반도체 소자와 테스터를 전기적으로 연결한다. 이어, 테스터로부터 반도체 소자에 검사 신호가 인가되며, 반도체 소자는 검사 신호에 대응하여 신호를 출력한다. 테스터는 반도체 소자의 출력 신호가 정상 신호인지 오류 신호인지를 판단하여 반도체 소자를 양품 또는 불량품으로 판정한다.Looking at the process of the electrical property test, first, a semiconductor element is accommodated in an insert, and then a test socket is connected to the semiconductor element accommodated in the insert to electrically connect the semiconductor element and the tester. Then, a test signal is applied to the semiconductor device from the tester, and the semiconductor device outputs a signal in response to the test signal. The tester determines whether the output signal of the semiconductor device is a normal signal or an error signal to determine the semiconductor device as good or defective.
특히, 반도체 소자들의 전기적 특성 검사는 반도체 소자의 솔더볼들과 테스트 소켓의 연결 단자들 간의 정렬이 정상적으로 이루어지지 않을 경우 반도체 소자와 테스터 간의 전기적 연결이 안정적으로 이루어지지 않기 때문에, 반도체 소자에 대한 전기적인 특성 검사가 제대로 이루어지지 않는다.In particular, in the electrical characteristic test of semiconductor devices, when the solder balls of the semiconductor device and the connection terminals of the test socket are not normally aligned, the electrical connection between the semiconductor device and the tester is not stably made. Characteristic check is not done properly.
이러한 불량을 방지하기 위해 반도체 소자 테스트 장치는 솔더볼들과 연결 단자들을 정렬하기 위한 서포트 필름을 구비한다. 서포트 필름은 솔더볼들이 끼워지는 복수의 가이드홀을 구비하며 인서트와 테스트 소켓 사이에 배치된다.In order to prevent such defects, the semiconductor device testing apparatus includes a support film for aligning solder balls and connection terminals. The support film has a plurality of guide holes into which the solder balls are inserted, and is disposed between the insert and the test socket.
한편, 반도체 소자의 솔더볼들의 크기가 점차 감소되고 또한 솔더볼들 사이의 간격이 점차 감소됨에 따라 반도체 소자의 솔더볼들과 테스트 소켓의 연결 단자들 간의 정렬이 매우 어려워지고 있다. 이로 인해 서포트 필름의 가이드홀들에 반도체 소자의 솔더볼들이 끼이는 불량이 발생할 수 있으며, 일정 범위 이상의 정렬 오차를 보정하기 어려우며, 물리적인 힘에 의해 서포트 필름이 변형될 수 있다.On the other hand, as the size of the solder balls of the semiconductor device is gradually reduced and the spacing between the solder balls is gradually decreased, it is very difficult to align the solder balls of the semiconductor device and the connection terminals of the test socket. Due to this, a defect in which the solder balls of the semiconductor device are caught in the guide holes of the support film may occur, it may be difficult to correct an alignment error over a certain range, and the support film may be deformed by a physical force.
본 발명의 실시예들은 반도체 소자와 테스트 소켓을 함께 정렬할 수 있는 반도체 소자 테스트 장치를 제공하는 데 그 목적이 있다.SUMMARY Embodiments of the present invention provide a semiconductor device testing apparatus capable of aligning a semiconductor device and a test socket together.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 소자 테스트 장치는, 반도체 소자가 수납되는 포켓을 구비하고 상기 포켓의 바닥 부분에 개구부가 형성된 인서트와, 상기 반도체 소자와 테스트 장치를 전기적으로 연결하기 위한 복수의 연결 단자들을 구비하는 테스트 소켓과, 상기 반도체 소자의 접속 단자들과 상기 연결 단자들을 정렬하기 위해 상기 접속 단자들과 상기 연결 단자들이 삽입되는 복수의 얼라인 홀을 구비하고 상기 인서트와 상기 테스트 소켓 사이에 배치되는 인터포저를 포함할 수 있다.According to an aspect of the present invention for achieving the above object, a semiconductor device testing apparatus includes an insert having a pocket in which a semiconductor device is accommodated and an opening formed in a bottom portion of the pocket, and electrically connecting the semiconductor device and the test device a test socket having a plurality of connection terminals for It may include an interposer disposed between the test sockets.
본 발명의 실시예들에 따르면, 상기 연결 단자들은 상기 접속 단자들과 일대일 대응하여 구비될 수 있다. 또한, 상기 얼라인 홀 안에 상기 연결 단자와 이에 대응하는 접속 단자가 함께 삽입되어 상기 연결 단자의 아래에 이에 대응하는 접속 단자가 배치되며, 상기 연결 단자와 이에 대응하는 접속 단자가 상기 얼라인 홀 안에서 서로 도통될 수 있다.According to embodiments of the present invention, the connection terminals may be provided in a one-to-one correspondence with the connection terminals. In addition, the connection terminal and the corresponding connection terminal are inserted together into the alignment hole, and the corresponding connection terminal is disposed under the connection terminal, and the connection terminal and the corresponding connection terminal are inserted into the alignment hole. can be connected to each other.
본 발명의 실시예들에 따르면, 상기 얼라인 홀들은 상기 접속 단자들과 일대일 대응하여 구비될 수 있다.According to embodiments of the present invention, the alignment holes may be provided in a one-to-one correspondence with the connection terminals.
본 발명의 실시예들에 따르면, 상기 얼라인 홀은 상기 얼라인 홀 안에 삽입된 상기 연결 단자와 이에 대응하는 접속 단자를 정렬하기 위해 상기 연결 단자의 지름보다 작고 상기 접속 단자의 반지름보다 큰 반지름을 가질 수 있다.According to embodiments of the present invention, the alignment hole has a radius smaller than the diameter of the connection terminal and larger than the radius of the connection terminal in order to align the connection terminal inserted into the alignment hole and the corresponding connection terminal. can have
본 발명의 실시예들에 따르면, 상기 연결 단자는 포고핀일 수 있다.According to embodiments of the present invention, the connection terminal may be a pogo pin.
본 발명의 실시예들에 따르면, 상기 얼라인 홀들 상기 접속 단자들이 인입되는 입구 부위와 상기 연결 단자들이 인입되는 입구 부위가 필렛 또는 챔퍼링 처리될 수 있다.According to embodiments of the present invention, an inlet portion into which the connection terminals are introduced into the alignment holes and an inlet portion into which the connection terminals are introduced may be filleted or chamfered.
상술한 바와 같은 본 발명의 실시예들에 따르면, 반도체 소자들의 전기적인 특성 검사를 위한 테스트 장치는, 반도체 소자의 접속 단자들과 테스트 소켓의 연결 단자들을 삽입하기 위한 복수의 얼라인 홀이 형성된 인터포저를 구비하며, 인터포저는 접속 단자들과 연결 단자들을 정렬한다. 특히, 인터포저는 반도체 소자의 접속 단자들만 정렬하는 종래의 서포트 필름과 달리 접속 단자들과 테스트 소켓의 연결 단자들을 함께 정렬할 수 있으므로, 미세 피치를 갖는 반도체 소자 또한 정확하게 정렬할 수 있으며 접속 단자들과 연결 단자들 간을 안정적으로 접속시킬 수 있다.According to the embodiments of the present invention as described above, a test apparatus for testing electrical characteristics of semiconductor devices includes an interconnect in which a plurality of alignment holes for inserting connection terminals of a semiconductor device and connection terminals of a test socket are formed. A poser is provided, wherein the interposer aligns the connection terminals and the connection terminals. In particular, since the interposer can align the connection terminals and the connection terminals of the test socket together, unlike the conventional support film that aligns only the connection terminals of the semiconductor device, the semiconductor device having a fine pitch can also be precisely aligned and the connection terminals and connection terminals can be connected stably.
또한, 반도체 소자 테스트 장치는 종래의 서포트 필름 사용으로 인한 접속 단자들의 끼임 불량을 방지할 수 있다.In addition, the semiconductor device test apparatus can prevent the connection terminals from being pinched due to the use of the conventional support film.
또한, 반도체 소자의 접속 단자들이 인터포저의 얼라인 홀들에 의해 셀프 얼라인될 수 있으므로, 반도체 소자 테스트 장치는 반도체 소자와 테스트 소켓 간의 정렬 정확도를 향상시킬 수 있다. 그 결과, 반도체 소자와 테스터 간의 전기적인 접속이 안정적으로 이루어질 수 있으므로, 반도체 소자 테스트 장치의 검사 신뢰도가 향상될 수 있다.Also, since the connection terminals of the semiconductor device may be self-aligned by the alignment holes of the interposer, the semiconductor device testing apparatus may improve alignment accuracy between the semiconductor device and the test socket. As a result, since electrical connection between the semiconductor device and the tester can be stably made, the test reliability of the semiconductor device testing apparatus can be improved.
더욱이, 인터포저는 종래의 서포트 필름 보다 물리적인 힘에 의한 변형이 작으므로, 반도체 소자의 접속 단자들과 테스트 소켓의 연결 단자들을 안정적으로 정렬할 수 있다.Moreover, since the interposer is less deformed by a physical force than the conventional support film, the connection terminals of the semiconductor device and the connection terminals of the test socket can be stably aligned.
도 1은 본 발명의 일 실시예에 따른 반도체 소자 테스트 장치를 설명하기 위한 개략적인 분해 단면도이다.
도 2는 도 1에 도시된 인터포저를 설명하기 위한 개략적인 평면도이다.
도 3은 도 1에 도시된 반도체 소자와 인터포저 및 테스트 소켓의 배치 관계를 설명하기 위한 개략적인 부분 단면도이다.
도 4는 도 1에 도시된 인터포저에 의해 반도체 소자의 접속 단자들과 테스트 소켓의 연결 단자들이 정렬되는 과정을 설명하기 위한 개략적인 부분 확대 단면도이다.1 is a schematic exploded cross-sectional view for explaining a semiconductor device testing apparatus according to an embodiment of the present invention.
FIG. 2 is a schematic plan view for explaining the interposer shown in FIG. 1 .
FIG. 3 is a schematic partial cross-sectional view for explaining a disposition relationship between the semiconductor device shown in FIG. 1, an interposer, and a test socket;
FIG. 4 is a schematic partially enlarged cross-sectional view illustrating a process in which connection terminals of a semiconductor device and connection terminals of a test socket are aligned by the interposer shown in FIG. 1 .
이하, 본 발명은 본 발명의 실시예들을 보여주는 첨부 도면들을 참조하여 더욱 상세하게 설명된다. 그러나, 본 발명은 하기에서 설명되는 실시예들에 한정된 바와 같이 구성되어야만 하는 것은 아니며 이와 다른 여러 가지 형태로 구체화될 수 있을 것이다. 하기의 실시예들은 본 발명이 온전히 완성될 수 있도록 하기 위하여 제공된다기보다는 본 발명의 기술 분야에서 숙련된 당업자들에게 본 발명의 범위를 충분히 전달하기 위하여 제공된다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings showing embodiments of the present invention. However, the present invention should not be construed as being limited to the embodiments described below and may be embodied in various other forms. The following examples are provided to fully convey the scope of the present invention to those skilled in the art, rather than to enable the present invention to be fully completed.
하나의 요소가 다른 하나의 요소 또는 층 상에 배치되는 또는 연결되는 것으로서 설명되는 경우 상기 요소는 상기 다른 하나의 요소 상에 직접적으로 배치되거나 연결될 수도 있으며, 다른 요소들 또는 층들이 이들 사이에 게재될 수도 있다. 이와 다르게, 하나의 요소가 다른 하나의 요소 상에 직접적으로 배치되거나 연결되는 것으로서 설명되는 경우, 그들 사이에는 또 다른 요소가 있을 수 없다. 다양한 요소들, 조성들, 영역들, 층들 및/또는 부분들과 같은 다양한 항목들을 설명하기 위하여 제1, 제2, 제3 등의 용어들이 사용될 수 있으나, 상기 항목들은 이들 용어들에 의하여 한정되지는 않을 것이다.Where an element is described as disposed or connected to another element or layer, the element may be directly disposed or connected to the other element, with other elements or layers interposed therebetween. may be Alternatively, when one element is described as being directly disposed on or connected to another element, there cannot be another element between them. Although the terms first, second, third, etc. may be used to describe various items such as various elements, compositions, regions, layers and/or portions, the items are not limited by these terms. will not
하기에서 사용된 전문 용어는 단지 특정 실시예들을 설명하기 위한 목적으로 사용되는 것이며, 본 발명을 한정하기 위한 것은 아니다. 또한, 달리 한정되지 않는 이상, 기술 및 과학 용어들을 포함하는 모든 용어들은 본 발명의 기술 분야에서 통상적인 지식을 갖는 당업자에게 이해될 수 있는 동일한 의미를 갖는다. 통상적인 사전들에서 한정되는 것들과 같은 상기 용어들은 관련 기술과 본 발명의 설명의 문맥에서 그들의 의미와 일치하는 의미를 갖는 것으로 해석될 것이며, 명확히 한정되지 않는 한 이상적으로 또는 과도하게 외형적인 직감으로 해석되지는 않을 것이다.The terminology used below is only used for the purpose of describing specific embodiments, and is not intended to limit the present invention. In addition, unless otherwise limited, all terms including technical and scientific terms have the same meaning as understood by one of ordinary skill in the art of the present invention. The above terms, such as those defined in conventional dictionaries, shall be interpreted as having meanings consistent with their meanings in the context of the relevant art and description of the present invention, ideally or excessively outwardly intuitive, unless clearly defined. will not be interpreted.
본 발명의 실시예들은 본 발명의 이상적인 실시예들의 개략적인 도해들을 참조하여 설명된다. 이에 따라, 상기 도해들의 형상들로부터의 변화들, 예를 들면, 제조 방법들 및/또는 허용 오차들의 변화는 충분히 예상될 수 있는 것들이다. 따라서, 본 발명의 실시예들은 도해로서 설명된 영역들의 특정 형상들에 한정된 바대로 설명되어지는 것은 아니라 형상들에서의 편차를 포함하는 것이며, 도면들에 설명된 영역은 전적으로 개략적인 것이며 이들의 형상은 영역의 정확한 형상을 설명하기 위한 것이 아니며 또한 본 발명의 범위를 한정하고자 하는 것도 아니다.Embodiments of the present invention are described with reference to schematic diagrams of ideal embodiments of the present invention. Accordingly, variations from the shapes of the diagrams, eg, variations in manufacturing methods and/or tolerances, are those that can be fully expected. Accordingly, the embodiments of the present invention are not to be described as being limited to the specific shapes of the areas illustrated as diagrams, but rather to include deviations in the shapes, and the areas described in the drawings are entirely schematic and their shapes It is not intended to describe the precise shape of the silver region, nor is it intended to limit the scope of the present invention.
도 1은 본 발명의 일 실시예에 따른 반도체 소자 테스트 장치를 설명하기 위한 개략적인 분해 단면도이다.1 is a schematic exploded cross-sectional view illustrating an apparatus for testing a semiconductor device according to an embodiment of the present invention.
도 1을 참조하면, 본 발명의 일 실시예에 다른 반도체 소자 테스트 장치(100)는 반도체 소자(10)의 전기적인 특성을 검사하기 위해 사용될 수 있다. 예를 들면, 상기 반도체 소자 테스트 장치(100)는 상기 반도체 소자(10)에 검사 신호를 제공하고 상기 검사 신호에 대응하여 상기 반도체 소자(10)로부터 출력된 신호를 분석함으로써 상기 반도체 소자(10)의 전기적인 성능을 검사한다.Referring to FIG. 1 , a semiconductor
상기 반도체 소자 테스트 장치(100)는 상기 반도체 소자(10)가 수용되는 인서트(110)와, 상기 인서트(110)의 아래에 배치되며 상기 검사 신호를 제공하는 테스터(미도시)와 상기 반도체 소자(10)를 전기적으로 연결하기 위한 테스트 소켓(120)과, 상기 인서트(110)와 상기 테스트 소켓(120) 사이에 배치되며 상기 반도체 소자(10)와 상기 테스트 소켓(120)을 정렬하기 위한 인터포저(130)를 포함할 수 있다.The semiconductor
도면에는 도시하지 않았으나, 상기 반도체 소자 테스트 장치(100)는 복수의 인서트(110)가 설치된 테스트 트레이(미도시)와 반도체 소자들에 대한 전기적인 특성 검사를 수행하기 위한 공간을 제공하는 테스트 챔버(미도시)를 포함할 수 있다. 또한, 상기 반도체 소자 테스트 장치(100)는 반도체 소자들을 커스터머 트레이(미도시)로부터 상기 테스트 트레이로 이송하고 상기 반도체 소자들이 수납된 상기 테스트 트레이를 상기 테스트 챔버 내부로 이송하는 복수의 이송 모듈(미도시)을 포함할 수 있다. 상기 이송 모듈들은 상기 테스트 챔버에서 검사 공정이 완료된 후 상기 테스트 트레이를 상기 테스트 챔버로부터 반출하며, 상기 테스트 트레이에 수납된 반도체 소자들을 빈 커스터머 트레이로 이송한다. 또한, 상기 반도체 소자 테스트 장치(100)는 상기 반도체 소자(10)의 온도를 미리 조절하기 위한 예열 챔버(미도시)와 상기 반도체 소자(10)의 온도를 상온으로 회복시키기 위한 제열 챔버(미도시)를 포함할 수 있다.Although not shown in the drawings, the semiconductor
구체적으로, 상기 인서트(110)에는 상기 커스터머 트레이로부터 이송된 상기 반도체 소자(10)가 수납될 수 있다. 상기 인서트(110)는 상기 반도체 소자(10)가 수납되는 포켓(112)을 구비하며, 상기 포켓(112)을 형성하는 바닥면에는 상기 반도체 소자(10)와 상기 테스트 소켓(120)이 서로 접속되도록 개구부가 형성된다. 여기서, 상기 개구부는 상기 반도체 소자(10)에 의해 개폐될 수 있다.Specifically, the
도면에는 상세히 도시하지 않았으나, 상기 인서트(110)의 포켓(112) 안에는 상기 반도체 소자(10)를 고정시키기 위한 래치들(미도시)이 구비될 수 있다. 상기 래치들은 상기 반도체 소자(10)의 상면 가장자리 부분을 가압하여 상기 반도체 소자(10)의 위치를 고정시킨다.Although not shown in detail in the drawings, latches (not shown) for fixing the
상기 인서트(110)의 아래에는 상기 테스트 소켓(120)이 배치될 수 있다. 상기 테스트 소켓(120)은 상기 반도체 소자(10)와 마주하게 배치되며, 상기 반도체 소자(10)와 전기적으로 연결되기 위한 복수의 연결 단자(122)를 구비한다. 상기 반도체 소자(10)는 상기 테스트 소켓(120)의 연결 단자들(122)에 접속되기 위한 복수의 접속 단자(12)를 구비할 수 있으며, 상기 접속 단자들(12)과 상기 연결 단자들(122)은 서로 일대일 대응되게 구비될 수 있다. 여기서, 상기 접속 단자들(12)로는 솔더볼들(12)이 구비될 수 있으며, 상기 연결 단자들(122)로는 포고핀들이 구비될 수 있다.The
상기 인서트(110)에 수납된 상기 반도체 소자(10)와 상기 테스트 소켓(120) 사이에는 상기 인터포저(130)가 배치될 수 있다. 특히, 상기 인터포저(130)는 상기 반도체 소자(10)의 접속 단자들(12)과 상기 연결 단자들(122)의 위치를 가이드하며, 상기 접속 단자들(12)과 상기 연결 단자들(122)은 상기 인터포저(130) 내부에서 서로 접촉되어 전기적으로 연결될 수 있다.The
도 2는 도 1에 도시된 인터포저를 설명하기 위한 개략적인 평면도이고, 도 3은 도 1에 도시된 반도체 소자와 인터포저 및 테스트 소켓의 배치 관계를 설명하기 위한 개략적인 부분 단면도이다.FIG. 2 is a schematic plan view for explaining the interposer shown in FIG. 1 , and FIG. 3 is a schematic partial cross-sectional view for explaining the arrangement relationship between the semiconductor device shown in FIG. 1 , the interposer, and the test socket.
도 2 및 도 3을 참조하면, 상기 인터포저(130)는 베이스 기판(132)과, 상기 반도체 소자(10)의 접속 단자들(12)과 상기 테스트 소켓(120)의 연결 단자들(122)을 정렬하기 위한 복수의 얼라인 홀(134)을 구비할 수 있다.2 and 3 , the
구체적으로, 상기 베이스 기판(132)은 상기 반도체 소자(10)와 상기 테스트 소켓(120) 사이에 배치되며, 상기 반도체 소자(10) 및 상기 테스트 소켓(120)과 서로 마주하게 배치될 수 있다.Specifically, the
상기 베이스 기판(132)에는 상기 얼라인 홀들(134)이 구비될 수 있으며, 상기 얼라인 홀들(134)은 도 3에 도시된 바와 같이 상기 베이스 기판(132)을 관통하여 형성될 수 있다.The alignment holes 134 may be provided in the
본 발명의 일 실시예에 있어서, 상기 얼라인 홀들(134)은 상기 접속 단자들(12)과 일대일 대응하여 구비될 수 있다.In one embodiment of the present invention, the alignment holes 134 may be provided in a one-to-one correspondence with the
상기 접속 단자들(12)과 상기 연결 단자들(122)은 상기 얼라인 홀들(134)에 삽입되어 상기 얼라인 홀들(134)에 의해 정렬될 수 있다. 즉, 하나의 얼라인 홀(134) 안에는 상기 접속 단자들(12)과 상기 연결 단자들(122) 중 서로 대응하는 접속 단자(12)와 연결 단자(122)가 삽입될 수 있다. 이때, 상기 접속 단자(12)는 상기 얼라인 홀(134)의 상측 입구를 통해 삽입되며, 상기 연결 단자(122)는 상기 얼라인 홀(134)의 하측 입구를 통해 삽입된다. 도 3에 도시된 바와 같이, 상기 얼라인 홀(134)에 삽입된 서로 대응하는 접속 단자(12)와 연결 단자(122)는 상기 얼라인 홀(134) 안에서 서로 접촉되어 전기적으로 연결될 수 있다.The
특히, 상기 얼라인 홀(134)은 상기 얼라인 홀(134) 안에 삽입된 상기 연결 단자(122)와 이에 대응하는 접속 단자(12)를 정렬하기 위해 상기 연결 단자(122)의 지름(PD)보다 작고 상기 접속 단자(12)의 반지름(SR)보다 큰 반지름(HR)을 갖는다. 이에 따라, 상기 얼라인 홀(134)에 삽입된 상기 접속 단자(12)와 상기 연결 단자(122)의 중심선들이 서로 어긋나게 배치되더라도 상기 얼라인 홀(134)과 상기 연결 단자(122)에 의해 셀프 얼라인될 수 있어 상기 중심선들 간의 정렬 오차를 최소화할 수 있다.In particular, the
이하, 도면을 참조하여 상기 접속 단자들(12)과 상기 연결 단자들(122)이 정렬되는 과정에 대해 구체적으로 설명한다.Hereinafter, a process in which the
도 4는 도 1에 도시된 인터포저에 의해 반도체 소자의 접속 단자들과 테스트 소켓의 연결 단자들이 정렬되는 과정을 설명하기 위한 개략적인 부분 확대 단면도이다.FIG. 4 is a schematic partially enlarged cross-sectional view illustrating a process in which connection terminals of a semiconductor device and connection terminals of a test socket are aligned by the interposer shown in FIG. 1 .
도 4를 참조하면, 상기 인서트(110)는 상기 포켓(12) 안에서 상기 반도체 소자(10)의 위치를 셀프 얼라인 하기 위해 상기 포켓(112)의 내측면들이 소정의 경사각을 가질 수 있다. 즉, 상기 포켓(112)의 내측면들은 상기 반도체 소자(10)를 상기 인터포저(130)의 바로 위로 안내하기 위하여 하방으로 갈수록 점차 폭이 감소하는 경사 측면들(114)을 가질 수 있다. 상기 반도체 소자(10)는 픽업 장치에 의해 상기 포켓(112) 안으로 낙하되는 과정에서 상기 포켓(112)의 경사 측면들(114)에 의해 하방으로 안내될 수 있으며, 최종적으로 상기 포켓(112)의 아래에 배치된 상기 인터포저(130)의 얼라인 홀들(134) 안으로 상기 반도체 소자(10)의 접속 단자들(12)이 삽입될 수 있다.Referring to FIG. 4 , in the
상기 경사 측면들(114)의 경사각은 상기 반도체 소자(10)의 가장자리 부위들과 상기 경사 측면들(114) 간의 접촉이 방지되는 범위 내에서 설정될 수 있다. 이는 최근 반도체 소자(10)의 집적도가 증가되고 또한 상기 반도체 소자(10)의 측면들과 상기 접속 단자들(12) 중 최외곽의 접속 단자들 사이의 간격이 매우 좁아짐에 따라 상기 접속 단자들(12) 사이의 간격에 비하여 상기 반도체 소자(10)의 측면들과 상기 최외곽의 접속 단자들 사이의 간격에 대한 허용 공차가 상대적으로 크기 때문에다.The inclination angle of the inclined side surfaces 114 may be set within a range in which contact between the edge portions of the
즉, 상기 반도체 소자(10)의 가장자리 부위들과 상기 경사 측면들(114) 간의 접촉을 허용할 경우, 상기 반도체 소자(10)의 가장자리 부위들이 상기 경사 측면들(114) 상에 놓여지는 문제점이 발생될 수 있으며, 이로 인해 상기 반도체 소자(10)의 접속 단자들(12)이 상기 얼라인 홀들(134) 안에 삽입되지 못할 수 있다.That is, when the contact between the edge portions of the
이러한 문제점을 해결하기 위하여, 상기 포켓(112)의 경사 측면들(114)의 경사각을 상기 반도체 소자(10)의 가장자리 부위들과 상기 경사 측면들(114) 사이의 접촉을 방지할 수 있는 범위 내에서 설정하는 것이 바람직하다.In order to solve this problem, the inclination angle of the inclined side surfaces 114 of the
또한, 도 4에 도시된 바와 같이, 상기 얼라인 홀들(134)은 상기 접속 단자들(12)이 인입되는 입구 부위(34A)와 상기 연결 단자들(122)이 인입되는 입구 부위(34B)가 필렛 또는 챔퍼링 처리될 수 있다. 이에 따라, 상기 접속 단자들(12)과 상기 연결 단자들(122)이 상기 얼라인 홀들(134) 안으로 더욱 용이하게 삽입될 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 상기 접속 단자들이(12)이 상기 인터포저(130)의 상부면에 안착되더라도 필렛 또는 챔퍼링 처리된 상기 얼라인 홀들(134)의 입구 부위(34A)에 의해 상기 얼라인 홀들(134) 안으로 가이드되어 삽입될 수 있다.In addition, as shown in FIG. 4 , the alignment holes 134 have an
다시, 도 1 및 도 3을 참조하면, 상기 반도체 소자 테스트 장치(100)는 상기 포켓(112) 안의 상기 반도체 소자(10)를 상기 인터포저(130) 측으로 밀착시키는 푸셔(140)를 더 포함할 수 있다.Again, referring to FIGS. 1 and 3 , the semiconductor
상기 푸셔(140)는 상기 인서트(10)의 상측에 배치되며, 상기 반도체 소자(10)와 상기 인터포저(130) 및 상기 테스트 소켓(120)의 정렬이 완료된 상태에서 상기 포켓(112) 안으로 인입되어 상기 반도체 소자(10)를 상기 인터포저(130) 측으로 가압한다. 이에 따라, 상기 얼라인 홀들(134) 안에 삽입된 상기 접속 단자들(12)과 상기 연결 단자들(122)이 서로 밀착되어 상기 반도체 소자(10)와 상기 테스트 소켓(120)이 안정적으로 도통될 수 있다.The
상술한 바와 같이, 상기 반도체 소자 테스트 장치(100)는 상기 접속 단자들(12)과 상기 연결 단자들(122)을 삽입하기 위한 복수의 얼라인 홀(134)이 형성된 상기 인터포저(130)를 구비한다. 특히, 상기 인터포저(130)는 상기 접속 단자들(12)만 정렬하는 종래의 서포트 필름과 달리 상기 접속 단자들(12)과 상기 테스트 소켓(120)의 연결 단자들(122)을 모두 정렬할 수 있으므로, 미세 피치를 갖는 반도체 소자 또한 정확하게 정렬할 수 있으며 상기 접속 단자들(12)과 상기 연결 단자들(122) 간을 안정적으로 접속시킬 수 있다.As described above, the semiconductor
또한, 상기 반도체 소자 테스트 장치(100)는 종래의 서포트 필름 사용으로 인한 상기 접속 단자들(12)의 끼임 불량을 방지할 수 있다.In addition, the semiconductor
또한, 상기 반도체 소자(10)의 접속 단자들(12)이 상기 인터포저(130)의 상기 얼라인 홀들(134)에 의해 셀프 얼라인될 수 있으므로, 상기 반도체 소자 테스트 장치(100)는 상기 반도체 소자(10)와 상기 테스트 소켓(120) 간의 정렬 정확도를 향상시킬 수 있다. 그 결과, 상기 반도체 소자(10)와 상기 테스터 간의 전기적인 접속이 안정적으로 이루어질 수 있으므로, 상기 반도체 소자 테스트 장치(100)의 검사 신뢰도가 향상될 수 있다.In addition, since the
더욱이, 상기 인터포저(130)는 종래의 서포트 필름 보다 물리적인 힘에 의한 변형이 작으므로, 상기 반도체 소자(10)의 접속 단자들(12)과 상기 테스트 소켓(120)의 연결 단자들(122)을 안정적으로 정렬할 수 있다.Furthermore, since the
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to preferred embodiments of the present invention, those skilled in the art can variously modify and change the present invention within the scope without departing from the spirit and scope of the present invention as set forth in the claims below. You will understand that it can be done.
10 : 반도체 소자 12 : 접속 단자
100 : 반도체 소자 테스트 장치 110 : 인서트
112 : 포켓 114 : 경사 측면
120 : 테스트 소켓 122 : 연결 단자
130 : 인터포저 132 : 베이스 기판
134 : 얼라인 홀 140 : 푸셔10: semiconductor element 12: connection terminal
100: semiconductor device test device 110: insert
112: pocket 114: inclined side
120: test socket 122: connection terminal
130: interposer 132: base substrate
134: alignment hole 140: pusher
Claims (6)
상기 반도체 소자와 테스트 장치를 전기적으로 연결하기 위한 복수의 연결 단자들을 구비하는 테스트 소켓; 및
상기 반도체 소자의 접속 단자들과 상기 연결 단자들을 정렬하기 위해 상기 접속 단자들과 상기 연결 단자들이 삽입되는 복수의 얼라인 홀을 구비하고 상기 인서트와 상기 테스트 소켓 사이에 배치되는 인터포저를 포함하되,
상기 인터포저는, 테스트 소켓 및 인터포저와 분리되어 접속 단자들과 연결 단자들이 얼라인 홀로부터 벗어난 제1위치와, 테스트 소켓 및 인터포저와 접촉되어 접속 단자들과 연결 단자들이 얼라인 홀에 삽입된 제2위치 사이를 이동가능하며,
상기 연결 단자들은 상기 접속 단자들과 일대일 대응하여 구비되고,
상기 얼라인 홀 안에 상기 연결 단자와 이에 대응하는 접속 단자가 함께 삽입되어 상기 연결 단자의 아래에 이에 대응하는 접속 단자가 배치되며, 상기 연결 단자와 이에 대응하는 접속 단자가 상기 얼라인 홀 안에서 서로 도통되고,
상기 얼라인 홀은 상기 얼라인 홀 안에 삽입된 상기 연결 단자와 이에 대응하는 접속 단자를 정렬하기 위해 상기 연결 단자의 지름보다 작고 상기 접속 단자의 반지름보다 큰 반지름을 갖으며, 상기 얼라인 홀들 상기 접속 단자들이 인입되는 입구 부위와 상기 연결 단자들이 인입되는 입구 부위가 필렛 또는 챔퍼링 처리된 것을 특징으로 하는 반도체 소자 테스트 장치.an insert having a pocket for accommodating a semiconductor device and having an opening formed at a bottom portion of the pocket;
a test socket having a plurality of connection terminals for electrically connecting the semiconductor device and the test device; and
An interposer having a plurality of alignment holes into which the connection terminals and the connection terminals are inserted to align the connection terminals of the semiconductor device and the connection terminals and disposed between the insert and the test socket,
The interposer is separated from the test socket and the interposer so that the connection terminals and the connection terminals are separated from the alignment hole at a first position, and the test socket and the interposer are in contact with the connection terminals and the connection terminals are inserted into the alignment hole movable between the second positions,
The connection terminals are provided in a one-to-one correspondence with the connection terminals,
The connection terminal and the corresponding connection terminal are inserted together in the alignment hole, and the corresponding connection terminal is disposed under the connection terminal, and the connection terminal and the corresponding connection terminal are electrically connected to each other in the alignment hole become,
The alignment hole has a radius smaller than a diameter of the connection terminal and larger than a radius of the connection terminal in order to align the connection terminal inserted into the alignment hole with the connection terminal corresponding thereto, and the alignment holes are connected to each other. A semiconductor device testing apparatus, characterized in that an inlet portion through which the terminals are introduced and an inlet portion through which the connection terminals are introduced are filleted or chamfered.
상기 연결 단자는 포고핀인 것을 특징으로 하는 반도체 소자 테스트 장치.According to claim 1,
The connection terminal is a semiconductor device testing apparatus, characterized in that the pogo pin.
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