KR102286428B1 - 3차원 적층형 메모리 장치 및 상기 장치에서의 수직 상호 연결 구조 - Google Patents

3차원 적층형 메모리 장치 및 상기 장치에서의 수직 상호 연결 구조 Download PDF

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Abstract

본 발명은 셀 영역에 수직 상호 연결 구조를 갖는 3차원 적층형 메모리 장치에 관한 것이다. 상기 3차원 적층형 메모리 장치는, 기판위에 메모리 스택들이 배치되는 셀 영역을 구비하며, 상기 셀 영역에 수직형 메모리 스택들과 수직 상호 연결 구조를 구비하고, 상기 수직 상호 연결 구조는, 상기 셀 영역의 수직 방향을 따라 형성된 비아 홀; 및 상기 비아 홀을 도전성 물질로 채워 이루어진 도전성 기둥(conductive pillar); 을 구비한다. 상기 수직 상호 연결 구조는 수직형 메모리 스택의 상부 전극과 기판의 도전 영역을 수직 방향을 따라 상호 연결되도록 구성된다. 본 발명에 따른 3차원 적층형 메모리 장치는 셀 영역에 도전성 물질의 수직 배선 플러그로 구성된 수직 상호 연결 구조를 가짐으로써, 제조 공정이 용이하고 적층형 메모리 장치들의 상부 전극과 하부 전극 또는 기판의 주변 회로와의 수직 상호 연결을 가능하게 한다.

Description

3차원 적층형 메모리 장치 및 상기 장치에서의 수직 상호 연결 구조{3D stacked memory and Vertical interconnect structures for 3D stacked memory}
본 발명은 3차원 적층형 메모리 장치에서의 수직 상호 연결(vertical interconnect) 구조에 관한 것으로, 더욱 상세하게는 메모리 스택의 상부 전극과 하부 전극 또는 기판의 주변 회로부의 사이에서 신호가 전달될 수 있도록 하는 수직 상호연결 구조가 셀 영역에 배치된 3차원 적층형 메모리 장치 및 상기 3차원 적층형 메모리 장치에서의 수직 상호 연결 구조에 관한 것이다. 특히, 상기 3차원 적층형 메모리 장치는 뉴럴 네트워크 (neural network) 시스템 구현을 위한 3차원 적층형 뉴로모픽 소자도 포함될 수 있으며, 따라서 본 발명에 따른 구조는 3차원 적층형 뉴로모픽 소자에도 적용될 수 있다.
폰노이만 아키텍처를 기반으로 하는 기존 컴퓨팅 시스템은 메모리와 프로세서가 분리된 구조에서 중간에 버스(bus)를 통하여 데이터 처리 및 연산이 진행되어 처리되는 바 많은 양의 데이터를 다루는 데 전력 소모 및 속도 측면에서 한계를 보이게 되면서 막대한 데이터를 병렬적으로 처리할 수 있도록 하는 생물의 신경계를 모방하는 뉴로모픽 시스템 (neuromorphic system)에 대한 연구가 활발히 진행되고 있다. 이러한 뉴로모픽 시스템을 구성하는 신경 모방 인공지능 반도체 소자는 심층 신경망 구현을 위해 소형화되어야 하기에 집적도 개선이 매우 중요한 상황이다. 단층의 수평방향으로 구성되는 2차원 메모리 소자는 집적도 향상의 한계점을 보이면서 메모리 소자를 수직방향으로 쌓아 올려 구성하는 3차원 적층형 반도체 메모리 소자 구조가 활발히 연구되고 있다. 현재 3차원 적층형 메모리 소자 또는 인공지능 반도체 소자 기술이 개발되고 있고 3차원 적층형 반도체 메모리 소자를 이용한 뉴로모픽 시스템을 구현하기 위해 다수의 시냅스 셀 소자와 주변 회로 연결하는 배선 연구가 필수적이며, 자세하게는 기본 노드인 셀과 셀을 잇는 배선, 셀과 주변 회로를 잇는 배선 등 3차원 메모리 스택 배선에 대한 연구가 중요하게 이루어져야 한다.
3차원 적층형 메모리 소자 종래기술의 경우, 셀 플러그(cell plug)의 중심부를 산화물 필러(oxide filler)로 구성하는 마카로니 바디(macaroni body) 기반의 셀 구조를 적용하고 있으며, cell over peri 또는 peri under cell의 개념을 도입하여 셀 아래 영역에 주변 회로를 구성함으로써 집적도의 향상을 가져오고 있다. Peri under cell 또는 cell over peri는 주변 회로(peri)를 셀(cell) 아래에 배치해 공간 효율을 높이는 구조 또는 기술을 의미한다. 그러나 현재 양산 중인 3차원 낸드 플래시 기술은 뉴로모픽 및 인공지능 소자 기반 시스템에서 활용하는 데에 있어 수직 상호연결을 위한 배선을 구성하기에 공정의 난이도가 높거나 셀과 겹치지 않은 영역에 배선을 위한 비아 홀(via hole)을 형성하는 등의 추가적으로 면적을 소비하는 문제가 있다. 그 외 다른 형태의 3차원 적층형 반도체 메모리에서도 수직 상호연결 배선을 구성함에 있어 공정의 복잡도가 있거나 면적을 많이 점유하는 문제가 있다.
또한, 최근 3차원 메모리 장치의 메모리 셀 어레이를 주변 회로에 전기적으로 연결하기 위해 메모리 셀과 주변 회로 소자 사이에 게이트 전극를 배치하고, 메모리 셀의 채널을 수직 상호연결 배선으로 사용하는 방안이 제안되었다 (한국공개특허공보 10-2019-0026418). 이 방안은 수직 상호연결 배선으로 사용될 셀 스트링 주변에 절연막 스택 및 측벽 보호막을 추가적으로 배치하며, 셀 스트링의 채널인 마카로니 모양의 폴리실리콘 또는 단결정 실리콘으로 배선이 이용되어 수직 상호연결에 저항이 크게 증가하는 문제가 있다. 일부 채널 영역이 p형 불순물을 포함할 수 있다고 하나 저항을 낮춘 배선을 위해 고농도 도핑의 언급이 없으며 배선으로 이용되기에는 어려움이 있다.
한국공개특허공보 10-2019-0026418
전술한 문제점을 해결하기 위하여 본 발명은 셀 영역에 수직 상호 연결 구조를 구비하여 집적도를 높이고 공정 복잡도를 감소시킬 수 있는 3차원 적층형 메모리 장치를 제공하는 것을 목적으로 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 제1 특징에 따른 3차원 적층형 메모리 장치는, 기판위에 메모리 스택들이 배치되는 셀 영역을 구비하는 3차원 적층형 메모리 장치에 있어서, 상기 셀 영역에 수직형 메모리 스택들과 수직 상호 연결 구조를 구비하고, 상기 수직 상호 연결 구조는, 상기 셀 영역의 수직 방향을 따라 형성된 비아 홀; 및 상기 비아 홀을 도전성 물질로 채워 이루어진 도전성 기둥(conductive pillar); 을 구비하고,
상기 수직 상호 연결 구조의 하단부는, 도전성 배선, 또는 상기 기판에 구비된 도전 영역이나 회로부의 특정 배선 영역과 전기적으로 연결된다.
전술한 제1 특징에 따른 3차원 메모리 적층형 메모리 장치에 있어서, 상기 셀 영역은, 상기 기판위에 게이트와 절연막이 교대로 적층되어 구성된 적층 구조; 및 상기 적층 구조의 수직 방향을 따라 관통되도록 구성된 복수 개의 셀 플러그들;을 구비하고, 상기 셀 플러그는 셀 플러그의 내주면으로부터 게이트 절연막 스택 및 채널 형성을 위한 반도체층이 순차적으로 구비된 것을 특징으로 하며, 상기 셀 플러그의 중앙은 절연 물질로 채워져 형성된 산화막 기둥을 구비하고,
상기 수직 상호 연결 구조의 상기 비아 홀은 상기 기판위에 구성된 적층 구조를 관통하여 형성되어, 상기 수직 상호 연결 구조의 측면에는 상기 적층 구조의 게이트와 절연막이 교대로 적층되어 배치된 것이 바람직하다.
전술한 제1 특징에 따른 3차원 메모리 적층형 메모리 장치에 있어서, 상기 셀 영역에는 상기 셀 플러그들 및 비아홀의 사이에 배치되며, 상기 적층 구조의 수직 방향을 따라 관통되도록 형성되고, 내부에 산화물로 채워진 트렌치를 더 구비하는 것이 바람직하다.
전술한 제1 특징에 따른 3차원 메모리 적층형 메모리 장치에 있어서, 상기 기판은 반도체 기판으로 이루어지거나, 절연물질 기판으로 이루어지며, 상기 수직형 메모리 스택은 트랩을 포함하는 전하 저장층과 절연막을 포함한 다수 개의 층이 적층된 스택 구조의 게이트 절연막 스택을 포함하는 것이 바람직하다.
전술한 제1 특징에 따른 3차원 메모리 적층형 메모리 장치에 있어서, 상기 수직형 메모리 스택은 BiCS (Bit Cost Scalable technology), P-BiCS (Piped-shaped BiCS), TCAT (Terabit Cell Array Transistor) 또는 SMArT (Stacked Memory Array Transistor) 구조를 포함하는 것이 바람직하다.
전술한 제1 특징에 따른 3차원 메모리 적층형 메모리 장치에 있어서, 상기 도전성 기둥을 이루는 도전성 물질은, 전기전도성을 갖는 금속 물질, 이원계 및 다원계 합금(alloy), 금속 질화물, 도핑된 반도체, 실리사이드 등 중 하나로 구성된 것이 바람직하다.
본 발명의 제2 특징에 따른 3차원 적층형 메모리 장치는, 기판위에 메모리 스택들이 배치되는 셀 영역을 구비하는 3차원 적층형 메모리 장치에 있어서, 상기 셀 영역에 수직형 메모리 스택들과 수직 상호 연결 구조를 구비하고, 상기 수직 상호 연결 구조는, 상기 셀 영역의 수직 방향을 따라 형성된 비아 홀; 및 상기 비아 홀을 도전성 물질로 채워 이루어진 도전성 기둥(conductive pillar); 을 구비하고,
상기 수직 상호 연결 구조의 하단부는, 도전성 배선, 또는 상기 기판에 구비된 도전 영역이나 회로부의 특정 배선 영역과 전기적으로 연결되고,
상기 셀 영역은, 상기 기판위에 게이트와 절연막이 교대로 적층되어 구성된 적층 구조; 및 상기 적층 구조의 수직 방향을 따라 관통되도록 구성된 복수 개의 셀 플러그들;을 구비하고, 상기 셀 플러그는 셀 플러그의 내주면으로부터 게이트 절연막 스택 및 채널 형성을 위한 반도체층이 순차적으로 구비된 것을 특징으로 하며, 상기 셀 플러그의 중앙은 절연 물질로 채워져 형성된 산화막 기둥을 구비하고,
상기 수직 상호 연결 구조의 상기 비아 홀은 상기 기판위에 구성된 적층 구조를 관통하여 형성되어, 상기 수직 상호 연결 구조의 측면에는 상기 적층 구조의 게이트와 절연막이 교대로 적층되어 배치되며, 상기 수직 상호 연결 구조는 상기 도전성 기둥의 외주면을 감싸도록 구성되어 상기 비아홀의 내주면에 배치된 절연막; 을 더 구비하거나, 상기 비아홀의 내주면으로부터 게이트 절연막 스택, 채널 형성을 위한 반도체층 및 절연막을 순차적으로 구비하고, 상기 절연막은 상기 도전성 기둥의 외주면을 감싸도록 구성된다.
전술한 제2 특징에 따른 3차원 메모리 적층형 메모리 장치에 있어서, 상기 셀 영역에는 상기 셀 플러그들 및 비아홀의 사이에 배치되며, 상기 적층 구조의 수직 방향을 따라 관통되도록 형성되고, 내부에 산화물로 채워진 트렌치를 더 구비하는 것이 바람직하다.
본 발명의 제3 특징에 따른 3차원 적층형 메모리 장치는, 기판위에 메모리 스택들이 배치되는 셀 영역을 구비하는 3차원 적층형 메모리 장치에 있어서, 상기 셀 영역에 수직형 메모리 스택들과 수직 상호 연결 구조를 구비하고, 상기 수직 상호 연결 구조는, 상기 셀 영역의 수직 방향을 따라 형성된 비아 홀; 및 상기 비아 홀을 도전성 물질로 채워 이루어진 도전성 기둥(conductive pillar); 을 구비하고,
상기 수직 상호 연결 구조의 하단부는, 도전성 배선, 또는 상기 기판에 구비된 도전 영역이나 회로부의 특정 배선 영역과 전기적으로 연결되고,
상기 수직형 메모리 스택은 상기 기판위에 게이트와 제1 절연막이 교대로 적층되어 구성된 적층 구조; 및 상기 적층 구조의 수직 방향을 따라 관통되도록 구성된 복수 개의 셀 플러그들;을 구비하고,
상기 셀 플러그는 셀 플러그의 내주면으로부터 게이트 절연막 스택 및 채널 형성을 위한 반도체층이 순차적으로 구비되고, 상기 셀 플러그의 중앙은 절연 물질로 채워져 형성된 산화막 기둥을 구비하고,
상기 수직 상호 연결 구조의 측면은 서로 다른 절연 상수를 갖는 제2 및 제3 절연막이 교대로 적층되어 구성된 절연막 적층 구조를 구비하고, 상기 수직 상호 연결 구조의 상기 비아 홀은 상기 절연막 적층 구조를 관통되도록 구비하고, 상기 비아홀의 내주면으로부터 반도체층 및 제4 절연막이 순차적으로 구비하며, 상기 제4 절연막은 상기 도전성 기둥의 외주면을 감싸도록 구성된다.
본 발명의 제4 특징에 따른 3차원 적층형 메모리 장치는, 기판위에 메모리 스택들이 배치되는 셀 영역을 구비하는 3차원 적층형 메모리 장치에 있어서, 상기 셀 영역에 수직형 메모리 스택들과 수직 상호 연결 구조를 구비하고, 상기 수직 상호 연결 구조는, 상기 셀 영역의 수직 방향을 따라 형성된 비아 홀; 및 상기 비아 홀을 도전성 물질로 채워 이루어진 도전성 기둥(conductive pillar); 을 구비하고,
상기 수직 상호 연결 구조의 하단부는, 도전성 배선, 또는 상기 기판에 구비된 도전 영역이나 회로부의 특정 배선 영역과 전기적으로 연결되고,
상기 셀 영역은 상기 기판위에 게이트와 제1 절연막이 교대로 적층되어 구성된 적층 구조; 및 상기 적층 구조의 수직 방향을 따라 관통되도록 형성된 복수 개의 셀 플러그들을 구비하고, 상기 셀 플러그는 셀 플러그의 내주면으로부터 게이트 절연막 스택, 채널 형성을 위한 반도체층 및 제2 절연막을 순차적으로 구비하며, 상기 셀 플러그의 중앙에는 도전성 물질이 채워져 기둥 형상으로 형성된 셀 도전성 전극을 더 구비하는 것을 특징으로 하고,
상기 수직 상호 연결 구조의 상기 비아 홀은 상기 기판위에 구성된 적층 구조를 관통하여 형성되어, 상기 수직 상호 연결 구조의 측면에는 게이트와 제1 절연막이 교대로 적층되어 배치된 것을 특징으로 하며, 상기 수직 상호 연결 구조는 상기 도전성 기둥의 외주면을 감싸도록 구성되어 상기 비아홀의 내주면에 배치된 제4 절연막; 을 구비한다.
전술한 제4 특징에 따른 3차원 메모리 적층형 메모리 장치에 있어서, 상기 셀 영역에는 상기 셀 플러그들 및 비아홀의 사이에 배치되며, 상기 적층 구조의 수직 방향을 따라 관통되도록 형성되고, 내부에 산화물로 채워진 트렌치를 더 구비하고,
상기 수직 상호 연결 구조는 상기 비아홀의 내주면으로부터 게이트 절연막 스택, 채널 형성을 위한 반도체층을 순차적으로 더 구비하고, 상기 반도체층은 상기 도전성 기둥의 외주면을 감싸는 상기 제4 절연막의 외주면을 감싸도록 구성된 것이 바람직하다.
본 발명의 제5 특징에 따른 3차원 적층형 메모리 장치는, 기판위에 메모리 스택들이 배치되는 셀 영역을 구비하는 3차원 적층형 메모리 장치에 있어서, 상기 셀 영역에 수직형 메모리 스택들과 수직 상호 연결 구조를 구비하고, 상기 수직 상호 연결 구조는, 상기 셀 영역의 수직 방향을 따라 형성된 비아 홀; 및 상기 비아 홀을 도전성 물질로 채워 이루어진 도전성 기둥(conductive pillar); 을 구비하고,
상기 수직 상호 연결 구조의 하단부는, 도전성 배선, 또는 상기 기판에 구비된 도전 영역이나 회로부의 특정 배선 영역과 전기적으로 연결되고,
상기 셀 영역은 상기 기판위에 게이트와 제1 절연막이 교대로 적층되어 구성된 적층 구조; 상기 기판 하부에 배치된 층간절연막; 상기 층간절연막 내에 배치된 에치 정지층; 및 상기 적층 구조 및 상기 에치 정지층까지의 수직 방향을 따라 관통되도록 형성된 복수 개의 셀 플러그들을 구비하고,
상기 셀 플러그는 셀 플러그의 내주면으로부터 게이트 절연막 스택, 채널 형성을 위한 반도체층 및 절연막을 순차적으로 구비하며, 상기 셀 플러그의 중앙에는 도전성 물질이 채워져 기둥 형상으로 형성된 셀 도전성 전극을 더 구비하고,
상기 수직 상호 연결 구조의 상기 비아 홀은 상기 기판위에 구성된 적층 구조를 관통하여 형성되어, 상기 수직 상호 연결 구조의 측면에는 게이트와 제1 절연막이 교대로 적층되어 배치된 것을 특징으로 하며, 상기 수직 상호 연결 구조는 상기 도전성 기둥의 외주면을 감싸도록 구성되어 상기 비아홀의 내주면에 배치된 제4 절연막; 을 구비한다.
전술한 제5 특징에 따른 3차원 메모리 적층형 메모리 장치에 있어서, 상기 셀 영역에는 상기 셀 플러그들 및 비아홀의 사이에 배치되며, 상기 적층 구조의 수직 방향을 따라 관통되도록 형성되고, 내부에 산화물로 채워진 트렌치를 더 구비하고,
상기 수직 상호 연결 구조는 상기 비아홀의 내주면으로부터 게이트 절연막 스택, 채널 형성을 위한 반도체층을 순차적으로 더 구비하고, 상기 반도체층은 상기 도전성 기둥의 외주면을 감싸는 상기 절연막의 외주면을 감싸도록 구성된 것이 바람직하다.
본 발명의 제6 특징에 따른 3차원 적층형 메모리 장치는, 기판위에 메모리 스택들이 배치되는 셀 영역을 구비하는 3차원 적층형 메모리 장치에 있어서, 상기 셀 영역에 수직형 메모리 스택들과 수직 상호 연결 구조를 구비하고, 상기 수직 상호 연결 구조는, 상기 셀 영역의 수직 방향을 따라 형성된 비아 홀; 및 상기 비아 홀을 도전성 물질로 채워 이루어진 도전성 기둥(conductive pillar); 을 구비하고,
상기 수직 상호 연결 구조의 하단부는, 도전성 배선, 또는 상기 기판에 구비된 도전 영역이나 회로부의 특정 배선 영역과 전기적으로 연결되고,
상기 셀 영역은 상기 기판위에 표면에 게이트 절연막 스택이 둘러싼 컨트롤 게이트와 전극층이 교대로 적층되어 구성된 적층 구조; 및 상기 적층 구조의 수직 방향을 따라 관통되도록 형성된 복수 개의 셀 플러그들을 구비하고, 상기 셀 플러그에는 기판의 수직 방향을 따라 필러 모양으로 형성된 메인 게이트, 메인 게이트의 외주면을 따라 게이트 절연막 스택, 및 상기 게이트 절연막 스택의 외주면을 따라 형성된 채널을 구비하고,
상기 수직 상호 연결 구조의 상기 비아 홀은 상기 기판위에 구성된 적층 구조를 관통하여 형성되어, 상기 수직 상호 연결 구조의 측면에는 표면에 게이트 절연막 스택이 둘러싼 컨트롤 게이트와 전극층이 교대로 적층되어 배치되며,
상기 셀 영역에는 상기 셀 플러그들 및 비아홀의 사이에 배치되며, 상기 적층 구조의 수직 방향을 따라 관통되도록 형성되고, 내부에 산화물로 채워진 트렌치를 더 구비한다.
전술한 제6 특징에 따른 3차원 메모리 적층형 메모리 장치에 있어서, 상기 수직 상호 연결 구조는 상기 비아홀의 내주면으로부터 채널 및 게이트 절연막 스택을 순차적으로 더 구비하고, 상기 비아홀 내부의 게이트 절연막 스택은 상기 도전성 기둥의 외주면을 감싸도록 구성되며, 상기 비아홀의 도전성 기둥은 수직 배선 플러그로 구성된 것이 바람직하다.
본 발명의 제7 특징에 따른 3차원 적층형 메모리 장치는, 기판위에 메모리 스택들이 배치되는 셀 영역을 구비하는 3차원 적층형 메모리 장치에 있어서, 상기 셀 영역에 수직형 메모리 스택들과 수직 상호 연결 구조를 구비하고, 상기 수직 상호 연결 구조는, 상기 셀 영역의 수직 방향을 따라 형성된 비아 홀; 및 상기 비아 홀을 도전성 물질로 채워 이루어진 도전성 기둥(conductive pillar); 을 구비하고,
상기 수직 상호 연결 구조의 하단부는, 도전성 배선, 또는 상기 기판에 구비된 도전 영역이나 회로부의 특정 배선 영역과 전기적으로 연결되고,
상기 셀 영역은 상기 기판위에 표면에 절연층과 전극층이 교대로 적층되어 구성된 적층 구조; 및 상기 적층 구조의 수직 방향을 따라 관통되도록 형성된 복수 개의 셀 플러그들을 구비하고, 상기 셀 플러그에는 기판의 수직 방향을 따라 필러 모양으로 형성된 워드 라인, 상기 워드 라인의 외주면을 따라 게이트 절연막 스택, 및 상기 게이트 절연막 스택의 외주면을 따라 상기 전극층 사이에 형성된 파이프 모양의 채널 형성을 위한 반도체층을 구비하는 것을 특징으로 하고,
상기 셀 영역에는 상기 셀 플러그들 사이에 배치되며, 상기 적층 구조의 수직 방향을 따라 관통되도록 형성되고, 내부에 산화물로 채워진 트렌치를 더 구비한다.
전술한 제7 특징에 따른 3차원 메모리 적층형 메모리 장치에 있어서, 상기 수직 상호 연결 구조의 상기 비아 홀은 상기 기판위에 구성된 적층 구조를 관통하여 형성되어, 상기 수직 상호 연결 구조의 측면에는 절연층과 전극층이 교대로 적층되어 배치되되 상기 비아 홀 외주면을 따라 상기 전극층과 사이에 파이프 모양의 채널 형성을 위한 반도체층을 구비하는 것을 특징으로 하고,
상기 수직 상호 연결 구조는 상기 비아홀의 내주면을 따라 게이트 절연막 스택을 더 구비하고, 상기 게이트 절연막 스택은 상기 도전성 기둥의 외주면을 감싸도록 구성되며, 상기 비아홀의 도전성 기둥은 수직 배선 플러그로 구성된 것이 바람직하다.
전술한 제7 특징에 따른 3차원 메모리 적층형 메모리 장치에 있어서, 상기 수직 상호 연결 구조의 상기 비아 홀은 상기 기판위에 구성된 적층 구조의 전극층 중 하나를 수직 방향으로 관통하여 형성되어, 상기 비아 홀의 도전성 기둥은 수직 배선 플러그로 구성된 것이 바람직하다.
본 발명에서는 수직 상호연결을 위한 도전성 비아 홀을 3차원 메모리 스택 구조의 셀 플러그과 같은 셀 스택에 함께 구성함으로써 수직 상호연결을 효과적으로 구현할 수 있는 배선 구조를 제공한다.
제안되는 3차원 메모리 스택의 수직 상호연결 구조는 메모리 스택의 상부와 하부의 신호 전달을 효과적으로 할 수 있게 하며, 3차원 스택 구조의 셀 아래 영역 또는 주변부에 회로가 존재할 경우 셀과 회로 사이의 신호 전달을 가능하게 하는 배선을 제공한다. 이는 peri under cell 또는 cell over peri 구조가 효과적으로 이루어지도록 한다.
또한, 3차원 메모리 스택 구조에서 가중치 합이 가능하도록 수직 상호연결을 위한 배선을 구성하는 것을 특징으로 하여 인공지능 반도체 소자에 적용할 수 있으며 집적도를 획기적으로 높일 수 있을 것이며 향후 실용화의 가능성이 높을 것으로 기대한다.
또한, 실시예들에 따르면 3차원 스택 구조에서 가중치 합이 가능하도록 하는 수직 상호연결 구조를 3차원 스택 구조가 포함하는 것을 특징으로 하며 인공지능 연산을 위해 가중치 합이 수직 또는 수평에서 가능하도록 수직 배선을 구성할 수 있다. 실시예들에 따르면 3차원 스택 구조에서 수직으로 적층된 전극들을 하나로 묶을 수 있도록 수직 상호연결 배선을 구성하여 해당 전극의 층별 컨택을 위한 배선 형성을 줄임으로써 집적도 향상을 가져올 수 있다.
또한, 실시예들에 따르면 3차원 스택 구조에서 구조의 특수성을 이용하여 뉴런 회로를 포함하는 인공지능 회로 또는 시스템에서 필요로 하는 큰 캐패시터를 구현하는데 수직 상호연결 배선 구조를 활용할 수 있게 하는 효과를 가진다.
도 1a는 본 발명의 제1 실시예에 따른 3차원 적층형 메모리 장치의 제1 및 제2 실시형태를 도시한 평면도이며, 도 1b는 제1 실시예에 따른 3차원 적층형 메모리 장치의 제1 실시형태에 대한 도 1a의 A-A' 방향에 대한 단면도이며, 도 1c는 제1 실시예에 따른 3차원 적층형 메모리 장치의 제2 실시형태에 대한 도 1a의 A-A' 방향에 대한 단면도이다.
도 2a는 본 발명의 제1 실시예에 따른 3차원 적층형 메모리 장치에 있어서, 제3 및 제4 실시형태를 도시한 평면도이며, 도 2b는 제3 실시 형태에 대하여 도 2a의 A-A' 방향에 대한 단면도이며, 도 2c는 본 발명의 제1 실시예에 따른 3차원 적층형 메모리 장치에 있어서, 제4 실시형태에 대하여 도 2a의 A-A' 방향에 대한 단면도이다.
도 3a는 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치에 있어서, 제1 및 제2 실시형태를 도시한 평면도이며, 도 3b는 제2 실시예에 따른 3차원 적층형 메모리 장치의 제1 실시형태에 대한 도 3a의 A-A' 방향에 대한 단면도이며, 도 3c는 제2 실시예에 따른 3차원 적층형 메모리 장치의 제2 실시형태에 대한 도 3a의 A-A' 방향에 대한 단면도이다.
도 4는 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치에 있어서, 제3 실시형태를 도시한 부분 단면도이다.
도 5는 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치에 있어서, 제4 실시형태를 도시한 부분 단면도이다.
도 6a는 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치의 제5 및 제6 실시형태를 도시한 평면도이며, 도 6b는 제2 실시예에 따른 3차원 적층형 메모리 장치의 제5 실시형태에 대한 도 6a의 A-A' 방향에 대한 단면도이며, 도 6c는 제2 실시예에 따른 3차원 적층형 메모리 장치의 제6 실시형태에 대한 도 6a의 A-A' 방향에 대한 단면도이다.
도 7a는 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치의 제7 및 제8 실시형태를 도시한 평면도이며, 도 7b는 제2 실시예에 따른 3차원 적층형 메모리 장치의 제7 실시형태에 대한 도 7a의 A-A' 방향에 대한 단면도이며, 도 7c는 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치의 제8 실시형태에 대한 도 7a의 A-A' 방향에 대한 단면도이다.
도 8은 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치의 제9 실시형태에 대한 셀 플러그와 수직 상호 연결 구조에 대한 부분 단면도이다.
도 9a는 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치의 제10 실시형태를 도시한 평면도이며, 도 9b는 제2 실시예에 따른 3차원 적층형 메모리 장치의 제10 실시형태에 대한 도 9a의 A-A' 방향에 대한 단면도이다.
도 10은 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치의 제11 실시형태에 대한 셀 플러그와 수직 상호 연결 구조에 대한 부분 단면도이다.
도 11은 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치의 제12 실시형태에 대한 셀 플러그와 수직 상호 연결 구조에 대한 부분 단면도이다.
도 12a는 본 발명의 제3 실시예에 따른 3차원 적층형 메모리 장치를 도시한 평면도이며, 도 12b는 제3 실시예에 따른 3차원 적층형 메모리 장치의 제1 실시형태에 대한 도 12a의 A-A' 방향에 대한 단면도이며, 도 12c는 제3 실시예에 따른 3차원 적층형 메모리 장치의 제1 실시형태에 대한 도 12a의 B-B' 방향에 대한 단면도이다.
도 12d는 본 발명의 제3 실시예에 따른 3차원 적층형 메모리 장치의 제2 실시형태에 대한 도 12a의 A-A' 방향에 대한 단면도이며, 도 12e는 제3 실시예에 따른 3차원 적층형 메모리 장치의 제2 실시형태에 대한 도 12a의 B-B' 방향에 대한 단면도이다.
도 13a는 본 발명의 제4 실시예에 따른 3차원 적층형 메모리 장치를 도시한 평면도이며, 도 13b는 제4 실시예에 따른 3차원 적층형 메모리 장치의 제1 실시형태에 대한 도 13a의 A-A' 방향에 대한 단면도이며, 도 13c는 제4 실시예에 따른 3차원 적층형 메모리 장치의 제1 실시형태에 대한 도 13a의 B-B' 방향에 대한 단면도이다. 도 13d는 제4 실시예에 따른 3차원 적층형 메모리 장치의 제2 실시형태에 대한 도 13a의 A-A' 방향에 대한 단면도이며, 도 13e는 제4 실시예에 따른 3차원 적층형 메모리 장치의 제2 실시형태에 대한 도 13a의 B-B' 방향에 대한 단면도이다.
도 14a는 본 발명의 제4 실시예에 따른 3차원 적층형 메모리 장치의 제3 실시형태를 도시한 평면도이며, 도 14b는 제4 실시예에 따른 3차원 적층형 메모리 장치의 제3 실시형태에 대한 부분 단면도이다.
도 15 및 도 16은 본 발명의 실시예들에 따른 셀 스택에서 셀 플러그와 수직 상호연결을 위한 비아 홀의 배치 형태를 도시한 사시도 및 평면도이다.
도 17는 본 발명의 실시예들에 따른 셀 스택에서 셀 플러그와 수직 상호연결을 위한 비아 홀의 모양을 도시한 평면도이다.
본 발명에 따른 3차원 적층형 메모리 장치는, 기판위에 메모리 스택들이 배치되는 셀 영역과 회로들이 배치되는 회로 영역을 구비하는 3차원 적층형 메모리 장치에 관한 것으로서, 상기 셀 영역에 수직형 메모리 스택들과 수직 상호 연결 구조를 구비하고, 상기 수직 상호 연결 구조는 상기 셀 영역의 수직 방향을 따라 형성된 비아 홀의 내부에 도전성 물질로 채워 이루어진 수직 배선 플러그로 구성된 것을 특징으로 한다. 따라서, 본 발명에 따른 3차원 적층형 메모리 장치는 셀 영역에 도전성 물질의 수직 배선 플러그로 구성된 수직 상호 연결 구조를 가짐으로써, 제조 공정이 용이하고 적층형 메모리 장치들의 상부 전극과 하부 전극 또는 기판의 주변 회로와의 수직 상호 연결을 가능하게 한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 구체적으로 설명하도록 한다.
<제 1 실시예>
이하, 도 1a 내지 도 1c를 참조하여 본 발명의 제1 실시예에 따른 3차원 적층형 메모리 장치의 제1 및 제2 실시형태에 대하여 구체적으로 설명한다.
도 1a는 본 발명의 제1 실시예에 따른 3차원 적층형 메모리 장치의 제1 및 제2 실시형태를 도시한 평면도이며, 도 1b는 제1 실시예에 따른 3차원 적층형 메모리 장치의 제1 실시형태에 대한 도 1a의 A-A' 방향에 대한 단면도이다. 도 1c는 제1 실시예에 따른 3차원 적층형 메모리 장치의 제2 실시형태에 대한 도 1a의 A-A' 방향에 대한 단면도이다.
도 1b에 도시된 본 실시예에 따른 제1 실시형태는 본 발명의 개념도를 보이기 위한 일례이다.
도 1a 내지 1c를 참조하면, 본 발명의 제1 실시예에 따른 3차원 적층형 메모리 장치의 제1 실시 형태는, 기판위에 메모리 스택들이 배치되는 셀 영역을 구비하는 3차원 적층형 메모리 장치로서, 상기 셀 영역에 셀 플러그(110)로 구성되는 수직형 메모리 스택들과 수직 상호 연결 구조((interconnect;120)를 구비한다. 본 발명의 제1 실시예에 의한 비휘발성 메모리 소자는 셀 플러그 영역에 형성되며, 수직 상호 연결 구조는 비아 홀을 통해 이루어진다.
제1 실시예에 따른 3차원 적층형 메모리 장치는 게이트가 셀 플러그의 측면에 배치되는 3차원 메모리 구조로서, 기판위에 유전 물질로 이루어진 절연층(dielectric layer)과 게이트(gate)가 반복되는 구조로 구성되며 셀 플러그내에 구비된 게이트 절연막 스택이 적어도 하나 이상의 전하 저장층(charge storage layer)와 복수 개의 절연층들로 이루어진다. 채널(channel)은 폴리실리콘(polysilicon) 또는 단결정 실리콘(monocrystalline silicon)으로 구성될 수 있다.
상기 기판은, 도 1c에 도시된 바와 같이 반도체 기판(106)으로 이루어질 수 있으며, 기판(106) 내에서는 국소적으로 n+ 도핑 영역(107)을 포함할 수 있다. 기판은 실리콘(Si), 게르마늄(Ge), 실리콘-게르마늄(SiGe)을 포함할 수 있으며, 상기 실리콘은 단결정 실리콘, 폴리 실리콘을 포함한다.
도 1b에 도시된 바와 같이, 본 발명에 따른 메모리 스택 및 수직 상호 연결 구조는 상기 기판 위에 제공될 수 있고, peri under cell 또는 cell over peri 구조를 가질 수 있다. 기판 상에 만들어진 도전성 라인이나 회로(140)가 구비되고 그 위에 층간절연막(102)과 도전층(104)이 순서대로 구비되어 상기 도전성 라인이나 회로와 메모리 스택 사이를 절연시킬 수 있다. 상기 층간절연막은 예를 들어 실리콘 산화막을 포함할 수 있다.
상기 도전층(104) 아래 형성된 층간절연막(102) 영역에는 수직 상호 연결 구조의 하단에 도전성 물질 또는 도전 영역으로 구성된 하부 전극 또는 배선 라인(130)을 형성하여, 에치를 통한 수직 상호 연결을 가능하게 한다. 상기 하부 전극 또는 배선(130)은 기판 상에 만들어진 도전성 라인이나 회로(140)에 연결될 수 있다.
상기 셀 영역은, 상기 기판(106)위에 또는 도전층(104)위에 게이트(112)와 절연막(114)이 교대로 적층되어 구성된 적층 구조, 및 상기 적층 구조의 수직 방향을 따라 관통되도록 구성된 복수 개의 셀 플러그들(CP, cell plug; 110)을 구비한다. 상기 절연막(114)은 실리콘 산화막을 포함할 수 있다.
상기 셀 플러그(110)는 채널(116) 및 채널(116)과 게이트(112) 사이에 배치된 게이트 절연막 스택(115)을 포함할 수 있다. 상기 채널(116)은 폴리실리콘 또는 단결정 실리콘으로 구성될 수 있으며, 필요에 따라, 채널은 도핑이 되지 않거나 P형 불순물이 도핑될 수 있다. 상기 채널은 속이 빈 파이프(pipe) 형상 또는 마카로니(macaroni) 형상으로 구성되고 내부는 산화물 필러(oxide pillar)(117)로 채워지거나, 내부가 비어 있지 않은 필러 형태로 구성될 수 있다. 상기 게이트 절연막 스택(115)은 적어도 하나의 전하 저장 층과 복수의 절연막으로 구성될 수 있다. 상기 게이트 절연막 스택은, 예를 들면 블록킹 절연막, 전하 저장층, 터널링 절연막의 적층 구조로 형성될 수 있다. 상기 블록킹 절연막은 금속 산화물 또는 실리콘 산화물을 포함할 수 있고, 상기 전하 저장층은 실리콘 질화물을 포함할 수 있고, 및 상기 터널링 절연막은 실리콘 산화물을 포함할 수 있다.
도 1c에 도시된 바와 같이, 셀 플러그 아래의 기판(106)에는 n+ 또는 p+ 도핑 영역(region)(107)을 더 구비할 수 있다. 도시되지 않았으나, 하나의 셀 블록이 형성되는 영역 아래의 기판에 n+ 또는 p+ 도핑 영역을 셀 블록 단위 전체로 구비하여 소오스 라인(SL, source line)으로 사용될 수 있다.
상기 수직 상호 연결 구조(120)는, 상기 셀 영역의 수직 방향을 따라 관통되도록 형성된 비아 홀((VH, via hole;122), 및 상기 비아 홀을 제1 도전성 물질로 채워 도전성 기둥(conductive pillar)의 수직 배선 플러그(124)를 구비할 수 있다. 상기 수직 상호 연결 구조는 수직형 메모리 스택의 상부 전극(Top electrode)과 기판의 도전 영역(130)을 수직 방향을 따라 상호 연결되도록 구성될 수 있거나, 상부 전극에만 또는 상기 기판의 도전 영역에만 연결될 수 있다. 상기 수직 배선 플러그를 이루는 제1 도전성 물질은, 전기전도성을 갖는 금속 물질(metal), 이원계 및 다원계 합금(alloy), 금속 질화물, 도핑된 반도체 (단결정, 다결정, 비정질 포함), 실리사이드(silicide) 중 하나로 구성될 수 있으며, 이들의 조합으로 이루어질 수도 있다. 상기 금속 물질은 Al, Cu, W, Mo, Ti, Co, Ni, Cr, Mn, Au, Ag, Pt, Ta, V, Pd를 포함할 수 있고, 상기 이원계 및 다원계 합금은 앞서 서술된 상기 금속 물질 중에서 2개 이상 선택되는 금속 물질로 이루어진 합금으로 구성될 수 있다. 상기 실리사이드는 앞서 서술된 상기 금속 물질 중에서 선택되는 금속 물질의 실리사이드 물질 또는 이들의 조합으로 구성될 수 있다. 상기 금속 질화물은 TiN, CrN, TaN, WN 등으로 구성될 수 있다. 상기 도핑된 반도체는 고농도로 도핑된 n형(n+) 또는 p형(p+) 반도체로, 고농도로 도핑된 Si(단결정, 다결정, 비정질 포함), Ge(단결정, 다결정, 비정질 포함), SiGe(단결정, 다결정, 비정질 포함)를 포함할 수 있으며, 저항이 낮은 도전성 물질이어야 바람직하다.
상기 게이트(112)는 금속 물질, 이원계 및 다원계 합금, 금속 질화물, 도핑된 반도체 (단결정, 다결정, 비정질 포함), 실리사이드(silicide) 중 하나로 구성될 수 있으며, 이들의 조합으로 이루어질 수도 있다. 상기 금속 물질은 Al, Cu, W, Mo, Ti, Co, Ni, Cr, Mn, Au, Ag, Pt, Ta, V, Pd를 포함할 수 있고, 상기 이원계 및 다원계 합금은 앞서 서술된 상기 금속 물질 중에서 2개 이상 선택되는 금속 물질로 이루어진 합금으로 구성될 수 있다. 상기 실리사이드는 앞서 서술된 상기 금속 물질 중에서 선택되는 금속 물질의 실리사이드 물질 또는 이들의 조합으로 구성될 수 있다. 상기 금속 질화물은 TiN, CrN, TaN, WN 등으로 구성될 수 있다. 상기 도핑된 반도체는 고농도로 도핑된 n형(n+) 또는 p형(p+) 반도체로, 고농도로 도핑된 Si(단결정, 다결정, 비정질 포함), Ge(단결정, 다결정, 비정질 포함), SiGe(단결정, 다결정, 비정질 포함)를 포함할 수 있다.
상기 수직 상호 연결 구조(120)의 상기 비아 홀(122)이 상기 기판(106)위에 구성된 적층 구조를 관통되도록 식각되어 형성됨으로써, 상기 수직 상호 연결 구조의 측면에는 게이트(112)과 절연층(114)이 교대로 적층되어 배치된다.
도 1b 및 도 1c에 도시된 바와 같이, 상기 수직 상호 연결 구조의 하단부는 층간절연막에 구비된 배선 라인(130) 또는 기판 상에 만들어진 도전성 라인이나 회로(140)와 전기적으로 연결되는 것이 바람직하다. 본 실시예에 따른 상기 수직 상호 연결 구조는 게이트 절연막 스택 및 채널을 포함하지 않으며, 비아 홀 내부에 적어도 하나의 도전성 물질을 포함하는 제1 도전성 물질로 채워져 형성된 수직 배선 플러그를 구비한다. 상기 수직 상호 연결 구조는 도전층(104)을 가로질러 층간절연막(102) 영역에 형성된 하부 전극 또는 배선 라인(130)을 통해 수직 배선 플러그를 따라 하부에 있는 도전성 라인과 회로(140)에 전기적으로 연결될 수 있다. 상기 배선 라인은 제2 도전성 물질로 구성될 수 있으며, 제2 도전성 물질은 제1 도전성 물질을 포함할 수 있다.
상술한 수직 상호 연결 구조에 의해, 비아 홀을 셀 외부 영역에 형성하지 않고 셀 플러그와 같은 적층 구조에 형성하여 상부 전극과 하부 회로부 사이를 전기적으로 연결할 수 있다. 3차원 반도체 메모리 소자 하부 영역 또는 주변 영역에 존재하는 회로와 반도체 메모리 셀들이 신호를 주고 받을 수 있도록 수직 상호연결 구조가 이용될 수 있다.
전술한 구성을 갖는 본 발명의 제1 실시예에 따른 수직 상호 연결 구조를 통해, 모든 층의 게이트에 전기적으로 연결시킬 수 있으며, 전압을 공통적으로 쉽게 인가할 수 있게 된다. 또한, 본 실시예에 따른 3차원 적층형 메모리 장치는 수직 상호 연결 구조를 통해 하부 전극 또는 상부 전극에서 게이트로 전압을 인가할 수 있게 될 뿐만 아니라, 종래의 기술들의 구조에서는 각 층별 게이트로 연결되는 비아(via)를 형성하기 위하여 반드시 필요했던 slimming 영역들을 효과적으로 줄일 수 있게 된다.
또한, 본 발명에 따른 셀 영역에 형성된 수직 상호 연결 구조를 통해, 상부 전극과 하부 회로부를 연결하여, 셀의 외부 영역의 공간 사용없이 peri under cell 또는 cell over peri 기술을 효율적으로 가능하게 하여, 높은 공간 효율을 갖게 하며, 3D 뉴로모픽 하드웨어 기반 시스템의 수직 상호 연결 기술로서 이용될 수 있다.
도 1c를 참조하면, 수직 상호 연결 구조의 하단부의 아래의 기판에는 도전 영역(108)을 구성할 수 있다. 상기 수직 상호 연결 구조는 도전 영역(108)과 전기적으로 연결됨으로써, 상부 전극과 전기적으로 연결될 수 있으며, 또한 상기 도전 영역을 통해 주변 회로와 연결될 수도 있다. 상기 수직 상호 연결 구조의 하단의 도전 영역(108)은 비아 홀 형성 후 이온 주입을 통해 형성할 수 있다.
이하, 본 발명의 제1 실시예에 따른 3차원 적층형 메모리 장치의 제3 실시형태 및 제4 실시형태를 구체적으로 설명한다.
도 2a는 본 발명의 제1 실시예에 따른 3차원 적층형 메모리 장치에 있어서, 제3 및 제4 실시형태를 도시한 평면도이며, 도 2b는 제3 실시 형태에 대하여 도 2a의 A-A' 방향에 대한 단면도이다. 한편, 도 2c는 본 발명의 제1 실시예에 따른 3차원 적층형 메모리 장치에 있어서, 제4 실시형태에 대하여 도 2a의 A-A' 방향에 대한 단면도이다.
도 2a 내지 2c를 참조하면, 본 발명의 제1 실시예에 따른 3차원 적층형 메모리 장치의 제3 및 제4 실시 형태는 기판(106)위에 메모리 스택들이 배치되는 셀 영역과 회로들이 배치되는 회로 영역을 구비하는 3차원 적층형 메모리 장치로서, 상기 셀 영역에 수직형 메모리 스택들(110), 수직 상호 연결 구조((interconnect;120) 및 Y 및 Z 방향으로 확장된 셀 플러그 사이에 있는 트렌치(Trench; 150)를 구비한다. 본 실시형태에 따른 3차원 적층형 메모리 장치는, Y 및 Z 방향으로 확장된 셀 플러그 사이에 있는 트렌치(Trench; 150) 및 셀 플러그 하부 형상을 제외하고 상기 제1 실시예의 제1 및 제2 실시형태의 3차원 적층형 메모리 장치와 유사한 구조를 갖는다. 특히, 제3 실시형태와 제4 실시형태는 셀 플러그 하부 영역이 상이하다. 따라서, 중복되는 설명은 생략하거나 간단히 언급한다.
즉, 본 발명의 제1 실시예에 따른 3차원 적층형 메모리 장치의 상기 제3 및 제4 실시형태는, 셀 영역의 셀 플러그들(110) 사이에 배치된 트렌치(150)를 더 구비하는 것을 특징으로 한다. 상기 트렌치(150)는 셀 플러그들의 사이에 배치되며, 상기 적층 구조의 수직 방향을 따라 관통되도록 형성되고, 내부는 산화물로 채워진다.
도 2a 내지 2c를 참조하면, 셀 플러그(110) 및 수직 상호연결 구조(120)는 기판(106) 또는 제1 반도체 층(105)위에 형성될 수 있다. 도 2b를 참조하면, 상기 제1 반도체 층(105)은 단결정 실리콘, 폴리 실리콘으로 구성될 수 있다. 제1 반도체 층(105) 하부에는 도전성 라인 또는 회로(140)가 마련될 수 있고, 회로와 제1 반도체 층 사이에는 층간절연막(102)이 구비될 수 있다. 상기 층간절연막은 실리콘 산화막으로 구비될 수 있다. 도 2c를 참조하면, 수직 상호 연결 구조(220)의 하단의 기판 영역에는 배선 라인(130)이 구비된다.
상기 기판(106) 또는 제1 반도체 층(105) 상에는 셀 플러그(110) 및 수직 상호연결 구조(120)를 위한 비아 홀(122)이 마련될 수 있다. 상기 기판 또는 제1 반도체 층 내의 상기 트렌치(150) 아래 영역은 제1 도핑 영역(152)으로 구성될 수 있고 소오스 라인으로 이용될 수 있다. 일례로, 기판(106) 및 제1 반도체 층(105)은 P형 반도체로 구비될 수 있으며, 제1 도핑 영역은 N+ 영역으로 이루어질 수 있다. 상기 소오스 라인들은 공통으로 묶여 공통 소오스 라인을 형성할 수 있다. 상기 비아 홀은 제1 실시예의 수직 상호연결 구조 내 비아 홀과 동일하게 구성될 수 있다. 상기 비아 홀은 적어도 하나의 도전성 물질을 포함할 수 있고, 비아 홀 내부에 제1 도전성 물질로 채워진 기둥 형태의 수직 배선 플러그가 구비될 수 있다. 비아 홀은 제1 반도체 층을 가로질러 층간절연막 내 형성된 배선 라인에 전기적으로 연결될 수 있거나 또는 기판 내에 구비된 배선 라인에 연결될 수 있다. 도시되지 않았으나, 수직 배선 플러그와 기판 또는 제1 반도체 층 사이에는 실리콘 산화막 같은 산화막이 구비될 수 있다. 상기 제1 도전성 물질 및 배선 라인은 제1 실시예의 경우와 동일하게 구성될 수 있다.
전술한 실시예에 의해, 수직 상호연결을 위한 비아 홀은 셀 플러그가 형성된 스택 내에 함께 형성되어 상부 전극과 하부 회로 사이를 전기적으로 연결할 수 있다. 비아 홀을 통해 상부 전극과 하부 전극 또는 회로 사이에 신호를 전달할 수 있으며, 주변 회로와 스택 구조에 있는 셀들이 신호를 주고 받을 수 있다. 또한, 상기 수직 상호연결 구조를 통해 수직 배선 플러그에 상부 전극에만 또는 하부 배선 라인(130)에만 연결되어 상기 상부 전극 또는 하부 배선 라인에서 수직 배선 플러그에 전기적 신호를 인가할 수 있다.
본 실시 형태는 수직 배선 플러그와 게이트이 전기적으로 연결되어 제공될 수 있다. 셀 스택의 게이트와 전기적으로 연결된 수직 배선 플러그를 통해 수직 배선 플러그 하부 또는 상부에서 전압을 인가할 수 있다.
또한, 상술한 수직 상호연결 구조에 의해, 비아 홀이 형성된 셀 스택의 복수 게이트에 동시적으로 전기적 신호를 인가할 수 있다. 수직 배선 플러그 하부에는 회로 또는 도전성 라인이 구비될 수 있다.
이하, 본 발명의 제1 실시예에 따른 3차원 적층형 메모리 장치의 제5 및 제6 실시형태를 구체적으로 설명한다.
본 발명의 제1 실시예에 따른 3차원 적층형 메모리 장치의 제5 실시형태는, 셀 영역의 적층 구조가 비아 홀의 주변을 서로 다른 유전상수를 갖는 두 절연막이 교대로 적층되어 구성되는 것을 특징으로 한다. 예를 들면, 산화막(제1 절연막)과 질화막(제2 절연막)이 교대로 반복되어 적층된 구조가 구비될 수 있다. 그리고, 상기 수직 상호 연결 구조는 비아 홀내 도전성 기둥이 형성된 수직 배선 플러그를 구비한다.
본 발명의 제1 실시예에 따른 3차원 적층형 메모리 장치의 제6 실시형태는, 셀 영역의 적층 구조가 게이트 절연막 스택이 표면을 둘러싼 워드 라인과 절연막이 교대로 적층되어 구성된 것을 특징으로 한다.
전술한 제1 실시예에 따른 3차원 적층형 메모리 장치의 제5 및 제6 실시형태는, 셀 영역의 적층 구조를 제외한 다른 구조는 제1 실시예의 다른 실시 형태들과 유사하므로, 중복되는 설명은 생략한다.
< 제2 실시예 >
이하, 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치의 실시형태들을 구체적으로 설명한다.
이하, 도 3a 내지 도 3b를 참조하여 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치의 제1 실시형태에 대하여 구체적으로 설명한다. 본 발명의 제2 실시예는 제1 실시예와 수직 상호 연결 구조에 대한 비아 홀의 구조가 서로 상이하며, 그 외의 구성은 모두 유사하다. 따라서, 본 실시예에서는 제1 실시예와 유사하거나 동일한 구조에 대한 설명은 생략하고 제1 실시예와 상이한 구조에 대해서만 설명한다.
도 3a는 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치를 도시한 평면도이며, 도 3b는 제2 실시예에 따른 3차원 적층형 메모리 장치의 제1 실시형태에 대한 도 3a의 A-A' 방향에 대한 단면도이다. 도 3c는 제2 실시예에 따른 3차원 적층형 메모리 장치의 제2 실시형태에 대한 도 3a의 A-A' 방향에 대한 단면도이다. 도 3b에 도시된 본 실시예에 따른 제1 실시형태는 본 발명의 개념도를 보이기 위한 일례이다.
도 3a 내지 3c를 참조하면, 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치의 제1 및 제2 실시 형태는, 도전층(204) 및 기판(206)위에 메모리 스택들이 배치되는 셀 영역과 회로들이 배치되는 회로 영역을 구비하는 3차원 적층형 메모리 장치로서, 상기 셀 영역에 수직형 메모리 스택들과 수직 상호 연결 구조((interconnect;220)를 구비한다. 본 발명의 제2 실시예에 의한 비휘발성 메모리 소자는 셀 플러그(210) 영역에 형성되며, 수직 상호 연결 구조(220)는 비아 홀(222)을 통해 이루어진다. 제2 실시예에 따른 3차원 적층형 메모리 장치의 셀 영역은 제1 실시예의 그것들과 동일하므로, 중복되는 설명은 생략한다.
상기 셀 플러그(210)는 채널(216) 및 채널과 게이트(212) 사이에 배치된 게이트 절연막 스택(215)을 포함할 수 있다. 상기 채널(216)은 폴리실리콘 또는 단결정 실리콘으로 구성될 수 있으며, 필요에 따라, 채널은 도핑이 되지 않거나 P형 불순물이 도핑될 수 있다. 상기 채널은 속이 빈 파이프(pipe) 형상 또는 마카로니(macaroni) 형상으로 구성되고 내부는 산화물 필러(oxide pillar)(217)로 채워지거나, 내부가 비어 있지 않은 필러 형태로 구성될 수 있다.
제2 실시예에 따른 3차원 적층형 메모리 장치의 상기 수직 상호 연결 구조(220)의 상기 비아 홀(222)이 상기 도전층(204) 또는 기판(206)위에 구성된 적층 구조를 관통되도록 식각되어 형성됨으로써, 상기 수직 상호 연결 구조의 측면에는 게이트(212)과 절연층(214)이 교대로 적층되어 배치된다.
수직 상호 연결 구조(220)을 위한 비아 홀(222)은 채널(216), 채널과 게이트(212) 사이에 게이트 절연막 스택(215)을 포함할 수 있다. 비아 홀의 채널, 게이트 절연막 스택(215)은 셀 플러그의 채널, 게이트 절연막 스택과 동일하게 생성될 수 있다. 비아 홀은 내부에 적어도 하나의 도전성 물질을 포함할 수 있다. 예를 들면, 비아 홀의 내부에 제1 도전성 물질로 구성된 도전성 기둥의 수직 배선 플러그(224)가 형성되고 채널(216)과 수직 배선 플러그(224) 사이에 실리콘 산화막과 같은 절연막(218)이 형성될 수 있다. 비아 홀(222)은 도전층(204)을 가로질러 층간절연막(202) 내 형성된 배선 라인(230)을 통해 수직 배선 플러그(224)를 따라 하부에 있는 도전성 라인과 회로(240)에 전기적으로 연결될 수 있다. 상기 제1 도전성 물질은 전기전도성을 갖는 금속 물질(metal), 이원계 및 다원계 합금(alloy), 금속 질화물, 도핑된 반도체 (단결정, 다결정, 비정질 포함), 실리사이드(silicide) 중 하나로 구성될 수 있다. 상기 도핑된 반도체는 고농도로 도핑된 n형(n+) 또는 p형(p+) 반도체로, 고농도로 도핑된 Si(단결정, 다결정, 비정질 포함), Ge(단결정, 다결정, 비정질 포함), SiGe(단결정, 다결정, 비정질 포함)를 포함할 수 있으며, 저항이 낮은 도전성 물질이어야 바람직하다. 상기 배선 라인(230)은 제2 도전성 물질로 구성될 수 있으며, 제2 도전성 물질은 제1 도전성 물질을 포함할 수 있다.
상술한 수직 상호연결 구조에 의해, 비아 홀을 셀 외부 영역에 형성하지 않고 셀 플러그와 같은 스택 내에 형성하여 상부 전극과 하부 배선이나 회로부 사이를 전기적으로 연결할 수 있다. 3차원 반도체 메모리 소자 하부 영역 또는 주변 영역에 존재하는 회로와 반도체 메모리 셀들이 신호를 주고 받을 수 있도록 수직 상호연결 구조가 이용될 수 있다.
또한, 상술한 수직 상호연결 구조에서 비아 홀 내 채널을 접지시켜 수직 상호연결 구조와 주변 셀 플러그 및 수직 상호연결 구조 사이의 혼선(crosstalk)을 차단할 수 있으며, 수직 상호연결을 위한 배선과 주변의 게이트들 사이의 커플링(coupling)을 방지할 수 있다.
도 3c를 참조하면, 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치의 제2 실시 형태는, 셀 영역의 하단에 기판(substrate; 206)을 구비하고, 셀 플러그의 아래의 기판은 n+또는 p+도핑 영역(207)으로 구성하고, 수직 상호 연결 구조의 하단부의 아래의 기판에는 도전 영역(208)을 구성할 수 있다. 상기 수직 상호 연결 구조는 도전 영역(208)과 전기적으로 연결됨으로써, 상부 전극과 전기적으로 연결될 수 있으며, 또한 상기 도전 영역을 통해 주변 회로와 연결될 수도 있다. 상기 수직 상호 연결 구조의 하단의 도전 영역(208)은 비아 홀 형성 후 이온 주입을 통해 형성할 수 있다.
또한, 상기 수직 상호연결 구조를 통해 수직 배선 플러그에 상부 전극에만 또는 하부 배선 라인(230)이나 도전 영역(208)에만 연결되어 상기 상부 전극 또는 하부 배선 라인이나 도전 영역에서 수직 배선 플러그에 전기적 신호를 인가할 수 있다.
도시한 3차원 반도체 메모리 소자는, 예시적일 뿐 본 발명이 이에 한정되지 않는다. 전술한 3차원 반도체 메모리 소자는 BiCS(Bit Cost Scalable technology), P-BiCS(Pipe-shaped BiCS) 또는 SMArT(Stacked Memory Array Transistor) 구조를 가질 수 있으며, 전술한 수직 상호연결 구조와 동일한 스택 내에서 제공될 수 있다. BiCS 구조(H. Tanaka et al., Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory, in Technical Digest of Symposium on VLSI Technology, pp. 14-15, 2007) 및 P-BiCS(R. Katsumata et al., Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices, in Technical Digest of Symposium on VLSI Technology, pp. 136-134, 2009) 구조는 Toshiba에 의해 발표되었으며, SMArT 구조(E.-S. Choi and S.-K. Park, Device considerations for high density and highly reliable 3D NAND flash cell in near future, in Technical Digest of International Electron Devices Meeting, pp. 211-214, 2012)는 SK Hynix에 의해 발표되었다.
이하, 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치의 제3 실시형태를 구체적으로 설명한다. 도 4는 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치에 있어서, 제3 실시형태를 도시한 부분 단면도이다.
도 4를 참조하면, 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치의 제3 실시형태는, 비아 홀의 주변의 적층 구조가 추가적으로 서로 다른 유전상수를 갖는 두 절연막이 교대로 적층되어 구성되는 것을 특징으로 한다. 예를 들면, 산화막(제1 절연막)과 질화막(제2 절연막)이 교대로 반복되어 적층된 구조가 구비될 수 있다.
상기 수직 상호 연결 구조는 비아 홀내 도전성 물질이 채워져 형성된 제1 전극을 구비하며, 상기 제1 전극은 금속, 고농도로 도핑된 n형(n+) 또는 p형(p+) 폴리실리콘, 실리사이드 등을 포함하는 도전성 물질로 이루어져 수직 상호연결의 역할을 한다. 비아 홀 주변의 복수의 절연막과 제1 전극의 사이에 제2 반도체 영역이 구비될 수 있다. 상기 제2 반도체 영역은 셀 플러그의 채널과 동일하게 구비될 수 있다. 상기 제2 반도체 영역과 제1 전극 사이에는 제3 절연막이 구비될 수 있다. 제3 절연막은 실리콘 산화막, 금속 산화막, 질화막 등을 포함할 수 있다. 상기 수직 상호연결 구조에서 비아 홀 내 제2 반도체 영역을 접지시킴으로써 수직 상호연결 구조와 주변 셀 플러그 및 수직 상호연결 구조 사이의 혼선을 차단할 수 있으며, 수직 상호연결을 위한 배선과 주변의 게이트들 사이의 커플링을 방지할 수 있다.
또한, 상기 비아 홀 내 제1 전극과 제2 반도체 영역을 두 노드로 하여 실린더형 캐패시터(cylindrical capacitor)를 구비할 수 있으며, 효과적으로 큰 정전용량(capacitance)을 가지는 캐패시터를 제공할 수 있다.
이하, 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치의 제4 실시형태를 구체적으로 설명한다.
도 5는 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치에 있어서, 제4 실시형태를 도시한 부분 단면도이다.
도 5를 참조하면, 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치의 제4 실시형태는, 셀 영역의 적층 구조가 게이트 절연막 스택이 표면을 둘러싼 워드 라인과 절연막이 교대로 적층되어 구성될 수 있다. 따라서, 수직 상호 연결 구조의 비아홀의 측면에도 게이트 절연막 스택이 표면을 둘러싼 워드 라인과 절연막이 교대로 적층되어 배치된다.
이하, 도 6a 내지 도 6b를 참조하여 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치의 제5 및 제6 실시형태에 대하여 구체적으로 설명한다.
도 6a는 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치의 제5 및 제6 실시형태를 도시한 평면도이며, 도 6b는 제2 실시예에 따른 3차원 적층형 메모리 장치의 제5 실시형태에 대한 도 6a의 A-A' 방향에 대한 단면도이다. 도 6c는 제2 실시예에 따른 3차원 적층형 메모리 장치의 제6 실시형태에 대한 도 6a의 A-A' 방향에 대한 단면도이다. 도 6b에 도시된 본 실시예에 따른 제6 실시형태는 본 발명의 개념도를 보이기 위한 일례이다.
도 6a 내지 6c를 참조하면, 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치의 제5 및 제6 실시 형태는, 셀 플러그(210) 내부에 도전성 물질이 채워져 필러(pillar) 형태로 구성된 도전성 전극(219)을 구비하는 것을 특징으로 한다. 상기 셀 플러그 내부의 도전성 전극(219)은 수직 상호 연결 구조(220)의 비아 홀(222)에 형성된 도전성 기둥의 수직 배선 플러그(224)와 동일한 물질로 구성될 수 있다. 상기 셀 플러그 내부의 채널(216)과 도전성 전극(219) 사이에는 내부가 비워진 튜브 형태의 산화막(217)이 마련될 수 있으며, 상기 산화막(217)은 도전성 전극(219)과 채널(216)을 전기적으로 분리시키도록 한다.
상술한 구조에 의해, 상부 전극으로부터 연결될 수 있는 셀 플러그의 도전성 전극에 전압을 인가할 수 있다. 예를 들어, 해당 셀 플러그의 스트링 내 셀 트랜지스터들에 동일한 패스 전압(pass voltage)을 인가할 수 있어 셀 읽기 및 쓰기 시에 유용하게 이용될 수 있다.
또한, 상기 수직 상호연결 구조를 통해 수직 배선 플러그에 상부 전극에만 또는 하부 배선 라인(230)이나 도전 영역(208)에만 연결되어 상기 상부 전극 또는 하부 배선 라인이나 도전 영역에서 수직 배선 플러그에 전기적 신호를 인가할 수 있다.
도 6c를 참조하면, 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치의 제6 실시 형태는, 제5 실시 형태와는 기판의 구조가 상이한 것으로서, 셀 플러그의 하단의 기판(206) 영역에는 n+ 또는 p+ 고농도 도핑 영역(207)이 구비되고, 수직 상호 연결 구조(220)의 하단의 기판(206) 영역에는 도전 영역(208)이 구비되는 것을 특징으로 한다.
이하, 도 7a 내지 도 7c를 참조하여 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치의 제7 및 제8 실시형태에 대하여 구체적으로 설명한다.
도 7a는 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치의 제7 및 제8 실시형태를 도시한 평면도이며, 도 7b는 제2 실시예에 따른 3차원 적층형 메모리 장치의 제7 실시형태에 대한 도 7a의 A-A' 방향에 대한 단면도이다. 도 7c는 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치의 제8 실시형태에 대한 도 7a의 A-A' 방향에 대한 단면도이다.
도 7a 내지 7c를 참조하면, 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치의 제7 및 제8 실시 형태는, 셀 영역내에 Y 및 Z 방향으로 확장된 셀 플러그 사이에 배치된 트렌치(250)를 더 구비하는 것을 특징으로 한다. 제7 및 제8 실시형태는 트렌치(Trench, T) 및 셀 플러그 하부 형상을 제외하고 상기 제2 실시예의 제1 및 제2 실시형태에 따른 3차원 적층형 메모리 장치와 유사한 구조를 갖는다. 따라서, 중복되는 설명은 생략하거나 간단히 언급한다.
도 7a 내지 7c를 참조하면, 셀 플러그(210) 및 수직 상호연결 구조(220)는 기판(206) 또는 제1 반도체 층(205) 위에 형성될 수 있다. 상기 제1 반도체 층(205)은 단결정 실리콘, 폴리 실리콘으로 구성될 수 있다. 상기 기판(206) 또는 제1 반도체 층(204) 하부에는 도전성 라인 또는 회로(240)가 마련될 수 있고, 회로와 제1 반도체 층 사이에는 층간절연막(202)이 구비될 수 있다. 상기 층간절연막은 실리콘 산화막으로 구비될 수 있다.
도 7c를 참조하면, 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치의 제8 실시 형태는, 제7 실시 형태와는 기판의 구조가 상이한 것으로서, 셀 영역의 하단에 기판(206)이 구비되며, 트렌치(250) 영역의 하단의 기판 영역에는 n+ 또는 p+ 고농도 도핑 영역(252)이 구비되고, 수직 상호 연결 구조(220)의 하단의 기판 영역에는 도전 영역(230)이 구비되는 것을 특징으로 한다.
상기 기판(206) 또는 제1 반도체 층(205) 상에는 셀 플러그(210) 및 수직 상호 연결 구조(220)을 위한 비아 홀(222)이 마련될 수 있다. 상기 셀 플러그 사이 트렌치(250)는 산화물로 이루어질 수 있다. 상기 기판 또는 제1 반도체 층 내 상기 트렌치 아래 영역은 제1 도핑 영역(252)으로 구성될 수 있고 소오스 라인으로 이용될 수 있다. 일례로, 기판 및 제1 반도체 층은 P형 반도체로 구비될 수 있으며, 제1 도핑 영역은 N+ 영역으로 이루어질 수 있다. 상기 소오스 라인들은 공통으로 묶여 공통 소오스 라인을 형성할 수 있다. 상기 비아 홀은 제2 실시예의 제1 및 제2 실시형태에 따른 수직 상호연결 구조 내 비아 홀과 동일하게 구성될 수 있다. 상기 비아 홀은 적어도 하나의 도전성 물질을 포함할 수 있고, 비아 홀 내부에 제1 도전성 물질로 채워진 기둥 형태의 수직 배선 플러그(224)가 구비될 수 있다. 비아 홀은 제1 반도체(204) 층을 가로질러 층간절연막(202) 내 형성된 배선 라인(230)에 연결될 수 있거나 또는 기판 내에 구비된 배선 라인(230)에 연결될 수 있다. 수직 배선 플러그(224)와 기판(206) 또는 제1 반도체 층(205) 사이에는 실리콘 산화막 같은 산화막(202)이 구비될 수 있다. 상기 제1 도전성 물질 및 배선 라인은 제2 실시예의 제1 및 제2 실시형태의 그것들과 동일하게 구성될 수 있다.
전술한 실시예에 의해, 수직 상호연결을 위한 비아 홀은 셀 플러그가 형성된 스택 내에 함께 형성되어 상부 전극과 하부 회로 사이를 전기적으로 연결할 수 있다. 비아 홀을 통해 상부 전극과 하부 전극 또는 회로 사이에 신호를 전달할 수 있으며, 주변 회로와 스택 구조에 있는 셀들이 신호를 주고 받을 수 있다.
또한, 상기 수직 상호연결 구조를 통해 수직 배선 플러그에 상부 전극에만 또는 하부 배선 라인(230)에만 연결되어 상기 상부 전극 또는 하부 배선 라인에서 수직 배선 플러그에 전기적 신호를 인가할 수 있다.
또한, 상술한 수직 상호연결 구조에서 비아 홀 내 채널을 접지시켜 수직 상호연결 구조와 주변 셀 플러그 및 수직 상호연결 구조 사이의 혼선을 차단할 수 있으며, 수직 상호연결을 위한 배선과 주변의 게이트들 사이의 커플링을 방지할 수 있다.
도시한 3차원 반도체 메모리 소자는, 예시적일 뿐 본 발명이 이에 한정되지 않는다. 전술한 3차원 반도체 메모리 소자는 TCAT(Terabit Cell Array Transistor) 구조를 가질 수 있으며, 전술한 수직 상호연결 구조와 동일한 스택 내에서 제공될 수 있다. TCAT 구조(J. Jang et al., Vertical cell array using TCAT (Terabit Cell Array Transistor) technology for ultra high density NAND flash memory, in Technical Digest of Symposium on VLSI Technology, pp. 192-193, 2009)는 Samsung에 의해 발표되었다.
도 8은 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치의 제9 실시형태에 대한 셀 플러그(210)와 수직 상호 연결 구조(220)에 대한 부분 단면도이다. 도 8를 참조하면, 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치의 제9 실시 형태는, 셀 플러그 내부에 도전성 전극(219)을 포함하고, 수직 상호 연결 구조의 비아홀 내부에 수직 배선 플러그(224)를 구비하는 것을 특징으로 하며, 상기 수직 배선 플러그는 기판 내 도전 영역(230)에 연결된다. 상기 도전성 전극은 필러 형태로 구성될 수 있으며, 비아 홀의 수직 배선 플러그와 동일한 물질로 구성될 수 있다. 채널과 도전성 전극 사이에는 튜브 형태의 산화막이 마련될 수 있으며, 상기 산화막은 도전성 전극과 채널을 전기적으로 분리시키도록 한다. 상기 수직 상호 연결 구조(220)를 위한 비아 홀은 채널(216), 채널과 게이트(212) 사이에 게이트 절연막 스택(215)을 포함할 수 있다. 비아 홀의 채널, 게이트 절연막 스택(215)은 셀 플러그의 채널, 게이트 절연막 스택과 동일하게 생성될 수 있다.
상술한 구조에 의해, 상부 전극으로부터 연결될 수 있는 셀 플러그의 도전성 전극에 전압을 인가할 수 있다. 예를 들어, 해당 셀 플러그의 스트링 내 셀 트랜지스터들에 동일한 패스 전압을 인가할 수 있어 셀 읽기 및 쓰기 시에 유용하게 이용될 수 있다.
또한, 상기 수직 상호연결 구조를 통해 수직 배선 플러그에 상부 전극에만 또는 상기 기판의 도전 영역에만 연결되어 상기 상부 전극 또는 기판의 도전 영역에서 수직 배선 플러그에 전기적 신호를 인가할 수 있다.
이하, 도 9a 내지 도 9b를 참조하여 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치의 제10 실시형태에 대하여 구체적으로 설명한다.
도 9a는 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치의 제10 실시형태를 도시한 평면도이며, 도 9b는 제2 실시예에 따른 3차원 적층형 메모리 장치의 제10 실시형태에 대한 도 9a의 A-A' 방향에 대한 단면도이다. 도 9a 내지 9b를 참조하면, 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치의 제10 실시 형태는, 셀 플러그 하부 형상을 제외하고 상기 제2 실시예의 반도체 메모리 소자 및 수직 상호연결 구조와 유사한 구조를 갖는다. 따라서, 중복되는 설명은 생략하거나 간단히 언급한다.
도 9a 및 도 9b를 참조하면, 제1 반도체 층 아래 층간절연막 내 영역에서 셀 플러그 하부에는 에치 정지층(etch stop layer)(260)이 구비될 수 있고, 상기 에치 정지층은 실리콘 산화물을 포함하는 산화물 및 실리콘 질화물을 포함하는 질화물과 식각비가 다른 물질(예를 들어, 실리콘)로 구성할 수 있다. 상기 비아 홀(222)은 적어도 하나의 도전성 물질을 포함할 수 있으며, 제1 반도체 층(205)을 가로질러 하부 층간절연막(202) 내 배선 라인(230)에 전기적으로 연결될 수 있다. 상기 비아 홀은 제2 실시예에서의 비아 홀과 동일한 형상을 가질 수 있다. 셀 플러그 내 도전성 전극 및 비아 홀 내 수직 배선 플러그와 제1 반도체 층 사이에는 적어도 하나의 절연막(예를 들어, 실리콘 산화막)이 형성될 수 있다.
전술한 수직 상호연결 구조에 의해, 비아 홀을 셀 외부 영역에 형성하지 않고 셀 플러그와 같은 스택 내에 형성하여 상부 전극과 하부 회로부 사이를 전기적으로 연결할 수 있다. 또한, 3차원 반도체 메모리 소자 하부 영역 또는 주변 영역에 존재하는 회로와 반도체 메모리 셀들이 신호를 주고 받을 수 있도록 수직 상호연결 구조가 이용될 수 있다.
또한, 상기 수직 상호연결 구조를 통해 수직 배선 플러그에 상부 전극에만 또는 하부 배선 라인에만 연결되어 상기 상부 전극 또는 하부 배선 라인에서 수직 배선 플러그에 전기적 신호를 인가할 수 있다.
전술한 구조에 의해, 상부 전극으로부터 연결될 수 있는 셀 플러그(210)의 도전성 전극(219)에 전압을 인가할 수 있다. 예를 들어, 해당 셀 플러그의 스트링 내 셀 트랜지스터들에 동일한 패스 전압을 인가할 수 있어 셀 읽기 및 쓰기 시에 유용하게 이용될 수 있다.
도 10은 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치의 제11 실시형태에 대한 셀 플러그(210)와 수직 상호 연결 구조(220)에 대한 부분 단면도이다. 도 10을 참조하면, 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치의 제11 실시 형태는, 셀 플러그(210) 및 수직 상호연결 구조(220)의 하부가 기판(206)으로 대체된 것을 제외하고 상기 제2 실시예의 제10 실시예의 3차원 적층형 메모리 장치와 유사한 구조를 갖는다. 따라서, 중복되는 설명은 생략하거나 간단히 언급한다.
셀 플러그(210)는 기판 내에 구비된 제1 도핑 영역(262)과 셀 플러그 내 도전성 전극(219)을 통해 전기적으로 연결될 수 있다. 상기 제1 도핑 영역(262)은 예를 들어, N+ 영역으로 이루어질 수 있다. 트렌치(250) 아래 영역은 N+ 영역으로 구성되지 않을 수 있으며, 상기 제1 도핑 영역(262)이 소오스 라인으로 제공될 수 있다. 상기 소오스 라인은 셀 플러그 내 도전성 전극(219)을 통해 상부 전극으로 연결될 수 있으며, 상부 전극에서 소오스 라인으로 신호를 전달할 수 있다.
수직 상호 연결 구조(220)는 셀 외부 영역에 형성하지 않고 셀 플러그와 같은 스택 내에 형성하여 상부 전극과 하부 회로부 사이를 전기적으로 연결할 수 있다. 또한, 3차원 반도체 메모리 소자 하부 영역 또는 주변 영역에 존재하는 회로와 반도체 메모리 셀들이 신호를 주고 받을 수 있도록 수직 상호연결 구조가 이용될 수 있다.
도 11은 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치의 제12 실시형태에 대한 셀 플러그와 수직 상호 연결 구조에 대한 부분 단면도이다. 도 11을 참조하면, 본 발명의 제2 실시예에 따른 3차원 적층형 메모리 장치의 제12 실시 형태는 셀 영역과 주변 회로 영역을 포함할 수 있다. 셀 스트링의 접지 선택 라인(Ground Select Line)과 기판 사이 절연층을 두껍게 구성하여 기판 상에 배치된 주변 회로 영역의 회로 트랜지스터들을 구성하기 위한 영역을 제공할 수 있다. 도시되지는 않았으나, 상기 주변 회로 영역은 콘택 플러그들 및 배선 라인들을 포함할 수 있다. 상기 주변 회로 영역에서 예시적으로 도시된 하나의 N형 회로 트랜지스터는 게이트, 게이트 절연막 스택, 소오스/드레인으로 제공되는 게이트 양 측의 기판 내 N+ 영역, P-웰(well), 및 P+ 접촉 영역(contact region)을 포함할 수 있다. 상기 N형 트랜지스터에 실리콘 산화물로 이루어진 STI(shallow trench isolation) 트렌치(trench)가 구비될 수 있다.
< 제3 실시예 >
이하, 본 발명의 제3 실시예에 따른 3차원 적층형 메모리 장치의 실시형태들을 구체적으로 설명한다.
이하, 도 12a 내지 도 12e를 참조하여 본 발명의 제3 실시예에 따른 3차원 적층형 메모리 장치의 제1 및 제2 실시형태에 대하여 구체적으로 설명한다. 본 실시예에서는 제1 및 제2 실시예와 유사하거나 동일한 구조에 대한 설명은 생략하고 제1 실시예 또는 제2 실시예와 상이한 구조에 대해서만 설명한다.
도 12a는 본 발명의 제3 실시예에 따른 3차원 적층형 메모리 장치를 도시한 평면도이며, 도 12b는 제3 실시예에 따른 3차원 적층형 메모리 장치의 제1 실시형태에 대한 도 12a의 A-A' 방향에 대한 단면도이며, 도 12c는 제3 실시예에 따른 3차원 적층형 메모리 장치의 제1 실시형태에 대한 도 12a의 B-B' 방향에 대한 단면도이다.
도 12a 내지 12c를 참조하면, 본 발명의 제3 실시예에 따른 3차원 적층형 메모리 장치의 제1 실시 형태는, 기판 상에 만들어진 도전성 라인이나 회로(340), 그 위에 만들어진 층간절연막(300), 상기 층간 절연막 위에 셀 영역에 형성된 적층 구조, 상기 적층 구조의 수직 방향을 따라 형성된 셀 플러그들(310), 트렌치들(350) 및 상기 셀 영역에 형성된 수직 상호 연결 구조(320)를 구비한다. 상기 셀 플러그는 기판 위에 수직 방향의 필러(pillar) 모양을 갖는 메인 게이트(main gate)(317), 메인 게이트 주변에 형성된 채널(316), 채널(316)과 메인 게이트(317) 사이에 형성된 메인 게이트 절연막 스택(311)을 구비하며, 상기 채널(316) 주변에는 상기 적층 구조들이 배치된다. 상기 적층 구조는 복수의 전극 층들(electrode layers)(312), 복수의 컨트롤 게이트들(control gates)(314), 상기 컨트롤 게이트들을 둘러싸며 컨트롤 게이트들과 채널 사이에 형성된 복수의 컨트롤 게이트 절연막 스택들(313)을 포함한다. 상기 컨트롤 게이트들(314)과 전극층들(312)은 교대로 번갈아 적층되어 구비된다.
상기 기판 위에는 셀 플러그(310) 및 수직 상호 연결 구조(320)를 위한 비아 홀이 마련될 수 있다. 셀 플러그 및 수직 상호 연결 구조를 위한 비아 홀은 수직 방향의 메인 게이트(317), 메인 게이트 절연막 스택(311), 채널(316)로 구성될 수 있다. 상기 게이트 절연막 스택, 채널은 각각 본 발명의 제1 및 제2 실시예의 게이트 절연막 스택, 채널과 동일한 물질로 구성될 수 있다. 셀 플러그들 사이, 셀 플러그와 비아 홀 사이에는 산화물로 이루어진 트렌치(350)가 구비된다.
상기 기판은 실리콘 산화막 기판 또는 반도체 기판으로 사용할 수 있다. 상기 기판이 반도체 기판일 경우, 상기 기판상에 도전성 라인 또는 회로(340)가 마련될 수 있고, 회로와 셀 스택 사이에는 층간절연막이 구비될 수 있다. 상기 층간절연막은 예를 들어 실리콘 산화막을 포함할 수 있다. 상기 층간절연막 내 영역에서 셀 플러그 하부에는 에치 정지층(360)이 구비될 수 있고 본 발명의 제2 실시예에서의 에치 정지층과 동일하게 구성될 수 있다. 상기 비아 홀은 내부의 수직 배선 플러그(324) 역할을 하는 메인 게이트를 통해 하부 층간절연막 내 배선 라인(330)에 전기적으로 연결될 수 있다.
셀 스택 상부에서 셀 플러그의 메인 게이트들은 같은 워드 라인 상에서 연결될 수 있다. 도시되지는 않았으나, 수직 상호 연결 구조를 위한 도전성 비아 홀의 메인 게이트는 셀 플러그의 메인 게이트와 같은 워드 라인 상에서 분리될 수 있다.
도시한 반도체 메모리 소자 및 수직 상호연결 구조는 미국등록특허 제 10,103,162호의 수직 뉴로모픽 소자에 적용될 수 있다. 상기 수직 상호연결 구조의 도전성 비아 홀을 통해 셀 스택 하부의 회로에서 또는 상부 전극에서 워드 라인에 전압을 인가할 수 있다. 본 구조에서 워드 라인으로 신호가 인가되는 경우, 워드 라인과 수직한 비트 라인 또는 소오스 라인의 전극층에서 워드 라인 신호에 따른 전류가 합해져 가중치 합 연산이 수행될 수 있다. 도시되지 않았으나, 해당 전극층과 수직 상호연결을 위한 도전성 비아 홀을 연결시켜 셀 스택 하부의 주변 회로로 합해진 전류 신호를 전달할 수 있다.
도 12d는 제3 실시예에 따른 3차원 적층형 메모리 장치의 제2 실시형태에 대한 도 12a의 A-A' 방향에 대한 단면도이며, 도 12e는 제3 실시예에 따른 3차원 적층형 메모리 장치의 제2 실시형태에 대한 도 12a의 B-B' 방향에 대한 단면도이다. 도 12d 내지 12e를 참조하면, 본 발명의 제3 실시예에 따른 3차원 적층형 메모리 장치의 제2 실시 형태는, 셀 영역 아래에는 반도체 기판(306)으로 구성되며, 수직 상호 연결 구조의 하단에 위치한 기판 내부에는 제2 도전성 물질로 이루어진 제2 도전 영역(330)을 구비하며, 상기 수직 상호 연결 구조(320)는 상기 제2 도전 영역(330)과 전기적으로 연결된다. 상기 제2 도전 영역(330)은 주변 회로와 연결되거나 컨트롤러와 연결될 수 있다.
< 제4 실시예 >
이하, 본 발명의 제4 실시예에 따른 3차원 적층형 메모리 장치의 실시형태들을 구체적으로 설명한다.
이하, 도 13a 내지 도 13e를 참조하여 본 발명의 제4 실시예에 따른 3차원 적층형 메모리 장치의 제1 및 제2 실시형태에 대하여 구체적으로 설명한다. 본 실시예에서는 제1 및 제2 실시예와 유사하거나 동일한 구조에 대한 설명은 생략하고 제1 실시예 또는 제2 실시예와 상이한 구조에 대해서만 설명한다.
도 13a는 본 발명의 제4 실시예에 따른 3차원 적층형 메모리 장치를 도시한 평면도이며, 도 13b는 제4 실시예에 따른 3차원 적층형 메모리 장치의 제1 실시형태에 대한 도 13a의 A-A' 방향에 대한 단면도이며, 도 13c는 제4 실시예에 따른 3차원 적층형 메모리 장치의 제1 실시형태에 대한 도 13a의 B-B' 방향에 대한 단면도이다. 도 13a 내지 13c를 참조하면, 본 발명의 제4 실시예에 따른 3차원 적층형 메모리 장치의 제1 실시 형태는, 기판 위에 수직 방향의 필러 모양을 가지는 워드 라인(417), 워드 라인(417) 주변에 형성된 게이트 절연막 스택(415), 셀 플러그(410) 및 수직 상호연결 구조(420)을 위한 비아 홀(422) 주변에 번갈아 적층된 복수의 전극층들(412)과 절연층들(414), 그리고 전극층(412)과 게이트 절연막 스택(415) 사이에 형성된 튜브 모양의 채널(416)을 포함한다. 상기 게이트 절연막 스택(415), 채널(416)은 각각 본 발명의 제3 실시예의 게이트 절연막 스택, 채널과 동일한 물질로 구성될 수 있다. 셀 플러그들 사이, 셀 플러그와 비아 홀 사이에는 산화물로 이루어진 트렌치(450)가 구비된다. 상기 셀 스택 하부는 층간 절연막(400), 셀 플러그 하부에 에치 정지층(460), 비아 홀 하부 층간절연막(400) 내에 형성된 도전 영역(430), 그리고 기판상에 만들어진 도전성 라인이나 회로(440)를 본 발명의 제3 실시예와 유사하게 구성할 수 있다.
셀 스택 상부에서 셀 플러그의 워드 라인들(417)은 같은 상부 워드 라인(419) 상에서 연결될 수 있다. 도시되지는 않았으나, 수직 상호 연결 구조(420)의 도전성 비아 홀의 수직 배선 플러그(424)는 셀 플러그의 워드 라인(417)과 상부 워드 라인(419) 상에서 분리될 수 있으며, 상부 워드 라인(419)과 다른 상부 전극에 구분되어 연결될 수 있다.
도 13d는 제4 실시예에 따른 3차원 적층형 메모리 장치의 제2 실시형태에 대한 도 13a의 A-A' 방향에 대한 단면도이며, 도 13e는 제4 실시예에 따른 3차원 적층형 메모리 장치의 제2 실시형태에 대한 도 13a의 B-B' 방향에 대한 단면도이다. 도 13d 내지 13e를 참조하면, 본 발명의 제4 실시예에 따른 3차원 적층형 메모리 장치의 제2 실시 형태는, 셀 영역 아래에는 기판(406)으로 구성되며, 수직 상호 연결 구조(420)의 하단에 위치한 기판 내부에는 제2 도전성 물질로 이루어진 제2 도전 영역(430)을 구비하며, 상기 수직 상호 연결 구조(420)는 상기 제2 도전 영역(430)과 전기적으로 연결된다. 상기 제2 도전 영역은 주변 회로와 연결되거나 컨트롤러와 연결될 수 있다.
도 14a는 본 발명의 제4 실시예에 따른 3차원 적층형 메모리 장치의 제3 실시형태를 도시한 평면도이며, 도 14b는 제4 실시예에 따른 3차원 적층형 메모리 장치의 제3 실시형태에 대한 부분 단면도이다. 도 14a 내지 14b를 참조하면, 본 발명의 제4 실시예에 따른 3차원 적층형 메모리 장치의 제3 실시 형태는, 수직 상호 연결 구조가 전극층 중 하나를 수직으로 필러 형태로 관통하여 도전성 물질로 채워 구성할 수 있다. 상기 도전성 물질은 금속, 고농도로 도핑된 n형(n+) 또는 p형(p+) 폴리실리콘, 실리사이드를 포함할 수 있다. 예를 들어, 워드 라인이 N개, 비트 라인이 M개(M, N은 5 이상의 정수)이 구성될 수 있고 소오스 라인에 도전성 비아 홀을 구비할 수 있다.
도시한 수직 상호연결 구조에 의해, 도전성 비아 홀을 통한 상부에서 하부 또는 하부에서 상부로 신호 전달을 할 수 있다. 또한, 적층된 소오스 라인별 컨택 플러그를 개별적으로 구성할 필요 없이 공통 소오스 컨택 플러그를 상기 수직 상호연결 구조를 통해 구성할 수 있고, 전극 컨택 플러그 형성을 위한 영역의 면적을 효과적으로 줄일 수 있다.
전술한 반도체 메모리 소자 및 수직 상호연결 구조에 의해, 상기 N개의 워드 라인으로 신호가 인가되는 경우, 워드 라인과 수직한 비트 라인을 따라 워드 라인 신호에 따른 전류가 합해져 수평 방향으로 가중치 합 연산이 수행될 수 있다. 또한, 상기 M개의 비트 라인으로 신호가 인가되는 경우, 공통 소오스 컨택 플러그 역할을 하는 수직 상호연결 비아 홀을 통해 각 층의 비트 라인에 흐르는 전류가 합해져 수직 방향으로 가중치 합 연산이 수행될 수 있으며, 합산된 신호를 하부의 주변 회로 또는 배선 라인으로 전달할 수 있다. 도시되지 않았으나, 하부의 주변 회로 또는 배선 라인으로 도전성 비아 홀을 연결하지 않고 상부 전극 단자와 연결하여 상부로 합산된 신호를 전달할 수 있다.
도 15 및 도 16은 본 발명의 실시예들에 따른 셀 스택에서 셀 플러그와 수직 상호연결을 위한 비아 홀의 배치 형태를 도시한 사시도 및 평면도이다.
도 15 및 도 16을 참조하면, 셀 스택 어레이에서 비트 라인 방향으로 적어도 하나 이상의 수직 상호연결을 위한 비아 홀을 구비할 수 있다. 셀 스택 어레이에서 상기 비아 홀은 각 비트 라인 끝에 정렬된 형태, 각 비트 라인 중앙부에 정렬된 형태, 하나의 비트 라인에 모여 정렬된 형태, 인접하는 셀 플러그와 번갈아 정렬된 형태, 각 비트 라인 끝에 정렬되고 비트 라인과 수직한 워드 라인 방향으로 번갈아 정렬된 형태, 비트 라인과 워드 라인에 대각선 방향으로 정렬된 형태를 포함할 수 있다.
도 17는 본 발명의 실시예들에 따른 셀 스택에서 셀 플러그와 수직 상호연결을 위한 비아 홀의 모양을 도시한 평면도이다. 도 17을 참조하면, 셀 플러그 및 수직 상호연결을 위한 비아 홀의 모양은 원형, 타원형, 양쪽 끝이 둥근 형태(왜곡된 원형), 모서리가 둥근 형태를 포함할 수 있다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나, 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 그리고, 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
106, 206, 306, 406 : 기판
110, 210, 310, 410 : 셀 플러그
120, 220, 320, 420 : 수직 상호 연결 구조
150, 250, 350, 450 : 트렌치

Claims (20)

  1. 기판위에 메모리 스택들이 배치되는 셀 영역을 구비하는 3차원 적층형 메모리 장치에 있어서,
    상기 셀 영역은 수직형 메모리 스택들과 수직 상호 연결 구조를 구비하고,
    상기 수직 상호 연결 구조는,
    상기 셀 영역의 수직 방향을 따라 형성된 비아 홀;
    상기 비아 홀을 도전성 물질로 채워 이루어진 도전성 기둥(conductive pillar); 및
    상기 비아 홀과 상기 도전성 기둥의 사이에 배치되되, 상기 비아홀의 내주면으로부터 순차적으로 형성된 게이트 절연막 스택, 채널 형성을 위한 반도체층 및 절연막;을 구비하고,
    상기 셀 영역은
    상기 기판위에 게이트와 절연막이 교대로 적층되어 구성된 적층 구조; 및
    상기 적층 구조의 수직 방향을 따라 관통하도록 구성된 복수 개의 셀 플러그들;을 구비하고,
    상기 셀 플러그는 셀 플러그의 내주면으로부터 순차적으로 형성된 게이트 절연막 스택 및 채널 형성을 위한 반도체층을 구비하고, 상기 셀 플러그의 중앙에는 절연물질로 채워져 형성된 산화막 기둥을 구비하는 것을 특징으로 하며,
    상기 수직 상호 연결 구조의 상기 절연막은 상기 도전성 기둥의 외주면을 감싸도록 구성되고, 상기 수직 상호 연결 구조의 하단부는 도전성 배선과 전기적으로 연결되거나 상기 기판에 구비된 도전 영역이나 회로부의 특정 배선 영역과 전기적으로 연결된 것을 특징으로 하는 3차원 적층형 메모리 장치.
  2. 제1항에 있어서, 상기 수직 상호 연결 구조의 상기 비아 홀은 상기 기판위에 구성된 적층 구조를 관통하여 형성되고,
    상기 수직 상호 연결 구조의 측면에는 상기 적층 구조의 게이트와 절연막이 교대로 적층되어 배치된 것을 특징으로 하는 3차원 적층형 메모리 장치.
  3. 제2항에 있어서, 상기 셀 영역은
    상기 셀 플러그들 및 비아홀의 사이에 배치된 트렌치;를 더 구비하고,
    상기 트렌치는 상기 적층 구조의 수직 방향을 따라 관통하도록 형성되고 내부에 산화물로 채워진 것을 특징으로 하는 3차원 적층형 메모리 장치.
  4. 제1항에 있어서, 상기 기판은
    반도체 기판 또는 절연물질 기판으로 이루어지며,
    상기 수직형 메모리 스택은
    트랩을 포함하는 전하 저장층과 절연막을 포함한 다수 개의 층이 적층된 스택 구조의 게이트 절연막 스택을 포함하는 것을 특징으로 하는 3차원 적층형 메모리 장치.
  5. 제1항에 있어서, 상기 도전성 기둥을 이루는 도전성 물질은,
    전기전도성을 갖는 금속 물질, 이원계 및 다원계 합금(alloy), 금속 질화물, 도핑된 반도체, 실리사이드 등 중 하나로 구성된 것을 특징으로 하는 3차원 적층형 메모리 장치.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 기판위에 메모리 스택들이 배치되는 셀 영역을 구비하는 3차원 적층형 메모리 장치에 있어서,
    상기 셀 영역은 수직형 메모리 스택들과 수직 상호 연결 구조를 구비하고,
    상기 수직 상호 연결 구조는,
    상기 셀 영역의 수직 방향을 따라 형성된 비아 홀;
    상기 비아 홀을 도전성 물질로 채워 이루어진 도전성 기둥(conductive pillar);
    상기 도전성 기둥의 외주면을 감싸도록 구성된 제4 절연막; 및
    상기 제4 절연막의 외주면을 감싸도록 구성되어 상기 비아 홀의 내주면에 배치된 반도체층;을 구비하고,
    상기 수직형 메모리 스택은,
    상기 기판위에 게이트와 제1 절연막이 교대로 적층되어 구성된 적층 구조; 및
    상기 적층 구조의 수직 방향을 따라 관통되도록 구성된 복수 개의 셀 플러그들;을 구비하고,
    상기 셀 플러그는 셀 플러그의 내주면으로부터 순차적으로 형성된 게이트 절연막 스택 및 채널 형성을 위한 반도체층을 구비하고, 상기 셀 플러그의 중앙에는 절연 물질로 채워져 형성된 산화막 기둥을 구비하는 것을 특징으로 하며,
    상기 수직 상호 연결 구조의 하단부는 도전성 배선과 전기적으로 연결되거나 상기 기판에 구비된 도전 영역이나 회로부의 특정 배선 영역과 전기적으로 연결되고,
    상기 수직 상호 연결 구조의 측면에는 서로 다른 절연 상수를 갖는 제2 및 제3 절연막이 교대로 적층되어 구성된 절연막 적층 구조가 배치되고, 상기 수직 상호 연결 구조의 상기 비아 홀은 상기 절연막 적층 구조를 관통하도록 구성된 것을 특징으로 하는 3차원 적층형 메모리 장치.
  10. 제1항에 있어서, 상기 수직형 메모리 스택은
    BiCS (Bit Cost Scalable technology), P-BiCS (Piped-shaped BiCS), TCAT (Terabit Cell Array Transistor) 또는 SMArT (Stacked Memory Array Transistor) 구조를 포함하는 3차원 적층형 메모리 장치.
  11. 기판위에 메모리 스택들이 배치되는 셀 영역을 구비하는 3차원 적층형 메모리 장치에 있어서,
    상기 셀 영역은 수직형 메모리 스택들과 수직 상호 연결 구조를 구비하고,
    상기 수직 상호 연결 구조는,
    상기 셀 영역의 수직 방향을 따라 형성된 비아 홀;
    상기 비아 홀을 도전성 물질로 채워 이루어진 도전성 기둥(conductive pillar); 및
    상기 도전성 기둥의 외주면을 감싸도록 구성되어 상기 비아홀의 내주면에 배치된 제4 절연막;을 구비하고,
    상기 셀 영역은
    상기 기판위에 게이트와 제1 절연막이 교대로 적층되어 구성된 적층 구조; 및
    상기 적층 구조의 수직 방향을 따라 관통되도록 형성된 복수 개의 셀 플러그들;을 구비하고,
    상기 셀 플러그는 셀 플러그의 내주면으로부터 순차적으로 형성된 게이트 절연막 스택, 채널 형성을 위한 반도체층 및 제2 절연막을 구비하며, 상기 셀 플러그의 중앙에는 도전성 물질이 채워져 기둥 형상으로 형성된 셀 도전성 전극을 더 구비하는 것을 특징으로 하고,
    상기 수직 상호 연결 구조의 하단부는 도전성 배선과 전기적으로 연결되거나 상기 기판에 구비된 도전 영역이나 회로부의 특정 배선 영역과 전기적으로 연결된 것을 특징으로 하며, 상기 수직 상호 연결 구조의 상기 비아 홀은 상기 기판위에 구성된 적층 구조를 관통하도록 형성되고, 상기 수직 상호 연결 구조의 측면에는 게이트와 제1 절연막이 교대로 적층되어 배치된 것을 특징으로 하는 3차원 적층형 메모리 장치.
  12. 제11항에 있어서, 상기 셀 영역은,
    상기 셀 플러그들 및 비아홀의 사이에 배치되며, 상기 적층 구조의 수직 방향을 따라 관통하도록 형성되고, 내부에 산화물로 채워진 트렌치;
    를 더 구비하는 것을 특징으로 하는 3차원 적층형 메모리 장치.
  13. 제11항에 있어서, 상기 수직 상호 연결 구조는
    상기 비아홀의 내주면으로부터 순차적으로 형성된 게이트 절연막 스택, 채널 형성을 위한 반도체층을 더 구비하고,
    상기 반도체층은 상기 도전성 기둥의 외주면을 감싸는 상기 제4 절연막의 외주면을 감싸도록 구성된 것을 특징으로 하는 3차원 적층형 메모리 장치.
  14. 기판위에 메모리 스택들이 배치되는 셀 영역을 구비하는 3차원 적층형 메모리 장치에 있어서,
    상기 셀 영역은 수직형 메모리 스택들과 수직 상호 연결 구조를 구비하고,
    상기 수직 상호 연결 구조는,
    상기 셀 영역의 수직 방향을 따라 형성된 비아 홀;
    상기 비아 홀을 도전성 물질로 채워 이루어진 도전성 기둥(conductive pillar); 및
    상기 도전성 기둥의 외주면을 감싸도록 구성되어 상기 비아홀의 내주면에 배치된 제4 절연막; 을 구비하고,
    상기 셀 영역은,
    상기 기판위에 게이트와 제1 절연막이 교대로 적층되어 구성된 적층 구조;
    상기 기판 하부에 배치된 층간절연막;
    상기 층간절연막 내에 배치된 에치 정지층; 및
    상기 적층 구조 및 상기 에치 정지층까지의 수직 방향을 따라 관통하도록 형성된 복수 개의 셀 플러그들;을 구비하고,
    상기 셀 플러그는 셀 플러그의 내주면으로부터 순차적으로 형성된 게이트 절연막 스택, 채널 형성을 위한 반도체층 및 절연막을 구비하며, 상기 셀 플러그의 중앙에 도전성 물질이 채워져 기둥 형상으로 형성된 셀 도전성 전극을 구비하는 것을 특징으로 하고,
    상기 수직 상호 연결 구조의 하단부는 도전성 배선과 전기적으로 연결되거나 상기 기판에 구비된 도전 영역이나 회로부의 특정 배선 영역과 전기적으로 연결된 것을 특징으로 하며, 상기 수직 상호 연결 구조의 상기 비아 홀은 상기 기판위에 구성된 적층 구조를 관통하도록 형성되고, 상기 수직 상호 연결 구조의 측면에는 게이트와 제1 절연막이 교대로 적층되어 배치된 것을 특징으로 하는 3차원 적층형 메모리 장치.
  15. 제14항에 있어서, 상기 셀 영역은,
    상기 셀 플러그들 및 비아홀의 사이에 배치되며, 상기 적층 구조의 수직 방향을 따라 관통되도록 형성되고, 내부에 산화물로 채워진 트렌치;를 더 구비하고,
    상기 수직 상호 연결 구조는
    상기 비아홀의 내주면으로부터 순차적으로 형성된 게이트 절연막 스택 및 채널 형성을 위한 반도체층을 더 구비하고,
    상기 반도체층은 상기 도전성 기둥의 외주면을 감싸는 상기 절연막의 외주면을 감싸도록 구성된 것을 특징으로 하는 3차원 적층형 메모리 장치.
  16. 기판위에 메모리 스택들이 배치되는 셀 영역을 구비하는 3차원 적층형 메모리 장치에 있어서,
    상기 셀 영역은 수직형 메모리 스택들과 수직 상호 연결 구조를 구비하고,
    상기 수직 상호 연결 구조는,
    상기 셀 영역의 수직 방향을 따라 형성된 비아 홀; 및
    상기 비아 홀을 도전성 물질로 채워 이루어진 도전성 기둥(conductive pillar); 을 구비하고,
    상기 셀 영역은
    상기 기판위에 표면에 게이트 절연막 스택이 둘러싼 컨트롤 게이트와 전극층이 교대로 적층되어 구성된 적층 구조;
    상기 적층 구조의 수직 방향을 따라 관통되도록 형성된 복수 개의 셀 플러그들; 및
    상기 셀 플러그들 및 비아홀의 사이에 배치되며, 상기 적층 구조의 수직 방향을 따라 관통하도록 형성되고, 내부에 산화물로 채워진 트렌치; 를 구비하고
    상기 셀 플러그는 기판의 수직 방향을 따라 필러 모양으로 형성된 메인 게이트, 메인 게이트의 외주면을 따라 게이트 절연막 스택, 및 상기 게이트 절연막 스택의 외주면을 따라 형성된 채널을 구비하는 것을 특징으로 하고,
    상기 수직 상호 연결 구조의 하단부는 도전성 배선과 전기적으로 연결되거나 상기 기판에 구비된 도전 영역이나 회로부의 특정 배선 영역과 전기적으로 연결되고. 상기 수직 상호 연결 구조의 상기 비아 홀은 상기 기판위에 구성된 적층 구조를 관통하도록 형성되고, 상기 수직 상호 연결 구조의 측면에는 표면에 게이트 절연막 스택이 둘러싼 컨트롤 게이트와 전극층이 교대로 적층되어 배치된 것을 특징으로 하는 3차원 적층형 메모리 장치.
  17. 제16항에 있어서, 상기 수직 상호 연결 구조는
    상기 비아홀의 내주면으로부터 순차적으로 형성된 채널 및 게이트 절연막 스택을 더 구비하고,
    상기 비아홀 내부의 게이트 절연막 스택은 상기 도전성 기둥의 외주면을 감싸도록 구성되며, 상기 비아홀의 도전성 기둥은 수직 배선 플러그로 구성된 것을 특징으로 하는 3차원 적층형 메모리 장치.
  18. 기판위에 메모리 스택들이 배치되는 셀 영역을 구비하는 3차원 적층형 메모리 장치에 있어서,
    상기 셀 영역은 수직형 메모리 스택들과 수직 상호 연결 구조를 구비하고,
    상기 수직 상호 연결 구조는,
    상기 셀 영역의 수직 방향을 따라 형성된 비아 홀; 및
    상기 비아 홀을 도전성 물질로 채워 이루어진 도전성 기둥(conductive pillar); 을 구비하고,
    상기 셀 영역은,
    상기 기판위에 표면에 절연층과 전극층이 교대로 적층되어 구성된 적층 구조;
    상기 적층 구조의 수직 방향을 따라 관통되도록 형성된 복수 개의 셀 플러그들; 및
    상기 셀 플러그들 사이에 배치되며, 상기 적층 구조의 수직 방향을 따라 관통되도록 형성되고, 내부에 산화물로 채워진 트렌치;를 구비하며,
    상기 셀 플러그는,
    기판의 수직 방향을 따라 필러 모양으로 형성된 워드 라인, 상기 워드 라인의 외주면을 따라 형성된 게이트 절연막 스택, 및 상기 게이트 절연막 스택의 외주면을 따라 상기 전극층 사이에 형성된 파이프 모양의 채널 형성을 위한 반도체층을 구비하는 것을 특징으로 하고,
    상기 수직 상호 연결 구조의 하단부는 도전성 배선과 전기적으로 연결되거나 상기 기판에 구비된 도전 영역이나 회로부의 특정 배선 영역과 전기적으로 연결된 것을 특징으로 하는 3차원 적층형 메모리 장치.
  19. 제18항에 있어서,
    상기 수직 상호 연결 구조의 상기 비아 홀은 상기 기판위에 구성된 적층 구조를 관통하여 형성되어, 상기 수직 상호 연결 구조의 측면에는 절연층과 전극층이 교대로 적층되어 배치되되 상기 비아 홀의 외주면을 따라 상기 전극층과 사이에 파이프 모양의 채널 형성을 위한 반도체층을 구비하는 것을 특징으로 하고,
    상기 수직 상호 연결 구조는
    상기 비아홀의 내주면을 따라 형성된 게이트 절연막 스택을 더 구비하고,
    상기 게이트 절연막 스택은 상기 도전성 기둥의 외주면을 감싸도록 구성되며, 상기 비아홀의 도전성 기둥은 수직 배선 플러그로 구성된 것을 특징으로 하는 3차원 적층형 메모리 장치.
  20. 제18항에 있어서, 상기 수직 상호 연결 구조의 상기 비아 홀은
    상기 기판위에 구성된 적층 구조의 전극층 중 하나를 수직 방향으로 관통하여 형성되어, 상기 비아 홀의 도전성 기둥은 수직 배선 플러그로 구성된 것을 특징으로 하는 3차원 적층형 메모리 장치.
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