KR102277190B1 - Methods of forming parallel wires of different metal materials through double pattenrning and fill techniques - Google Patents

Methods of forming parallel wires of different metal materials through double pattenrning and fill techniques Download PDF

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Abstract

표면을 포함하는 제1 유전체 층, 유전체 층 표면 내에 정의된 복수의 제1 트렌치, 및 복수의 제1 배선을 포함하고, 제1 배선들 각각은 제1 트렌치들 각각 내에 형성되는 집적 회로 및 집적 회로를 형성하는 방법이 개시된다. 집적 회로는 또한 유전체 층 표면 내에 정의된 복수의 제2 트렌치, 및 복수의 제2 배선을 포함하고, 제2 배선들 각각은 제2 트렌치들 각각 내에 형성된다. 또한, 제1 배선은 제1 벌크 비저항을 갖는 제1 재료를 포함하고 제2 배선들은 제2 벌크 비저항을 갖는 제2 재료를 포함하고, 제1 벌크 비저항과 제2 벌크 비저항은 서로 다르다.an integrated circuit and an integrated circuit comprising a first dielectric layer comprising a surface, a plurality of first trenches defined within the surface of the dielectric layer, and a plurality of first wirings, each of the first wirings being formed in each of the first trenches; A method of forming is disclosed. The integrated circuit also includes a plurality of second trenches defined within the dielectric layer surface, and a plurality of second interconnections, each of the second interconnections formed in each of the second trenches. Further, the first wiring includes a first material having a first bulk resistivity and the second wirings include a second material having a second bulk resistivity, and the first bulk resistivity and the second bulk resistivity are different from each other.

Description

2중 패터닝 및 채움 기술들을 통해 상이한 금속 재료들의 평행 배선들을 형성하는 방법들{METHODS OF FORMING PARALLEL WIRES OF DIFFERENT METAL MATERIALS THROUGH DOUBLE PATTENRNING AND FILL TECHNIQUES}METHODS OF FORMING PARALLEL WIRES OF DIFFERENT METAL MATERIALS THROUGH DOUBLE PATTENRNING AND FILL TECHNIQUES METHODS OF FORMING PARALLEL WIRES OF DIFFERENT METAL MATERIALS THROUGH DOUBLE PATTENRNING AND FILL TECHNIQUES

본 개시는 2중 패터닝 및 채움 기술들을 통해 상이한 금속 재료들의 평행 배선들을 형성하는 방법들에 관한 것이다.The present disclosure relates to methods of forming parallel interconnects of different metal materials via double patterning and filling techniques.

집적 회로 피쳐들(integrated circuit features)이 작아지고, 특히 50㎚ 미만의 임계 치수들(critical dimensions)로 되고, 전력 밀도가 증가함에 따라, 일렉트로마이그레이션(electromigration)은 비교적 더 중요해지고 있다. 일렉트로마이그레이션은 도체에서의 이온들의 이동으로 인한 재료의 이송(transport)인 것으로 이해된다. 일렉트로마이그레이션은 상호접속들에서 힐록들(hillocks) 또는 공극들(voids)의 형성을 야기할 수 있고 궁극적으로 신뢰성의 저하 또는 회로의 불량에 이르게 할 수 있다. 일렉트로마이그레이션, 및 다른 응력 유도 불량들을 감소시키기 위해서, 내화성 금속들이 상호접속 제조에 사용하기 위해 계속 연구되고 있다. 그러나, 내화성 금속들은 증가된 벌크 비저항(bulk resistivity)을 나타내어, 관찰된 저항에 나쁜 영향을 주고 있다.As integrated circuit features become smaller, especially critical dimensions below 50 nm, and power density increases, electromigration becomes relatively more important. Electromigration is understood to be the transport of material due to the movement of ions in a conductor. Electromigration can cause the formation of hillocks or voids in the interconnects and can ultimately lead to reduced reliability or poor circuitry. To reduce electromigration, and other stress-induced defects, refractory metals continue to be explored for use in interconnect fabrication. However, refractory metals exhibit increased bulk resistivity, adversely affecting the observed resistance.

또한, 소자 크기들이 감소함에 따라, 상호접속 지연은 게이트 지연을 초과하고 전체 장치 지연의 비교적 많은 부분을 형성할 수 있다. 상호접속 지연은 저항성-용량 지연에 의해 적어도 부분적으로 발생되는 것으로 이해된다. 저항성-용량 지연, 또는 RC 지연은 또한 금속 배선 조성물의 벌크 비저항에 부분적으로 의존하는 저항으로 함수로서, 및 층간 유전체의 유전율에 부분적으로 의존하는 절연체 용량의 함수로서의 신호 전달의 지연이라고 이해된다. 벌크에서 비교적 더 낮은 비저항을 나타내는 재료들은 일반적으로 일렉트로마이그레이션이 더 쉽다.Also, as device sizes decrease, interconnect delay can exceed gate delay and form a relatively large portion of the overall device delay. It is understood that interconnect delay is caused at least in part by resistive-capacitive delay. Resistive-capacitance delay, or RC delay, is also understood to be the delay in signal propagation as a function of resistance, which depends in part on the bulk resistivity of the metallization composition, and as a function of insulator capacitance, which depends in part on the permittivity of the interlayer dielectric. Materials that exhibit relatively lower resistivity in bulk are generally easier to electromigrate.

그러므로, 소자 크기들이 계속 감소함에 따라, 상호접속들의 설계에 개선할 여지가 남아 있고, 어떤 경우에는, 일렉트로마이그레이션 및 열기계적 불량들을 야기하는 것들과 같은, 상호접속 지연 및 다양한 응력들에 대한 저항이 중요시되고 있다.Therefore, as device sizes continue to decrease, there remains room for improvement in the design of interconnects and, in some cases, interconnect delay and resistance to various stresses, such as those that cause electromigration and thermomechanical failures. is being valued

본 개시의 상기 언급된 특징들과 다른 특징들, 및 이들을 달성하는 방식은 첨부 도면과 함께 여기에 설명된 실시예들의 다음의 설명을 참조하여 보다 분명하고 보다 잘 이해될 것이다.
도 1은 상이한 재료들로부터 형성된 복수의 배선을 포함하는 유전체 층의 실시예의 상부 단면 사시도로서, 제1 재료의 배선들은 제2 재료의 배선들과 평행하게 뻗어 있는 도면을 도시하고;
도 2는 상이한 재료들로부터 형성된 복수의 배선을 포함하는 제1 유전체 층 및 제1 재료의 배선들 중 하나를 접속시키는 비아 및 제2 재료의 배선들 중 하나를 접속시키는 비아를 포함하는 제2 유전체 층의 실시예의 단면도를 도시하고;
도 3은 리소그래피를 사용하여 유전체 층 내에 제1 및 제2 재료의 배선들을 형성하는 방법의 실시예의 플로우 차트를 도시하고;
도 4a 내지 4h는 도 3에 도시한 방법에 따른 유전체 층 내의 배선 형성의 실시예를 도시하고, 도 4a는 제1 유전체 층 내의 트렌치들의 형성을 위한 패터닝된 레지스트를 도시하고; 도 4b는 유전체 층 내에 형성된 제1 집합의 트렌치들을 도시하고; 도 4c는 제1 집합의 트렌치들 내에 퇴적된 제1 배선 재료 및 오버버든(overburden)을 도시하고; 도 4d는 오버버든을 평탄화한 후의 제1 집합의 배선들을 도시하고; 도 4e는 제2 집합의 트렌치들을 위한 패터닝된 레지스트를 도시하고; 도 4f는 제2 집합의 배선들을 위한 유전체 층 내에 형성된 제2 집합의 트렌치들을 도시하고; 도 4g는 오버버든을 포함하는 제2 집합의 트렌치들 내에 퇴적된 제2 배선 재료를 도시하고; 도 4h는 제1 집합의 배선들뿐만 아니라 오버버든의 제거 후의 제2 집합의 배선들이 있는 유전체 층을 도시하고;
도 5는 스페이서 기반 피치 분할을 사용하여 유전체 층 내에 제1 및 제2 재료의 배선들을 형성하는 방법의 실시예의 플로우 차트를 도시하고;
도 6a 내지 6k는 도 5에 도시한 방법에 따른 유전체 층 내의 배선 형성의 실시예를 도시하고, 도 6a는 패터닝된 레지스트를 도시하고; 도 6b는 패터닝된 레지스트 위에 형성된 제1 스페이서 층을 도시하고; 도 6c는 패터닝된 레지스트의 어느 한 측 상에 스페이서들을 형성하도록 제거된 스페이서 층의 부분을 도시하고; 도 6d는 패터닝된 레지스트가 제거된 후의 제1 집합의 스페이서들을 도시하고; 도 6e는 희생 하드마스크로부터 형성된 백본들을 도시하고; 도 6f는 제2 스페이서 층을 도시하고; 도 6g는 제2 집합의 스페이서들을 도시하고; 도 6h는 유전체의 제1 층 내에 형성된 트렌치들을 도시하고; 도 6i는 유전체 층 내에 퇴적된 제1 배선 재료를 도시하고; 도 6j는 제1 배선 재료의 오버버든의 제거, 제1 집합의 배선들의 형성, 및 유전체 층의 에칭 후의 제2 집합의 트렌치들의 형성을 도시하고; 도 6k는 제2 재료의 퇴적 및 제2 재료의 오버버든의 제거 후의 제2 집합의 트렌치들 내에 형성된 제2 집합의 배선들을 도시하고;
도 7은 제1 유전체 층 내의 배선들을 접속시키기 위해 제2 유전체 층 내에 비아들을 형성하는 실시예의 방법을 도시하고;
도 8a 내지 8h는 도 7에 도시된 방법에 따른 배선 및 하드마스크 형성의 실시예를 도시하고, 도 8a는 제1 하드마스크 및 제1 유전체 층 내에 형성된 제1 집합의 트렌치를 도시하고; 도 8b는 제1 집합의 트렌치들 내에 형성된 제1 집합의 배선들을 도시하고, 도 8c는 배선들 위의 트렌치들 내에 형성된 리세스들을 도시하고; 도 8d는 제1 집합의 배선들 위의 리세스들 내에 퇴적된 제2 하드마스크를 도시하고; 도 8e는 제1 하드마스크 및 제1 유전체 층 내에 형성된 제2 집합의 트렌치들을 도시하고; 도 8f는 제2 집합의 트렌치들 내에 형성된 제2 집합의 배선들을 도시하고; 도 8g는 제2 집합의 배선들 위의 제2 집합의 트렌치들 내에 형성된 제2 집합의 리세스들을 도시하고; 도 8h는 제2 집합의 리세스들 내의 제2 집합의 배선들 위에 형성된 제3 하드마스크를 도시하고;
도 9a 내지 9e는 도 7에 도시된 방법에 따른 비아 형성의 실시예를 도시하고, 도 9a는 제1, 제2 및 제3 하드마스크 위에 퇴적된 제2 유전체 층을 도시하고; 도 9b는 제2 유전체 층 내에 형성된 개구 및 제2 하드마스크 내에 형성된 개구를 도시하고; 도 9c는 제2 유전체 층 및 제2 하드마스크 내에 형성된 개구들 내에 형성된 비아를 도시하고; 도 9d는 제2 유전체 층 내에 형성된 개구 및 제3 하드마스크 내에 형성된 개구를 도시하고; 도 9e는 제2 유전체 층 및 제3 하드마스크 내의 개구 내에 형성된 비아를 도시한다.BRIEF DESCRIPTION OF THE DRAWINGS The above-mentioned and other features of the present disclosure, and ways of achieving them, will become clearer and better understood by reference to the following description of the embodiments described herein in conjunction with the accompanying drawings.
1 is a top cross-sectional perspective view of an embodiment of a dielectric layer comprising a plurality of interconnects formed from different materials, wherein interconnects of a first material run parallel to interconnects of a second material;
2 shows a first dielectric layer comprising a plurality of interconnects formed from different materials and a second dielectric comprising a via connecting one of the interconnects of the first material and a via connecting one of the interconnects of the second material; shows a cross-sectional view of an embodiment of a layer;
3 shows a flow chart of an embodiment of a method of forming wires of a first and second material in a dielectric layer using lithography;
4A-4H illustrate an embodiment of interconnection formation in a dielectric layer according to the method shown in FIG. 3 ; FIG. 4A shows a patterned resist for formation of trenches in a first dielectric layer; 4B shows a first set of trenches formed in a dielectric layer; 4C shows a first interconnect material and an overburden deposited in a first set of trenches; 4D shows a first set of wires after planarizing the overburden; 4E shows a patterned resist for a second set of trenches; 4F illustrates a second set of trenches formed in a dielectric layer for a second set of interconnects; 4G illustrates a second interconnect material deposited in a second set of trenches including an overburden; 4H shows a dielectric layer with a first set of wires as well as a second set of wires after removal of the overburden;
5 shows a flow chart of an embodiment of a method of forming wires of a first and second material in a dielectric layer using spacer based pitch division;
6A-6K illustrate an embodiment of wiring formation in a dielectric layer according to the method shown in FIG. 5, FIG. 6A shows a patterned resist; 6B shows a first spacer layer formed over the patterned resist; 6C shows a portion of the spacer layer removed to form spacers on either side of the patterned resist; 6D shows a first set of spacers after the patterned resist has been removed; 6E shows backbones formed from a sacrificial hardmask; 6f shows a second spacer layer; 6G shows a second set of spacers; 6H shows trenches formed in the first layer of dielectric; 6I shows a first wiring material deposited in a dielectric layer; 6J illustrates the formation of a second set of trenches after removal of the overburden of the first interconnect material, formation of the first set of interconnects, and etching of the dielectric layer; 6K illustrates a second set of interconnects formed in the second set of trenches after deposition of the second material and removal of the overburden of the second material;
7 illustrates an embodiment method of forming vias in a second dielectric layer to connect wires in the first dielectric layer;
8A-8H illustrate an embodiment of wiring and hardmask formation according to the method shown in FIG. 7; FIG. 8A illustrates a first hardmask and a first set of trenches formed in a first dielectric layer; 8B shows a first set of interconnects formed in the first set of trenches, and FIG. 8C shows recesses formed in trenches above the interconnects; 8D shows a second hardmask deposited in recesses over the first set of interconnects; 8E shows a first hardmask and a second set of trenches formed in the first dielectric layer; 8F illustrates a second set of interconnects formed in the second set of trenches; 8G illustrates a second set of recesses formed in a second set of trenches over the second set of interconnects; 8H shows a third hardmask formed over the second set of interconnects in the second set of recesses;
9A-9E show an embodiment of via formation according to the method shown in FIG. 7 , and FIG. 9A shows a second dielectric layer deposited over the first, second and third hardmasks; 9B shows an opening formed in the second dielectric layer and an opening formed in the second hardmask; 9C shows a second dielectric layer and a via formed in openings formed in a second hardmask; 9D shows an opening formed in the second dielectric layer and an opening formed in a third hardmask; 9E shows vias formed in openings in the second dielectric layer and the third hardmask.

본 개시는 2중 패터닝 및 채움 기술들을 통해 유전체 층 내에 상이한 금속 재료들의 평행 배선들을 형성하는 방법들 및 이러한 방법들에 의해 형성된 장치들에 관한 것이다. 방법들은 5㎚ 내지 20㎚, 12㎚, 8㎚ 등을 포함하는, 5㎚ 내지 50㎚ 범위와 같은 50㎚ 이하의 노드 크기들을 나타내는 장치들에 적용가능하다. 그러나, 방법들은 더 큰 노드 크기들을 갖는 장치들에도 역시 적용될 수 있다. 특히, 본 개시는 표면을 갖는 적어도 하나의 유전체 층을 포함하는 층간 유전체를 제공한다. 상이한 재료들의 배선들이 유전체 층의 표면 내에 형성된다. 층간 유전체 내의 배선들을 위한 다수의 재료를 제공하는 데 있어서, 배선 재료 특성들은 배선이 전달하고자 하는 전력의 양 및 신호가 배선에 의해 전송될 수 있는 원하는 속도와 같은 팩터들에 기초하여 선택될 수 있다. 그러므로, 여기에 개시된 것과 같은 상이한 재료들로 형성된 배선들을 포함하는 유전체 층들을 제공하는 데 있어서, 배선 재료는 배선의 원하는 기능에 기초하여 선택될 수 있다. 예를 들어, 전력 전달 배선들은 비교적 낮은 일렉트로마이그레이션을 나타내는 재료들로 형성되는 반면, 신호 전달 배선들은 비교적 낮은 비저항을 나타내는 재료들로 형성된다.The present disclosure relates to methods of forming parallel interconnects of different metal materials in a dielectric layer via double patterning and filling techniques and apparatuses formed by these methods. The methods are applicable to devices exhibiting node sizes below 50 nm, such as in the range of 5 nm to 50 nm, including 5 nm to 20 nm, 12 nm, 8 nm, and the like. However, the methods can also be applied to devices with larger node sizes. In particular, the present disclosure provides an interlayer dielectric comprising at least one dielectric layer having a surface. Wirings of different materials are formed in the surface of the dielectric layer. In providing multiple materials for interconnects in an interlayer dielectric, interconnect material properties can be selected based on factors such as the amount of power the interconnect is intended to transmit and the desired speed at which a signal can be transmitted by the interconnect. . Therefore, in providing dielectric layers including wirings formed of different materials as disclosed herein, the wiring material can be selected based on the desired function of the wiring. For example, power transmission wirings are formed of materials exhibiting relatively low electromigration, while signal transmission wirings are formed of materials exhibiting relatively low resistivity.

또한, 일렉트로마이그레이션은 배선 내의 이온의 이동으로 인한 재료의 이송으로 이해된다. 일렉트로마이그레이션은 상호접속들에서 힐록들 및 공극들의 형성을 야기할 수 있고 궁극적으로 신뢰성의 저하 또는 회로의 불량에 이르게 할 수 있다. 일렉트로마이그레이션, 및 다른 응력 유도 불량들을 감소시키기 위해서, 내화성 금속들이 상호접속 제조에 사용하기 위해 계속 연구되고 있다. 그러나, 내화성 금속들은 증가된 벌크 비저항을 나타내어, 관찰된 저항에 나쁜 영향을 주고, 저항성-용량(RC) 지연을 증가시킨다. 저항성-용량 지연, 또는 RC 지연은 1) 금속 배선 조성물의 비저항에 부분적으로 또한 의존하는 저항, 및 2) 층간 유전체의 유전율에 부분적으로 의존하는 절연체 용량의 함수로서의 신호 전파의 지연으로 이해된다. 그러므로, 비교적 낮은 일렉트로마이그레이션을 나타내는 재료들은 상호접속 지연으로 인해 신호 전달 접속들에는 적합하지 않을 수 있다. 그리고, 그 반대로, 비교적 낮은 벌크 비저항을 나타내는 재료들은 비교적 더 일렉트로마이그레이션하기 쉬운 경향이 있다.Electromigration is also understood as the transfer of material due to the movement of ions in the wiring. Electromigration can cause the formation of hillocks and voids in the interconnects and can ultimately lead to reduced reliability or poor circuitry. To reduce electromigration, and other stress-induced defects, refractory metals continue to be explored for use in interconnect fabrication. However, refractory metals exhibit increased bulk resistivity, which adversely affects the observed resistance and increases the resistive-capacitance (RC) delay. Resistive-capacitance delay, or RC delay, is understood as the delay of signal propagation as a function of 1) resistance which also depends in part on the resistivity of the metallization composition, and 2) the insulator capacitance which depends in part on the permittivity of the interlayer dielectric. Therefore, materials exhibiting relatively low electromigration may not be suitable for signal carrying connections due to interconnect delay. And, conversely, materials exhibiting relatively low bulk resistivity tend to be relatively more electromigrated.

도 1은 예를 들어, 금속화 층을 형성할 수 있는, 제1 트렌치들(104) 및 제2 트렌치들(106)을 포함하는 다수의 트렌치가 정의된 표면(102)을 갖는 유전체 층(100)의 실시예를 도시한다. 배선들은 트렌치들 내에 제공된다. 제1 집합의 트렌치들(104)은 제1 재료의 배선들(108)을 포함하고 제2 집합의 트렌치들(106)은 제2 재료의 배선들(110)을 포함한다. 2개의 재료들로 형성된 배선들이 도시되어 있지만, 2개 재료보다 많은, 3개 재료 도는 4개 재료 등의 배선들이 형성될 수 있다. 선택적으로, 확산 장벽, 접착 층, 또는 이 둘 다(112로 표시)는 예를 들어, 배선 재료 및 유전체 층(100) 재료의 선택에 따라 배선들(108, 110)을 퇴적하기 전에 트렌치들(104, 106) 내에 퇴적된다.1 shows a dielectric layer 100 having a surface 102 defined with a number of trenches comprising first trenches 104 and second trenches 106, which may form, for example, a metallization layer. ) is shown. Wires are provided in the trenches. The first set of trenches 104 include interconnects 108 of a first material and the second set of trenches 106 include interconnects 110 of a second material. Although wirings formed of two materials are shown, more than two materials, such as three or four materials, may be formed. Optionally, a diffusion barrier, an adhesive layer, or both (indicated by 112 ) may be formed in the trenches (indicated by 112 ) prior to depositing the interconnects 108 , 110 depending on, for example, the choice of interconnect material and dielectric layer 100 material. 104, 106).

도 2에 도시된 것과 같은 추가 실시예들에서, 제2 유전체 층(114)과 같은 추가 유전체 층들이 제1 유전체 층(100) 위에 배치된다. 비아들(116, 118)은 제2 유전체 층 내에 형성된다. 실시예들에서, 비아들은 비아들이 접촉하는 배선들의 재료들로서, 유사한 벌크 비저항, 일렉트로마이그레이션 특성들, 또는 이 둘 다를 나타내는 재료들로 형성된다. 예들에서, 비아들은 접촉하는 배선의 재료와 동일한 재료로 형성된다. 이러한 예들에서, 비아(116)는 배선(108)과 동일한 재료로 형성되고 비아(118)는 배선(110)과 동일한 제료로 형성된다. 하나 이상의 하드마스크 재료를 포함하는, 하드마스크 층(120)은 제1 유전체 층(100)과 제2 유전체 층(114) 사이에 존재한다. 또한, 예들에서, 확산 장벽, 접합 층 또는 이 둘 다(112로 표시)는 비아 개구들의 벽들 상에 존재한다.In further embodiments, such as shown in FIG. 2 , additional dielectric layers, such as second dielectric layer 114 , are disposed over first dielectric layer 100 . Vias 116 and 118 are formed in the second dielectric layer. In embodiments, vias are formed of materials that exhibit similar bulk resistivity, electromigration properties, or both, as the materials of the interconnects the vias contact. In examples, the vias are formed of the same material as the contacting wiring. In these examples, via 116 is formed of the same material as wiring 108 and via 118 is formed of the same material as wiring 110 . A hardmask layer 120 , comprising one or more hardmask materials, is between the first dielectric layer 100 and the second dielectric layer 114 . Also, in examples, a diffusion barrier, a bonding layer, or both (indicated by 112 ) are present on the walls of the via openings.

하나 이상의 유전체 층(100, 114)은 유전체 재료를 포함한다. 유전체 재료는 절연체이지만 전계의 인가 시에 분극되는 재료인 것으로 이해된다. 실시예들에서, 유전체는 낮은-k 유전체(low-k dielectric), 즉, 3.9보다 낮은 유전 상수, 즉, 1.7, 1.9, 2.1, 2.8, 2.7 등과 같이 1.5 내지 3.8의 모든 값들 및 범위들을 포함하는, 실리콘 이산화물의 유전 상수를 갖는 재료를 포함한다. 유전체 재료가 선택될 수 있는 비제한적인 예들은 플루오르 도핑된 실리콘 이산화물, 탄소 도핑된 산화물(즉, 탄소 도핑된 실리콘 이산화물), 유기 실리케이트 글래스, 실리콘 산화탄화물, 수소와 화합된 실리콘 산화탄화물, 다공성 실리콘 이산화물, 및 폴리이미드, 폴리테트라플루오르에틸렌, 폴리노르보넨스, 벤조사이클로부텐, 수소 실세퀴옥산 및 메틸실세스퀴옥산과 같은 유기 폴리머 유전체들을 포함한다. 각각의 유전체 층 재료는 상기 중에서 개별적으로 선택된다. 예들에서, 유전체 층들은 동일한 재료 또는 다른 재료들로부터 형성된다. 또한, 실시예들에서, 각각의 유전체 층은 100㎚ 내지 300㎚, 100㎚ 내지 200㎚ 등과 같이, 그 안에 모든 값들 및 범위들을 포함하는, 50㎚ 내지 300㎚의 범위 내의 두께를 갖는다.One or more dielectric layers 100 , 114 include a dielectric material. A dielectric material is understood to be a material that is an insulator but is polarized upon application of an electric field. In embodiments, the dielectric is a low-k dielectric, ie, a dielectric constant lower than 3.9, ie, including all values and ranges from 1.5 to 3.8, such as 1.7, 1.9, 2.1, 2.8, 2.7, etc. , a material with a dielectric constant of silicon dioxide. Non-limiting examples from which the dielectric material may be selected include fluorine doped silicon dioxide, carbon doped oxide (ie, carbon doped silicon dioxide), organosilicate glass, silicon oxide carbide, silicon oxycarbide compounded with hydrogen, porous silicon Dioxide and organic polymer dielectrics such as polyimide, polytetrafluoroethylene, polynorbornenes, benzocyclobutene, hydrogen silsequioxane and methylsilsesquioxane. Each dielectric layer material is individually selected from among the above. In examples, the dielectric layers are formed from the same material or different materials. Further, in embodiments, each dielectric layer has a thickness within the range of 50 nm to 300 nm, including all values and ranges therein, such as 100 nm to 300 nm, 100 nm to 200 nm, and the like.

실시예들에서, 제1 배선들 및 제2 배선들은 상이한 벌크 비저항을 나타낸다. 실시예들에서, 제1 벌크 비저항은 제2 벌크 비저항보다 크다. 예를 들어, 제1 배선들, 즉, 제1 재료의 배선들은 20℃에서, 5.5μΩ·㎝, 5.6μΩ·㎝, 6.0μΩ·㎝, 7.1μΩ·㎝와 같이, 5.0μΩ·㎝ 내지 8.0μΩ·㎝의 모든 값들 및 범위들을 포함하는, 5.0μΩ·㎝ 이상의 제1 벌크 비저항 ρ1을 나타낸다. 제1 배선 재료는 예를 들어, 텅스텐, 코발트, 루테늄, 몰리브덴 또는 이들 원소들 중 하나 이상을 포함하는 합금들을 포함한다. 일부 예들에서, 합금들은 구리 또는 알루미늄을 갖는 상기 중 하나를 포함한다. 특정한 실시예들에서, 제1 배선은 구리를 포함하지 않는다. 제2 배선들, 즉, 제2 재료의 배선들은 20℃에서, 1.7, 2.7 등과 같이, 1.0μΩ·㎝ 내지 4.0μΩ·㎝의 모든 값들 및 범위들을 포함하는, 4.0μΩ·㎝ 이하의 제2 벌크 비저항 ρ2를 나타낸다. 제2 배선 재료는 예를 들어, 구리, 알루미늄, 금, 은 또는 이들 원소들 중 하나 이상을 포함하는 합금들을 포함한다. 본 기술의 통상의 기술자가 이해하는 바와 같이, 실제 비저항은 부분적으로, 배선 기하구조(wire geometry)에 의해 좌우되는 각각의 재료에 의해 나타난다.In embodiments, the first wires and the second wires exhibit different bulk resistivity. In embodiments, the first bulk resistivity is greater than the second bulk resistivity. For example, the first wires, ie, wires of the first material, may be 5.0 μΩ-cm to 8.0 μΩ cm, such as 5.5 μΩ-cm, 5.6 μΩ-cm, 6.0 μΩ-cm, 7.1 μΩ-cm, at 20°C. represents a first bulk resistivity p1 of 5.0 μΩ-cm or greater, including all values and ranges of cm. The first wiring material includes, for example, tungsten, cobalt, ruthenium, molybdenum, or alloys containing one or more of these elements. In some examples, the alloys include one of the above with copper or aluminum. In certain embodiments, the first wiring does not include copper. The second wires, ie wires of the second material, are in a second bulk of 4.0 μΩ-cm or less, including all values and ranges from 1.0 μΩ-cm to 4.0 μΩ-cm, such as 1.7, 2.7, etc., at 20° C. It represents the specific resistance ρ2. The second wiring material includes, for example, copper, aluminum, gold, silver, or alloys containing one or more of these elements. As will be understood by those skilled in the art, the actual resistivity is exhibited by the respective material, which is governed in part by the wire geometry.

배선 기하 구조가 일반적으로 정사각형 또는 직사각형 및 비교적 예리한 모서리들을 갖는 것으로서 도시되지만, 기하 구조는 원형, 타원형일 수 있거나 변화하는 반경의 둥근 모서리들을 나타낼 수 있다. 또한, 도 1을 다시 참조하면, 배선들의 높이는 재료들 간에 변화될 수 있고, 제1 재료의 배선들은 제2 재료의 배선들과 다른 높이를 나타낸다. 기하 구조의 이 변화는 배선의 전체적인 낮은 저항을 제공하기 위해 도전성 배선 영역이 보다 높은 비저항 재료로 맞추어지게 할 수 있다. 한 예에서, 예시된 바와 같이, 제1 재료(108)의 배선들은 제2 재료(110)의 배선들보다 큰 높이를 갖는다. 그러나, 실시예들에서, 제2 재료의 배선들은 제1 재료의 것보다 클 수 있다.Although the wire geometry is generally shown as being square or rectangular and having relatively sharp corners, the geometry may be circular, oval, or exhibit rounded corners of varying radii. Also, referring back to FIG. 1 , the height of the wirings may vary between materials, and the wirings of a first material exhibit a different height than the wirings of a second material. This change in geometry may allow the conductive line area to be fitted with a higher resistivity material to provide a lower overall resistance of the line. In one example, as illustrated, the wires of the first material 108 have a greater height than the wires of the second material 110 . However, in embodiments, the wires of the second material may be larger than those of the first material.

도 3은 유전체 층 내에 제1 및 제2 재료의 배선들을 형성하고 특정한 실시예들에서, 금속화 층을 형성하는 방법(300)의 실시예를 도시한다. 이 방법은 유전체 재료의 표면 내에 제1 집합의 트렌치들을 형성하는 것(302)을 포함한다. 한 실시예에서, 트렌치들은 리소-에치 리소-에치 방식(litho-etch litho-etch scheme)을 통한 리소그래피를 사용하여 형성된다. 다른 실시예에서, 트렌치들은 스페이서-기반 피치 분할을 사용하여 형성된다. 추가 실시예들에서, 양 방법들은 유전체 층 내에 트렌치들을 형성하는 데 사용될 수 있다. 제1 트렌치들을 형성한 후에, 배선은 제1 재료를 갖는 각각의 트렌치 내에 형성된다(304). 실시예들에서, 배선들은 마그네트론 스퍼터링을 포함하는, 화학 증착 또는 물리 증착과 같은, 증착 공정들을 사용하여 형성된다.3 shows an embodiment of a method 300 for forming interconnections of a first and second material in a dielectric layer and, in certain embodiments, a metallization layer. The method includes forming ( 302 ) a first set of trenches in a surface of a dielectric material. In one embodiment, the trenches are formed using lithography through a litho-etch litho-etch scheme. In another embodiment, the trenches are formed using spacer-based pitch division. In further embodiments, both methods may be used to form trenches in the dielectric layer. After forming the first trenches, an interconnect is formed in each trench with a first material (304). In embodiments, the interconnects are formed using deposition processes, such as chemical vapor deposition or physical vapor deposition, including magnetron sputtering.

다음에 제2 집합의 트렌치들은 유전체 층 표면 내에 형성된다(306). 제2 집합의 트렌치들은 다시 리소그래피, 스페이서-기반 피치 분할 또는 이들의 조합을 사용하여 유전체 층 내에 형성된다. 제2 집합의 트렌치들을 형성한 후에, 배선은 제2 재료를 갖는 각 트렌치 내에 형성된다(306). 배선들은 전기 퇴적 공정들, 증착 공정들, 또는 구리의 경우에서와 같이 이들의 조합을 사용하여 형성되고, 물리 증착이 시드 층을 형성하는 데 사용되고, 그 이후 전기 퇴적이 이어진다.A second set of trenches are then formed in the dielectric layer surface (306). A second set of trenches are again formed in the dielectric layer using lithography, spacer-based pitch division, or a combination thereof. After forming the second set of trenches, interconnects are formed in each trench with a second material (306). The wirings are formed using electro-deposition processes, deposition processes, or a combination thereof, as in the case of copper, physical vapor deposition is used to form the seed layer, followed by electro-deposition.

상기에 대해 확장하여, 실시예들에서, 제1 집합의 트렌치들은 리소그래피 및 특히, e-빔 또는 극자외선 리소그래피뿐만 아니라 광학 리소그래피를 사용하여 형성된다. 리소그래피에서, 레지스트 재료는 스핀 코팅과 같은 주조 공정을 사용하여 유전체 층 표면 상에 주조된다. 레지스트 재료는 예를 들어, 감광 폴리머를 포함한다. 마스크를 사용하여, 패턴은 예를 들어 193㎚와 같이, 그 안에 모든 값들 및 범위들을 포함하는, 157㎚ 내지 436㎚의 범위 내의 파장을 갖는 광을 사용하여 레지스트 상에 투사된다. 레지스트는 성장되고, 도 4a에 도시된 바와 같이, 투사된 패턴에 기초한, 레지스트(430)의 부분은 유전체 층(400)의 표면(402)의 부분을 노출하면서 제거된다. 유전체 층의 노출된 표면들은 다음에 에칭되어, 표면(402) 내에 트렌치들(404)를 형성하고, 레지스트의 나머지는 애싱 공정 등에 의해, 도 4b에 도시된 바와 같이 제거된다. 에칭은 물리 또는 화학 제거 공정들에 의한 재료의 제거라고 이해된다. 물리 제거 공정의 예는 이온 충격을 포함하고 화학 공정의 예는 산화-환원 반응들을 포함한다. 애싱은 산소 또는 플루오르 플라즈마들을 사용하는 플라즈마 등에 의해, 레지스트의 제거를 위한 공정이라고 이해된다.Expanding on the above, in embodiments, the first set of trenches are formed using lithography and in particular e-beam or extreme ultraviolet lithography as well as optical lithography. In lithography, a resist material is cast onto the surface of a dielectric layer using a casting process such as spin coating. The resist material includes, for example, a photosensitive polymer. Using the mask, the pattern is projected onto the resist using light having a wavelength within the range of 157 nm to 436 nm, including all values and ranges therein, such as, for example, 193 nm. The resist is grown and, based on the projected pattern, a portion of the resist 430 is removed exposing a portion of the surface 402 of the dielectric layer 400 , as shown in FIG. 4A . The exposed surfaces of the dielectric layer are then etched to form trenches 404 in the surface 402 and the remainder of the resist is removed as shown in FIG. 4B , such as by an ashing process. Etching is understood to be the removal of material by physical or chemical removal processes. Examples of physical removal processes include ion bombardment and examples of chemical processes include oxidation-reduction reactions. Ashing is understood to be a process for the removal of resist, such as by plasma using oxygen or fluorine plasmas.

제1 재료(405)는 도 4c에 도시된 바와 같이, 다음에 유전체 층(400)의 표면(402) 위와 제1 집합의 트렌치들(404) 내로 퇴적된다. 제1 재료(405)는 (원자 층 퇴적을 포함하는) 화학 증착 또는 마그네트론 스퍼터링과 같은 물리 증착을 포함하는 퇴적을 사용하여 퇴적된다. 제1 재료(405)의 오버버든(overburden), 즉 유전체 층(400)의 표면(402) 위에 또는 그 상부에 존재하는 제1 재료의 양은 다음에 화학 기계적 평탄화, 또는 다른 평탄화 공정, 또는 산화와 같은 화학 제거 공정에 의해 제거된다. 도 4d에 도시된 바와 같이, 유전체 층을 노출하기 위한 오버버든은 퇴적된 제1 재료를 배선들(408)로 분리시킨다.A first material 405 is then deposited over the surface 402 of the dielectric layer 400 and into the first set of trenches 404 , as shown in FIG. 4C . The first material 405 is deposited using deposition including chemical vapor deposition (including atomic layer deposition) or physical vapor deposition, such as magnetron sputtering. The overburden of the first material 405, i.e., the amount of first material present on or over the surface 402 of the dielectric layer 400, is followed by chemical mechanical planarization, or other planarization process, or oxidation and It is removed by the same chemical removal process. 4D , an overburden to expose the dielectric layer separates the deposited first material into interconnects 408 .

선택적으로, 확산 장벽, 접합 층 또는 이 둘 다는 (도 1의 112 참조) 제1 배선 재료가 트렌치들 내로 퇴적되기 전에 트렌치들(404)의 표면 상으로 퇴적된다. 확산 장벽, 접합 층 또는 이 둘 다의 선택은 예를 들어, 배선 재료 및 유전체 층이 그로부터 형성되는 재료의 선택에 기초한다. 예들에서, 이들 층은 증착(화학 또는 물리)을 사용하여 또는 원자 층 퇴적 공정에 의해 퇴적된다.Optionally, a diffusion barrier, a bonding layer, or both (see 112 in FIG. 1 ) is deposited onto the surface of the trenches 404 before a first interconnect material is deposited into the trenches. The selection of the diffusion barrier, the bonding layer, or both is based, for example, on the selection of the material from which the wiring material and the dielectric layer are formed. In examples, these layers are deposited using vapor deposition (chemical or physical) or by an atomic layer deposition process.

제1 집합의 배선들을 형성한 후에, 제2 집합의 배선들이 형성된다. 또한, 리소그래피를 사용하여, 레지스트 재료는 스핀 코팅과 같은 주조 공정을 사용하여 다시 유전체 재료 상으로 주조된다. 레지스트 재료는 예를 들어, 감광 폴리머를 포함한다. 레지스트는 제1 집합의 트렌치들을 형성하는 데 사용된 것과 동일하거나 다를 수 있다. 마스크를 사용하여, 패턴은 예를 들어, 193㎚와 같이, 그 안에 모든 값들 및 범위들을 포함하는, 157㎚ 내지 436㎚의 범위 내의 파장을 갖는 광을 사용하여 레지스트 상에 투사된다. 다른 실시예들에서, 극자외선 복사선 또는 X 선이 패턴하는 데 사용된다. 레지스트는 성장되고, 도 4e에 도시된 바와 같이, 레지스트(432)의 부분은 투사된 패턴에 기초하여, 유전체 층(400)의 표면(402)의 부분을 노출하면서 다시 제거된다. 유전체 층(400)의 노출된 표면들(402)은 다음에 에칭되어, 표면(402) 내에 제2 배선 재료를 위한 제2 집합의 트렌치들(406)를 형성하고, 레지스트의 나머지는 애싱 공정 등에 의해, 도 4f에 도시된 바와 같이 제거된다.After forming the first set of wirings, the second set of wirings are formed. Also, using lithography, the resist material is cast back onto the dielectric material using a casting process such as spin coating. The resist material includes, for example, a photosensitive polymer. The resist may be the same or different from that used to form the first set of trenches. Using the mask, the pattern is projected onto the resist using light having a wavelength within the range of 157 nm to 436 nm, including all values and ranges therein, such as, for example, 193 nm. In other embodiments, extreme ultraviolet radiation or X-rays are used to pattern. The resist is grown and a portion of the resist 432 is removed again, exposing a portion of the surface 402 of the dielectric layer 400 , based on the projected pattern, as shown in FIG. 4E . Exposed surfaces 402 of dielectric layer 400 are then etched to form a second set of trenches 406 for a second wiring material in surface 402, with the remainder of the resist remaining in an ashing process or the like. , as shown in Fig. 4f.

제2 재료(407)는 도 4g에 도시된 바와 같이, 다음에 유전체 층(400)의 표면(402) 위와 제2 트렌치들(406) 내로 퇴적된다. 제2 재료(407)는 화학 증착 또는 마그네트론 스퍼터링과 같은 물리 증착을 포함하는 퇴적 공정들을 사용하여 퇴적된다. 추가 실시예들에서, 제2 재료가 구리인 경우에, 구리는 트렌치들 내에 시드 층을 형성하기 위해 물리 증착 공정을 사용하여 퇴적되고, 다음에 트렌치들의 나머지는 전기도금에 의해 퇴적된 구리로 채워진다. 제2 재료(407)의 오버버든은 화학 기계적 평탄화에 의해 제거된다. 도 4h에 도시된 바와 같이, 오버버든이 제거되면 트렌치들(406) 각각 내에 형성된 제2 재료의 배선(410)을 포함하는 하나 이상의 제2 트렌치들(406)을 포함하는 유전체 층(400)이 제공된다. 제1 배선들(408)에 추가하여 이 제2 집합의 배선들(410)은 또한 유전체 층(400) 내에 형성되고 제1 집합 및 제2 집합의 배선들 둘 다는 유전체 층(400)의 동일한 표면(402) 내에 형성된다.A second material 407 is then deposited over the surface 402 of the dielectric layer 400 and into the second trenches 406 , as shown in FIG. 4G . The second material 407 is deposited using deposition processes including physical vapor deposition, such as chemical vapor deposition or magnetron sputtering. In further embodiments, where the second material is copper, copper is deposited using a physical vapor deposition process to form a seed layer in the trenches, and the remainder of the trenches are then filled with the deposited copper by electroplating. . The overburden of the second material 407 is removed by chemical mechanical planarization. As shown in FIG. 4H , when the overburden is removed, the dielectric layer 400 comprising one or more second trenches 406 comprising a wiring 410 of a second material formed within each of the trenches 406 is formed. is provided In addition to the first wires 408 , this second set of wires 410 is also formed in the dielectric layer 400 and both the first and second sets of wires are on the same surface of the dielectric layer 400 . formed in 402 .

위에 주목된 바와 같이, 다른 실시예에서, 스페이서 기반 피치 분할은 개구들 내에 다른 재료의 배선들을 형성하는 데 사용된다. 스페이서 기반 피치 분할의 간단한 요약이 도 5를 참조하여 여기에 설명되고 도 6a 내지 6g에 도시된다.As noted above, in another embodiment, spacer-based pitch division is used to form interconnects of different materials within the openings. A brief summary of spacer-based pitch division is described herein with reference to FIG. 5 and shown in FIGS. 6A-6G .

도 5는 스페이서 기반 피치 분할의 방법의 실시예의 플로우 차트이다. 유전체 층은 예를 들어, 유전체 층 위에 배치된 유전체 장벽, 유전체 장벽 위에 배치된 희생 하드마스크, 및 선택적으로, 도 6a를 참조하여 더 설명되는, 희생 하드마스크 위에 배치된 반사 방지 코팅을 포함한다. 실시예들에서, 공정은 유전체 층 위에 주조된 레지스트를 패터닝하는 것으로 시작된다(502). 제1 스페이서 층은 다음에 패터닝된 레지스트 및 유전체 표면 위의 컨포멀(conformal) 층 내에 퇴적된다(504). 다음에 스페이서 층은 이방성 에칭되어, 스페이서 벽들을 남겨 놓고, 레지스트가 제거되고, 제1 집합의 스페이서들을 형성한다(506).5 is a flow chart of an embodiment of a method of spacer-based pitch division. The dielectric layer includes, for example, a dielectric barrier disposed over the dielectric layer, a sacrificial hardmask disposed over the dielectric barrier, and optionally, an antireflective coating disposed over the sacrificial hardmask, described further with reference to FIG. 6A . In embodiments, the process begins (502) with patterning a cast resist over a dielectric layer. A first spacer layer is then deposited 504 in a conformal layer over the patterned resist and dielectric surfaces. The spacer layer is then anisotropically etched, leaving the spacer walls, the resist is removed, and forming a first set of spacers (506).

제2 집합의 스페이서들은 희생 하드마스크 내로 이방성 에칭하고, 반사 방지 코팅을 제거하고, 희생 하드마스크 내에 제2 스페이서 층을 위한 백본을 형성함으로써 형성된다(508). 제2 스페이서 층은 다음에 희생 하드마스크 내에 형성된 백본 위에 퇴적된다(510). 제2 스페이서 층은 다음에 이방성 에칭된다(512). 유전체 장벽 및 유전체는 에칭되어, 유전체 층 내에 트렌치들을 형성한다(514). 실시예들에서, 제1 배선 재료는 다음에 유전체 층 내에 형성된 트렌치들 내로 퇴적되고 표면은 백본들을 노출하고 제1 집합의 배선들을 형성하기 위해 연마된다(516). 백본들은 다음에 제거되고(516) 유전체 층은 다시 에칭되어 제2 집합의 트렌치들을 형성한다(518). 다음에 제2 배선 재료는 제2 집합의 트렌치들 내에 퇴적되고 표면은 임의의 오버버든을 제거하도록 연마되고 제1 집합의 배선들을 노출하고 제2 집합의 배선들을 형성한다(520).A second set of spacers is formed by anisotropically etching into the sacrificial hardmask, removing the antireflective coating, and forming a backbone for the second spacer layer in the sacrificial hardmask (508). A second spacer layer is then deposited 510 over the backbone formed in the sacrificial hardmask. The second spacer layer is then anisotropically etched (512). The dielectric barrier and dielectric are etched to form trenches in the dielectric layer (514). In embodiments, a first interconnect material is then deposited into trenches formed in the dielectric layer and the surface is polished 516 to expose the backbones and form a first set of interconnects. The backbones are then removed (516) and the dielectric layer is etched again to form a second set of trenches (518). A second interconnect material is then deposited in the second set of trenches and the surface is polished to remove any overburden to expose the first set of interconnects and form a second set of interconnects (520).

상기에 대해 확장하여, 도 6a에서 시작하여, 유전체 층(600)이 제공되는데, 유전체 층(600)의 상부에 배치된 유전체 장벽(644) 및 유전체 장벽(644) 위에 배치된 희생 하드마스크(646)를 포함한다. 또한, 선택적인 반사 방지 코팅(648)이 희생 하드마스크(646) 위에 배치된다. 하드마스크들 및 반사 방지 코팅들은 예를 들어, 스핀 코팅에 의해 도포된다. 대안적으로, 다른 퇴적 공정들이 역시 사용될 수 있다.Expanding on the above, starting with FIG. 6A , a dielectric layer 600 is provided, a dielectric barrier 644 disposed over the dielectric layer 600 and a sacrificial hardmask 646 disposed over the dielectric barrier 644 . ) is included. An optional anti-reflective coating 648 is also disposed over the sacrificial hardmask 646 . Hardmasks and anti-reflective coatings are applied, for example, by spin coating. Alternatively, other deposition processes may also be used.

레지스트의 층은 주조에 의해 하드마스크들(644, 646) 및 선택적인 반사 방지 코팅 위에 퇴적된다. 레지스트는 리소그래피에 의해 패터닝된다. 특정한 실시예들에서, 광학 리소그래피가 사용되고, 패턴은 예를 들어, 193㎚와 같이, 그 안에 모든 값들 및 범위들을 포함하는, 157㎚ 내지 436㎚의 범위 내의 파장을 갖는 광을 사용하여 레지스트 층(642) 상에 투사된다. 레지스트(642)는 성장되고 레지스트의 부분은 제거되어, (레지스트 아래의 상부 층으로서 어떤 것이 존재하는지에 따라, 반사 방지 코팅(648)의 상부 표면(647) 또는 하드마스크들(646)에 의해 정의되는) 유전체 층의 상부 표면의 부분을 노출한다.A layer of resist is deposited over the hardmasks 644 and 646 and an optional anti-reflective coating by casting. The resist is patterned by lithography. In certain embodiments, optical lithography is used and the pattern is applied to a resist layer using light having a wavelength within the range of 157 nm to 436 nm, including all values and ranges therein, such as, for example, 193 nm. 642) is projected onto the Resist 642 is grown and a portion of the resist is removed, defined by the top surface 647 of the anti-reflective coating 648 or hardmasks 646 (depending on what is present as the top layer underneath the resist). ) to expose a portion of the upper surface of the dielectric layer.

제1 스페이서 재료의 층(650)은 도 6b에 도시된 바와 같이 패터닝된 레지스트(642)의 표면들 및 반사 방지 코팅 표면(647) 위에 퇴적된다. 실시예들에서, 스페이서 재료의 층은 (레지스트의 측벽들 및 상부 표면 및 반사 방지 코팅의 노출된 표면들(647)을 포함하는) 노출된 표면들에 따르고 이러한 모든 표면들 위에 일치하는 두께를 나타내는 코팅이라고 이해되는 컨포멀 코팅이고, 그 두께는 후속 처리 단계들까지 일정하게 나타난다. 실시예들에서, 코팅 두께의 변화는 평균 코팅 두께의 ±20%이다. 스페이서 층은 다음에 이방성 에칭되어, 도 6c에 도시된 바와 같이 유전체 층(600)의 상부 표면(603)에 대체로 평행한 스페이서 층의 부분들을 제거한다. 레지스트(642)의 나머지는 또한 애싱 등에 의해 제거된다. 이것은 도 6d에 도시된 바와 같이 그 사이에 개구들(654)이 있는 제1 집합의 스페이서들(652)을 형성한다. 상부 표면(647)은 다시 이방성 에칭되어, 스페이서(652), 반사 방지 코팅(648) 및 유전체 층의 상부 표면(602)에 대체로 평행한 스페이서들 사이의 희생 하드마스크들(646)의 부분들을 제거한다. 도 6e에 도시된 바와 같이, 이것은 유전체 장벽(644)의 표면(645) 상의 희생 하드마스크(656)로부터 일련의 백본들(656)을 형성한다.A layer 650 of a first spacer material is deposited over the surfaces of the patterned resist 642 and the antireflective coating surface 647 as shown in FIG. 6B . In embodiments, a layer of spacer material exhibits a consistent thickness along and over all of the exposed surfaces (including the sidewalls and top surface of the resist and exposed surfaces 647 of the anti-reflective coating). It is a conformal coating, understood to be a coating, the thickness of which remains constant through subsequent processing steps. In embodiments, the variation in coating thickness is ±20% of the average coating thickness. The spacer layer is then anisotropically etched to remove portions of the spacer layer generally parallel to the top surface 603 of the dielectric layer 600 as shown in FIG. 6C . The remainder of the resist 642 is also removed by ashing or the like. This forms a first set of spacers 652 with openings 654 therebetween as shown in FIG. 6D . The top surface 647 is again anisotropically etched to remove portions of the sacrificial hardmasks 646 between the spacers 652 , the antireflective coating 648 and the spacers generally parallel to the top surface 602 of the dielectric layer. do. As shown in FIG. 6E , this forms a series of backbones 656 from a sacrificial hardmask 656 on the surface 645 of the dielectric barrier 644 .

스페이서 재료의 제2 층(658)은 도 6f에 도시된 바와 같이 백본(656) 및 유전체 장벽(644)의 상부 표면(645)에 의해 이제 정의되는 유전체의 상부 표면 위에 퇴적된다. 또한, 스페이서 재료의 제2 층(658)은 실시예들에서, 컨포멀 코팅이다. 예들에서, 스페이서 재료의 제1 및 제2 층들은 동일한 또는 다른 재료들로부터 형성된다. 스페이서 층(658)은 다음에 이방성 에칭되어, 유전체 층(600)의 상부 표면(602)에 대체로 평행한 스페이서 층(658)의 부분들을 제거한다. 이것은 교호하는 스페이서들(660) 사이에 위치한 희생 하드마스크로부터 형성된 백본들(656)로 도 6g에 도시된 것과 같이 제2 집합의 스페이서들(660)을 형성한다. 유전체 장벽(644)의 상부 표면(645) 및 유전체는 이방성 에칭되어 도 6h에 도시된 바와 같이 제1 집합의 트렌치들(604)을 형성한다.A second layer of spacer material 658 is deposited over the top surface of the dielectric, now defined by the top surface 645 of the backbone 656 and dielectric barrier 644 , as shown in FIG. 6F . Also, the second layer of spacer material 658 is, in embodiments, a conformal coating. In examples, the first and second layers of spacer material are formed from the same or different materials. The spacer layer 658 is then anisotropically etched to remove portions of the spacer layer 658 that are generally parallel to the top surface 602 of the dielectric layer 600 . This forms a second set of spacers 660 as shown in FIG. 6G with backbones 656 formed from a sacrificial hardmask located between alternating spacers 660 . The top surface 645 of the dielectric barrier 644 and the dielectric are anisotropically etched to form a first set of trenches 604 as shown in FIG. 6H .

다음에 제1 배선 재료(605)는 도 6i에 도시된 바와 같이 제1 집합의 트렌치들(604) 내로 퇴적된다. 오버버든은 화학 기계적 평탄화 등을 통해 제거되어, 백본들(656)을 노출하고, 제1 집합의 배선들(608)을 형성한다. 백본들(656)은 또한 애싱 등을 통해 제거된다. 유전체 장벽(644) 및 유전체 층(600)은 다음에 에칭되어 도 6j에 도시된 바와 같이 유전체 장벽(644) 및 유전체 층(600) 내에 제2 집합의 트렌치들(606)을 형성한다. 이들 트렌치는 다음에 제2 배선 재료로 채워지고 오버버든이 제거되어 도 6k에 도시된 바와 같이 제2 집합의 배선들(610)을 형성한다. 그러므로 제1 재료의 제1 집합의 배선들(608) 및 제2 재료의 제2 집합의 배선들(610)은 유전체 층의 동일한 표면 내에 형성된다.A first interconnect material 605 is then deposited into a first set of trenches 604 as shown in FIG. 6I . The overburden is removed, such as through chemical mechanical planarization, to expose the backbones 656 and form a first set of interconnections 608 . Backbones 656 are also removed via ashing or the like. Dielectric barrier 644 and dielectric layer 600 are then etched to form a second set of trenches 606 in dielectric barrier 644 and dielectric layer 600 as shown in FIG. 6J . These trenches are then filled with a second interconnect material and the overburden removed to form a second set of interconnects 610 as shown in FIG. 6K . Thus, the first set of wires 608 of the first material and the second set of wires 610 of the second material are formed in the same surface of the dielectric layer.

추가 실시예들에서, 도 2를 참조하여 위에 논의된 바와 같이, 비아들은 배선들이 그 안에 제공되는 유전체 층 위에 제공된 추가 유전체 층 내에 형성된다. 비아들은 전력 또는 통신(또는 둘 다)을 위해 배선들에 전기 접속을 제공한다. 비아들은 유전체 층들을 통해 형성된 수직 전기 접속들이라고 이해된다. 비아들을 형성하는 방법의 실시예가 도 7을 참조하여 더 설명된다. 방법은 제1 유전체 층 상에 화학 증착을 통해 또는 주조에 의해(스핀-온 기술들 등) 하드마스크를 퇴적하는 것에서 시작된다(702). 하드마스크 및 유전체는 다음에 위에 설명된 패터닝 및 에칭 공정들을 사용하여 패턴 및 에칭되어(704) 유전체 층 및 하드 마스크 내에 제1 집합의 트렌치들을 형성한다. 제1 집합의 배선들은 다음에 위에 설명된 퇴적 공정들을 이용하여 제1 집합의 개구들 내로 제1 배선 재료를 퇴적함으로써 형성된다(706). 임의의 오버버든들은 평탄화되거나 그렇지 않으면 제거된다. 배선들은 다음에 배선 재료를 선택적으로 제거하는 산화 제거 또는 다른 플라즈마 또는 화학 에칭 공정에 의해 하드마스크의 표면 아래로 리세스된다(708). 특정한 실시예들에서, 배선들은 유전체 층 표면과 동일 레벨이다. 다음에 제2 하드마스크는 제1 배선 리세스들 내로 퇴적되어(710) 노출된 제1 배선, 즉 배선의 표면 위에 하드마스크의 분리된 영역들을 형성한다.In further embodiments, as discussed above with reference to FIG. 2 , vias are formed in an additional dielectric layer provided over the dielectric layer in which wirings are provided. Vias provide electrical connections to wires for power or communication (or both). Vias are understood to be vertical electrical connections formed through dielectric layers. An embodiment of a method of forming vias is further described with reference to FIG. 7 . The method begins with depositing ( 702 ) a hardmask on a first dielectric layer via chemical vapor deposition or by casting (spin-on techniques, etc.). The hardmask and dielectric are then patterned and etched 704 using the patterning and etching processes described above to form a first set of trenches in the dielectric layer and hard mask. A first set of interconnects is then formed (706) by depositing a first interconnect material into the first set of openings using the deposition processes described above. Any overburdens are planarized or otherwise removed. The interconnects are then recessed 708 below the surface of the hardmask by an oxidative removal or other plasma or chemical etching process that selectively removes the interconnect material. In certain embodiments, the wires are flush with the dielectric layer surface. A second hardmask is then deposited 710 into the first interconnect recesses to form isolated regions of the hardmask over the exposed first interconnect, ie, the surface of the interconnect.

제2 배선들은 유전체 층 내에 제2 집합의 트렌치들을 패터닝하고 형성함으로써 형성된다(712). 제2 배선 재료는 다음에 위에 설명된 퇴적 공정들을 사용하여 트렌치들 내로 퇴적되어 제2 집합의 트렌치들 내에 제2 집합의 배선들을 형성한다(714). 또한, 임의의 오버버든은 평탄화되거나 그렇지 않으면 제거된다. 제2 집합의 배선들은 다음에 금속의 에칭을 통해 다시 하드마스크의 표면으로부터 리세스된다(716). 특정한 실시예들에서, 제2 집합의 배선들은 리세싱 이후에 유전체 층 표면과 동일 레벨에 있다. 제3 하드마스크는 다음에 제2 집합의 배선들의 리세스들 내에 퇴적된다(718). 또한 제3 하드마스크의 분리 영역들은 노출 배선 표면들 위에 형성된다. 이것은 그 안에 제2 및 제3 하드마스크의 영역들이 정의된 제1 하드마스크를 포함하는 하드마스크 층을 생성한다.Second interconnects are formed ( 712 ) by patterning and forming a second set of trenches in the dielectric layer. A second interconnect material is then deposited into the trenches using the deposition processes described above to form a second set of interconnects in the second set of trenches ( 714 ). Also, any overburden is planarized or otherwise removed. The second set of interconnects are then recessed 716 from the surface of the hardmask again via etching of the metal. In certain embodiments, the second set of interconnects are flush with the dielectric layer surface after recessing. A third hardmask is then deposited 718 in the recesses of the second set of wires. Isolation regions of the third hardmask are also formed over the exposed wiring surfaces. This creates a hardmask layer comprising a first hardmask in which regions of the second and third hardmask are defined.

제2 유전체 층은 다음에 제1 유전체 층 및 하드마스크 층 위에 형성된다(720). 비아 개구는 제2 유전체 층 내로 개구를 패터닝하고 에칭한 다음에 비아가 어떤 배선과 접촉하는지에 따라, 제2 또는 제3 하드마스크를 선택적으로 에칭함으로써 형성된다(722). 비아 재료는 다음에 비아 개구 내로 퇴적되어 비아를 형성한다(724).A second dielectric layer is then formed 720 over the first dielectric layer and the hardmask layer. The via opening is formed by patterning and etching the opening into the second dielectric layer and then selectively etching the second or third hardmask depending on which interconnect the via is in contact with (722). A via material is then deposited into the via opening to form a via ( 724 ).

상기에 대해 확장하여, 도 8a에 도시된 한 실시예에서, 유전체 층(800) 및 유전체 층(800) 위에 퇴적된 제1 하드마스크(870)는 유전체 층 표면(802) 및 하드마스크(870) 내에 제1 집합의 트렌치들(804)을 형성하도록 에칭된다. 예들에서, 하드마스크는 주조 공정들, 화학 증착 공정들 또는 물리 증착 기술들을 사용하여 형성된다. 또한, 예들에서, 레지스트는 하드마스크의 상부 표면(872) 위에 코팅되고 위에 설명된 것들과 같은 리소그래피 또는 스페이서 기반 피치 분할 기술들을 사용하여 패터닝된다. 유전체 층 및 제1 하드마스크는 다음에 앞서 설명된 에칭 기술들을 사용하여 에칭된다.Expanding on the above, in one embodiment shown in FIG. 8A , dielectric layer 800 and a first hardmask 870 deposited over dielectric layer 800 are dielectric layer surface 802 and hardmask 870 . is etched to form a first set of trenches 804 therein. In examples, the hardmask is formed using casting processes, chemical vapor deposition processes, or physical vapor deposition techniques. Also, in examples, a resist is coated over the top surface 872 of the hardmask and patterned using lithography or spacer based pitch division techniques such as those described above. The dielectric layer and the first hardmask are then etched using the etching techniques described above.

도 8b에 도시된 바와 같이, 제1 집합의 트렌치들(804)은 제1 배선 재료로 채워져서 트렌치들(804) 내에 제1 재료의 배선들(808)을 형성한다. 또한, 예들에서, 배선들은 위에 설명된 것들을 포함하는 물리 또는 화학 증착 공정들을 사용하여 형성된다. 제1 집합의 배선들(808)은 다음에 하드마스크(872)의 상부 표면으로부터 리세스된다. 배선들의 리세싱은 실시예들에서, 금속의 산화 제거와 같은 에칭 기술들을 사용하여, 달성된다. 도 8c는 제1 리세스들(874)을 형성하도록 리세스된 배선들(808)을 도시한다. 배선들은 제1 하드마스크(870)의 상부 표면(872) 아래로 거리 DR1로 리세스된다. 예들에서, 거리 DR1은 5%, 10% 등과 같이, 그 안에 모든 값들 및 범위들을 포함하는, 개구(804)의 전체 높이 HO1의 1% 내지 20%의 범위 내에 있다. 특정한 예들에서, 배선(808)의 상부 표면(876)은 유전체 층(800)의 표면(802)과 동일 레벨이다. 제2 하드마스크(878)는 다음에 도 8d에 도시된 바와 같이 제1 집합의 리세스들(874) 내와 제1 배선들(808) 위에 퇴적된다. 실시예들에서, 제2 하드마스크 영역들(878)의 상부 표면은 제1 하드마스크(870)와 동일 레벨이다.As shown in FIG. 8B , the first set of trenches 804 are filled with a first interconnect material to form interconnects 808 of the first material within the trenches 804 . Also, in examples, the interconnects are formed using physical or chemical vapor deposition processes, including those described above. The first set of wires 808 are then recessed from the top surface of the hardmask 872 . Recessing of the wires is accomplished, in embodiments, using etching techniques such as oxidative removal of metal. 8C shows the recessed wirings 808 to form first recesses 874 . The wires are recessed a distance D R1 below the top surface 872 of the first hardmask 870 . In examples, the distance D R1 is in the range of 1% to 20% of the total height H O1 of the opening 804 , including all values and ranges therein, such as 5%, 10%, etc. In certain examples, the top surface 876 of the wiring 808 is flush with the surface 802 of the dielectric layer 800 . A second hardmask 878 is then deposited in the first set of recesses 874 and over the first wires 808 as shown in FIG. 8D . In embodiments, the top surface of the second hardmask regions 878 is flush with the first hardmask 870 .

제2 집합의 배선들은 다음에 도 8e에 도시된 바와 같이, 위에 설명된 패터닝 및 에칭 기술들을 사용하여 제1 하드마스크(870) 및 유전체 층(800) 내에 제2 집합의 트렌치들(806)을 형성함으로써 형성된다. 제2 배선 재료는 다음에 트렌치들 내에 퇴적되고 임의의 오버버든은 제거되어 도 8f에 도시된 제2 배선들(810)을 형성한다. 배선들(810)은 다음에 제1 하드마스크(870)의 상부 표면(872) 아래까지 절단되어 도 8g에 도시된 바와 같이 제2 집합의 리세스들(880)을 형성한다. 또한, 산화 또는 다른 에칭 기술들이 사용된다. 알 수 있는 바와 같이, 제1 금속 배선들이 제2 하드마스크로 코팅되면, 제1 집합의 배선들은 제2 배선 리세싱 공정 중에 영향받지 않은 채로 남는다. 예들에서, 배선들은, 5%, 10% 등과 같이, 그 안에 모든 값들 및 범위들을 포함하는, 개구(806)의 전체 높이 HO2의 1% 내지 20%의 범위 내에 있는 거리 DR2로 리세스된다. 특정한 예들에서, 배선(808)의 상부 표면(884)은 유전체 층(800)의 표면(802)과 동일 레벨이다. 제3 하드마스크(882)는 다음에 도 8h에 도시된 바와 같이 위에 설명된 기술들을 사용하여 리세스들 내에 퇴적된다. 예들에서, 제3 하드마스크 영역(882)의 상부 표면들은 제1 하드마스크(872)와 동일 레벨이다.A second set of interconnects is then followed by forming a second set of trenches 806 in the first hardmask 870 and dielectric layer 800 using the patterning and etching techniques described above, as shown in FIG. 8E . formed by forming A second interconnect material is then deposited in the trenches and any overburden is removed to form the second interconnects 810 shown in FIG. 8F . The wires 810 are then cut down to below the top surface 872 of the first hardmask 870 to form a second set of recesses 880 as shown in FIG. 8G . Also, oxidation or other etching techniques are used. As can be seen, once the first metal wires are coated with the second hardmask, the first set of wires remains unaffected during the second wire recessing process. In examples, the wires are recessed at a distance D R2 that is in the range of 1% to 20% of the total height H O2 of the opening 806 , including all values and ranges therein, such as 5%, 10%, etc. . In certain examples, the top surface 884 of the wiring 808 is flush with the surface 802 of the dielectric layer 800 . A third hardmask 882 is then deposited in the recesses using the techniques described above as shown in FIG. 8H . In examples, the top surfaces of the third hardmask region 882 are flush with the first hardmask 872 .

도 9a를 참조하면, 제1 유전체 층의 형성 후에, 제2 유전체 층(914)은 제1 유전체 층(900) 및 제1 하드마스크(970), 제2 하드마스크(978), 및 제3 하드마스크(982)를 포함하는 하드마스크 층 위에 형성된다. 제2 유전체 층은 위에 설명된 것들을 포함하는, 주조 공정 또는 증착 공정을 사용하여 제1 유전체 층 위에 퇴적된다.Referring to FIG. 9A , after the formation of the first dielectric layer, the second dielectric layer 914 is formed by a first dielectric layer 900 and a first hardmask 970 , a second hardmask 978 , and a third hard mask. A hardmask layer comprising a mask 982 is formed over it. A second dielectric layer is deposited over the first dielectric layer using a casting process or a deposition process, including those described above.

제1 유전체 층 내의 배선들과의 접속을 제공하기 위해서, 비아들이 그 중 하나는 제2 유전체 층 내에 있고, 그 중 하나는 비아에 접속될 배선을 덮는 하드마스크 내에 있는 2개의 개구를 형성함으로써 제2 유전체 층 내에 형성된다. 도 9b에 도시된 바와 같이, 제2 유전체 층(914)을 통해 연장하는 제1 비아 개구(991)는 앞서 설명된 바와 같이, 패터닝 및 에칭함으로써 형성된다. 비아가 제1 재료(908)로 형성된 배선을 접속시키면, 예를 들어, 제2 하드마스크(978)의 노출된 부분은 제2 비아 개구(992)를 형성하기 위해 선택적으로 제거된다. 비아 재료는 다음에 제1 및 제2 개구들(991, 992) 내에 퇴적되어 도 9c에 도시된 바와 같이 비아(916)를 형성한다. 실시예들에서, 제1 비아 재료는 제1 배선(908)의 재료와 동일한 재료이거나 유사한 벌크 비저항, 일렉트로마이그레이션 특성들 또는 둘 다를 나타낸다. 비아는 다음에 제1 배선을 접촉시킨다.To provide connection with wirings in the first dielectric layer, the vias are first formed by forming two openings, one of which is in the second dielectric layer, one of which is in a hardmask covering the wiring to be connected to the via. 2 is formed in the dielectric layer. As shown in FIG. 9B , a first via opening 991 extending through the second dielectric layer 914 is formed by patterning and etching as described above. When vias connect interconnects formed of first material 908 , for example, exposed portions of second hardmask 978 are selectively removed to form second via openings 992 . Via material is then deposited in the first and second openings 991 , 992 to form a via 916 as shown in FIG. 9C . In embodiments, the first via material is the same material as the material of the first interconnect 908 or exhibits similar bulk resistivity, electromigration characteristics, or both. The via then contacts the first wiring.

유사하게, 비아가 제2 재료로 형성된 배선(910)을 접속시키면, 비아의 제1 부분은 제2 유전체 층 내에 형성되고 비아의 제2 부분은 대상 배선 위의 제3 하드마스크(982)를 제거함으로써 형성된다. 도 9d에 도시된 바와 같이, 제2 유전체 층(914)을 통해 연장하는 제1 비아 개구(995)는 패터닝 및 에칭함으로써 형성된다. 제2 비아 개구(996)는 접속될 배선(910) 위에 위치한 제3 하드마스크의 노출된 부분 내에 형성된다. 비아 개구들이 형성되고 나서, 비아 재료는 다음에 제1 및 제2 개구들(995, 996) 내에 퇴적되어, 도 9e에 도시된 바와 같이 비아(918)를 형성한다. 실시예들에서, 비아 재료는 제2 배선(910)의 재료와 동일한 재료이거나 유사한 벌크 비저항, 일렉트로마이그레이션 특성들 또는 둘 다를 나타낸다. 비아는 다음에 제2 배선을 접촉시킨다.Similarly, if a via connects a wiring 910 formed of a second material, a first portion of the via is formed in the second dielectric layer and a second portion of the via removes the third hardmask 982 over the target wiring. is formed by As shown in FIG. 9D , a first via opening 995 extending through the second dielectric layer 914 is formed by patterning and etching. A second via opening 996 is formed in the exposed portion of the third hardmask located over the wiring 910 to be connected. After the via openings are formed, via material is then deposited in the first and second openings 995 and 996 to form a via 918 as shown in FIG. 9E . In embodiments, the via material is the same material as the material of the second wiring 910 or exhibits similar bulk resistivity, electromigration characteristics, or both. The via then contacts the second wiring.

하드마스크들 각각이 다른 하드마스크들과 다른 에칭 선택도를 나타내는 경우에, 개별적인 하드마스크의 제거는 다른 하드마스크들에 영향을 주지 않고, 즉 다른 하드마스크들 아래의 유전체 또는 배선들을 노출하지 않고서 달성될 수 있다. 예를 들어, 소정의 제1 배선 위에 위치한 제2 하드마스크의 부분을 제거할 때, 제1 및 제3 하드마스크들은 그대로 남아, 관심대상인 제1 재료의 배선에 인접한 제2 재료의 배선들과 유전체 재료를 분리시킨다. 소정의 제2 배선 위에 위치한 제3 하드마스크의 부분을 제거할 때, 제1 및 제2 하드마스크들은 그대로 남아, 관심대상인 제2 재료의 배선에 인접한 제1 재료의 배선들과 유전체 재료를 분리시킨다. 실시예들에서, 비아 개구들은 배선 간격 WS(제1 및 제2 배선들을 포함)의 피치 PW의 1.5배인 폭 WO를 갖는다. 피치는 인접한 배선들 상의 유사한 소자들 사이의 거리라고 이해될 수 있고, 그것은 중심 점에서 중심 점까지의 거리로서 표시되지만; 이것은 또한 각 배선의 좌측 또는 우측 에지로부터 일 수 있다. 이것은 오버레이 요건들이 제1 및 제2 집합의 트렌치들을 형성할 때 완화되게 한다. 또한, 비아-금속 단락 마진이 개선될 수 있고, 이것은 오차, 또는 단락을 방지하기 위해 제공되는 소자들 간의 거리의 마진이라고 이해된다. 오버레이를 완화하고 비아-금속 단락 마진을 개선하는 데 있어서, 상호접속들의 전체적인 성능 및 신뢰성이 개선된다.In the case where each of the hardmasks exhibits different etch selectivity than the other hardmasks, removal of the individual hardmask is achieved without affecting the other hardmasks, i.e. exposing the dielectric or interconnects underneath the other hardmasks. can be For example, upon removal of a portion of the second hardmask located over a first predetermined interconnect, the first and third hardmasks remain intact and dielectric and interconnects of the second material adjacent the interconnect of the first material of interest. separate the materials. Upon removal of the portion of the third hardmask located over the second predetermined wiring, the first and second hardmasks remain intact, separating the dielectric material from the wirings of the first material adjacent the wiring of the second material of interest. . In embodiments, the via openings have a width W O that is 1.5 times the pitch P W of the interconnect spacing W S (including the first and second interconnects). Pitch can be understood as the distance between similar elements on adjacent wirings, which is expressed as the distance from center point to center point; It can also be from the left or right edge of each wire. This allows overlay requirements to be relaxed when forming the first and second sets of trenches. Also, the via-metal shorting margin can be improved, which is understood to be a margin of error, or distance between elements, provided to prevent shorting. In mitigating overlay and improving via-to-metal short margin, the overall performance and reliability of interconnects are improved.

제1 유전체 층 내의 배선들을 접속시키기 위해 제2 유전체 층 내에 비아들을 형성하는 상기 공정이 리소-에치 리소-에치 패턴 형성의 맥락에서 논의되었지만, 유사한 공정이 위에 설명된 바와 같이, 스페이서 기반 피치 분할을 사용하여 상호접속들을 형성할 때 수행될 수 있다.Although the above process of forming vias in a second dielectric layer to connect interconnects in a first dielectric layer was discussed in the context of litho-etch litho-etch pattern formation, a similar process can be used for spacer-based pitch division, as described above. can be used to form interconnections.

실시예들에서, 유전체 층은 서로 평행하여 형성된 제1 재료 및 제2 재료의 하나 이상의 배선을 포함한다. 또한, 제1 및 제2 재료들의 하나 이상의 배선은 선택적으로 서로 비평행으로 형성된다. 또한, 제1 및 제2 배선들은 (도 1에 도시된 것과 같이) 유전체 층의 표면을 가로질러 교호하지만; 모든 배선들이 모든 실시예에서 표면을 가로질러 교호할 필요는 없다.In embodiments, the dielectric layer includes one or more interconnects of a first material and a second material formed parallel to each other. Further, one or more interconnections of the first and second materials are optionally formed non-parallel to each other. Also, the first and second wires alternate across the surface of the dielectric layer (as shown in FIG. 1 ); Not all wires need to alternate across the surface in all embodiments.

실시예들에서, 유전체 층들 중 하나 이상이 집적 회로 내에 제공된다. 존재할 때 배선들 및 비아들은 집적 회로와 관련된 다양한 소자들을 접속시키는 데 사용된다. 소자들은 예를 들어, 트랜지스터들, 다이오드들, 전원들, 저항기들, 캐패시터들, 인덕터들, 센서들, 송수신기들, 수신기들, 안테나들 등을 포함한다. 집적 회로와 관련된 소자들은 집적 회로 상에 장착된 것들 또는 집적 회로에 접속된 것들을 포함한다. 집적 회로는 아날로그 또는 디지털이고 집적 회로와 관련된 소자들에 따라, 마이크로프로세서들, 광전자 장치들, 논리 블록들, 오디오 증폭기들 등과 같은, 많은 응용들에서 사용될 수 있다. 집적 회로는 컴퓨터에서 하나 이상의 관련 기능을 실행하기 위한 칩셋의 부분으로서 이용될 수 있다.In embodiments, one or more of the dielectric layers are provided in an integrated circuit. When present, wires and vias are used to connect various devices associated with an integrated circuit. Devices include, for example, transistors, diodes, power supplies, resistors, capacitors, inductors, sensors, transceivers, receivers, antennas, and the like. Components associated with an integrated circuit include those mounted on or connected to the integrated circuit. An integrated circuit is analog or digital and may be used in many applications, such as microprocessors, optoelectronic devices, logic blocks, audio amplifiers, etc., depending on the components associated with the integrated circuit. An integrated circuit may be used as part of a chipset for executing one or more related functions in a computer.

제1 및 제2와 같은 서수들은 설명의 편의상 그리고 설명에 도움을 주기 위해 명확성을 위해 여기에 사용되었다. 또한, "상부", "하부", "측면들" 등은 설명의 편의상 및 그리고 설명에 도움을 주기 위해 명확성을 위해 사용되었다.Ordinal numbers, such as first and second, are used herein for convenience of description and for clarity to aid in description. Also, "upper", "lower", "sides", and the like are used for convenience of description and for clarity to aid in description.

따라서, 본 개시의 양상은 배선들을 퇴적하는 방법에 관한 것이다. 방법은 유전체 층의 표면 내에 복수의 제1 트렌치를 형성하고 복수의 제1 배선을 형성하는 것을 포함하고, 제1 배선들 각각은 제1 트렌치들 각각 내에 형성된다. 또한, 제1 배선들은 제1 벌크 비저항을 갖는 제1 재료로 형성된다. 방법은 또한 유전체 층의 표면 내에 복수의 제2 트렌치를 형성하고 복수의 제2 배선을 형성하는 것을 포함하고, 제2 배선들 각각은 제2 트렌치들 각각 내에 형성된다. 제2 배선들은 제2 벌크 비저항을 갖는 제2 재료로 형성된다. 또한, 제1 벌크 비저항과 제2 벌크 비저항은 서로 다르다.Accordingly, an aspect of the present disclosure relates to a method of depositing wires. The method includes forming a plurality of first trenches in a surface of the dielectric layer and forming a plurality of first wirings, each of the first wirings being formed in each of the first trenches. Further, the first wirings are formed of a first material having a first bulk resistivity. The method also includes forming a plurality of second trenches in the surface of the dielectric layer and forming a plurality of second wirings, each of the second wirings being formed in each of the second trenches. The second wirings are formed of a second material having a second bulk resistivity. Also, the first bulk resistivity and the second bulk resistivity are different from each other.

실시예들에서, 방법은 유전체 층 내에 복수의 제1 트렌치를 형성하기 전에 유전체 층 상에 제1 하드마스크를 도포하는 것을 포함하고, 복수의 제1 트렌치는 유전체 층뿐만 아니라 제1 하드마스크 내에 형성된다. 또한, 상기의 어느 실시예에서, 제1 재료의 부분이 제1 배선들 각각으로부터 제거되어, 복수의 제1 트렌치 각각 내에 제1 리세스를 형성한다. 또한, 상기의 실시예들에서, 제2 하드마스크는 유전체 층 내에 복수의 제2 트렌치를 형성하기 전에 제1 리세스들 내로 도포되고, 제2 트렌치들은 또한 제1 하드마스크를 통해 연장한다. 또한, 상기의 실시예들에서, 제2 재료의 부분은 제거되어, 복수의 제2 트렌치 각각 내에 제2 리세스를 형성하고; 제2 리세스들 내로 제3 하드마스크를 도포한다.In embodiments, the method includes applying a first hardmask on the dielectric layer prior to forming a first plurality of trenches in the dielectric layer, wherein the first plurality of trenches are formed in the dielectric layer as well as the first hardmask. do. Further, in any of the above embodiments, a portion of the first material is removed from each of the first interconnects to form a first recess in each of the plurality of first trenches. Also, in the above embodiments, a second hardmask is applied into the first recesses prior to forming a plurality of second trenches in the dielectric layer, and the second trenches also extend through the first hardmask. Also in the above embodiments, a portion of the second material is removed to form a second recess in each of the plurality of second trenches; A third hardmask is applied into the second recesses.

상기의 실시예들 중 어느 것에서, 방법은 또한 제1 유전체 층, 제1 하드마스크, 제2 하드마스크, 및 제3 하드마스크 위에 제2 유전체 층을 형성하는 것을 포함한다. 방법은 또한 제2 유전체 층 내에 제1 비아 개구를 형성하고 제2 하드마스크의 부분을 노출하는 것을 포함한다. 방법은 제2 하드마스크의 노출된 부분을 제거하여 제2 비아 개구를 형성하는 것을 더 포함한다. 또한, 제1 비아 개구 및 제2 비아 개구는 비아를 형성하는 제1 재료로 채워진다. 대안적으로, 또는 부가적으로, 상기 실시예들 중 어느 것에서, 방법은 또한 제1 유전체 층 재료, 제1 하드마스크, 제2 하드마스크, 및 제3 하드마스크 위에 제2 유전체 층을 형성하는 것을 포함한다. 방법은 제2 유전체 층 내에 제1 비아 개구를 형성하고 제3 하드마스크의 부분을 노출하고 제3 하드마스크의 노출된 부분을 선택적으로 제거하여 제2 비아 개구를 형성하는 것을 더 포함한다. 방법은 제1 비아 개구 및 제2 비아 개구를 비아를 형성하는 제2 재료로 채우는 것을 부가적으로 포함한다.In any of the above embodiments, the method also includes forming a second dielectric layer over the first dielectric layer, the first hardmask, the second hardmask, and the third hardmask. The method also includes forming a first via opening in the second dielectric layer and exposing a portion of the second hardmask. The method further includes removing the exposed portion of the second hardmask to form a second via opening. Further, the first via opening and the second via opening are filled with a first material forming the via. Alternatively, or additionally, in any of the above embodiments, the method further comprises forming a second dielectric layer over the first dielectric layer material, the first hardmask, the second hardmask, and the third hardmask. include The method further includes forming a first via opening in the second dielectric layer, exposing a portion of the third hardmask, and selectively removing the exposed portion of the third hardmask to form a second via opening. The method further includes filling the first via opening and the second via opening with a second material forming the via.

상기 실시예들 중 어느 것에서, 장벽 층이 제2 배선들을 형성하기 전에 복수의 제2 트렌치 내에 선택적으로 퇴적된다. 또한, 상기 실시예들 중 어느 것에서, 복수의 제1 트렌치 및 복수의 제2 트렌치가 유전체 층의 리소-에치 리소-에치에 의해 형성된다. 대안적으로, 또는 또한, 상기 실시예들 중 어느 것에서, 복수의 제1 트렌치 및 복수의 제2 트렌치가 스페이서 기반 피치 분할에 의해 형성된다.In any of the above embodiments, a barrier layer is selectively deposited in the plurality of second trenches prior to forming the second interconnects. Also in any of the above embodiments, the plurality of first trenches and the plurality of second trenches are formed by litho-etch litho-etch of the dielectric layer. Alternatively, or also, in any of the above embodiments, the plurality of first trenches and the plurality of second trenches are formed by spacer-based pitch division.

상기 실시예들 중 어느 것에서, 제1 배선들은 제2 배선들에 평행하게 형성된다. 또한, 상기 실시예들 중 어느 것에서, 제1 재료는 증착에 의해 복수의 제1 트렌치 내에 퇴적된다. 또한, 상기 실시예들 중 어느 것에서, 제2 재료는 증착에 의해 복수의 제2 트렌치 내에 퇴적된다. 또한, 상기 실시예들 중 어느 것에서, 제1 재료의 제1 벌크 비저항은 20℃에서 5.0μΩ·㎝ 이상, 및 바람직하게는 20℃에서 5.0 내지 8.0μΩ·㎝의 범위에 있다. 또한, 제2 재료의 제2 벌크 비저항은 20℃에서 4.0μΩ·㎝ 이하, 및 바람직하게는 20℃에서 1.0 내지 4.0μΩ·㎝의 범위에 있다. 부가적으로, 상기 실시예들 중 어느 것에서, 유전체 층은 3.9 미만 및 바람직하게는 1.5 내지 3.8의 범위에 있는 유전 상수를 나타낸다.In any of the above embodiments, the first wirings are formed parallel to the second wirings. Also in any of the above embodiments, a first material is deposited in the plurality of first trenches by deposition. Also in any of the above embodiments, a second material is deposited in the plurality of second trenches by deposition. Also in any of the above embodiments, the first bulk resistivity of the first material is at least 5.0 μΩ·cm at 20°C, and preferably in the range of 5.0 to 8.0 μΩ·cm at 20°C. Further, the second bulk resistivity of the second material is less than or equal to 4.0 μΩ·cm at 20°C, and preferably in the range of 1.0 to 4.0 μΩ·cm at 20°C. Additionally, in any of the above embodiments, the dielectric layer exhibits a dielectric constant of less than 3.9 and preferably in the range of 1.5 to 3.8.

본 출원의 다른 양태는 집적 회로에 관한 것이다. 실시예들에서, 집적 회로는 위에 설명된 방법들 중 어느 것을 사용하여 형성된다. 집적 회로는 표면을 포함하는 제1 유전체 층을 포함한다. 복수의 제1 트렌치는 유전체 층 표면 내에 정의된다. 집적 회로는 또한 복수의 제1 배선을 포함하고, 제1 배선들 각각은 제1 트렌치들 각각 내에 형성된다. 제1 배선은 제1 벌크 비저항을 갖는 제1 재료를 포함한다. 집적 회로는 유전체 층 표면 내에 정의된 복수의 제2 트렌치를 더 포함한다. 또한, 집적 회로는 복수의 제2 배선을 포함하고, 제2 배선들 각각은 제2 트렌치들 각각 내에 형성된다. 제2 배선들은 제2 벌크 비저항을 갖는 제2 재료를 포함한다. 제1 벌크 비저항과 제2 벌크 비저항은 서로 다르다.Another aspect of the present application relates to an integrated circuit. In embodiments, the integrated circuit is formed using any of the methods described above. The integrated circuit includes a first dielectric layer comprising a surface. A plurality of first trenches are defined in the dielectric layer surface. The integrated circuit also includes a plurality of first wirings, each of the first wirings being formed in each of the first trenches. The first wiring includes a first material having a first bulk resistivity. The integrated circuit further includes a plurality of second trenches defined in the dielectric layer surface. Further, the integrated circuit includes a plurality of second wirings, each of the second wirings being formed in each of the second trenches. The second interconnects include a second material having a second bulk resistivity. The first bulk resistivity and the second bulk resistivity are different from each other.

실시예들에서, 집적 회로는 제1 유전체 층 위에 배치된 제1 하드마스크를 포함하는 하드마스크 층을 더 포함하고, 제2 마스마스크는 제1 재료 위에 배치되고; 제3 하드마스크는 제2 재료 위에 배치된다. 또한, 집적 회로는 또한, 실시예들에서, 하드마스크 층 위에 배치된 제2 유전체 층; 제2 유전체 층 내의 제1 비아 개구 및 제1 비아 개구에 인접하는 제2 하드마스크 층 내의 제2 비아 개구를 포함한다. 비아는 제1 재료로부터 형성된 제1 및 제2 비아 개구들 내에 위치하고, 비아는 제1 배선들 중 하나를 접촉시킨다. 대안적으로, 또는 상기에 부가하여, 집적 회로는 또한 하드마스크 층 위에 배치된 제2 유전체 층; 제2 유전체 층 내의 제1 비아 개구 및 제1 비아 개구에 인접하는 제3 하드마스크 층 내의 제2 비아 개구를 포함한다. 비아는 제2 재료로부터 형성된 제1 및 제2 비아 개구들 내에 위치하고, 비아는 제2 배선들 중 하나를 접촉시킨다.In embodiments, the integrated circuit further comprises a hardmask layer comprising a first hardmask disposed over the first dielectric layer, the second maskmask disposed over the first material; A third hardmask is disposed over the second material. Further, the integrated circuit may also, in embodiments, include a second dielectric layer disposed over the hardmask layer; a first via opening in the second dielectric layer and a second via opening in a second hardmask layer adjacent the first via opening. A via is located in first and second via openings formed from a first material, and the via contacts one of the first interconnections. Alternatively, or in addition to the above, the integrated circuit may also include a second dielectric layer disposed over the hardmask layer; a first via opening in the second dielectric layer and a second via opening in a third hardmask layer adjacent the first via opening. A via is located in first and second via openings formed from a second material, and the via contacts one of the second interconnections.

상기 실시예들 중 어느 것에서, 복수의 제1 배선은 복수의 제2 배선에 평행하다. 또한, 상기 실시예들 중 어느 것에서, 복수의 제1 배선 및 복수의 제2 배선은 제1 유전체 층 표면을 가로질러 교호한다. 또한, 상기 실시예들 중 어느 것에서, 장벽 층은 복수의 제2 트렌치 각각과 복수의 제2 배선 사이에 퇴적된다. 또한, 상기 실시예들 중 어느 것에서, 제1 배선들은 제1 높이를 나타내고 제2 배선들을 제2 높이를 나타내고 제1 높이는 제2 높이와 다르다.In any of the above embodiments, the plurality of first wirings are parallel to the plurality of second wirings. Further, in any of the above embodiments, the plurality of first wires and the plurality of second wires alternate across the first dielectric layer surface. Further, in any of the above embodiments, a barrier layer is deposited between each of the plurality of second trenches and the plurality of second interconnections. Also, in any of the above embodiments, the first wires represent a first height and the second wires represent a second height and the first height is different from the second height.

또한 상기 실시예들 중 어느 것에서, 제1 벌크 비저항은 20℃에서 5.0μΩ·㎝ 이상, 및 바람직하게는 20℃에서 5.0 내지 8.0μΩ·㎝의 범위에 있고, 제2 벌크 비저항은 20℃에서 4.0μΩ·㎝ 이하, 및 바람직하게는 20℃에서 1.0 내지 4.0μΩ·㎝의 범위에 있다. 또한, 상기 실시예들 중 어느 것에서, 제1 유전체 층은 3.9 미만 및 바람직하게는 1.5 내지 3.8의 범위에 있는 유전 상수를 나타낸다. 또한, 상기 실시예들 중 어느 것에서, 제2 유전체 층은 존재할 때 3.9 미만 및 바람직하게는 1.5 내지 3.8의 범위에 있는 유전 상수를 나타낸다.Also in any of the above embodiments, the first bulk resistivity is at least 5.0 μΩ·cm at 20°C, and preferably in the range of 5.0 to 8.0 μΩ·cm at 20°C, and the second bulk resistivity is 4.0 at 20°C μΩ·cm or less, and preferably in the range of 1.0 to 4.0 μΩ·cm at 20°C. Also in any of the above embodiments, the first dielectric layer exhibits a dielectric constant of less than 3.9 and preferably in the range of 1.5 to 3.8. Also in any of the above embodiments, the second dielectric layer, when present, exhibits a dielectric constant of less than 3.9 and preferably in the range of 1.5 to 3.8.

본 개시의 또 다른 양태는 유전체 층, 유전체 층 내에 형성된 제1 집합의 배선들 및 유전체 층 내에 형성된 제2 집합의 배선들을 포함하는 집적 회로에 관한 것이고, 제2 집합의 배선들은 제1 도전성 재료와 다른 제2 도전성 재료를 포함한다. 제1 집합의 배선들은 제1 도전성 재료를 포함하고 제2 집합의 배선들은 제1 도전성 재료와 다른 제2 도전성 재료를 포함한다. 또한, 제1 집합의 배선들은 제1 집합의 각 배선이 제2 집합의 배선들에만 인접하도록 제2 집합의 배선들과 교호하고, 제2 집합의 각 배선은 제1 집합의 배선들에만 인접한다.Another aspect of the present disclosure relates to an integrated circuit comprising a dielectric layer, a first set of wires formed in the dielectric layer and a second set of wires formed in the dielectric layer, the second set of wires comprising a first conductive material and and another second conductive material. The first set of wires includes a first conductive material and the second set of wires includes a second conductive material different from the first conductive material. Further, the wires in the first set alternate with the wires in the second set such that each wire in the first set adjoins only the wires in the second set, and each wire in the second set is adjacent only to the wires in the first set. .

상기의 실시예들에서, 제1 도전성 재료는 제2 도전성 재료보다 낮은 저항을 갖는다. 또한, 상기 실시예들 중 어느 것에서, 제2 도전성 재료는 제1 도전성 재료보다 낮은 일렉트로마이그레이션을 나타낸다. 또한, 상기의 실시예들에서, 제1 집합의 배선들은 구리를 포함한다. 또한, 상기 실시예들 중 어느 것에서, 제2 집합의 배선들은 텅스텐을 포함한다. 또한, 상기 실시예들 중 어느 것에서, 하드마스크들은 제1 집합의 배선들 맨 위에 형성된다. 또한, 상기 실시예들 중 어느 것에서, 하드마스크들은 제2 집합의 배선들 맨 위에 형성된다.In the above embodiments, the first conductive material has a lower resistance than the second conductive material. Further, in any of the above embodiments, the second conductive material exhibits lower electromigration than the first conductive material. Also, in the above embodiments, the first set of wirings includes copper. Also in any of the above embodiments, the second set of interconnects comprises tungsten. Further, in any of the above embodiments, hardmasks are formed on top of the first set of interconnections. Further, in any of the above embodiments, hardmasks are formed on top of the second set of interconnections.

몇 가지 방법들 및 실시예들의 전술한 설명은 예시의 목적들을 위해 제시되었다. 개시된 정확한 단계들 및/또는 형태들로 청구범위를 한정하고 제한하려는 의도는 아니고, 분명히 많은 수정 및 변화들이 상기 교시에 비추어서 가능하다. 본 발명의 범위는 이에 첨부된 청구범위에 의해 정의되는 것으로 한다.The foregoing description of several methods and embodiments has been presented for purposes of illustration. It is not intended to be exhaustive or to limit the claims to the precise steps and/or forms disclosed, and obviously many modifications and variations are possible in light of the above teachings. The scope of the present invention is to be defined by the claims appended hereto.

Claims (27)

배선들(wires)을 퇴적하는 방법으로서,
제1 유전체 층의 표면 내에 복수의 제1 트렌치를 형성하는 단계;
복수의 제1 배선을 형성하는 단계 - 상기 제1 배선들 각각은 상기 제1 트렌치들 각각 내에 형성되고 상기 제1 배선들은 제1 벌크 비저항(bulk resistivity)을 갖는 제1 재료로 형성됨 -;
상기 제1 유전체 층의 상기 표면 내에 복수의 제2 트렌치를 형성하는 단계;
복수의 제2 배선을 형성하는 단계 - 상기 제2 배선들 각각은 상기 제2 트렌치들 각각 내에 형성되고 상기 제2 배선들은 제2 벌크 비저항을 갖는 제2 재료로 형성되고, 상기 제1 벌크 비저항과 제2 벌크 비저항은 상이함 -;
상기 제1 유전체 층 내에 상기 복수의 제1 트렌치를 형성하기 전에 상기 유전체 층 상에 제1 하드마스크를 도포하는 단계 - 상기 복수의 제1 트렌치는 상기 제1 하드마스크 및 상기 제1 유전체 층 내에 형성됨 -;
상기 제1 배선들 각각으로부터 상기 제1 재료의 부분을 제거하고, 상기 복수의 제1 트렌치 각각 내에 제1 리세스를 형성하는 단계; 및
상기 제1 유전체 층 내에 상기 복수의 제2 트렌치를 형성하기 전에 상기 제1 리세스들 내에 제2 하드마스크를 도포하는 단계
를 포함하고, 상기 제2 트렌치들은 상기 제1 하드마스크를 통해 연장하는 방법.A method of depositing wires comprising:
forming a plurality of first trenches in a surface of the first dielectric layer;
forming a plurality of first interconnections, each of the first interconnections formed in each of the first trenches, the first interconnections formed of a first material having a first bulk resistivity;
forming a plurality of second trenches in the surface of the first dielectric layer;
forming a plurality of second wirings, each of the second wirings being formed in each of the second trenches, the second wirings being formed of a second material having a second bulk resistivity, the first bulk resistivity and the second bulk resistivity is different;
applying a first hardmask on the dielectric layer prior to forming the first plurality of trenches in the first dielectric layer, the first plurality of trenches being formed in the first hardmask and the first dielectric layer -;
removing a portion of the first material from each of the first interconnects and forming a first recess in each of the plurality of first trenches; and
applying a second hardmask in the first recesses prior to forming the plurality of second trenches in the first dielectric layer;
wherein the second trenches extend through the first hardmask. 삭제delete 삭제delete 제1항에 있어서, 상기 제2 재료의 부분을 제거하고, 상기 복수의 제2 트렌치 각각 내에 제2 리세스를 형성하는 단계; 및 상기 제2 리세스들 내로 제3 하드마스크를 도포하는 단계를 더 포함하는 방법.2. The method of claim 1, further comprising: removing a portion of the second material and forming a second recess in each of the plurality of second trenches; and applying a third hardmask into the second recesses. 제4항에 있어서, 상기 제1 유전체 층, 상기 제1 하드마스크, 상기 제2 하드마스크, 및 상기 제3 하드마스크 위에 제2 유전체 층을 형성하는 단계; 상기 제2 유전체 층 내에 제1 비아 개구를 형성하고 상기 제2 하드마스크의 부분을 노출하는 단계; 상기 제2 하드마스크의 상기 노출된 부분을 제거하여 제2 비아 개구를 형성하는 단계; 및 상기 제1 비아 개구 및 상기 제2 비아 개구를 비아를 형성하는 상기 제1 재료로 채우는 단계를 더 포함하는 방법.5. The method of claim 4, further comprising: forming a second dielectric layer over the first dielectric layer, the first hardmask, the second hardmask, and the third hardmask; forming a first via opening in the second dielectric layer and exposing a portion of the second hardmask; removing the exposed portion of the second hardmask to form a second via opening; and filling the first via opening and the second via opening with the first material forming a via. 제4항에 있어서, 상기 제1 유전체 층 재료, 상기 제1 하드마스크, 상기 제2 하드마스크, 및 상기 제3 하드마스크 위에 제2 유전체 층을 형성하는 단계; 상기 제2 유전체 층 내에 제1 비아 개구를 형성하고 상기 제3 하드마스크의 부분을 노출하는 단계; 상기 제3 하드마스크의 상기 노출된 부분을 선택적으로 제거하여 제2 비아 개구를 형성하는 단계; 및 상기 제1 비아 개구 및 상기 제2 비아 개구를 비아를 형성하는 상기 제2 재료로 채우는 단계를 더 포함하는 방법.5. The method of claim 4, further comprising: forming a second dielectric layer over the first dielectric layer material, the first hardmask, the second hardmask, and the third hardmask; forming a first via opening in the second dielectric layer and exposing a portion of the third hardmask; forming a second via opening by selectively removing the exposed portion of the third hardmask; and filling the first via opening and the second via opening with the second material forming a via. 제1항에 있어서, 상기 복수의 제1 트렌치 및 상기 복수의 제2 트렌치는 상기 제1 유전체 층의 리소그래피에 의해 형성되는 방법.The method of claim 1 , wherein the plurality of first trenches and the plurality of second trenches are formed by lithography of the first dielectric layer. 제1항에 있어서, 상기 복수의 제1 트렌치 및 상기 복수의 제2 트렌치는 스페이서 기반 피치 분할에 의해 형성되는 방법.The method of claim 1 , wherein the plurality of first trenches and the plurality of second trenches are formed by spacer-based pitch division. 제1항에 있어서, 상기 제1 벌크 비저항은 20℃에서 5.0μΩ·㎝ 이상인 방법.The method of claim 1 , wherein the first bulk resistivity is at least 5.0 μΩ·cm at 20°C. 제1항에 있어서, 상기 제2 벌크 비저항은 20℃에서 4.0μΩ·㎝ 이하인 방법.The method of claim 1 , wherein the second bulk resistivity is less than or equal to 4.0 μΩ·cm at 20°C. 제1항에 있어서, 상기 제1 유전체 층은 3.9 미만의 유전 상수를 나타내는 방법.The method of claim 1 , wherein the first dielectric layer exhibits a dielectric constant of less than 3.9. 집적 회로로서,
표면을 포함하는 제1 유전체 층;
상기 유전체 층 표면 내에 정의된 복수의 제1 트렌치;
복수의 제1 배선 - 상기 제1 배선들 각각은 상기 제1 트렌치들 각각 내에 형성되고, 상기 제1 배선들은 제1 벌크 비저항을 갖는 제1 재료를 포함함 -;
상기 유전체 층 표면 내에 정의된 복수의 제2 트렌치;
복수의 제2 배선 - 상기 제2 배선들 각각은 상기 제2 트렌치들 각각 내에 형성되고, 상기 제2 배선들은 제2 벌크 비저항을 갖는 제2 재료를 포함하고, 상기 제1 벌크 비저항과 상기 제2 벌크 비저항은 상이함 -;
상기 제1 유전체 층 위에 배치된 제1 하드마스크, 상기 제1 재료 위에 배치된 제2 하드마스크; 및 상기 제2 재료 위에 배치된 제3 하드마스크를 포함하는 하드마스크 층; 및
상기 하드마스크 층 위에 배치된 제2 유전체 층; 상기 제2 유전체 층 내의 제1 비아 개구 및 상기 제1 비아 개구에 인접하는 상기 제2 하드마스크 층 내의 제2 비아 개구; 및 상기 제1 재료로부터 형성된 상기 제1 및 제2 비아 개구들 내에 위치한 비아
를 포함하고, 상기 비아는 상기 제1 배선들 중 하나를 접촉시키고,
상기 제2 비아 개구는 상기 제2 유전체 층내로 개구를 패터닝하고 에칭한 다음에 상기 제2 하드마스크 층을 선택적으로 에칭함으로써 형성되는 집적 회로.An integrated circuit comprising:
a first dielectric layer comprising a surface;
a plurality of first trenches defined in the dielectric layer surface;
a plurality of first interconnections, each of the first interconnections formed in each of the first trenches, the first interconnections including a first material having a first bulk resistivity;
a plurality of second trenches defined in the dielectric layer surface;
a plurality of second interconnections, each of the second interconnections formed in each of the second trenches, the second interconnections comprising a second material having a second bulk resistivity, the first bulk resistivity and the second Bulk resistivity is different -;
a first hardmask disposed over the first dielectric layer, a second hardmask disposed over the first material; and a hardmask layer comprising a third hardmask disposed over the second material; and
a second dielectric layer disposed over the hardmask layer; a first via opening in the second dielectric layer and a second via opening in the second hardmask layer adjacent the first via opening; and vias located within the first and second via openings formed from the first material.
including, wherein the via contacts one of the first wirings;
and the second via opening is formed by patterning and etching the opening into the second dielectric layer and then selectively etching the second hardmask layer. 삭제delete 삭제delete 집적 회로로서,
표면을 포함하는 제1 유전체 층;
상기 유전체 층 표면 내에 정의된 복수의 제1 트렌치;
복수의 제1 배선 - 상기 제1 배선들 각각은 상기 제1 트렌치들 각각 내에 형성되고, 상기 제1 배선들은 제1 벌크 비저항을 갖는 제1 재료를 포함함 -;
상기 유전체 층 표면 내에 정의된 복수의 제2 트렌치;
복수의 제2 배선 - 상기 제2 배선들 각각은 상기 제2 트렌치들 각각 내에 형성되고, 상기 제2 배선들은 제2 벌크 비저항을 갖는 제2 재료를 포함하고, 상기 제1 벌크 비저항과 상기 제2 벌크 비저항은 상이함 -;
상기 제1 유전체 층 위에 배치된 제1 하드마스크, 상기 제1 재료 위에 배치된 제2 하드마스크; 및 상기 제2 재료 위에 배치된 제3 하드마스크를 포함하는 하드마스크 층; 및
상기 하드마스크 층 위에 배치된 제2 유전체 층; 상기 제2 유전체 층 내의 제1 비아 개구 및 상기 제1 비아 개구에 인접하는 상기 제3 하드마스크 층 내의 제2 비아 개구; 및 상기 제2 재료로부터 형성된 상기 제1 및 제2 비아 개구들 내에 위치한 비아
를 포함하고, 상기 비아는 상기 제2 배선들 중 하나를 접촉시키고,
상기 제2 비아 개구는 상기 제2 유전체 층에 개구를 패터닝하고 에칭한 다음에 상기 제3 하드마스크 층을 선택적으로 에칭함으로써 형성되는 집적 회로.An integrated circuit comprising:
a first dielectric layer comprising a surface;
a plurality of first trenches defined in the dielectric layer surface;
a plurality of first interconnections, each of the first interconnections formed in each of the first trenches, the first interconnections including a first material having a first bulk resistivity;
a plurality of second trenches defined in the dielectric layer surface;
a plurality of second interconnections, each of the second interconnections formed in each of the second trenches, the second interconnections comprising a second material having a second bulk resistivity, the first bulk resistivity and the second Bulk resistivity is different -;
a first hardmask disposed over the first dielectric layer, a second hardmask disposed over the first material; and a hardmask layer comprising a third hardmask disposed over the second material; and
a second dielectric layer disposed over the hardmask layer; a first via opening in the second dielectric layer and a second via opening in the third hardmask layer adjacent the first via opening; and vias located within the first and second via openings formed from the second material.
including, wherein the via contacts one of the second wirings;
and the second via opening is formed by patterning and etching an opening in the second dielectric layer and then selectively etching the third hardmask layer. 제12항에 있어서, 상기 제1 배선들은 제1 높이를 나타내고 상기 제2 배선들은 제2 높이를 나타내고 상기 제1 높이는 상기 제2 높이와 상이한 집적 회로.13. The integrated circuit of claim 12, wherein the first wires represent a first height and the second wires represent a second height and the first height is different from the second height. 제12항에 있어서, 상기 제1 벌크 비저항은 20℃에서 5.0μΩ·㎝ 이상인 집적 회로.13. The integrated circuit of claim 12, wherein the first bulk resistivity is at least 5.0 μΩ·cm at 20°C. 제12항에 있어서, 상기 제2 벌크 비저항은 20℃에서 4.0μΩ·㎝ 이하인 집적 회로.13. The integrated circuit of claim 12, wherein the second bulk resistivity is less than or equal to 4.0 μΩ·cm at 20°C. 제12항에 있어서, 상기 제1 유전체 층은 3.9 미만의 유전 상수를 나타내는 집적 회로.13. The integrated circuit of claim 12, wherein the first dielectric layer exhibits a dielectric constant of less than 3.9. 제12항에 있어서, 상기 제2 유전체 층은 3.9 미만의 유전 상수를 나타내는 집적 회로.13. The integrated circuit of claim 12, wherein the second dielectric layer exhibits a dielectric constant of less than 3.9. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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