KR102273419B1 - 멀티 cpu 모듈을 갖는 plc 시스템의 제어 장치 - Google Patents

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Abstract

본 발명은 PLC 시스템의 제어 장치에 관한 것이다. 본 발명은 멀티 CPU 모듈의 제어권 상태 정보가 기록되는 레지스터, 기능 모듈의 데이터 처리를 위한 제어 요청이 수신되면, 레지스터의 제어권 상태 정보를 참조하여 멀티 CPU 모듈에 제어권을 동적 할당하고 기능 모듈에 대한 멀티 CPU 모듈의 제어권을 설정하는 제어권 설정부 및 제어권의 설정에 따른 멀티 CPU 모듈 및 기능 모듈 간의 데이터를 송수신하는 버스를 포함하는 것을 특징으로 한다. 본 발명에 의하면, PLC 시스템의 자원을 효율적으로 분배하고 데이터 처리 효율을 개선시킬 수 있는 장점이 있다.

Description

멀티 CPU 모듈을 갖는 PLC 시스템의 제어 장치{APPARATUS FOR CONTROLING PROGRAMMABLE LOGIC CONTROLLER SYSTEM HAVING MULTI CPU MODULE}
본 발명은 PLC 시스템의 제어 장치에 관한 것으로, 보다 상세하게는 멀티 CPU 모듈 또는 멀티 코어 CPU 모듈의 제어권 동적 할당을 통해 PLC 시스템을 제어하는 장치에 관한 것이다.
PLC 시스템(Programmable Logic Controller)이란 릴레이 제반 시스템을 마이크로 프로세서를 이용하여 통합시킨 시스템으로, 프로그램을 통해 시퀀스 제어(Sequence Control), 각종 연산 및 데이터 처리가 가능한 시스템을 의미한다. PLC 시스템은 프로그래밍을 통해 시스템의 확장 또는 변경이 용이하며, 작업 환경에 신속히 대응할 수 있는 장점이 있다.
최근 PLC 시스템의 데이터 처리량이 증가함에 따라, 멀티 코어를 갖는 CPU 모듈 또는 멀티 CPU 모듈이 PLC 시스템에 탑재된다.
도 1은 종래의 멀티 PLC 모듈을 갖는 PLC 시스템의 개략도이다. 도 1을 참조하면, PLC 시스템은 전원 모듈, 기능 모듈 및 복수의 CPU 모듈로 구성되는 멀티 CPU 모듈을 포함한다. CPU 모듈 각각은 기능 모듈에 대한 제어권을 갖고, 기능 모듈의 데이터 처리 요청에 따라 데이터를 처리한다.
한편, 종래의 PLC 시스템에서 각각의 CPU 모듈은 미리 지정된 기능 모듈에 한하여 읽기(READ) 또는 쓰기(WRITE) 권한, 즉 제어권을 갖는다. 예를 들어, CPU 모듈(A)은 모듈 1, 모듈 2에 대해서만 제어권을 가지며, 다른 모듈들(모듈 3 내지 모듈 6)에 대해서는 제어권을 가질 수 없다. 즉, 종래의 PLC 시스템에서는 특정 기능 모듈에 대한 제어권을 미리 지정된 CPU 모듈만이 갖는다.
도 2는 도 1의 PLC 시스템의 CPU 모듈별 제어권 상태를 나타내는 도표이다. 도 2를 참조하면, CPU 모듈(A)은 모듈 1, 2에 대한 제어권을 갖고, CPU 모듈(B)은 모듈 3, 4에 대한 제어권을 가지며, CPU 모듈(C)은 모듈 5, 6에 대한 제어권을 갖는다.
이와 같이, 종래의 PLC 시스템에서는 모듈 1, 2에 대한 제어권을 CPU 모듈(A)만이 가지는 것과 같이, 특정 CPU 모듈이 특정 기능 모듈에 대한 제어권을 선점한다. 따라서 종래의 PLC 시스템에서는 자원 배분이 평등하게 이루어지지 않고, 멀티 CPU 모듈의 데이터 처리 효율이 떨어지는 문제점이 존재한다.
본 발명은 레지스터의 제어권 상태 정보를 참조하여 멀티 CPU 모듈의 제어권을 동적 할당함으로써, PLC 시스템의 자원을 효율적으로 분배하고 데이터 처리 효율을 개선시킬 수 있는 멀티 CPU 모듈을 갖는 PLC 시스템의 제어 장치를 제공하는 것을 목적으로 한다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
이러한 목적을 달성하기 위한 본 발명은 멀티 CPU 모듈을 갖는 PLC 시스템의 제어 장치에 있어서, 상기 멀티 CPU 모듈의 제어권 상태 정보가 기록되는 레지스터, 기능 모듈의 데이터 처리를 위한 제어 요청이 수신되면, 상기 레지스터의 제어권 상태 정보를 참조하여 상기 멀티 CPU 모듈에 제어권을 동적 할당하고 상기 기능 모듈에 대한 상기 멀티 CPU 모듈의 제어권을 설정하는 제어권 설정부 및 상기 제어권의 설정에 따른 상기 멀티 CPU 모듈 및 상기 기능 모듈 간의 데이터를 송수신하는 버스를 포함하는 것을 특징으로 한다.
전술한 바와 같은 본 발명에 의하면, 레지스터의 제어권 상태 정보를 참조하여 멀티 CPU 모듈의 제어권을 동적 할당함으로써, PLC 시스템의 자원을 효율적으로 분배하고 데이터 처리 효율을 개선시킬 수 있는 장점이 있다.
도 1은 종래의 멀티 PLC 모듈을 갖는 PLC 시스템의 개략도.
도 2는 도 1의 PLC 시스템의 CPU 모듈별 제어권 상태를 나타내는 도표.
도 3은 본 발명의 실시예에 따른 멀티 CPU 모듈을 갖는 PLC 시스템의 제어 장치의 구성도.
도 4는 본 발명의 실시예에 따른 멀티 CPU 모듈을 갖는 PLC 시스템의 제어 방법의 순서도.
도 5는 본 발명의 다른 실시예에 따른 멀티 CPU 모듈을 갖는 PLC 시스템의 제어 방법의 순서도.
도 6은 본 발명의 실시예에 따른 CPU 모듈별 제어권 상태를 나타내는 도표.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.
도 3은 본 발명의 실시예에 따른 멀티 CPU 모듈을 갖는 PLC 시스템의 제어 장치의 구성도이다. 도 3을 참조하면, 본 발명의 멀티 CPU 모듈을 갖는 PLC 시스템의 제어 장치(300)는 멀티 CPU 모듈의 제어권 상태 정보가 기록되는 레지스터(310) 및 멀티 CPU 모듈의 제어권을 동적 할당하는 제어권 설정부(320)를 포함한다.
또한, PLC 시스템의 멀티 CPU 모듈(100)은 PLC 시스템의 기능 모듈(200)과 버스를 통해 연결되며, 버스는 제어권 설정부(320)의 제어권 설정에 따른 멀티 CPU 모듈(100) 및 기능 모듈(200) 간의 데이터를 송수신할 수 있다. 즉, 기능 모듈(200)에 대하여 제어권을 갖는 CPU 모듈은 읽기(READ) 또는 쓰기(WRITE) 권한을 가질 수 있으며, CPU 모듈의 데이터 처리를 위하여 버스를 통해 데이터가 송수신될 수 있다.
여기서, 멀티 CPU 모듈은 도 3에 도시된 바와 같이 복수의 CPU 모듈로 구성되거나, CPU 모듈 내에 멀티 코어를 갖는 CPU 모듈로 구성될 수 있다.
레지스터(310)에는 멀티 CPU 모듈 각각의 제어권 상태 정보가 기록된다. 여기서, 제어권 상태 정보란 각각의 멀티 CPU 모듈이 특정 기능 모듈에 대하여 갖는 제어권에 대한 정보를 의미한다. 제어권 상태 정보는 임의의 CPU 모듈이 제어권을 갖는 기능 모듈에 관한 정보, CPU 모듈에 제어권이 할당되었는지 여부에 대한 정보를 포함할 수 있다.
보다 상세하게는, 도 3과 같이 세 개의 CPU 모듈로 구성되는 멀티 CPU 모듈(100)의 경우 CPU 모듈(A, B, C) 각각의 제어권 상태 정보가 레지스터(310)에 기록될 수 있다. 예를 들어, CPU 모듈(A)에 모듈 1에 대한 제어권이 설정된 경우, 레지스터(310)의 제어권 상태 정보에는 CPU 모듈(A)이 제어권 할당 불능 상태라고 기록될 수 있다.
레지스터(310)는 제어권 상태 정보가 기록될 수 있는 기억장치를 의미하며, 실시예에 따라 롬(ROM), 램(RAM), 플래시 메모리(FLASH MEMORY), SD 카드와 같은 메모리로 구현될 수도 있다.
제어권 설정부(320)는 레지스터(310)의 제어권 상태 정보를 참조하여 멀티 CPU 모듈(100)에 제어권을 동적 할당하여 기능 모듈(200)에 대한 멀티 CPU 모듈(100)의 제어권을 설정하는 기능을 수행한다.
구체적으로, 제어권 설정부(320)는 기능 모듈(200) 중 어느 하나의 모듈로부터 해당 모듈의 데이터 처리를 위한 제어 요청을 수신할 수 있다. 제어권 설정부(320)는 기능 모듈의 제어 요청이 수신되면, 레지스터(310)의 제어권 상태 정보를 참조하여 멀티 CPU 모듈(100)에 제어권을 동적 할당한다.
예를 들어, CPU 모듈(A)에 모듈 1에 대한 제어권이 설정되면 레지스터(310)의 제어권 상태 정보에는 CPU 모듈(A)이 제어권 할당 불능 상태라고 기록되며, 제어권 설정부(320)는 제어권 할당이 가능한 CPU 모듈(B) 또는 CPU 모듈(C)에 제어권을 할당할 수 있다.
본 발명의 실시예에서, 제어권 설정부(320)는 레지스터(310)의 제어권 상태 정보를 참조하여 제어권 할당이 가능한 멀티 CPU 모듈(100)을 검색할 수 있다. 또한, 멀티 CPU 모듈(100) 중 제어권 할당이 가능한 CPU 모듈에 기능 모듈(200)에 대한 제어권을 설정할 수 있다. 제어권 설정부(320)는 제어권이 설정된 CPU 모듈에 의해 데이터 처리가 완료되면, 해당 CPU 모듈의 제어권을 해제할 수 있다.
바람직하게는, 제어권 설정부(320)는 멀티 CPU 모듈(100)에 제어권을 설정하거나 설정된 제어권을 해제하는 경우, 레지스터(310)의 제어권 상태 정보에 이를 반영할 수 있다. 즉, 멀티 CPU 모듈(100)에 제어권을 설정하면 레지스터(310)의 제어권 상태 정보에 CPU 모듈의 제어권 설정 상태를 반영하고, 멀티 CPU 모듈에 의한 데이터 처리가 완료됨에 따라 해당 CPU 모듈에 설정된 제어권이 해제되면 레지스터(310)의 제어권 상태 정보에 CPU 모듈의 제어권 해제 상태를 반영할 수 있다.
도 4는 본 발명의 실시예에 따른 멀티 CPU 모듈을 갖는 PLC 시스템의 제어 방법의 순서도이다. 도 4를 참조하면, 먼저 제어권 설정부(320)는 기능 모듈(200)로부터 데이터 처리를 위한 제어 요청이 수신되는지 여부를 판단한다(S410).
단계(S410)에서, 제어 요청이 수신되면 제어권 설정부(320)가 레지스터의 제어권 상태 정보를 확인한다(S420). 전술한 바와 같이, 레지스터(310)에는 멀티 CPU 모듈의 제어권 상태 정보가 기록되며, 제어권 상태 정보를 참조하여 제어를 요청한 기능 모듈에 대하여 제어권 할당이 가능한 CPU 모듈이 존재하는지 여부를 판단할 수 있다.
예를 들어, 멀티 CPU 모듈 중 CPU 모듈(A)에 모듈 1에 대한 제어권이 설정되어 있고, 나머지 CPU 모듈(B) 및 CPU 모듈(C)에 대해서는 제어권이 할당되어 있지 않은 경우, 레지스터(310)의 제어권 상태 정보에는 CPU 모듈(A)의 모듈 1에 대한 제어권 설정 상태 및 CPU 모듈(B), CPU 모듈(C)의 제어권 비설정 상태가 기록될 수 있다.
또한, 멀티 CPU 모듈은 멀티 코어를 갖는 CPU 모듈일 수 있다. 이 경우, 레지스터(310)의 제어권 상태 정보에는 CPU 모듈의 각각의 코어에 대한 제어권 설정 상태가 기록될 수 있다.
그다음, 레지스터의 제어권 상태 정보를 참조하여 멀티 CPU 모듈(100) 중 어느 하나의 CPU 모듈에 제어권을 할당할 수 있는지 여부를 판단한다(S430). 예를 들어, 멀티 CPU 모듈 중 CPU 모듈(A)에 모듈 1에 대한 제어권이 설정되어 있고, 나머지 CPU 모듈(B) 및 CPU 모듈(C)에 대해서는 제어권이 할당되어 있지 않은 경우에는 CPU 모듈(B) 및 CPU 모듈(C)에 제어권을 할당할 수 있다고 판단할 수 있다.
다른 예에서, 모든 CPU 모듈에 제어권이 할당되어 제어권 할당이 불가능한 상태인 경우, 멀티 CPU 모듈 중 어느 하나의 CPU 모듈이 데이터 처리를 완료하여 제어권 할당 가능한 상태로 전환될 때까지 단계(S420) 내지 단계(S430)를 반복할 수 있다. 즉, CPU 모듈에 요청되는 데이터의 종류 또는 데이터의 크기에 따라 CPU 모듈에 의한 처리 속도가 서로 다를 수 있다. 따라서, 멀티 CPU 모듈 중 데이터 처리가 가장 먼저 완료된 CPU 모듈의 제어권이 해제되어 제어권 할당 가능한 상태로 전환되면, 레지스터의 제어권 상태 정보를 참조하여 다음 데이터 처리를 위한 제어권을 할당할 수 있다.단계(S430)의 판단 결과, 멀티 CPU 모듈에 제어권 할당이 가능한 경우에는 제어권 할당이 가능한 CPU 모듈에 제어 요청한 기능 모듈에 대한 제어권을 할당한다. 멀티 CPU 모듈 중 CPU 모듈(A)에 모듈 1에 대한 제어권이 설정되어 있고, 나머지 CPU 모듈(B) 및 CPU 모듈(C)에 대해서는 제어권이 할당되어 있지 않은 위의 예에서, 제어권 설정부(320)는 CPU 모듈(B) 또는 CPU 모듈(C)에 제어권을 할당할 수 있다.
마지막으로, 제어권이 설정된 CPU 모듈은 기능 모듈로부터 요청된 제어 요청에 따라 데이터를 처리한다. 이를 위하여, 버스는 제어권이 설정된 CPU 모듈과 제어를 요청한 기능 모듈 간의 데이터 처리를 위하여 데이터를 송수신할 수 있다. 제어권이 설정된 CPU 모듈에 의하여 데이터 처리가 완료되면, 해당 CPU 모듈에 설정된 제어권을 해제한다(S440).
도 5는 본 발명의 다른 실시예에 따른 멀티 CPU 모듈을 갖는 PLC 시스템의 제어 방법의 순서도이다. 보다 상세하게는, 도 5에서는 도 4의 단계(S440)의 과정을 보다 상세히 설명한다.
도 5를 참조하면, 먼저 제어권 설정부(320)가 레지스터(310)의 제어권 상태 정보를 참조하여 멀티 CPU 모듈(100) 중 제어권 설정이 가능한 CPU 모듈을 검색하고, 제어권 설정이 가능한 CPU 모듈(n)에 제어권을 설정한다(S510). 전술한 바와 같이, 레지스터(310)의 제어권 상태 정보에는 복수의 CPU 모듈 각각에 대한 제어권 설정 상태 또는 복수의 코어를 갖는 CPU 모듈 각각의 코어의 제어권 설정 상태가 기록될 수 있다. 제어권 설정부(320)는 제어권 상태 정보를 참조하여, 제어권 할당이 가능한 CPU 모듈 또는 CPU 모듈의 코어를 검색할 수 있다.
예를 들어, CPU 모듈(A), CPU 모듈(B) 및 CPU 모듈(C)로 구성된 멀티 CPU 모듈 중 CPU 모듈(A)에만 모듈 1에 대한 제어권이 설정된 경우, 제어권 설정부(320)는 제어권이 설정되지 않은 CPU 모듈(B) 또는 CPU 모듈(C)에 제어권을 설정할 수 있다.
그다음, 제어권 설정부(320)는 레지스터(310)의 제어권 상태 정보에 CPU 모듈(n)의 제어권 할당 불능 상태를 반영한다(S520). 즉, 단계(S510)에 의해 멀티 CPU 모듈 중 어느 하나의 CPU 모듈(n)에 제어권이 설정되면, CPU 모듈(n)에는 데이터 처리가 완료될 때까지 제어권을 설정할 수 없으므로, 다른 기능 모듈에 의해 제어 요청이 수신되더라도 CPU 모듈(n)에는 제어권이 설정되지 않도록 제어권 할당 불능 상태를 반영할 수 있다.
그다음, CPU 모듈(n)에 의해 데이터를 처리한다(S530). 보다 상세하게는, CPU 모듈(n)은 제어 요청한 기능 모듈의 데이터를 처리할 수 있다. 이를 위하여, 멀티 CPU 모듈과 기능 모듈을 연결하는 버스를 통해 데이터가 송수신될 수 있다.
그다음, 제어권 설정부(320)는 CPU 모듈(n)이 제어를 요청한 기능 모듈의 데이터 처리를 완료하였는지 여부를 판단한다(S540). 단계(S540)의 판단 결과, 데이터 처리가 완료되지 않으면, 제어권 설정부(320)는 데이터 처리가 완료될 때까지 대기 상태를 유지할 수 있다. 이를 위하여, CPU 모듈(n)은 데이터 처리를 완료하면 데이터 처리를 완료하였음을 제어권 설정부(320)에 알릴 수 있다.
단계(S540)의 판단 결과 CPU 모듈(n)에 의한 데이터 처리가 완료되면, 레지스터(310)의 제어권 상태 정보에 CPU 모듈(n)의 제어권 할당 가능 상태를 반영한다(S550). 즉, 단계(S540)에 의하여, 레지스터의 제어권 설정 정보에는 CPU 모듈(n)의 제어권 해제 상태가 반영될 수 있다. 그에 따라 다른 기능 모듈에 의해 제어 요청이 수신되면, CPU 모듈(n)은 제어권 할당 가능한 CPU 모듈로 검색될 수 있다.
이와 같이, 단계(S510) 내지 단계(S550)에 의하여 멀티 CPU 모듈의 CPU 모듈에 제어권을 할당하거나, 데이터 처리를 완료한 CPU 모듈의 제어권을 반환함으로써, 멀티 CPU 모듈의 제어권을 동적으로 할당할 수 있다.
도 6은 본 발명의 실시예에 따른 CPU 모듈별 제어권 상태를 나타내는 도표이다. 도 6을 참조하면, 본 발명의 멀티 CPU 모듈을 갖는 PLC 시스템의 제어 장치는 모듈 1에 대하여 CPU 모듈(A)에 제어권을 설정한 이후에, 모듈 2로부터 제어 요청이 수신되면, 제어권 할당이 가능한 CPU 모듈(B)에 제어권을 동적 할당할 수 있다.
도 6을 도 2와 비교할 때, 도 2의 경우 모듈 1, 2에 대한 제어권을 미리 지정된 CPU 모듈(A)만이 가지므로, CPU 모듈(B)은 데이터 처리를 하고 있지 않더라도 CPU 모듈(A)만이 모듈 1, 2에 대한 데이터 처리를 수행한다. 이와 같이, 종래의 PLC 시스템에 의하면 데이터 처리가 가능한 CPU 모듈(B)에 지정되지 않은 모듈의 데이터 처리를 위한 제어권을 할당할 수 없으므로, 멀티 CPU 모듈의 자원 배분이 효율적이지 않다.
반면에, 도 6의 경우 모듈 2로부터 데이터 처리를 위한 제어 요청이 수신되면, 제어권 할당이 가능한 CPU 모듈(B)에 제어권이 설정될 수 있다. 뿐만 아니라, CPU 모듈(A) 또는 CPU 모듈(B)의 데이터 처리가 완료되면, 제어권이 반환하여 다른 기능 모듈의 데이터 처리를 위해 사용될 수 있다. 이와 같이, 본 발명에 의하면 멀티 CPU 모듈에 제어권을 동적으로 할당하거나, 데이터 처리가 완료된 CPU 모듈의 제어권을 반환함으로써, PLC 시스템의 가용 자원을 효율적으로 배분할 수 있다.
이와 같이, 종래의 멀티 CPU 모듈을 갖는 PLC 시스템은 특정 기능 모듈에 대한 읽기(READ) 또는 쓰기(WRITE)의 제어권을 미리 지정된 CPU 모듈만이 가질 수 있고, 지정되지 않은 CPU 모듈은 해당 모듈에 대한 제어권을 가질 수 없었다.
그러나 본 발명에 의하면, 제어권 설정부(320)는 기능 모듈(200)에 대하여 미리 지정된 CPU 모듈에 제어권을 설정하는 것이 아닌, 레지스터(310)로부터 참조되는 멀티 CPU 모듈(100)의 자원 분배 상황에 따라 제어권을 동적으로 할당하므로, PLC 시스템의 자원을 종래에 비해 보다 효율적으로 분배할 수 있다.
전술한 본 발명은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.

Claims (6)

  1. 멀티 CPU 모듈들을 갖는 PLC 시스템의 제어 장치에 있어서,
    상기 멀티 CPU 모듈들 각각의 제어권 상태 정보가 기록되는 레지스터;
    기능 모듈의 데이터 처리를 위한 제어 요청이 수신되면, 상기 레지스터의 제어권 상태 정보를 참조하여 상기 멀티 CPU 모듈들 중에서 상기 수신된 제어 요청에 해당되는 제1 CPU 모듈에 제어권이 설정되어 있는지 확인하고, 상기 제1 CPU 모듈에 제어권이 설정되어 있는 경우, 상기 멀티 CPU 모듈들 중에서 상기 제1 CPU 모듈을 제외한 나머지 멀티 CPU 모듈들 중에서 제어권이 할당 가능한 제2 CPU 모듈에 제어권을 동적 할당하고, 상기 제2 CPU 모듈의 제어권을 설정하는 제어권 설정부; 및
    상기 제어권의 설정에 따른 상기 제2 CPU 모듈 및 상기 기능 모듈 간의 데이터를 송수신하는 버스를 포함하는
    멀티 CPU 모듈을 갖는 PLC 시스템의 제어 장치.
  2. 제1항에 있어서,
    상기 제어권 설정부는
    상기 레지스터의 제어권 상태 정보를 참조하여 제어권 할당이 가능한 적어도 하나의 제2 CPU 모듈을 검색하고, 상기 적어도 하나의 제2 CPU 모듈 중 제어권 할당이 가능한 CPU 모듈에 제어권을 설정하는
    멀티 CPU 모듈을 갖는 PLC 시스템의 제어 장치.
  3. 제2항에 있어서,
    상기 제어권 설정부는
    상기 제2 CPU 모듈에 의한 데이터 처리가 완료되면, 상기 기능 모듈에 대하여 설정된 제어권을 해제하는
    멀티 CPU 모듈을 갖는 PLC 시스템의 제어 장치.
  4. 제3항에 있어서,
    상기 제어권 설정부는
    상기 제2 CPU 모듈에 제어권을 설정하면 상기 레지스터의 제어권 상태 정보에 상기 제2 CPU 모듈의 제어권 설정 상태를 반영하는
    멀티 CPU 모듈을 갖는 PLC 시스템의 제어 장치.
  5. 제2항에 있어서,
    상기 제어권 설정부는
    상기 제2 CPU 모듈에 의한 데이터 처리가 완료됨에 따라 상기 기능 모듈에 대하여 설정된 제어권이 해제되면 상기 레지스터의 제어권 상태 정보에 상기 제2 CPU 모듈의 제어권 해제 상태를 반영하는
    멀티 CPU 모듈을 갖는 PLC 시스템의 제어 장치.
  6. 제1항에 있어서,
    상기 멀티 CPU 모듈들은
    단일 코어를 갖는 CPU 모듈이 복수 개로 구성되는 모듈들 또는 멀티 코어들을 갖는 CPU 모듈인 것을 특징으로 하는
    멀티 CPU 모듈을 갖는 PLC 시스템의 제어 장치.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014522529A (ja) * 2011-06-09 2014-09-04 デーエムゲー エレクトロニクス ゲーエムベーハー 工作機械の工作プロセスをシミュレーションするシミュレーション方法およびシミュレーションシステム

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* Cited by examiner, † Cited by third party
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JPH05173985A (ja) * 1991-12-24 1993-07-13 Matsushita Electric Works Ltd プログラマブルコントローラ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014522529A (ja) * 2011-06-09 2014-09-04 デーエムゲー エレクトロニクス ゲーエムベーハー 工作機械の工作プロセスをシミュレーションするシミュレーション方法およびシミュレーションシステム

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