KR102270604B1 - Image display system - Google Patents

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Abstract

본 발명은 구동 조건과 관계없이 호스트 시스템과 표시 장치의 FRC 패턴의 적용 순서를 매칭시킴으로써 FRC 노이즈를 방지할 수 있는 영상 표시 시스템에 관한 것이다.
본 발명의 영상 시스템은 호스트 시스템과 표시 장치를 구비한다. 호스트 시스템은 프레임별로 다른 다수의 제1 FRC 패턴을 이용하여 제1 영상 데이터를 그 제1 영상 데이터의 비트수보다 작은 제2 영상 데이터로 보정하여 출력하는 제1 FRC 디더링부를 포함한다. 표시 장치는 프레임별로 다른 다수의 제2 FRC 패턴을 이용하여 호스트 시스템으로부터 공급된 제2 영상 데이터를 그 제2 영상 데이터의 비트수보다 작은 제3 영상 데이터로 보정하여 출력하는 제2 FRC 디더링부를 포함한다. 제2 FRC 디더링부는 호스트 시스템으로부터 공급된 인에이블 신호에 따라 동작 시점이 제어된다.The present invention relates to an image display system capable of preventing FRC noise by matching the application order of FRC patterns between a host system and a display device regardless of driving conditions.
The video system of the present invention includes a host system and a display device. The host system includes a first FRC dithering unit for correcting and outputting first image data to second image data smaller than the number of bits of the first image data using a plurality of first FRC patterns that are different for each frame. The display device includes a second FRC dithering unit for correcting the second image data supplied from the host system to third image data smaller than the number of bits of the second image data using a plurality of second FRC patterns different for each frame and outputting the corrected second image data. do. The operation time of the second FRC dithering unit is controlled according to the enable signal supplied from the host system.

Figure R1020140191091
Figure R1020140191091

Description

영상 표시 시스템{IMAGE DISPLAY SYSTEM}Image display system {IMAGE DISPLAY SYSTEM}

본 발명은 영상 표시 시스템에 관한 것으로, 비정상 구동으로 인한 디더링 노이즈 발생을 최소화할 수 있는 영상 표시 시스템에 관한 것이다.The present invention relates to an image display system, and to an image display system capable of minimizing generation of dithering noise due to abnormal driving.

최근 표시 장치로 각광 받고 있는 평판 표시 장치로는 액정을 이용한 액정 표시 장치(Liquid Crystal Display; LCD), 유기 발광 다이오드(Organic Light Emitting Diode; OLED)를 이용한 OLED 표시 장치, 전기영동 입자를 이용한 전기영동 표시 장치(ElectroPhoretic Display; EPD) 등이 대표적이다.As a flat panel display device that has recently been spotlighted as a display device, a liquid crystal display (LCD) using liquid crystal, an OLED display using an organic light emitting diode (OLED), and electrophoresis using electrophoretic particles A display device (ElectroPhoretic Display; EPD) and the like are representative.

표시 장치는 각 화소(서브화소)가 박막 트랜지스터(Thin Film Transistor; TFT)에 의해 독립적으로 구동되는 화소 어레이를 통해 영상을 표시하는 표시 패널과, 표시 패널을 구동하는 패널 드라이버와, 패널 드라이버를 제어하는 타이밍 컨트롤러와, 전원부 등을 포함한다. 패널 드라이버는 표시 패널의 게이트 라인들을 구동하는 게이트 드라이버와, 표시 패널의 데이터 라인들을 구동하는 데이터 드라이버를 포함한다.A display device includes a display panel displaying an image through a pixel array in which each pixel (sub-pixel) is independently driven by a thin film transistor (TFT), a panel driver driving the display panel, and controlling the panel driver and a timing controller, a power supply, and the like. The panel driver includes a gate driver driving gate lines of the display panel and a data driver driving data lines of the display panel.

표시 장치는 영상 데이터의 비트수로 결정되는 계조 수보다 계조 표현력을 증가시키기 위하여 프레임 레이트 컨트롤 디더링(Frame Rate Control Dithering; 이하 FRC 디더링) 회로를 포함한다. FRC 디더링 회로는 계조값 및 프레임에 따라 다른 FRC 패턴을 이용하여 영상 데이터의 하위 비트들을 공간적 및 시간적으로 분산시키는 디더링 처리를 수행함으로써 계조값을 미세 조정하여 계조 표현력, 즉 컬러 뎁스(Color Depth)를 증가시킨다. The display device includes a frame rate control dithering (FRC dithering) circuit in order to increase grayscale expression power higher than the number of grayscales determined by the number of bits of image data. The FRC dithering circuit performs a dithering process for spatially and temporally dispersing lower bits of image data using different FRC patterns according to grayscale values and frames to fine-tune grayscale values to increase grayscale expression power, that is, color depth. increase

표시 장치에 영상 데이터를 공급하는 호스트 시스템에서도 색보정 등을 위한 FRC 디더링 회로를 더 포함한다.A host system that supplies image data to the display device further includes an FRC dithering circuit for color correction and the like.

호스트 시스템에서 이용되는 FRC 패턴과, 표시 장치에서 이용되는 FRC 패턴은 서로 다르지만 적절한 조합으로 FRC 노이즈(디더링 노이즈)를 최소화할 수 있도록, 프레임 단위로 호스트 시스템에 적용되는 FRC 패턴의 적용 순서와, 표시 장치에 적용되는 FRC 패턴의 적용 순서는 매칭되어 설계되어 있다. Although the FRC pattern used in the host system and the FRC pattern used in the display device are different from each other, the order of application of the FRC pattern applied to the host system on a frame-by-frame basis so as to minimize FRC noise (dithering noise) with an appropriate combination; The order of application of the FRC pattern applied to the device is designed to match.

그런데, 전원이 온되거나 주파수를 변경하기 위한 모드 변경시 등과 같이 호스트 시스템과 표시 장치에 전원이 공급되는 시점이 다를 때, 호스트 시스템의 FRC 디더링 회로와 표시 장치의 FRC 디더링 회로의 FRC 패턴의 적용 순서가 비매칭할 수 있다. 이로 인하여, 호스트 시스템의 FRC 패턴과, 표시 장치의 FRC 패턴이 잘못 조합됨으로써 줄무늬 등과 같은 FRC 노이즈가 발생하는 문제점이 있다. However, when power is turned on or when power is supplied to the display device at different times, such as when the power is turned on or when a mode for changing a frequency is different, the FRC pattern application sequence of the FRC dithering circuit of the host system and the FRC dithering circuit of the display device may be mismatched. For this reason, there is a problem in that FRC noise such as stripes is generated when the FRC pattern of the host system and the FRC pattern of the display device are incorrectly combined.

이러한 FRC 노이즈는 데이터 전압의 극성이 주기적으로 인버젼되는 액정 표시 장치에서 주로 발생하고 있지만, OLED 표시 장치에서도 발생할 수 있으므로, 본 발명은 액정 표시 장치로 한정되지 않는다.The FRC noise is mainly generated in the liquid crystal display device in which the polarity of the data voltage is periodically inverted, but may also occur in the OLED display device, so the present invention is not limited to the liquid crystal display device.

본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로, 본 발명이 해결하고자 하는 과제는 구동 조건과 관계없이 호스트 시스템과 표시 장치의 FRC 패턴의 적용 순서를 매칭시킴으로써 FRC 노이즈를 방지할 수 있는 영상 표시 시스템을 제공하는 것이다.The present invention has been devised to solve the above problems, and the problem to be solved by the present invention is to display an image capable of preventing FRC noise by matching the application order of the FRC patterns between the host system and the display device regardless of driving conditions. to provide a system.

상기 과제를 해결하기 위하여, 본 발명의 실시예에 따른 영상 표시 시스템은 호스트 시스템과 표시 장치를 구비한다. 호스트 시스템은 프레임별로 다른 다수의 제1 FRC 패턴을 이용하여 제1 영상 데이터를 그 제1 영상 데이터의 비트수보다 작은 제2 영상 데이터로 보정하여 출력하는 제1 FRC 디더링부를 포함한다. 표시 장치는 프레임별로 다른 다수의 제2 FRC 패턴을 이용하여 호스트 시스템으로부터 공급된 제2 영상 데이터를 그 제2 영상 데이터의 비트수보다 작은 제3 영상 데이터로 보정하여 출력하는 제2 FRC 디더링부를 포함한다. 제2 FRC 디더링부는 호스트 시스템으로부터 공급된 인에이블 신호에 따라 동작 시점이 제어된다.In order to solve the above problems, an image display system according to an embodiment of the present invention includes a host system and a display device. The host system includes a first FRC dithering unit for correcting and outputting first image data to second image data smaller than the number of bits of the first image data using a plurality of first FRC patterns that are different for each frame. The display device includes a second FRC dithering unit for correcting the second image data supplied from the host system using a plurality of second FRC patterns different for each frame into third image data smaller than the number of bits of the second image data and outputting the corrected second image data. do. The operation time of the second FRC dithering unit is controlled according to an enable signal supplied from the host system.

인에이블 신호에 의해, 제1 FRC 디더링부에서 다수의 제1 FRC 패턴이 적용되는 순서와, 제2 FRC 디더링부에서 다수의 제2 FRC 패턴이 적용되는 순서가 매칭된다.The order in which the plurality of first FRC patterns are applied by the first FRC dithering unit and the order in which the plurality of second FRC patterns are applied by the second FRC dithering unit are matched by the enable signal.

제1 FRC 디더링부는 입력 수직 동기 신호를 카운트하여 다수의 제1 FRC 패턴 중 어느 하나를 선택하기 위한 제1 프레임 정보를 출력하는 제1 프레임 카운터와, 호스트 시스템으로부터 제2 FRC 디더링부의 동작 시점을 제어하기 위한 제어 신호가 입력되면 인에이블 신호를 생성하여 표시 장치로 출력하는 인에이블 생성부를 포함한다. 제2 FRC 디더링부는 호스트 시스템의 인에이블 생성부로부터 인에이블 신호가 공급되면 인에이블되고, 호스트 시스템으로부터 공급된 수직 동기 신호를 카운트하여 다수의 제2 FRC 패턴 중 어느 하나를 선택하기 위한 제2 프레임 정보를 출력하는 제2 프레임 카운터를 포함한다. The first FRC dithering unit counts the input vertical synchronization signal and outputs first frame information for selecting one of a plurality of first FRC patterns, and controls an operation time of the second FRC dithering unit from the host system and an enable generator for generating an enable signal and outputting the enable signal to the display device when a control signal is input. The second FRC dithering unit is enabled when the enable signal is supplied from the enable generator of the host system, and counts the vertical synchronization signal supplied from the host system to select any one of the plurality of second FRC patterns. and a second frame counter for outputting information.

인에이블 신호에 의해 제1 프레임 카운터의 제1 프레임 정보와, 제2 프레임 카운터의 제2 프레임 정보가 정해진 순서대로 매칭된다.According to the enable signal, the first frame information of the first frame counter and the second frame information of the second frame counter are matched in a predetermined order.

인에이블 신호 생성부는 제어 신호가 입력되고, 제1 프레임 카운터로부터 리셋 신호가 입력될 때, 인에이블 신호를 생성한다.The enable signal generator generates an enable signal when a control signal is input and a reset signal is input from the first frame counter.

인에이블 신호는 호스트 시스템으로부터 표시 장치에 옵션 신호로 공급되거나, LVDS(Low Voltage Differential Signal) 인터페이스를 통해 LVDS의 포맷의 적어도 하나의 비트에 맵핑되어 공급되거나, eDP(embedded Display Port) 인터페이스를 통해 DPCP(Display Port Configuration Data)에 포함되어 공급된다.The enable signal is supplied from the host system as an option signal to the display device, is mapped to at least one bit of the LVDS format through an LVDS (Low Voltage Differential Signal) interface, and is supplied, or DPCP through an eDP (embedded Display Port) interface (Display Port Configuration Data) included and supplied.

본 발명에 따른 영상 표시 시스템은 필요시마다 호스트 시스템의 FRC 디더링부에서 인에이블 신호를 공급하여 표시 장치의 FRC 디더링부의 동작 시점을 제어함으로써 호스트 시스템과 표시 장치의 FRC 패턴의 적용 순서를 항상 매칭시킬 수 있다.The video display system according to the present invention controls the operation timing of the FRC dithering unit of the display device by supplying an enable signal from the FRC dithering unit of the host system whenever necessary, so that the application order of the FRC patterns of the host system and the display device can always be matched. have.

이에 따라, 본 발명에 따른 영상 표시 시스템은 호스트 시스템의 FRC 패턴과 표시 장치의 FRC 패턴의 비매칭으로 인한 FRC 노이즈를 방지할 수 있다.Accordingly, the image display system according to the present invention can prevent FRC noise due to mismatch between the FRC pattern of the host system and the FRC pattern of the display device.

도 1은 본 발명의 실시예에 따른 영상 표시 시스템을 개략적으로 나타낸 블록도이다.
도 2는 도 1에 도시된 표시 패널로 적용된 OLED 패널의 한 서브화소 구성을 예를 들어 나타낸 등가회로도이다.
도 3은 도 1에 도시된 표시 패널로 적용된 액정 패널의 한 서브화소 구성을 예를 들어 나타낸 등가회로도이다.
도 4는 도 1에 도시된 호스트 시스템과 타이밍 컨트롤러에 각각 내장된 제1 및 제2 FRC 디더링부를 개략적으로 나타낸 블록도이다.
도 5는 제1 및 제2 FRC 디더링부에서 제1 및 제2 FRC 패턴의 적용 순서가 비매칭된 종래와 매칭된 본 발명을 비교하여 나타낸 예시도이다.
도 6은 도 4에 도시된 제1 및 제2 FRC 디더링부의 내부 구성을 나타낸 블록도이다.
도 7은 도 6에 도시된 제1 LUT에 저장된 제1 FRC 패턴들을 나타낸 예시도이다.
도 8은 본 발명의 다른 실시예에 따른 LVDS 인터페이스를 이용하는 호스트 시스템과 표시 장치를 개략적으로 나타낸 블록도이다.
도 9는 도 8에 도시된 LVDS 인터페이스의 데이터 전송 포맷을 나타낸 예시도이다. 1 is a block diagram schematically showing an image display system according to an embodiment of the present invention.
FIG. 2 is an equivalent circuit diagram illustrating, for example, the configuration of one sub-pixel of an OLED panel applied as the display panel shown in FIG. 1 .
FIG. 3 is an equivalent circuit diagram illustrating, for example, the configuration of one sub-pixel of a liquid crystal panel applied as the display panel shown in FIG. 1 .
FIG. 4 is a block diagram schematically illustrating first and second FRC dithering units respectively embedded in the host system and the timing controller shown in FIG. 1 .
5 is an exemplary view comparing the present invention in which the application order of the first and second FRC patterns in the first and second FRC dithering units is not matched with the prior art.
6 is a block diagram illustrating an internal configuration of the first and second FRC dithering units shown in FIG. 4 .
7 is an exemplary diagram illustrating first FRC patterns stored in the first LUT shown in FIG. 6 .
8 is a block diagram schematically illustrating a host system and a display device using an LVDS interface according to another embodiment of the present invention.
9 is an exemplary diagram illustrating a data transmission format of the LVDS interface shown in FIG. 8 .

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예들을 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 영상 표시 시스템을 개략적으로 나타낸 블록도이다.1 is a block diagram schematically showing an image display system according to an embodiment of the present invention.

도 1에 도시된 화상 표시 시스템은 표시 장치(100) 및 호스트 시스템(200)을 포함한다. 표시 장치(100)는 타이밍 컨트롤러(300), 패널 구동부인 데이터 드라이버(20) 및 게이트 드라이버(30), 표시 패널(40)과, 도시하지 않은 전원부 등을 포함한다.The image display system illustrated in FIG. 1 includes a display device 100 and a host system 200 . The display device 100 includes a timing controller 300 , a data driver 20 and a gate driver 30 that are panel drivers, a display panel 40 , and a power supply not shown.

표시 패널(40)은 화소들이 매트릭스 형태로 배열된 화소 어레이를 통해 영상을 표시한다. 화소 어레이의 각 화소는 적색(Red; 이하 R), 녹색(Green; 이하 G), 청색(Blue; 이하 B) 서브화소들로 구성된다. 이와 달리, RGB 서브화소 보다 발광 효율이 높은 백색(White; W) 서브화소를 추가한 R/W/B/G 서브화소들로 구성될 수 있다. 이와 달리, 각 화소는 수 있다. 표시 패널(50)로는 LCD 패널이나 OLED 패널 등이 적용될 수 있다.The display panel 40 displays an image through a pixel array in which pixels are arranged in a matrix form. Each pixel of the pixel array is composed of red (R; hereinafter R), green (Green; hereinafter G), and blue (Blue; hereinafter B) sub-pixels. Alternatively, the R/W/B/G sub-pixels to which a white (W) sub-pixel having higher luminous efficiency than the RGB sub-pixel is added may be configured. Alternatively, each pixel can be As the display panel 50 , an LCD panel or an OLED panel may be applied.

예를 들어, 표시 패널(40)이 OLED 패널인 경우, R/G/B 또는 R/W/B/G 서브화소들 각각은 도 2에 도시된 바와 같이, 고전위 전원(EVDD) 라인 및 저전위 전원(EVSS) 라인 사이에 접속된 OLED 소자와, 데이터 라인(DL) 및 게이트 라인(GL)과 접속되고 OLED 소자를 구동하는 화소 회로를 구비한다. 화소 회로는 적어도 스위칭 트랜지스터(ST) 및 구동 트랜지스터(DT)와 스토리지 커패시터(Cst)를 포함한다. 스위칭 트랜지스터(ST)는 게이트 라인(GL)으로부터의 스캔 펄스에 응답하여 데이터 라인(DL)으로부터의 데이터 신호에 대응하는 전압을 스토리지 커패시터(Cst)에 충전하고, 구동 트랜지스터(DT)는 스토리지 커패시터(Cst)에 충전된 전압에 따라 OLED 소자로 공급되는 전류를 제어하여 OLED 소자의 발광량을 조절한다. For example, when the display panel 40 is an OLED panel, each of the R/G/B or R/W/B/G sub-pixels is a high-potential power supply (EVDD) line and a low-potential power supply (EVDD) line as shown in FIG. 2 , respectively. An OLED element connected between the potential power supply (EVSS) lines, and a pixel circuit connected to the data line DL and the gate line GL and driving the OLED element are provided. The pixel circuit includes at least a switching transistor ST, a driving transistor DT, and a storage capacitor Cst. The switching transistor ST charges the storage capacitor Cst with a voltage corresponding to the data signal from the data line DL in response to the scan pulse from the gate line GL, and the driving transistor DT is connected to the storage capacitor Cst. Cst) controls the current supplied to the OLED device according to the charged voltage to control the amount of light emitted from the OLED device.

이와 달리, 표시 패널(40)이 액정 패널인 경우, R/G/B 또는 R/W/B/G 서브화소들 각각은 도 3에 도시된 바와 같이 게이트 라인(GL) 및 데이터 라인(DL)과 접속된 박막 트랜지스터(TFT), 박막 트랜지스터(TFT)에 병렬로 접속된 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)를 구비한다. 액정 커패시터(Clc)는 박막 트랜지스터(TFT)를 통해 화소 전극에 공급된 데이터 신호와, 공통 전극에 공급된 공통 전압(Vcom)과의 차전압을 충전하고 충전된 전압에 따라 액정을 구동하여 광투과율을 조절한다. 스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 충전된 전압을 안정적으로 유지시킨다. In contrast, when the display panel 40 is a liquid crystal panel, each of the R/G/B or R/W/B/G sub-pixels is a gate line GL and a data line DL as shown in FIG. 3 . and a thin film transistor (TFT) connected to and a liquid crystal capacitor (Clc) and a storage capacitor (Cst) connected in parallel to the thin film transistor (TFT). The liquid crystal capacitor Clc charges the difference voltage between the data signal supplied to the pixel electrode through the thin film transistor TFT and the common voltage Vcom supplied to the common electrode, and drives the liquid crystal according to the charged voltage to achieve light transmittance. adjust the The storage capacitor Cst stably maintains the voltage charged in the liquid crystal capacitor Clc.

데이터 드라이버(20)는 타이밍 컨트롤러(300)로부터의 데이터 제어 신호 및 영상 데이터를 공급받는다. 데이터 드라이버(20)는 데이터 제어 신호에 따라 구동되어, 자신에게 내장되거나 외부에 별도로 구비된 감마 전압 생성부(도시하지 않음)로부터 공급된 기준 감마 전압 세트를 데이터의 계조값에 각각 대응하는 계조 전압들로 세분화한 다음, 세분화된 계조 전압들을 이용하여 디지털 영상 데이터를 아날로그 영상 데이터 신호로 변환한다. 데이터 드라이버(20)는 R/G/B 데이터 각각을 아날로그 R/G/B 신호로 변환하여 표시 패널(40)의 R/G/B 서브화소들과 각각 접속된 데이터 라인들로 각각 공급하거나, R/W/G/B 데이터 각각을 아날로그 R/W/G/B 신호로 변환하여 표시 패널(40)의 R/W/G/B 서브화소들과 각각 접속된 데이터 라인들로 각각 공급한다.The data driver 20 receives a data control signal and image data from the timing controller 300 . The data driver 20 is driven according to the data control signal, and uses a reference gamma voltage set supplied from a gamma voltage generator (not shown) that is built in or provided separately outside the data driver 20 to the grayscale voltages respectively corresponding to the grayscale values of the data. Then, digital image data is converted into an analog image data signal using the subdivided grayscale voltages. The data driver 20 converts each of the R/G/B data into an analog R/G/B signal and supplies it to the data lines respectively connected to the R/G/B sub-pixels of the display panel 40 , Each of the R/W/G/B data is converted into an analog R/W/G/B signal and supplied to the data lines respectively connected to the R/W/G/B sub-pixels of the display panel 40 .

데이터 드라이버(20)는 표시 패널(40)의 데이터 라인들(DL)을 분할 구동하는 다수의 데이터 구동 IC(Integrated Circuit)로 구성되고, 각 데이터 구동 IC는 TCP(Tape Carrier Package), COF(Chip On Film), FPC(Flexible Print Circuit) 등과 같은 회로 필름에 실장되어 표시 패널(10)에 TAB(Tape Automatic Bonding) 방식으로 부착되거나, COG(Chip On Glass) 방식으로 표시 패널(40) 상에 실장될 수 있다.The data driver 20 includes a plurality of data driving ICs (Integrated Circuits) that divide and drive the data lines DL of the display panel 40 , and each data driving IC includes a tape carrier package (TCP) and a chip (COF). On Film), flexible print circuit (FPC), etc. is mounted on a circuit film and attached to the display panel 10 by a TAB (Tape Automatic Bonding) method, or mounted on the display panel 40 by a COG (Chip On Glass) method. can be

게이트 드라이버(30)는 타이밍 컨트롤러(300)로부터 공급된 게이트 제어 신호를 이용하여 표시 패널(40)의 다수의 게이트 라인을 각각 구동한다. 게이트 드라이버(30)는 게이트 제어 신호에 응답하여 각 게이트 라인에 해당 스캔 기간에서 게이트 온 전압의 스캔 펄스를 공급하고, 나머지 기간에서는 게이트 오프 전압을 공급한다. 게이트 드라이버(30)는 타이밍 컨트롤러(300)로부터 게이트 제어 신호를 공급받거나, 타이밍 컨트롤러(300)로부터 데이터 드라이버(20)를 경유하여 게이트 제어 신호를 공급받을 수 있다. 게이트 드라이버(30)는 적어도 하나의 게이트 IC로 구성되고 TCP, COF, FPC 등과 같은 회로 필름에 실장되어 표시 패널(40)에 TAB 방식으로 부착되거나, COG 방식으로 표시 패널(40) 상에 실장될 수 있다. 이와 달리, 게이트 드라이버(30)는 표시 패널(40)의 화소 어레이를 구성하는 박막 트랜지스터 어레이와 함께 박막 트랜지스터 기판에 형성됨으로써 표시 패널(40)의 비표시 영역에 내장된 GIP(Gate In Panel) 타입으로 구비될 수 있다. The gate driver 30 drives each of the plurality of gate lines of the display panel 40 using a gate control signal supplied from the timing controller 300 . The gate driver 30 supplies a scan pulse of a gate-on voltage to each gate line in a corresponding scan period in response to a gate control signal, and supplies a gate-off voltage in the remaining period. The gate driver 30 may receive a gate control signal from the timing controller 300 or may receive a gate control signal from the timing controller 300 via the data driver 20 . The gate driver 30 is composed of at least one gate IC and is mounted on a circuit film such as TCP, COF, FPC, etc. to be attached to the display panel 40 in a TAB method or mounted on the display panel 40 in a COG method. can In contrast, the gate driver 30 is formed on the thin film transistor substrate together with the thin film transistor array constituting the pixel array of the display panel 40 , so that the gate driver 30 is a gate in panel (GIP) type embedded in the non-display area of the display panel 40 . can be provided as

호스트 시스템(200)은 영상 데이터 및 타이밍 동기 신호를 표시 장치(100)로 공급한다. 호스트 시스템(200)은 스케일러(scaler)가 내장된 시스템 온 칩(System on Chip)을 포함하여 영상 데이터를 표시 장치(100)의 표시 패널(40)에 표시하기에 적합한 해상도 데이터 포맷으로 변환하여 출력한다. 예를 들면, 호스트 시스템(200)은 컴퓨터, TV 시스템, 셋탑 박스, 태플릿이나 휴대폰 등과 같은 휴대 단말기의 시스템 중 어느 하나일 수 있다.The host system 200 supplies image data and a timing synchronization signal to the display device 100 . The host system 200 converts image data including a system on chip having a built-in scaler into a resolution data format suitable for display on the display panel 40 of the display device 100 and outputs it do. For example, the host system 200 may be any one of a system of a portable terminal such as a computer, a TV system, a set-top box, a tablet, or a mobile phone.

타이밍 컨트롤러(300)는 호스트 시스템(200)으로부터 영상 데이터 및 타이밍 신호 등을 공급받는다. 타이밍 컨트롤러(300)는 호스트 시스템(200)으로부터 영상 데이터를 필요한 화질 보상 등과 같은 화상 처리를 하여 데이터 드라이버(20)로 출력한다. 타이밍 컨트롤러(300)는 호스트 시스템(200)으로부터 공급된 타이밍 신호들을 이용하여 데이터 드라이버(20) 및 게이트 드라이버(30)의 구동 타이밍을 각각 제어하는 데이터 제어 신호 및 게이트 제어 신호를 생성하여 데이터 드라이버(20) 및 게이트 드라이버(30)로 각각 출력한다. 호스트 시스템(200)으로부터 타이밍 컨트롤러(300)로 공급되는 타이밍 신호는 도트 클럭, 데이터 인에이블 신호, 수직 동기 신호, 수평 동기 신호를 포함하지만, 여기서 수직 동기 신호 및 수평 동기 신호는 생략될 수 있다. 수직 동기 신호 및 수평 동기 신호가 생략되는 경우 타이밍 컨트롤러(300)는 도트 클럭에 따라 데이터 인에이블 신호를 카운트하여 수직 동기 신호 및 수평 동기 신호를 생성하여 이용할 수 있다. 타이밍 컨트롤러(300)로부터 데이터 드라이버(20)로 공급되는 데이터 제어 신호들은 소스 스타트 펄스, 소스 샘플링 클럭, 극성 제어 신호, 소스 출력 인에이블 신호 등을 포함한다. 타이밍 컨트롤러(300)로부터 게이트 드라이버(30)로 공급되는 게이트 제어 신호들은 게이트 스타트 펄스, 게이트 쉬프트 클럭, 게이트 출력 인에이블 신호 등을 포함한다.The timing controller 300 receives image data and timing signals from the host system 200 . The timing controller 300 outputs image data from the host system 200 to the data driver 20 by performing image processing such as necessary image quality compensation. The timing controller 300 generates a data control signal and a gate control signal for controlling driving timings of the data driver 20 and the gate driver 30, respectively, using the timing signals supplied from the host system 200 to generate the data driver ( 20) and the gate driver 30, respectively. The timing signal supplied from the host system 200 to the timing controller 300 includes a dot clock, a data enable signal, a vertical synchronization signal, and a horizontal synchronization signal, but the vertical synchronization signal and the horizontal synchronization signal may be omitted here. When the vertical synchronization signal and the horizontal synchronization signal are omitted, the timing controller 300 may generate and use the vertical synchronization signal and the horizontal synchronization signal by counting the data enable signal according to the dot clock. The data control signals supplied from the timing controller 300 to the data driver 20 include a source start pulse, a source sampling clock, a polarity control signal, and a source output enable signal. The gate control signals supplied from the timing controller 300 to the gate driver 30 include a gate start pulse, a gate shift clock, and a gate output enable signal.

호스트 시스템(200)은 제1 FRC 디더링부(210)를 포함하고, 표시 장치(100)의 타이밍 컨트롤러(300)는 제2 FRC 디더링부(310)를 포함한다. The host system 200 includes a first FRC dithering unit 210 , and the timing controller 300 of the display device 100 includes a second FRC dithering unit 310 .

호스트 시스템(200)의 제1 FRC 디더링부(210)의 동작 시점과, 표시 장치(100)의 제2 FRC 디더링부(310)의 동작 시점이 다를 때, 제1 FRC 디더링부(210)에서 제1 FRC 패턴의 적용 순서와, 제2 FRC 디더링부(310)에서 제2 FRC 패턴의 적용 순서가 설계와 같이 매칭할 수 있도록, 호스트 시스템(200)은 인에이블 신호를 표시 장치(100)에 공급하여 타이밍 컨트롤러(300)의 제2 FRC 디더링부(310) 동작 시점을 제어한다. When the operating time of the first FRC dithering unit 210 of the host system 200 and the operating time of the second FRC dithering unit 310 of the display device 100 are different from each other, the first FRC dithering unit 210 The host system 200 supplies the enable signal to the display device 100 so that the application order of the first FRC pattern and the application order of the second FRC pattern in the second FRC dithering unit 310 match as designed. to control the timing of the operation of the second FRC dithering unit 310 of the timing controller 300 .

예를 들면, 호스트 시스템(200)의 전원이 온되거나, 호스트 시스템(200)에서 입력 주파수 가변에 따라 모드 변경을 위하여 표시 장치(100)의 전원만 오프시켰다가 온시킬 때 등과 같이, 호스트 시스템(200)과 표시 장치(100)의 전원 온 시점이 서로 다를 때, 제1 및 제2 FRC 디더링부(210, 310)의 동작 시점이 비매칭할 수 있다. 이때, 호스트 시스템(200)은 인에이블 신호를 표시 장치(100)에 공급하여 제2 FRC 디더링부(210, 310)의 동작 시점을 제어하여 제1 및 제2 FRC 디더링부(210, 310)의 동작 시점을 매칭시킬 수 있다. For example, when the power of the host system 200 is turned on, or when only the power of the display device 100 is turned off and on to change the mode according to the change of the input frequency in the host system 200 , the host system ( When the power-on timings of the 200 ) and the display device 100 are different from each other, the operating timings of the first and second FRC dithering units 210 and 310 may not match. In this case, the host system 200 supplies an enable signal to the display device 100 to control the operation timing of the second FRC dithering units 210 and 310 to enable the first and second FRC dithering units 210 and 310 to operate. The timing of the operation can be matched.

이에 따라, 호스트 시스템(200)과 표시 장치(100)의 전원 온 시점이 서로 다른 경우에도 제1 FRC 디더링부(210)에서 제1 FRC 패턴의 적용 순서와, 제2 FRC 디더링부(310)에서 제2 FRC 패턴의 적용 순서를 매칭시킨다. 이에 따라, 본 발명에 따른 영상 표시 시스템은 호스트 시스템(200)과 표시 장치(100)의 FRC 패턴 적용 순서의 비매칭으로 인한 FRC 노이즈를 방지할 수 있다.Accordingly, even when the power-on timings of the host system 200 and the display device 100 are different from each other, the application order of the first FRC pattern in the first FRC dithering unit 210 and the second FRC dithering unit 310 are Match the application order of the second FRC pattern. Accordingly, the image display system according to the present invention can prevent FRC noise caused by mismatching of the FRC pattern application order of the host system 200 and the display device 100 .

도 4는 도 1에 도시된 호스트 시스템과 타이밍 컨트롤러에 각각 내장된 제1 및 제2 FRC 디더링부를 개략적으로 나타낸 블록도이고, 도 5는 제1 및 제2 FRC 디더링부에서 제1 및 제2 FRC 패턴의 적용 순서가 비매칭된 종래와 매칭된 본 발명을 비교하여 나타낸 예시도이다.4 is a block diagram schematically showing first and second FRC dithering units respectively built in the host system and the timing controller shown in FIG. 1 , and FIG. 5 is a first and second FRC dithering unit in the first and second FRC dithering units. It is an exemplary diagram showing the comparison of the present invention in which the application sequence of the pattern is not matched with the prior art.

도 4 및 도 5를 참조하면, 호스트 시스템(200)에 내장된 제1 FRC 디더링부(210)는 프레임별로 다른 다수의 제1 FRC 패턴들(P11, P12, P13, P14)을 적용하여 입력된 제1 영상 데이터(VD1)를 디더링 처리함으로써 제1 영상 데이터(VD1)보다 비트수가 감소된 제2 영상 데이터(VD2)를 출력한다. 호스트 시스템(200)의 전원이 온되어 입력 전압(Vin1)이 공급되면, 제1 FRC 디더링부(210)가 동작하여 내부의 제1 프레임 카운터가 수직 동기 신호(Vsync)를 카운트하고, 카운트한 프레임 정보(1, 2, 3, 4)에 따라 다수의 제1 FRC 패턴들(P11, P12, P13, P14)이 순서대로 선택되어 제1 입력 데이터(VD1)에 적용된다.4 and 5 , the first FRC dithering unit 210 built into the host system 200 applies a plurality of first FRC patterns P11, P12, P13, and P14 that are different for each frame. By dithering the first image data VD1 , the second image data VD2 having a reduced number of bits compared to the first image data VD1 is output. When the power of the host system 200 is turned on and the input voltage Vin1 is supplied, the first FRC dithering unit 210 operates so that the internal first frame counter counts the vertical synchronization signal Vsync, and the counted frame A plurality of first FRC patterns P11 , P12 , P13 , and P14 are sequentially selected according to the information 1 , 2 , 3 , and 4 and applied to the first input data VD1 .

표시 장치(100)의 타이밍 컨트롤러(300)에 내장된 제2 FRC 디더링부(310)는 프레임별로 다른 다수의 제2 FRC 패턴들(P21, P22, P23, P24)을 적용하여 호스트 시스템(200)으로부터 입력된 제2 영상 데이터(VD2)를 디더링 처리함으로써 제2 영상 데이터(VD2)보다 비트수가 감소된 제3 영상 데이터(VD3)를 출력한다. 호스트 시스템(200)의 전원이 온된 이후, 표시 장치(100)에 입력 전압(Vin2)이 공급되면, 제2 FRC 디더링부(310)가 동작하여 내부의 제2 프레임 카운터가 수직 동기 신호(Vsync)를 카운트함으로써 프레임을 카운트하고, 프레임 카운트 값(1, 2, 3, 4)에 따라 다수의 제2 FRC 패턴들(P21, P22, P23, P24)이 순서대로 선택되어 제2 입력 데이터(VD2)에 적용된다.The second FRC dithering unit 310 built in the timing controller 300 of the display device 100 applies a plurality of second FRC patterns P21, P22, P23, and P24 different for each frame to the host system 200 . The third image data VD3 having a reduced number of bits compared to the second image data VD2 is output by dithering the second image data VD2 input from the . After the host system 200 is powered on, when the input voltage Vin2 is supplied to the display device 100 , the second FRC dithering unit 310 operates to generate a second frame counter internal to the vertical synchronization signal Vsync. A frame is counted by counting , and a plurality of second FRC patterns P21, P22, P23, and P24 are sequentially selected according to the frame count value (1, 2, 3, 4) to select the second input data (VD2) applies to

그러나, 도 5와 같이 제1 및 제2 FRC 디더링부(210, 310)의 동작 시점이 다를 때, 제1 및 제2 FRC 디더링부(210, 310)의 프레임 카운트 값이 상이하여 제1 FRC 패턴들(P11~P14)의 적용 순서와, 제2 FRC 패턴들(P21~P24)의 적용 순서가 비매칭할 수 있다. However, as shown in FIG. 5 , when the operation timings of the first and second FRC dithering units 210 and 310 are different, the frame count values of the first and second FRC dithering units 210 and 310 are different and thus the first FRC pattern. The application order of the fields P11 to P14 and the application order of the second FRC patterns P21 to P24 may not match.

이를 방지하기 위하여, 본 발명의 호스트 시스템(200)은 호스트 시스템(200)의 전원이 온되거나, 호스트 시스템(200)에서 입력 주파수 가변에 따라 모드 변경을 위하여 표시 장치(100)의 전원만 오프시켰다가 온시킬 때 등과 같이, 호스트 시스템(200)과 표시 장치(100)의 전원 온 시점이 서로 다를 때, 표시 장치(100)의 제2 FRC 디더링부(310)의 동작 시점을 제어하기 위한 제어 신호(CNT)를 발생한다. 호스트 시스템(200)의 제1 FRC 디더링부(210)는 상기 제어 신호(CNT)가 입력되면, 도 5와 같이 내부의 제1 프레임 카운터가 설정값(4)까지 카운트 한 후 리셋될 때 인에이블 신호(EN)를 발생하여 표시 장치(100)에 공급한다. To prevent this, in the host system 200 of the present invention, the power of the host system 200 is turned on or only the power of the display device 100 is turned off in order to change the mode according to the change of the input frequency in the host system 200 . A control signal for controlling an operation timing of the second FRC dithering unit 310 of the display device 100 when the power-on timings of the host system 200 and the display device 100 are different from each other, such as when the display device 100 is turned on. (CNT) occurs. When the control signal CNT is input, the first FRC dithering unit 210 of the host system 200 is enabled when the internal first frame counter counts up to the set value 4 and then resets as shown in FIG. 5 . A signal EN is generated and supplied to the display device 100 .

표시 장치(100)의 제2 FRC 디더링부(210)는 호스트 시스템(200)으로부터 인에이블 신호(EN)가 입력되면 내부의 제2 프레임 카운터가 카운트 동작을 시작함으로써, 제1 및 제2 FRC 디더링부(210, 310)의 프레임 카운트 값이 매칭될 수 있다. 이에 따라, 특정 구동 상태에서도 제1 FRC 패턴들(P11~P14)의 적용 순서와, 제2 FRC 패턴들(P21~P24)의 적용 순서가 항상 매칭되므로 FRC 노이즈를 방지할 수 있다. When the enable signal EN is input from the host system 200 , the second FRC dithering unit 210 of the display device 100 starts a counting operation by an internal second frame counter, thereby performing first and second FRC dithering. Frame count values of the units 210 and 310 may be matched. Accordingly, since the application order of the first FRC patterns P11 to P14 and the application order of the second FRC patterns P21 to P24 always match even in a specific driving state, FRC noise can be prevented.

도 6은 도 4에 도시된 제1 및 제2 디더링부의 내부 구성을 나타낸 블록도이다.6 is a block diagram illustrating an internal configuration of the first and second dithering units shown in FIG. 4 .

호스트 시스템(200)의 제1 FRC 디더링부(210)는 현재 입력되는 제1 영상 데이터(VD1)의 프레임 정보를 생성하는 프레임 판단부에 해당하는 프레임 카운터(212)와, 제1 영상 데이터(VD1)의 화소 위치 정보를 생성하는 화소 위치 판단부에 해당하는 라인 카운터(214) 및 화소 카운터(216)와, 프레임 정보 및 화소 위치 정보와 제1 영상 데이터(VD1)의 하위 비트(LB1s)에 기초하여 미리 저장된 다수의 제1 FRC 패턴(P11~P14)으로부터 디더값(D1)을 선택하여 출력하는 제1 룩-업 테이블(Look-up table; 이하 LUT)(218)과, 제1 영상 데이터(VD1)의 상위 비트(UB1s)에 제1 LUT(218)로부터의 디더값(D1)을 가산하여 제2 영상 데이터(VD2)를 출력하는 가산기(220)와, 입력 제어 신호(CNT) 및 프레임 카운터(212)로부터의 리셋 신호에 응답하여 인에이블 신호(EN)를 생성하여 출력하는 인에이블 신호(EN) 생성부(230)를 포함한다. 제1 영상 데이터(VD1)는 R, G, B 데이터를 포함하며, 제1 FRC 디더링부(210)는 R, G, B 데이터 각각을 FRC 디더링 처리한다. 이를 위하여 제1 LUT(218)에는 제1 FRC 패턴들(P11~P14)이 컬러별로 저장될 수 있다. The first FRC dithering unit 210 of the host system 200 includes a frame counter 212 corresponding to a frame determining unit generating frame information of the currently input first image data VD1, and the first image data VD1. ) based on the line counter 214 and the pixel counter 216 corresponding to the pixel position determination unit generating the pixel position information of , frame information, the pixel position information, and the lower bits LB1s of the first image data VD1 a first look-up table (LUT) 218 for selecting and outputting a dither value D1 from a plurality of pre-stored first FRC patterns P11 to P14, and first image data ( an adder 220 that adds the dither value D1 from the first LUT 218 to the upper bit UB1s of VD1) and outputs the second image data VD2, an input control signal CNT, and a frame counter and an enable signal EN generator 230 for generating and outputting an enable signal EN in response to a reset signal from 212 . The first image data VD1 includes R, G, and B data, and the first FRC dithering unit 210 performs FRC dithering on each of the R, G, and B data. To this end, the first FRC patterns P11 to P14 may be stored for each color in the first LUT 218 .

프레임 판단부에 해당하는 프레임 카운터(212)는 입력된 수직 동기 신호(Vsync)를 카운팅하여 프레임 수를 카운팅하고, 카운팅된 프레임 수 정보를 제1 LUT(218)로 출력한다.The frame counter 212 corresponding to the frame determination unit counts the number of frames by counting the input vertical synchronization signal Vsync, and outputs the counted frame number information to the first LUT 218 .

화소 위치 판단부에 해당하는 라인 카운터(214) 및 화소 카운터(216)는 입력된 동기 신호들(Vsync,Hsync,DE,DCLK)를 이용하여, 현재 입력되는 제1 영상 데이터(VD1)의 화소 위치를 감지하고, 감지된 화소 위치 정보를 제1 LUT(218)로 출력한다.The line counter 214 and the pixel counter 216 corresponding to the pixel position determining unit use the input synchronization signals Vsync, Hsync, DE, and DCLK to determine the pixel position of the currently input first image data VD1. is detected, and the detected pixel position information is output to the first LUT 218 .

예를 들면, 라인 카운터(214)는 수직 동기 신호(Vsync)와 데이터 인에이블 신호(DE)가 동시에 인에이블된 기간에서 수평 동기 신호(Vsync)를 카운팅하여 제1 영상 데이터(VD1)의 화소 세로 위치를 감지하고, 화소 카운터(216)는 데이터 인에이블 신호(DE)의 인에이블 기간에 도트 클럭(DCLK)을 카운팅하여 제1 영상 데이터(VD1)의 가로 위치를 감지하고, 감지된 제1 영상 데이터(VD1)의 화소 위치 정보를 제1 LUT(218)로 출력한다.For example, the line counter 214 counts the horizontal synchronization signal Vsync in a period in which the vertical synchronization signal Vsync and the data enable signal DE are simultaneously enabled to obtain a pixel vertical value of the first image data VD1. The position is sensed, and the pixel counter 216 counts the dot clock DCLK during the enable period of the data enable signal DE to detect the horizontal position of the first image data VD1, and the detected first image The pixel position information of the data VD1 is output to the first LUT 218 .

제1 LUT(218)에는 다수의 제1 FRC 패턴들(P11~P14)이 저장되어 있다. 예를 들면, 도 7에 도시된 바와 같이 프레임별로 다른 다수의 제1 FRC 패턴들(P11~P14) 각각은 4*4 화소 크기를 갖고, 0, 1/8, 2/8, 3/8, 4/8, 5/8, 6/8, 7/8의 계조값에 따라 디더값이 [1](블랙)인 화소 수가 점진적으로 증가하도록 배열된 다수의 디더링 블록들을 포함한다. 4*4 화소 크기의 각 디더링 블록은 [1](블랙) 또는 [0](화이트)의 디더값을 갖고, 디더값 [1]의 수에 비례하여 계조값이 결정된다. 또한, 다수의 제1 FRC 패턴들(P11~P14)은 동일한 계조값에 대하여 디더값이 [1]인 화소들의 위치가 프레임별로 다르게 설정되어 있고, 제1 프레임 카운터(212)로부터의 프레임 정보에 따라 다수의 제1 FRC 패턴들(P11~P14)이 순차적으로 선택된다.A plurality of first FRC patterns P11 to P14 are stored in the first LUT 218 . For example, as shown in FIG. 7 , each of the plurality of first FRC patterns P11 to P14 different for each frame has a size of 4*4 pixels, 0, 1/8, 2/8, 3/8, It includes a plurality of dithering blocks arranged so that the number of pixels having a dither value of [1] (black) gradually increases according to grayscale values of 4/8, 5/8, 6/8, and 7/8. Each dithering block having a size of 4*4 pixels has a dither value of [1] (black) or [0] (white), and a grayscale value is determined in proportion to the number of dither values [1]. In addition, in the plurality of first FRC patterns P11 to P14, the positions of pixels having a dither value of [1] are set differently for each frame with respect to the same grayscale value, and the position of the pixels of the same grayscale value is set differently according to frame information from the first frame counter 212 . Accordingly, the plurality of first FRC patterns P11 to P14 are sequentially selected.

다수의 제1 FRC 패턴들(P11~P14)에서 각 디더링 블록의 4*4 화소 크기와 디더링 비트"1"의 위치는 설계자의 필요에 따라 다양하게 변화될 수 있다.In the plurality of first FRC patterns P11 to P14, the 4*4 pixel size of each dithering block and the position of the dithering bit “1” may be variously changed according to a designer's needs.

제1 LUT(218)는 프레임 카운터(212)로부터의 프레임 정보에 따라 다수의 제1 FRC 패턴(P11~P14) 중 어느 하나를 선택하고, 선택된 제1 FRC 패턴에서 제1 영상 데이터(VD1)의 하위 비트(LB1s) 예를 들어, 각 컬러 데이터의 하위 3비트(LB1s)와, 라인 카운터(214) 및 화소 카운터(216)로부터의 화소 위치 정보에 대응하는 디더값(D1)을 컬러별로 선택하여 출력한다. The first LUT 218 selects any one of the plurality of first FRC patterns P11 to P14 according to frame information from the frame counter 212, and selects one of the first image data VD1 from the selected first FRC pattern. Low-order bits LB1s For example, the low-order 3 bits LB1s of each color data and the dither value D1 corresponding to the pixel position information from the line counter 214 and the pixel counter 216 are selected for each color. print out

가산기(220)는 제1 영상 데이터(VD1)의 나머지 상위 비트(UB1s), 예를 들면 각 컬러 데이터의 상위 10비트(UB1s)와, 제1 LUT(218)에서 선택되어 공급된 컬러별 디더값(D1)을 가산하고, 각 컬러 데이터가 10비트 크기를 갖는 제2 영상 데이터(VD2)를 타이밍 컨트롤러(8)로 공급한다.The adder 220 includes the remaining high-order bits UB1s of the first image data VD1, for example, the high-order 10 bits UB1s of each color data, and a dither value for each color selected and supplied by the first LUT 218 . (D1) is added, and second image data VD2, each color data having a size of 10 bits, is supplied to the timing controller 8 .

인에이블 신호(EN) 생성부(230)는 입력 제어 신호(CNT) 및 프레임 카운터(212)로부터의 리셋 신호에 응답하여 인에이블 신호(EN)를 생성하여 표시 장치(100)의 제2 FRC 디더링부(310)로 출력한다. 인에이블 신호(EN) 생성부(230)는 호스트 시스템(200)과 표시 장치(100)의 전원 온 시점이 서로 다른 특정 구동 상태를 알려주는 제어 신호(CNT)가 입력되고, 프레임 카운터(212)에서 설정값(4)까지 카운트 한 후 리셋 신호가 입력될 때, 인에이블 신호(EN)를 발생하여 표시 장치(100)의 제2 FRC 디더링부(310)에 공급하여 프레임 제2 FRC 디더링부(310)의 프레임 카운터(312)를 인에이블시킨다.The enable signal EN generator 230 generates an enable signal EN in response to the input control signal CNT and a reset signal from the frame counter 212 to perform the second FRC dithering of the display device 100 . output to the unit 310 . The enable signal EN generator 230 receives a control signal CNT indicating a specific driving state in which the power-on timings of the host system 200 and the display device 100 are different from each other, and the frame counter 212 . After counting up to the set value (4), when a reset signal is input, an enable signal EN is generated and supplied to the second FRC dithering unit 310 of the display device 100 to provide a frame second FRC dithering unit ( 310 enables the frame counter 312 .

타이밍 컨트롤러(300)에 내장된 제2 FRC 디더링부(310)는 호스트 시스템(200)의 제1 FRC 디더링부(210)로부터 공급된 제2 영상 데이터(VD2)의 프레임 정보를 생성하는 프레임 판단부에 해당하는 프레임 카운터(312)와, 제2 영상 데이터(VD2)의 화소 위치 정보를 생성하는 제2 화소 위치 판단부에 해당하는 라인 카운터(314) 및 화소 카운터(316)와, 프레임 정보 및 화소 위치 정보와 제2 영상 데이터(VD2)의 컬러별 하위 비트(LB2s)에 기초하여 미리 저장된 다수의 제2 FRC 패턴(P21~P24)으로부터 컬러별 디더값(D2)을 선택하여 출력하는 제2 LUT(318)과, 제2 영상 데이터(VD2)의 컬러별 상위 비트(UB2s)에 제2 LUT(318)로부터의 컬러별 디더값(D2)을 가산하여 제3 영상 데이터(VD3)를 출력하는 가산기(320)를 포함한다.The second FRC dithering unit 310 built in the timing controller 300 is a frame determining unit generating frame information of the second image data VD2 supplied from the first FRC dithering unit 210 of the host system 200 . a frame counter 312 corresponding to , a line counter 314 and a pixel counter 316 corresponding to a second pixel position determining unit generating pixel position information of the second image data VD2; A second LUT that selects and outputs a dither value D2 for each color from a plurality of pre-stored second FRC patterns P21 to P24 based on the location information and the low-order bits LB2s for each color of the second image data VD2 318 and an adder for outputting the third image data VD3 by adding the dither value D2 for each color from the second LUT 318 to the upper bit UB2s for each color of the second image data VD2 (320).

이러한 제2 FRC 디더링부(310)에서 프레임 카운터(312), 라인 카운터(314), 화소 카운터(316), 가산기(320)는 제1 FRC 디더링부(210)의 프레임 카운터(212), 라인 카운터(214), 화소 카운터(216), 가산기(220)와 동일한 동작을 하므로 상세 설명은 생략한다. In the second FRC dithering unit 310 , the frame counter 312 , the line counter 314 , the pixel counter 316 , and the adder 320 are the frame counter 212 and the line counter of the first FRC dithering unit 210 . 214 , the pixel counter 216 , and the adder 220 perform the same operation, and thus a detailed description thereof will be omitted.

제2 LUT(318)는 제1 LUT(218)에 저장된 다수의 제1 FRC 패턴들(P11~P14)과 다른 다수의 제2 FRC 패턴들(P21~P14)을 포함한다. 다수의 제2 FRC 패턴들(P21~P14)은 전술한 제1 FRC 패턴들(P11~P14)과 유사하게 프레임별로 디더값 [1]의 위치가 다르며, 제2 FRC 패턴들(P21~P14) 각각은 하위 비트(LB2s)의 계조값에 따라 디더값 [1]의 수가 다른 다수의 디더링 블록들을 포함하며, 각 디더링 블록은 도 7과 같이 4*4의 화소 크기를 같거나 다른 화소 크기를 갖을 수 있다.The second LUT 318 includes a plurality of first FRC patterns P11 to P14 stored in the first LUT 218 and a plurality of second FRC patterns P21 to P14 different from each other. The plurality of second FRC patterns P21 to P14 have different positions of the dither value [1] for each frame, similar to the above-described first FRC patterns P11 to P14, and the second FRC patterns P21 to P14. Each of the dithering blocks includes a plurality of dithering blocks having a different number of dither values [1] according to the grayscale value of the lower bit LB2s, and each dithering block may have the same or different pixel size of 4*4 as shown in FIG. can

제1 FRC 디더링부(310)의 프레임 카운터(312)는 호스트 시스템(200)의 제1 FRC 디더링부(210)로부터 공급된 인에이블 신호(EN)에 응답하여 인에이블되어 프레임 수를 카운트하고, 카운트된 프레임 정보를 제2 LUT(318)로 출력한다. 제2 LUT(318)는 프레임 카운터(312)로부터의 프레임 정보에 따라 다수의 제2 FRC 패턴들(P21~P24)을 순차적으로 선택하여 이용한다.The frame counter 312 of the first FRC dithering unit 310 is enabled in response to the enable signal EN supplied from the first FRC dithering unit 210 of the host system 200 to count the number of frames, The counted frame information is output to the second LUT 318 . The second LUT 318 sequentially selects and uses a plurality of second FRC patterns P21 to P24 according to frame information from the frame counter 312 .

이에 따라, 인에이블 신호(EN)에 의해 제1 및 제2 FRC 디더링부(210, 310)의 프레임 카운트 값, 즉 프레임 정보가 매칭되므로, 특정 구동 상태에서도 제1 FRC 패턴들(P11~P14)의 적용 순서와, 제2 FRC 패턴들(P21~P24)의 적용 순서를 항상 매칭하여 FRC 노이즈를 방지할 수 있다. Accordingly, since the frame count values of the first and second FRC dithering units 210 and 310, that is, frame information, are matched by the enable signal EN, even in a specific driving state, the first FRC patterns P11 to P14 FRC noise can be prevented by always matching the application order of , and the application order of the second FRC patterns P21 to P24.

한편, 호스트 시스템(200)은 제1 FRC 디더링부(210)로부터 생성된 인에이블 신호(EN)를 도 4와 같이 TTL(Transistor Transistor Logic) 신호를 전송하는 인터페이스에서 어느 하나의 옵션 라인을 할당하여 표시 장치(100)의 제2 FRC 디더링부(310)로 공급할 수 있다.Meanwhile, the host system 200 assigns any one option line to the enable signal EN generated from the first FRC dithering unit 210 in an interface for transmitting a TTL (Transistor Transistor Logic) signal as shown in FIG. It may be supplied to the second FRC dithering unit 310 of the display device 100 .

이와 달리, 호스트 시스템(200)과 표시 장치(100) 사이의 데이터 송수신을 위한 LVDS(Low Voltage Differential Signal) 인터페이스나, DP(Display Port) 또는 eDP (embedded Display Port) 인터페이스 등과 같은 다양한 인터페이스를 통해 인에이블 신호(EN)가 호스트 시스템(200)으로부터 표시 장치(100)에 공급될 수 있다.Contrary to this, input is performed through various interfaces such as a low voltage differential signal (LVDS) interface for data transmission/reception between the host system 200 and the display device 100, a display port (DP) or an embedded display port (eDP) interface. The enable signal EN may be supplied from the host system 200 to the display device 100 .

DP(Display Port) 또는 eDP(embedded Display Port) 인터페이스는 LVDS 인터페이스와 DVI(Digital Visual Interface)를 통합한 인터페이스 방식으로, 호스트 시스템(200)을 소스부로 이용하고, 표시 장치(100)를 싱크부로 이용하여 양방향 통신을 한다. 호스트 시스템(200)은 메인 링크를 통해 영상 데이터를 표시 장치(100)로 전송하고, 전원 온시 표시 장치(100)의 eDP 환경 설정을 위한 정보인 DPCD(Display Port Configuration Data)를 보조 채널을 통해 표시 장치(100)로 전송한다. 따라서, 호스트 시스템(200)은 제1 FRC 디더링부(210)로부터 공급된 인에이블 신호(EN)를 DPCD에 포함시켜 표시 장치(100)로 전송하고, 타이밍 컨트롤러(300)는 내부 레지스터에 인에이블 신호(EN)를 저장하고 제2 FRC 디더링부(310)로 공급함으로써 제1 FRC 디더링부(210)의 프레임 카운터(212)와 매칭하도록 제2 FRC 디더링부(310)의 프레임 카운터(312)를 인에이블시킬 수 있다.The DP (Display Port) or eDP (embedded Display Port) interface is an interface method that integrates an LVDS interface and a Digital Visual Interface (DVI), and uses the host system 200 as a source unit and the display device 100 as a sink unit. to enable two-way communication. The host system 200 transmits image data to the display device 100 through the main link, and displays Display Port Configuration Data (DPCD), which is information for setting the eDP environment of the display device 100, through an auxiliary channel when the power is turned on. transmitted to the device 100 . Accordingly, the host system 200 includes the enable signal EN supplied from the first FRC dithering unit 210 in the DPCD and transmits it to the display device 100 , and the timing controller 300 enables the internal register. The frame counter 312 of the second FRC dithering unit 310 is adjusted to match the frame counter 212 of the first FRC dithering unit 210 by storing the signal EN and supplying it to the second FRC dithering unit 310 . can be enabled.

도 8은 LVDS 인터페이스를 이용하는 호스트 시스템과 표시 장치의 타이밍 컨트롤러를 개략적으로 나타낸 블록도이다.8 is a block diagram schematically illustrating a timing controller of a host system and a display device using an LVDS interface.

도 8을 참조하면, 호스트 시스템(200)은 제1 FRC 디더링부(210)로부터의 영상 데이터(VD2) 및 타이밍 신호와 인에이블 신호(EN)를 LVDS 송신부(240)에서 LVDS 포맷으로 변환하여 표시 장치(100)의 타이밍 컨트롤러(300)로 전송한다.Referring to FIG. 8 , the host system 200 converts the image data VD2, the timing signal, and the enable signal EN from the first FRC dithering unit 210 into an LVDS format and displays them. to the timing controller 300 of the device 100 .

표시 장치(100)의 타이밍 컨트롤러(300)는 LVDS 수신부(340)에서 호스트 시스템(200)으로부터 전송된 LVDS 포맷으로부터 영상 데이터(VD2) 및 타이밍 신호와 인에이블 신호(EN)를 복원하여 제2 FRC 디더링부(330)로 공급한다. The timing controller 300 of the display device 100 restores the image data VD2, the timing signal, and the enable signal EN from the LVDS format transmitted from the host system 200 in the LVDS receiver 340 to the second FRC. It is supplied to the dithering unit 330 .

LVDS 송신부(240) 및 수신부(340)는 도 9에 도시된 바와 같이 한 클럭당 한 화소에 해당하는 RGB 단위로 데이터를 송수신한다. 한 클럭당 전송되는 한 화소 단위의 데이터 포맷은 RGB 데이터와, 타이밍 신호(DE, Vsync, Hsync)를 포함하며, LVDS 송신부(240)는 제1 FRC 디더링부(210)로부터 인에이블 신호(EN)가 공급되면, 사용되지 않는 적어도 2개의 비트 중 어느 하나에 인에이블 신호(EN)을 맵핑하여 전송한다. As shown in FIG. 9 , the LVDS transmitter 240 and the receiver 340 transmit and receive data in RGB units corresponding to one pixel per clock. The data format of one pixel unit transmitted per clock includes RGB data and timing signals DE, Vsync, and Hsync, and the LVDS transmitter 240 receives an enable signal EN from the first FRC dithering unit 210 . When is supplied, the enable signal EN is mapped to any one of at least two unused bits and transmitted.

예를 들면, LVDS 송신부(240)는 영상 데이터(VD2)에서 R/G/B 데이터가 각각 10비트를 갖을 때, 도 9에 도시된 바와 같이, 클럭의 주기(P)당 35비트를 7비트씩 5개로 분리하여 5개의 전송 라인 쌍(A, B, C, D, E)를 통해 전송하고, 1개의 클럭 전송 라인 쌍(CLK)을 통해 클럭을 전송한다. 클럭의 주기(P)당 전송되는 35비트는 10비트의 제1 컬러 데이터[DT10:DT19], 10비트의 제2 컬러 데이터[DT20:DT29], 10비트의 제3 컬러 데이터[DT30:DT39], 1비트의 데이터 인에이블 신호(DE), 1비트의 수직 동기 신호(Vsync), 1비트의 수평 동기 신호(Hsync), 1비트의 인에이블 신호(EN)를 포함한다. For example, when the R/G/B data in the image data VD2 each has 10 bits, the LVDS transmitter 240 converts 35 bits per clock cycle P to 7 bits, as shown in FIG. 9 . Each is divided into 5 and transmitted through 5 transmission line pairs (A, B, C, D, E), and the clock is transmitted through one clock transmission line pair (CLK). 35 bits transmitted per clock cycle P are 10-bit first color data [DT10:DT19], 10-bit second color data [DT20:DT29], and 10-bit third color data [DT30:DT39] , a 1-bit data enable signal DE, a 1-bit vertical sync signal Vsync, a 1-bit horizontal sync signal Hsync, and a 1-bit enable signal EN.

타이밍 컨트롤러(300)는 LVDS 수신부(340)를 통해 공급받은 인에이블 신호(EN)를 FRC 디더링부(310)로 공급함으로써 제1 FRC 디더링부(210)의 프레임 카운터(212)와 매칭하도록 제2 FRC 디더링부(310)의 프레임 카운터(312)를 인에이블시킬 수 있다.The timing controller 300 supplies the enable signal EN supplied through the LVDS receiving unit 340 to the FRC dithering unit 310 to match the second frame counter 212 of the first FRC dithering unit 210 . The frame counter 312 of the FRC dithering unit 310 may be enabled.

본 발명에 따른 영상 표시 시스템은 필요시마다 호스트 시스템의 FRC 디더링부에서 인에이블 신호를 공급하여 표시 장치의 FRC 디더링부의 동작 시점을 제어함으로써 호스트 시스템과 표시 장치의 FRC 패턴의 적용 순서를 항상 매칭시킬 수 있다.The video display system according to the present invention controls the operation timing of the FRC dithering unit of the display device by supplying an enable signal from the FRC dithering unit of the host system whenever necessary, thereby always matching the application order of the FRC patterns of the host system and the display device have.

이에 따라, 본 발명에 따른 영상 표시 시스템은 호스트 시스템의 FRC 패턴과 표시 장치의 FRC 패턴의 비매칭으로 인한 FRC 노이즈를 방지할 수 있다.Accordingly, the image display system according to the present invention can prevent FRC noise due to mismatch between the FRC pattern of the host system and the FRC pattern of the display device.

이상에서 본 발명의 기술적 사상을 예시하기 위해 구체적인 실시예로 도시하고 설명하였으나, 본 발명은 상기와 같이 구체적인 실시예와 동일한 구성 및 작용에만 국한되지 않고, 여러가지 변형이 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 실시될 수 있다. 따라서, 그와 같은 변형도 본 발명의 범위에 속하는 것으로 간주해야 하며, 본 발명의 범위는 후술하는 특허청구범위에 의해 결정되어야 한다.In the above, it has been shown and described as a specific embodiment to illustrate the technical idea of the present invention, but the present invention is not limited to the same configuration and operation as the specific embodiment as described above, and various modifications do not depart from the technical spirit of the present invention. It can be implemented within the scope. Accordingly, such modifications should be considered to fall within the scope of the present invention, and the scope of the present invention should be determined by the following claims.

200: 호스트 시스템 210: 제1 FRC 디더링부
100: 표시 장치 300: 타이밍 컨트롤러
310: 제2 FRC 디더링부 20: 데이터 드라이버
30: 게이트 드라이버 40: 표시 패널
212, 312: 프레임 카운터 214, 314: 라인 카운터
216, 316: 화소 카운터 218: 제1 LUT
318: 제2 LUT 220, 320: 가산기
230: 인에이블 신호(EN) 생성부 240: LVDS 송신부
340: LVDS 수신부200: host system 210: first FRC dithering unit
100: display device 300: timing controller
310: second FRC dithering unit 20: data driver
30: gate driver 40: display panel
212, 312: frame counter 214, 314: line counter
216, 316: pixel counter 218: first LUT
318: second LUT 220, 320: adder
230: enable signal (EN) generator 240: LVDS transmitter
340: LVDS receiver

Claims (5)

프레임별로 다른 다수의 제1 FRC(Frame Rate Control) 패턴을 이용하여 제1 영상 데이터를 그 제1 영상 데이터의 비트수보다 작은 제2 영상 데이터로 보정하여 출력하는 제1 FRC 디더링부를 포함하는 호스트 시스템과;
프레임별로 다른 다수의 제2 FRC 패턴을 이용하여 상기 호스트 시스템으로부터 공급된 제2 영상 데이터를 그 제2 영상 데이터의 비트수보다 작은 제3 영상 데이터로 보정하여 출력하며, 상기 호스트 시스템으로부터 공급된 인에이블 신호에 따라 동작 시점이 제어되는 제2 FRC 디더링부를 포함하는 표시 장치를 구비하는 영상 표시 시스템.A host system including a first FRC dithering unit for correcting and outputting first image data to second image data smaller than the number of bits of the first image data by using a plurality of first frame rate control (FRC) patterns that are different for each frame and;
Using a plurality of second FRC patterns different for each frame, the second image data supplied from the host system is corrected to be third image data smaller than the number of bits of the second image data, and outputted, and outputted from the host system. An image display system comprising a display device including a second FRC dithering unit whose operation time is controlled according to an enable signal. 청구항 1에 있어서,
상기 인에이블 신호에 의해, 상기 제1 FRC 디더링부에서 상기 다수의 제1 FRC 패턴이 적용되는 순서와, 상기 제2 FRC 디더링부에서 상기 다수의 제2 FRC 패턴이 적용되는 순서를 매칭하는 영상 표시 시스템.The method according to claim 1,
Displaying an image matching the order in which the plurality of first FRC patterns are applied by the first FRC dithering unit and the order in which the plurality of second FRC patterns are applied by the second FRC dithering unit by the enable signal system. 청구항 1에 있어서,
상기 제1 FRC 디더링부는
입력 수직 동기 신호를 카운트하여 상기 다수의 제1 FRC 패턴 중 어느 하나를 선택하기 위한 제1 프레임 정보를 출력하는 제1 프레임 카운터와,
상기 호스트 시스템으로부터 상기 제2 FRC 디더링부의 동작 시점을 제어하기 위한 제어 신호가 입력되면 상기 인에이블 신호를 생성하여 상기 표시 장치로 출력하는 인에이블 신호 생성부를 포함하고,
상기 제2 FRC 디더링부는
상기 호스트 시스템의 상기 인에이블 신호 생성부로부터 상기 인에이블 신호가 공급되면 인에이블되고, 상기 호스트 시스템으로부터 공급된 수직 동기 신호를 카운트하여 상기 다수의 제2 FRC 패턴 중 어느 하나를 선택하기 위한 제2 프레임 정보를 출력하는 제2 프레임 카운터를 포함하고,
상기 인에이블 신호에 의해 상기 제1 프레임 카운터의 제1 프레임 정보와, 상기 제2 프레임 카운터의 제2 프레임 정보가 정해진 순서대로 매칭하는 영상 표시 시스템.The method according to claim 1,
The first FRC dithering unit
a first frame counter for counting the input vertical sync signal and outputting first frame information for selecting any one of the plurality of first FRC patterns;
and an enable signal generator for generating and outputting the enable signal to the display device when a control signal for controlling an operation time of the second FRC dithering unit is input from the host system;
The second FRC dithering unit
It is enabled when the enable signal is supplied from the enable signal generator of the host system, and a second method for selecting one of the plurality of second FRC patterns by counting the vertical synchronization signal supplied from the host system a second frame counter for outputting frame information;
A video display system in which the first frame information of the first frame counter and the second frame information of the second frame counter are matched in a predetermined order by the enable signal. 청구항 3에 있어서,
상기 인에이블 신호 생성부는 상기 제어 신호가 입력되고, 제1 프레임 카운터로부터 리셋 신호가 입력될 때, 상기 인에이블 신호를 생성하는 영상 표시 시스템. 4. The method according to claim 3,
The enable signal generator generates the enable signal when the control signal is input and a reset signal is input from the first frame counter. 청구항 3에 있어서,
상기 인에이블 신호는
상기 호스트 시스템으로부터 상기 표시 장치에 옵션 신호로 공급되거나,
상기 호스트 시스템과 상기 표시 장치 사이의 LVDS(Low Voltage Differential Signal) 인터페이스를 통해 LVDS의 포맷의 적어도 하나의 비트에 맵핑되어 공급되거나,
상기 호스트 시스템과 상기 표시 장치 사이의 eDP(embedded Display Port) 인터페이스를 통해 DPCP(Display Port Configuration Data)에 포함되어 공급되는 영상 표시 시스템. 4. The method according to claim 3,
The enable signal is
supplied as an option signal from the host system to the display device;
The host system is mapped to at least one bit of the LVDS format through an LVDS (Low Voltage Differential Signal) interface between the display device and supplied;
An image display system included in Display Port Configuration Data (DPCP) and supplied through an embedded Display Port (eDP) interface between the host system and the display device.
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