KR102265576B1 - 전도성 페이스트 및 그를 사용한 반도체 디바이스의 제조 방법 - Google Patents

전도성 페이스트 및 그를 사용한 반도체 디바이스의 제조 방법 Download PDF

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Abstract

납, 비소, 텔루륨 또는 안티모니와 같은 유해 물질을 함유하지 않고, 비교적 저온 (예를 들어, 370℃ 이하)에서의 접착이 가능할뿐만 아니라 비교적 고온 (예를 들어, 300 내지 360℃)에서도 접착 강도를 유지할 수 있는 전도성 페이스트, 및 상기 전도성 페이스트를 사용한 반도체 디바이스의 제조 방법이 제공된다. (A) 전도성 입자, (B) 실질적으로 납, 비소, 텔루륨 및 안티모니를 함유하지 않는 유리 프릿 및 (C) 용매를 포함하는 전도성 페이스트이며, 여기서 유리 프릿 (B)는, 시차 주사 열량계에 의해 측정된 DSC 곡선에 있어서 흡열량이 20 J/g 이상인 적어도 하나의 흡열 피크의 피크 탑으로 나타나는 재용융 온도가 320 내지 360℃인 전도성 페이스트에 관한 것이다. 전도성 페이스트는 바람직하게는 (D) 산화주석, 산화아연, 산화인듐 및 산화구리로 이루어진 군으로부터 선택된 산화물을 추가로 포함한다. 유리 프릿 (B)는 바람직하게는 (B-1) Ag2O, (B-2) V2O5, 및 (B-3) MoO3을 포함한다.

Description

전도성 페이스트 및 그를 사용한 반도체 디바이스의 제조 방법 {CONDUCTIVE PASTE AND METHOD FOR PRODUCING A SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 납 등의 유해 물질을 함유하지 않는 저융점 유리를 포함하는 전도성 페이스트 및 상기 전도성 페이스트를 사용한 반도체 디바이스의 제조 방법에 관한 것이다.
탄화규소 (SiC) 칩 등을 기판에 접착하는 다이 어태치재, 및 집적 회로 디바이스를 수용하는 세라믹 패키지와 표시 디바이스 등의 전자 부품의 봉착재 및 전도성 페이스트는, 열에 극히 민감한 접착 대상 또는 봉착 대상의 특성을 고려하여 비교적 저온에서 접착이 가능한 것이 바람직하다. 저온에서 접착이 가능한 전도성 페이스트로서, 저융점의 유리를 포함하는 조성물이 사용된다.
종래, 저융점 유리로서는, PbO-B2O3계의 저융점 유리가 공지되어 있다. 특허 문헌 1에는 저연화점의 유리로서, 20 내지 70%의 산화은과, 10 내지 70%의 바나듐 또는 몰리브덴의 산화물과, 10 내지 70%의 인, 게르마늄, 비소, 안티모니, 비스무스 및 텔루륨으로 이루어진 군으로부터 선택된 반금속의 산화물을 포함하는 유리가 개시되어 있다 (특허 문헌 1).
특허 문헌 2에는 종래의 PbO-B2O3계의 저융점 유리의 하소 온도보다도 저온에서 하소 가능한 유리로서, Ag2O: 8 내지 20%, MoO3: 20 내지 35%, ZnO: 1 내지 6%, TeO2: 30 내지 55%, 및 V2O5: 5 내지 19%를 포함하는 저융점 유리가 개시되어 있다 (특허 문헌 2).
다이 어태치재 등에 사용되는 유리로서, 예를 들어 산화물 기준으로 약 40 내지 65 질량%의 양의 Ag2O, 약 15 내지 35 질량%의 양의 V2O5, 및 약 0 내지 50 질량%의 양의 TeO2, PbO2 및 Pb3O4로 이루어진 군으로부터 선택된 적어도 하나의 산화물을 포함하는, Ag2O-V2O5-TeO2-PbO2 결정을 형성하는 유리가 개시되어 있다 (예를 들어, 특허 문헌 3). 특허 문헌 3에 개시된 유리는, 예를 들어 감온성 집적 회로 디바이스를 수용하는 세라믹 패키지에 있어서, 감온성 디바이스를 저온 (예를 들어, 350℃)에서 접착하는 페이스트로서 사용된다.
인용 문헌 4에는, 유리화하는 경계 온도가 약 350℃ 이하이며, 산화물 기준으로 60 내지 82.5 중량%의 양의 Tl2O3, 약 2.5 내지 27.5 중량%의 양의 V2O5, 및 약 2.5 내지 17.5 중량%의 양의 P2O5를 포함하는 유리 조성물이 개시되어 있다 (특허 문헌 4). 특허 문헌 4에는, 유리 조성물이 실투하지 않는 경계 온도가 460℃ 이하인 것이 개시되어 있다. 실투란, 용융된 유리가 냉각 고화하는 과정 등에서 특정 조성의 유리의 일부가 결정 석출되는 것을 의미한다.
특허 문헌 5에는 전도성 금속 입자, 유리 조성물, 유기 용매 및 수지를 포함하는 페이스트가 개시되어 있다. 특허 문헌 5에는 유리 조성물의 재용융 온도가 구체적으로는 275℃ 이하가 바람직한 것이 기재되어 있다. 특허 문헌 5에는 페이스트 중에 함유된 유리 조성물의 재용융 온도가 높아지면, 피착 대상의 표면을 충분히 습윤하는 유리 상의 양이 감소하여, 페이스트의 접착 강도가 저하된다고 기재되어 있다. 인용 문헌 5에는 각각 최적량의 TeO2와 PbO2의 조합이, 최종적으로 수득되는 구조에 있어서 바람직한 결정성 및 저온 특성을 갖는 유리를 제공하는 것이 기재되어 있다.
일본 미심사 특허 공개(소) 51-138711호 공보 일본 미심사 특허 공개(평) 8-259262호 공보 일본 특허 출원 심사전 공개 (kohyo)(평) 8-502468호 공보 미국 특허 제4,933,030호 명세서 미국 특허 제5,543,366호 명세서
그러나, PbO-B2O3계의 저융점 유리나, 특허 문헌 1 내지 3 및 5에 개시된 저융점 유리는 납(Pb), 비소(As), 안티모니(Sb) 또는 텔루륨(Te)과 같은 유해 물질을 함유하는 경우가 많다. 특허 문헌 4에 있어서도, 탈륨 (Tl)은 유해 물질이 될 수 있다. 최근에 있어서의 환경에 관한 관심의 고조 등으로부터, 유해 물질을 함유하지 않는 저융점 유리를 사용한 전도성 페이스트가 요망되고 있다. 또한, 전도성 페이스트는, 열에 극히 민감한 반도체 디바이스나 집적 회로 디바이스에 적용할 수 있는 저융점 유리를 사용하는 것이 요망되고 있다.
또한 최근에, 전력 변환 시의 손실이 극히 적고, 고온에서도 안정 작동할 수 있는 SiC 반도체 디바이스가 주목을 받고 있다. SiC 반도체 디바이스는 규소 (Si) 반도체 디바이스에 비해 높은 접합 온도를 갖는다. 이와 같은 SiC 반도체 디바이스에 있어서, 반도체 칩과 기판을 함께 접착하는 다이 어태치재에 사용되는 전도성 페이스트는, 가열 온도로서 비교적 저온 (예를 들어, 370℃ 이하)에서의 접착이 가능한 것이 요망되고 있다. 한편, 페이스트에 의해 접착된 기판과 SiC 반도체 칩 간의 접착 강도를 비교적 고온 (예를 들어, 300 내지 350℃)에서의 디바이스 작동 환경에서도 유지할 수 있는 전도성 페이스트가 요망되고 있다. 특허 문헌 5에 개시된 페이스트 중에 함유된 유리 조성물은 구체적으로는 재용융 온도가 275℃ 이하이다. 특허 문헌 5에 개시된 페이스트를 사용하여 기판에 반도체 칩을 접착시킴으로써 수득된 반도체 디바이스는, 비교적 고온 (예를 들어, 300 내지 350℃)의 환경에 반도체 디바이스가 놓이는 경우에, 반도체 칩과 기판 간의 접착 강도가 저하되는 것으로 추측된다.
따라서, 본 발명의 과제는 납, 비소, 텔루륨 또는 안티모니 등의 유해 물질을 함유하지 않는 저융점 유리를 포함하고, 가열 온도로서 비교적 저온 (예를 들어, 370℃ 이하)에서의 접착이 가능할 뿐만 아니라, 비교적 고온 (예를 들어, 300 내지 350℃)의 환경에서도 접착 강도를 유지할 수 있다는 점에서 유리한 전도성 페이스트를 제공하는 것이다.
본 발명 1은, (A) 전도성 입자, (B) 실질적으로 납, 비소, 텔루륨 및 안티모니를 함유하지 않는 유리 프릿 및 (C) 용매를 포함하는 전도성 페이스트이며, 유리 프릿 (B)는, 시차 주사 열량계에 의해 측정된 DSC 곡선에 있어서 흡열량이 20 J/g 이상인 적어도 하나의 흡열 피크의 피크 탑(top)으로 나타나는 재용융 온도가 320 내지 360℃인 것인, 전도성 페이스트에 관한 것이다.
본 발명 2는, (D) 산화주석, 산화아연, 산화인듐 및 산화구리로 이루어진 군으로부터 선택된 적어도 하나의 금속 산화물을 추가로 포함하는 본 발명 1의 전도성 페이스트에 관한 것이다.
본 발명 3은, 전도성 페이스트의 질량에 대하여, 전도성 입자 (A)를 60 내지 90 질량%의 양으로 함유하고, 유리 프릿 (B)를 5 내지 35 질량%의 양으로 함유하고, 용매 (C)를 5 내지 12 질량%의 양으로 함유하는 본 발명 1의 전도성 페이스트에 관한 것이다.
본 발명 4는, 전도성 페이스트의 질량에 대하여, 전도성 입자 (A)를 60 내지 85 질량%의 양으로 함유하고, 유리 프릿 (B)를 5 내지 35 질량%의 양으로 함유하고, 용매 (C)를 5 내지 10 질량%의 양으로 함유하고, 금속 산화물 (D)를 0 내지 5 질량%의 양으로 함유하는 본 발명 2의 전도성 페이스트에 관한 것이다.
본 발명 5는, 유리 프릿 (B)가 (B-1) Ag2O, (B-2) V2O5 및 (B-3) MoO3를 포함하는 것인 본 발명 1 내지 4 중 어느 하나의 전도성 페이스트에 관한 것이다.
본 발명 6은, 유리 프릿 (B)가 (B-4) ZnO, CuO, TiO2, MgO, Nb2O5, BaO, Al2O3, SnO 및 Fe2O3로 이루어진 군으로부터 선택된 적어도 하나의 산화물을 포함하는 것인 본 발명 5에 따른 전도성 페이스트에 관한 것이다.
본 발명 7은, 유리 프릿 (B)가, 산화물 기준으로 유리 프릿 (B)의 질량에 대하여 Ag2O (B-1) 및 V2O5 (B-2)를 80 내지 96 질량%의 총량으로 함유하고, 여기서 V2O5 (B-2)에 대한 Ag2O (B-1)의 질량비 (Ag2O/V2O5)는 1.8 내지 3.2인 본 발명 5 또는 6의 전도성 페이스트에 관한 것이다.
본 발명 8은, 유리 프릿 (B)가, 산화물 기준으로 유리 프릿 (B)의 질량에 대하여 MoO3 (B-3)을 4 내지 10 질량%의 양으로 함유하는 것인 본 발명 5 내지 7 중 어느 하나의 전도성 페이스트에 관한 것이다.
본 발명 9는, 유리 프릿 (B)가, 산화물 기준으로 유리 프릿 (B)의 질량에 대하여 MoO3 (B-3) 및 성분 (B-4)를 4 내지 20 질량%의 총량으로 함유하는 것인 본 발명 6 내지 8 중 어느 하나의 전도성 페이스트에 관한 것이다.
본 발명 10은, 유리 프릿 (B)가, 각각 산화물 기준으로 유리 프릿 (B)의 질량에 대하여 Ag2O (B-1)을 40 내지 80 질량%, V2O5 (B-2)를 16 내지 40 질량% 및 MoO3 (B-3)을 4 내지 10 질량%의 양으로 함유하는 것인 본 발명 5 내지 9 중 어느 하나에 따른 전도성 페이스트에 관한 것이다.
본 발명 11은, 유리 프릿 (B)가, 산화물 기준으로 유리 프릿 (B)의 질량에 대하여 성분 (B-4)를 0 내지 12 질량%의 양으로 함유하는 것인 본 발명 6 내지 10 중 어느 하나의 전도성 페이스트에 관한 것이다.
본 발명 12는, 전도성 입자 (A)가 은인 본 발명 1 내지 11 중 어느 하나의 전도성 페이스트에 관한 것이다.
본 발명 13은, 전도성 입자 (A)와 유리 프릿 (B)의 질량비 (전도성 입자:유리 프릿)가 50:50 내지 98:2인 본 발명 1 내지 12 중 어느 하나의 전도성 페이스트에 관한 것이다.
본 발명 14는,
기판 및/또는 반도체 칩에 본 발명 1 내지 13 중 어느 하나의 전도성 페이스트를 도포하는 단계;
전도성 페이스트를 통해 기판 상에 반도체 칩을 배치하는 단계;
전도성 페이스트를, 전도성 페이스트에 함유된 유리 프릿 (B)의 재용융 온도 이상으로 가열하여 전도성 페이스트에 함유된 전도성 입자 (A)를 소결시켜, 반도체 칩과 기판을 서로 전기적으로 접속시키는 단계; 및
전도성 페이스트를 서서히 냉각시키는 단계
를 포함하는, 반도체 디바이스의 제조 방법에 관한 것이다.
본 발명 15는,
기판 및/또는 반도체 칩에 본 발명 1 내지 13 중 어느 하나의 전도성 페이스트를 도포하는 단계;
전도성 페이스트를 통해 기판 상에 반도체 칩을 배치하는 단계;
전도성 페이스트를 가열하여 전도성 페이스트에 함유된 유리 프릿 (B) 중의 Ag2O (B-1)을 환원시키는 단계;
전도성 페이스트를, 전도성 페이스트에 함유된 유리 프릿 (B)의 재용융 온도 이상으로 추가로 가열하는 단계; 및
전도성 페이스트를 서서히 냉각시켜 결정을 석출시키는 단계
를 포함하는, 반도체 디바이스의 제조 방법에 관한 것이다.
본 발명의 전도성 페이스트는 가열 온도로서 비교적 저온 (예를 들어, 370℃ 이하)에서 가열함으로써 전도성 페이스트를 사용하여 SiC 칩과 기판을 서로 접착하여 반도체 디바이스를 수득할 수 있다는 점에서 유리하다. 또한, 본 발명의 전도성 페이스트는 전도성 페이스트를 사용하여 반도체 칩과 기판을 서로 접착할 수 있고, 접착 후에 비교적 고온 (예를 들어, 300 내지 350℃)의 환경에서도 반도체 칩과 기판 간의 접착 강도를 유지할 수 있어, 수득된 반도체 디바이스의 내열성이 개선된다는 점에서 유리하다.
또한, 본 발명에서는, 전도성 페이스트에 함유된 전도성 입자를 소결시켜 기판에 반도체 칩을 전기적으로 접속시킴으로써 높은 전도성을 갖는 반도체 디바이스를 수득할 수 있다는 점에서 유리한, 반도체 디바이스의 제조 방법이 제공된다.
본 발명에서는, 전도성 페이스트에 함유된 유리 프릿의 재용융 온도 이상으로 전도성 페이스트를 가열한 후 페이스트를 서서히 냉각시킴으로써, 기판에 반도체 칩을 접착시킨 하소막 중에 은 및 결정을 석출시킬 수 있다. 기판에 반도체 칩을 접착시킨 하소막은, 전도성 페이스트에 원료로서 함유된 유리 프릿보다도 용융 온도가 더 높아지는 경향이 있다. 본 발명에서는, 전도성 페이스트를 사용하여 반도체 칩과 기판을 접착시켜 수득된 반도체 디바이스가 비교적 고온 (예를 들어, 300 내지 350℃)의 환경에 놓인 경우에도 기판과 반도체 칩 간의 접착 강도를 유지할 수 있다는 점에서 유리한, 반도체 디바이스의 제조 방법이 제공된다.
도 1은 반도체 디바이스의 제조 방법의 한 실시양태의 단계를 나타내는 다이어그램이다.
도 2는 유리 프릿 No. 25 (SC181-4)의 시차 주사 열량계에 의해 측정된 DSC 곡선을 나타낸다.
도 3은 각 전도성 페이스트에 사용된 은 입자의 배율 1,000배, 2,000배 및 5,000배의 주사 전자 현미경 (SEM) 사진을 나타낸다.
도 4는 400-메쉬 체(sieve)를 사용한 체 분급 후 수득된 유리 프릿 No. 25 (SC181-4)의 배율 (a) 1,000배 및 (b) 500배의 주사 전자 현미경 (SEM) 사진을 나타낸다.
본 발명은 (A) 전도성 입자, (B) 실질적으로 납 (Pb), 비소 (As), 안티모니 (Sb) 및 텔루륨 (Te)을 함유하지 않는 유리 프릿 및 (C) 용매를 포함하는 전도성 페이스트이며, 여기서 유리 프릿 (B)는 시차 주사 열량계에 의해 측정된 DSC 곡선에 있어서 흡열량이 20 J/g 이상인 적어도 하나의 흡열 피크의 피크 탑으로 나타나는 재용융 온도가 320 내지 360℃인 것인 전도성 페이스트에 관한 것이다.
[(A) 전도성 입자]
본 발명의 전도성 페이스트에 사용되는 전도성 입자는, 예를 들어 은 (Ag), 구리 (Cu), 니켈 (Ni), 또는 은과 비귀금속 (예를 들어, Cu 또는 Ni)의 은 합금을 사용할 수 있다. 특히 전도성 입자는 바람직하게는 은 (Ag)이다.
전도성 입자의 형상 및 평균 입자 직경은 특별히 제한되지 않고, 상응하는 분야에 공지된 것들을 사용할 수 있다. 전도성 입자의 평균 입자 직경은 바람직하게는 0.01 내지 40 ㎛, 보다 바람직하게는 0.05 내지 30 ㎛, 추가로 바람직하게는 0.1 내지 20 ㎛이다. 전도성 입자의 평균 입자 직경이 0.01 내지 40 ㎛의 범위이면, 페이스트 중의 전도성 입자의 분산성이 우수하여, 소결 시 우수한 소결성이 달성된다. 전도성 입자의 평균 입자 직경은 레이저 회절-산란식 입자 직경 및 입자 크기 분포 측정 장치 (예를 들어, 니기소 가부시키가이샤(Nikkiso Co., Ltd.)제의 MICROTRAC HRA9320-X100)를 사용하여 측정한 부피 누적 분포의 D50 (중간 직경)을 나타낸다. 전도성 입자의 형상은 구형, 플레이크 또는 비늘 형상, 또는 다각형상을 가질 수 있다.
전도성 입자로서 은 입자를 사용하는 경우에는, 나노-수준의 크기의 은 입자 또는 세공에 수지를 충전시킨 은 입자를 사용할 수 있다.
[(B) 유리 프릿]
본 발명의 전도성 페이스트에 사용되는 유리 프릿은 실질적으로 납, 비소, 안티모니 및 텔루륨을 함유하지 않는다. 본 발명의 전도성 페이스트에 사용되는 유리 프릿은, 320 내지 360℃의 온도 영역에서 시차 주사 열량계에 의해 측정된 DSC 곡선에 있어서 흡열량이 20 J/g 이상인 적어도 하나의 흡열 피크의 피크 탑으로 나타나는 재용융 온도 (Tr)가 320 내지 360℃인 것을 특징으로 한다.
재용융 온도 (Tr)는, 시차 주사 열량계 (예를 들어, SHIMADZU DSC-50)를 사용하여, 예를 들어 대기압 분위기 하 유리 프릿을 승온 속도 15℃/min의 조건 하에 370℃까지 승온하여 50 내지 370℃의 범위에서 작성한 DSC 곡선에 나타나는 흡열 피크로부터 결정할 수 있다. 유리 프릿의 DSC 곡선에 있어서 최초 변곡점의 온도는 유리 전이 온도 (Tg)를 나타낸다. 또한, 유리 프릿의 DSC 곡선에는 유리 프릿의 결정화에 기인한 발열 피크와 유리 프릿의 융해에 기인한 흡열 피크가 나타난다. 유리 프릿의 DSC 곡선에 있어서, 발열 피크는 양 (+)의 값으로 나타난다. 유리 프릿의 DSC 곡선에 있어서, 흡열 피크는 음 (-)의 값으로 나타난다. 유리 프릿의 DSC 곡선에는 복수의 발열 피크가 나타날 수 있다. 또한, 유리 프릿의 DSC 곡선에는 복수의 흡열 피크가 나타날 수 있다.
본 발명의 전도성 페이스트에 사용되는 유리 프릿의 DSC 곡선이 복수의 흡열 피크를 갖는 경우에는, 흡열 피크들 중 흡열량이 20 J/g 이상인 적어도 하나의 흡열 피크의 피크 탑으로 나타나는 재용융 온도 (Tr)가 320 내지 360℃의 온도 영역인 유리 프릿을 사용한다. 유리 프릿의 DSC 곡선에 있어서 복수의 흡열 피크가 나타나는 경우에는, 유리 프릿은 흡열량이 20 J/g 이상인 적어도 하나의 흡열 피크의 피크 탑이 320 내지 360℃의 온도 영역에 존재한다. 유리 프릿은, DSC 곡선에 있어서 흡열량이 20 J/g 이상인 적어도 하나의 흡열 피크의 피크 탑이 320 내지 360℃의 온도 영역에 존재하는 한, 흡열량이 20 J/g 이상인 모든 다른 흡열 피크의 피크 탑이 360℃ 초과의 온도 영역에 존재할 수 있다.
본 발명의 전도성 페이스트에 사용되는 유리 프릿은, 시차 주사 열량계에 의해 측정된 DSC 곡선에 있어서 흡열량이 20 J/g 이상인 적어도 하나의 흡열 피크의 피크 탑으로 나타나는 재용융 온도 (Tr)가 320 내지 360℃의 온도 영역이다. 유리 프릿의 DSC 곡선에 나타난 유리 전이 온도 (Tg) 및 결정화 온도 (Tc)는 재용융 온도 (Tr)보다 더 낮다. 유리 프릿을 포함하는 전도성 페이스트는 유리 프릿의 재용융 온도 이상의 온도 (예를 들어, 370℃ 이하; 예를 들어, 유리 프릿의 재용융 온도가 360℃인 경우에는, 360 초과 내지 370℃의 온도)로 가열함으로써, 전도성 페이스트에 함유된 유리 프릿이 용융하여 피착 대상과 함께 접착할 수 있다. 본 발명의 전도성 페이스트는 비교적 저온 (예를 들어, 370℃ 이하; 예를 들어, 유리 프릿의 재용융 온도가 360℃인 경우에는, 360 초과 내지 370℃의 온도)에서 피착 대상과 함께 접착할 수 있어, 예를 들어 열에 민감한 반도체 디바이스 및 집적 회로 디바이스에 유리하게 사용될 수 있다. 또한, 전도성 페이스트 중의 유리 프릿의 재용융 온도 (Tr)는 320℃ 이상이어서, 전도성 페이스트를 사용하여 반도체 칩과 기판을 접착시킨 반도체 디바이스가 심지어 비교적 고온 (예를 들어, 300 내지 350℃)의 환경에서 작동하는 경우에도 접착 강도를 유지할 수 있다.
본 발명의 전도성 페이스트에 사용되는 유리 프릿은, 시차 주사 열량계에 의해 측정된 DSC 곡선에 있어서 흡열량이 20 J/g 이상인 적어도 하나의 흡열 피크의 피크 탑으로 나타나는 재용융 온도 (Tr)가 320 내지 360℃의 온도 영역이다. 따라서, 유리 프릿을 재용융 온도 (Tr) 이상으로 가열한 후 냉각시키면, 전도성 페이스트로부터 형성된 하소막 중에 재차 결정이 형성된다. 유리 프릿은 재용융 온도 (Tr) 이상으로 가열하여 용융시킨 후 냉각시키면, 시차 주사 열량계에 의해 측정된 흡열량이 20 J/g 이상인 적어도 하나의 흡열 피크의 피크 탑에서 판독되는 온도가 320 내지 360℃의 재용융 온도보다 더 높아지는 경향이 있다. 이러한 경향을 나타내는 이유는 명확하지는 않으나 다음과 같이 추측된다. 전도성 페이스트는, 유리 프릿의 결정화 온도 (Tc)를 초과하고 유리 프릿의 재용융 온도 (Tr) 이상의 온도로 가열한 후 냉각시킨다. 전도성 페이스트에 함유된 유리 프릿은, 결정화된 결정화 유리가 재용융한 후 냉각되면 재차 결정화된다. 유리 프릿의 일부가 재차 결정화된 결정화 유리는 결정 석출 방식이 처음 결정화된 결정화 유리와 차이가 있다. 용융된 유리 프릿이 결정화된 결정화 유리의 결정 석출 방식이 처음 결정화된 결정화 유리와 상이한 것이, 시차 주사 열량계에 의해 측정된 흡열량이 20 J/g 이상인 적어도 하나의 흡열 피크의 피크 탑에서 판독되는 온도가 320 내지 360℃의 재용융 온도보다 높아지는 경향을 나타내는 하나의 이유로 추측된다. 이와 같은 결정이 전도성 페이스트를 가열하고 냉각시켜 형성된 하소막 중에 석출됨으로 인해, 전도성 페이스트를 사용하여 접착된 기판과 반도체 칩 간의 접착 강도는 반도체 디바이스가 비교적 고온 (예를 들어, 300 내지 350℃)의 환경에서 작동하는 경우에도 유지될 수 있다.
본 발명의 전도성 페이스트에 사용되는 유리 프릿의 재용융 온도 (Tr)는, 시차 주사 열량계에 의해 측정된 DSC 곡선에 있어서 흡열량이 20 J/g 이상인 적어도 하나의 흡열 피크의 피크 탑으로 나타나는 온도이고, 흡열량이 20 J/g 이상이면 유리 프릿 중의 결정이 완전히 용융된 상태인 것을 확인할 수 있다. 시차 주사 열량계에 의해 측정된 DSC 곡선에 있어서 흡열 피크의 흡열량이 20 J/g 미만이면, 유리 프릿 중에 결정이 잔류하는 것으로 간주된다. 전도성 페이스트를 유리 프릿의 재용융 온도 이상의 비교적 낮은 온도 (예를 들어, 370℃ 이하; 예를 들어, 유리 프릿의 재용융 온도가 360℃인 경우에는, 360 초과 내지 370℃의 온도)에서 가열하면, 전도성 페이스트에 함유된 유리 프릿 중의 결정이 완전히 용융되지 않을 가능성이 있다. 전도성 페이스트의 하소에 의해 수득된 하소막 중에, 전도성 페이스트에 함유된 유리 프릿의 결정이 잔류하면, 반도체 칩과 기판을 갖는 하소막의 전도성이 저하될 수 있다. 또한, 전도성 페이스트의 하소에 의해 수득된 하소막 중에, 전도성 페이스트에 함유된 유리 프릿의 결정이 그와 같이 잔류하면, 반도체 칩과 기판 간의 접착 강도가 저하될 수 있다. 또한, 전도성 페이스트를 사용하여 기판에 반도체 칩을 접착시켜 수득된 반도체 디바이스는 비교적 고온 (예를 들어, 300 내지 350℃)의 환경에서 접착 강도를 유지하지 못할 가능성이 있다.
유리 프릿은 유리 전이 온도 (Tg)가 바람직하게는 180℃ 이하, 보다 바람직하게는 170℃ 이하, 추가로 바람직하게는 168℃ 이하, 특히 바람직하게는 165℃ 이하이다.
유리 프릿은, 시차 주사 열량계에 의해 측정된 DSC 곡선에 있어서 발열량이 20 J/g 이상인 적어도 하나의 발열 피크의 피크 탑으로 나타나는 결정화 온도 (Tc)가 바람직하게는 280℃ 이하, 보다 바람직하게는 270℃ 이하, 추가로 바람직하게는 260℃ 이하이다. 유리 프릿은, 시차 주사 열량계에 의해 측정된 DSC 곡선에 있어서 발열량이 20 J/g 이상인 적어도 하나의 발열 피크의 피크 탑으로 나타나는 결정화 온도 (Tc)가 바람직하게는 160℃ 이상, 보다 바람직하게는 165℃ 이상, 추가로 바람직하게는 170℃ 이상이다. 유리 프릿은, 시차 주사 열량계에 의해 측정된 DSC 곡선에 있어서 흡열량이 20 J/g 이상인 적어도 하나의 발열 피크의 피크 탑으로 나타나는 결정화 온도 (Tc)가 바람직하게는 160 내지 280℃의 온도 영역이다. 유리 프릿은, 시차 주사 열량계에 의해 측정된 DSC 곡선에 있어서 흡열량이 20 J/g 이상인 적어도 하나의 발열 피크의 피크 탑으로 나타나는 결정화 온도 (Tc)가 보다 바람직하게는 170 내지 270℃의 온도 영역이다. 유리 프릿의 DSC 곡선에 있어서 복수의 발열 피크가 나타나는 경우에는, 유리 프릿은, 발열량이 20 J/g 이상인 적어도 하나의 발열 피크의 피크 탑이 160 내지 280℃의 온도 영역에 존재한다. 유리 프릿은, DSC 곡선에 있어서 발열량이 20 J/g 이상인 적어도 하나의 발열 피크의 피크 탑이 160 내지 280℃의 온도 영역에 존재하는 한, 발열량이 20 J/g 이상인 다른 모든 발열 피크의 피크 탑이 280℃ 초과의 온도 영역에 존재할 수 있다.
유리 프릿의 크기는 특별히 제한되지 않는다. 유리 프릿의 부피-기준 평균 입자 직경 (중간 직경)은 바람직하게는 1 내지 200 ㎛, 보다 바람직하게는 3 내지 180 ㎛, 추가로 바람직하게는 3 내지 160 ㎛, 특히 바람직하게는 5 내지 150 ㎛이다. 유리 프릿은, 유리 프릿의 원료를 자성(porcelain) 도가니에 넣고, 도가니를 용융로 (오븐)에 넣어 재료를 가열 용융시켜 용융된 유리를 수득하고, 용융된 유리를 스테인레스강제의 롤러 사이에 공급하여 유리를 시트 형태로 성형하고, 수득된 시트-형태 유리를 유발(mortar)을 사용하여 분쇄하고, 분쇄된 유리를 예를 들어 100-메쉬 및 200-메쉬 시험 체를 사용하여 체 분급한다. 시험 체의 메쉬 크기는 특별히 제한되지 않고, 미세-메쉬 시험 체를 사용한 체 분급에 의해 평균 입자 직경 (중간 직경)이 보다 작은 유리 프릿을 수득할 수 있다. 유리 프릿의 평균 입자 직경은 레이저 회절-산란식 입자 직경 및 입자 크기 분포 측정 장치 (예를 들어, 니기소 가부시키가이샤제의 MICROTRAC HRA9320-X100)를 사용하여 측정할 수 있다. 유리 프릿의 평균 입자 직경은 부피 누적 분포의 D50 (중간 직경)을 나타낸다.
유리 프릿은 (B-1) Ag2O, (B-2) V2O5 및 (B-3) MoO3를 포함하는 것이 바람직하다. 유리 프릿은 실질적으로 납 (Pb), 비소 (As), 텔루륨 (Te) 및 안티모니 (Sb)를 함유하지 않는다. 또한, 유리 프릿은 실질적으로 탈륨 (Tl)을 함유하지 않는다. 유리 프릿이 납 (Pb), 비소 (As), 텔루륨 (Te) 또는 안티모니 (Sb) 등의 유해 물질을 함유하지 않는 경우에는, 환경에 불리하게 영향을 미치지 않는 안정성이 높은 전도성 페이스트를 수득할 수 있다.
유리 프릿은, 산화물 기준으로 유리 프릿 (B)의 질량에 대해 Ag2O (B-1) 및 V2O5 (B-2)를 80 내지 96 질량%의 총량으로 함유하고, 여기서 V2O5 (B-2)에 대한 Ag2O (B-1)의 질량비 (Ag2O/V2O5)는 1.8 내지 3.2인 것이 바람직하다. 본 명세서에서, 유리 프릿에 함유된 각 성분의 양은 달리 명시하지 않는 한, 산화물 기준으로 유리 프릿의 질량에 대해 개별적으로 질량%로 표시한다.
유리 프릿은, 유리 프릿 (B)의 질량에 대해 Ag2O (B-1) 및 V2O5 (B-2)를 82 내지 95 질량%의 총량으로 함유하는 것이 보다 바람직하다. 또한, 유리 프릿에서, V2O5 (B-2)에 대한 Ag2O (B-1)의 질량비 (Ag2O/V2O5)는 바람직하게는 1.8 내지 3.2, 보다 바람직하게는 1.95 내지 2.7, 추가로 바람직하게는 1.95 내지 2.6이다. 유리 프릿에 함유된 성분 (B-1) 및 (B-2)의 총량이 82 내지 95 질량%이면, 비교적 낮은 재용융 온도 (Tr)를 갖는 유리 프릿이 수득될 수 있다.
유리 프릿은, 유리 프릿의 질량에 대해 MoO3 (B-3)을 4 내지 10 질량%의 양으로 함유하는 것이 바람직하다. 유리 프릿에 함유된 성분 (B-3)의 양이 4 내지 10 질량%이면, 320 내지 360℃의 온도 영역의 재용융 온도 (Tr)를 갖는 유리 프릿이 수득될 수 있다.
유리 프릿은 추가로, (B-4) ZnO, CuO, TiO2, MgO, Nb2O5, BaO, Al2O3, SnO 및 Fe2O3로 이루어진 군으로부터 선택된 적어도 하나의 산화물을 포함하는 것이 바람직하다. 성분 (B-4)로서의 산화물은 개별적으로 또는 조합하여 사용될 수 있다.
유리 프릿은, 유리 프릿의 질량에 대해 MoO3 (B-3) 및 성분 (B-4)를 4 내지 20 질량%의 총량으로 함유하는 것이 바람직하다. 유리 프릿에 함유된 성분 (B-3) 및 (B-4)의 총량이 4 내지 20 질량%이면, 320 내지 360℃의 온도 영역의 재용융 온도 (Tr)를 갖는 유리 프릿이 수득될 수 있다.
유리 프릿은, 산화물 기준으로 유리 프릿의 질량에 대해 성분 (B-4)를 바람직하게는 0 내지 12 질량%, 보다 바람직하게는 0.5 내지 10 질량%, 추가로 바람직하게는 1 내지 8 질량%, 특히 바람직하게는 2 내지 8 질량%의 양으로 함유한다. 성분 (B-4)의 함유량이 0 내지 12 질량% 범위이면, 320 내지 360℃의 온도 영역의 재용융 온도 (Tr)를 갖는 유리 프릿이 수득될 수 있다.
유리 프릿이 Ag2O (B-1), V2O5 (B-2) 및 MoO3 (B-3)을 실질적으로 포함하는 경우에는, 유리 프릿의 질량에 대해 Ag2O (B-1), V2O5 (B-2) 및 MoO3 (B-3)가 각각 이하에 나타낸 조성을 갖는 것이 바람직하다.
Ag2O (B-1)의 양은 바람직하게는 40 내지 80 질량%, 보다 바람직하게는 45 내지 75 질량%, 추가로 바람직하게는 50 내지 70 질량%이고; V2O5 (B-2)의 양은 바람직하게는 16 내지 40 질량%, 보다 바람직하게는 17 내지 35 질량%, 추가로 바람직하게는 18 내지 30 질량%이고; MoO3 (B-3)의 양은 바람직하게는 4 내지 10 질량%, 보다 바람직하게는 5 내지 9 질량%, 보다 바람직하게는 6 내지 8 질량%이다.
유리 프릿이 Ag2O (B-1), V2O5 (B-2), MoO3 (B-3) 및 ZnO (B-4)를 실질적으로 포함하는 경우에는, 유리 프릿의 질량에 대해 Ag2O (B-1), V2O5 (B-2), MoO3 (B-3) 및 ZnO (B-4)가 각각 이하에 나타낸 조성을 갖는 것이 바람직하다.
Ag2O (B-1)의 양은 바람직하게는 40 내지 70 질량%, 보다 바람직하게는 45 내지 70 질량%, 추가로 바람직하게는 50 내지 65 질량%이고; V2O5 (B-2)의 양은 바람직하게는 10 내지 40 질량%, 보다 바람직하게는 12 내지 35 질량%, 추가로 바람직하게는 15 내지 30 질량%이고; MoO3 (B-3)의 양은 바람직하게는 4 내지 10 질량%이고; ZnO (B-4)의 양은 바람직하게는 0.5 내지 12 질량%, 보다 바람직하게는 1 내지 12 질량%이고, V2O5 (B-2)에 대한 Ag2O (B-1)의 질량비 (Ag2O/V2O5)는 바람직하게는 1.95 내지 2.6이다.
유리 프릿이 Ag2O (B-1), V2O5 (B-2), MoO3 (B-3) 및 CuO (B-4)를 실질적으로 포함하는 경우에는, 유리 프릿의 질량에 대해 Ag2O (B-1), V2O5 (B-2), MoO3 (B-3) 및 CuO (B-4)가 각각 이하에 나타낸 조성을 갖는 것이 바람직하다.
Ag2O (B-1)의 양은 바람직하게는 40 내지 70 질량%, 보다 바람직하게는 45 내지 70 질량%, 추가로 바람직하게는 50 내지 65 질량%이고; V2O5 (B-2)의 양은 바람직하게는 10 내지 40 질량%, 보다 바람직하게는 12 내지 35 질량%, 추가로 바람직하게는 15 내지 30 질량%이고; MoO3 (B-3)의 양은 바람직하게는 4 내지 10 질량%이고; CuO (B-4)의 양은 바람직하게는 1 내지 12 질량%, 보다 바람직하게는 1 내지 10 질량%, 추가로 바람직하게는 1 내지 8 질량%, 특히 바람직하게는 1 내지 4 질량%이다.
유리 프릿이 Ag2O (B-1), V2O5 (B-2), MoO3 (B-3) 및 TiO2 (B-4)를 실질적으로 포함하는 경우에는, 유리 프릿의 질량에 대해 Ag2O (B-1), V2O5 (B-2), MoO3 (B-3) 및 TiO2 (B-4)가 각각 이하에 나타낸 조성을 갖는 것이 바람직하다.
Ag2O (B-1)의 양은 바람직하게는 40 내지 70 질량%, 보다 바람직하게는 45 내지 70 질량%, 추가로 바람직하게는 50 내지 65 질량%이고; V2O5 (B-2)의 양은 바람직하게는 10 내지 40 질량%, 보다 바람직하게는 12 내지 35 질량%, 추가로 바람직하게는 15 내지 30 질량%이고; MoO3 (B-3)의 양은 바람직하게는 4 내지 10 질량%이고; TiO2 (B-4)의 양은 바람직하게는 1 내지 12 질량%, 보다 바람직하게는 2 내지 10 질량%, 추가로 바람직하게는 4 내지 10 질량%이다.
유리 프릿이 Ag2O (B-1), V2O5 (B-2), MoO3 (B-3) 및 MgO (B-4)를 실질적으로 포함하는 경우에는, 유리 프릿의 질량에 대해 Ag2O (B-1), V2O5 (B-2), MoO3 (B-3) 및 MgO (B-4)가 각각 이하에 나타낸 조성을 갖는 것이 바람직하다.
Ag2O (B-1)의 양은 바람직하게는 40 내지 70 질량%, 보다 바람직하게는 45 내지 70 질량%, 추가로 바람직하게는 50 내지 65 질량%이고; V2O5 (B-2)의 양은 바람직하게는 10 내지 40 질량%, 보다 바람직하게는 12 내지 35 질량%, 추가로 바람직하게는 15 내지 30 질량%이고; MoO3 (B-3)의 양은 바람직하게는 4 내지 10 질량%이고; MgO (B-4)의 양은 바람직하게는 1 내지 12 질량%, 보다 바람직하게는 1 내지 10 질량%, 추가로 바람직하게는 2 내지 8 질량%이다.
유리 프릿이 Ag2O (B-1), V2O5 (B-2), MoO3 (B-3) 및 Nb2O5 (B-4)를 실질적으로 포함하는 경우에는, 유리 프릿의 질량에 대해 Ag2O (B-1), V2O5 (B-2), MoO3 (B-3) 및 Nb2O5 (B-4)가 각각 이하에 나타낸 조성을 갖는 것이 바람직하다.
Ag2O (B-1)의 양은 바람직하게는 40 내지 70 질량%, 보다 바람직하게는 45 내지 70 질량%, 추가로 바람직하게는 50 내지 65 질량%이고; V2O5 (B-2)의 양은 바람직하게는 10 내지 40 질량%, 보다 바람직하게는 12 내지 35 질량%, 추가로 바람직하게는 15 내지 30 질량%이고; MoO3 (B-3)의 양은 바람직하게는 4 내지 10 질량%이고; Nb2O5 (B-4)의 양은 바람직하게는 1 내지 12 질량%, 보다 바람직하게는 1 내지 10 질량%, 추가로 바람직하게는 1 내지 8 질량%이다.
유리 프릿이 Ag2O (B-1), V2O5 (B-2), MoO3 (B-3) 및 BaO (B-4)를 실질적으로 포함하는 경우에는, 유리 프릿의 질량에 대해 Ag2O (B-1), V2O5 (B-2), MoO3 (B-3) 및 BaO (B-4)가 각각 이하에 나타낸 조성을 갖는 것이 바람직하다.
Ag2O (B-1)의 양은 바람직하게는 40 내지 70 질량%, 보다 바람직하게는 45 내지 70 질량%, 추가로 바람직하게는 50 내지 65 질량%이고; V2O5 (B-2)의 양은 바람직하게는 10 내지 40 질량%, 보다 바람직하게는 12 내지 35 질량%, 추가로 바람직하게는 15 내지 30 질량%이고; MoO3 (B-3)의 양은 바람직하게는 4 내지 10 질량%이고; BaO (B-4)의 양은 바람직하게는 1 내지 12 질량%, 보다 바람직하게는 2 내지 10 질량%, 추가로 바람직하게는 1 내지 2 질량%이다.
유리 프릿이 Ag2O (B-1), V2O5 (B-2), MoO3 (B-3) 및 Al2O3 (B-4)를 실질적으로 포함하는 경우에는, 유리 프릿의 질량에 대해 Ag2O (B-1), V2O5 (B-2), MoO3 (B-3) 및 Al2O3 (B-4)가 각각 이하에 나타낸 조성을 갖는 것이 바람직하다.
Ag2O (B-1)의 양은 바람직하게는 40 내지 70 질량%, 보다 바람직하게는 45 내지 70 질량%, 추가로 바람직하게는 50 내지 65 질량%이고; V2O5 (B-2)의 양은 바람직하게는 10 내지 40 질량%, 보다 바람직하게는 12 내지 35 질량%, 추가로 바람직하게는 15 내지 30 질량%이고; MoO3 (B-3)의 양은 바람직하게는 4 내지 10 질량%, 보다 바람직하게는 5 내지 8 질량%, 추가로 바람직하게는 6 내지 8 질량%이고; Al2O3 (B-4)의 양은 바람직하게는 0.5 내지 12 질량%이다.
유리 프릿이 Ag2O (B-1), V2O5 (B-2), MoO3 (B-3) 및 SnO (B-4)를 실질적으로 포함하는 경우에는, 유리 프릿의 질량에 대해 Ag2O (B-1), V2O5 (B-2), MoO3 (B-3) 및 SnO (B-4)가 각각 이하에 나타낸 조성을 갖는 것이 바람직하다.
Ag2O (B-1)의 양은 바람직하게는 40 내지 70 질량%, 보다 바람직하게는 45 내지 70 질량%, 추가로 바람직하게는 50 내지 65 질량%이고; V2O5 (B-2)의 양은 바람직하게는 10 내지 40 질량%, 보다 바람직하게는 12 내지 35 질량%, 추가로 바람직하게는 15 내지 30 질량%이고; MoO3 (B-3)의 양은 바람직하게는 4 내지 10 질량%이고; SnO (B-4)의 양은 바람직하게는 1 내지 12 질량%이다.
유리 프릿이 Ag2O (B-1), V2O5 (B-2), MoO3 (B-3) 및 Fe2O3 (B-4)를 실질적으로 포함하는 경우에는, 유리 프릿의 질량에 대해 Ag2O (B-1), V2O5 (B-2), MoO3 (B-3) 및 Fe2O3 (B-4)가 각각 이하에 나타낸 조성을 갖는 것이 바람직하다.
Ag2O (B-1)의 양은 바람직하게는 40 내지 70 질량%, 보다 바람직하게는 45 내지 70 질량%, 추가로 바람직하게는 50 내지 65 질량%이고; V2O5 (B-2)의 양은 바람직하게는 10 내지 40 질량%, 보다 바람직하게는 12 내지 35 질량%, 추가로 바람직하게는 15 내지 30 질량%이고; MoO3 (B-3)의 양은 바람직하게는 4 내지 10 질량%이고; Fe2O3 (B-4)의 양은 바람직하게는 1 내지 12 질량%, 보다 바람직하게는 2 내지 10 질량%, 추가로 바람직하게는 2 내지 8 질량%이다.
유리 프릿이 Ag2O (B-1), V2O5 (B-2), MoO3 (B-3), ZnO (B-4) 및 CuO (B-4')를 실질적으로 포함하는 경우에는, 유리 프릿의 질량에 대해 Ag2O (B-1), V2O5 (B-2), MoO3 (B-3), ZnO (B-4) 및 CuO (B-4')가 각각 이하에 나타낸 조성을 갖는 것이 바람직하다.
Ag2O (B-1)의 양은 바람직하게는 40 내지 70 질량%, 보다 바람직하게는 45 내지 70 질량%, 추가로 바람직하게는 50 내지 65 질량%이고; V2O5 (B-2)의 양은 바람직하게는 10 내지 40 질량%, 보다 바람직하게는 12 내지 35 질량%, 추가로 바람직하게는 15 내지 30 질량%이고; MoO3 (B-3)의 양은 바람직하게는 4 내지 10 질량%이고; ZnO (B-4)의 양은 바람직하게는 1 내지 12 질량%, 보다 바람직하게는 2 내지 10 질량%, 추가로 바람직하게는 2 내지 8 질량%이고; CuO (B-4')의 양은 바람직하게는 1 내지 10 질량%, 보다 바람직하게는 2 내지 8 질량%, 추가로 바람직하게는 2 내지 6 질량%이고, ZnO (B-4)와 CuO (B-4')의 질량비 {ZnO (B-4):CuO (B-4')}는 바람직하게는 10:1 내지 1:10, 보다 바람직하게는 5:1 내지 1:5, 추가로 바람직하게는 3:1 내지 1:3, 특히 바람직하게는 2:1 내지 1:2이다.
(C) 용매
용매로서는, 알콜 (예를 들어, 테르피네올, α-테르피네올 및 β-테르피네올), 에스테르 (예를 들어, 히드록실기-함유 에스테르, 예컨대 2,2,4-트리메틸-1,3-펜탄디올 모노이소부티레이트 및 부틸 카르비톨 아세테이트), 파라핀 혼합물 (예를 들어, 콘데아 케미 게엠베하(Condea Chemie GmbH)제의 린파르(Linpar)), 및 다가 알콜 (예를 들어, 2-에틸-1,3-헥산디올)로부터 선택된 1종 또는 2종 이상의 용매를 사용할 수 있다.
용매는, 전도성 페이스트의 점도를 도포에 적합한 점도로 조절하기 위해, 용매에 예를 들어 수지, 결합제 및 충전제 중의 1종 또는 2종 이상을 첨가할 수 있다.
(D) 금속 산화물
본 발명의 전도성 페이스트는 SnO, ZnO, In2O3 및 CuO로 이루어진 군으로부터 선택된 적어도 하나의 금속 산화물을 함유하는 것이 바람직하다. 이와 같은 금속 산화물은 유리 프릿에 함유된 산화물은 아니다.
전도성 페이스트가 SnO, ZnO, In2O3 및 CuO로 이루어진 군으로부터 선택된 적어도 하나의 금속 산화물을 함유하면, 접착 강도가 추가로 개선될 수 있어, 비교적 고온 (예를 들어, 300 내지 350℃)의 환경에서도 접착 강도를 유지할 수 있는 반도체 디바이스를 수득할 수 있다.
기타 첨가제
본 발명의 전도성 페이스트에는, 예를 들어 가소제, 소포제, 분산제, 레벨링제, 안정화제 및 접착 촉진제로부터 선택된 또 다른 첨가제를 필요에 따라 추가로 페이스트에 혼입할 수 있다. 상기 가소제 중, 예를 들어 프탈레이트, 글리콜레이트, 포스페이트, 세바케이트, 아디페이트 및 시트레이트로부터 선택된 것을 사용할 수 있다.
전도성 페이스트
본 발명의 전도성 페이스트는 전도성 입자 (A)를 60 내지 90 질량%, 유리 프릿 (B)를 5 내지 35 질량% 및 용매 (C)를 5 내지 12 질량%의 양으로 함유하는 것이 바람직하다. 각 성분의 단위 "질량%"는 전도성 페이스트의 질량 (100 질량%)에 대한 각 성분의 함유량을 나타낸다.
본 발명의 전도성 페이스트가 전도성 입자 (A)를 60 내지 90 질량%, 유리 프릿 (B)를 5 내지 35 질량% 및 용매 (C)를 5 내지 12 질량%의 양으로 함유하는 경우에는, 전도성 페이스트를 유리 프릿 (B)의 재용융 온도 (Tr) 이상으로 가열함으로써, 용융된 전도성 페이스트 중에 전도성 입자가 분산하여 석출되어, 우수한 전도성을 갖는 하소막을 형성할 수 있다. 본 발명의 전도성 페이스트는 피착 대상 (예를 들어, 기판 및 반도체 칩)을 서로 전기적으로 접속시킬 수 있다.
본 발명의 전도성 페이스트가 금속 산화물 (D)를 함유하는 경우에는, 전도성 페이스트는 전도성 입자 (A)를 60 내지 85 질량%, 유리 프릿 (B)를 5 내지 35 질량%, 용매 (C)를 5 내지 10 질량% 및 금속 산화물 (D)를 0 내지 5 질량%의 양으로 함유하는 것이 바람직하다. 또한, 본 발명의 전도성 페이스트는 전도성 입자 (A)를 60 내지 85 질량%, 유리 프릿 (B)를 5 내지 35 질량%, 용매 (C)를 5 내지 10 질량% 및 금속 산화물 (D)를 0.1 내지 5 질량%의 양으로 함유하는 것이 보다 바람직하다. 각 성분의 단위 "질량%"는 전도성 페이스트의 질량 (100 질량%)에 대한 각 성분의 함유량을 나타낸다.
전도성 페이스트가 전도성 입자 (A)를 60 내지 85 질량%, 유리 프릿 (B)를 5 내지 35 질량%, 용매 (C)를 5 내지 10 질량% 및 금속 산화물 (D)를 0 내지 5 질량%의 양으로 함유하는 경우에는, 전도성 페이스트를 유리 프릿 (B)의 재용융 온도 (Tr) 이상으로 가열함으로써, 용융된 전도성 페이스트 중에 전도성 입자가 분산하여 석출되어, 우수한 전도성을 갖는 하소막을 형성할 수 있다. 본 발명의 전도성 페이스트는 피착 대상 (예를 들어, 기판 및 반도체 칩)을 서로 전기적으로 접속시킬 수 있다.
본 발명의 전도성 페이스트에서, 전도성 입자 (A)와 유리 프릿 (B)의 질량비 {전도성 입자 (A):유리 프릿 (B)}는 바람직하게는 50:50 내지 98:2, 보다 바람직하게는 60:40 내지 90:10, 추가로 바람직하게는 65:35 내지 85:15, 특히 바람직하게는 70:30 내지 80:20이다. 전도성 입자 (A)와 유리 프릿 (B)의 질량비 {전도성 입자 (A):유리 프릿 (B)}가 50:50 내지 98:2이면, 전도성 페이스트를 유리 프릿 (B)의 재용융 온도 (Tr) 이상으로 가열함으로써, 용융된 전도성 페이스트 중에 전도성 입자가 분산하여 석출되어, 우수한 전도성을 갖는 하소막을 형성할 수 있다. 본 발명의 전도성 페이스트는 피착 대상 (예를 들어, 기판 및 반도체 칩)을 서로 전기적으로 접속시킬 수 있다.
이하, 본 발명의 전도성 페이스트의 제조 방법을 기재한다.
[전도성 페이스트의 제조 방법]
본 발명의 전도성 페이스트의 제조 방법은 전도성 입자, 유리 프릿 및 용매를 서로 혼합하는 단계를 갖는다. 예를 들어, 전도성 페이스트는 용매에 전도성 입자, 유리 프릿 및 임의로 또 다른 첨가제 및/또는 첨가제 입자를 첨가하고, 이들을 용매 중에서 혼합 및 분산시킴으로써 제조할 수 있다.
혼합은 예를 들어 유성 혼합기에 의해 수행할 수 있다. 분산은 3-롤 밀에 의해 수행할 수 있다. 혼합 및 분산 방법은 이들 방법으로 제한되지 않고, 다양한 공지된 방법을 사용할 수 있다.
이하에서, 본 발명의 전도성 페이스트를 사용한 반도체 디바이스의 제조 방법을 기재한다.
[반도체 디바이스의 제조 방법 (1)]
본 발명의 반도체 디바이스의 제조 방법은, 기판 및/또는 반도체 칩에 본 발명의 전도성 페이스트를 도포하는 단계; 전도성 페이스트를 통해 기판 상에 반도체 칩을 배치하는 단계; 전도성 페이스트를 전도성 페이스트에 함유된 유리 프릿 (B)의 재용융 온도 이상으로 가열하여 전도성 페이스트에 함유된 전도성 입자 (A)를 소결시킴으로써, 반도체 칩과 기판을 서로 전기적으로 접속시키는 단계; 및 전도성 페이스트를 서서히 냉각시키는 단계를 포함한다.
본 발명의 반도체 디바이스의 제조 방법에서는, 기판과 반도체 칩을 전도성 페이스트를 통해 배치하고, 전도성 페이스트를 전도성 페이스트에 함유된 유리 프릿 (B)의 재용융 온도 (Tr) 이상으로 가열하여, 전도성 페이스트 중에 유리 프릿을 용융시키고, 추가로 전도성 입자가 전도성 페이스트 중에 분산하고 소결시킴으로써 우수한 전도성을 나타내어, 기판과 반도체 칩을 서로 전기적으로 접속시킬 수 있다.
도 1은 본 발명의 반도체 디바이스의 제조 방법의 한 실시양태의 단계를 나타내는 다이어그램이다. 도 1(a)는 전도성 페이스트(1)를 반도체 칩에 도포하는 방법의 예를 나타낸다. 도 1(a)에 나타낸 바와 같이, 반도체 칩(3)의 단부에 폴리이미드 테이프를 사용하여 전도성 페이스트의 함유를 위한 갭(2)을 형성시킨다. 전도성 페이스트(1)는, 반도체 칩의 표면 상에 예를 들어 기계적 분배기 (무사시 엔지니어링 인코포레이티드(Musashi Engineering, Inc.)제)를 사용하여 분배시킴으로써 반도체 칩(3)에 도포한다. 본 발명의 전도성 페이스트의 도포 방법은 분배 또는 인쇄 방법으로 제한되지 않고, 다른 방법에 의해 본 발명의 전도성 페이스트를 도포할 수 있다.
도 1(b)는, 반도체 칩(3)을 기판(4) 상에 전도성 페이스트(1)를 통해 배치한 상태를 나타낸다. 도 1(c)는, 기판(4)에 반도체 칩(3)을 접착시키는 전도성 페이스트(1)를 하소시킨 상태를 나타낸다. 도 1(b)에 나타낸 바와 같이, 반도체 칩(3)은 전도성 페이스트(1)를 통해 기판(4) 상에 배치한다. 이어서, 도 1(c)에 나타낸 바와 같이, 전도성 페이스트(1)는 예를 들어 리플로우(reflow) 오븐을 사용하여 하소시킨다. 전도성 페이스트(1)는 전도성 페이스트(1)에 함유된 유리 프릿의 재용융 온도 이상으로 가열한다. 전도성 페이스트(1)에서는, 전도성 페이스트(1)에 함유된 전도성 입자가 소결되어, 반도체 칩(3)과 기판(4)을 서로 전기적으로 접속시키는 하소막(1')이 수득된다. 전도성 페이스트는, 예를 들어 기판, 전도성 페이스트 및 반도체 칩을 예를 들어 리플로우 오븐에 삽입하고, 5 내지 20℃의 열 램프를 사용하여 5 내지 20℃/min의 승온 속도로 350 내지 400℃까지 승온하여 1 내지 30분 동안 하소를 수행함으로써 하소시킨다. 기판, 전도성 페이스트 및 반도체 칩은 바람직하게는 15 내지 20℃/min의 승온 속도로 370℃ 이하의 온도에서 5 내지 10분 동안 하소시킨다. 예를 들어, 유리 프릿의 재용융 온도가 360℃인 경우에는, 360 초과 내지 370℃의 온도에서 5 내지 10분 동안 하소시키는 것이 바람직하다. 이어서, 기판, 전도성 페이스트 및 반도체 칩을 리플로우 오븐에서 꺼내고, 서서히 냉각시킨다.
도 1(d)는 반도체 디바이스(5)를 나타낸다. 도 1(d)에 나타낸 바와 같이, 반도체 칩(3)과 기판(4)은, 전도성 페이스트를 하소시켜 수득된 하소막(1')으로 인해 서로 전기적으로 접속하여 반도체 디바이스(5)가 제조된다. 반도체 칩(3)과 기판(4) 사이에 형성된 하소막(1')은 하소막(1') 중에 석출된 은과, 유리 프릿의 일부가 결정화된 결정화 유리를 함유한다. 하소막(1') 중에 석출된 은으로 인해, 반도체 칩과 기판이 하소막(1')에 의해 서로 전기적으로 접속한다. 또한, 하소막(1')에 의해 반도체 칩과 기판을 접착시킨 반도체 디바이스(5)는 하소막(1') 중에 석출된 은 및 하소막(1') 중의 결정화 유리로 인해, 비교적 고온 (예를 들어, 300 내지 350℃)의 환경에 놓이는 경우에도 반도체 칩(3)과 기판(4) 간의 접착 강도를 유지할 수 있다.
[반도체 디바이스의 제조 방법 (2)]
본 발명의 반도체 디바이스의 제조 방법은, 기판 및/또는 반도체 칩에 본 발명의 전도성 페이스트를 도포하는 단계; 전도성 페이스트를 통해 기판 상에 반도체 칩을 배치하는 단계; 전도성 페이스트를 가열하여 전도성 페이스트에 함유된 유리 프릿 (B) 중의 Ag2O (B-1)을 환원시키는 단계; 전도성 페이스트를 전도성 페이스트에 함유된 유리 프릿 (B)의 재용융 온도 이상으로 추가로 가열하는 단계; 및 전도성 페이스트를 서서히 냉각시켜 결정을 침전시키는 단계를 포함한다.
본 발명의 반도체 디바이스의 제조 방법에서는, 기판과 반도체 칩을 전도성 페이스트를 통해 배치하고, 전도성 페이스트를 가열하여, 전도성 페이스트에 함유된 유리 프릿 (B) 중의 Ag2O (B-1)을 환원시킨다. Ag2O의 환원 온도는 약 140 내지 200℃이다. 전도성 페이스트는, Ag2O가 환원되는 온도 이상 (약 200℃ 초과의 온도)으로 가열하여 Ag2O를 환원시킴으로써, 유리 프릿 (B)에 함유된 은 (Ag)이 석출된다. 전도성 페이스트는, 전도성 페이스트에 함유된 유리 프릿의 재용융 온도 이상 (예를 들어, 370℃ 이하; 예를 들어, 유리 프릿의 재용융 온도가 360℃인 경우에는, 360 초과 내지 370℃의 온도)으로 추가로 가열함으로써, 전도성 페이스트 중의 유리 프릿이 용융된다. 이어서, 전도성 페이스트를 서서히 냉각시켜 하소막이 수득된다. 하소막 중, 전도성 페이스트에 함유된 유리 프릿으로부터 유래된 은이 석출된다. 또한, 하소막 중, 은뿐만 아니라, 유리 프릿의 일부가 재결정화된 결정화 유리가 석출된다.
본 발명의 전도성 페이스트를 사용한 반도체 디바이스의 제조 방법은 피착 대상에 대해 열적 영향을 미치지 않을 것이다. 본 발명의 전도성 페이스트를 사용한 반도체 디바이스의 제조 방법에서는, 전도성 페이스트에 함유된 유리 프릿의 재용융 온도 이상이고, 열 에너지 소비를 감소시킬 수 있는 저온 (예를 들어, 370℃ 이하; 예를 들어, 유리 프릿의 재용융 온도가 360℃인 경우에는, 360 초과 내지 370℃의 온도)인 온도에서 피착 대상을 함께 접착시킬 수 있다. 추가로, 본 발명의 방법에서는, 접착 후, 전도성 페이스트를 가열 및 냉각시켜, 생성된 하소막 중, 전도성 페이스트에 함유된 유리 프릿으로부터 유래된 은 및 결정이 석출된다. 하소막에서는, 전도성 페이스트에 함유된 유리 프릿으로부터 유래된 은 및 결정이 석출이 석출되어 하소막의 용융 온도가 유리 프릿의 재용융 온도 (Tr)보다 더 높아지는 경향이 있다. 하소막은 비교적 고온 (예를 들어, 300 내지 350℃)의 환경에서도 반도체 칩과 기판 간의 접착 강도를 유지할 수 있다. 본 발명의 전도성 페이스트 및 그를 사용한 반도체 디바이스의 제조 방법은, 규소 (Si) 반도체 칩에 비해 높은 접합 온도를 갖는 SiC 반도체 칩의 접착을 위한 다이 어태치재에 유리하게 사용될 수 있다. 또한, 본 발명의 전도성 페이스트 및 그를 사용한 반도체 디바이스의 제조 방법은 접착을 위한 열 에너지 소비를 감소시킬 수 있고, 추가로, 비교적 고온 (예를 들어, 300 내지 350℃)의 환경에 놓이는 경우에도 접착 강도를 유지할 수 있는 반도체 디바이스를 제공할 수 있다. 본 발명의 전도성 페이스트 및 그를 사용한 반도체 디바이스의 제조 방법에 의하면, 열 사이클성 및 고온 환경 하에서의 저장성이 우수할 뿐만 아니라 높은 신뢰성을 갖는 반도체 디바이스를 제공할 수 있다.
본 발명의 전도성 페이스트 및 그를 사용한 반도체 디바이스의 제조 방법에 의하면, 다양한 칩과 기판의 조합을 서로 접착시킬 수 있다. 본 발명에 의해 접착될 수 있는 반도체 칩 (다이)과 기판의 조합의 예로는, 비-금속화 표면을 갖는 칩과 비-금속화 표면을 갖는 기판의 조합을 들 수 있다. 이러한 조합의 예로는 Si 칩 (다이)과 Si 기판의 조합, SiC 칩 (다이)과 Si 기판의 조합, 및 Si 칩과 세라믹 (Al2O3) 기판의 조합이 포함된다.
반도체 칩 (다이)과 기판의 조합의 또 다른 예로는, 금속화 표면을 갖는 칩과 금속화 표면을 갖는 기판의 조합을 들 수 있다. 이러한 조합의 예로는 Au-플레이팅된 SiC 칩 (다이)과 Au-플레이팅된 기판의 조합, 및 Au- 또는 Ag-플레이팅된 Si 칩과 Ag-플레이팅된 구리 기판의 조합이 포함된다.
반도체 칩 (다이)과 기판의 조합의 추가의 예로는, 금속화 표면을 갖는 칩과 비-금속화 표면을 갖는 기판의 조합을 들 수 있다. 이러한 조합의 예로는 Au-플레이팅된 Si 칩과 세라믹 (Al2O3) 기판의 조합이 포함된다.
본 발명의 전도성 페이스트 및 그를 사용한 반도체 디바이스의 제조 방법에 있어서, 전도성 페이스트를 기판에 도포하는 방법은 분배 또는 인쇄로 제한되지 않고, 통상적으로 공지된 다양한 방법을 사용할 수 있다.
본 발명의 전도성 페이스트 및 방법에서는, 질소 가스 분위기 등의 불활성 가스 분위기로 제한되지 않는 분위기에서 대기압 하에 예를 들어 370℃로의 승온을 수행할 수 있다.
본 발명의 전도성 페이스트 및 방법에 의하면, 반도체 칩에 외부로부터 부하를 가하거나 또는 외부로부터 압력을 가하지 않고 반도체 칩과 기판을 서로 접착시킬 수 있다.
<실시예>
이하, 먼저 유리 프릿에 대하여 기재한다. 본 발명의 전도성 페이스트에 사용되는 유리 프릿은 하기 예로 제한되는 것은 아니다.
[유리 프릿]
표 1에, Ag2O (B-1), V2O5 (B-2) 및 MoO3 (B-3)을 실질적으로 포함하는 유리 프릿, 및 Ag2O (B-1), V2O5 (B-2), MoO3 (B-3) 및 ZnO (B-4)를 실질적으로 포함하는 유리 프릿을 나타낸다. 표 2에, Ag2O (B-1), V2O5 (B-2), MoO3 (B-3), 및 TiO2, MgO, Nb2O5, BaO, Al2O3, SnO 및 Fe2O3 중의 하나의 산화물 (B-4)를 실질적으로 포함하는 유리 프릿을 나타낸다. 표 3에, Ag2O (B-1), V2O5 (B-2), MoO3 (B-3) 및 CuO (B-4)를 실질적으로 포함하는 유리 프릿, 및 Ag2O (B-1), V2O5 (B-2), MoO3 (B-3), ZnO (B-4) 및 CuO (B-4')를 실질적으로 포함하는 유리 프릿을 나타낸다. 표 1 내지 3에 있어서, 성분 (B-1) 내지 (B-4)에 대해 나타낸 값들은 질량% 단위로 표시된다.
유리 프릿의 제조 방법은 다음과 같다.
유리 프릿의 원료로서, 표 1 내지 3에 나타낸 산화물 분말을 칭량하고, 함께 혼합하고, 도가니 (예를 들어, 피셔 브랜드(Fisher Brand)제의 자성 도가니: 고온 자성; 크기 10 mL)에 넣었다. 유리 프릿의 원료를 수용한 도가니를 오븐 (오븐: 젤렌코(JELENKO)제, JEL-BURN JM, MODEL: 335300)에 넣었다. 유리 프릿의 원료는, 오븐 내에서 표 1 내지 3 각각에 나타낸 "Melt Temp"열에 나타낸 용융 온도까지 승온하고, 용융 온도를 유지하여 원료를 충분히 용융시켰다. 이어서, 용융된 유리 프릿의 원료를 수용한 도가니를 오븐에서 꺼내고, 용융된 유리 프릿의 원료를 균일하게 교반하였다. 후속적으로, 용융된 유리 프릿의 원료를, 실온에서 회전하는 스테인리스강제의 직경 1.86인치의 2롤 상에 놓고, 2롤을 모터(BODUNE. D,C. MOTOR 115 V)로 회전시켜, 용융된 유리 프릿의 원료를 혼련하면서 실온에서 급냉시켜 시트-형태 유리를 형성시켰다. 마지막으로, 시트-형태 유리를 유발을 사용하여 분쇄하고 균일하게 분산된 상태가 되게 하고, 100-메쉬 체 및 200-메쉬 체를 사용하여 체 분급하여, 체 분급된 유리 프릿을 제조하였다. 유리 프릿을 100-메쉬 체에 통과시키고 200-메쉬의 체 상에 잔류하도록 체 분급함으로써, 평균 입자 직경 149 ㎛ (중간 직경)의 유리 프릿을 수득하였다. 유리 프릿은, 유리 프릿에 사용된 체의 메쉬 크기를 적절히 선택함으로써, 보다 큰 평균 입자 직경 또는 보다 작은 평균 입자 직경을 갖는 유리 프릿을 수득할 수 있다.
각 유리 프릿은, 시차 주사 열량계를 사용하여 이하 나타낸 조건 하에 DSC 곡선을 측정하였다. 유리 전이 온도 (Tg), 결정화 온도 (Tc) 및 재용융 온도 (Tr)는 시차 주사 열량계 측정에 의해 DSC 곡선으로부터 결정하였다. 각 유리 프릿의 유리 전이 온도 (Tg), 결정화 온도 (Tc) 및 재용융 온도 (Tr)는 표 1 내지 3에 나타나 있다.
[유리 전이 온도 (Tg)]
유리 프릿은, 시마즈 코포레이션(SHIMADZU Corporation)제의 시차 주사 열량계 DSC-50을 사용하여 승온 속도 15℃/min으로 370℃까지 승온하는 조건 하에 약 50 내지 약 370℃의 온도 영역의 DSC 곡선을 측정하였다. 유리 전이 온도 (Tg)는 DSC 곡선의 최초 변곡점의 온도로부터 결정하였다. 변곡점을 확인할 수 없는 경우에는, 표 중에 측정 불가를 나타내는 기호 "-"로 나타냈다.
[결정화 온도 (Tc)]
결정화 온도 (Tc)는, 시차 주사 열량계 (시마즈 코포레이션제의 DSC-50)를 사용하여 승온 속도 15℃/min으로 370℃까지 승온하는 조건 하에 측정한 DSC 곡선에 있어서 발열량 20 J/g 이상의 적어도 하나의 발열 피크의 피크 탑으로 나타나는 온도로서 결정하였다. 복수의 발열 피크가 나타나는 경우에는, 최초 발열 피크의 피크 탑의 온도 (℃)는 TC1로 나타내고, 2번째 발열 피크의 피크 탑의 온도 (℃)는 TC2로 나타내고, 3번째 발열 피크의 피크 탑의 온도 (℃)는 TC3으로 나타냈다.
[재용융 온도 (Tr)]
재용융 온도 (Tr)는, 시차 주사 열량계 (시마즈 코포레이션제의 DSC-50)를 사용하여 승온 속도 15℃/min으로 370℃까지 승온하는 조건 하에 측정한 DSC 곡선에 있어서 흡열량 (-) 20 J/g 이상의 적어도 하나의 흡열 피크의 피크 탑으로 나타나는 온도로서 결정하였다. 복수의 흡열 피크가 나타나는 경우에는, 최초 흡열 피크의 피크 탑의 온도 (℃)는 TR1로 나타내고, 2번째 흡열 피크의 피크 탑의 온도 (℃)는 TR2로 나타내고, 3번째 흡열 피크의 피크 탑의 온도 (℃)는 TR3으로 나타냈다. 흡열 피크의 피크 탑을 측정할 수 없는 경우에는, 표 중에 측정 불가를 나타내는 기호 "-"로 나타냈다.
수득된 유리 프릿을 개별적으로 육안으로 관찰하고, 다음 기준에 따라 평가하였다: 우수: 유리 프릿이 충분히 균질함; 양호: 유리 프릿이 균질함; 보통: 유리 프릿이 약간 불균질함; 공극: 유리 프릿에서 공극이 육안으로 확인됨. 결과를 하기 표 1 내지 3에 나타낸다.
<표 1>
Figure 112016077927160-pct00001
<표 2>
Figure 112016077927160-pct00002
<표 3>
Figure 112016077927160-pct00003
표 1로부터 알 수 있는 바와 같이, 원료로서 산화안티모니 (Sb2O3)를 포함하는 유리 프릿 (참고 13: SC215-4)은 재용융 온도를 측정할 수 없었다.
도 2는 유리 프릿 No. 25 {SC181-4 (100713)}의 시차 주사 열량계에 의해 측정된 DSC 곡선을 나타낸다. 유리 프릿의 평균 입자 직경 (D50)은 13.3 ㎛였다. 도 2에 있어서, 유리 전이 온도 (Tg)는 144℃이고, 결정화 온도 (Tc)는 189℃이고, 재용융 온도 (Tr)는 342℃ 또는 352℃이고, 오븐에서 꺼낸 후 서서히 냉각시킬 때의 결정화 온도 (Tc 냉각)는 326℃였다. 각각의 유리 전이 온도 (Tg), 결정화 온도 (Tc) 및 재용융 온도 (Tr)와 관련하여, 표 1에 나타낸 유리 프릿 No. 25 (No. SC181-4, Lot. 071411)와 도 2에 나타낸 유리 프릿 No. 25 (No. SC181-4, Lot. 100713) 간의 아주 근소한 차이가 존재하는 이유는 유리 프릿 No. 25의 로트 번호 (Lot)의 차이로 인한 것이다.
(실시예 1 내지 8 및 비교예 1 및 2)
다음으로, No. 1, 4, 8, 13, 25, 28, 29, 37 및 38, 및 No. 참고 10, 참고 11 및 참고 12의 유리 프릿을 사용하고, 이하 나타낸 원료를 사용하여, 실시예 및 비교예의 전도성 페이스트를 제조하였다.
<전도성 페이스트의 재료>
전도성 페이스트의 재료는 이하에 나타나 있다. 실시예 1 내지 8 및 비교예 1 및 2의 전도성 페이스트의 제형을 하기 표 4에 나타낸다.
· 전도성 입자: Ag; 구상; BET 값: 0.6 m2/g; 평균 입자 직경 D50: 6.4 ㎛; 6 g {전도성 페이스트의 질량 (100 질량%)에 대하여 71.6 질량%}; 상품명: EA-0001 (메탈로 테크놀로지스 코포레이션(Metalor Technologies Corporation)제). 전도성 입자의 평균 입자 직경은 레이저 회절-산란식 입자 직경 및 입자 크기 분포 측정 장치 (예를 들어, 니기소 가부시키가이샤제의 MICROTRAC HRA9320-X100)를 사용하여 측정한 부피 누적 분포의 D50 (중간 직경)이다.
· 용매: 테르피네올; 0.88 g {전도성 페이스트의 질량 (100 질량%)에 대하여 10.5 질량%}
· 유리 프릿: No. 1, 4, 8, 13, 25, 28, 29, 37 및 38 및 참고 10, 11 및 12의 유리 프릿; 1.5 g {전도성 페이스트의 질량 (100 질량%)에 대하여 17.9 질량%}. 각각의 유리 프릿은, 1종의 유리 프릿을 유발을 사용하여 분쇄하고, 분쇄된 유리 프릿을 325-메쉬 체를 사용하여 체 분급하여 수득된 것을 사용하였다. 체 분급 후 수득된 유리 프릿의 평균 입자 직경 (D50)은 약 13 내지 약 20 ㎛였다.
<표 4>
Figure 112016077927160-pct00004
<전도성 페이스트의 제조 방법>
표 4에 나타낸 제형을 갖는 전도성 페이스트의 재료를 3-롤 밀에 의해 혼련하여 전도성 페이스트를 제조하였다.
각각의 실시예 및 비교예의 전도성 페이스트에 대해 열 저항 (Rth) 시험을 수행하여 전기 저항률을 측정하여 전도성을 평가하였다. 또한, 각각의 실시예 및 비교예의 전도성 페이스트에 대해 다이 전단 응력 (DSS) 시험을 수행하여 접착 강도를 측정하여 내열성을 평가하였다.
[열 저항 (Rth) 시험 (전기 저항률)]
슬라이드 유리 상에 내열 테이프를 점착시키고, 테이프에 폭 3 mm, 길이 60 mm 및 두께 약 200 ㎛의 홈을 형성시키고, 상기 홈에 전도성 페이스트를 스퀴징(squeezing)에 의해 도포하고, 370℃에서 10분 동안 하소시켰다. 이어서, 생성된 코팅막의 양쪽 단부 사이의 전기 저항을 디지털 멀티계측기에 의해 측정하고, 코팅막의 치수를 측정하고, 측정된 값들로부터 전기 저항률을 산출하였다.
[다이 전단 응력 (DSS) 시험 (접착 강도)]
알루미나 시트 상에 전도성 페이스트를 적량 분배하고, 분배된 페이스트 상에 2 mm × 2 mm 규소 칩을 탑재시키고, 스페이서를 사용하여 접착 부분 (전도성 페이스트)의 두께가 약 30 ㎛가 되도록 하향 부하를 가한 후, 370℃에서 10분 동안 하소시켜 시편을 제조하였다. 제조된 시편을 300℃의 환경에 두고, 데이지 재팬 캄파니 리미티드(Dage Japan Co., Ltd.)제의 만능형 본드테스터(Multipurpose Bondtester)를 사용하여 속도 200 μ/sec로 다이 전단 응력 (DSS) 시험 (300℃)을 행하여 접착 강도를 측정하였다.
<표 5>
Figure 112016077927160-pct00005
실시예의 전도성 페이스트는 300℃의 비교적 고온의 환경에서도 8 kgf 이상의 접착 강도를 유지하였다. 그에 반해서, 참고 11의 유리 프릿을 사용한 비교예 1의 전도성 페이스트 및 참고예 12의 유리 프릿을 사용한 비교예 2의 전도성 페이스트는 300℃의 비교적 고온의 환경에서 8 kgf 미만의 접착 강도를 나타내었다. 참고 11의 유리 프릿은, 320 내지 360℃의 온도 영역에, 시차 주사 열량계에 의해 측정된 흡열량이 20 J/g 이상인 적어도 하나의 흡열 피크의 피크 탑으로 나타나는 재용융 온도가 존재하지 않는다. 참고 12의 유리 프릿은 원료로서 산화텔루륨 (TeO2)을 포함한다.
(실시예 9 내지 14)
표 7에 나타낸 각각의 제형을 갖는 전도성 페이스트를 제조하고, 각각의 제조된 전도성 페이스트에 대해 열 저항 (Rth) 시험을 수행하여 전기 저항률을 측정하고, 전도성을 평가하였다. 또한, 각각의 실시예 및 비교예의 전도성 페이스트에 대해 다이 전단 응력 (DSS) 시험을 수행하여 접착 강도를 측정하여, 내열성을 평가하였다.
도 3은, 실시예 9 내지 14에서 사용된 은 입자의 배율 1,000배, 2,000배 및 5,000배의 주사 전자 현미경 (SEM) 사진을 나타낸다.
(실시예 9)
[전도성 페이스트 (MP12-102-1)의 제조]
은 입자: P318-8, K-0082P (메탈로 테크놀로지스 코포레이션제); P318-8 은 입자와 K-0082P 은 입자의 질량비 (P318-8:K-0082)는 50:50임.
유리 프릿: No. 25 (SC181-4); 표 6에 BET법에 의해 측정된 유리 프릿의 비표면적(Specific surface) 및 니기소 가부시키가이샤제의 MICROTRAC HRA9320-X100을 사용하여 레이저 회절-산란법에 의해 측정된 유리 프릿의 입자 직경을 나타낸다. 유리 프릿 No. 25는, 유리 프릿 100 g을 볼 밀에 의해 48시간 동안 분쇄하고 분쇄된 유리 프릿을 400-메쉬 체를 사용하여 체 분급하여 수득된 것을 사용하였다. 도 4는, 볼 밀에 의해 48시간 동안 분쇄 후 400-메쉬 체를 사용하여 체 분급하여 수득된 유리 프릿 No. 25 (SC181-4)의 (a) 1,000배 및 (b) 500배 배율의 주사 전자 현미경 (SEM) 사진을 나타낸다.
산화아연: 산화아연 (ZnO) 분말 (스트림 케미칼스 인코포레이티드(Stream Chemicals, Inc.)제), 다이 어태치 특성을 개선시키기 위해 0.55 중량%의 양으로 첨가하였음.
유기 용매: 테르피네올
은 입자, 유리 프릿, 산화아연 분말 및 유기 용매를 표 7에 나타낸 제형으로 혼합하고, 3-롤 밀에 의해 혼련하여 전도성 페이스트를 제조하였다. 표 7은, 실시예 9 내지 14에서 사용된 전도성 페이스트의 제형, 유리 프릿의 크기, 및 DSS 시험 및 Rth 시험의 결과를 나타낸다.
<표 6>
Figure 112016077927160-pct00006
실시예 9의 전도성 페이스트 (MP12-102-1)를 사용하여, 이하에 나타낸 반도체 칩 (다이)과 기판을 함께 접착시키고, 실시예 1 내지 8과 동일한 방식으로 실온에서의 다이 전단 응력 (DSS) 시험 또는 열 저항 (Rth) 시험을 수행하였다. 결과를 표 7에 나타낸다. 표 7 중, 실온에서의 다이 전단 응력 (DSS) 시험을 "RT"로 나타내고, 300℃에서의 다이 전단 응력 (DSS) 시험을 "300C"로 나타낸다.
[비-플레이팅된 표면을 갖는 칩 (다이)과 비-플레이팅된 표면을 갖는 기판의 조합]
· Al2O3 기판 상의 Si 다이: 0.25" Si/Al2O3 (무가공); DSS 시험 (RT)
· Si 기판 상의 Si 다이: 0.3" Si/0.4" Si (무가공); Rth 시험
[플레이팅된 표면을 갖는 칩 (다이)과 비-플레이팅된 표면을 갖는 기판의 조합]
· Al2O3 기판 상의 Au-플레이팅된 Si 다이: 0.1" AuSi/Al2O3 (금속화); DSS 시험 (RT)
[플레이팅된 표면을 갖는 칩 (다이)과 플레이팅된 표면을 갖는 기판의 조합]
· Ag-플레이팅된 Cu 기판 상의 Au-플레이팅된 Si 다이: 0.1" AuSi/AgCu (금속화); DSS 시험 (RT)
· Ag-플레이팅된 Cu 기판 상의 Au-플레이팅된 SiC 다이: 0.1" AuSiC/AgCu (금속화); DSS 시험 (RT)
· Au-플레이팅된 Si 기판 상의 Au-플레이팅된 Si 다이: 0.3" AuSi/0.4" AuSi (금속화); DSS 시험 (RT), Rth 시험
표 7 중, 표시 '0.25"', '0.1"', '0.2"', '0.3"'및 '0.4"'는 다이 (칩) 또는 기판의 크기를 의미한다.
예를 들어, '0.25"'는 0.25인치 × 0.25인치 다이 (칩)를 나타내고, '0.1"'은 0.1인치 × 0.1인치 다이 (칩)를 나타내고, '0.2"'는 0.2인치 × 0.2인치 다이 (칩)를 나타내고, '0.3"'은 0.3인치 × 0.3인치 다이 (칩)를 나타낸다. '0.4"'는 0.4인치 × 0.4인치 기판을 나타낸다.
(실시예 10)
전도성 페이스트 (MP12-102-1)를 사용하여, 이하 나타낸 칩 (다이)과 기판에 대해 300℃에서 열 다이 전단 응력 시험을 수행하였다. 결과를 하기 표 7에 나타낸다.
· Al2O3 기판 상의 Au-플레이팅된 Si 다이: 0.1" AuSi/Al2O3 (금속화); DSS 시험 (300℃)
(실시예 11)
산화아연 (ZnO) 함유량이 0.14 내지 2.2 중량% 범위로 상이한 전도성 페이스트 (MP12-65-2, MP12-101-1, MP12-102-1, MP12-103-1, MP12-105-1)를 개별적으로 제조하였다.
은 입자: P318-8, K-0082P (메탈로 테크놀로지스 코포레이션제); P318-8 은 입자와 K-0082P 은 입자의 질량비 (P318-8:K-0082P)는 50:50임.
유리 프릿: 유리 프릿 No. 25 (SC181-4); 18.4 중량%
유기 용매: 테르피네올; 8.1 중량%
은 입자, 유리 프릿, 산화아연 분말 및 유기 용매를 표 6에 나타낸 제형으로 혼합하고, 3-롤 밀에 의해 혼련하여 전도성 페이스트를 제조하였다. 전도성 페이스트의 전기 저항률을 표 7에 나타낸다.
각각의 전도성 페이스트를 사용하여, 이하 나타낸 칩 (다이)과 기판을 20℃/min의 승온 속도로 370℃까지 승온하고 그 온도를 10분 동안 유지함으로써 함께 접착시켜 시편을 제조하고, 시편에 대해 DSS 시험 및 Rth 시험을 수행하였다. 결과를 표 7에 나타낸다.
· Al2O3 기판 상의 Au-플레이팅된 Si 다이: 0.1" AuSi/Al2O3 (금속화); DSS 시험 (RT)
· Au-플레이팅된 Si 기판 상의 Au-플레이팅된 Si 다이: 0.3" AuSi/0.4" AuSi (금속화); Rth 시험
(실시예 12)
은 입자의 조합이 상이한 전도성 페이스트를 개별적으로 제조하였다.
은 입자
SA-1507과 K-0082P의 질량비 (SA-1507:K-0082P)가 50:50인 은 입자를 사용한 전도성 페이스트 (MP12-67-1).
P318-8과 K-0082P의 질량비 (P318-8:K-0082P)가 50:50인 은 입자를 사용한 전도성 페이스트 (MP12-67-2).
산화아연 (ZnO): 0.14 중량%
유리 프릿: 유리 프릿 No. 25 (SC181-4); 9.23 중량%
유기 용매: 테르피네올; 7.7 중량%
은 입자, 유리 프릿, 산화아연 분말 및 유기 용매를 표 6에 나타낸 제형으로 혼합하고, 3-롤 밀에 의해 혼련하여 전도성 페이스트를 제조하였다. 전도성 페이스트의 전기 저항률을 표 7에 나타낸다.
각각의 전도성 페이스트를 사용하여, 표 7에 나타낸 Si 칩 (다이)과 Si 기판을 20℃/min의 승온 속도로 370℃까지 승온하고, 그 온도를 10분 동안 유지함으로써 함께 접착시켜 시편 (0.3" Si/0.4" Si)을 제조하고, 시편에 대해 DSS 시험 (RT) 및 Rth 시험을 수행하였다. 결과를 표 7에 나타낸다.
(실시예 13)
이하 나타낸 재료를 사용하여 전도성 페이스트를 개별적으로 제조하였다.
은 입자
P318-8과 K-0082P의 질량비 (P318-8:K-0082P)를 1:1 내지 3:1의 범위로 변화시켰다.
전도성 페이스트 (MP12-99-1) 및 전도성 페이스트 (MP12-99-2)는 유리 프릿 No. 25 (SC181-4)를 18.4 중량%의 양으로 함유하고, 산화아연 (ZnO)은 함유하지 않았다.
전도성 페이스트 (MP12-101-1) 및 전도성 페이스트 (MP12-101-2)는 유리 프릿 No. 25 (SC181-4)를 18.4 중량% 및 산화아연 (ZnO)을 0.27 중량%의 양으로 함유하였다.
각각의 전도성 페이스트를 사용하여, 표 7에 나타낸 칩 (다이)과 기판을 20℃/min의 승온 속도로 370℃까지 승온하고, 그 온도를 10분 동안 유지함으로써 함께 접착시켜 시편을 제조하고, 시편에 대해 DSS 시험 및 Rth 시험을 수행하였다. 결과를 표 7에 나타낸다.
(실시예 14)
유리 프릿 함유량이 상이한 전도성 페이스트를 개별적으로 제조하였다.
유리 프릿을 9.23 중량%의 양으로 함유하는 전도성 페이스트 (MP12-88-1)
유리 프릿을 18.46 중량% 의 양으로 함유하는 전도성 페이스트 (MP12-65-2)
유리 프릿을 27.69 중량%의 양으로 함유하는 전도성 페이스트 (MP12-88-2)
은 입자: 함유된 P318-8과 K-0082P의 질량비 (P318-8:K-0082P)는 1:1임.
산화아연: 산화아연 (ZnO); 0.14 중량%
각각의 전도성 페이스트를 사용하여, 표 7에 나타낸 칩 (다이)과 기판을 20℃/min의 승온 속도로 370℃까지 승온하고, 그 온도를 10분 동안 유지함으로써 함께 접착시켜 시편을 제조하고, 시편에 대해 DSS 시험 및 Rth 시험을 수행하였다. 결과를 표 7에 나타낸다.
<표 7>
Figure 112016077927160-pct00007
[결과의 고찰]
전도성 페이스트 (MP12-102-1)는 금속화 칩 (다이) 또는 비-금속화 칩 (다이)과 기판 간의 우수한 접착 강도 및 우수한 전기 저항률을 나타내었다.
산화아연 (ZnO)을 첨가한 전도성 페이스트 (MP12-65-2, MP12-101-1, MP12-102-1, MP12-103-1, MP12-105-1)는 우수한 전기 저항률 및 우수한 접착 강도를 나타내었다.
P318-8과 K-0082P의 질량비 (P318-8:K-0082P)가 50:50인 은 입자를 사용한 전도성 페이스트 (MP12-67-1, MP12-67-2)는 우수한 특성을 나타내었다.
유리 프릿 함유량이 상이한 전도성 페이스트 (MP12-88-1, MP12-65-2, MP12-88-2)는 우수한 접착 강도를 나타내었다.
산화아연 (ZnO)을 함유하지 않는 전도성 페이스트 (MP12-99-1, MP12-99-2)는 전기 저항률이 약간 증가하여, 산화아연 (ZnO)을 첨가한 전도성 페이스트에 비해 불충분한 전기 저항률을 나타내었다.
<산업상 이용가능성>
본 발명의 전도성 페이스트는, 실질적으로 페이스트에 납 (Pb), 비소 (As), 텔루륨 (Te) 또는 안티모니 (Sb)와 같은 유해 물질을 함유하지 않을뿐만 아니라, 페이스트에 의해 비교적 저온 (예를 들어, 370℃ 이하; 예를 들어, 유리 프릿의 재용융 온도가 360℃인 경우에는, 360 초과 내지 370℃의 온도)에서 예를 들어 반도체 칩과 기판을 접착시켜 반도체 디바이스를 수득할 수 있다는 점에서 유리하다. 또한, 본 발명의 전도성 페이스트를 사용하여 기판에 반도체 칩을 접착시킴으로써 수득된 반도체 디바이스는 비교적 고온 (예를 들어, 300 내지 350℃)의 환경에 존재하는 경우에도 반도체 칩과 기판 간의 접착 강도를 유지할 수 있다. 본 발명의 전도성 페이스트는 집적 회로 디바이스를 수용하는 세라믹 패키지 및 표시 디바이스와 같은 전자 부품, 즉, 열에 극히 민감한 접착 대상 또는 피착 대상에 적용될 수 있는 다이 어태치재, 봉착 재료 또는 전극을 형성하는데 유리하게 사용될 수 있다. 특히, 본 발명의 전도성 페이스트 및 그를 사용한 반도체 디바이스의 제조 방법은, 전력 변환 시의 손실이 극히 적고, 고온에서도 안정 작동이 가능한 SiC 반도체 칩을 접착하는 다이 어태치재에 유리하게 사용될 수 있어 산업상 매우 유용하다.
1: 전도성 페이스트
1': 전도성 페이스트로부터 형성된 하소막
2: 갭
3: 반도체 칩
4: 기판
5: 반도체 디바이스

Claims (15)

  1. (A) 전도성 입자, (B) (B-1) Ag2O, (B-2) V2O5 및 (B-3) MoO3을 포함하고, 납, 비소, 텔루륨 및 안티모니를 함유하지 않는 유리 프릿 및 (C) 용매를 포함하는 전도성 페이스트이며,
    상기 유리 프릿 (B)는 시차 주사 열량계에 의해 측정된 DSC 곡선에 있어서 흡열량이 20 J/g 이상인 적어도 하나의 흡열 피크의 피크 탑(top)으로 나타나는 재용융 온도가 320 내지 360℃인 전도성 페이스트.
  2. 제1항에 있어서, (D) 산화주석, 산화아연, 산화인듐 및 산화구리로 이루어진 군으로부터 선택된 적어도 하나의 금속 산화물을 추가로 포함하는 전도성 페이스트.
  3. 제1항에 있어서, 전도성 페이스트의 질량에 대하여, 전도성 입자 (A)를 60 내지 90 질량%의 양으로 함유하고, 유리 프릿 (B)를 5 내지 35 질량%의 양으로 함유하고, 용매 (C)를 5 내지 12 질량%의 양으로 함유하는 전도성 페이스트.
  4. 제2항에 있어서, 전도성 페이스트의 질량에 대하여, 전도성 입자 (A)를 60 내지 85 질량%의 양으로 함유하고, 유리 프릿 (B)를 5 내지 35 질량%의 양으로 함유하고, 용매 (C)를 5 내지 10 질량%의 양으로 함유하고, 금속 산화물 (D)를 0 내지 5 질량%의 양으로 함유하는 전도성 페이스트.
  5. 제1항에 있어서, 유리 프릿 (B)가 (B-4) ZnO, CuO, TiO2, MgO, Nb2O5, BaO, Al2O3, SnO 및 Fe2O3으로 이루어진 군으로부터 선택된 적어도 하나의 산화물을 포함하는 것인 전도성 페이스트.
  6. 제1항에 있어서, 유리 프릿 (B)가, 산화물 기준으로 유리 프릿 (B)의 질량에 대하여 Ag2O (B-1) 및 V2O5 (B-2)를 80 내지 96 질량%의 총량으로 함유하고, 여기서 V2O5 (B-2)에 대한 Ag2O (B-1)의 질량비 (Ag2O/V2O5)는 1.8 내지 3.2인 전도성 페이스트.
  7. 제1항에 있어서, 유리 프릿 (B)가, 산화물 기준으로 유리 프릿 (B)의 질량에 대하여 MoO3 (B-3)을 4 내지 10 질량%의 양으로 함유하는 것인 전도성 페이스트.
  8. 제5항에 있어서, 유리 프릿 (B)가, 산화물 기준으로 유리 프릿 (B)의 질량에 대하여 MoO3 (B-3) 및 성분 (B-4)를 4 내지 20 질량%의 총량으로 함유하는 것인 전도성 페이스트.
  9. 제1항에 있어서, 유리 프릿 (B)가, 각각 산화물 기준으로 유리 프릿 (B)의 질량에 대하여 Ag2O (B-1)을 40 내지 80 질량%, V2O5 (B-2)를 16 내지 40 질량% 및 MoO3 (B-3)을 4 내지 10 질량%의 양으로 함유하는 것인 전도성 페이스트.
  10. 제5항에 있어서, 유리 프릿 (B)가, 산화물 기준으로 유리 프릿 (B)의 질량에 대하여 성분 (B-4)를 0 내지 12 질량%의 양으로 함유하는 것인 전도성 페이스트.
  11. 제1항 내지 제4항 중 어느 한 항에 있어서, 전도성 입자 (A)가 은인 전도성 페이스트.
  12. 제1항 내지 제4항 중 어느 한 항에 있어서, 전도성 입자 (A)와 유리 프릿 (B)의 질량비 (전도성 입자:유리 프릿)가 50:50 내지 98:2인 전도성 페이스트.
  13. 기판 또는 반도체 칩 또는 이들 둘 다에 제1항 내지 제4항 중 어느 한 항에 따른 전도성 페이스트를 도포하는 단계;
    전도성 페이스트를 통해 기판 상에 반도체 칩을 배치하는 단계;
    전도성 페이스트를, 전도성 페이스트에 함유된 유리 프릿 (B)의 재용융 온도 이상으로 가열하여 전도성 페이스트에 함유된 전도성 입자 (A)를 소결시켜, 반도체 칩과 기판을 서로 전기적으로 접속시키는 단계; 및
    전도성 페이스트를 서서히 냉각시키는 단계
    를 포함하는, 반도체 디바이스의 제조 방법.
  14. 기판 또는 반도체 칩 또는 이들 둘 다에 제1항 내지 제4항 중 어느 한 항에 따른 전도성 페이스트를 도포하는 단계;
    전도성 페이스트를 통해 기판 상에 반도체 칩을 배치하는 단계;
    전도성 페이스트를 가열하여 전도성 페이스트에 함유된 유리 프릿 (B) 중의 Ag2O (B-1)을 환원시키는 단계;
    전도성 페이스트를, 전도성 페이스트에 함유된 유리 프릿 (B)의 재용융 온도 이상으로 추가로 가열하는 단계; 및
    전도성 페이스트를 서서히 냉각시켜 결정을 석출시키는 단계
    를 포함하는, 반도체 디바이스의 제조 방법.
  15. 삭제
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