KR102263062B1 - 핀 타입 그래핀 소자 - Google Patents

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Abstract

핀 타입 그래핀 소자들이 개시된다. 개시된 그래핀 소자는 기판에 대해서 수직으로 형성된 그래핀 채널층과, 상기 그래핀 채널층의 일측면을 덮는 게이트 절연층과, 상기 게이트 절연층 상의 게이트 전극과, 상기 그래핀 채널층의 타측면에서 서로 이격되게 형성된 소스 전극 및 드레인 전극을 포함한다.

Description

핀 타입 그래핀 소자{Fin type graphene device}
핀 타입 그래핀 소자에 관한 것이다.
대면적 그래핀을 제조하기 위해서, 통상 Cu나 Ni 등의 금속 촉매를 사용하여 그 위에 그래핀을 증착한다. 제조된 그래핀을 이용하기 위해, 목표 기판 상에 상기 제조된 그래핀을 전사한다. 그래핀을 전사하는 과정에서 폴리머 물질을 지지대로 사용할 수 있다.
그러나, 그래핀의 전사후, 상기 폴리머 물질을 그래핀에서 제거하는 과정에서 그래핀의 품질이 저하될 수 있다. 또한, 목표 기판 상의 절연층과 전사된 그래핀 사이의 작용으로 그래핀의 특성이 저하될 수 있다.
또한, 그래핀의 제조과정에서 사용한 금속 촉매도 최종 제품에서 제거되 하며, 이 제거과정에서 그래핀이 손상될 수 있다.
본 개시는 금속 촉매 상에 형성된 그래핀을 그대로 사용하는 핀 타입 그래핀 소자를 제공한다.
일 실시예에 따른 핀 타입 그래핀 소자는:
기판;
상기 기판에 대해서 수직으로 형성된 그래핀 채널층;
상기 그래핀 채널층의 일측면을 덮는 게이트 절연층;
상기 게이트 절연층 상의 게이트 전극; 및
상기 그래핀 채널층의 타측면에서 서로 이격되게 형성된 소스 전극 및 드레인 전극;을 구비한다.
상기 그래핀 채널층은 그 상부에서 상기 타측면 방향으로 상기 기판에 수평으로 연장된 수평부를 더 포함하며,
상기 게이트 절연층 및 상기 게이트 전극은 상기 수평부를 덮을 수 있다.
상기 소스 전극 및 상기 드레인 전극은 각각 그래핀 성장을 위한 촉매 금속으로 이루어질 수 있다.
상기 소스 전극 및 드레인 전극은 Cu, Fe, Ni, Co, Pt, Ir, Pd, Ru를 포함할 수 있다.
상기 그래핀 채널층은 10nm 이하의 높이로 형성되며, 상기 그래핀 소자는 그래핀 전계효과 트랜지스터일 수 있다.
상기 게이트 절연층은 상기 기판 상에 상기 그래핀 채널과 마주보는 방향으로 연장된 연장부를 더 포함할 수 있다.
상기 그래핀 채널층은 상기 기판에 대해서 60°~ 90°각도로 형성될 수 있다.
일 국면에 따르면, 상기 기판 상에서 상기 게이트 절연층과 상기 그래핀 채널층의 타측면을 덮는 제2 게이트 절연층;
상기 제2 게이트 절연층 상의 제2 게이트 전극; 및
상기 제2 게이트 절연층에 형성되어서 상기 게이트 전극 및 상기 제2 게이트 전극을 통전하는 비아 메탈을 더 포함할 수 있다.
다른 국면에 따르면, 상기 기판 상에서 상기 게이트 절연층과 상기 그래핀 채널층의 타측면을 덮는 제2 게이트 절연층을 더 포함하며,
상기 게이트 전극은 상기 제2 게이트 절연층을 덮을 수 있다.
다른 실시예에 따른 핀 타입 그래핀 소자는:
기판;
상기 기판에 대해서 수직으로 형성된 그래핀층;
상기 그래핀층의 일측면을 덮는 게이트 절연층;
상기 게이트 절연층 상의 게이트 전극;
상기 그래핀층의 타측면에서 서로 이격되게 형성된 소스 전극 및 드레인 전극; 및
상기 그래핀층의 상기 타측면 상에서 상기 게이트 전극과 마주보게 형성되며, 상기 드레인 전극과 접촉하는 반도체층;을 구비하며,
상기 그래핀층은 상기 드레인 전극과 제1갭을 두고 이격된다.
또 다른 실시예에 따른 핀 타입 그래핀 소자는:
기판;
상기 기판에 대해서 수직으로 형성된 그래핀층;
상기 그래핀층의 일측면을 덮는 게이트 절연층;
상기 게이트 절연층 상의 게이트 전극;
상기 그래핀층의 타측면에서 서로 이격되게 형성된 소스 전극 및 드레인 전극;
상기 그래핀층의 상기 타측면 상에서 상기 게이트 전극과 마주보게 형성된 터널링층; 및
상기 터널링층 상에서 상기 그래핀층과 마주보게 형성되며 상기 드레인 전극과 전기적으로 연결된 메탈층;을 구비하며,
상기 그래핀층은 상기 드레인 전극과 제1갭을 두고 이격된다.
실시예에 따른 핀 타입 그래핀 소자는 일측면이 노출되므로 높은 캐리어 이동도를 가질 수 있다.
다른 실시예에 따른 핀 타입 그래핀 소자는 게이트 올 어라운드 타입의 그래핀 소자로 게이트 제어가 용이해진다.
또 다른 실시예에 따른 핀 타입 그래핀 소자는 반도체층으로 에너지 갭을 형성하므로 온/오프 비가 증가될 수 있다.
또 다른 실시예에 따른 핀 타입 그래핀 소자는 터널링층을 사용하여 온/오프 특성을 향상시킬 수 있다.
도 1은 일 실시예에 따른 그래핀 소자의 단면도다.
도 2는 도 1의 Ⅱ-Ⅱ 선단면도다.
도 3은 도 1의 Ⅲ-Ⅲ 선단면도다.
도 4a 내지 도 4g는 일 실시예에 따른 그래핀 소자의 제조방법을 단계별로 설명하는 사시도다.
도 5는 다른 실시예에 따른 그래핀 소자의 구조를 보여주는 단면도다.
도 6은 다른 실시예에 따른 그래핀 소자의 단면도다.
도 7은 도 6의 Ⅶ-Ⅶ 선단면도다.
도 8은 도 6의 Ⅷ-Ⅷ 선단면도다.
도 9는 또 다른 실시예에 따른 그래핀 소자의 단면도다.
도 10은 또 다른 실시예에 따른 그래핀 소자의 단면도다.
도 11은 도 10의 XI-XI 선단도다.
도 12는 도 10의 XII-XII 선단면도다.
도 13은 또 다른 실시예에 따른 그래핀 소자의 단면도다.
도 14는 도 13의 XⅣ-XⅣ 선단도다.
도 15는 도 13의 XV-XV 선단면도다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다. 명세서를 통하여 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 1은 일 실시예에 따른 그래핀 소자(100)의 단면도다. 도 2는 도 1의 Ⅱ-Ⅱ 선단면도이며, 도 3은 도 1의 Ⅲ-Ⅲ 선단면도다.
도 1 내지 도 3을 함께 참조하면, 기판(110) 상에 절연층(112)이 형성되어 있다. 절연층(112) 상에는 그래핀 채널층(130)이 기판(110)에 대해서 실질적으로 수직으로 배치되어 있다. 절연층(112) 상에서 그래핀 채널층(130) 상에는 게이트 절연층(140) 및 게이트 전극(150)이 순차적으로 형성되어 있다. 게이트 절연층(140)은 그래핀 채널층(130)의 일측면과 상면을 덮으며, 그래핀 채널층(130)의 타측면은 노출되어 있다. 게이트 전극(150)은 게이트 절연층(140)을 덮으며, 그래핀 채널층(130)의 타측면은 덮지 않는다.
그래핀 채널층(130)에서 타측면에는 소스 전극(171)과 드레인 전극(172)이 형성되어 있다. 소스 전극(171) 및 드레인 전극(172)은 서로 게이트 전극(150)을 사이에 두고 게이트 전극(150)과 이격되게 배치된다.
기판(110)은 통상 반도체 공정에서 사용되는 기판(110)일 수 있다. 예컨대, 기판(110)은 실리콘, 유리, 플라스틱 등으로 형성될 수 있다.
절연층(112)은 SiO2, SiNx, Al2O3 및 HfOx 등을 포함할 수 있다. 기판(110)이 비도전성 기판(110)인 경우, 절연층(112)은 생략될 수 있다.
그래핀 채널층(130)은 대략 10nm 이내 높이로 형성될 수 있다. 그래핀 채널층(130)은 크기 효과(size effect)로 소정의 밴드갭을 가질 수 있다. 그래핀 채널층(130)은 대략 1층 내지 4층의 그래핀층으로 이루어질 수 있다.
그래핀 채널층(130)의 높이는 반드시 이에 한정되는 것은 아니다. 예컨대, 그래핀 채널층(130)의 높이는 수 십 nm 이상으로 클 수 있다. 이에 따라 그래핀 채널층(130)은 노출된 표면을 가지면서 높은 이동도를 가질 수 있다. 이러한 그래핀 채널층(130)을 포함하는 트랜지스터는 광 센서, 광전소자 등으로 활용될 수 있다.
그래핀 채널층(130)은 그 상부에서 수평으로 연장된 수평부(132)를 더 포함할 수 있다. 수평부(132)는 대략 10nm 이하 길이로 형성될 수 있다.
게이트 절연층(140)은 SiO2, SiNx, Al2O3 및 HfOx 등을 포함할 수 있다. 게이트 절연층(140)은 수평부(132)를 덮도록 형성될 수 있다. 게이트 절연층(140)은 5nm~50nm 두께로 형성될 수 있다. 게이트 절연층(140)은 그래핀 채널층(130)이 수직으로 형성되게 지지할 수 있다.
게이트 절연층(140)은 절연층(112)과 접촉되며 그래핀 채널층(130)과 마주보는 방향으로 연장된 연장부(142)를 포함할 수 있다. 연장부(142)는 효율적으로 그래핀 채널층(130)을 지지한다.
게이트 전극(150)은 게이트 절연층(140)의 연장부(142)를 덮도록 형성될 수 있다. 또한, 게이트 전극(150)은 그래핀 채널층(130)의 수평부(132) 상의 게이트 절연층(140)을 덮도록 형성될 수 있다.
게이트 전극(150)은 일반 전극 금속으로 이루어질 수 있다.
소스 전극(171) 및 드레인 전극(172)은 그래핀 성장을 위한 촉매 금속으로 이루어질 수 있다. 예컨대, 소스 전극(171) 및 드레인 전극(172)은 Cu, Fe, Ni, Co, Pt, Ir, Pd 및 Ru 등의 금속 또는 그의 합금을 포함할 수 있다.
소스 전극(171) 및 드레인 전극(172)은 그래핀 채널층(130)의 수평부(132)의 하부면 높이로 형성될 수 있다.
상술한 실시예에 따른 그래핀 소자(100)는 한 쪽 면이 노출된 그래핀 채널층을 가지므로 이동도가 향상될 수 있다.
도 4a 내지 도 4g는 상술한 실시예에 따른 그래핀 소자(100)의 제조방법을 단계별로 설명하는 도면이다. 도 1-도 3의 구성요소와 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 4a를 참조하면, 기판(110)을 마련한다. 기판(110)은 반도체 공정에서 사용되는 기판(110)일 수 있다. 예컨대, 기판(110)은 실리콘, 유리, 플라스틱 등으로 형성될 수 있다.
기판(110) 상에는 제1 절연층(112)이 형성될 수 있다. 제1 절연층(112)은 SiO2, SiNx, Al2O3 및 HfOx 등을 포함할 수 있다. 기판(110)이 비도전성 기판(110)인 경우, 제1 절연층(112)은 생략될 수 있다.
제1 절연층(112) 상으로 촉매층(120)을 형성한다. 촉매층(120)은 절연층(112) 상으로 촉매물질을 증착한 후, 상기 촉매물질을 패터닝하여 형성될 수 있다. 촉매층(120)은 Cu, Fe, Ni, Co, Pt, Ir, Pd 및 Ru 등의 금속 또는 그의 합금을 포함할 수 있다. 촉매층(120)의 높이는 후술되는 그래핀 채널층(130)의 높이와 실질적으로 동일하게 형성될 수 있다.
도 4b는 일부 투시 사시도다. 도 4b를 참조하면, 제1 절연층(112) 상에서 촉매층(120)을 덮는 그래핀층(131)을 증착한다. 그래핀층(131)은 화학기상증착 방법을 사용하여 형성할 수 있다. 그래핀층(131)은 1층 내지 4층으로 형성될 수 있다.
그래핀층(131) 상으로 제2 절연층(141)을 증착한다. 제2 절연층(141)은 SiO2, SiNx, Al2O3 및 HfOx 등을 포함할 수 있다. 제2 절연층(141)은 스텝 커버리지가 좋은 원자층 증착법(atomic layer deposition)을 사용하여 형성될 수 있다. 제2 절연층(141)은 대략 5nm~50nm 두께로 형성될 수 있다.
이어서, 제2 절연층(141) 상으로 게이트 전극물질(151)을 증착한다. 게이트 전극물질(151)은 일반 금속, 예컨대 Al, Ru 등으로 형성될 수 있다. 게이트 전극물질(151)은 원자층 증착법을 이용하여 형성될 수 있다. 게이트 전극물질(151)은 대략 30nm ~ 100nm 두께로 형성될 수 있다.
도 4c를 참조하면, 그래핀 소자(100)가 형성되는 영역에 포토레지스트(P1)를 형성한다.
도 4d를 참조하면, 포토레지스트(P1)에 노출된 게이트 전극물질(151), 제2 절연층(141) 및 그래핀층(131)을 순차적으로 식각한다. 건식 식각 방법을 사용할 수 있다. 포토레지스트(P1)에 노출된 촉매층(120) 일부 또는 촉매층(120) 전부를 식각할 수도 있다. 패터닝된 그래핀층(130)은 도 1 내지 도 3의 그래핀 채널층(130)에 대응된다.
이어서, 포토레지스트(P1)를 제거한다.
도 4e를 참조하면, 소스 전극 및 드레인 전극을 형성할 영역에 포토레지스트(P2)를 형성한다.
도 4f를 참조하면, 포토레지스트(P2)에 노출된 촉매층(120)은 습식 식각방법으로 제거된다. 포토레지스트(P2) 하부에 남은 촉매층(120)은 각각 도 1 내지 도 3의 소스 전극(171) 및 드레인 전극(172)에 대응된다. 이어서, 포토레지스트(P2)를 제거한다.
그래핀층(130)은 그 상부로부터 촉매층(120) 위로 연장된 수평부(132)를 포함한다.
도 4g를 참조하면, 게이트 전극물질(151)을 패터닝하여 게이트 전극(150)을 형성한다. 이 과정에서, 제2 절연층(141)을 함께 패터닝할 수 있다. 패터닝된 제2 절연층(140)은 도 1~도 3의 게이트 절연층(140)에 대응된다.
도 5는 다른 실시예에 따른 그래핀 소자(100')의 구조를 보여주는 도면이다. 도 1~도 3의 구성요소와 실질적으로 동일한 구성요소에 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 5를 참조하면, 그래핀 채널층(130)이 기판(110)에 대해서 소정의 각도(θ)로 경사지게 형성되어 있다. 예컨대, 그래핀 채널층(130)은 기판(110)에 대해서 대략 60~90°로 경사지게 형성될 수 있다. 다른 구조는 실질적으로 도 1~도 3의 구조로부터 잘 알 수 있으므로 상세한 설명은 생략한다.
도 5의 그래핀 소자(100')는 기판(110)에 대해서 소정 각도로 경사지게 입사하는 광에 대한 흡수도가 증가하므로, 광센서 또는 광전 소자로 활용될 수 있다.
도 5의 그래핀 소자(100')를 제조하기 위해, 절연층(112) 위에 촉매층(120)을 형성하되, 촉매층(120)의 측면이 소정의 각도로 경사지게 형성한다. 이를 위해서, 패터닝된 촉매층(120)을 열처리하는 thermal flowing 공정을 이용할 수 있다. 다른 방법으로는 촉매층(120)의 패터닝 공정에서 경사지게 식각을 하여 원하는 경사로 기울어진 측면을 가진 촉매층(120)을 형성할 수 있다. 다른 공정은 그래핀 소자(100)의 제조방법으로부터 잘 알 수 있으므로 상세한 설명은 생략한다.
도 6은 다른 실시예에 따른 그래핀 소자(200)의 단면도다. 도 7은 도 6의 Ⅶ-Ⅶ 선단면도이며, 도 8은 도 6의 Ⅷ-Ⅷ 선단면도다. 도 1 내지 도 3의 구성요소와 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 6 내지 도 8을 함께 참조하면, 기판(110) 상에 절연층(112)이 형성되어 있다. 절연층(112) 상에는 그래핀 채널층(130)이 기판(110)에 대해서 실질적으로 수직으로 배치되어 있다. 절연층(112) 상에서 그래핀 채널층(130) 상에는 제1 게이트 절연층(140) 및 제1 게이트 전극(150)이 순차적으로 형성되어 있다. 제1 게이트 절연층(140)은 그래핀 채널층(130)의 일측면과 상면을 덮으며, 그래핀 채널층(130)의 타측면은 노출되어 있다. 제1 게이트 전극(150)은 제1 게이트 절연층(140)을 덮으며, 그래핀 채널층(130)의 타측면은 덮지 않는다.
그래핀 채널층(130)에서 타측면에는 소스 전극(171)과 드레인 전극(172)이 형성되어 있다. 소스 전극(171) 및 드레인 전극(172)은 서로 게이트 전극(150)을 사이에 두고 게이트 전극(150)과 이격되게 배치된다.
절연층(112) 상에는 제1 게이트 전극(150)을 덮는 제2 게이트 절연층(280)이 형성되어 있다. 제2 게이트 절연층(280)은 그래핀 채널층(130)의 타측면도 덮는다. 제2 게이트 절연층(280) 상에는 제2 게이트 전극(290)이 형성된다.
제1 게이트 전극(150) 및 제2 게이트 전극(290)은 서로 전기적으로 연결된다. 제2 게이트 절연층(280)에는 제1 게이트 전극(150)과 제2 게이트 전극(290)을 연결하는 비아 메탈(285)이 형성될 수 있다.
기판(110)은 통상 반도체 공정에서 사용되는 기판(110)일 수 있다. 예컨대, 기판(110)은 실리콘, 유리, 플라스틱 등으로 형성될 수 있다.
절연층(112)은 SiO2, SiNx, Al2O3 및 HfOx 등을 포함할 수 있다. 기판(110)이 비도전성 기판(110)인 경우, 절연층(112)은 생략될 수 있다.
그래핀 채널층(130)은 대략 10nm 이내 높이로 형성될 수 있다. 그래핀 채널층(130)은 크기 효과(size effect)로 소정의 밴드갭을 가질 수 있다. 그래핀 채널층(130)은 대략 1층 내지 4층의 그래핀층으로 이루어질 수 있다.
그래핀 채널층(130)의 높이는 반드시 이에 한정되는 것은 아니다. 예컨대, 그래핀 채널층(130)의 높이는 수 십 nm 이상으로 클 수 있다. 이에 따라 그래핀 채널층(130)은 노출된 표면을 가지면서 높은 이동도를 가질 수 있다. 이러한 그래핀 채널층(130)을 포함하는 트랜지스터는 광 센서, 광전소자 등으로 활용될 수 있다.
그래핀 채널층(130)은 그 상부에서 수평으로 연장된 수평부(132)를 더 포함할 수 있다. 수평부(132)는 대략 10nm 이하 길이로 형성될 수 있다.
제1 게이트 절연층(140) 및 제2 게이트 절연층(280)은 SiO2, SiNx, Al2O3 및 HfOx 등을 포함할 수 있다. 제1 게이트 절연층(140) 및 제2 게이트 절연층(280)은 수평부(132)를 덮도록 형성될 수 있다.
제1 게이트 절연층(140) 및 제2 게이트 절연층(280)은 5nm~50nm 두께로 형성될 수 있다. 제1 게이트 절연층(140) 및 제2 게이트 절연층(280)은 그래핀 채널층(130)이 수직으로 형성되게 지지할 수 있다.
제1 게이트 절연층(140)은 절연층(112)과 접촉되며 그래핀 채널층(130)과 마주보는 방향으로 연장된 연장부(142)를 포함할 수 있다. 연장부(142)는 효율적으로 그래핀 채널층(130)을 지지한다.
제1 게이트 전극(150), 제2 게이트 절연층(280), 제2 게이트 전극(290)은 제1 게이트 절연층(140)의 연장부(142)를 덮도록 형성될 수 있다.
제1 게이트 전극(150) 및 제2 게이트 전극(290)은 일반 전극 금속으로 이루어질 수 있다.
소스 전극(171) 및 드레인 전극(172)은 그래핀 성장을 위한 촉매 금속으로 이루어질 수 있다. 예컨대, 소스 전극(171) 및 드레인 전극(172)은 Cu, Fe, Ni, Co, Pt, Ir, Pd 및 Ru 등의 금속 또는 그의 합금을 포함할 수 있다.
소스 전극(171) 및 드레인 전극(172)은 그래핀 채널층(130)의 수평부(132)의 하부면과 접촉하는 높이로 형성될 수 있다.
상기 실시예에서는 그래핀 채널층(130)이 수직으로 형성된 것을 기재하였으나, 본 실시예는 이에 한정되지 않는다. 예컨대, 그래핀 채널층(130)이 기판에 대해서 대략 60°~90° 경사지게 형성될 수도 있다.
상술한 실시예에 따른 그래핀 소자(200)는 게이트 올 어라운드(gate-all-around) 타입 트랜지스터이며, 게이트 제어가 더 용이해 질 수 있다.
그래핀 소자(200)의 제조방법은 그래핀 소자(100)의 제조단계인 도 4f 또는 도 4g의 결과물에 제2 게이트 절연층(280) 형성, 제2 게이트 절연층(280)에 비아 메탈(285)을 형성, 제2 게이트 절연층(280) 상으로 제2 게이트 전극(290)을 형성하는 단계를 포함할 수 있으며, 상세한 설명은 생략한다.
도 9는 또 다른 실시예에 따른 그래핀 소자(300)의 단면도다. 그래핀 소자(300)는 그래핀 소자(200)에서 제1 게이트 전극(150)이 없는 구조다. 도 6-8의 구성요소와 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 9를 참조하면, 제1 게이트 절연층(140) 상으로 제2 게이트 절연층(280)이 형성된다. 제2 게이트 절연층(280)은 노출된 그래핀 채널층(130)의 타측면을 덮는다. 제2 게이트 절연층(280) 상으로 게이트 전극(290)이 형성된다. 게이트 전극(290)은 그래핀 채널층(130)을 둘러싼다. 따라서, 그래핀 소자(300)는 게이트 올 어라운드(gate-all-around) 타입 트랜지스터이며, 게이트 제어가 더 용이해 질 수 있다.
그래핀 소자(300)의 제조방법은 그래핀 소자(100)의 제조단계서 제1 게이트 전극물질(151) 형성공정을 생략하고, 도 4f 또는 도 4g의 결과물에 제2 게이트 절연층(280) 형성, 제2 게이트 절연층(280) 상으로 게이트 전극(290)을 형성하는 단계를 포함할 수 있으며, 상세한 설명은 생략한다.
도 10은 또 다른 실시예에 따른 그래핀 소자(400)의 단면도다. 도 11은 도 10의 XI-XI 선단도이며, 도 12는 도 10의 XII-XII 선단면도다. 도 1 내지 도 3의 그래핀 소자(400)의 구성요소와 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 10 내지 도 12를 함께 참조하면, 기판(110) 상에 절연층(112)이 형성되어 있다. 절연층(112) 상에는 그래핀층(430)이 기판(110)에 대해서 대략 수직으로 배치되어 있다. 그래핀층(430)은 일측으로 연장된 수평부(432)를 더 포함할 수 있다. 수평부(432)는 10nm 이하의 길이로 형성될 수 있다. 절연층(112) 상에서 그래핀층(430) 상에는 게이트 절연층(140) 및 게이트 전극(150)이 순차적으로 형성되어 있다. 게이트 절연층(140)은 그래핀층(430)의 일측면과 상면을 덮으며, 그래핀층(430)의 타측면은 노출되어 있다.
게이트 절연층(140)은 절연층(112)과 접촉되며 그래핀층(430)과 마주보는 방향으로 연장된 연장부(142)를 포함할 수 있다. 연장부(142)는 효율적으로 그래핀층(430)을 지지한다.
게이트 전극(150)은 게이트 절연층(140)을 덮으며, 그래핀층(430)의 타측면은 덮지 않는다. 게이트 전극(150)은 게이트 절연층(140)의 연장부(142)를 덮도록 형성될 수 있다. 또한, 게이트 전극(150)은 그래핀층(430)의 수평부(432) 상의 게이트 절연층(140)을 덮도록 형성될 수 있다.
그래핀층(430)에서 타측면에는 소스 전극(171)과 드레인 전극(172)이 형성되어 있다. 소스 전극(171) 및 드레인 전극(172)은 서로 게이트 전극(150)을 사이에 두고 게이트 전극(150)과 이격되게 배치된다. 소스 전극(171)은 그래핀층(430)과 접촉되게 형성되나, 드레인 전극(172)은 그래핀층(430)으로부터 제1갭(G)을 두고 이격되어 있다. 제1갭(G)은 대략 1nm ~ 30nm 일 수 있다.
그래핀층(430)의 타측면에는 반도체층(420)이 접촉되어 형성된다. 반도체층(420)은 소스 전극(171)으로부터 이격되나 드레인 전극(172)과는 접촉되게 형성된다.
그래핀층(430)은 수 십 nm 이상의 높이로 형성될 수 있다. 그래핀층(430)은 실질적으로 밴드갭이 없는 도전체다. 그래핀층(430)은 대략 1층 내지 4층의 그래핀층(430)으로 이루어질 수 있다.
소스 전극(171) 및 드레인 전극(172)은 그래핀층(430)의 수평부(432)의 하부면과 접촉하는 높이로 형성될 수 있다.
그래핀층(430)은 캐리어의 이동하는 통로이며, 밴드갭이 제로일 수 있다.
반도체층(420)은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체 등으로 형성될 수 있다. 반도체층(420)은 n형 불순물 또는 p형 불순물 중 어느 하나로 도핑된다. 반도체층(420)은 그래핀층(430)을 사이에 두고 게이트 전극(150)과 마주보도록 배치된다. 게이트 전압에 의해 반도체층(420)의 에너지 갭이 감소될 수 있다. 즉, 게이트 전압 증가에 따라서 반도체층(420)의 에너지 갭이 감소하며, 이에 따라 소스 전극(171)으로 주입된 캐리어는 그래핀층(430)을 통해서 반도체층(420)으로 이동되며, 결국 드레인 전극(172)으로 이동된다.
그래핀 소자(400)는 반도체층(420)의 극성에 따라서 n형 트랜지스터 또는 p형 트랜지스터인 유니폴라 트랜지스터이다. 즉, 반도체층(420)이 n형 불순물로 도핑된 경우, 그래핀 스위칭 소자(400)는 n형 트랜지스터가 되며, 반도체층(420)이 p형 불순물로 도핑된 경우, 그래핀 스위칭 소자(400)는 p형 트랜지스터가 된다.
상기 실시예에서는 그래핀층(430)이 수직으로 형성된 것을 기재하였으나, 본 실시예는 이에 한정되지 않는다. 예컨대, 그래핀층(430)이 기판에 대해서 대략 60°~90° 경사지게 형성될 수도 있다.
상술한 실시예에 따른 그래핀 소자(400)는 온/오프 비가 증가될 수 있다.
그래핀 소자(400)의 제조방법은 그래핀 소자(100)의 제조단계서 도 4f 또는 도 4g의 결과물에 그래핀층의 일부 제거공정 및 반도체층의 증착 공정을 더 포함할 수 있으며, 상세한 설명은 생략한다.
도 13은 또 다른 실시예에 따른 그래핀 소자(500)의 단면도다. 도 14는 도 13의 XⅣ-XⅣ 선단도이며, 도 15는 도 13의 XV-XV 선단면도다. 도 1 내지 도 3의 그래핀 소자(500)의 구성요소와 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 13 내지 도 15를 함께 참조하면, 기판(110) 상에 절연층(112)이 형성되어 있다. 절연층(112) 상에는 그래핀층(530)이 기판(110)에 대해서 실질적으로 수직으로 배치되어 있다. 그래핀층(530)은 일측으로 연장된 수평부(532)를 더 포함할 수 있다. 수평부(532)는 10nm 이하의 길이로 형성될 수 있다. 절연층(112) 상에서 그래핀층(530) 상에는 게이트 절연층(140) 및 게이트 전극(150)이 순차적으로 형성되어 있다. 게이트 절연층(140)은 그래핀층(530)의 일측면과 상면을 덮으며, 그래핀층(530)의 타측면은 노출되어 있다.
게이트 절연층(140)은 절연층(112)과 접촉되며 그래핀층(530)과 마주보는 방향으로 연장된 연장부(142)를 포함할 수 있다. 연장부(142)는 효율적으로 그래핀층(530)을 지지한다.
게이트 전극(150)은 게이트 절연층(140)을 덮으며, 그래핀층(530)의 타측면은 덮지 않는다. 게이트 전극(150)은 게이트 절연층(140)의 연장부(142)를 덮도록 형성될 수 있다. 또한, 게이트 전극(150)은 그래핀층(530)의 수평부(532) 상의 게이트 절연층(140)을 덮도록 형성될 수 있다.
그래핀층(530)에서 타측면에는 소스 전극(171)과 드레인 전극(172)이 형성되어 있다. 소스 전극(171) 및 드레인 전극(172)은 서로 게이트 전극(150)을 사이에 두고 게이트 전극(150)과 이격되게 배치된다. 소스 전극(171)은 그래핀층(530)과 접촉되게 형성되나, 드레인 전극(172)은 그래핀층(530)으로부터 제1갭(G)을 두고 이격되어 있다.
그래핀층(530)의 타측면에는 터널링층(580)과 메탈층(590)이 순차적으로 적층되어 있다. 터널링층(580)은 메탈층(590)이 그래핀층(530)과 접촉하는 것을 방지한다. 메탈층(590)은 드레인 전극(172)과 접촉되게 형성된다.
그래핀층(530)은 수 십 nm 이상의 높이로 형성될 수 있다. 그래핀층(530)은 실질적으로 밴드갭이 없는 도전체다. 그래핀층(530)은 대략 1층 내지 4층의 그래핀층으로 이루어질 수 있다.
소스 전극(171) 및 드레인 전극(172)은 그래핀층(530)의 수평부(532)의 하부면과 접촉하는 높이로 형성될 수 있다.
터널링층(580)은 게이트 전극(150)에 인가된 전압에 의하여 전계 효과(field effect)가 발생되지 않는 크기의 밴드갭을 가지거나, 실질적으로 거의 발생되지 않는 크기의 밴드 갭을 가질 수 있다. 터널링층(580)은 그라핀층(110)과 메탈층(590) 사이에 터널링 효과(tunneling effect)를 발생할 수 있는 두께를 가질 수 있다. 예컨대, 터널링층(580)은 1nm~30nm 두께로 형성될 수 있다.
터널링층(580)은, 산화물 또는 반도체 물질로 형성될 수 있다. 예컨대, GIZO, a-Si, Si, HIZO, MoS2, CdSe, ZnO, AlP,InP, SrTiO3, Ge, GaAs, SiC, AlAs, GaN, CdTe, CuO, NiO, GaMnAs 등으로 이루어질 수 있다.
그래핀 소자(500)의 소스 전극(171)과 드레인 전극(172)에 소정 전압이 인가된 상태에서, 게이트 전압에 턴온 전압이 인가되면, 소스 전극(171)으로부터 주입된 캐리어가 그래핀층(530)으로 이동된다. 캐리어는 그래핀층(530)과 터널링층(580)의 에너지 밴드 접합 부분에서의 터널링 효과에 의해 메탈층(590)으로 이동할 수 있으며, 메탈층(590)으로 이동한 캐리어는 드레인 전극(172)으로 이동된다.
상기 실시예에서는 그래핀층(530)이 수직으로 형성된 것을 기재하였으나, 본 실시예는 이에 한정되지 않는다. 예컨대, 그래핀층(530)이 기판에 대해서 대략 60°~90° 경사지게 형성될 수도 있다.
상술한 실시예에 따른 그래핀 소자(500)는 온/오프 비가 증가될 수 있다.
그래핀 소자(500)의 제조방법은 그래핀 소자(100)의 제조단계서 도 4f 또는 도 4g의 결과물에 그래핀층의 일부 제거공정, 터널링층(580) 및 메탈층(590)의 증착 공정을 더 포함할 수 있으며, 상세한 설명은 생략한다.
실시예에 따른 트랜지스터는 플라즈마 처리된 p형 도핑된 이차원 반도체를 채널층으로 사용하며, 이에 따라 플라즈마 처리 시간 등의 조절로 문턱 전압의 크기를 증가시킬 수 있다. 따라서, 플라즈마 처리를 하지 않은 트랜지스터와 플라즈마 처리를 한 트랜지스터를 구분되게 턴온시킬 수 있다.
이상에서 첨부된 도면을 참조하여 설명된 본 발명의 실시예들은 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
100: 핀 타입 그래핀 소자 110: 기판
112: 절연층 130: 그래핀 채널층
132: 수평부 140: 게이트 절연층
142: 연장부 150: 게이트 전극
171: 소스 전극 172: 드레인 전극

Claims (21)

  1. 기판;
    상기 기판에 대해서 수직으로 형성된 그래핀 채널층;
    상기 그래핀 채널층의 일측면만을 덮는 게이트 절연층;
    상기 게이트 절연층 상의 게이트 전극; 및
    상기 그래핀 채널층의 타측면에서 서로 이격되게 형성된 소스 전극 및 드레인 전극;을 구비한 그래핀 소자.
  2. 제 1 항에 있어서,
    상기 그래핀 채널층은 그 상부에서 상기 타측면 방향으로 상기 기판에 수평으로 연장된 수평부를 더 포함하며,
    상기 게이트 절연층 및 상기 게이트 전극은 상기 수평부를 덮는 그래핀 소자.
  3. 제 2 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 각각 그래핀 성장을 위한 촉매 금속으로 이루어진 그래핀 소자.
  4. 제 1 항에 있어서,
    상기 소스 전극 및 드레인 전극은 Cu, Fe, Ni, Co, Pt, Ir, Pd, Ru를 포함하는 그래핀 소자.
  5. 제 1 항에 있어서,
    상기 그래핀 채널층은 10nm 이하의 높이로 형성되며, 상기 그래핀 소자는 그래핀 전계효과 트랜지스터인 그래핀 소자.
  6. 제 1 항에 있어서,
    상기 게이트 절연층은 상기 기판 상에 상기 그래핀 채널과 마주보는 방향으로 연장된 연장부를 더 포함하는 그래핀 소자.
  7. 제 1 항에 있어서,
    상기 그래핀 채널층은 상기 기판에 대해서 60°~ 90°각도로 형성된 그래핀 소자.
  8. 제 1 항에 있어서,
    상기 기판 상에서 상기 게이트 절연층과 상기 그래핀 채널층의 타측면을 덮는 제2 게이트 절연층;
    상기 제2 게이트 절연층 상의 제2 게이트 전극; 및
    상기 제2 게이트 절연층에 형성되어서 상기 게이트 전극 및 상기 제2 게이트 전극을 통전하는 비아 메탈을 더 포함하는 그래핀 소자.
  9. 제 1 항에 있어서,
    상기 기판 상에서 상기 게이트 절연층과 상기 그래핀 채널층의 타측면을 덮는 제2 게이트 절연층을 더 포함하며,
    상기 게이트 전극은 상기 제2 게이트 절연층을 덮는 그래핀 소자.
  10. 기판;
    상기 기판에 대해서 수직으로 형성된 그래핀층;
    상기 그래핀층의 일측면을 덮는 게이트 절연층;
    상기 게이트 절연층 상의 게이트 전극;
    상기 그래핀층의 타측면에서 서로 이격되게 형성된 소스 전극 및 드레인 전극; 및
    상기 그래핀층의 상기 타측면 상에서 상기 게이트 전극과 마주보게 형성되며, 상기 드레인 전극과 접촉하는 반도체층;을 구비하며,
    상기 그래핀층은 상기 드레인 전극과 제1갭을 두고 이격된 그래핀 소자.
  11. 제 10 항에 있어서,
    상기 그래핀층은 그 상부에서 수평으로 연장된 수평부를 더 포함하는 그래핀 소자.
  12. 제 10 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 각각 그래핀 성장을 위한 촉매 금속으로 이루어진 그래핀 소자.
  13. 제 12 항에 있어서,
    상기 소스 전극 및 드레인 전극은 Cu, Fe, Ni, Co, Pt, Ir, Pd, Ru를 포함하는 그래핀 소자.
  14. 제 10 항에 있어서,
    상기 게이트 절연층은 상기 기판 상에서 상기 그래핀층과 마주보는 방향으로 연장된 연장부를 더 포함하는 그래핀 소자.
  15. 제 10 항에 있어서,
    상기 그래핀층은 상기 기판에 대해서 60°~ 90°각도로 형성된 그래핀 소자.
  16. 기판;
    상기 기판에 대해서 수직으로 형성된 그래핀층;
    상기 그래핀층의 일측면을 덮는 게이트 절연층;
    상기 게이트 절연층 상의 게이트 전극;
    상기 그래핀층의 타측면에서 서로 이격되게 형성된 소스 전극 및 드레인 전극;
    상기 그래핀층의 상기 타측면 상에서 상기 게이트 전극과 마주보게 형성된 터널링층; 및
    상기 터널링층 상에서 상기 그래핀층과 마주보게 형성되며 상기 드레인 전극과 전기적으로 연결된 메탈층;을 구비하며,
    상기 그래핀층은 상기 드레인 전극과 제1갭을 두고 이격된 그래핀 소자.
  17. 제 16 항에 있어서,
    상기 그래핀층은 그 상부에서 수평으로 연장된 수평부를 더 포함하는 그래핀 소자.
  18. 제 16 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 각각 그래핀 성장을 위한 촉매 금속으로 이루어진 그래핀 소자.
  19. 제 16 항에 있어서,
    상기 소스 전극 및 드레인 전극은 Cu, Fe, Ni, Co, Pt, Ir, Pd, Ru를 포함하는 그래핀 소자.
  20. 제 16 항에 있어서,
    상기 게이트 절연층은 상기 기판 상에서 상기 그래핀층과 마주보는 방향으로 연장된 연장부를 더 포함하는 그래핀 소자.
  21. 제 16 항에 있어서,
    상기 그래핀층은 상기 기판에 대해서 60°~ 90°각도로 형성된 그래핀 소자.
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