KR102252008B1 - 프리커서 및 포스트커서 탭들이 있는 멀티 탭 결정 피드포워드 등화기 - Google Patents

프리커서 및 포스트커서 탭들이 있는 멀티 탭 결정 피드포워드 등화기 Download PDF

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Abstract

프리커서 및 포스트커서 둘 다의 탭들이 있는 멀티 탭 차동 피드포워드 등화기(DFFE) 구성이 제공된다. DFFE는 피드포워드 등화기(FFE)와 비교할 때 노이즈 및/또는 누화 특성들을 감소시켰는데, DFFE가, 실제 아날로그 신호 입력들을 사용하는 FFE와 달리, 슬라이서들의 결정 출력들을 유한 임펄스 응답(FIR)에 대한 입력들로서 사용하기 때문이다. 잠정 결정 슬라이서들의 디지털 출력들에는 노이즈를 줄이기 위해 탭 계수들이 곱해진다. 게다가, 디지털 출력들이 곱셈기 입력들로서 사용되기 때문에, 곱셈기들은 구현하기에 덜 복잡한 가산기들로서 효과적으로 작용한다. 잠정 결정 슬라이서들의 출력들에서의 결정들은 잠정적이고 신호를 등화하기 위해 FIR 필터에서 사용되며; 등화된 신호는 다음의 스테이지 슬라이서들에 입력으로서 제공될 수도 있다. 최종 스테이지 결정들의 비트 에러 레이트(BER)는 이전의 스테이지 잠정 결정들의 BER 보다 더 낮거나 또는 더 낫다.

Description

프리커서 및 포스트커서 탭들이 있는 멀티 탭 결정 피드포워드 등화기{MULTI-TAP DECISION FEED-FORWARD EQUALIZER WITH PRECURSOR AND POSTCURSOR TAPS}
관련 출원(들)에 대한 상호 참조
본 출원은 발명의 명칭이 "MULTI-TAP DECISION FEED-FORWARD EQUALIZER WITH PRECURSOR AND POSTCURSOR TAPS"이며 2019년 1월 31일자로 출원된 미국 가출원 제62/799,316호를 우선권 주장하며, 그 전체 개시내용은 그 전부가 참조로 본 명세서에 포함된다.
피드포워드 등화기들(Feedforward Equalizers)(FFE) 및 결정 피드백 등화기들(Decision Feedback Equalizers)(DFE)은 심볼 간 간섭(Inter-Symbol Interference)(ISI)을 보상하기 위해 최첨단 SerDes 수신기들에서 사용되는 가장 일반적인 등화기들 중 하나이다. 양 등화기들은 그들의 각각의 장점들 및 단점들을 가진다. FFE는 프리커서 ISI 및 포스트커서 ISI 둘 다를 정정하는 능력을 가지지만 노이즈 및 누화 역시 증폭시키는 경향이 있다. DFE는 포스트커서 ISI를 정정하고 프로세스에서 노이즈를 증가시키지 않지만 프리커서 ISI를 정정하는 능력이 없다. DFE는 포스트커서 ISI 정정을 위한 강력한 등화기이지만 FFE가 겪지 않는 에러 전파로 어려움을 겪는다. DSP 기반 SerDes의 경우, 이들 등화기들 둘 다의 병렬 데이터 경로 실현이 요구되고 FFE는 이러한 구현들에 적합한 반면 DFE는 자신의 복잡도가 탭 수에 따라 기하급수적으로 증가하기 때문에 적합하지 않다. 심지어 DFE가 노이즈를 증폭시키지 않는 자신의 고유 능력으로 인해 FFE보다 선호되지만, DFE를 처음의 몇몇 탭들을 넘어서 포스트커서 ISI를 정정하도록 구현하는 것이 실용적이지 않다. 이와 같이, 대부분의 DSP SerDes 수신기들은 프리커서 및 포스트커서 둘 다의 ISI 정정을 위한 FFE의 다수의 탭들과 뒤따르는 포스트커서 정정을 위한 DFE의 단지 하나 또는 두 개의 탭들을 채용한다.
본 개시물의 양태들은 다음의 상세한 설명으로부터 첨부 도면들과 함께 읽을 때 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 특징부들이 축척대로 그려지지 않았음에 주의한다. 사실, 다양한 특징부들의 치수들은 논의의 명료성을 위해 자의적으로 확대되거나 또는 축소될 수도 있다.
도 1은 본 개시물의 예들에 따른 통신 시스템의 블록도를 묘사한다.
도 2는 본 개시물의 예들에 따른 SerDes 수신기 아키텍처의 블록도를 묘사한다.
도 3은 본 개시물의 예들에 따른 잠금됨, 이른, 및 늦은 클록 상태들을 도시하는 예시적인 신호를 묘사한다.
도 4a 내지 도 4c는 본 개시물의 예들에 따른 프리커서, 커서, 및 포스트커서 로케이션들을 식별하는 예시적인 파형들을 묘사한다.
도 5는 본 개시물의 예들에 따른 SerDes 수신기 아키텍처의 블록도를 묘사한다.
도 6은 본 개시물의 예들에 따른 m 개의 프리커서 탭들 및 n 개의 포스트커서 탭들이 있는 피드포워드 등화기(FFE)의 블록도를 묘사한다.
도 7a 및 도 7b는 본 개시물의 예들에 따른 결정 피드백 등화기(DFE)의 블록도들을 묘사한다.
도 8은 본 개시물의 예들에 따른 단일 스테이지 멀티 탭 결정 피드포워드 등화기(Decision Feedforward Equalizer)(DFFE)의 블록도를 묘사한다.
도 9는 본 개시물의 예들에 따른 DFFE의 개념 블록도를 묘사한다.
도 10은 본 개시물의 예들에 따른 2 스테이지 DFFE의 개념 블록도를 묘사한다.
도 11은 본 개시물의 예들에 따른 이상적인 피드백 등화기의 선형 모델을 묘사한다.
도 12는 본 개시물의 예들에 따른 DFFE의 선형 모델을 묘사한다.
도 13은 본 개시물의 예들에 따른 2 스테이지 DFFE의 선형 모델을 묘사한다.
도 14는 본 개시물의 예들에 따른 케스케이드식 DFFE를 위한 신호 스테이지 DFFE를 묘사한다.
도 15는 본 개시물의 예들에 따른 DFE 출력들을 초기 잠정 결정들로서 가지는 3 스테이지 DFFE를 묘사한다.
도 16은 본 개시물의 예들에 따른 3 스테이지 DFFE를 묘사한다.
도 17은 본 개시물의 예들에 따른 캐스케이드식 DFFE를 위한 단일 스테이지 DFFE를 묘사한다.
도 18은 일부 실시형태들에 따른 방법의 일 예를 예시하는 흐름도이다.
다음의 개시물은 제공된 발명의 주제의 상이한 특징들을 구현하기 위한 많은 상이한 실시형태들, 또는 예들을 제공한다. 본 개시물을 단순화하는 컴포넌트들 및 배열체들의 특정 예들이 아래에서 설명된다. 이것들은, 물론, 단지 예들일 뿐이고 제한하는 것으로 의도되지 않는다. 예를 들어, 뒤따르는 설명에서 제2 특징부 위로의 또는 제2 특징부 상의 제1 특징부의 형성은 제1 및 제2 특징부들이 직접 접촉으로 형성되는 실시형태들을 포함할 수도 있고 추가적인 특징부들이 제1 및 제2 특징부들 사이에 형성될 수도 있는 실시형태들을 또한 포함할 수도 있어서, 제1 및 제2 특징부들은 직접 접촉되지 않을 수도 있다. 덧붙여서, 본 개시물은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수도 있다. 이 반복은 단순화 및 명료화 목적을 위한 것이고 그것 자체가 논의되는 다양한 실시형태들 및/또는 구성들 사이의 관계에 영향을 주지 않는다.
게다가, "밑(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예시된 바와 같은 하나의 엘리먼트 또는 특징부의 다른 엘리먼트(들) 또는 특징부(들)에 대한 관계를 설명하기 위한 설명 편의를 위해 본 명세서에서 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 배향 외에도 사용 또는 동작 시의 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 달리 배향될(90 도 회전될 또는 다른 배향들에 있을) 수도 있고 본 명세서에서 사용되는 공간적으로 상대적인 디스크립터들이 그에 따라 해석될 수도 있다.
본 명세서에서 설명되는 예들은, 신호가 개선된 CDR 및 SerDes 성능을 위해 최적으로 성형되는 방식으로 조인트 자동 적응부(joint auto adaptation)와 통합되는 결정 피드포워드 등화기(DFFE) 및 등화 및 클록 데이터 복원(clock data recovery)(CDR) 모듈들을 포함하는 디지털 신호 프로세싱(digital signal processing)(DSP) 직렬화기/역직렬화기(SerDes) 수신기 아키텍처를 위한 것이다. Serdes는 제한된 입력들 및 출력들을 보상하기 위해 고속 통신들에서 흔히 사용되는 디바이스이다. SerDes 디바이스가 지점 A부터 지점 B로 데이터를 송신하기 위해 하나 이상의 차동 라인들을 사용하여, 병렬 인터페이스들과 직렬 인터페이스들 사이에 데이터를 변환시킨다.
도 1은 본 개시물의 예들에 따른 SerDes 통신 시스템(100)의 블록도를 묘사한다. 더 구체적으로는, SerDes 시스템(100)은 통신 채널(108)을 통해 수신기(112)에 통신적으로 커플링되는 송신기(104)를 포함한다. 송신기(104)는 하나 이상의 신호들을 통신 채널(108)을 통해 수신기(112)에 전송하도록 구성된다. 송신기(104)는 통신 채널(108)로의 송신에 앞서 데이터를 컨디셔닝하기 위한 하나 이상의 유한 임펄스 응답(finite impulse response) 필터들을 포함할 수도 있다. 통신 채널(108)은 물리적 송신 매체, 이를테면 백플레인, 자기기록 시스템에서의 드라이브 헤드, 구리 케이블들, 광섬유들, 하나 이상의 동축 케이블들, 및/또는 와이어일 수도 있거나, 또는 통신 채널(108)은 하나 이상의 무선 주파수(radio frequency)(RF) 채널들을 포함할 수도 있다. 비록 SerDes 통신 시스템(100)에서 이용되는 것으로서 설명되었지만, 본 개시물의 예들은 그렇게 제한되지 않고 일부 예들은 통신 채널을 통해 통신하는 송신기 및 수신기를 이용하여 대안적 통신 시스템들에서 채용될 수 있다. 더구나, 신호의 각각의 "비트"는 대응하는 로직 값을 가진다는 것과 본 명세서에서 설명되는 다양한 신호들은 다양한 데이터 인코딩 스킴들, 이를테면 펄스 진폭 변조(예컨대, PAM-4)에 기초하여 멀티 비트 데이터 심볼들을 이용할 수도 있다는 것이 이해된다.
심볼 간 간섭(ISI)은 채널(108)에서의 송신 속력이 감소함에 따라 일반적으로 증가한다. ISI는 하나의 심볼이 후속 심볼들과 간섭하는 신호의 왜곡 형태이다. 이는 이전의 심볼들이 노이즈와 유사한 효과를 가지고 그러므로 통신을 덜 신뢰성 있게 만들기 때문에 원치 않는 현상이다. 다시 말하면, 자신의 할당된 시간 간격을 넘어서는 통신의 하나 이상의 부분들을 나타내는 펄스의 확산은 그 펄스가 이웃하는 펄스들과 간섭하게 한다. ISI는 연속하는 심볼들을 함께 "흐릿(blue)"하게 만드는 통신 채널의 멀티경로 전파 또는 고유 선형 또는 비선형 주파수 응답에 의해 일반적으로 초래된다. 그러므로, 통신 시스템에서의 ISI는 수신기 출력으로 전파되는 에러들을 도입할 수도 있다. 따라서, 송신 및 수신 필터들의 설계가 일반적으로 ISI의 영향들을 최소화함으로써, 디지털 데이터를 그 목적지에 가능한 최소 에러 레이트로 전달한다.
전통적인 SerDes 아키텍처들은 CDR과 등화 적응부 사이의 커플링 문제에 의해 일반적으로 제한된다. CDR 및 등화가 최종 등화된 노드로부터 둘 다 적응되면, 펄스 응답은 등화로 인해 이상적으로는 평평하지만; 이러한 평평한 펄스 응답은 이러한 아키텍처들에서 통상적으로 사용되는 보드 레이트(baud-rate) CDR들이 안정한 잠금 포인트를 찾는 것을 어렵게 만드는데, 펄스 응답에 대한 다수의 포인트들이 수렴 기준을 충족시키기 때문이다. 이 문제를 완화하기 위해, CDR 및 등화는 상이한 노드들을 사용하여 적응되며, 여기서 CDR은 부분적으로 등화된 노드를 사용한다. 이는 완전히 등화된 조인트 적응 문제를 피하기 위해 CDR 및 등화를 잠재적으로 디커플링시킬 수도 있지만 차선의 CDR 잠금 포인트로 이어질 수도 있는 부분적으로 등화된 CDR 노드에서의 펄스 응답은 대칭적이지 않을 수도 있다. 심지어 CDR 수렴 포인트가 부분적으로 등화된 CDR 노드에 비해 최적이더라도, CDR 수렴 포인트는 완전히 등화된 최종 노드에 비해 최적이 아닐 수도 있다. 따라서, 전통적인 SerDes 아키텍처는 전체 아키텍처의 복잡도에 추가되는 더 나은 마진들을 성취하기 위해 CDR 잠금 포인트 조정 메커니즘들을 일반적으로 요구한다. CDR 잠금 포인트 및 BER 마진들은 송신기 설정들에 민감한 경향이 있는데, 그 마진들이 펄스 응답의 형상을 결정함에 있어서 큰 역할을 하고 이와 같이 링크 튜닝이 훨씬 더 어려운 일이 되기 때문이다. 더욱이, DFE가 포스트커서 ISI만으로 제한되기 때문에, 등화는 그것을 노이즈 및 누화에 더 민감하게 만드는 FFE에 의해 지배되는 경향이 있다. 따라서, 전통적인 SerDes 아키텍처에서의 제한들은 다음을 비제한적으로 포함한다: 안전하지 않은 CDR 수렴 포인트들로 이어지는 CDR 및 등화 사이의 커플링; 차선의 CDR 잠금 포인트로 이어지는 CDR 노드에서 대칭적이지 않을 수도 있는 펄스 응답; 전통적인 SerDes 아키텍처는 더 나은 마진들을 위해 CDR 잠금 포인트 조정들을 일반적으로 요구한다; 전통적인 SerDes 아키텍처들의 링크 마진들은 송신기 설정들에 민감하고 링크 튜닝은 적지 않은 일이 되는 경향이 있다.
도 2는 피드포워드 등화기(FFE), 결정 피드백 등화기(DFE), 및 프리커서 탭 가능 멀티 탭 결정 피드포워드 등화기(DFFE)의 조합을 통해 프리커서 및 포스트커서 둘 다의 ISI 정정을 성취하는 등화 데이터 경로를 포함하는 예시적인 SerDes 수신기 아키텍처(200)를 묘사한다. SerDes 수신기 아키텍처(200)는 수신기(112)에서 구현될 수도 있고, 도 2에 예시된 바와 같이, 연속 시간 선형 등화기(Continuous Time Linear Equalizer)(CTLE)(208) 및 가변 이득 증폭기(Variable Gain Amplifier)(VGA)(212) 중 하나 이상을 포함하는 아날로그 프런트 엔드(Analog Front End)(AFE)(204)를 포함할 수도 있다. 직렬 데이터 채널이 신호의 더 낮은 주파수들보다 신호의 더 높은 주파수들을 감쇠시키는 경향이 있기 때문에, CTLE(208)는 수신된 신호(202)의 대다수의 주파수 성분들이 유사한 또는 동일한 진폭이 되게 하기 위하여 SerDes 수신기 아키텍처(200)에서 수신되는 수신된 신호(202)의 고 주파수들을 부스팅하기 위해 포함된다. 그러나, 신호 주파수들을 부스팅함으로써, 지터 및 노이즈가 또한 부스팅된다. VGA(212)는 대다수의 주파수들에 걸쳐 신호의 신호 진폭들을 가변적으로 부스팅하기 위해 포함될 수도 있다. 따라서, AFE(204)는 송신기 및 채널의 결합된 특성들에 의해 도입된 ISI, 이를테면 채널의 임펄스 응답으로 인한 ISI를 일반적으로 최소화함으로써, 수신기에서 ISI를 감소시킨다.
AFE(204)는 수신되고 등화된 신호를 디지털 신호 프로세서(DSP)(218)에서의 후속 디지털 신호 프로세싱을 위한 디지털 신호로 변환하기 위해 등화된 신호를 아날로그-디지털 변환기(ADC)(216)에 제공할 수도 있다. DSP는 FFE(220), 클록 데이터 복원(CDR) 적응부(224), DFE(228), DFFE(232), 및 등화 적응부(236)를 비제한적으로 포함할 수도 있다. 더 구체적으로는, CDR 적응부(224)는 개선된 지터 추적 성능으로 이어지는 감소된 레이턴시를 위해 DFE(220)와 DFE(228) 사이의 등화 데이터 경로에서 중간 노드를 태핑할 수도 있다. SerDes 수신기 아키텍처(200)의 일부로서 구현되는 조인트 적응부(예컨대, CDR 적응부(224) 및 등화 적응부(236))는 CDR 적응부(224)와 등화 적응부(236) 사이의 잠재적인 부정적 상호작용 메커니즘들을 해결한다. 다시 말하면, CDR 적응부(224)와 함께 SerDes 수신기 아키텍처(200)에 의해 제공된 등화의 고유한 조합은 뮐러-뭘러(Mueller-Muller) 보드 레이트 CDR에 최적인 CDR 노드에서 대칭적 펄스 응답을 실현한다. 때때로 MM CDR이라 지칭되는 뮐러-뭘러 CDR은 일반적이고 인기 있는 유형의 보드 레이트 CDR이다. MM-CDR이 펄스 응답의 형상에 통상적으로 민감하므로, 제안된 SerDes 수신기 아키텍처(200)는 실제 채널 펄스 응답에 무관하게 대칭적이 되도록 신호를 "펄스 성형"함으로써 이 제한을 해결한다. MM-CDR은 완전히 등화된 노드에 고정할 때 안정한 잠금 포인트를 찾는 것에 관련된 문제들을 또한 겪는데, 펄스 응답의 모든 포인트가 잠재적 잠금 포인트일 수 있기 때문이다. 그러나, 제안된 SerDes 수신기 아키텍처(200)는 제1 탭 프리커서 ISI와 동일한 제1 탭 포스트커서 ISI로 대칭적으로 잔류 ISI를 도입함으로써 이 문제를 해결한다. 이는 개선된 타이밍 마진들을 갖는 안정한 CDR 수렴 포인트를 보장한다. 잔류 ISI는 최종 등화 스테이지들에 의해 충분히 보상되고 그러므로 결정들을 하기 위해 사용되는 완전히 등화된 신호의 최종 비트 에러 레이트(bit-error-rate)(BER)에 영향을 미치지 않는다. 더욱이, SerDes 수신기 아키텍처(200)는 프리커서 및 포스트커서 둘 다의 ISI 정정을 위한 DFFE(232)의 추가적인 사용으로 인해 전통적인 FFE 우세 아키텍처와 비교할 때 노이즈 및 누화의 존재 시에 개선된 성능을 가진다. SerDes 수신기 아키텍처(200)는, 본 명세서에서 제시된 바와 같이, 자신의 CDR 펄스 성형 능력 덕분에 채널 펄스 응답에 크게 둔감하므로 송신기 설정들의 더 넓은 범위에 걸쳐 전통적인 아키텍처들에 비해 BER 개선으로 강건한 성능을 성취한다.
전통적인 SerDes 아키텍처들과는 달리, SerDes 수신기 아키텍처(200)에서, DFE(228)는 주요 신호 데이터 경로의 일부가 아닐 수도 있다. 다시 말하면, 도 2에 도시된 바와 같은 등화 데이터 경로(221)에서, DFFE(232)에 의해 등화된 신호는 실제로 FFE(220)의 출력이다. DFE(228)는 FFE(220) 출력에 대응하는 제1 잠정 결정 세트를 프로세싱할 DFFE(232)에게 단순히 제공한다. 따라서, DFE(228)는 일부 구현예들에서 생략될 수도 있다. DFE(228)는 DFFE(232)의 입력에서 양호한 BER로 시작하는데 사용될 수도 있다. DFE(228)가 바이패스되면, 추가적인 DFFE(228) 스테이지들은, 예를 들어 도 5에 묘사된 바와 같이, 원하는 BER을 성취하는데 사용될 수도 있다. 원칙적으로, DFE(228)는 바이패스될 수 있고 그것의 사용량은 구현 비용 절충(tradeoff)에 의해 결정될 수 있다.
DFE(228)와 유사하게, FFE(220)는 일부 실시형태들에서 또한 생략될 수도 있다. FFE(220)는 신호가 더 적은 DFFE 스테이지들을 전반적으로 요구하는 잠정 결정들의 더 나은 BER을 제공하는 더 나은 SNR로 시작하도록 추가적인 사전 등화를 제공한다. FFE(220)는 FFE(220)를 완전히 제거함으로써 해결될 수 있는 노이즈를 부스팅할 수도 있지만; FFE(220)가 아키텍처(200)에 포함되지 않을 때 추가적인 DFFE 스테이지(들)가 원하는 BER을 성취하는데 사용될 수도 있다.
본 개시물의 예들에 따르면, 도 2에 제공되는 SerDes 수신기 아키텍처(200)는, CDR 노이즈를 감소시키기 위한 충분한 등화와 지터 추적을 개선하기 위한 더 낮은 레이턴시를 가진다는 이점을 갖는 CDR 용 FFE(228) 노드를 탭핑(tapping)하거나, 또는 이용한다. 따라서, CDR 적응부(224)는 등화 적응부(236)로부터 원칙적으로 디커플링되는데, 그들 적응부들이 상이한 노드들로부터 탭핑하기 때문이며; 다시 말하면, CDR 적응부(224)는 FFE(220)를 이용하는 한편 등화 적응부(236)는 DFFE(236)를 이용한다. 따라서, SerDes 수신기 아키텍처(200)는 중간 CDR FFE 노드, 예를 들어 FFE 노드(220) 및 최종 등화된 DFFE 노드, 예를 들어, DFFE 노드(232) 둘 다에서 프리커서 및 포스트커서 ISI 정정을 적응시키는 능력을 가진다. 나중에 설명될 바와 같이, 이 구현예는 후속 DFFE 스테이지들에 의해 완전히 보상되는 프리커서 및 포스트커서 둘 다의 탭들(220, 232)의 잔류 ISI를 이용하여, 송신기 설정들에 무관하게, CDR 노드(224)에서 대칭적 펄스 응답을 성형하는 유연성을 제공한다. SerDes 수신기 아키텍처(200)가 프리커서 탭들을 갖는 멀티 탭 DFFE(232) 토폴로지를 이용하기 때문에, CDR 노드(224)에서 포스트커서 ISI와 함께 프리커서 ISI는 펄스 응답이 MM-CDR에 대해 대칭적이고 최적화되도록 이용될 수도 있다.
DFFE(232)는 CDR 노드(224)에 존재하는 잔류 ISI를 제거하는데, DFFE(232)는 양 프리커서 및 포스트커서 ISI를 정정할 능력을 갖기 때문이다. 더욱이, DFFE(232)에 기초한 잠정 결정들로 FFE(228) 뒤에서 신호의 상당한 등화가 일어나기 때문에, SerDes 수신기 아키텍처(200)는 FFE가 우세하지 않고 전통적인 FFE 우세 아키텍처보다 노이즈 및 누화의 존재 시에 더 잘 수행한다. 강건한 성능은 위에서 열거된 요소들로 인해 전통적인 아키텍처에 비해 BER 개선의 정도로 관찰된다. 요약하면, SerDes 수신기 아키텍처(200)는 MM-CDR에 대한 펄스 성형을 최적화할 수도 있으며; 등화 데이터 경로에서 중간 노드로부터의 CDR 탭핑으로 인한 결과로서 레이턴시를 감소시키고 지터 추적을 개선하며; CDR 적응과 등화 적응 사이의 커플링 문제들을 줄이며 그리고/또는 제거하며; SerDes 셋팅들의 더 넓은 동작 범위를 제공하며; 특수한 CDR 잠금 포인트 조정을 요구하지 않으며, FFE 우세 SerDes 아키텍처들에 비해 누화 성능을 개선시키며; 그리고 전통적인 SerDes 아키텍처들에 비해 BER을 개선하면서도 강건한 성능을 제공한다.
위에서 논의된 SerDes 수신기 아키텍처(200)를 통해 성취되는 CDR 펄스 성형 특징들은 도 3 내지 도 4c를 참조하여 더 예시된다. 본 개시물에 따라서, MM CDR 및 보드 레이트 CDR에 대한 언급들은 CDR 루프(224)에서 사용되고 전체 신호 프로세싱 루프와는 전체적으로 혼동되지 않는 위상 오차 검출기(phase error detector)(PED)에 대한 언급들을 의미한다. 예를 들어, PED가 입력 데이터와 복원된 클록 사이의 위상을 비교하고 샘플링 클록의 위상을 조정하기 위한 정보를 제공할 수도 있다. 본 개시물이 MM-CDR에 주로 초점을 맞추고 있지만, 본 명세서에서 논의되는 세부사항들은 다른 보드 레이트 CDR들로 일반화될 수도 있는데, 그들 CDR들이 유사한 수렴 성질들을 공유하기 때문이다.
MM CDR 타이밍 복원은 도 3에 도시된 바와 같은 펄스 응답을 사용하여 설명될 수도 있다. 제1 프리커서(304), 메인 커서(308), 및 제1 포스트커서(312)는 도 3에서 각각 h(τ k - T b ), h(τ k ) 및 h(τ k + T b )에 의해 표현되며, 각각 더 간단한 표기법 h - 1, h 0 및 h 1을 이용하여 지칭될 수도 있다. 클록 위상 상태들은 h - 1 = h 1 (잠긴 상태); h -1 < h 1 (이른 상태); 및 h -1 > h 1 (늦은 상태)로서 기입될 수도 있다. MM CDR에 대한 최적의 시나리오가 펄스 응답의 피크(h 0)에서 잠기는 것이고, 잠금 t상태가 h - 1 = h 1에 의해 주어지기 때문에, CDR 노드에서의 최적의 펄스 응답은 h - 1 = h 1의 초기 조건을 갖는 대칭적 펄스 응답이다. 초기 h - 1 < h 1을 갖는 도 4a 및 초기 h - 1 > h 1을 갖는 도 4b에 도시된 바와 같은 주어진 비대칭적 펄스의 경우, CDR은 각각 응답의 주어진 피크보다 더 늦게 또는 더 일찍 잠구어, 잔류 h - 1 = h 1가 더 낮은 마진들을 궁극적으로 초래하는 CDR 수렴 후의 더 낮은 h 0로 이어지는 것을 보장한다.
그러나, 도 4c에 도시된 바와 같은 h - 1 = h 1 = 0을 갖는 이상적인 정사각형 파 펄스 응답의 경우, 펄스 응답의 피크 상의 임의의 포인트가 잠재적 수렴 포인트이므로, MM CDR은 불안정한 잠금 포인트를 가진다. 이는, 심지어 CDR이 일찍 또는 늦게 이동하더라도, CDR이 펄스 응답의 피크를 샘플링하고 있는 한 CDR 수렴 기준은 충족된다는 사실에 기인한다. MM CDR은, 사실상, 다른 보드 레이트 CDR들과 유사한 피크 검출기인 것으로 간주될 수 있지만; 정사각형 파 펄스 응답이 다수의 피크들을 가지기 때문에, 심지어 지터 및 노이즈가 넓게 열린 눈을 초래할 수도 있더라도, 정사각형 파 펄스 응답은 MM CDR에 대한 최적의 펄스 응답이 아니다. 이러한 시나리오는 완전히 등화된 노드가 MM CDR로 샘플링될 때 마주칠 수도 있다. 따라서, MM CDR에 대한 이상적인 노드가 잔류 h - 1 = h 1가 있는 부분 등화를 가진다.
도 5는 본 개시물의 예들에 따른 도 2의 SerDes 수신기 아키텍처(218)의 추가의 양태들을 예시하는 SerDes 수신기 아키텍처(500)를 묘사한다. SerDes 수신기 아키텍처(500)는 ADC, 이를테면 ADC(216)로부터, 디지털 신호(y k )를 처음에 수신할 수도 있다. 디지털 신호(y k )는 FFE(502)에 제공될 수도 있으며, FFE(502)는 프리커서 ISI 및 포스트커서 ISI 둘 다를 정정할 수 있는 유한 임펄스 응답(FIR) 필터일 수도 있다. FFE(502)로부터, 프리커서 ISI 및 포스트커서 ISI 정정된 신호가 접합부(504)로 진행할 수도 있으며 접합부에서 그 신호는 잠정 결정 슬라이서(506) 및 DFE FIR(508)로부터 제공되는 보상된 포스트커서 ISI 신호와 결합하여 추가의 보상 신호를 생성할 수도 있다. DFFE, 이를테면 DFFE(510)에 제공되고 그것에 의해 등화된 신호는 FFE, 이를테면 FFE(502)의 출력일 수도 있다. DFE FIR(508)은 FFE(502) 출력에 대응하는 잠정 결정 슬라이서(506)로부터의 제1 잠정 결정 세트를 프로세싱할 DFFE(510)에게 제공한다. DFE FIR(508)은 DFFE(510)의 입력에 초기 BER을 제공하는데 사용될 수도 있다. 일부 경우들에서, DFE(508)는 바이패스되거나 또는 그렇지 않으면 이러한 경우들에서 이용되지 않으며; 추가적인 DFFE(510) 스테이지들, 이를테면 DFFE(512), DFFE(514)는 최종 출력에서 원하는 BER을 성취하도록 구현될 수도 있다.
멀티스테이트 멀티 탭 DFFE들(510~514)로부터, 타겟 레벨들(518)에 기초하여 접합부(516)에서 에러가 결정될 수도 있다. DFFE들(510~514)이 도 5에 예시되지만, 더 많거나 더 적은 DFFE들이 이용될 수도 있다. 도 5에 더 묘사된 바와 같이, 하나 이상의 최소 제곱 평균(LMS) 계수들(520)이 DFFE(514)에 의해 제공되는 에러 및 데이터로부터 도출될 수도 있으며; 하나 이상의 LMS 계수들(520)은 DFFE(510~514)의 각각에 다시 제공될 수도 있다. 더구나, LMS 계수들(522 및/또는 524)은 DFFE FIR(508) 및 FFE(502)에 제공될 수도 있다. CDR 적응이 528에서 일어날 수도 있고 ADC, 이를테면 ADC(216)에 다시 제공될 수도 있다. DFFE의 추가적인 세부사항들은 본 개시물의 예들에 따라 도 9 및 도 10에서 제공된다.
도 6은 본 개시물의 예들에 따라 FFE(502)의 일 예의 추가적인 세부사항들을 제공한다. 더 구체적으로, FFE(502)는 프리커서 ISI 및 포스트커서 ISI 둘 다를 정정할 수도 있는 유한 임펄스 응답(FIR) 필터일 수도 있다. 도 6에 묘사된 바와 같이, 블록도가 'm' 개의 프리커서 탭들(602A~602D) 및 'n' 개의 포스트커서 탭들(604A~604D), 뿐만 아니라 복수의 단위 지연들(606)을 갖는 하나의 심볼을 위한 FFE를 묘사한다. FFE 구현을 위해 요구되는 단위 지연들(606), 예를 들어 z-1은 디지털 도메인 내의 SerDes 수신기 아키텍처(200)와 같은 DSP SerDes 아키텍처로 구현될 수도 있다. FFE가 고주파수 부스트를 제공하여 채널 손실을 보상하며, 프리커서 ISI 및 포스트커서 ISI 둘 다를 정정하고, 병렬 데이터 경로 구현예를 제공할 수 있지만, FFE는 누화 및 노이즈를 증폭시킬 수도 있고 다수의 탭들이 요구될 수도 있을 때 구현하는데 엄청난 비용이 들 수도 있다. 그러나, FFE(502)는 초기 신호를 CDR 및 후속 등화 스테이지들에 제공할 수도 있다. 초기 신호(xk)가 입력될 수도 있으며, 프리커서 탭들(602A~602D)로부터 유도되고 예를 들어 z-1만큼 지연되는 하나 이상의 프리커서 신호 성분들과, 포스트커서 탭들(604A~604D)로부터 유도되고 예를 들어 z-1만큼 지연되는 하나 이상의 포스트커서 신호 성분들이 합산 컴포넌트(608)에 제공될 수도 있다. FFE(502)는 신호(x_ffek)를 출력할 수도 있다.
도 7a 내지 도 7c는 본 개시물의 예들에 따른, 도 5에 도시된 DFE(508), 결정 슬라이서(506) 및 접합부(204)에 대응하는 DFE 구현예들의 추가적인 세부사항들을 묘사한다. 더 구체적으로, DFE, 이를테면 DFE(508)가, 검출된 심볼들의 피드백을 사용하여 출력, 이를테면 채널 출력의 추정값을 생성할 수도 있는 필터이다. 검출된 심볼들은 DFE, 이를테면 DFE(508)에 입력되어서, DFE는, 선형 등화기가 존재하면, 선형 등화기의 출력으로부터 감산될 수도 있는 출력을 생성한다. DFE, 이를테면 DFE(508)는 결정 슬라이서로부터의 실제 결정들을 사용하여 피드백 루프에 FIR 필터를 포함시킴으로써, 예를 들어 도 4b에 묘사된 바와 같은 포스트커서 ISI를 정정할 수도 있다. DFE가 피드백 경로에서 과거 결정들을 사용하기 때문에, DFE는 그들 심볼들에 연관된 포스트커서 ISI만을 정정할 수 있다. DFE는 장래의 샘플들의 지식을 요구하므로 프리커서 ISI를 정정하는 능력을 가지지 않는다.
도 7a는 '직접 피드백' 구성에서 DFE의 블록도를 예시한다. 다시 말하면, 신호(yk)가 합산 접합부(702)에 제공될 수도 있으며; 가중 접합부(702)로부터 발생된 신호는 결정 슬라이서(704)에 제공되며, 결정 슬라이서(704)는 심볼 결정을 한다. 결정 슬라이서(704)는 ISI가 피드백 FIR 필터(706)를 통해 착신 신호(yk)로부터 직접 감산될 수도 있도록 입력을 양자화(quantize)한다.
DFE의 일부 토폴로지들은 결정들을 추론적으로 미리 계산하고 결정 슬라이서(704)에서 피드백 경로를 제거하기 위하여 미리 계산된 결정들 중 하나를 과거 심볼들에 기초하여 선택한다. 예를 들어, 1 탭 추론 DFE의 블록도가 NRZ 시그널링에 대한 도 7b와 PAM4 시그널링에 대한 도 7c에서 예시된다. 도 7b에 예시된 1 탭 추론 DFE는 합산 접합부들(708 및 710), 결정 슬라이서들(712 및 714), 다중화기(716) 및 래치 또는 플립 플롭(718)을 포함한다. 1 탭 DFE를 위한 슬라이서들의 수는 도 7c에 묘사된 바와 같은 2 대 1부터 4 대 1로의 연관된 다중화기의 변화와 함께 NRZ에 비해 PAM4의 경우 두 배가 될 수도 있다. 다시 말하면, 입력들(722)에 의해 피드되는 슬라이서들(720)의 수는 도 7b의 NRZ 시그널링에 비해 두 배가 될 수도 있으며, 선택된 신호를 플립 플롭(726)에 제공하는 추가의 입력들을 갖는 다중화기(724)를 필요로 한다.
본 개시물의 예들에 따라서, 잠정 결정들을 사용하는 반복 결정 피드포워드 등화기의 구성이 본 명세서에서 제시되는데 그 구성은 멀티 탭 프리커서 및 포스트커서 ISI 정정을 구현하고 성취하는 멀티탭 DFE들보다 덜 복잡하다. 잠정 결정들은 다수의 반복들이 잠정 결정들의 품질을 개선하도록 사용될 수도 있다.
도 8은 일부 예들에 따른, DFFE, 이를테면 도 5의 DFFE(510)의 추가의 양태들을 예시한다. 더 상세하게는, 도 8은 'm' 개 프리커서 탭들 및 'n' 개 포스트커서 탭들을 갖는 멀티 탭 DFFE 구성(800)의 기본 반복 스테이지를 묘사한다. 도 8에 묘사된 멀티 탭 DFFE 구성은 FFE와 달리 노이즈 또는 누화 향상을 겪지 않는데, 실제 아날로그 신호 입력들을 사용하는 FFE와는 달리 DFFE가 슬라이서들의 결정 출력들을 FIR에 대한 입력들로서 사용하기 때문이다. 잠정 결정 슬라이서들의 디지털 출력들에는 노이즈의 양을 줄이기 위해 탭 계수들이 곱해진다. 게다가, 디지털 출력들이 곱셈기 입력들로서 사용되기 때문에, 곱셈기들은 구현하기에 더 쉬운 경향이 있는 가산기들로 사실상 변경된다. 더 구체적으로는, 신호(xk)가 프리커서 탭들(804A~804C), 커서 탭(804D), 및 포스트 커서 탭들(804E~804H)(총칭하여 탭들(804))에 입력될 수도 있고 지연 엘리먼트들(806)에서 도시된 바와 같이 각각의 탭(804)에서 양(z-1)만큼 지연될 수도 있다. 탭들(804)의 각각은 그 다음에 잠정 결정 슬라이서(808)에 피드된다. 잠정 결정 슬라이서들(808)로부터의 출력들의 각각은 곱셈기들(812)에 제공될 수도 있으며, 각각의 곱셈기(812)는 잠정 결정 슬라이서(808)의 결과에 계수를 곱한다. 예를 들어, 잠정 결정 슬라이서(808)는 필터 탭들(804A~804H)로부터의 샘플링된 입력을 양자화할 수도 있으며, 양자화된 값은 곱셈기들(812)에 의해 제공되는 필터 탭 계수에 의해 스케일링될 수도 있다. 곱셈기들(812)로부터의 출력들의 각각은 가산기, 또는 결합기(816)에 제공될 수도 있으며, 그 출력들의 각각은 커서 탭(804D)으로부터 효과적으로 감산되어, 프리커서 및 포스트커서 ISI가 보상된 출력을 제공한다.
도 5의 예시적인 DFFE(510)에 대응하는 단일 스테이지 DFFE(902)의 수학적 블록도가 도 9에 예시된다. 이전에 언급된 바와 같이, 제1 슬라이서(904) 출력에서의 결정들은 단지 잠정적이고 접합부(908)에서의 신호를 등화하기 위해 그 다음에 FIR 필터(906)에서 사용되며, 다음의 스테이지 슬라이서들, 이를테면 슬라이서(910)에 그 다음에 입력된다. 910과 같은 최종 스테이지 결정들의 비트 에러 레이트(BER)는 예를 들어 904와 같은 이전의 스테이지 잠정 결정들의 BER보다 더 낮거나 또는 더 나은 것으로 보일 수 있다. DFFE의 이 성질은 다수의 스테이지들을 캐스케이드하고 각각의 연속 반복으로 원하는 레벨로 BER을 낮추는데 사용될 수도 있다. 시작 BER이 더 낮을수록, DFFE의 요구되는 스테이지들이 더 적어진다. 더욱이, 결정들이 잠정적이고 DFE의 피드백 경로가 아니라 피드포워드 경로에서 입력들로서 사용되기 때문에, DFFE는 에러 전파를 겪지 않는다. 더 중요하게는, DFFE의 복잡도가 탭 수와 함께 선형적으로 스케일링되고 따라서 DSP SerDes 아키텍처에서 프리커서 및 포스트커서 둘 다의 ISI에 대해 멀티 탭 DFFE를 구현하는 것이 가능하다. 따라서, 더 높은 차수의 부동(floating) 탭들이 반사들과 같은 비이상적인 채널 거동을 핸들링하기 위해 구현될 수도 있다. DFFE의 장점들은 누화 또는 노이즈 향상이 없는 ISI 제거; 탭 수에 따라 선형적으로 스케일링하는 구현 복잡도; 병렬 데이터 경로 DSP 구현; DFE에 의해 나타난 바와 같이 감소되거나 또는 없는 에러 전파; DFE에서 알 수 있는 바와 같이 감소되거나 또는 없는 중요 피드백 경로 타이밍 문제들; 및 FFE의 곱셈기들이 DFFE에서의 가산기들에 의해 대체될 수도 있다는 것을 포함한다.
예를 들어 출력 슬라이서(910)와 같은 출력 슬라이서들에서의 결정들의 품질은 선행 스테이지 슬라이서들에서의 잠정 결정들, 예를 들어 결정 슬라이서(904)로부터의 잠정 결정들의 품질보다 더 낫다는 것을 보여줄 수 있다. 그 이유는 예를 들어 슬라이서들(904)과 같은 제1 스테이지 슬라이서들이 정확한 잠정 결정들을 할 때, 출력 스테이지 슬라이서들, 이를테면 슬라이서(910)가, 증가된 마진으로 정확한 결정들을 또한 한다는 것이다. 그러나, 예를 들어 슬라이서(904)로부터의 잠정 결정들이 부정확할 때, 출력 스테이지 슬라이서들, 이를테면 슬라이서(910)는, 항상 부정확한 결정들을 하지는 않는다. 다시 말하면, 최종 스테이지 결정들은 심지어 잠정 결정들이 잘못된 때에도 정확할 수도 있는데, 잘못된 잠정 결정들이, 일부 경우들에서는, 기술적으로 부정확하더라도, 유용한 ISI 보상을 제공할 수 있기 때문이다. 이는 데이터 패턴에 전이들이 없을 때 ISI가 실제로 유용하기 때문이다. 예를 들어,
Figure 112020010489132-pat00001
의 데이터 패턴에 대해,
Figure 112020010489132-pat00002
심볼로부터의 ISI는
Figure 112020010489132-pat00003
심볼을 검출하기 위한 신호 레벨들을 개선시킨다. 게다가,
Figure 112020010489132-pat00004
이 이러한 패턴에 대해 에러가 있을 때, 부정확한
Figure 112020010489132-pat00005
에 대응하는 ISI 보상은
Figure 112020010489132-pat00006
심볼에 대한 신호를 복원함에 있어서 도움이 된다. 예를 들어, 단순화된 분석이 아래에서 제공된다:
펄스 응답이
Figure 112020010489132-pat00007
의 메인 커서와
Figure 112020010489132-pat00008
의 제1 탭 포스트커서를 가지는 채널 상의 NRZ 데이터 송신을 고려한다.
Figure 112020010489132-pat00009
비트에 대응하는 신호 레벨(
Figure 112020010489132-pat00010
)은 수학식 1에서 제공된다.
Figure 112020010489132-pat00011
수학식 1
Figure 112020010489132-pat00012
의 정확한 검출을 이용한 ISI 보상 후의
Figure 112020010489132-pat00013
비트에 대응하는 출력 신호 레벨(
Figure 112020010489132-pat00014
)은 수학식 2에 의해 주어진다:
Figure 112020010489132-pat00015
수학식 2
그러나,
Figure 112020010489132-pat00016
의 검출에 에러가 있을 때, 부정확한 잠정 결정을 이용한 ISI 보상 후의
Figure 112020010489132-pat00017
비트에 대응하는 신호 레벨(
Figure 112020010489132-pat00018
)은 수학식 3에 의해 주어진다:
Figure 112020010489132-pat00019
수학식 3
하지만
Figure 112020010489132-pat00020
일 때,
Figure 112020010489132-pat00021
의 부정확한 잠정 결정 후의 신호 레벨(
Figure 112020010489132-pat00022
)은 수학식 4에 의해 주어진 바와 같이
Figure 112020010489132-pat00023
비트의 정확한 검출을 위해 실제로 적극적으로 복원된다:
Figure 112020010489132-pat00024
수학식 4
그러므로 심지어 이전의 결정이 부정확할 때에도 에러 가능성이 더 낮다는 것을 알 수 있다. 위의 분석을 확장함으로써, 도 8 및 도 9에 도시된 바와 같은 DFFE 토폴로지에서, 최종 스테이지 슬라이서들(
Figure 112020010489132-pat00025
)의 BER이 초기 스테이지 슬라이서들(
Figure 112020010489132-pat00026
)의 BER보다 더 낮다는 결론을 내릴 수 있다.
에러 검출의 확률은 다음으로서 표현될 수 있으며:
Figure 112020010489132-pat00027
수학식 5
여기서
Figure 112020010489132-pat00028
은
Figure 112020010489132-pat00029
에서의 에러 확률을 나타내고
Figure 112020010489132-pat00030
은
Figure 112020010489132-pat00031
에 에러가 있을 때
Figure 112020010489132-pat00032
에서의 에러 확률을 나타낸다. 위의 수학식으로부터,
Figure 112020010489132-pat00033
임을 알 수 있다. DFFE의 이 성질은 원하는 BER 레벨에 도달하기까지 또는 ISI가 아니라 노이즈에 의해 제한된 SNR로 인해 추가의 BER 감소가 가능하지 않은 스테이지에 도달하기까지 DFFE의 다수의 스테이지들을 캐스케이드하고 각각의 반복의 BER을 점진적으로 낮추는데 사용될 수 있다. 2 스테이지 DFFE(1002)를 위한 블록도가 도 10에 도시되어 있다. 더 구체적으로는, 제1 스테이지(1004)가 잠정 결정을 제1 FIR 필터(1008)에 제공하는 잠정 결정 슬라이서(1006)를 포함할 수도 있다. 제1 접합부(1010)로부터의 등화된 신호가 제2 스테이지(1012)에 제공될 수도 있으며, 제2 스테이지는 잠정 결정 슬라이서라고 간주될 수 있는 결정 슬라이서(1014)를 포함한다. 결정 슬라이서(1014)로부터의 양자화된 결정들은 제2 FIR 필터(1016)에 제공될 수도 있다. 제2 접합부(1018)로부터 발생되는 등화된 신호는 결정 슬라이서(1020)에 제공될 수도 있다.
각각의 스테이지의 BER 관계들은 다음과 같이 표현될 수 있다.
Figure 112020010489132-pat00034
수학식 6
위의 수학식은 다수의 스테이지들을 위해 일반화되고 확장된다.
본 개시물의 예들에 따라서, 결정 슬라이서들, 이를테면 결정 슬라이서들(904 및/또는 910)은, 성질이 본질적으로 비선형이지만, 일부 단순화 가정들에 기초하여, 분석의 목적으로 한 선형 모델이 구축될 수 있다. 결정 슬라이서들, 이를테면 결정 슬라이서들(904 및/또는 910)을 사용하는 하나의 잠재적 단점은, 결정 슬라이서들이 노이즈가 통과하는 것을 차단하고 따라서 슬라이서는 노이즈 분석을 위한 개방 회로인 것으로서 간주될 수 있다는 것이다. FIR에서는 슬라이서들의 사용으로 인한 노이즈 향상이 없고 따라서 이 분석을 위해, 신호 등화 사례가 고려될 수 있다는 것은 명백하다.
완전히 등화된 경우, 슬라이서들의 전 및 후의 신호 레벨들은 그것들의 대응하는 로직 진폭 레벨들에 있다. 따라서 슬라이서는 이러한 경우들에 대해 단락된 것으로서 간주될 수 있다. 더 정확하게 하기 위해, α의 스케일링 계수를 사용할 수 있지만; 이 분석의 목적으로, α=1이다.
'm' 개 프리커서 탭들 및 'n' 개 포스트커서 탭들이 있는 이상적인 피드백 등화기를 고려하면, 이러한 등화기에 대한 수학식은 수학식 7에 의해 주어진다:
Figure 112020010489132-pat00035
수학식 7
이는 위의 수학식이 프리커서 탭 정정 또한 포함한다는 것을 제외하면 DFE와 유사한 반면, DFE는 포스트커서 ISI 정정만으로 제한된다. 장래의 심볼들의 사용을 요구하기 때문에 위의 등화기를 실현하는 실제적인 방법이 없다는 것에 또한 주의해야 한다. 이 분석은 단순히 DFFE의 성능과 이러한 이상적인 등화기를 비교하는 것이다.
따라서, 이러한 이상적인 피드백 등화기를 위한 선형화된 모델이 도 11에서 도시되어 있다. 이 이상적인 등화기의 피드백 경로에서의 FIR(1102)은 도 5 및 도 7a에 도시된 FIR과 유사하고 수학식 8에 의해 주어진다:
Figure 112020010489132-pat00036
수학식 8
이 이상적인 등화기의 전달 함수(
Figure 112020010489132-pat00037
)는 아래의 수학식 9에서 도시된 바와 같은 도 7a의 선형 모델을 따른다:
Figure 112020010489132-pat00038
수학식 9
테일러(Taylor) 급수 전개를 사용하면, 위의 수학식은 수학식 10으로서 표현될 수 있다:
Figure 112020010489132-pat00039
수학식 10
이제, 도 12에 도시된 DFFE(이를테면 도 5의 DFFE(510))의 선형화된 모델을 고려하면, DFFE의 전달 함수
Figure 112020010489132-pat00040
는,
Figure 112020010489132-pat00041
로서 표현될 수 있다. 따라서, DFFE 전달 함수는 이상적인 등화기의 더 높은 차수의 항들이 없다. 그러나, 다수의 DFFE 스테이지들을 캐스케이드함으로써, 각각의 더 높은 차수의 항은 모든 추가적인 반복 스테이지로 실현될 수 있다. 예를 들어, 도 13에 도시된 바와 같은 2 스테이지 DFFE의 선형화된 모델이 제1 스테이지(1302) 및 제2 스테이지(1304)를 포함한다. 2 스테이지 DFFE의 전달 함수
Figure 112020010489132-pat00042
는 수학식 11에 의해 주어진다:
Figure 112020010489132-pat00043
수학식 11
마찬가지로, 3 스테이지 DFFE의 전달 함수, DFFE,
Figure 112020010489132-pat00044
는, 수학식 12에 의해 주어진다:
Figure 112020010489132-pat00045
수학식 12
그 분석은 이상적인 등화기의 더 높은 차수의 항들이 DFFE의 대응하는 스테이지들을 추가함으로써 실현될 수 있음을 보여주기 위해 확장될 수 있다. 합리적인 시작 SNR을 가진 실제 애플리케이션의 경우, DFFE는 처음 몇 번의 반복들 내에, 심지어 프리커서 탭들로도 이상적인 피드백 등화기의 성능과는 동일한 성능을 성취할 수 있다. 하지만 DFFE의 이점은 이상적인 피드백 등화기가 구현 가능하지 않지만, DFFE는 심지어 프리커서 탭들을 포함하더라도 쉽게 구현될 수 있다는 것이다.
DFFE, 이를테면 도 5의 DFFE(510)는, 더 높은 차수의 DFFE를 실현하기 위해 다수 회 캐스케이드될 수 있는 반복 등화기이다. 더 높은 차수의 멀티 탭 DFFE를 구축하기 위해, 단일 스테이지 DFFE에서의 멀티 탭 DFFE, 이를테면 도 8의 DFFE(800)로서 묘사된 것은, 프리커서 탭들(1404) 및 포스트커서 탭들(1406)로부터 커서 경로(1402)를 분리함으로써 도 14에 도시된 바와 같은 DFFE(1400)를 제공하도록 수정될 수도 있다. 따라서, 커서 경로(1402)로부터의 커서는 이전의 스테이지로부터 변경되지 않는 각각의 후속 스테이지에 제공된다. 예를 들어, 커서 경로(1502)는 제1 스테이지(1504), 제2 스테이지(1508), 및 제3 스테이지(1512)에 제공될 수도 있다. 도 14로 되돌아가면, 프리커서 탭들(1404) 및 포스트커서 탭들(1406)은 순시(instant) DFFE의 잠정 결정 슬라이서들(1408)에 제공되며, 접합부(1410)에서 스케일링되고 합산되어 출력으로서 제공될 수도 있다. 도 15에 묘사된 바와 같이, 제1 스테이지(1504)로부터의 출력(1506)은 제2 스테이지(1508)에 제공되고 제2 스테이지(1508)로부터의 출력(1510)은 제3 스테이지(1512)에 제공된다. 따라서, 도 15에 도시된 바와 같은 세 개의 단일 스테이지 DFFE 모듈들을 캐스케이드함으로써, 3차 DFFE가 실현될 수도 있다.
요구되는 DFFE 스테이지들의 수는 초기 결정들의 BER의 함수일 수도 있다. 처음의 BER이 더 나을수록, 더 적은 수의 DFFE 스테이지들이 요구될 수도 있다. 초기 잠정 결정들의 품질을 개선하기 위해, DFE 슬라이서 출력들은 도 14 및 도 15에 묘사된 원시 슬라이서 출력들 대신 사용될 수도 있다. 다시 말하면, 도 16에 도시된 바와 같은 3 스테이지 DFFE(1600)는 DFE 출력들(1602)을 제1 스테이지(1604)에서의 초기 잠정 결정들로서 사용한다. DFE 슬라이서 출력들(1602)을 수용하기 위해, 단일 스테이지 DFFE들(1604, 1608, 및 1612)은 DFFE(1604, 1608, 및 1612) 외부의 슬라이서들을 이용함으로써 결정들을 입력들로서 취하도록 수정되었다. 이 캐스케이드식 DFFE 구성, 이를테면 도시된 바와 같은 3 스테이지 DFFE(1600)의 사용은, 잔류 ISI를 제거할 뿐만 아니라 MM CDR에 대해 최적화된 펄스 성형을 가능하게 하여 SerDes 튜닝에 대해 낮은 민감도를 갖는 강건한 성능으로 이어진다. 따라서, DFFE(1604, 1608, 및/또는 1612)와 같은 DFFE(1600)의 단일 스테이지가 도 17에서 DFFE(1700)로서 묘사된다. DFFE(1700)는 도 14의 DFFE(1400)와 유사하지만 DFFE(1400)의 결정 슬라이서들(1408)이 DFFE(1700) 내에 포함되지 않는다는 점에서 상이하다. 다시 말하면, 결정 슬라이서들, 이를테면 결정 슬라이서들(1606 및 1610)은, 도 16에 묘사된 바와 같이, 각각 DFFE들(1604 및 1608) 외부에 있다. DFFE(1700)는 프리커서 탭들(1704) 및 포스트커서 탭들(1706)로부터 커서 경로(1702)를 여전히 분리시킨다.
SerDes에서 MM CDR와 등화 블록들을 통합함에 있어 가장 큰 도전과제들 중 하나는 CDR과 등화 적응 사이의 원치 않은 커플링 메커니즘들을 해결하는 조인트 적응 해법을 결정하는 것이다. CDR, 등화 및 조인트 적응의 자신의 고유 조합을 갖는 제안된 SerDes 수신기 아키텍처(500)는 CDR과 등화 적응 사이에 임의의 원치 않는 커플링을 해결할 뿐만 아니라 그 아키텍처는 MM CDR 및 전체 SerDes 마진들에 대해 최적인 방식으로 CDR 노드에서 펄스 응답을 또한 성형한다.
FFE, DFE 및 DFFE와 같은 등화 블록들의 적응은 타겟 등화된 신호 레벨들과 비교할 때 신호의 에러 전력을 최소화하는 최소 평균 제곱(least mean squares)(LMS) 알고리즘을 사용하여 일반적으로 구현된다. 등화 탭 계수들의 적응의 목표는 그들 탭 포지션들에서 임의의 잔류 ISI를 제거하는 것이다. 이 논의는 각각 h - 1 및 h1, 제1 프리커서 탭 ISI 및 제1 포스트커서 탭 ISI에 초점을 맞출 것인데, MM CDR이 그것들에 의해 주로 영향을 받기 때문이다. MM CDR에 대한 잠금 상태는 h - 1 = h1에 의해 주어진다. 단지 완전함을 위해 여기서 열거되는 MM CDR PED는, 수학식 13의 PED 수학식에 기초한 신호 레벨
Figure 112020010489132-pat00046
:
Figure 112020010489132-pat00047
수학식 13
또는 수학식 14의 PED 수학식에 기초한 에러
Figure 112020010489132-pat00048
:
Figure 112020010489132-pat00049
수학식 14
를 사용하여 구현된다.
CDR과 등화 사이의 커플링 문제를 극복하기 위해, CDR 노드에서 잔류 ISI를 도입하는 것과 같은 다양한 기법들이 과거에 사용되었지만; 이러한 기법들은 얼마나 많은 잔류 ISI를 도입할지에 관해 전체 마진들 및 튜닝 복잡도에 영향을 주는 비용에 영향을 미친다. 제안된 SerDes 수신기 아키텍처(500)는 등화 데이터 경로에서 중간 노드로부터 탭핑되는 CDR과 프리커서 및 포스트커서 둘 다의 ISI를 보상하는 후속 등화 스테이지들을 가짐으로써 이들 커플링 문제들을 해결한다. 예를 들어, 도 5로 되돌아가면, CDR(526)은 FFE(502)와 접합부(504) 사이에서 탭핑되는 한편, DFFE(510), DFFE(512), 및 DFFE(514)를 포함하는 등화 스테이지들은 프리커서 및 포스트커서 둘 다의 ISI를 보상한다. CDR(526) 및 최종 등화된 노드들 양쪽 모두에서 ISI를 가산하거나 또는 감산하는 능력과 커플링되어, 최종 등화된 노드에서 임의의 잔류 ISI 없이 MM CDR에 최적인 방식으로 CDR 노드(526)에서 펄스 응답을 제공한다.
최적화된 CDR 펄스 성형을 보장하는 제안된 SerDes 수신기 아키텍처의 속성들이 아래에서 요약된다. 더 구체적으로는, MM CDR PED가 h - 1 = h 1의 수렴 조건과 함께 사용되도록 CDR은 예를 들어 FFE 노드(526)로부터 탭핑되고 프리커서 ISI(h - 1) 및 포스트커서 ISI(h 1) 둘 다를 보상하는 능력을 갖는 DFFE들(510, 512, 및 514)과 같은 하나 이상의 DFFE들이 뒤따른다. 더구나, 적응은 최종 등화된 노드로부터 유도되며; 다시 말하면, LMS 적응은 FFE 및 DFFE 둘 다의 등화로 가는데 사용된다. 예를 들어, 적응이 예를 들어 LMS 계수들(524)을 이용하여 FFE 노드에서 ISI를 최소화함에 따라, 펄스 응답은 MM CDR을 더 나은 수렴 포인트에 대해 더욱 대칭적으로 구동시키는 것이 되는데; 왜냐하면 DFFE 적응은 병렬로 실행되어 ― 예를 들어 DFFE들(510, 512, 및 514)에 LMS 계수들을 제공하며, 멀티스테이지 DFFE는 MM CDR 적응에 의해 h - 1 및 h 1의 측면에서 대칭적인 CDR 노드(526)에서 보이는 잔류 ISI를 제거하며; 최종적인 결과는 최종 등화된 노드에서의 잔류 ISI의 불리함 없이 MM CDR에 거의 최적인 CDR 노드(526)에서의 대칭적 펄스 응답이기 때문이다.
신뢰성 있는 수렴을 위해, CDR의 적응 루프 이득은 FFE의 적응 루프 이득보다 더 높게 일반적으로 설정되며, 이는 결국 DFFE의 적응 루프 이득보다 더 높게 설정된다. 위에서 강조표시된 바와 같은 CDR 펄스 성형 메커니즘의 추가 세부사항들이 아래에서 추가로 설명된다.
등화는 FFE 및 DFFE 사이에서 공유되어, 예를 들어 그것들의 LMS 계수들 양쪽 모두를 DFFE 노드에서의 최종 ISI가 영이 되는 방식으로 적응 구동된다. 다시 말하면, => h 1(DFFE) = 0, h 1(DFFE) = 0 → LMS 적응에 의해 구동됨.
이는 CDR 노드일 수도 있는 FFE 노드에 잔류 ISI가 있는 것을 보장한다. FFE 노드(502)에서의 잔류 ISI의 양은 적응된 FFE 계수들(524) 및 DFFE 계수들(520)에 의존하며 이는 결국 FFE 및 DFFE 적응의 상대 루프 이득들에 의해 결정된다. 영이 아닌 DFFE 계수들과 0에서의 최종 ISI로, DFFE가 보상했던 잔류 ISI가 FFE 노드(502)에 있을 수도 있다. 다시 말하면, => h -1(FFE) ≠ 0, h 1(FFE) ≠ 0 → DFFE 공유 적응으로 인함.
MM CDR이 병렬로 적응되고 있기 때문에, CDR 노드(526)에서 h - 1 = h 1인 경우 잠금 상태가 발생한다. 다시 말하면, => h - 1(FFE) = h 1(FFE) → MM CDR에 의해 구동됨.
따라서, MM CDR, FFE 및 DFFE의 조인트 적응에 의해 보장되는 FFE 노드(502) 또는 CDR 노드(526)에서의 영이 아닌 ISI를 갖는 대칭적 펄스 응답이 있다. 다시 말하면, => h - 1(FFE) = h 1(FFE) ≠ 0 → MM CDR, FFE 및 DFFE의 조인트 적응에 의해 구동됨.
이는 MM CDR에 대한 최적의 조건이다. 심지어 적응 전의 펄스 응답이 비대칭이더라도, 시스템은 CDR 노드(526)에서 영이 아닌 ISI를 갖는 대칭적 펄스 응답이 있는 방식으로, ISI가 FFE 노드(502)(이는 CDR 노드(526)임) 및 DFFE 노드(이는 최종 등화된 노드임) 둘 다에서 주입되거나 또는 제거되어 수렴한다. 일부 경우들에서, ISI는 FFE 노드(502)에서 주입되어 펄스 응답이 대칭적이게 하고 전체 ISI가 영이 되도록 한다.
대칭적 CDR 펄스 성형은 h -1 및 h 1 DFFE 계수들을 같아지게 강제하고 그것들 중 하나만을 적응 또는 고정시킴으로써 적응을 단순화시키고 전체 시스템 수렴을 고속화하는데 활용될 수 있다.
잔류 ISI를 사용하는 이전의 CDR 조정 기구들 비해 이 CDR 펄스 성형 절차의 장점은 CDR 노드(526)에서의 잔류 ISI가 전체 BER에 영향이 거의 없거나 없는 후속 DFFE 스테이지들(510, 512, 및 514)에 의해 완전히 보상된다는 것이다. 더욱이, 잔류 ISI는 h - 1 = h 1로 하여 대칭적 방식으로 도입되며, 이는 MM CDR에 최적이다. 펄스 응답이 CDR 노드(526)에서의 잔류 ISI의 양과 무관하게 대체로 대칭적이기 때문에, CDR은 펄스 응답의 피크 근처에서 잠기고 상대 적응 루프 이득들에 의해 결정되는 수렴된 값들에 덜 민감하다.
CDR 노드(526)에서 대칭적 펄스 응답을 가진다는 다른 이점이 존재한다. CDR 잠금 포인트는 CDR 노드(526)에서의 펄스 응답에 의해 결정되고 이와 같이 심지어 CDR 노드가 CDR 노드(526)의 눈에 비해 최적의 포인트에서 잠기더라도, 완전히 등화된 노드, 예를 들어 DFFE(514)의 출력에서의 눈에 비하여 반드시 최적이 아님으로써, 심지어 ISI가 완전히 보상되더라도, 완전히 등화된 노드, 예를 들어 DFFE(514)의 출력에서 타이밍 마진들을 아마도 감소시킨다. 그러나, 부분적으로 등화된 CDR 노드(526)에서의 대칭적 펄스 응답으로, 부분적으로 등화된 눈에 의해 결정된 바와 같은 최적의 CDR 잠금 포인트는 완전히 등화된 눈에 비하여 최적의 잠금 포인트에 상당히 가까운 경향이 있다. 이는 부분적으로 등화된 눈이 완전히 등화된 눈 위에 중첩될 때, 제로 교차 포인트들이 유사하기 때문이다. 이는 아래에 보인 바와 같이 단순화된 분석으로 결론을 내릴 수 있다.
완전히 등화된 눈의 경우, 제로 교차 포인트는 눈의 피크 전 또는 후의 절반의 UI 포인트에 있다. 대칭적 펄스 응답을 갖는 부분적으로 등화된 신호의 경우, 0 -> 1 전이에 대한 피크 전의 절반의 UI 포인트에서의 펄스 응답 값은 수학식 15에서 도시된 바와 같이 근사화될 수 있으며:
Figure 112020010489132-pat00050
( 0 → 1 전이의 경우 ) 수학식 15
여기서 각각
Figure 112020010489132-pat00051
는 펄스 피크 전의 절반 UI 포인트에서의 신호 값이며, h -0.5는 절반 UI 프리커서 ISI 값이고 h 0.5는 절반 UI 포스터커서 ISI 값이다. 대칭적 펄스 응답의 경우, h - 0.5 가 h 0.5와 동일한 것으로 간주될 수 있다. 그러므로, 수학식 16에 의해 제공된 바와 같이,
Figure 112020010489132-pat00052
( 0 → 1 전이의 경우 ) 수학식 16
마찬가지로,
Figure 112020010489132-pat00053
( 1 → 0 전이의 경우 ).
위의 수학식들에 기초하여, 부분적으로 등화된 눈 및 완전히 등화된 눈에 대한 제로 교차 포인트들은 서로 중첩될 때 동일한 로케이션에 있다. 그러므로, 양 눈들을 기준으로 한 최적의 CDR 잠금 포인트들은 유사하다. 이 분석은 제1 프리커서 및 포스트커서 탭들을 넘어서는 ISI 충격이 없다고 가정하는 단순화된 가정들에 기초한다. 그러나, 그것들이 우세한 ISI 항들이고 CDR이 그것들에 의해서만 주로 영향을 받기 때문에, 그 결론들은 여전히 유효하다.
최소 평균 제곱(LMS) 기반 적응이 본 명세서에서 개시되지만, 그리고 일부 실시형태들이 최소 평균 제곱(LMS) 계수들을 참조할 수도 있지만, 다른 수단에 의해 유도되는 계수들은 본 개시물의 범위 내에 있다.
도 18은 일부 실시형태들에 따른 채널로부터 수신된 입력 신호로부터 데이터를 생성하는 방법을 예시하는 흐름도이다. 그 방법은 도 5에 도시된 SerDes 수신기 아키텍처(500)로 구현될 수 있지만, 예시된 방법은 다른 아키텍처들에 적용 가능하다. 도 18과 연계하여 도 5를 참조하면, 단계 1810에서, 샘플들이 FFE(502)에 의해 구현된 샘플링 모듈로 입력 신호로부터 생성된다. 단계 1812에서, 잠정 결정 슬라이서(506)가 생성된 샘플들 중 각각의 생성된 샘플에 적용되고, 잠정 결정 슬라이서의 출력은 단계 1814에서 하나 이상의 DFFE들(510, 512, 514)에 의한 하나 이상의 필터 계수들을 이용하여 연산된다. 단계 1816에서, 필터 탭 연산으로부터의 결과적인 출력은 합산 접합부(516)에서 결합된다.
하나의 예에서, 결정 피드포워드 등화기(DFFE)가 제공된다. DFFE는 수신된 신호를 상이한 시간 지연량들에 의해 샘플링하도록 구성되는 복수의 프리커서 탭들, 수신된 신호를 상이한 시간 지연량들에 의해 샘플링하도록 구성되는 복수의 포스트커서 탭들, 및 수신된 신호를 샘플링하도록 구성되는 커서 탭을 포함할 수도 있다. 더구나, DFFE는 복수의 프리커서 탭들 및 복수의 포스트커서 탭들로부터의 출력들을 양자화하도록 구성되는 복수의 잠정 결정 슬라이서들과, 복수의 잠정 결정 슬라이서들에 의해 제공되는 스케일링된 출력들과 커서 탭으로부터의 수신된 샘플링된 신호를 결합하도록 구성되는 합산 엘리먼트를 포함할 수도 있다.
다른 예에서, 결정 피드포워드 등화기(DFFE)를 포함하는 직렬화기/역직렬화기 수신기가 제공된다. DFFE는 수신된 신호를 샘플링하도록 구성되는 제1 프리커서 탭과, 수신된 신호를 제1 지연된 양에 의해 샘플링하도록 구성되는 제2 프리커서 탭을 포함하는 복수의 프리커서 탭들을 포함할 수도 있다. DFFE는 수신된 신호를 제2 지연된 양에 의해 샘플링하도록 구성되는 커서 탭과, 복수의 포스트커서 탭들을 추가적으로 포함할 수도 있다. 복수의 포스트커서 탭들은 수신된 신호를 제3 지연된 양에 의해 샘플링하도록 구성되는 제1 포스트커서 탭과, 수신된 신호를 제4 지연된 양에 의해 샘플링하도록 구성되는 제2 포스트커서 탭을 포함한다. DFFE는 제1 프리커서 탭으로부터 샘플링된 신호를 수신하고 제1 양자화된 출력을 제1 곱셈기에 제공하도록 구성되는 제1 잠정 결정 슬라이서, 제2 프리커서 탭으로부터 샘플링된 신호를 수신하고 제2 양자화된 출력을 제2 곱셈기에 제공하도록 구성되는 제2 잠정 결정 슬라이서, 제1 포스트커서 탭으로부터 샘플링된 신호를 수신하고 제3 양자화된 출력을 제3 곱셈기에 제공하도록 구성되는 제3 잠정 결정 슬라이서, 및 제2 포스트커서 탭으로부터 샘플링된 신호를 수신하고 제4 양자화된 출력을 제4 곱셈기에 제공하도록 구성되는 제4 잠정 결정 슬라이서를 포함하는 복수의 잠정 결정 슬라이서들을 추가적으로 포함할 수도 있다. DFFE는 커서 탭에 의해 제공된 샘플링된 신호로부터 제1 곱셈기, 제2 곱셈기, 제3 곱셈기, 및 제4 곱셈기의 각각으로부터의 출력들을 감산하고 그 차이를 등화된 출력 신호로서 제공하도록 구성되는 합산 엘리먼트를 또한 포함할 수도 있다.
다른 예에서, 채널로부터 수신된 입력 신호로부터 데이터를 생성하는 방법이 제공된다. 그 방법은 샘플링 모듈로 입력 신호로부터 샘플들을 생성하는 단계, 생성된 샘플들 중 각각의 생성된 샘플에 잠정 결정 슬라이서를 적용하는 단계, 하나 이상의 필터 계수들을 이용하여 잠정 결정 슬라이서의 출력을 연산하는 단계, 및 필터 탭 동작들의 결과적인 출력을 결합하는 단계를 포함할 수도 있다.
전술한 바는 본 기술분야의 통상의 기술자들이 본 개시물의 양태들을 더 잘 이해할 수도 있도록 여러 실시형태들의 특징들을 개괄한다. 본 기술분야의 통상의 기술자들은 동일한 목적들을 수행하며 그리고/또는 본 명세서에서 소개되는 실시형태들의 동일한 장점들을 성취하기 위한 다른 공정들 및 구조체들을 설계 또는 수정하기 위한 근거로서 본 개시물을 쉽사리 사용할 수도 있다는 것을 이해할 것이다. 본 기술분야의 통상의 기술자들은 이러한 동등한 구성들이 본 개시물의 정신 및 범위로부터 벗어나지 않는다는 것과, 본 개시물의 정신 및 범위로부터 벗어남 없이 본 발명 내에서 다양한 변경들, 치환들, 및 개조들을 할 수도 있다는 것 또한 알아야 한다.
실시예
실시예 1. 결정 피드포워드 등화기(decision feedforward equalizer)에 있어서,
상이한 시간 지연량들에 의해 수신된 신호를 샘플링하도록 구성되는 복수의 프리커서(precursor) 탭들;
상이한 시간 지연량들에 의해 상기 수신된 신호를 샘플링하도록 구성되는 복수의 포스트커서(postcursor) 탭들;
상기 수신된 신호를 샘플링하도록 구성되는 커서 탭;
상기 복수의 프리커서 탭들 및 복수의 포스트커서 탭들로부터의 출력들을 양자화(quantize)하도록 구성되는 복수의 잠정 결정 슬라이서들(tentative decision slicers); 및
상기 복수의 잠정 결정 슬라이서들에 의해 제공되는 스케일링된 출력들과 상기 커서 탭으로부터의 상기 수신된 샘플링된 신호를 결합하도록 구성되는 합산 엘리먼트
를 포함하는, 결정 피드포워드 등화기.
실시예 2. 실시예 1에 있어서,
상기 수신된 신호는 비등화된(non-equalized) 신호인 것인, 결정 피드포워드 등화기.
실시예 3. 실시예 1에 있어서,
상기 수신된 신호는 피드포워드 등화기로부터 수신되는 것인, 결정 피드포워드 등화기.
실시예 4. 실시예 1에 있어서,
상기 합산 엘리먼트에 의해 제공되는 차이는 등화된 신호인 것인, 결정 피드포워드 등화기.
실시예 5. 실시예 4에 있어서,
상기 등화된 신호를 샘플링하도록 구성되는 복수의 제2 프리커서 탭들;
상기 등화된 신호를 샘플링하도록 구성되는 복수의 제2 포스트커서 탭들;
상기 등화된 신호를 샘플링하도록 구성되는 커서 탭;
상기 복수의 제2 프리커서 탭들 및 복수의 제2 포스트커서 탭들로부터의 출력들을 양자화하도록 구성되는 복수의 제2 잠정 결정 슬라이서들; 및
상기 복수의 제2 잠정 결정 슬라이서들에 의해 제공되는 스케일링된 출력들과 상기 커서 탭에 의해 제공되는 샘플링된 등화된 신호를 결합하도록 구성되는 제2 합산 엘리먼트
를 더 포함하는, 결정 피드포워드 등화기.
실시예 6. 실시예 5에 있어서,
상기 제2 합산 엘리먼트의 출력은, 제1 합산 엘리먼트의 출력보다 더 작은 비트 에러 레이트를 갖는 것인, 결정 피드포워드 등화기.
실시예 7. 실시예 1에 있어서,
포스트커서 탭 수가 프리커서 탭 수보다 더 큰 것인, 결정 피드포워드 등화기.
실시예 8. 직렬화기/역직렬화기(serializer/deserializer) 수신기에 있어서,
결정 피드포워드 등화기를 포함하며, 상기 결정 피드포워드 등화기는,
복수의 프리커서 탭들로서,
수신된 신호를 샘플링하도록 구성되는 제1 프리커서 탭과,
제1 지연된 양에 의해 상기 수신된 신호를 샘플링하도록 구성되는 제2 프리커서 탭
을 포함하는, 상기 복수의 프리커서 탭들;
제2 지연된 양에 의해 상기 수신된 신호를 샘플링하도록 구성되는 커서 탭;
복수의 포스트커서 탭들로서,
제3 지연된 양에 의해 상기 수신된 신호를 샘플링하도록 구성되는 제1 포스트커서 탭과,
제4 지연된 양에 의해 상기 수신된 신호를 샘플링하도록 구성되는 제2 포스트커서 탭
을 포함하는, 상기 복수의 포스트커서 탭들;
복수의 잠정 결정 슬라이서들로서,
상기 제1 프리커서 탭으로부터 샘플링된 신호를 수신하고 제1 양자화된 출력을 제1 곱셈기에 제공하도록 구성되는 제1 잠정 결정 슬라이서와,
상기 제2 프리커서 탭으로부터 샘플링된 신호를 수신하고 제2 양자화된 출력을 제2 곱셈기에 제공하도록 구성되는 제2 잠정 결정 슬라이서와,
상기 제1 포스트커서 탭으로부터 샘플링된 신호를 수신하고 제3 양자화된 출력을 제3 곱셈기에 제공하도록 구성되는 제3 잠정 결정 슬라이서와,
상기 제2 포스트커서 탭으로부터 샘플링된 신호를 수신하고 제4 양자화된 출력을 제4 곱셈기에 제공하도록 구성되는 제4 잠정 결정 슬라이서
를 포함하는, 상기 복수의 잠정 결정 슬라이서들; 및
상기 커서 탭에 의해 제공되는 샘플링된 신호로부터 상기 제1 곱셈기, 상기 제2 곱셈기, 상기 제3 곱셈기, 및 상기 제4 곱셈기의 각각으로부터의 출력들을 감산하고 그 차이를 등화된 출력 신호로서 제공하도록 구성되는 합산 엘리먼트
을 포함하는 것인, 직렬화기/역직렬화기 수신기.
실시예 9. 실시예 8에 있어서,
상기 제1 곱셈기는 상기 제1 양자화된 출력에 제1 계수를 곱하며, 상기 제2 곱셈기는 상기 제2 양자화된 출력에 제2 계수를 곱하며, 상기 제3 곱셈기는 상기 제3 양자화된 출력에 제3 계수를 곱하고, 상기 제4 곱셈기는 상기 제4 양자화된 출력에 제1 계수를 곱하는 것인, 직렬화기/역직렬화기 수신기.
실시예 10. 실시예 8에 있어서,
상기 수신된 신호 및 상기 등화된 출력 신호에 커플링되는 제2 차동 피드포워드 등화기를 더 포함하는, 직렬화기/역직렬화기 수신기.
실시예 11. 실시예 10에 있어서,
상기 제2 차동 피드포워드 등화기의 합산 엘리먼트가, 상기 등화된 출력 신호로부터 상기 제2 차동 피드포워드 등화기의 복수의 곱셈기들에 의해 제공되는 출력들을 감산하도록 구성되는 것인, 직렬화기/역직렬화기 수신기.
실시예 12. 실시예 11에 있어서,
상기 제2 차동 피드포워드 등화기의 상기 합산 엘리먼트는, 출력으로서, 제2 등화된 출력 신호를 제공하도록 구성되는 것인, 직렬화기/역직렬화기 수신기.
실시예 13. 실시예 12에 있어서,
상기 제2 등화된 출력 신호는, 상기 합산 엘리먼트로부터 제공되는 상기 등화된 출력 신호보다 더 작은 비트 에러 레이트를 가지는 것인, 직렬화기/역직렬화기 수신기.
실시예 14. 실시예 8에 있어서,
상기 수신된 신호는 비등화된 신호인 것인, 직렬화기/역직렬화기 수신기.
실시예 15. 실시예 8에 있어서,
포스트커서 탭 수가 프리커서 탭 수보다 더 크도록 제3 포스트커서 탭을 더 포함하는, 직렬화기/역직렬화기 수신기.
실시예 16. 채널로부터 수신된 입력 신호로부터 데이터를 생성하는 방법에 있어서,
샘플링 모듈로 상기 입력 신호로부터 샘플들을 생성하는 단계;
생성된 샘플들 중 각각의 생성된 샘플에 잠정 결정 슬라이서를 적용하는 단계;
하나 이상의 필터 계수를 사용하여 잠정 결정 슬라이서의 출력에 대해 연산하는 단계; 및
상기 필터 연산들로부터의 결과적인 출력을 결합하는 단계
를 포함하는, 채널로부터 수신된 입력 신호로부터 데이터를 생성하는 방법.
실시예 17. 실시예 16에 있어서,
상기 입력 신호로부터 상기 생성된 샘플들의 각각은 시간 지연량만큼 서로 지연되는 것인, 채널로부터 수신된 입력 신호로부터 데이터를 생성하는 방법.
실시예 18. 실시예 16에 있어서,
복수의 프리커서 탭들로 복수의 제1 샘플들을 생성하는 단계; 및
복수의 포스트커서 탭들로 복수의 제2 샘플들을 생성하는 단계를 더 포함하고,
상기 프리커서 탭들 및 상기 포스트커서 탭들에 의해 생성된 샘플들의 각각은 상기 잠정 결정 슬라이서에 제공되는 것인, 채널로부터 수신된 입력 신호로부터 데이터를 생성하는 방법.
실시예 19. 실시예 18에 있어서,
복수의 제2 프리커서 탭들과 복수의 제2 포스트커서 탭들 사이의 커서 탭에 상기 결과적인 출력을 제공하는 단계를 더 포함하는, 채널로부터 수신된 입력 신호로부터 데이터를 생성하는 방법.
실시예 20. 실시예 18에 있어서,
프리커서 탭들보다 더 많은 포스트커서 탭들이 있는 것인, 채널로부터 수신된 입력 신호로부터 데이터를 생성하는 방법.

Claims (10)

  1. 결정 피드포워드 등화기(decision feedforward equalizer)에 있어서,
    상이한 시간 지연량들에 의해 수신된 신호를 샘플링하도록 구성되는 복수의 프리커서(precursor) 탭들;
    상이한 시간 지연량들에 의해 상기 수신된 신호를 샘플링하도록 구성되는 복수의 포스트커서(postcursor) 탭들;
    상기 수신된 신호를 샘플링하도록 구성되는 커서 탭;
    상기 복수의 프리커서 탭들 및 복수의 포스트커서 탭들로부터의 출력들을 양자화(quantize)하도록 구성되는 복수의 잠정 결정 슬라이서들(tentative decision slicers); 및
    상기 복수의 잠정 결정 슬라이서들에 의해 제공되는 스케일링된 출력들과 상기 커서 탭으로부터의 상기 수신된 샘플링된 신호를 결합하도록 구성되는 합산 엘리먼트
    를 포함하는, 결정 피드포워드 등화기.
  2. 제1항에 있어서,
    상기 수신된 신호는 비등화된(non-equalized) 신호인 것인, 결정 피드포워드 등화기.
  3. 제1항에 있어서,
    상기 수신된 신호는 피드포워드 등화기로부터 수신되는 것인, 결정 피드포워드 등화기.
  4. 제1항에 있어서,
    상기 합산 엘리먼트에 의해 제공되는 차이는 등화된 신호인 것인, 결정 피드포워드 등화기.
  5. 제4항에 있어서,
    상기 등화된 신호를 샘플링하도록 구성되는 복수의 제2 프리커서 탭들;
    상기 등화된 신호를 샘플링하도록 구성되는 복수의 제2 포스트커서 탭들;
    상기 등화된 신호를 샘플링하도록 구성되는 커서 탭;
    상기 복수의 제2 프리커서 탭들 및 복수의 제2 포스트커서 탭들로부터의 출력들을 양자화하도록 구성되는 복수의 제2 잠정 결정 슬라이서들; 및
    상기 복수의 제2 잠정 결정 슬라이서들에 의해 제공되는 스케일링된 출력들과 상기 커서 탭에 의해 제공되는 샘플링된 등화된 신호를 결합하도록 구성되는 제2 합산 엘리먼트
    를 더 포함하는, 결정 피드포워드 등화기.
  6. 제5항에 있어서,
    상기 제2 합산 엘리먼트의 출력은, 제1 합산 엘리먼트의 출력보다 더 작은 비트 에러 레이트를 갖는 것인, 결정 피드포워드 등화기.
  7. 제1항에 있어서,
    포스트커서 탭 수가 프리커서 탭 수보다 더 큰 것인, 결정 피드포워드 등화기.
  8. 직렬화기/역직렬화기(serializer/deserializer) 수신기에 있어서,
    결정 피드포워드 등화기를 포함하며, 상기 결정 피드포워드 등화기는,
    복수의 프리커서 탭들로서,
    수신된 신호를 샘플링하도록 구성되는 제1 프리커서 탭과,
    제1 지연된 양에 의해 상기 수신된 신호를 샘플링하도록 구성되는 제2 프리커서 탭
    을 포함하는, 상기 복수의 프리커서 탭들;
    제2 지연된 양에 의해 상기 수신된 신호를 샘플링하도록 구성되는 커서 탭;
    복수의 포스트커서 탭들로서,
    제3 지연된 양에 의해 상기 수신된 신호를 샘플링하도록 구성되는 제1 포스트커서 탭과,
    제4 지연된 양에 의해 상기 수신된 신호를 샘플링하도록 구성되는 제2 포스트커서 탭
    을 포함하는, 상기 복수의 포스트커서 탭들;
    복수의 잠정 결정 슬라이서들로서,
    상기 제1 프리커서 탭으로부터 샘플링된 신호를 수신하고 제1 양자화된 출력을 제1 곱셈기에 제공하도록 구성되는 제1 잠정 결정 슬라이서와,
    상기 제2 프리커서 탭으로부터 샘플링된 신호를 수신하고 제2 양자화된 출력을 제2 곱셈기에 제공하도록 구성되는 제2 잠정 결정 슬라이서와,
    상기 제1 포스트커서 탭으로부터 샘플링된 신호를 수신하고 제3 양자화된 출력을 제3 곱셈기에 제공하도록 구성되는 제3 잠정 결정 슬라이서와,
    상기 제2 포스트커서 탭으로부터 샘플링된 신호를 수신하고 제4 양자화된 출력을 제4 곱셈기에 제공하도록 구성되는 제4 잠정 결정 슬라이서
    를 포함하는, 상기 복수의 잠정 결정 슬라이서들; 및
    상기 커서 탭에 의해 제공되는 샘플링된 신호로부터 상기 제1 곱셈기, 상기 제2 곱셈기, 상기 제3 곱셈기, 및 상기 제4 곱셈기의 각각으로부터의 출력들을 감산하고 그 차이를 등화된 출력 신호로서 제공하도록 구성되는 합산 엘리먼트
    을 포함하는 것인, 직렬화기/역직렬화기 수신기.
  9. 제8항에 있어서,
    상기 제1 곱셈기는 상기 제1 양자화된 출력에 제1 계수를 곱하며, 상기 제2 곱셈기는 상기 제2 양자화된 출력에 제2 계수를 곱하며, 상기 제3 곱셈기는 상기 제3 양자화된 출력에 제3 계수를 곱하고, 상기 제4 곱셈기는 상기 제4 양자화된 출력에 제1 계수를 곱하는 것인, 직렬화기/역직렬화기 수신기.
  10. 채널로부터 수신된 입력 신호로부터 데이터를 생성하는 방법에 있어서,
    복수의 프리커서 탭들에 의해, 상기 입력 신호로부터 상이한 시간 지연량들에 의해 샘플들을 생성하는 단계;
    복수의 포스트커서 탭들에 의해, 상기 입력 신호로부터 상이한 시간 지연량들에 의해 샘플들을 생성하는 단계;
    커서 탭에 의해, 상기 입력 신호를 샘플링하는 단계;
    상기 복수의 프리커서 탭들로부터의 샘플들과 상기 복수의 포스트커서 탭들로부터의 샘플들 중 각각의 샘플에 잠정 결정 슬라이서를 적용하여 상기 복수의 프리커서 탭들로부터의 샘플들과 상기 복수의 포스트커서 탭들로부터의 샘플들을 양자화하고 상기 잠정 결정 슬라이서의 출력을 생성하는 단계;
    하나 이상의 필터 계수를 사용하여 상기 잠정 결정 슬라이서의 출력에 대해 연산하는 단계; 및
    상기 필터 계수로부터의 결과적인 출력과 상기 커서 탭으로부터의 샘플 신호를 결합하는 단계
    를 포함하는, 채널로부터 수신된 입력 신호로부터 데이터를 생성하는 방법.
KR1020200011818A 2019-01-31 2020-01-31 프리커서 및 포스트커서 탭들이 있는 멀티 탭 결정 피드포워드 등화기 KR102252008B1 (ko)

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