KR102248789B1 - 이미지 해상도에 따라 리소스를 공유할 수 있는 애플리케이션 프로세서와 이를 포함하는 장치들 - Google Patents

Abstract

애플리케이션 프로세서는 제1수직 스케일러와 제1수평 스케일러를 포함하는 제1스케일러와, 제2수직 스케일러와 제2수평 스케일러를 포함하는 제2스케일러를 포함하고, 상기 제2수직 스케일러는 상기 제1스케일러와 상기 제2스케일러에 의해 공유된다. 상기 애플리케이션 프로세서는 상기 제2수직 스케일러를 상기 제1수직 스케일러에 병렬로 접속하고 상기 제2수직 스케일러로부터 상기 제2수평 스케일러를 분리하는 선택 회로를 더 포함한다.

Description

이미지 해상도에 따라 리소스를 공유할 수 있는 애플리케이션 프로세서와 이를 포함하는 장치들{APPLICATION PROCESSOR FOR SHARING RESOURCE BASED ON IMAGE RESOLUTION AND DEVICES HAVING SAME}

본 발명의 개념에 따른 실시 예는 집적 회로에 관한 것으로, 특히 이미지 해상도에 따라 리소스를 공유할 수 있는 애플리케이션 프로세서와 이를 포함하는 장치들에 관한 것이다.

디스플레이의 해상도가 증가함에 따라, 상기 디스플레이에서 디스플레이될 입력 이미지의 크기가 증가한다. 이에 따라, 디스플레이에서 요구되는 성능과 대역폭이 증가한다. 디스플레이의 해상도가 증가함에 따라, 상기 디스플레이의 전력 소모는 증가한다. 상기 전력 소모를 줄이기 위해, 메모리-투-메모리 작동을 최소화하는 방법에 대한 필요성이 증가하고 있다.

실시간 작동(on-the fly operation)을 통해 이미지를 스케일-다운하기 위해, 스케일 작동을 수행할 수 있는 스케일러는 정해진 데이터 레이트(data rate)에서 많은 양의 데이터를 메모리로부터 리드하고, 리드된 데이터를 스케일-다운해야 한다.

스케일러의 내부 처리량(throughput)에 따라 상기 스케일러의 스케일-다운 비율(scale-down ratio)은 제약될 수 있다. 스케일-다운 비율을 높이기 위해 스케일러의 내부 처리량이 증가하면, 상기 스케일러의 면적이 증가한다. 이에 따라, 상기 스케일러의 제조 비용이 증가한다.

본 발명이 이루고자 하는 기술적인 과제는 이미지의 해상도에 따라 상기 이미지를 스케일할 수 있는 리소스를 공유할 수 있는 애플리케이션 프로세서와 이를 포함하는 장치들을 제공하는 것이다.

본 발명의 실시 예에 따른 애플리케이션 프로세서는 제1수직 스케일러와 제1수평 스케일러를 포함하는 제1스케일러와, 제2수직 스케일러와 제2수평 스케일러를 포함하는 제2스케일러를 포함하고, 상기 제2수직 스케일러는 상기 제1스케일러와 상기 제2스케일러에 의해 공유된다.

상기 애플리케이션 프로세서는, 선택 신호에 응답하여, 상기 제2수직 스케일러를 상기 제1수직 스케일러에 병렬로 접속하고 상기 제2수직 스케일러로부터 상기 제2수평 스케일러를 분리하는 선택 회로를 더 포함한다.

상기 애플리케이션 프로세서는 처리될 이미지의 해상도에 기초하여 상기 이미지의 타입을 결정하고, 상기 선택 신호를 생성하는 선택 신호 생성 회로를 더 포함한다.

상기 선택 회로는, 상기 이미지가 제1타입임을 지시하는 상기 선택 신호에 응답하여, 상기 제1타입의 제1이미지에 상응하는 제1픽셀들을 상기 제1수직 스케일러로 전송과 병렬적으로 상기 제1타입의 제2이미지에 상응하는 제2픽셀들을 상기 제2수직 스케일러로 전송한다. 상기 선택 회로는, 상기 이미지가 제2타입임을 지시하는 상기 선택 신호에 응답하여, 상기 제2타입의 제3이미지에 상응하는 제3픽셀들의 제1그룹을 상기 제1수직 스케일러로 전송하고 상기 제3픽셀들의 제2그룹을 상기 제2수직 스케일러로 전송한다.

상기 애플리케이션 프로세서는 상기 제1픽셀들 또는 상기 제3픽셀들을 출력하는 제1DMA 컨트롤러와, 상기 제2픽셀들을 출력하는 제2DMA 컨트롤러를 더 포함한다.

상기 선택 회로는, 상기 제1타입임을 지시하는 상기 선택 신호에 응답하여, 상기 제1수직 스케일러로부터 출력된 수직으로 스케일된 픽셀들을 상기 제1수평 스케일러로 출력하고 상기 제2수직 스케일러로부터 출력된 수직으로 스케일된 픽셀들을 상기 제2수평 스케일러로 출력한다.

상기 선택 회로는, 상기 이미지가 상기 제2타입임을 지시하는 상기 선택 신호에 응답하여, 상기 제2수직 스케일러로부터 출력된 수직으로 스케일된 픽셀들을 상기 제1수평 스케일러로만 출력한다.

상기 제1이미지와 상기 제2이미지 각각의 해상도는 상기 제2이미지의 해상도보다 작을 수 있다.

상기 애플리케이션 프로세서는 상기 제1수직 스케일러에 의해 수직으로 스케일된 상기 제1픽셀들 또는 상기 제1그룹을 저장하는 제1라인 메모리와, 상기 제2수직 스케일러에 의해 수직으로 스케일된 상기 제2픽셀들 또는 상기 제2그룹을 저장하는 제2라인 메모리를 더 포함한다.

상기 제1수직 스케일러, 상기 제1수평 스케일러, 상기 제2수직 스케일러, 및 상기 제2수평 스케일러 중에서 상기 제1수평 스케일러의 픽셀 처리량(throughput)이 가장 크다.

본 발명의 실시 예에 따른 시스템 온 칩은 이미지 소스와, 제1수직 스케일러와 제1수평 스케일러를 포함하는 제1스케일러와, 제2수직 스케일러와 제2수평 스케일러를 포함하는 제2스케일러를 포함하고, 상기 제1수직 스케일러는 상기 이미지 소스로부터 전송되고 복수의 라인들에 상응하는 픽셀들의 제1그룹을 수직으로 스케일하고, 상기 제1스케일러와 상기 제2스케일러에 의해 공유되는 상기 제2수직 스케일러는 상기 픽셀들의 제2그룹을 수직으로 스케일한다.

상기 제1수평 스케일러는 상기 제1수직 스케일러에 의해 수직으로 스케일된 픽셀들과 상기 제2수직 스케일러에 의해 수직으로 스케일된 픽셀들을 수평으로 스케일한다.

상기 제1그룹과 상기 제2그룹은 실시간으로(on-the-fly) 상기 제1수직 스케일러와 상기 제2수직 스케일러로 순차적으로 전송된다.

상기 이미지 소스는 메모리와 모뎀(modem) 중에서 어느 하나일 수 있다.

본 발명의 실시 예에 따른 휴대용 컴퓨팅 장치는 이미지 소스와, 제1수직 스케일러와 제1수평 스케일러를 포함하는 제1스케일러와, 제2수직 스케일러와 제2수평 스케일러를 포함하는 제2스케일러를 포함하고, 상기 제1수직 스케일러는 상기 이미지 소스로부터 전송되고 복수의 라인들에 상응하는 픽셀들의 제1그룹을 수직으로 스케일하고, 상기 제1스케일러와 상기 제2스케일러에 의해 공유되는 상기 제2수직 스케일러는 상기 픽셀들의 제2그룹을 수직으로 스케일하고, 상기 제1수평 스케일러는 상기 제1수직 스케일러에 의해 수직으로 스케일된 픽셀들과 상기 제2수직 스케일러에 의해 수직으로 스케일된 픽셀들을 수평으로 스케일하고, 수평으로 스케일된 픽셀들을 출력한다.

상기 휴대용 컴퓨팅 장치는 상기 수평으로 스케일된 픽셀들에 상응하는 디스플레이 데이터를 디스플레이하는 디스플레이를 더 포함하고, 상기 디스플레이 데이터는 MIPI(R) 디스플레이 시리얼 인터페이스를 통해 상기 디스플레이로 전송된다.

본 발명의 실시 예에 따른 애플리케이션 프로세서의 작동 방법은 이미지 소스로부터 스케일될 이미지를 수신하는 단계와, 상기 이미지의 해상도에 기초하여 선택 신호를 생성하는 단계와, 선택 회로가, 상기 이미지가 제1타입임을 지시하는 상기 선택 신호에 응답하여, 제1수직 스케일러와 제1수평 스케일러를 직렬로 접속하는 동시에 제2수직 스케일러와 제2수평 스케일러를 직렬로 접속하고, 상기 이미지가 제2타입임을 지시하는 상기 선택 신호에 응답하여, 상기 제2수직 스케일러를 상기 제1수직 스케일러에 병렬로 접속하고 상기 제2수직 스케일러를 상기 제1수평 스케일에 접속하고 상기 제2수직 스케일러로부터 상기 제2수평 스케일러를 분리하는 단계를 포함한다.

상기 제1타입은 제1해상도에 관련되고 상기 제2타입은 제2해상도에 관련되고, 상기 제1해상도는 상기 제2해상도보다 작다.

본 발명의 실시 예에 따른 스케일러들을 포함하는 애플리케이션 프로세서는 이미지 해상도에 따라 상기 스케일러들의 일부를 공유할 수 있는 효과가 있다.

본 발명의 실시 예에 따른 스케일러들을 포함하는 애플리케이션 프로세서는 병렬 처리를 통해 전력 소모를 감소시키면서 이미지를 실시간으로 스케일할 수 있는 효과가 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 이미지 처리 시스템의 블록도를 나타낸다.
도 2는 각각이 제1해상도를 갖는 이미지들을 스케일하는 도 1에 도시된 스케일러들의 작동을 설명하기 위한 개념도이다.
도 3은 상기 제1해상도보다 큰 제2해상도를 갖는 하나의 이미지를 스케일하는 도 1에 도시된 스케일러들의 작동을 설명하기 위한 개념도이다.
도 4는 도 1에 도시된 수직 스케일러들의 작동을 설명하기 위한 개념도이다.
도 5는 본 발명의 다른 실시 예에 따른 이미지 처리 시스템의 블록도를 나타낸다.
도 6은 도 1 또는 도 5에 도시된 이미지 처리 시스템의 작동을 설명하기 위한 플로우차트이다.
도 7은 본 발명의 또 다른 실시 예에 따른 이미지 처리 시스템의 블록도를 나타낸다.
도 8은 각각이 제1해상도를 갖는 이미지들을 스케일하는 도 7에 도시된 스케일러들의 작동을 설명하기 위한 개념도이다.
도 9는 상기 제1해상도보다 큰 제2해상도를 갖는 하나의 이미지를 스케일하는 도 7에 도시된 스케일러들의 작동을 설명하기 위한 개념도이다.
도 10은 본 발명의 또 다른 실시 예에 따른 이미지 처리 시스템의 블록도를 나타낸다.
도 11은 클락 신호 당 처리되는 픽셀들을 설명하기 위한 개념도이다.

본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.

본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.

제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.

어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.

도 1은 본 발명의 일 실시 예에 따른 이미지 처리 시스템의 블록도를 나타낸다. 도 1을 참조하면, 이미지 처리 시스템(100)은 처리 회로(110)와 메모리(112)를 포함한다.

이미지 처리 시스템(100)은 PC(personal computer), 데스크 탑 컴퓨터, 랩-탑 컴퓨터, 워크스테이션 컴퓨터, 또는 휴대용 컴퓨팅 장치를 포함할 수 있다. 상기 휴대용 컴퓨팅 장치는 이동 전화기, 스마트 폰, 태블릿(tablet) PC, 모바일 인터넷 장치(mobile internet device(MID)), 멀티미디어 장치(multimedia device), 디지털 카메라, 캠코더, 또는 웨어러블 컴퓨터로 구현될 수 있다.

처리 회로(110)는 집적 회로(IC), 시스템 온 칩(system on chip(SoC)), 애플리케이션 프로세서(application processor(AP)), 또는 모바일 AP로 구현될 수 있다.

처리 회로(110)는 프로세서(120)와 시스템 메모리(122)를 포함할 수 있다. 실시 예에 따라, 처리 회로(110)는 모뎀(124)을 더 포함할 수 있다. 예컨대, 프로세서(120)는 IC, AP, 또는 모바일 AP로 구현될 수 있다. 모뎀(124)을 통해 수신된 데이터는 컨트롤러(240)의 제어에 따라 시스템 메모리(122)에 저장될 수 있다. 예컨대, 시스템 메모리(122)에 저장된 데이터는 각 이미지(IM1, IM2, 및 IM3)를 의미할 수 있다.

프로세서(120)는 DMA 컨트롤러들(130-1과 130-2), 제1스케일러(132-1), 제2스케일러(132-2), 선택 회로(134), 및 선택 신호 생성 회로(136)를 포함할 수 있다.

제1DMA 컨트롤러(130-1)는 제1해상도를 갖는 제1이미지(IM1) 또는 제2해상도를 갖는 제3이미지(IM3)를 시스템 메모리(122)로부터 리드하고, 리드된 제1이미지 (IM1) 또는 제3이미지(IM3)를 선택 회로(134)로 전송할 수 있다.

제1해상도는 제2해상도보다 낮을 수 있다. 예컨대, 제1이미지(IM1)는 풀-HD (full high definition) 이미지일 수 있고, 제3이미지(IM3)는 UHD(ultra high definition) 이미지일 수 있으나 이에 한정되는 것은 아니다.

제2DMA 컨트롤러(130-2)는 제1해상도를 갖는 제2이미지(IM2)를 시스템 메모리(122)로부터 리드하고, 리드된 제2이미지(IM2)를 선택 회로(134)로 전송할 수 있다. 제2이미지(IM2)는 풀-HD 이미지일 수 있다.

하나의 프레임은 제1이미지(IM1)와 제2이미지(IM2)를 포함할 수 있다. 도 1에서는 설명의 편의를 위해, 2개의 DMA 컨트롤러들(130-1과 130-2)과 2개의 스케일러들(132-1과 132-2)이 도시되어 있으나 이는 예시적인 것에 불과하다. 따라서, 본 발명의 기술적 사상은 DMA 컨트롤러들(130-1과 130-2)의 개수와 스케일러들(132-1과 132-2)의 개수에 한정되는 것은 아니다. 또한, DMA 컨트롤러들(130-1과 130-2)의 개수와 스케일러들(132-1과 132-2)의 개수는 동일할 수도 있고 서로 다를 수도 있다.

선택 신호 생성 회로(136)는, 프로세서(120)에서 처리될 각 이미지(IM1, IM2, 및 IM3)의 해상도(resolution)에 기초하여, 각 이미지(IM1, IM2, 및 IM3)의 타입을 결정하고, 결정 결과에 해당하는 선택 신호(SEL)를 생성할 수 있다. 각 이미지(IM1, IM2, 및 IM3)는 실시간(on the fly)으로 각 스케일러(132-1과 132-2)에 의해 스케일링(예컨대, 스케일-다운 또는 스케일-업)될 수 있다.

제1타입의 이미지는 제1해상도에 상응하는 각 이미지(IM1과 IM2)를 의미할 수 있고, 제2타입의 이미지는 제2해상도에 상응하는 이미지(IM3)를 의미할 수 있다. 본 명세서에서는 설명의 편의를 위해, 이미지의 타입을 제1타입과 제2타입으로 분류하나 이에 한정되는 것은 아니다. 따라서, 분류될 수 있는 이미지의 타입은 3개 이상일 수 있다.

예컨대, 선택 신호 생성 회로(136)는 메모리(112), 시스템 메모리(122), 또는 모뎀(124)으로부터 전송된 이미지의 해상도에 기초하여 상기 이미지의 타입을 결정하고, 결정 결과에 해당하는 선택 신호(SEL)를 생성할 수 있다. 따라서 이미지 소스(image cource)는 메모리(112), 시스템 메모리(122), 또는 모뎀(124)일 수 있다. 실시 예에 따라, 이미지 처리 시스템(100)이 카메라를 더 포함할 때, 상기 카메라는 이미지 소스의 기능을 수행할 수 있다.

실시 예들에 따라, 메모리(112)는 하드디스크 드라이브(hard disk drive(HDD), 솔리드 스테이트 드라이브(solid state drive(SSD), SD 카드(secure digital(SD) card), 멀티미디어 카드(multimedia card(MMC)), 임베디드 MMC (embedded MMC(eMMC)), USB(universal serial bus) 플래시 드라이브, 또는 유니버셜 플래시 스토리지(universal flash storage)로 구현될 수 있다. 메모리(112)는 제거가능한 메모리(removable memory)할 수 있다.

시스템 메모리(122)는 RAM(random access memory), DRAM(dynamic RAM), 또는 SRAM(static RAM)으로 구현될 수 있다. 시스템 메모리(122)는 플래시 메모리, 상변환 RAM(phase change RAM(PRAM)), 저항 RAM(resistive RAM(RRAM), 또는 STT-MRAM (spin-transfer torque random-access memory )으로 구현될 수 있다.

선택 신호 생성 회로(136)는 컨트롤러(240), CPU(242), 및 선택 신호 생성기 (244)를 포함할 수 있다. 컨트롤러(240)는 프로세서(120)에서 처리될 이미지의 해상도에 기초하여 이미지의 타입을 결정하고, 결정 결과에 상응하는 정보를 CPU (242)로 전송한다. CPU(242)는, 상기 정보에 기초하여, 설정 정보를 선택 신호 생성기(244)로 전송할 수 있다. 실시 예들에 따라, 선택 신호 생성기(244)는 레지스터(register)로 구현될 수 있다. 이 경우, 상기 레지스터는 CPU(242)로부터 출력된 설정 정보에 기초하여 선택 신호(SEL)를 생성할 수 있다. 예컨대, 레지스터는 SFR (special function register)로 구현될 수 있다.

CPU(242)는, 컨트롤러(240)에 의해 생성된 정보에 기초하여, DMA 컨트롤러들 (130-1과 130-2) 각각의 작동, 예컨대, 인에이블 또는 디스에이블을 제어할 수 있다. 인에이블된 DMA 컨트롤러는, CPU(242)의 제어에 따라, 시스템 메모리(122)에 저장된 이미지(IM1, IM2, 또는 IM3)에 포함된 픽셀들을 패치할 수 있다.

예컨대, 프로세서(120)에서 처리될(또는 스케일될) 이미지의 해상도가 제1해상도일 때, 선택 신호 생성 회로(136)는 제1레벨(예컨대, 로우 레벨 또는 로직 0)을 갖는 선택 신호(SEL)를 선택 회로(134)로 출력할 수 있다.

그러나, 프로세서(120)에서 처리될(또는 스케일될) 이미지의 해상도가 제2해상도일 때, 선택 신호 생성 회로(136)는 제2레벨(예컨대, 하이 레벨 또는 로직 1)을 갖는 선택 신호(SEL)를 선택 회로(134)로 출력할 수 있다.

선택 회로(134)는 제1선택기(230), 분배기(distributor; 231), 제2선택기 (232), 제3선택기(234), 및 제4선택기(236)를 포함할 수 있다. 실시 예들에 따라 선택기들(230, 232, 및 234)은 멀티플렉서로 구현될 수 있고, 선택기(236)는 디-멀티플렉서로 구현될 수 있다.

도 2는 각각이 제1해상도를 갖는 이미지들을 스케일하는 도 1에 도시된 스케일러들의 작동을 설명하기 위한 개념도이다.

선택 신호 생성 회로(136)가 제1레벨(L)을 갖는 선택 신호(SEL)를 출력할 때, 스케일러들(132-1과 132-2)의 작동들은 도 1과 도 2를 참조하여 설명된다.

프로세서(120)에서 처리될 이미지의 해상도가 제1해상도일 때, CPU(242)의 제어에 따라 각 DMA 컨트롤러(130-1과 130-2)는 인에이블된다고 가정한다. 또한, 각 DMA 컨트롤러(130-1과 130-2)는, 시스템 메모리(122)에 대한 리드 액세스(read access) 회수를 줄이기 위해, 각 이미지(IM1과 IM2)에 포함된 하나 또는 그 이상의 라인들에 포함된 픽셀들을 저장할 수 있는 메모리(또는 버퍼)를 포함한다고 가정한다.

제1DMA 컨트롤러(130-1)는 제1선택기(230)를 통해 제1수직 스케일러(210)에 접속되고, 제2DMA 컨트롤러(130-2)는 제2선택기(232)를 통해 제2수직 스케일러 (220)에 접속되고, 제1수직 스케일러(210)는 제3선택기(234)를 통해 제1수평 스케일러(214)에 접속되고, 제2수직 스케일러(220)는 제4선택기(236)를 통해 제2수평 스케일러(224)에 접속된다.

제1수직 스케일러(210), 제1수평 스케일러(214), 제2수직 스케일러(220), 및 제2수평 스케일러(224) 중에서 제1수평 스케일러(214)의 픽셀 처리량(pixel throughput)이 가장 크다. 예컨대, 픽셀 처리량은 클락 신호마다 처리되는 픽셀의 개수로 정의될 수 있다.

제1수평 스케일러(214)가 최대 성능을 낼 수 있도록 설계된 후, 나머지 스케일러들(210, 220, 및 224) 중에서 제2수직 스케일러(220)는, 스케일될 이미지의 해상도에 따라, 제1스케일러(132-1)에 의해 사용될 수 있도록 설계된다. 따라서, 본 발명의 실시 에에 따른 프로세서(120) 또는 처리 회로(110)는, 스케일될 해상도에 따라, 리소스들(예컨대, 스케일러들)의 개수를 효율적으로 조절할 수 있는 효과가 있다.

제1DMA 컨트롤러(130-1)는 제1해상도에 상응하는 제1이미지(IM1)를 시스템 메모리(122)로 리드(또는 패치(fetch))하고, 리드된 제1이미지(IM1)를 제1선택기 (230)를 통해 제1수직 스케일러(210)로 전송할 수 있다.

제1DMA 컨트롤러(130-1)의 작동과 병렬적으로, 제2DMA 컨트롤러(130-2)는 제1해상도에 상응하는 제2이미지(IM2)를 시스템 메모리(122)로 리드(또는 패치 (fetch))하고, 리드된 제2이미지(IM2)를 제2선택기(232)를 통해 제2수직 스케일러 (220)로 전송할 수 있다. 이때, 제1이미지(IM1)와 제2이미지(IM2)는 하나의 프레임을 구성할 수 있다. 각 이미지(IM1와 IM2)는 복수의 픽셀들(pixels)을 포함한다. 상기 픽셀들은 RGB 포맷을 갖는 이미지 데이터 또는 YCbCr 포맷을 갖는 이미지 데이터일 수 있다. 상기 복수의 픽셀들은 복수의 라인들에 해당하는 이미지 데이터를 포함할 수 있다.

제1수직 스케일러(210)는 제1DMA 컨트롤러(130-1)로부터 전송된 제1이미지 (IM1)에 포함된 픽셀들을 제1라인 메모리(212)에 저장하고, 제1라인 메모리(212)에 저장된 픽셀들에 대해 수직으로 스케일링(vertical scaling)을 수행하고, 수직으로 스케일된 픽셀들을 제3선택기(234)를 통해 제1수평 스케일러(214)로 전송할 수 있다.

제1수직 스케일러(210)의 작동과 병렬적으로, 제2수직 스케일러(220)는 제2DMA 컨트롤러(130-2)로부터 전송된 제2이미지(IM2)에 포함된 픽셀들을 제2라인 메모리(222)에 저장하고, 제2라인 메모리(222)에 저장된 픽셀들에 대해 수직으로 스케일링을 수행하고, 수직으로 스케일된 픽셀들을 제4선택기(236)를 통해 제2수평 스케일러(224)로 전송할 수 있다.

제1수평 스케일러(214)는 제3선택기(234)를 통해 수신된 수직으로 스케일된 픽셀들에 대해 수평으로 스케일링(horizontal scaling)을 수행하고, 수평으로 스케일된 픽셀들(SIM11)을 출력할 수 있다.

제1수평 스케일러(214)의 작동과 병렬적으로, 제2수평 스케일러(224)는 제4선택기(236)를 통해 수신된 수직으로 스케일된 픽셀들에 대해 수평으로 스케일링을 수행하고, 수평으로 스케일된 픽셀들(SIM12)을 출력할 수 있다.

상술한 바와 같이, 선택 신호 생성 회로(136)가 제1레벨을 갖는 선택 신호 (SEL)를 생성할 때, 스케일러들(132-1과 132-2) 각각은 독립적으로 해당 이미지 (IM1과 IM2)에 포함된 픽셀들을 수직으로 그리고 수평으로 스케일하고, 수직으로 그리고 수평으로 스케일된 픽셀들(SIM11과 SIM12)을 생성할 수 있다. 스케일러들 (132-1과 132-2) 각각은 스케일-업(또는 업-스케일) 작동 또는 스케일-다운(또는 다운-스케일) 작동을 수행할 수 있다.

도 3은 상기 제1해상도보다 큰 제2해상도를 갖는 하나의 이미지를 스케일하는 도 1에 도시된 스케일러들의 작동을 설명하기 위한 개념도이고, 도 4는 도 1에 도시된 수직 스케일러들의 작동을 설명하기 위한 개념도이다.

선택 신호 생성 회로(136)가 제2레벨(H)을 갖는 선택 신호(SEL)를 출력할 때, 스케일러들(132-1과 132-2)의 작동은 도 1, 도 3, 및 도 4를 참조하여 설명된다.

프로세서(120)에서 처리될 이미지의 해상도가 제2해상도일 때, CPU(242)의 제어에 따라 제1DMA 컨트롤러(130-1)만이 인에이블된다고 가정한다.

제1DMA 컨트롤러(130-1)의 출력 단자는 제1선택기(230)의 입력 단자(0)와 분배기(231)의 입력 단자에 접속된다. 분배기(231)는, CPU(242)의 제어에 따라, 제1DMA 컨트롤러(130-1)로부터 출력된 픽셀들 중에서 제1그룹의 픽셀(또는 픽셀들)을 제1선택기 (230)의 입력 단자(1)로 전송하고 상기 픽셀들 중에서 제2그룹의 픽셀(또는 픽셀들)을 제2선택기(232)의 입력 단자(1)로 전송할 수 있다.

제1수직 스케일러(210)의 출력 단자는 제3선택기(234)의 입력 단자(0)와 머저(233)의 입력 단자에 접속된다. 머저(233)는, CPU(242)의 제어에 따라, 제1수직 스케일러(210)로부터 출력된 픽셀(또는 픽셀들)과 제4선택기(236)로부터 출력된 픽셀(또는 픽셀들)을 머징(merging)하고, 머지된 픽셀(또는 픽셀들)을 제3선택기 (234)로 출력할 수 있다.

제2선택기(232)는, 제2레벨을 갖는 선택 신호(SEL)에 따라, 제2DMA 컨트롤러 (130-2)로부터 제2수직 스케일러(220)를 분리하고 분배기(231)와 제2수직 스케일러(220)를 접속시킨다. 따라서, 제1스케일러(132-1)는 제2수직 스케일러(220)를 사용할 수 있다. 프로세서(120)에 의해 처리될 이미지의 해상도에 따라, 제2수직 스케일러(220)는 제1스케일러(132-1)에 의해 사용될 수도 있고 제2스케일러(132-2)에 의해 사용될 수도 있다. 즉, 제2수직 스케일러(220)는 제1스케일러(132-1)와 제2스케일러(132-2)에 의해 공유될 수 있는 구조를 갖는다.

제1DMA 컨트롤러(130-1)는, 시스템 메모리(122)에 대한 리드 액세스 회수를 줄이기 위해, 이미지(IM1 또는 IM3)에 포함된 하나 또는 그 이상의 라인들에 포함된 픽셀들을 저장할 수 있는 메모리(또는 버퍼)를 포함한다고 가정한다. 또한, 설명의 편의를 위해, 각 라인에 포함된 픽셀들의 개수는 4개라고 가정한다. 각 픽셀은 RGB 데이터 또는 YCbCR 데이터를 포함할 수 있다.

도 4에 도시된 바와 같이, 제1DMA 컨트롤러(130-1)는 k-번째 라인의 픽셀들 (P11, P12, P13, 및 P14)과 (k+1)-번째 라인의 픽셀들(P21, P22, P23, 및 P24)을 리드하고, 리드된 픽셀들(P11, P12, P13, P14, P21, P22, P23, 및 P24)을 제1DMA 컨트롤러(130-1) 내부의 메모리(또는 버퍼)에 저장한다고 가정한다.

제1분배 신호(DT1)가 하이 레벨일 때, 제1DMA 컨트롤러(130-1)는 제2해상도에 상응하는 제3이미지(IM3)에 포함된 k-번째 라인의 픽셀들(P11, P12, P13, 및 P14) 중에서 제1그룹(P11과 P13)를 제1선택기(230)의 입력 단자(1)로 전송한다. 제1선택기(230)는, 제2레벨을 갖는 선택 신호(SEL)에 응답하여, 제1그룹(P11과 P13)를 제1수직 스케일러(210)로 전송한다. 제1수직 스케일러(210)는 제1선택기(230)를 통해 전송된 제1그룹(P11과 P13)을 제1라인 메모리(212)에 저장한다.

제2분배 신호(DT2)가 하이 레벨일 때, 제1DMA 컨트롤러(130-1)는 제2해상도에 상응하는 제3이미지(IM3)에 포함된 k-번째 라인의 픽셀들(P11, P12, P13, 및 P14) 중에서 제2그룹(P12와 P14)를 제2선택기(232)의 입력 단자(1)로 전송한다. 제2선택기(232)는, 제2레벨을 갖는 선택 신호(SEL)에 응답하여, 제2그룹(P12와 P14)를 제2수직 스케일러(220)로 전송한다. 제2수직 스케일러(220)는 제2선택기(232)를 통해 전송된 제2그룹(P12와 P14)을 제2라인 메모리(222)에 저장한다.

제1분배 신호(DT1)가 하이 레벨일 때, 제1DMA 컨트롤러(130-1)는 제2해상도에 상응하는 제3이미지(IM3)에 포함된 (k+1)-번째 라인의 픽셀들(P21, P22, P23, 및 P24) 중에서 제1그룹(P21과 P23)를 제1선택기(230)의 입력 단자(1)로 전송한다. 제1선택기(230)는, 제2레벨을 갖는 선택 신호(SEL)에 응답하여, 제1그룹(P21과 P23)를 제1수직 스케일러(210)로 전송한다. 제1수직 스케일러(210)는 제1선택기 (230)를 통해 전송된 제1그룹(P21과 P23)을 제1라인 메모리(212)에 저장한다.

제2분배 신호(DT2)가 하이 레벨일 때, 제1DMA 컨트롤러(130-1)는 제2해상도에 상응하는 제3이미지(IM3)에 포함된 (k+1)-번째 라인의 픽셀들(P21, P22, P23, 및 P24) 중에서 제2그룹(P22와 P24)를 제2선택기(232)의 입력 단자(1)로 전송한다. 제2선택기(232)는, 제2레벨을 갖는 선택 신호(SEL)에 응답하여, 제2그룹(P22와 P24)를 제2수직 스케일러(220)로 전송한다. 제2수직 스케일러(220)는 제2선택기 (232)를 통해 전송된 제2그룹(P22와 P24)을 제2라인 메모리(222)에 저장한다.

도 4를 참조하여 설명한 바와 같이, k-번째 라인의 픽셀들(P11, P12, P13, 및 P14) 중에서 홀수 번째 픽셀들(P11과 P13)은 제1수직 스케일러(210)의 제어에 의해 제1라인 메모리(212)에 순차적으로 저장될 수 있고, k-번째 라인의 픽셀들 (P11, P12, P13, 및 P14) 중에서 짝수 번째 픽셀들(P12과 P14)은 제2수직 스케일러 (220)의 제어에 의해 제2라인 메모리(222)에 순차적으로 저장될 수 있다.

또한, (k+1)-번째 라인의 픽셀들(P21, P22, P23, 및 P24) 중에서 홀수 번째 픽셀들(P21과 P23)은 제1수직 스케일러(210)의 제어에 의해 제1라인 메모리(212)에 순차적으로 저장될 수 있고, (k+1)-번째 라인의 픽셀들(P21, P22, P23, 및 P24) 중에서 짝수 번째 픽셀들(P22과 P24)은 제2수직 스케일러(220)의 제어에 의해 제2라인 메모리(222)에 순차적으로 저장될 수 있다.

제1수직 스케일러(210)는 제1라인 메모리(212)에 저장된 제1그룹의 픽셀들 (P11, P13, P21, 및 P23)에 대해 컬럼 단위로 수직 스케일링을 수행할 수 있다. 제1수직 스케일러(210)의 작동과 병렬적으로, 제2수직 스케일러(220)는 제2라인 메모리(222)에 저장된 제2그룹의 픽셀들(P12, P14, P22, 및 P24)에 대해 컬럼 단위로 수직 스케일링을 수행할 수 있다.

예컨대, 제1수직 스케일러(210)는 픽셀들(P11과 P21, 및 P13와 P23)을 수직 스케일링하고 수직 스케일된 픽셀들(A와 B)을 생성할 수 있다. 또한, 제2수직 스케일러(220)는 픽셀들(P12과 P22, 및 P14와 P24)을 수직 스케일링하고 수직 스케일된 픽셀들(C와 D)을 생성할 수 있다. 도 4에서는 수직 스케일된 픽셀들(A, B, C, 및 D)을 생성하는 방법으로서 대응되는 픽셀들의 평균 값들을 생성하는 방법이 도시되어 있으나 이는 예시적인 것에 불과하다. 따라서, 수직 스케일된 픽셀들(A, B, C, 및 D)을 생성하는 방법(또는 인터폴레이션하는(interpolation) 방법)은 다양하게 적용될 수 있다.

제4선택기(236)는, 제2레벨을 갖는 선택 신호(SEL)에 응답하여, 제2수직 스케일러(220)로부터 출력된 픽셀들(CD)을 머저(233)로 전송한다.

머저(233)는, CPU(240)의 제어에 따라, 제1수직 스케일러(210)에 의해 수직 스케일된 픽셀들(A와 B)과 제2수직 스케일러(220)에 의해 수직 스케일된 픽셀들(C와 D)를 병합하고(merge), 병합된 픽셀들(ABCD)을 제3선택기(234)의 입력 단자(1)로 출력한다. 따라서, 제3선택기(234)는, 제2레벨을 갖는 선택 신호(SEL)에 응답하여, 입력 단자(1)를 통해 입력된 병합된 픽셀들(ABCD)을 제1수평 스케일러(214)로 전송한다. 따라서, 제1수평 스케일러(214)는 병합된 픽셀들(ABCD), 즉 수직 스케일된 픽셀들(ADCD)을 수평 스케일링하고, 수평 스케일된 픽셀들(SIM21)을 출력한다.

도 5는 본 발명의 다른 실시 예에 따른 이미지 처리 시스템의 블록도를 나타낸다. 도 1부터 도 5를 참조하면, 이미지 처리 시스템(100B)은 프로세서(310), 시스템 메모리(312), 및 디스플레이(314)를 포함할 수 있다. 이미지 처리 시스템 (100B)은 PC, 데스크 탑 컴퓨터, 랩-탑 컴퓨터, 워크스테이션 컴퓨터, 또는 휴대용 컴퓨팅 장치로 구현될 수 있다.

프로세서(310)는 복수의 DMA 컨트롤러들(130-1~130-n, n은 3 이상의 자연수), 선택 신호 생성 회로(136), 스위치 매트릭스(320), 복수의 스케일러들(330-1~330-m, m은 2 이상의 자연수), 및 블렌더(340)를 포함할 수 있다.

복수의 DMA 컨트롤러들(130-1~130-n) 각각의 구조와 작동은 도 1에 도시된 DMA 컨트롤러(130-1)의 구조와 작동과 실질적으로 동일 또는 유사하다.

선택 신호 생성 회로(136)는, 프로세서(310)에서 처리될 이미지의 해상도에 기초하여, 상기 이미지의 타입을 결정하고, 결정 결과에 해당하는 선택 신호들을 생성하고, 상기 선택 신호들 중에서 제1선택 신호를 스위치 매트릭스(320)로 전송하고 상기 선택 신호들 중에서 제2선택 신호를 복수의 스케일러들 (330-1~330-m)로 전송할 수 있다. 상기 제1선택 신호 및/또는 상기 제2선택 신호는 하나 또는 그 이상의 선택 신호들을 포함할 수 있다.

스위치 매트릭스(320)는, 제1선택 신호에 따라, 복수의 DMA 컨트롤러들(130-1~130-n) 중에서 적어도 하나로부터 출력된 픽셀들을 복수의 스케일러들(330-1~330-m) 중에서 적어도 하나의 스케일러로 전송하거나 블렌더(340)로 전송할 수 있다.

예컨대, 복수의 DMA 컨트롤러들(130-1~130-n) 중에서 적어도 하나로부터 출력된 픽셀들이 UI(user interface)일 때, 스위치 매트릭스(320)는, 제1선택 신호에 따라, 상기 UI에 상응하는 픽셀들을 블렌더(340)로 직접 전송할 수 있다.

복수의 스케일러들(330-1~330-m) 각각은 도 1에 도시된 제1스케일러(132-1), 제2스케일러(132-2), 및 선택 회로(134)를 포함할 수 있다. 따라서, 복수의 스케일러들(330-1~330-m) 각각에 포함된 구성 요소들(132-1, 132-2, 및 134)의 구조와 작동은 도 1부터 도 4를 참조하여 설명된 구성 요소들(132-1, 132-2, 및 134)의 구조와 작동과 실질적으로 동일 또는 유사하다.

블렌더(240)는 스위치 매트릭스(320)로부터 출력된 픽셀들과, 복수의 스케일러들(330-1~330-m) 중에서 적어도 하나로부터 출력된 수직으로 그리고 수평으로 스케일된 픽셀들을 수신하고, 수신된 픽셀들을 블렌딩하고, 블렌딩 결과에 상응하는 디스플레이 데이터를 디스플레이(314)로 전송할 수 있다.

예컨대, 상기 디스플레이 데이터는 MIPI^(R) 디스플레이 시리얼 인터페이스(display serial interface(DSI))를 통해 디스플레이(314)로 전송될 수 있다.

도 6은 도 1 또는 도 5에 도시된 이미지 처리 시스템의 작동을 설명하기 위한 플로우차트이다.

도 1부터 도 6을 참조하면, 컨트롤러(240)는 프로세서(120 또는 310)에서 처리될 이미지의 해상도에 따라 상기 이미지의 타입을 결정할 수 있다(S110). 선택 신호 생성 회로(136)는 결정된 타입에 상응하는 선택 신호(SEL)를 생성할 수 있다 (S112).

프로세서(120)에서 처리될 이미지의 해상도가 제2해상도이고 선택 신호 (SEL)가 도 3에 도시된 파형을 가질 때, 즉, 선택 신호(SEL)가 하이 레벨일 때 (S114), 도 3을 참조하여 설명한 바와 같이, 제1스케일러(132-1)의 제1수직 스케일러(210)는 제1라인 메모리(212)에 저장된 픽셀들을 수직으로 스케일링하고, 제1스케일러(132-1)와 제2스케일러(132-2)에 의해 공유되는 제2수직 스케일러(220)는 제2라인 메모리(222)에 저장된 픽셀들을 수직으로 스케일링한다(S116).

제1수평 스케일러(214)는 제1수직 스케일러(210)에 의해 수직으로 스케일된 픽셀들과 제2수직 스케일러(220)에 의해 수직으로 스케일된 픽셀들을 수신하고, 수신된 픽셀들을 수평으로 스케일한다(S118). 이때, 제2수직 스케일러(220)에 의해 수직으로 스케일된 픽셀들은 제4선택기(236)의 작동에 따라 제2수평 스케일러 (2214)로 전송되지 않는다.

그러나, 프로세서(120)에서 처리될 이미지의 해상도가 제1해상도이고 선택 신호(SEL)가 도 2에 도시된 파형을 가질 때, 즉 선택 신호(SEL)가 로우 레벨일 때 (S114), 도 2를 참조하여 설명한 바와 같이, 제1스케일러(132-1)는, 제1수직 스케일러(210)와 제1수평 스케일러(214)를 이용하여, 제1이미지(IM1)를 수직으로 그리고 수평으로 스케일하고, 수직으로 그리고 수평으로 스케일된 이미지(SIM11)를 생성한다(S120).

제1스케일러(132-1)의 작동과 병렬적(또는 동시에)으로, 제1스케일러(132-2)는, 제2수직 스케일러(220)와 제2수평 스케일러(224)를 이용하여, 제2이미지(IM2)를 수직으로 그리고 수평으로 스케일하고, 수직으로 그리고 수평으로 스케일된 이미지(SIM12)를 생성한다(S120).

도 7은 본 발명의 또 다른 실시 예에 따른 이미지 처리 시스템의 블록도를 나타낸다. 도 7을 참조하면, 이미지 처리 시스템(100-1)은 처리 회로(110)와 메모리(112)를 포함한다. 이미지 처리 시스템(100-1)은 PC, 데스크 탑 컴퓨터, 랩-탑 컴퓨터, 워크스테이션 컴퓨터, 또는 휴대용 컴퓨팅 장치를 포함할 수 있다.

처리 회로(110)는 집적 회로(IC), 시스템 온 칩(system on chip(SoC)), 애플리케이션 프로세서(application processor(AP)), 또는 모바일 AP로 구현될 수 있다.

프로세서(120)는 DMA 컨트롤러들(130-1과 130-2), 제1스케일러(132-1), 제2스케일러(132-2), 선택 회로(134), 및 선택 신호 생성 회로(136)를 포함할 수 있다.

제1수평 스케일러(214)의 입력 단자가 제1DMA 컨트롤러(130-1)의 출력 단자에 접속되고, 제2수평 스케일러(224)의 입력 단자가 제2DMA 컨트롤러(130-2)의 출력 단자에 접속된 것을 제외하면, 도 7에 도시된 이미지 처리 시스템(100-1)의 구조와 작동은 도 1에 도시된 이미지 처리 시스템(100)의 구조와 작동과 실질적으로 동일 또는 유사하다.

제1수평 스케일러(214)는 제1DMA 컨트롤러(130-1)로부터 출력된 이미지(IM1 또는 IM3)에 포함된 픽셀들을 수평으로 스케일하고 수평으로 스케일된 픽셀들을 제1선택 회로(230)의 입력 단자(0)와 분배기(231)의 입력 단자로 출력한다.

제2평 스케일러(224)는 제2DMA 컨트롤러(130-2)로부터 출력된 이미지(IM2)에 포함된 픽셀들을 수평으로 스케일하고 수평으로 스케일된 픽셀들을 제2선택 회로 (232)의 입력 단자(0)로 출력한다.

도 8은 각각이 제1해상도를 갖는 이미지들을 스케일하는 도 7에 도시된 스케일러들의 작동을 설명하기 위한 개념도이다.

선택 신호 생성 회로(136)가 제1레벨(H)을 갖는 선택 신호(SEL)를 출력할 때, 스케일러들(132-1과 132-2)의 작동들은 도 7과 도 8을 참조하여 설명된다.

프로세서(120)에서 처리될 이미지의 해상도가 제1해상도일 때, CPU(242)의 제어에 따라 각 DMA 컨트롤러(130-1과 130-2)는 인에이블된다고 가정한다.

제1수평 스케일러(214)는 제1선택기(230)를 통해 제1수직 스케일러(210)에 접속되고, 제2수평 스케일러(224)는 제2선택기(232)를 통해 제2수직 스케일러 (220)에 접속된다.

제1수평 스케일러(214)는 제1DMA 컨트롤러(130-1)로부터 출력된 제1해상도에 상응하는 제1이미지(IM1)에 포함된 픽셀들을 수평으로 스케일하고 수평으로 스케일된 픽셀들(HS1)을 제1수직 스케일러(210)로 전송한다.

제1수평 스케일러(214)의 작동과 병렬적으로 제2수평 스케일러(224)는 제2DMA 컨트롤러(130-2)로부터 출력된 제1해상도에 상응하는 제2이미지(IM2)에 포함된 픽셀들을 수평으로 스케일하고 수평으로 스케일된 픽셀들(HS2)을 제2수직 스케일러(220)로 전송한다.

제1수직 스케일러(210)는 수평으로 스케일된 픽셀들(HS1)을 제1라인 메모리 (212)에 저장하고, 제1라인 메모리(212)에 저장된 픽셀들에 대해 수직으로 스케일하고, 수직으로 스케일된 픽셀들(VS1)을 제3선택기(234)를 통해 출력할 수 있다.

제1수직 스케일러(210)의 작동과 병렬적으로, 제2수직 스케일러(220)는 수평으로 스케일된 픽셀들(HS2)을 제2라인 메모리(222)에 저장하고, 제2라인 메모리 (222)에 저장된 픽셀들에 대해 수직으로 스케일하고, 수직으로 스케일된 픽셀들(VS2)을 제4선택기(236)를 통해 출력할 수 있다.

도 9는 상기 제1해상도보다 큰 제2해상도를 갖는 하나의 이미지를 스케일하는 도 7에 도시된 스케일러들의 작동을 설명하기 위한 개념도이다.

선택 신호 생성 회로(136)가 제2레벨(H)을 갖는 선택 신호(SEL)를 출력할 때, 스케일러들(132-1과 132-2)의 작동은 도 4, 도 7, 및 도 9를 참조하여 설명된다.

프로세서(120)에서 처리될 이미지의 해상도가 제2해상도일 때, CPU(242)의 제어에 따라 제1DMA 컨트롤러(130-1)만이 인에이블된다고 가정한다.

제1수평 스케일러(214)는 제1DMA 컨트롤러(130-1)로부터 출력된 제1해상도에 상응하는 제3이미지(IM3)에 포함된 픽셀들을 수평으로 스케일하고, 수평으로 스케일된 픽셀들(HS1)을 제1선택기(230)의 입력 단자(0)와 분배기(231)의 입력 단자로 전송한다.

분배기(231)는, CPU(242)의 제어에 따라, 수평으로 스케일된 픽셀들(HS1)을 중에서 제1그룹의 픽셀(또는 픽셀들)을 제1선택기(230)의 입력 단자(1)로 전송하고 상기 픽셀들 중에서 제2그룹의 픽셀(또는 픽셀들)을 제2선택기(232)의 입력 단자 (1)로 전송할 수 있다.

제1수직 스케일러(210)의 출력 단자는 제3선택기(234)의 입력 단자(0)와 머저(233)의 입력 단자에 접속된다. 머저(233)는, CPU(242)의 제어에 따라, 제1수직 스케일러(210)로부터 출력된 픽셀(또는 픽셀들)과 제4선택기(236)로부터 출력된 픽셀(또는 픽셀들)을 병합(merging)하고, 병합된 픽셀(또는 픽셀들)을 제3선택기 (234)로 출력할 수 있다.

도 10은 본 발명의 또 다른 실시 예에 따른 이미지 처리 시스템의 블록도를 나타낸다.

도 1과 도 10을 참조하면, 각 선택기(230', 232', 234', 및 236')가 복수의 선택기들을 포함하고, 각 수직 스케일러(210'와 220')가 복수의 스케일러들을 포함하는 것을 제외하면, 도 10에 도시된 데이터 처리 시스템 (100-2)의 구조와 작동은 도 1에 도시된 데이터 처리 시스템(100)의 구조와 작동과 실질적으로 동일하다.

도 11은 클락 신호 당 처리되는 픽셀들을 설명하기 위한 개념도이다.

도 10과 도 11의 (a)를 참조하면, 제1수직 스케일러(210')가 4개의 스케일러들을 포함하고, 제1선택기(230')가 4개의 선택기들을 포함하고, 제2수직 스케일러 (220')가 4개의 스케일러들을 포함하고, 제2선택기(232')가 4개의 선택기들을 포함하고, 제3선택기(234')가 4개의 선택기들을 포함하고, 각 수평 스케일러(214와 224)는 하나의 수평 스케일러를 포함하고, 각 수직 스케일러(210'와 220')는 클락 신호마다 1개의 픽셀을 수직으로 스케일하고, 제1수평 스케일러(214)는 상기 클락 신호마다 4개의 픽셀들을 수평으로 스케일하고 제2수평 스케일러(224)는 상기 클락 신호마다 1개의 픽셀, 2개의 픽셀들, 또는 4개의 픽셀들을 수평으로 스케일한다고 가정한다.

제1스케일러(132-1), 제1선택기들(230'), 및 제3선택기들(234')의 작동은 다음과 같다.

분배기(231)는 4개의 픽셀들(P1~P4) 중에서 대응되는 픽셀을 4개의 선택기들 (230') 중에서 대응되는 선택기로 전송한다.

4개의 픽셀들(P1~P4) 중에서 대응되는 픽셀은 4개의 선택기들(230') 중에서 대응되는 선택기를 통해 4개의 수직 스케일러들(210') 중에서 대응되는 수직 스케일러로 전송된다. 또한, 분배기(231)는 4개의 픽셀들(P5~P8) 중에서 대응되는 픽셀을 4개의 선택기들(230') 중에서 대응되는 선택기로 전송한다. 4개의 픽셀들 (P5~P8) 중에서 대응되는 픽셀은 4개의 선택기들(230') 중에서 대응되는 선택기를 통해 4개의 수직 스케일러들(210') 중에서 대응되는 수직 스케일러로 전송된다.

제2스케일러(132-2), 제2선택기들(232'), 및 제4선택기들(236')의 작동은 제1스케일러(132-1), 제1선택기들(230'), 및 제3선택기들(234')의 작동과 실질적으로 동일 또는 유사하다.

도 10과 도 11의 (b)를 참조하면, 제1수직 스케일러(210')가 4개의 스케일러들을 포함하고, 제1선택기(230')가 4개의 선택기들을 포함하고, 제2수직 스케일러 (220')가 4개의 스케일러들을 포함하고, 제2선택기(232')가 4개의 선택기들을 포함하고, 제3선택기(234')가 4개의 선택기들을 포함하고, 각 수평 스케일러(214와 224)는 하나의 수평 스케일러를 포함하고, 각 수직 스케일러(210'와 220')는 클락 신호마다 2개의 픽셀들을 수직으로 스케일하고, 제1수평 스케일러(214)는 상기 클락 신호마다 4개의 픽셀들을 수평으로 스케일하고 제2수평 스케일러(224)는 상기 클락 신호마다 1개의 픽셀, 2개의 픽셀들, 또는 4개의 픽셀들을 수평으로 스케일한다고 가정한다.

제1스케일러(132-1), 제1선택기들(230'), 및 제3선택기들(234')의 작동은 다음과 같다.

8개의 픽셀들(P1~P8) 중에서 대응되는 한 쌍의 픽셀들(P1과 P2, P3와 P4, P5와 P6, 및 P7과 P8)은 4개의 선택기들(230') 중에서 대응되는 선택기를 통해 4개의 수직 스케일러들(210') 중에서 대응되는 수직 스케일러로 전송된다. 즉, 4개의 수직 스케일러들(210') 중에서 대응되는 수직 스케일러는 쌍을 이루는 픽셀들(VS1, VS2, VS3, 및 VS4)을 수직으로 스케일한다.

제2스케일러(132-2), 제2선택기들(232'), 및 제4선택기들(236')의 작동은 제1스케일러(132-1), 제1선택기들(230'), 및 제3선택기들(234')의 작동과 실질적으로 동일 또는 유사하다.

상술한 바와 같이, 분배기(231)는 하나 또는 그 이상의 픽셀들을 복수의 제1선택기들(230') 중에서 대응되는 선택기 또는 복수의 제2선택기들(232') 중에서 대응되는 선택기로 전송할 수 있다. 머저(233)는 복수의 제1수직 스케일러들(210') 중에서 대응되는 수직 스케일러로부터 출력된 적어도 하나의 픽셀과 복수의 제4선택기들(236') 중에서 대응되는 선택기로부터 출력된 적어도 하나의 픽셀을 병합할 수 있다.

본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

100, 100B, 100-1, 및 100-2: 이미지 처리 시스템
110: 처리 회로
112: 메모리
120: 프로세서
122: 시스템 메모리
130-1: 제1DMA 컨트롤러
130-2: 제2DMA 컨트롤러
132-1: 제1스케일러
132-2: 제2스케일러
134: 선택 회로
136: 선택 신호 생성 회로
210: 제1수직 스케일러
214: 제1수평 스케일러
220: 제2수직 스케일러
224: 제2수평 스케일러
231; 분배기
233; 머저(merger)

Claims (20)

1. 제1수직 스케일러와 제1수평 스케일러를 포함하는 제1스케일러; 및
   제2수직 스케일러와 제2수평 스케일러를 포함하는 제2스케일러를 포함하고,
   상기 제2수직 스케일러는 상기 제1스케일러와 상기 제2스케일러에 의해 공유되고,
   처리될 이미지의 해상도에 기초하여 생성되는 선택 신호에 응답하여,
   상기 제2수직 스케일러를 상기 제1수직 스케일러에 병렬로 접속하고, 상기 제2수직 스케일러로부터 상기 제2수평 스케일러를 분리하고, 상기 제1수평 스케일러를 상기 제1수직 스케일러와 상기 제2수직 스케일러에 접속하는 선택 회로를 더 포함하는 애플리케이션 프로세서.
2. 삭제
3. 제1항에 있어서,
   상기 처리될 이미지의 해상도에 기초하여 상기 이미지의 타입을 결정하고, 상기 선택 신호를 생성하는 선택 신호 생성 회로를 더 포함하고,
   상기 선택 회로는, 상기 이미지가 제1타입임을 지시하는 상기 선택 신호에 응답하여, 상기 제1타입의 제1이미지에 상응하는 제1픽셀들을 상기 제1수직 스케일러로 전송과 병렬적으로 상기 제1타입의 제2이미지에 상응하는 제2픽셀들을 상기 제2수직 스케일러로 전송하고,
   상기 선택 회로는, 상기 이미지가 제2타입임을 지시하는 상기 선택 신호에 응답하여, 상기 제2타입의 제3이미지에 상응하는 제3픽셀들의 제1그룹을 상기 제1수직 스케일러로 전송하고 상기 제3픽셀들의 제2그룹을 상기 제2수직 스케일러로 전송하는 애플리케이션 프로세서.
4. 제3항에 있어서,
   상기 제1픽셀들 또는 상기 제3픽셀들을 출력하는 제1DMA 컨트롤러; 및
   상기 제2픽셀들을 출력하는 제2DMA 컨트롤러를 더 포함하는 애플리케이션 프로세서.
5. 제3항에 있어서,
   상기 선택 회로는, 상기 제1타입임을 지시하는 상기 선택 신호에 응답하여, 상기 제1수직 스케일러로부터 출력된 수직으로 스케일된 픽셀들을 상기 제1수평 스케일러로 출력하고 상기 제2수직 스케일러로부터 출력된 수직으로 스케일된 픽셀들을 상기 제2수평 스케일러로 출력하고,
   상기 선택 회로는, 상기 이미지가 상기 제2타입임을 지시하는 상기 선택 신호에 응답하여, 상기 제2수직 스케일러로부터 출력된 수직으로 스케일된 픽셀들을 상기 제1수평 스케일러로만 출력하는 애플리케이션 프로세서.
6. 제3항에 있어서,
   상기 제1이미지와 상기 제2이미지 각각의 해상도는 상기 제2이미지의 해상도보다 작은 애플리케이션 프로세서.
7. 제3항에 있어서,
   상기 제1수직 스케일러에 의해 수직으로 스케일된 상기 제1픽셀들 또는 상기 제1그룹을 저장하는 제1라인 메모리; 및
   상기 제2수직 스케일러에 의해 수직으로 스케일된 상기 제2픽셀들 또는 상기 제2그룹을 저장하는 제2라인 메모리를 더 포함하는 애플리케이션 프로세서.
8. 제1항에 있어서,
   상기 제1수직 스케일러, 상기 제1수평 스케일러, 상기 제2수직 스케일러, 및 상기 제2수평 스케일러 중에서 상기 제1수평 스케일러의 픽셀 처리량(throughput)이 가장 큰 애플리케이션 프로세서.
9. 삭제
10. 이미지 소스;
    제1수직 스케일러와 제1수평 스케일러를 포함하는 제1스케일러; 및
    제2수직 스케일러와 제2수평 스케일러를 포함하는 제2스케일러를 포함하고,
    상기 제1수직 스케일러는 상기 이미지 소스로부터 전송되고 복수의 라인들에 상응하는 픽셀들의 제1그룹을 수직으로 스케일하고,
    상기 제1스케일러와 상기 제2스케일러에 의해 공유되는 상기 제2수직 스케일러는 상기 픽셀들의 제2그룹을 수직으로 스케일하는 시스템 온 칩.
11. 제10항에 있어서,
    상기 제1수평 스케일러는 상기 제1수직 스케일러에 의해 수직으로 스케일된 픽셀들과 상기 제2수직 스케일러에 의해 수직으로 스케일된 픽셀들을 수평으로 스케일하는 시스템 온 칩.
12. 제10항에 있어서,
    선택 신호에 응답하여, 상기 제2수직 스케일러를 상기 제1수직 스케일러에 병렬로 접속하고 상기 제2수직 스케일러로부터 상기 제2수평 스케일러를 분리하는 선택 회로를 더 포함하는 시스템 온 칩.
13. 제12항에 있어서,
    처리될 이미지의 해상도에 기초하여 상기 이미지의 타입을 결정하고, 상기 선택 신호를 생성하는 선택 신호 생성 회로를 더 포함하고,
    상기 선택 회로는, 상기 이미지가 제1타입임을 지시하는 상기 선택 신호에 응답하여, 상기 제1수직 스케일러와 상기 제1수평 스케일러를 접속하고 상기 제2수직 스케일러와 상기 제2수평 스케일러를 접속하고,
    상기 선택 회로는, 상기 이미지가 제2타입임을 지시하는 상기 선택 신호에 응답하여, 상기 제2수직 스케일러를 상기 제1수직 스케일러에 병렬로 접속하고 상기 제2수직 스케일러를 상기 제1수평 스케일에 접속하고 상기 제2수직 스케일러로부터 상기 제2수평 스케일러를 분리하는 시스템 온 칩.
14. 제10항에 있어서,
    상기 이미지 소스로부터 전송되고 제1해상도를 갖는 제1이미지에 상응하는 제1픽셀들 또는 제2해상도에 상응하는 상기 픽셀들을 상기 제1수직 스케일러로 전송하는 제1DMA 컨트롤러; 및
    상기 이미지 소스로부터 전송되고 상기 제1해상도를 갖는 제2이미지에 상응하는 제2픽셀들을 상기 제2수직 스케일러로 전송하는 제2DMA 컨트롤러를 더 포함하는 시스템 온 칩.
15. 제14항에 있어서,
    상기 제1해상도는 상기 제2해상도보다 작은 시스템 온 칩.
16. 제10항에 있어서,
    상기 제1수직 스케일러, 상기 제1수평 스케일러, 상기 제2수직 스케일러, 및 상기 제2수평 스케일러 중에서 상기 제1수평 스케일러의 픽셀 처리량(throughput)이 가장 큰 시스템 온 칩.
17. 제10항에 있어서,
    상기 제1그룹과 상기 제2그룹은 실시간으로(on-the-fly) 상기 제1수직 스케일러와 상기 제2수직 스케일러로 순차적으로 전송되는 시스템 온 칩.
18. 제10항에 있어서,
    상기 이미지 소스는 메모리와 모뎀(modem) 중에서 어느 하나인 시스템 온 칩.
19. 이미지 소스;
    제1수직 스케일러와 제1수평 스케일러를 포함하는 제1스케일러; 및
    제2수직 스케일러와 제2수평 스케일러를 포함하는 제2스케일러를 포함하고,
    상기 제1수직 스케일러는 상기 이미지 소스로부터 전송되고 복수의 라인들에 상응하는 픽셀들의 제1그룹을 수직으로 스케일하고,
    상기 제1스케일러와 상기 제2스케일러에 의해 공유되는 상기 제2수직 스케일러는 상기 픽셀들의 제2그룹을 수직으로 스케일하고,
    상기 제1수평 스케일러는 상기 제1수직 스케일러에 의해 수직으로 스케일된 픽셀들과 상기 제2수직 스케일러에 의해 수직으로 스케일된 픽셀들을 수평으로 스케일하고, 수평으로 스케일된 픽셀들을 출력하는 휴대용 컴퓨팅 장치.
20. 제19항에 있어서,
    상기 수평으로 스케일된 픽셀들에 상응하는 디스플레이 데이터를 디스플레이하는 디스플레이를 더 포함하고,
    상기 디스플레이 데이터는 MIPI(R) 디스플레이 시리얼 인터페이스를 통해 상기 디스플레이로 전송되는 휴대용 컴퓨팅 장치.

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