KR102247918B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 장치 및 이의 제조 방법을 제공한다. 이 장치에서는 다양한 간격의 배선들 사이에 에어갭 영역이 존재한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method of fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치들은 고집적, 고밀도, 저전력 소비 및 고속 동작이 요구되고 있다. 고집적 회로를 가지는 반도체 장치는 다층 연결 배선 구조를 사용하여 설계된다. 이러한 배선들은 알루미늄과 같은 금속 물질로 형성되어 왔다. 알루미늄으로 배선을 형성하기 위해, 절연막 상에 알루미늄층을 증착하고 식각하는 공정을 진행한다.
그러나, 디자인 룰이 작아짐에 따라, 배선의 재료로 알루미늄 대신 구리로 대체되고 있다. 왜냐하면 알루미늄의 전기저항이 상대적으로 크며, 알루미늄 배선 선폭이 작아질수록 전기저항이 더욱 커져 고속 동작이 어려워지기 때문이다. 따라서 전기저항이 작으며 값이 싼 구리를 배선의 재료로 선호하게 되었다. 그러나, 구리는 식각 공정으로 식각되기가 어렵다. 따라서 구리로 배선을 형성하기 위해 다마신 공정을 사용할 수 있다.
그러나 반도체 장치의 고집적화로 인해 배선들 간격도 좁아지고 있다. 따라서 위와 같이 배선 재료를 바꿀지라도, 배선들 간의 좁은 간격 때문에, 간섭 현상이 심해질 수 있다. 이로써, 배선의 신호 전달 속도가 지연될 수 있다. 이를 해결하기 위하여 다양한 연구가 계속되고 있다.
본 발명이 해결하고자 하는 과제는 신호전달 속도를 향상시킬 수 있는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 다양한 배선 간격에서 에어갭 영역을 형성할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 제 1 영역과 제 2 영역을 포함하는 기판; 상기 제 1 영역의 상기 기판 상에 배치되며 제 1 간격을 가지는 제 1 도전 패턴들; 상기 제 2 영역의 상기 기판 상에 배치되며 상기 제 1 간격보다 넓은 제 2 간격을 가지는 제 2 도전 패턴들; 및 상기 제 2 도전 패턴들 사이에 개재되며 상기 제 1 간격의 크기에 대응되는 폭을 가지는 적어도 하나의 리세스 영역을 포함하는 층간절연막을 포함한다.
상기 반도체 장치는, 상기 제 1 도전 패턴들 사이에 배치되는 제 1 에어 갭 영역; 및 상기 리세스 영역 안에 배치되는 제 2 에어 갭 영역을 더 포함하는 반도체 장치를 더 포함할 수 있다.
상기 반도체 장치는, 상기 제 1 도전 패턴들의 측벽과 상부면 그리고 상기 리세스 영역의 측벽과 상기 층간절연막의 상부면을 덮으며 상기 제 1 에어 갭 영역과 상기 제 2 에어 갭 영역을 제공하는 절연확산방지막을 더 포함할 수 있다.
상기 반도체 장치는, 상기 절연확산방지막과 상기 층간절연막의 상부면 사이 그리고 상기 절연확산방지막과 상기 제 2 도전 패턴들의 상부면 사이에 개재된 마스크 패턴을 더 포함할 수 있다.
상기 반도체 장치는, 상기 절연확산방지막과 상기 제 2 도전 패턴의 상부면 사이에 개재되는 제 1 보호막; 및 상기 절연확산방지막과 상기 층간절연막의 상부면 사이에 개재되는 제 2 보호막을 더 포함할 수 있다.
상기 절연 확산방지막은 상기 층간절연막의 상부면과 접할 수 있다.
상기 제 2 도전 패턴들 중 적어도 하나는 도전 플러그를 포함할 수 있으며, 상기 리세스 영역은 상기 도전 플러그와 이격될 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은, 제 1 영역과 제 2 영역을 포함하는 기판 상에 각각 제 1 간격의 제 1 도전 패턴들과 상기 제 1 간격보다 넓은 제 2 간격의 제 2 도전 패턴들과 이들 사이를 채우는 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 상기 제 1 도전 패턴들의 측벽을 노출시키는 동시에 상기 제 2 도전 패턴들 사이에 상기 제 1 간격의 크기에 대응되는 폭을 가지는 적어도 하나의 리세스 영역을 형성하는 단계; 및 상기 기판 상에, 상기 제 1 도전 패턴들 사이에 제 1 에어 갭 영역을 제공하고 상기 리세스 영역 안에 제 2 에어 갭 영역을 제공하는 절연확산방지막을 형성하는 단계를 포함한다.
상기 제 1 및 상기 제 2 도전 패턴들과 상기 층간절연막을 형성하는 단계는, 상기 제 1 영역과 제 2 영역을 포함하는 기판 상에 각각 상기 제 1 간격의 제 1 그루브 영역들과 상기 제 2 간격의 제 2 그루브 영역들을 포함하는 층간절연막을 형성하는 단계; 및 상기 제 1 그루브 영역들과 상기 제 2 그루브 영역들 안에 각각 상기 제 1 도전 패턴들과 상기 제 2 도전패턴들을 형성하는 단계를 포함할 수 있다.
상기 층간절연막을 식각하기 전에 상기 방법은, 상기 제 1 영역을 노출시키고, 상기 리세스 영역을 정의하는 개구부를 포함하도록 상기 제 2 영역을 덮는 마스크 패턴을 상기 층간절연막 상에 형성하는 단계를 더 포함하며,
상기 층간절연막을 식각하는 단계는 상기 마스크 패턴을 식각 마스크로 이용하여 진행될 수 있다.
상기 절연확산방지막을 형성하기 전에 상기 마스크 패턴은 제거되지 않을 수 있다.
상기 방법은, 상기 층간절연막을 식각하기 전에 상기 제 1 및 제 2 도전 패턴들의 상부면을 덮는 보호막을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 예에 따른 반도체 장치에서는 배선 간격이 넓은 곳에도 에어갭 영역이 존재하여 배선들을 통한 신호 전달 속도를 향상시킬 수 있다. 또한 배선 간격이 넓은 곳에 에어 갭 영역의 상단의 높이가 배선 간격이 좁은 곳에서 에어 갭 영역의 상단의 높이와 유사하도록 형성되므로 후속의 윗층의 배선 형성 공정시 브릿지 발생 등의 문제를 야기하지 않는다.
도 1은 본 발명의 일 예에 따른 반도체 장치의 평면도이다.
도 2a는 도 1의 반도체 장치를 I-I'선으로 자른 단면도이다.
도 2b는 도 1의 반도체 장치를 II-II'선으로 자른 단면도이다.
도 3 내지 도 7은 도 2a의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 9 내지 도 12는 본 발명의 다른 예들에 따른 반도체 장치의 단면도들을 나타낸다.
도 13은 본 발명의 예들에 따른 구조를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 일 예에 따른 반도체 장치의 평면도이다. 도 2a는 도 1을 I-I'선으로 자른 단면도이다. 도 2b는 도 1의 반도체 장치를 II-II'선으로 자른 단면도이다.
도 1, 도 2a 및 2b를 참조하면, 제 1 영역(A)과 제 2 영역(B)을 포함하는 기판(1)이 제공된다. 도시하지는 않았지만, 상기 기판(1) 상에 소자분리막(미도시)과 트랜지스터들(미도시)이 배치될 수 있다. 상기 기판(1)은 도전부(2)를 포함할 수 있다. 상기 도전부(2)는 트랜지스터를 구성하는 게이트 전극 또는 소오스/드레인 영역, 또는 공통 소오스 라인과 같은 배선에 해당할 수 있다. 또는 상기 기판(1)은 절연막을 포함할 수 있으며 상기 도전부(2)는 상기 절연막 내에 배치되는 배선, 패드, 콘택 플러그 또는 비아플러그와 같은 도전 패턴에 해당할 수 있다. 상기 기판(1) 상에 층간절연막(3)이 배치된다. 상기 층간절연막(3)은 예를 들면 실리콘 산화막 계열의 물질로 형성될 수 있다.
계속해서, 상기 제 1 영역(A)과 상기 제 2 영역(B)에서 각각 상기 층간절연막(3) 내에는 제 1 도전 패턴들(10a)과 제 2 도전 패턴들(10b)이 배치된다. 상기 제 1 도전 패턴들(10a)은 제 1 배선부(7), 상기 제 1 배선부(7)의 일부 아래에 배치되는 제 1 도전플러그(7c) 및 상기 제 1 배선부(7)와 상기 제 1 도전 플러그(7c)의 측면 및 하부면을 콘포말하게 덮는 금속확산방지막(5)을 포함한다. 상기 제 2 도전 패턴들(10b)은 제 2 배선부(8), 상기 제 2 배선부(8)의 일부 아래에 배치되는 제 2 도전플러그(8c) 및 상기 제 2 배선부(8)와 상기 제 2 도전 플러그(8c)의 측면 및 하부면을 콘포말하게 덮는 금속확산방지막(5)을 포함한다. 상기 제 1 도전 패턴들(10a) 간의 제 1 간격(D1)은 상기 제 2 도전 패턴들(10b) 간의 제 2 간격(D2) 보다 좁다. 상기 배선부들(7, 8)과 상기 도전 플러그들(7c, 8c)은 동일한 물질로 이루어질 수 있다. 상기 배선부들(7, 8)과 상기 도전 플러그들(7c, 8c)은 예를 들면 구리, 알루미늄 및 텅스텐과 같은 금속으로 이루어질 수 있다. 상기 도전 플러그들(7c, 8c)은 콘택 플러그 또는 비아 플러그에 대응될 수 있다. 상기 금속 확산 방지막(5)은 티타늄(Ti), 티타늄질화막(TiN), 탄탈륨(Ta), 탄탈륨질화막(TaN), 루테늄(Ru), 코발트(Co), 망간(Mn), 텅스텐질화막(WN), 니켈(Ni), 및 니켈붕소(NiB)을 포함하는 그룹에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
상기 제 1 영역(A)과 상기 제 2 영역(B)에서 각각 상기 층간절연막(3)은 제 1 리세스 영역(R1)과 제 2 리세스 영역(R2)을 포함한다. 상기 제 1 리세스 영역(R1)은 상기 제 1 영역(A)의 상당부분을 차지할 수 있다. 상기 제 1 도전 플러그들(7c)과 이에 인접한 제 1 배선부들(7)의 측벽들은 상기 층간절연막(3)으로 덮인다. 그러나 상기 제 1 도전 플러그들(7c)과 이격된 상기 제 1 배선부들(7)은 상기 제 1 리세스 영역(R1) 내에 배치되며 상기 제 1 도전 패턴들(10a)의 측벽들이 상기 층간절연막(3)으로 덮이지 않고 노출된다. 일 최외곽에 배치되는 상기 제 1 도전 패턴(10a)의 측벽은 상기 제 1 리세스 영역(R1)의 측벽과 제 3 간격(D3)으로 이격될 수 있다. 상기 제 3 간격(D3)은 상기 제 1 간격(D1)과 동일할 수 있다. 상기 제 2 도전 패턴들(10b)의 측벽들은 위치에 상관없이 상기 층간절연막(3)으로 덮일 수 있다. 상기 제 2 리세스 영역(R2)은 상기 제 2 도전 패턴들(10b) 사이에 배치될 수 있다. 상기 제 2 리세스 영역(R2)은 평면적으로 라인 형태로 형성될 수 있다. 상기 제 2 리세스 영역(R2)의 양 측벽들 간의 제 4 간격(D4)은 상기 제 1 간격(D1)과 동일할 수 있다. 상기 제 1 리세스 영역(R1)와 상기 제 2 리세스 영역(R2)의 깊이는 거의 동일할 수 있다.
상기 제 1 도전 패턴들(10a)과 상기 제 2 도전 패턴들(10b) 상에는 각각 제 1 보호막(9a)이 배치되고 상기 층간절연막(3) 상에는 제 2 보호막(9b)이 배치된다.
상기 제 1 보호막(9a)은 예를 들면, 탄탈륨, 루테늄, 코발트, 망간, 티타늄, 텅스텐, 니켈 및 알루미늄을 포함하는 그룹에서 선택되는 적어도 하나의 금속 또는 상기 적어도 하나의 금속의 질화막으로 형성될 수 있다. 상기 제 2 보호막(9b)은 상기 제 1 보호막(9a)을 구성하는 금속의 산화막 또는 금속의 산화질화막으로 형성될 수 있다. 본 예에서 바람직하게는 상기 제 1 보호막(9a)은 알루미늄질화막으로 형성되고 상기 제 2 보호막(9b)은 알루미늄산화질화막으로 형성될 수 있다.
상기 제 2 영역(B)에서 상기 제 1 보호막(9a)과 상기 제 2 보호막(9b) 상에 마스크 패턴(M1)이 배치된다. 상기 마스크 패턴(M1)은 질화탄화실리콘(SiCN), 질화실리콘(SiN), 탄화산화실리콘(SiOC) 중에 적어도 하나의 막으로 형성될 수 있다. 상기 제 1 도전 패턴들(10a)과 상기 제 2 도전 패턴(10b) 상에는 절연 확산방지막(11)이 배치된다. 상기 절연 확산방지막(11)은 상기 제 1 도전 패턴들(10a) 사이로 연장되어 제 1 에어 갭 영역들(AG1)을 제공하고 상기 제 2 리세스 영역(R2) 안으로 연장되어 제 2 에어 갭 영역(AG2)을 제공할 수 있다. 상기 절연 확산 방지막(11)은 질화탄화실리콘(SiCN), 질화실리콘(SiN), 탄화산화실리콘(SiOC) 중에 적어도 하나의 막으로 형성될 수 있다.
본 발명의 일 예에 따른 반도체 장치에서는 배선 간격이 넓은 제 2 영역(B)에도 제 2 에어갭 영역(AG2)이 존재하여 배선들(상기 제 2 도전 패턴들(10b))을 통한 신호 전달 속도를 향상시킬 수 있다. 또한 상기 제 1 도전 패턴들(10a) 간의 제 1 간격(D1)이 상기 제 2 리세스 영역(R2)의 양 측벽들 간의 제 4 간격(D4)(또는 상기 제 2 리세스 영역(R2)의 폭)과 거의 같으므로 이들 안에 형성되는 에어 갭 영역들(AG1, AG2)의 형태도 유사하다.
만약 상기 제 2 도전 패턴들(10b) 사이에 상기 층간절연막(3)과 상기 제 2 리세스 영역(R2)이 존재하지 않으면 에어 갭 영역의 형성이 어렵거나 설사 에어 갭 영역이 형성될지라도 상기 제 2 도전 패턴들(10b) 간의 간격에 비례하여 상기 에어 갭 영역의 상단 높이도 높아지게 된다. 이로써 후속으로 윗층에 다른 배선들을 형성할 때 브릿지 발생 등의 문제가 발생할 수 있다. 그러나 본 발명에서는 이러한 문제가 발생하지 않는다.
다음은 제조 과정을 설명하기로 한다.
도 3 내지 도 7은 도 2a의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 3을 참조하면, 제 1 영역(A)과 제 2 영역(B)을 가지는 기판(1)을 준비한다. 상기 기판(1)에는 도전부(2)가 형성된다. 상기 기판(1)은 도 2a를 참조하여 설명한 바와 동일/유사할 수 있다. 상기 기판(1) 상에 층간절연막(3)을 형성한다. 상기 층간절연막(3)을 패터닝하여 그루브(groove) 영역들(4a, 4b)과 홀(4c)을 형성한다. 상기 그루브 영역들(4a, 4b)은 상기 제 1 영역(A)에 배치되는 제 1 그루브 영역들(4a)과 상기 제 2 영역(B)에 배치되는 제 2 그루브 영역들(4b)을 포함한다. 상기 제 1 그루브 영역들(4a) 및 상기 제 2 그루브 영역들(4b)의 하부면의 소정 부분에는 홀(4c)이 배치된다. 상기 홀(4c)은 상기 도전부(2)를 노출시킬 수 있다. 상기 제 1 그루브 영역들(4a) 간의 제 1 간격(D1)은 상기 제 2 그루브 영역들(4b) 간의 제 2 간격(D2) 보다 좁다.
도 4를 참조하면, 상기 층간절연막(3) 상에 금속확산방지막(5)을 콘포말하게 형성하고 도전막을 적층하여 상기 그루브 영역들(4a, 4b)과 홀(4c)을 채운다. 그리고 상기 도전막과 상기 금속확산방지막(5)에 대하여 평탄화 연마 공정을 진행하여 상기 층간절연막(3)의 상부면을 노출시키고 상기 그루브 영역들(4a, 4b) 안에 상기 금속 확산방지막(5)과 배선부(7, 8)를 남기는 동시에 상기 홀(4c) 안에 상기 금속 확산방지막(5)과 도전 플러그(7c, 8c)를 남긴다. 이로써, 상기 도전 패턴들(10a, 10b) 간의 간격들은 상기 그루브 영역들(4a, 4b) 간의 간격들에 대응될 수 있다.
도 5를 참조하면, 상기 도전 패턴들(10a, 10b) 상에 보호막(9a, 9b)을 형성한다. 상기 보호막(9a, 9b)은 예를 들면 증착 공정으로 형성될 수 있다. 상기 증착 공정은 CVD(Chemical vapor deposition), ALD(Atomic layer deposition) 또는 전기 도금 공정일 수 있다. 상기 보호막(9a, 9b)을 형성하기 위하여 예를 들면 코발트와 같은 금속막을 증착할 수 있다. 이러한 코발트 막을 증착시 상기 코발트는 금속 상에만, 즉 상기 도전 패턴들(10a, 10b) 상에만 증착되나 산화막 계열인 상기 층간절연막(3) 상에는 증착되지 않는다. 이로써 상기 도전 패턴들(10a, 10b) 상에는 코발트로 이루어지는 제 1 보호막(9a)은 형성되나 상기 층간절연막(3) 상에 제 2 보호막(9b)은 형성되지 않는다. 다른 예로, 상기 보호막(9a, 9b)을 형성하기 위하여 예를 들면 알루미늄질화막을 증착할 수 있다. 상기 알루미늄질화막은 상기 도전 패턴들(10a, 10b) 상에서는 순수하게 알루미늄 질화막으로 증착될 수 있다. 그러나 상기 산화막 계열의 상기 층간절연막(3) 상에서는 알루미늄 질화막을 증착하기 위해 사용되는 전구체의 증착 반응이 다르게 일어날 수 있다. 이로써 상기 층간절연막(3) 상에서는 알루미늄산화질화막으로 증착될 수 있다. 이로써 상기 도전 패턴들(10a, 10b) 상에서는 알루미늄질화막으로 구성되는 제 1 보호막(9a)이 형성되는 반면에 상기 층간절연막(3) 상에서는 알루미늄산화질화막으로 구성되는 제 2 보호막(9b)이 형성될 수 있다. 상기 제 1 보호막(9a)과 상기 제 2 보호막(9b)은 서로 다른 식각률을 가질 수 있다.
도 6을 참조하면, 상기 기판(1) 상에 마스크 패턴(M1)을 형성한다. 상기 마스크 패턴(M1)은 도전 플러그(7c, 8c)와 이에 인접한 영역들을 덮도록 형성된다. 그리고 상기 마스크 패턴(M1)은 상기 제 1 및 제 2 리세스 영역들(R1, R2)의 형태를 각각 정의하는 제 1 및 제 2 개구부들(6a, 6b)를 가지도록 형성된다. 이로써 상기 마스크 패턴(M1)의 상기 제 1 개구부(6a)의 일 측벽과 상기 제 2 영역(B)에 최인접한 제 1 도전 패턴(10a)의 일측벽 간의 제 3 간격(D3)은 상기 제 1 간격(D1)과 동일/유사할 수 있다. 상기 제 2 개구부(6b)의 양 측벽들 간의 제 3 간격(D4)은 상기 제 1 간격(D1)과 동일/유사할 수 있다. 상기 마스크 패턴(M1)은 다층의 막들로 구성될 수 있다.
도 7을 참조하면, 상기 마스크 패턴(M1)을 식각 마스크로 이용하여 상기 층간절연막(3)을 식각하여 제 1 리세스 영역(R1)과 제 2 리세스 영역(R2)을 형성한다. 이때 상기 마스크 패턴(M1)으로 덮이지 않고 노출된 제 2 보호막(9b)도 같이 제거된다. 상기 식각 과정 동안 상기 제 1 보호막(9a)은 제거되지 않고 상기 제 1 도전 패턴들(10a)을 보호한다. 상기 식각 과정 동안 상기 마스크 패턴(M1)도 제거되어 두께가 얇아질 수 있다. 상기 제 1 리세스 영역(R1)에 의해 상기 제 1 도전 패턴들(10a)의 측벽들이 노출된다. 상기 제 2 리세스 영역(R2)은 상기 제 2 도전 패턴들(10b) 사이에서 형성된다. 상기 제 2 리세스 영역(R2)의 폭(D4)은 상기 제 1 도전 패턴들(10a) 간의 간격(D1)에 대응되는 크기를 가질 수 있다. 상기 제 1 리세스 영역(R1)과 상기 제 2 리세스 영역(R2)의 깊이는 거의 동일하게 형성될 수 있다.
다시 도 2a를 참조하여, 상기 기판(1)의 전면 상에 절연확산방지막(11)을 형성한다. 상기 절연확산방지막(11)은 스텝 커버리지 특성이 나쁜 스퍼터링이나 물리기상증착 방법등으로 형성될 수 있다. 이로써 상기 절연확산방지막(11)은 상기 도전 패턴들(10a, 10b) 상에서는 두껍게 형성되는 반면에 상기 제 1 도전 패턴들(10a, 10b) 사이와 상기 제 2 리세스 영역(R2) 안에서는 얇게 형성되어 제 1 에어 갭 영역(AG1)과 제 2 에어 갭 영역(AG2)을 제공하게 된다. 상기 제 2 리세스 영역(R2)의 폭이 상기 제 1 도전 패턴들(10a) 간의 간격과 같고 상기 제 2 리세스 영역(R2)의 깊이가 상기 제 1 리세스 영역(R1)의 깊이와 같으므로 상기 제 2 에어 갭 영역(AG2)의 형태도 상기 제 1 에어 갭 영역(AG1)의 형태와 거의 동일/유사하게 된다. 이로써 후속 배선 형성 공정에 문제를 야기하지 않을 수 있으면서 배선 간격이 넓은 곳에 에어 갭 영역을 형성할 수 있어 배선 신호 전달 속도를 향상시킬 수 있다.
도 8은 본 발명의 다른 예에 따른 반도체 장치의 단면도이다.
도 8을 참조하면, 제 2 영역(3)에서 상기 층간절연막(3) 상에 제 2 보호막(9b)이 배치되지 않는다. 상기 제 2 도전 패턴들(10b) 옆에서 상기 층간절연막(3)과 마스크 패턴(M1)이 직접(directly) 접한다. 그 외의 구성은 도 2a를 참조하여 설명한 바와 같다.
도 8의 반도체 장치는 도 5를 참조하여 설명한 바와 유사할 수 있다. 즉, 보호막을 형성하기 위하여 예를 들면 코발트와 같은 금속을 증착할 때 상기 도전 패턴들(10a, 10b) 상에만 선택적으로 제 1 보호막(9a)이 형성되고 상기 층간절연막(3) 상에는 제 2 보호막(9b)이 형성되지 않는다. 그 외의 형성 공정은 도 2a 내지 7을 참조하여 설명한 바와 동일 유사할 수 있다.
도 9는 본 발명의 또 다른 예에 따른 반도체 장치의 단면도이다.
도 9를 참조하면, 본 예에 따른 반도체 장치에서는 도 2a의 상태에서 마스크 패턴(M1)이 존재하지 않는다. 즉, 제 2 영역(B)에서 상기 절연 확산방지막(11)은 제 1 보호막(9a)과 제 2 보호막(9b)의 상부면들과 직접 접한다. 그 외의 구성은 도 2a를 참조하여 설명한 바와 동일/유사할 수 있다.
도 9의 반도체 장치는 도 7의 상태에서 마스크 패턴(M1)을 제거하고 그 후에 절연확산방지막(11)을 형성함으로써 형성될 수 있다. 그 외의 구성은 도 2a 내지 도 7을 참조하여 설명한 바와 동일/유사할 수 있다.
도 10은 본 발명의 또 다른 예에 따른 반도체 장치의 단면도이다.
도 10을 참조하면, 본 예에 따른 반도체 장치에서는 도 8의 상태에서 마스크 패턴(M1)이 존재하지 않는다. 즉, 제 2 영역(B)에서 상기 절연 확산방지막(11)은 제 1 보호막(9a)의 상부면과 직접 접한다. 그 외의 구성은 도 2a를 참조하여 설명한 바와 동일/유사할 수 있다.
도 11은 본 발명의 또 다른 예에 따른 반도체 장치의 단면도이다.
도 11을 참조하면, 제 2 도전 패턴들(10b) 사이에 두개의 제 2 리세스 영역들(R2)이 서로 이격되어 배치된다. 상기 제 2 리세스 영역들(R2)의 각각의 폭은 제 1 간격(D1)에 대응될 수 있다. 상기 제 2 리세스 영역들(R2) 안에 각각 제 2 에어 갭 영역(AG2)이 배치된다. 그 외의 구성은 도 2a를 참조하여 설명한 바와 동일/유사할 수 있다. 상기 제 2 리세스 영역들(R2)의 갯수는 세개 이상일 수 있다.
도 12는 본 발명의 또 다른 예에 따른 반도체 장치의 단면도이다.
도 12를 참조하면, 제 1 영역(A)과 제 2 영역(B)을 포함하는 기판(1) 상에 제 1 배선 구조체(L1)와 제 2 배선 구조체(L2)가 차례로 적층된다. 상기 제 1 배선 구조체(L1)와 상기 제 2 배선 구조체(L2) 각각은 도 2a에서 보인 배선 구조와 동일/유사한 구조를 가질 수 있다. 그 외의 구성은 도 2a를 참조하여 설명한 바와 동일/유사하다.
도 13은 본 발명의 예들에 따른 구조를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 13을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
1: 기판
2: 도전부
3: 층간절연막
4a, 4b: 그루브 영역
4c: 홀
5: 금속확산방지막
7, 8: 배선부
7c, 8c: 도전 플러그
9a, 9b: 보호막
10a, 10b: 도전 패턴
11: 절연확산방지막
AG1, AG2: 에어갭 영역

Claims (10)

  1. 제 1 영역과 제 2 영역을 포함하는 기판;
    상기 제 1 영역의 상기 기판 상에 배치되며 제 1 간격을 가지는 제 1 도전 패턴들;
    상기 제 2 영역의 상기 기판 상에 배치되며 상기 제 1 간격보다 넓은 제 2 간격을 가지는 제 2 도전 패턴들;
    상기 제 1 도전 패턴들의 측벽들과 이격되며, 상기 제 2 영역에서 상기 제 2 도전 패턴들의 측벽과 접하되, 상기 제 2 도전 패턴들 사이에서 상기 제 1 간격의 크기에 대응되는 폭을 가지는 적어도 하나의 리세스 영역을 포함하는 층간절연막;
    상기 제 1 도전 패턴들의 측벽들과 접하며 상기 제 1 도전 패턴들 사이에 제 1 에어갭 영역을 제공하되, 상기 층간절연막의 상부면을 덮고 상기 리세스 영역의 내측벽과 접하되 상기 리세스 영역 안에서 제 2 에어갭 영역을 제공하는 절연확산방지막; 및
    상기 절연확산방지막과 상기 층간절연막의 상부면 사이에 개재된 마스크 패턴을 포함하되,
    상기 마스크 패턴의 측벽은 상기 리세스 영역의 내측벽과 정렬되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 마스크 패턴과 상기 층간절연막 사이에 개재되는 제 2 보호막을 더 포함하되,
    상기 제 2 보호막의 측벽은 상기 리세스 영역의 내측벽과 정렬되는 반도체 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 마스크 패턴은 연장되어 상기 절연확산방지막과 상기 제 2 도전 패턴들의 상부면 사이에 개재되는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 마스크 패턴과 상기 층간절연막의 상부면 사이에 개재되는 금속산화질화막을 더 포함하는 반도체 장치.
  6. 삭제
  7. 제 5 항에 있어서,
    상기 마스크 패턴과 상기 제 2 도전 패턴의 상부면 사이에 개재되는 제 1 보호막을 더 포함하되,
    상기 제 1 보호막의 상부면은 상기 금속산화질화막의 상부면과 공면을 이루는 반도체 장치.
  8. 제 1 영역과 제 2 영역을 포함하는 기판 상에 각각 제 1 간격의 제 1 도전 패턴들과 상기 제 1 간격보다 넓은 제 2 간격의 제 2 도전 패턴들과 이들 사이를 채우는 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 이용하여 상기 층간절연막을 식각하여 상기 제 1 도전 패턴들의 측벽을 노출시키는 동시에 상기 제 2 도전 패턴들 사이에 상기 제 1 간격의 크기에 대응되는 폭을 가지는 적어도 하나의 리세스 영역을 형성하는 단계; 및
    상기 제 1 도전 패턴들의 측벽들과 접하며 상기 제 1 도전 패턴들 사이에 제 1 에어갭 영역을 제공하되, 상기 마스크 패턴과 상기 층간절연막의 상부면을 덮고 상기 리세스 영역의 내측벽과 접하되 상기 리세스 영역 안에서 제 2 에어 갭 영역을 제공하는 절연확산방지막을 형성하는 단계를 포함하되,
    상기 마스크 패턴의 측벽은 상기 리세스 영역의 내측벽과 정렬되는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제 1 도전 패턴들 및 상기 제 2 도전 패턴들 상에 각각 제 1 보호막을 형성하는 단계; 및
    상기 층간절연막 상에 제 2 보호막을 형성하는 단계를 포함하되,
    상기 제 1 보호막을 형성하는 단계와 상기 제 2 보호막을 형성하는 단계는 동시에 이루어지는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 1 보호막은 금속질화막을 포함하고,
    상기 제 2 보호막은 금속산화질화막을 포함하는 반도체 장치의 제조 방법.
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