KR102246261B1 - 반도체 메모리 소자용 커패시터 및 이의 제조 방법 - Google Patents
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Abstract
기판 상에 하부 전극을 형성하는 단계; 상기 하부 전극 상에 비정질(amorphous), 단사정계(monoclinic) 및 이들의 조합 중 적어도 하나의 결정 구조를 갖는 하프늄 산화막 전구체를 3 내지 20 nm의 두께로 형성하는 단계; 상기 하프늄 산화막 전구체 상에 상기 하부 전극과 주 결정 방위(dominant crystallographic orientation)가 상이한 상부 전극을 형성하는 단계; 및 450 내지 600℃에서 열처리 하여 상기 하프늄 산화막 전구체를 정방정계(tetragonal) 결정 구조를 갖는 하프늄 산화막으로 상 변화 시키는 단계를 포함하는 반도체 메모리 소자용 커패시터의 제조 방법을 제공한다.
Description
하프늄 산화막을 포함하는 반도체 메모리 소자용 커패시터의 제조 방법에 관한 것이다.
최근 반도체 소자가 고집적화됨에 따라, 대표적인 반도체 소자인 DRAM(Direct Random Access Memory) 메모리 소자의 경우 20nm 이하 급의 디자인룰이 적용된 초미세 집적 소자의 개발이 요구되고 있다. 초미세 집적 DRAM 소자 개발의 핵심은 전하를 저장하는 커패시터 기술 개발이며, 감소되는 커패시터의 면적에도 불구하고 동작 전압 하에서 큰 정전 용량 확보와 동시에 낮은 누설 전류를 만족해야 한다. 이와 같이 제한된 면적 내에서 커패시터의 정전 용량을 증가시키는 방법으로는 전극의 표면 면적을 증가시키거나, 유전막의 등가 산화막 두께(EOT: Equivalent Oxide Thickness)를 감소시키거나, 유전 상수(dielectric constant)가 높은 고유전율(high-k) 재료를 이용하는 방법이 있다.
상기 고유전율 재료로서, 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 및 SrTiO3 막과 같은 단일 막구조, 또는 ZrO2/Al2O3/ZrO2와 같은 복합 산화막과 같은 유전체 재료가 제안되고 있다. 전술한 재료들 중 하프늄 산화물은 등가 산화막 두께가 4Å 미만이어서, 20nm 이하의 디자인 룰에 적합하여 차세대 DRAM 커패시터의 구현을 위한 유력한 후보 물질이다.
상기 하프늄 산화물은 단사정계(monoclinic) 결정 구조를 가질 때보다 정방정계(tetragonal) 결정 구조를 가질 때에 60 이상의 더 큰 유전율(k) 뿐만 아니라 더 큰 에너지 밴드갭을 갖기 때문에, 정방정계 결정 구조의 하프늄 산화물의 적용이 더 바람직하다. 그러나, 상온에서 하프늄 산화물의 열역학적 안정상은 단사정계 결정 구조이므로, 정방정계 결정 구조는 쉽게 단사정계 결정 구조로 변하기 때문에 실제 정방정계 결정 구조의 하프늄 산화물을 얻기 어려운 문제점이 있다.
일 구현예는 고유전율 및 넓은 에너지 밴드갭을 이용한 반도체 메모리 소자용 커패시터의 제조 방법을 제공한다.
일 구현예에 따르면, 기판 상에 하부 전극을 형성하는 단계;
상기 하부 전극 상에 비정질(amorphous), 단사정계(monoclinic) 및 이들의 조합 중 적어도 하나의 결정 구조를 갖는 하프늄 산화막 전구체를 3 내지 20nm의 두께로 형성하는 단계;
상기 하프늄 산화막 전구체 상에 상기 하부 전극과 주 결정 방위(dominant crystallographic orientation)가 상이한 상부 전극을 형성하는 단계; 및
450 내지 600℃에서 열처리하여 상기 하프늄 산화막 전구체를 정방정계(tetragonal) 결정 구조를 갖는 하프늄 산화막으로 상 변화시키는 단계를 포함하는 반도체 메모리 소자용 커패시터의 제조 방법을 제공한다.
상기 하부 전극 및 상기 상부 전극은 각각 입방정계(cubic)의 결정 구조를 갖는, 티타늄 질화물(TiN)일 수 있다.
상기 하부 전극은 입방정계(001)면의 주 결정 방위를 갖는 티타늄 질화물(TiN)로부터 형성되고, 상기 상부 전극은 입방정계(001)면 이외의 주 결정 방위를 갖는 티타늄 질화물(TiN)로부터 형성될 수 있다.
상기 상부 전극은 입방정계(111)면의 주 결정 방위를 갖는 티타늄 질화물(TiN)로부터 형성될 수 있다.
상기 열처리 온도는 450 내지 550℃일 수 있다.
상기 하프늄 산화막 전구체의 두께는 3 내지 12nm일 수 있다.
상기 정방정계(tetragonal) 결정 구조를 갖는 하프늄 산화막으로 상변화시키는 단계는, 5℃/초 내지 50℃/초의 승온 속도로 20 내지 200초간 수행될 수 있다.
상기 정방정계(tetragonal) 결정 구조를 갖는 하프늄 산화막으로 상변화시키는 단계는, 급속 어닐링에 의해 수행될 수 있다.
상기 급속 어닐링은 레이저 스파이크 어닐링(laser spike annealing), 플래시 램프 어닐링(flash lamp annealing) 또는 다이오드 레이저 어닐링(diode laser annealing)에 의해 수행될 수 있다.
고유전율 및 밴드갭을 갖는 정방정계 하프늄 산화막을 도입하여 정전용량이 향상된 반도체 메모리 소자용 커패시터를 구현할 수 있다.
도 1은 일 구현예에 따른 반도체 메모리 소자용 커패시터를 개략적으로 도시한 단면도이다.
도 2는 비교예 1에 따른 하프늄 산화물의 결정 구조를 나타내는 X선 회절 패턴이다.
도 3은 실시예 1 및 비교예 2에 따른 하프늄 산화물의 결정 구조를 나타내는 X선 회절 패턴이다.
도 2는 비교예 1에 따른 하프늄 산화물의 결정 구조를 나타내는 X선 회절 패턴이다.
도 3은 실시예 1 및 비교예 2에 따른 하프늄 산화물의 결정 구조를 나타내는 X선 회절 패턴이다.
이하, 본 발명의 구현예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 구현예에 한정되지 않는다.
본 명세서에서 기판 또는 임의의 다른 층 "상에(on)" 형성된 층에 대한 언급은 상기 기판 또는 다른 층의 바로 위에 형성된 층을 지칭하거나, 상기 기판 또는 다른 층 상에 형성된 중간 층 또는 중간 층들 상에 형성된 층을 지칭할 수도 있다. 또한, 당해 기술 분야에서 숙련된 자들에게 있어서, 다른 형상에 "인접하여(adjacent)" 배치된 구조 또는 형상은 상기 인접하는 형상에 중첩되거나 하부에 배치되는 부분을 포함할 수도 있다.
본 명세서에서, "기판"이라는 용어는 실리콘, 실리콘-온-절연체(SOI) 또는 실리콘-온-사파이어(SOS)와 같은 기저 구조체 또는 반도체가 아닌 다른 기저 구조체 상에 형성된 반도체 층, 도핑되거나 도핑되지 않은 반도체층 및 변형된 반도체 층을 지칭한다. 또한, 상기 기저 구조체 및 반도체란 용어는 실리콘계 재료에 한정되지 않으며, 탄소, 폴리머, 또는 실리콘-게르마늄, 게르마늄 및 갈륨-비소계 화합물 재료와 같은 Ⅲ-Ⅴ족 반도체 재료, Ⅱ-Ⅵ족 반도체 재료 또는 혼합 반도체 재료를 집합적으로 지칭한다.
본 명세서에서, "주(dominant)"는 임의의 다른 결정 방위보다 더 큰 양으로 특정 결정 방위를 보이는 재료를 의미한다. 비 제한적인 예로서, (001)면의 주 결정 방위란, 동일 재료 내에서도 임의의 다른 결정 방위보다 더 많은 양으로 (001)면의 결정 방위를 보인다는 것을 의미한다.
이하 일 구현예에 따른 반도체 메모리 소자용 커패시터에 대하여 도면을 참조하여 설명한다.
도 1은 일 구현예에 따른 반도체 메모리 소자용 커패시터를 개략적으로 도시한 단면도이다. 도 1을 참조하면 반도체 메모리 소자용 커패시터(100)는 하부 전극(10), 유전체층(20) 및 상부 전극(30)을 포함할 수 있다. 하부 전극(10)은 기판(1) 상에 위치할 수 있다.
유전체층(20)은 정방정계 결정 구조를 갖는 하프늄 산화막을 포함할 수 있다.
하부 전극(10) 및 상부 전극(30)은 티타늄 질화물(TiN)로부터 형성될 수 있다.
후술하는 반도체 메모리 소자용 커패시터 제조방법에 따라 상술한 반도체 메모리 소자용 커패시터가 제조될 수 있다.
반도체 메모리 소자용 커패시터(100)는 기판(1) 상에 하부 전극(10)을 형성하는 단계, 상기 하부 전극(10) 상에 비정질(amorphous), 단사정계(monoclinic) 및 이들의 조합 중 적어도 하나의 결정 구조를 갖는 하프늄 산화막 전구체(20)를 형성하는 단계; 상기 하프늄 산화막 전구체(20) 상에 상기 하부 전극(10)과 주 결정 방위(dominant crystallographic orientation)가 상이한 상부 전극(30)을 형성하는 단계; 및 450 내지 600℃에서 열처리하여 상기 하프늄 산화막 전구체를 정방정계(tetragonal) 결정 구조를 갖는 하프늄 산화막으로 상변화시키는 단계를 포함한다.
상기 기판(1)은 하프늄 산화막 전구체가 형성될 표면을 제공하는 임의의 형태를 갖는 구조체일 수 있다. 기판은 실리콘, 실리콘-온-절연체(SOI) 또는 실리콘-온-사파이어(SOS), 탄소, 폴리머, 또는 실리콘-게르마늄, 게르마늄 및 갈륨-비소계 화합물 재료와 같은 Ⅲ-Ⅴ족 반도체 재료, Ⅱ-Ⅵ족 반도체 재료 또는 혼합 반도체 재료와 같은 기저 구조체일 수 있다. 또는, 기판은 상기 기저 구조체 상에 형성된 반도체 층, 도핑되거나 도핑되지 않은 반도체층 및 변형된 반도체 층, 도전층, 또는 유전체 층 자체를 지칭할 수도 있다.
일 실시예에서, 기판은 다이오드 또는 트랜지스터와 같은 스위칭 소자, 또는 전극 및 배선과 같은 도전체를 포함할 수 있다.
상기 하부 전극(10)과 상기 상부 전극(30)은 각각 결정질 상태에서 티타늄 질화물(TiN)로 형성될 수 있다. 특정 전극의 재료는 특정 결정 방위에 제한되지 않으나, 하부 전극(10)과 상부 전극(30)은 각각 상이한 결정 방위를 가져야 하며, 이는 특정 범위의 온도 처리 시 하부 전극(10)과 상부 전극(30) 사이에 위치하는 하프늄 산화막 전구체에 상전이를 위한 에너지를 전가하기 위함이다.
따라서 하부 전극 및 상부 전극은 (001), (002), (100), (110), (111), 또는 (200) 결정 방위 중 서로 상이한 조합의 결정 방위를 가질 수 있다.
일 실시예에서, 하부 전극 및 상부 전극은 각각 입방정계(cubic)의 상이한 결정 방위를 갖는 TiN으로부터 형성될 수 있다.
구체적인 일 실시예에서, 하부 전극은 입방정계(001)면의 주 결정 방위를 갖는 티타늄 질화물(TiN)로부터 형성되고, 상부 전극은 입방정계(001)면 이외의 주 결정 방위를 갖는 티타늄 질화물(TiN)로부터 형성될 수 있다.
예컨대, 상기 상부 전극은 입방정계(111)면의 주 결정 방위를 갖는 티타늄 질화물(TiN)로부터 형성될 수 있다.
여기에서의 예들은 TiN으로 형성된다고 설명하고 있지만, 결정 방위를 달리 조합할 수 있는 재료라면 다른 종래의 재료들도 사용될 수 있다.
한편, 본 발명에 따른 결정성에 관한 특징은 XRD 분석 장비를 통한 X선 회절 분석을 통해 분석할 수 있다. 이 때 X선 회절 분석 실험에는 통상의 XRD 분석 장비를 이용할 수 있다.
상기 하프늄 산화막 전구체는 상온·상압 하에서의 하프늄 산화막을 의미하는 것으로, 주로 비정질(amorphous), 단사정계(monoclinic) 및 이들의 조합 중 적어도 하나의 결정 구조를 갖는 형태일 수 있다. 상온·상압 하에서 더욱 일반적인 형태는 단사정계(monoclinic)의 결정 구조를 갖는 형태일 수 있다.
상기 하프늄 산화막 전구체를 3 내지 20nm의 두께로 형성하고 상부 및 하부 전극을 형성한 후, 450 내지 600℃로 열처리함으로써 상기 하프늄 산화막은 안정적인 정방정계 결정 구조로 상전이할 수 있다.
상기 정방정계 하프늄 산화막은 고유전율의 밴드갭이 큰 물질이기 때문에, 누설 전류가 작으면서도 셀 크기가 작더라도 충분한 동작 용량을 확보할 수 있어 초미세 캐패시터로 제공될 수 있다.
일 실시예에서 상기 열처리 온도는 450 내지 550℃, 예컨대 470 내지 530℃일 수 있고, 하프늄 산화막 전구체의 두께는 3 내지 12nm, 예컨대 4 내지 10nm일 수 있다.
열처리 온도가 450℃에 미치지 못하는 경우 상전이를 위한 충분한 열 공급이 이루어질 수 없고, 열처리 온도가 600℃를 초과하는 경우에는 과도한 열처리가 이루어져 상온에서 안정한 결정구조인 단사정계로 결정화가 이루어지게 된다.
즉, 열처리 온도 및 하프늄 산화막 전구체의 두께가 상기 범위 내인 경우 원치 않는 단사정계 하프늄 산화물의 핵생성을 억제함으로써 안정적인 정방정계 하프늄 산화물의 결정 구조를 지배적으로 유도할 수 있다.
예컨대 상기 정방정계(tetragonal) 결정 구조를 갖는 하프늄 산화막으로 상변화시키는 단계는, 5℃/초 내지 50℃/초의 승온 속도로 승온하여, 450 내지 600℃의 온도에서 20 내지 200초간 수행될 수 있다.
또한, 상기 정방정계(tetragonal) 결정 구조를 갖는 하프늄 산화막으로 상변화시키는 단계는, 급속 어닐링에 의해 수행될 수 있다.
상기 급속 어닐링은 레이저 스파이크 어닐링(laser spike annealing), 플래시 램프 어닐링(flash lamp annealing) 또는 다이오드 레이저 어닐링(diode laser annealing)에 의해 수행될 수 있다.
일 실시예에 따른 플래시 램프 어닐링은 할로겐 램프를 이용하여 진공 혹은 불황성 가스 (Ar, N2, He 등) 분위기에서 수행될 수 있다.
도 2는 비교예 1에 따른 하프늄 산화물의 결정 구조를 나타내는 X선 회절 패턴이다.
도 3은 실시예 1 및 비교예 2에 따른 하프늄 산화물의 결정 구조를 나타내는 X선 회절 패턴이다.
도 2 및 도 3을 참고하면, 비교예 1과 같이 하부 전극 및 상부 전극의 주 결정 방위가 동일하거나, 비교예 2와 같이 하부 전극 및 상부 전극의 주 결정 방위가 상이하더라도 600℃를 초과하는 고온에서 열처리하는 경우에는 하프늄 산화막이 정방정계로 상전이가 일어나지 않는 반면,
실시예 1에서와 같이 하부 전극 및 상부 전극의 주 결정 방위가 상이한 상태에서 적절한 온도로 열처리하는 경우에는 하프늄 산화막이 정방정계로 상전이가 일어났음을 확인할 수 있다.
하프늄 산화막 재료 및 전극 재료는 스퍼터링(sputtering), 원자층 증착법(ALD), 화학증착법(CVD), PECVD, 또는 MOCVD와 같은, 종래의 기술들에 의해 형성될 수 있으며, 이것은 여기에서 상세히 설명되지 않는다.
이하 실시예를 통하여 상술한 본 발명의 구현예를 보다 상세하게 설명한다. 다만 하기의 실시예는 단지 설명의 목적을 위한 것이며 본 발명의 범위를 제한하는 것은 아니다.
실시예: 산화막 커패시터 제조
실시예 1
본 발명의 실시예에 따라 기판 상에 하부 전극으로서 입방정계(001)면의 주 결정 방위를 갖는 TiN 막을 형성하였다. 상기 기판은 실리콘 기판이며, 상기 하부 전극 상에 비정질, 단사정계 또는 이들의 혼합 구조의 하프늄 산화막을 형성하였다. 상기 하프늄 산화막은 하프늄 전구체 가스와 산소 함유 가스를 사용하여 원자층 증착 공정에 의해 증착되었다. 상기 하프늄 전구체 가스로서는, 테트라키스에틸메틸아미도 하프늄(TEMAHf)이 사용되었고, 상기 산소 함유 가스로는, 오존이 사용되었다. 이들 전구체 가스와 오존 가스를 번갈아가며 공급하였고, 상기 기판이 주입된 챔버 내에 전구체 가스와 오존가스 주입 후에는 각각 Ar 가스를 이용하여 퍼지를 실시하였다. 이러한 "전구체-퍼지-오존-퍼지" 단계를 갖는 사이클을 80회 실시하여 10nm 두께의 초기 하프늄 산화막을 형성하였다.
이후, 상부 전극으로서 입방정계(111)면의 주 결정 방위를 갖는 TiN 막을 형성한 후, 500℃에서 30초간 열처리하였다. 이에 의해 초기 비정질 하프늄 산화막이 정방정계 하프늄 산화물로 상 변화되었다. 상기 열처리는 질소 분위기에서 수행되었다.
실시예 2
본 발명의 실시예에 따라 기판 상에 하부 전극으로서 입방정계(111)면의 주 결정 방위를 갖는 TiN 막을 형성하였다. 상기 기판은 실리콘 기판이며, 상기 하부 전극 상에 비정질, 단사정계 또는 이들의 혼합 구조의 하프늄 산화막을 형성하였다. 상기 하프늄 산화막 및 이후 상부전극은 입방정계(001)면의 주 결정 방위를 갖는 TiN 막으로 실시예 1과 동일한 방법으로 제조하였다.
실시예 3
실시예 1과 동일한 방법으로 캐패시터를 제조하였다. 이때, 원자층 증착 공정에 의해 증착되는 하프늄 산화막의 두께를 8nm로 줄여서 캐패시터를 제조하였다.
비교예 1
하부 전극 및 상부 전극의 주 결정 방위를 (001)면으로 동일하게 한 것을 제외하고 실시예 1과 동일한 방법으로 커패시터를 제조하였다.
비교예 2
열처리 온도를 700℃로 변경한 것을 제외하고 실시예 1과 동일한 방법으로 커패시터를 제조하였다.
비교예 3
하부 전극 및 상부 전극의 주 결정 방위를 (111)면으로 동일하게 한 것을 제외하고 실시예 1과 동일한 방법으로 커패시터를 제조하였다.
| 하부전극 TiN 우선결정방위 |
상부전극 TiN 우선결정방위 |
HfO2 두께 | 열처리 조건 | 유전상수 | |
| 실시예 1 | (001) | (111) | 10nm | 500℃, 30sec | 38.9 |
| 실시예 2 | (111) | (001) | 10nm | 500℃, 30sec | 38.7 |
| 실시예 3 | (001) | (111) | 8nm | 500℃, 30sec | 37.2 |
| 비교예 1 | (001) | (001) | 10nm | 500℃, 30sec | 20.9 |
| 비교예 2 | (001) | (111) | 10nm | 700℃, 30sec | 21.3 |
| 비교예 3 | (111) | (111) | 10nm | 500℃, 30sec | 19.9 |
표 1을 참고하면, 상·하부 전극의 결정 방위를 달리 구성한 실시예 1 내지 3은 상·하부 전극의 결정 방위를 동일하게 한 비교예 1 및 3, 그리고 상·하부 전극의 결정 방위를 달리 구성하되 높은 온도에서 열처리하여 상 변화시킨 비교예 2 대비 높은 유전상수를 유지하는 것을 확인할 수 있다.
이를 통하여 본 발명 실시예를 통하여 정방정계 결정 구조의 하프늄 산화막이 형성되고, 이로 인해 높은 유전상수를 갖는 고유전율 재료를 구현할 수 있음을 알 수 있다.
이상에서 본 발명의 바람직한 실시예들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.
Claims (9)
- 기판 상에 하부 전극을 형성하는 단계;
상기 하부 전극 상에 비정질(amorphous), 단사정계(monoclinic) 및 이들의 조합 중 적어도 하나의 결정 구조를 갖는 하프늄 산화막 전구체를 3 내지 20 nm의 두께로 형성하는 단계;
상기 하프늄 산화막 전구체 상에 상기 하부 전극과 주 결정 방위(dominant crystallographic orientation)가 상이한 상부 전극을 형성하는 단계; 및
450 내지 600℃에서 열처리 하여 상기 하프늄 산화막 전구체를 정방정계(tetragonal) 결정 구조를 갖는 하프늄 산화막으로 상 변화 시키는 단계
를 포함하는 반도체 메모리 소자용 커패시터의 제조 방법. - 제1항에서,
상기 하부 전극 및 상기 상부 전극은 각각 입방정계(cubic)의 결정 구조를 갖는, 티타늄 질화물 (TiN)인 반도체 메모리 소자용 커패시터의 제조 방법. - 제2항에서,
상기 하부 전극은 입방정계(001)면의 주 결정 방위를 갖는 티타늄 질화물 (TiN)로부터 형성되고,
상기 상부 전극은 입방정계(001)면 이외의 주 결정 방위를 갖는 티타늄 질화물 (TiN)로부터 형성되는, 반도체 메모리 소자용 커패시터의 제조 방법. - 제3항에서,
상기 상부 전극은 입방정계 (111)면의 주 결정 방위를 갖는 티타늄 질화물 (TiN)로부터 형성되는, 반도체 메모리 소자용 커패시터의 제조 방법. - 제1항에서,
상기 열처리 온도는 450 내지 550℃인 반도체 메모리 소자용 커패시터의 제조 방법. - 제1항에서,
상기 하프늄 산화막 전구체의 두께는 3 내지 12 nm인 반도체 메모리 소자용 커패시터의 제조 방법. - 제1항에서,
상기 정방정계(tetragonal) 결정 구조를 갖는 하프늄 산화막으로 상 변화 시키는 단계는, 5℃/초 내지 50℃/초의 승온 속도로 20 내지 200초간 수행되는 것인 반도체 메모리 소자용 커패시터의 제조 방법. - 제1항에서,
상기 정방정계(tetragonal) 결정 구조를 갖는 하프늄 산화막으로 상 변화 시키는 단계는, 급속 어닐링에 의해 수행되는 반도체 메모리 소자용 커패시터의 제조 방법. - 제8항에서,
상기 급속 어닐링은 레이저 스파이크 어닐링(laser spike annealing), 플래시 램프 어닐링 (flash lamp annealing) 또는 다이오드 레이저 어닐링 (diode laser annealing)에 의해 수행되는 반도체 메모리 소자용 커패시터의 제조 방법.
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