KR102245514B1 - Display device and method of manufacturing the same - Google Patents
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Abstract
표시 장치가 제공된다. 표시 장치는 제1 실장 영역에서 복수의 배선들 각각과 전기적으로 분리되도록 적어도 일부가 트리밍되어 있는 복수의 제1 트랜지스터들, 제2 실장 영역에서 복수의 배선들 각각과 전기적으로 분리되고 적어도 일부가 트리밍 되어 있는 복수의 제2 트랜지스터들, 제1 실장 영역에서 복수의 제1 트랜지스터들과 연결된 제1 쇼팅바 및 제2 실장 영역에서 복수의 제2 트랜지스터들과 연결된 제2 쇼팅바를 포함한다. 본 발명의 일 실시예에 따른 표시 장치는 배선의 어레이 테스트 시에 제1 쇼팅바를 통해 인가된 테스트 신호가 제2 쇼팅바로 유입되는 것을 방지하는 복수의 제2 트랜지스터들을 구비하므로, 어레이 테스트를 통해 배선의 불량 발생 여부 및 배선의 불량 발생 지점이 명확하게 검출될 수 있으며, 이에, 표시 장치의 생산 수율이 향상될 수 있다. A display device is provided. The display device is electrically separated from each of the plurality of first transistors, at least partially trimmed so as to be electrically separated from each of the plurality of wirings in the first mounting area, and the plurality of wirings, in the second mounting area, and at least partially trimmed. And a plurality of second transistors, a first shorting bar connected to the plurality of first transistors in a first mounting region, and a second shorting bar connected to a plurality of second transistors in a second mounting region. The display device according to an exemplary embodiment of the present invention includes a plurality of second transistors that prevent the test signal applied through the first shorting bar from flowing into the second shorting bar during the array test of the wiring. Whether or not a defect occurs and a point of occurrence of a wiring defect may be clearly detected, and thus, a production yield of the display device may be improved.
Description
본 발명은 표시 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 배선 불량 여부를 용이하게 검출하여 생산 수율이 향상된 표시 장치 및 그 제조 방법에 관한 것이다.The present invention relates to a display device and a method of manufacturing the same, and more particularly, to a display device and a method of manufacturing the same, in which the production yield is improved by easily detecting whether or not a wiring is defective.
여러 가지 전기 장치들은 액정 표시 장치(Liquid Crystal Display Device), 플라즈마 표시 장치(Plasma Display Panel Device), 전계 방출 표시 장치(Field Emission Display Device), 전기 영동 표시 장치(Electrophoretic Display Device) 및 유기 발광 다이오드 표시 장치(Organic Light Emitting Diode Display Device) 등과 같은 평판 표시 장치(Flat Panel Display Device)를 이용하여 여러 정보들을 사용자에게 제공한다.Various electrical devices include Liquid Crystal Display Device, Plasma Display Panel Device, Field Emission Display Device, Electrophoretic Display Device, and Organic Light-Emitting Diode Display. Various information is provided to users by using a flat panel display device such as an organic light emitting diode display device.
표시 장치는 외부로부터 입력된 영상 신호를 데이터 전압으로 변환하고, 데이터 전압에 따라 복수의 서브-화소에 영상 신호에 따른 화상을 표시하게 된다. 이러한 표시 장치는 박막 트랜지스터(Thin Film Transistor; TFT), 복수의 배선 및 표시 장치의 구동을 위한 구동칩(Drive Integrated Circuit: D-IC)과 연결되는 패드들로 이루어진 회로가 형성된 기판을 포함한다. 이러한 기판은 어레이 기판 (Array Substrate) 또는 백플레인 (Backplane)으로 지칭될 수도 있다. The display device converts an image signal input from the outside into a data voltage, and displays an image according to the image signal on a plurality of sub-pixels according to the data voltage. Such a display device includes a substrate on which a circuit including a thin film transistor (TFT), a plurality of wirings, and pads connected to a drive integrated circuit (D-IC) for driving the display device is formed. Such a substrate may be referred to as an array substrate or a backplane.
어레이 기판은 구동칩을 복수의 배선과 연결하기 이전에 배선의 불량 여부를 검사하는 어레이 테스트(array test)를 진행하게 된다. 어레이 테스트는 복수의 배선에 동일한 테스트 신호를 인가하고, 배선과 연결된 복수의 서브-화소의 점등 상태를 관찰함으로써, 배선의 불량 여부를 검출하는 테스트이다. 표시 장치의 배선은 게이트 배선과 데이터 배선으로 구성될 수 있고, 게이트 배선의 불량 여부 및 데이터 배선의 불량 여부가 각각 어레이 테스트를 통해 테스트될 수 있다. Before connecting the driving chip to the plurality of wirings, the array substrate is subjected to an array test to check whether the wiring is defective. The array test is a test for detecting whether or not a wiring is defective by applying the same test signal to a plurality of wirings and observing the lighting state of a plurality of sub-pixels connected to the wiring. The wiring of the display device may be composed of a gate wiring and a data wiring, and whether the gate wiring is defective and whether the data wiring is defective may be tested through an array test, respectively.
최근 표시 장치가 대면적화됨에 따라, 게이트 배선과 연결되는 게이트 구동칩이 기판의 일측에만 배치되지 않고, 복수의 서브-화소를 사이에 두고 기판의 양측에 배치된다. 즉, 게이트 구동칩을 기판의 양측에 배치하고, 게이트 배선의 양측에서 게이트 신호를 인가함으로써, 각각의 서브-화소에 게이트 신호를 효율적으로 전달할 수 있게 된다. 그러나, 게이트 구동칩이 기판의 양측으로 분리 배치됨에 따라 게이트 배선의 어레이 테스트시 게이트 배선의 불량이 미검출되는 문제가 빈번하게 발생하게 된다. 기판의 양측에 배치된 게이트 구동칩을 포함하는 표시 장치에서 게이트 배선의 불량이 검출되지 않는 이유에 대해 보다 상세히 설명하기 위해 도 1을 함께 참조한다. Recently, as display devices have become large in area, gate driving chips connected to gate wirings are not disposed only on one side of the substrate, but are disposed on both sides of the substrate with a plurality of sub-pixels interposed therebetween. That is, by disposing the gate driving chip on both sides of the substrate and applying the gate signal from both sides of the gate wiring, it is possible to efficiently transfer the gate signal to each sub-pixel. However, as the gate driving chip is separated and disposed on both sides of the substrate, a problem in which a defect of the gate wiring is not detected frequently occurs during an array test of the gate wiring. In order to explain in more detail the reason why a defect of a gate wiring is not detected in a display device including gate driving chips disposed on both sides of a substrate, reference is also made to FIG. 1.
도 1은 종래의 표시 장치의 게이트 배선의 불량을 검출하는 어레이 테스트에서 게이트 배선의 불량이 검출되지 않는 오류를 설명하기 위한 개략적인 평면도이다. 도 1을 참조하면, 기판(110) 상에는 게이트 배선 및 데이터 배선(150)과 연결된 복수의 서브-화소(SPX)가 배치된다. 또한, 게이트 배선의 불량 여부를 검사하기 위해, 기판(110)의 제1 실장 영역(CA1)에는 제1 쇼팅바(161)가 배치되고, 제2 실장 영역(CA2)에는 제2 쇼팅바(162) 배치된다. 제1 쇼팅바(161) 및 제2 쇼팅바(162)는 복수의 게이트 배선과 연결된다. 예를 들어, 도 1에 도시된 바와 같이, 제1 쇼팅바(161)는 제1 게이트 배선(141), 제2 게이트 배선(142) 및 제3 게이트 배선(143)의 일 단과 연결되고, 제2 쇼팅바(162)는 제1 게이트 배선(141), 제2 게이트 배선(142) 및 제3 게이트 배선(143)의 타 단과 연결된다. 게이트 배선의 어레이 테스트는 제1 쇼팅바(161) 및 제2 쇼팅바(162)를 통해 복수의 게이트 배선에 동일한 테스트 신호를 인가하고, 게이트 배선과 연결된 복수의 서브-화소(SPX)의 점등 상태가 변하는 것을 검출함으로써, 서브-화소(SPX)의 포인트 불량(point defect) 또는 게이트 배선의 라인 불량(line defect)을 검출한다. 1 is a schematic plan view illustrating an error in which a defect of a gate wiring is not detected in an array test for detecting a defect of a gate wiring of a conventional display device. Referring to FIG. 1, a plurality of sub-pixels SPX connected to a gate line and a
제1 쇼팅바(161)는 제1 연결바(163)를 통해 제1 어레이 테스트 패드(191)와 연결되고, 제2 쇼팅바(162)는 제2 연결바(164)를 통해 제2 어레이 테스트 패드(192)와 연결된다. 제1 연결바(163), 제2 연결바(164), 제1 어레이 테스트 패드(191) 및 제2 어레이 테스트 패드(192)는 기판(110) 외부의 글래스 영역(GA) 상에 배치될 수 있고, 게이트 배선의 어레이 테스트가 종료되면, 기판(110)의 셀 단위 절단(scribing) 과정에서 쇼팅바와 연결바가 서로 분리되며, 쇼팅바와 복수의 게이트 배선이 분리된 이후, 제1 구동칩 및 제2 구동칩이 실장된다. The
제1 어레이 테스트 패드(191)는 제1 연결바(163)를 통해 제1 쇼팅바(161)에 테스트 신호를 인가한다. 제1 쇼팅바(161)와 연결된 제1 게이트 배선(141), 제2 게이트 배선(142) 및 제3 게이트 배선(143)에는 모두 동일한 테스트 신호가 인가된다. 비록, 도 1에는 제2 게이트 배선(142)에 인가된 제1 테스트 신호(TS1)와 제3 게이트 배선(143)에 인가된 제2 테스트 신호(TS2)가 서로 다른 도면 부호로 표시되어 있지만, 제1 테스트 신호(TS1) 및 제2 테스트 신호(TS2)는 모두 제1 쇼팅바(161)를 통해 인가되므로, 동일한 테스트 신호를 의미한다.The first
만약, 제2 게이트 배선(142)에 라인 불량(DA)이 존재한다면, 제1 쇼팅바(161)를 통해 인가된 제1 테스트 신호(TS1)는 라인 불량(DA)이 발생된 지점을 통과하지 못한다. 이 경우, 라인 불량(DA)이 발생된 지점을 기준으로 우측에 배치된 서브-화소(SPX)에는 제1 테스트 신호(TS1)가 전달되지 않으므로, 라인 불량(DA)이 발생된 지점의 우측에 배치된 서브-화소(SPX)는 모두 점등되지 않을 수 있다. 서브-화소(SPX)의 점등이 꺼지는 지점으로부터 제2 게이트 배선(142)의 라인 불량(DA) 발생 지점이 유추될 수 있다. If there is a line defect DA in the
그러나, 제3 게이트 배선(143)에 인가된 제2 테스트 신호(TS2)의 일부는 제2 쇼팅바(162)를 통해 제2 게이트 배선(142)으로 유입될 수 있다. 특히, 최근 서브-화소(SPX)를 구성하는 박막 트랜지스터의 성능이 향상됨에 따라, 제2 쇼팅바(162)를 통해 제2 게이트 배선(142)으로 유입되는 제2 테스트 신호(TS2)에 의해 라인 불량(DA)이 발생된 지점의 우측에 배치되는 서브-화소(SPX)가 점등되는 현상이 발생한다. 예를 들어, 서브-화소(SPX)를 구성하는 박막 트랜지스터가 차징(charging) 특성이 우수한 산화물 반도체로 이루어진 경우, 미세한 제2 테스트 신호(TS2)에도 불구하고 박막 트랜지스터가 구동되어 서브-화소(SPX)들이 점등될 수 있고, 점등된 서브-화소(SPX)들로 인해 제2 게이트 배선(142)의 라인 불량(DA)이 제대로 검출되지 않는 문제가 발생된다. However, a part of the second test signal TS2 applied to the
본 발명의 발명자는 앞서 언급한 어레이 테스트에서 게이트 배선의 불량이 미 검출 되는 이유는 복수의 게이트 배선이 제1 쇼팅바(161) 및 제2 쇼팅바(162)를 통해 서로 연결되어 있기 때문임을 인식하였고, 구체적으로, 제1 쇼팅바(161)에 인가되는 테스트 신호가 제2 쇼팅바(162)를 경유하여 의도치 않은 서브-화소의 점등 상태를 변화시킴으로써, 게이트 배선의 불량이 쉽게 검출되지 않음을 인식하였다.The inventor of the present invention recognizes that the reason that the defect of the gate wiring is not detected in the aforementioned array test is that the plurality of gate wirings are connected to each other through the
이에, 본 발명의 발명자는 제1 쇼팅바에 테스트 신호를 인가할 때, 제2 쇼팅바에 의한 간섭을 최소화 하기 위한 구조에 대해서 다양한 연구를 진행하였다. 이에 따라, 본 발명의 발명자는, 제1 쇼팅바에 테스트 신호를 인가할 때, 제2 쇼팅바로 이동하는 전류의 이동 경로를 차단할 수 있는 제2 트랜지스터 및 제2 쇼팅바에 테스트 신호를 인가할 때, 제1 쇼팅바로 이동하는 전류의 이동 경로를 차단할 수 있는 제1 트랜지스터를 포함하는 새로운 구조의 표시 장치 및 그 제조 방법을 발명하였다. Accordingly, the inventor of the present invention has conducted various studies on a structure for minimizing interference caused by the second shorting bar when applying a test signal to the first shorting bar. Accordingly, the inventor of the present invention, when applying the test signal to the first shorting bar, when applying the test signal to the second transistor and the second shorting bar capable of blocking the movement path of the current moving to the second shorting bar. 1 A display device having a new structure including a first transistor capable of blocking a movement path of a current moving to a shorting bar and a method of manufacturing the same has been invented.
이에, 본 발명이 해결하고자 하는 과제는 표시 장치의 어레이 테스트 시에 게이트 배선의 불량 발생 여부를 정확하게 검출하고, 불량 발생 지점을 정확하게 판단함으로써, 불량이 리페어(repair)되고, 생산 수율이 향상될 수 있는 표시 장치 및 그 제조 방법을 제공하는 것이다.Accordingly, the problem to be solved by the present invention is to accurately detect the occurrence of defects in the gate wiring during the array test of the display device and accurately determine the defect occurrence point, thereby repairing the defect and improving the production yield. It is to provide a display device and a method of manufacturing the same.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems of the present invention are not limited to the problems mentioned above, and other problems that are not mentioned will be clearly understood by those skilled in the art from the following description.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 표시 장치는 기판, 복수의 배선들, 복수의 제1 트랜지스터들, 복수의 제2 트랜지스터들, 제1 쇼팅바 및 제2 쇼팅바를 포함한다. 기판은 제1 실장 영역 및 제2 실장 영역을 포함한다. 복수의 배선들은 제1 실장 영역에서 제2 실장 영역까지 연장된다. 복수의 제1 트랜지스터들은 제1 실장 영역에서 복수의 배선들 각각과 전기적으로 분리되도록 적어도 일부가 트리밍되어 있다. 복수의 제2 트랜지스터들은 제2 실장 영역에서 복수의 배선들 각각과 전기적으로 분리되도록 적어도 일부가 트리밍되어 있다. 제1 쇼팅바는 제1 실장 영역에서 복수의 제1 트랜지스터들과 연결된다. 제2 쇼팅바는 제2 실장 영역에서 복수의 제2 트랜지스터들과 연결된다. 본 발명의 일 실시예에 표시 장치는 배선의 어레이 테스트 시에 제1 쇼팅바를 통해 인가된 테스트 신호가 제2 쇼팅바로 유입되는 것을 방지하는 복수의 제2 트랜지스터들 및 제2 쇼팅바를 통해 인가된 테스트 신호가 제1 쇼팅바로 유입되는 것을 방지하는 복수의 제1 트랜지스터들을 구비하므로, 어레이 테스트를 통해 배선의 불량 발생 여부 및 배선의 불량 발생 지점이 명확하게 검출될 수 있으며, 이에, 표시 장치의 생산 수율이 향상될 수 있다. In order to solve the above-described problems, a display device according to an exemplary embodiment includes a substrate, a plurality of wirings, a plurality of first transistors, a plurality of second transistors, a first shorting bar, and a second shorting bar. Includes. The substrate includes a first mounting area and a second mounting area. The plurality of wirings extend from the first mounting area to the second mounting area. At least a portion of the plurality of first transistors is trimmed so as to be electrically separated from each of the plurality of wirings in the first mounting area. At least a portion of the plurality of second transistors is trimmed so as to be electrically separated from each of the plurality of wirings in the second mounting area. The first shorting bar is connected to the plurality of first transistors in the first mounting area. The second shorting bar is connected to the plurality of second transistors in the second mounting area. In an exemplary embodiment of the present invention, the display device includes a plurality of second transistors that prevent a test signal applied through the first shorting bar from flowing into the second shorting bar and a test applied through the second shorting bar during an array test of the wiring. Since a plurality of first transistors that prevent signals from flowing into the first shorting bar are provided, whether or not a defective wiring has occurred and a point where a defective wiring has occurred can be clearly detected through an array test, and thus, the production yield of the display device This can be improved.
본 발명의 다른 특징에 따르면, 복수의 제1 트랜지스터들은 각각 제1 쇼팅바와 전기적으로 연결된 제1 입력 전극을 포함하고, 복수의 제2 트랜지스터들은 각각 제2 쇼팅바와 전기적으로 연결된 제2 입력 전극을 포함하며, 복수의 제1 트랜지스터들 각각의 제1 출력 전극은 제거되어 있고, 복수의 제2 트랜지스터들 각각의 제2 출력 전극은 제거되어 있는 것을 특징으로 한다. According to another feature of the present invention, the plurality of first transistors each include a first input electrode electrically connected to the first shorting bar, and the plurality of second transistors each include a second input electrode electrically connected to the second shorting bar The first output electrode of each of the plurality of first transistors is removed, and the second output electrode of each of the plurality of second transistors is removed.
본 발명의 또 다른 특징에 따르면, 표시 장치는 제1 쇼팅바와 전기적으로 분리되고, 복수의 제1 트랜지스터들 각각의 제1 게이트 전극과 연결된 제1 게이트 쇼팅바 및 제2 쇼팅바와 전기적으로 분리되고, 복수의 제2 트랜지스터들 각각의 제2 게이트 전극과 연결된 제2 게이트 쇼팅바를 더 포함하는 것을 특징으로 한다.According to another feature of the present invention, the display device is electrically separated from the first shorting bar, and is electrically separated from the first gate shorting bar and the second shorting bar connected to the first gate electrode of each of the plurality of first transistors, It characterized in that it further comprises a second gate shorting bar connected to the second gate electrode of each of the plurality of second transistors.
본 발명의 또 다른 특징에 따르면, 제1 실장 영역에서 제1 쇼팅바 및 제1 게이트 쇼팅바는 각각 전기적으로 플로팅(floating)되며, 제2 실장 영역에서 제2 쇼팅바 및 제2 게이트 쇼팅바는 각각 전기적으로 플로팅된 것을 특징으로 한다.According to another feature of the present invention, the first shorting bar and the first gate shorting bar are electrically floating in the first mounting area, and the second shorting bar and the second gate shorting bar in the second mounting area are Each is characterized by being electrically floating.
본 발명의 또 다른 특징에 따르면, 표시 장치는 제1 실장 영역에서 복수의 배선들 각각의 일 단과 전기적으로 연결된 제1 구동칩, 제2 실장 영역에서 복수의 배선들 각각의 타 단과 전기적으로 연결된 제2 구동칩 및 제1 실장 영역과 제2 실장 영역의 사이에서 복수의 배선들과 전기적으로 연결된 복수의 서브-화소들을 더 포함하는 것을 특징으로 한다.According to another feature of the present invention, a display device includes a first driving chip electrically connected to one end of each of a plurality of wires in a first mounting area, and a second driving chip electrically connected to the other end of each of a plurality of wires in a second mounting area. 2 It characterized in that it further comprises a driving chip and a plurality of sub-pixels electrically connected to a plurality of wirings between the first mounting region and the second mounting region.
본 발명의 또 다른 특징에 따르면, 제1 구동칩 및 제2 구동칩은 각각 COG 방식으로 기판 상에 실장된 것을 특징으로 한다.According to another feature of the present invention, the first driving chip and the second driving chip are mounted on a substrate in a COG method, respectively.
본 발명의 또 다른 특징에 따르면, 표시 장치는 제1 실장 영역에서 복수의 배선들 및 제1 구동칩과 각각 연결된 복수의 제1 출력 패드들 및 제2 실장 영역에서 복수의 배선들 및 제2 구동칩과 각각 연결된 복수의 제2 출력 패드들을 더 포함하고, 복수의 제1 트랜지스터들은 각각 제1 출력 패드와 제1 트리밍 영역을 사이에 두고 서로 분리되며, 복수의 제2 트랜지스터들은 각각 제2 출력 패드와 제2 트리밍 영역을 사이에 두고 서로 분리된 것을 특징으로 한다. According to another feature of the present invention, a display device includes a plurality of wirings in a first mounting area, a plurality of first output pads respectively connected to a first driving chip, and a plurality of wirings and a second driving in the second mounting area. A plurality of second output pads each connected to the chip are further included, the plurality of first transistors are separated from each other with a first output pad and a first trimming region interposed therebetween, and the plurality of second transistors are each a second output pad And the second trimming region are separated from each other.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 표시 장치의 제조 방법은 기판 상의 제1 실장 영역에서 복수의 배선들과 각각 개별적으로 연결된 복수의 제1 트랜지스터들, 제1 실장 영역과 분리된 제2 실장 영역에서 복수의 배선들과 각각 개별적으로 연결된 복수의 제2 트랜지스터들, 복수의 제1 트랜지스터들과 연결된 제1 쇼팅바 및 복수의 제2 트랜지스터들과 연결된 제2 쇼팅바를 형성하는 단계, 복수의 제1 트랜지스터들, 복수의 제2 트랜지스터들, 제1 쇼팅바 및 제2 쇼팅바를 이용하여 복수의 배선들의 불량 여부를 검출하는 단계 및 복수의 제1 트랜지스터들 각각의 일부 및 복수의 제2 트랜지스터들 각각의 일부를 트리밍하여 복수의 제1 트랜지스터들 및 복수의 제2 트랜지스터들을 복수의 배선들로부터 각각 분리하는 단계를 포함하는 것을 특징으로 한다. 본 발명의 일 실시예에 따른 표시 장치의 제조 방법은 제1 쇼팅바에 테스트 신호가 인가될 때, 복수의 제2 트랜지스터들을 사용하여 제2 쇼팅바에 테스트 신호가 유입되는 것이 차단되므로, 어레이 테스트에서 배선의 불량이 미 검출되는 문제가 해결될 수 있다. 또한, 어레이 테스트를 통해 검출된 배선의 불량을 리페어함으로써, 표시 장치의 불량률이 감소되고, 표시 장치의 생산 수율이 향상될 수 있다. In order to solve the above-described problems, a method of manufacturing a display device according to an exemplary embodiment of the present invention includes a plurality of first transistors and a first mounting area individually connected to a plurality of wirings in a first mounting area on a substrate. In a second mounting area separated from each other, a plurality of second transistors respectively individually connected to a plurality of wirings, a first shorting bar connected to the plurality of first transistors, and a second shorting bar connected to the plurality of second transistors are formed. A step of detecting whether a plurality of wirings are defective using a plurality of first transistors, a plurality of second transistors, a first shorting bar and a second shorting bar, and a part and a plurality of each of the plurality of first transistors. And trimming a portion of each of the second transistors to separate the plurality of first transistors and the plurality of second transistors from the plurality of wirings. In the method of manufacturing a display device according to an embodiment of the present invention, when a test signal is applied to the first shorting bar, the test signal is blocked from flowing into the second shorting bar by using a plurality of second transistors. The problem of undetected defects can be solved. In addition, by repairing a defect of a wiring detected through an array test, a defect rate of the display device may be reduced and a production yield of the display device may be improved.
본 발명의 다른 특징에 따르면, 복수의 배선들의 불량 여부를 검출하는 단계는 복수의 제1 트랜지스터들 각각의 제1 게이트 전극과 연결된 제1 게이트 쇼팅바에 트랜지스터 턴-온 신호를 인가하는 단계 및 복수의 제1 트랜지스터들 모두가 턴-온된 상태에서 제1 쇼팅바에 테스트 신호를 인가하는 단계를 포함하는 것을 특징으로 한다.According to another feature of the present invention, detecting whether a plurality of wirings are defective may include applying a transistor turn-on signal to a first gate shorting bar connected to a first gate electrode of each of the plurality of first transistors, and And applying a test signal to the first shorting bar while all of the first transistors are turned on.
본 발명의 또 다른 특징에 따르면, 복수의 배선들의 불량 여부를 검출하는 단계는 제1 쇼팅바에 테스트 신호를 인가하는 단계 이후에, 복수의 제2 트랜지스터들 각각의 제2 게이트 전극과 연결된 제2 게이트 쇼팅바에 트랜지스터 턴-온 신호를 인가하는 단계 및 복수의 제2 트랜지스터들이 모두 턴-온된 상태에서 제2 쇼팅바에 테스트 신호를 인가하는 단계를 포함하는 것을 특징으로 한다. According to another feature of the present invention, the step of detecting whether a plurality of wirings is defective may be performed after applying a test signal to the first shorting bar, followed by a second gate connected to the second gate electrode of each of the plurality of second transistors. And applying a transistor turn-on signal to the shorting bar and applying a test signal to the second shorting bar while all of the plurality of second transistors are turned on.
본 발명의 또 다른 특징에 따르면, 복수의 배선들의 불량 여부는 복수의 배선들과 연결된 복수의 서브-화소들의 점등 상태 변화를 통해 검출되는 것을 특징으로 한다.According to another feature of the present invention, whether a plurality of wirings are defective is detected through a change in lighting state of a plurality of sub-pixels connected to the plurality of wirings.
본 발명의 또 다른 특징에 따르면, 복수의 제1 트랜지스터들 및 복수의 제2 트랜지스터들을 복수의 배선들로부터 각각 분리하는 단계는 복수의 제1 트랜지스터들과 복수의 배선들 사이의 제1 트리밍 영역에 레이저를 조사하는 단계 및 복수의 제2 트랜지스터들과 복수의 배선들 사이의 제2 트리밍 영역에 레이저를 조사하는 단계를 포함하는 것을 특징으로 한다.According to another feature of the present invention, the step of separating the plurality of first transistors and the plurality of second transistors from the plurality of wirings may be performed in a first trimming region between the plurality of first transistors and the plurality of wirings. And irradiating a laser to a second trimming region between the plurality of second transistors and the plurality of wirings.
본 발명의 또 다른 특징에 따르면, 표시 장치의 제조 방법은 복수의 제1 트랜지스터들 및 복수의 제2 트랜지스터들을 복수의 배선들로부터 분리하는 단계 이후에, 제1 실장 영역에 제1 구동칩을 실장하는 단계 및 제2 실장 영역에 제2 구동칩을 실장하는 단계를 더 포함하는 것을 특징으로 한다.According to another feature of the present invention, a method of manufacturing a display device includes mounting a first driving chip in a first mounting region after separating a plurality of first transistors and a plurality of second transistors from a plurality of wirings. And mounting the second driving chip in the second mounting area.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Details of other embodiments are included in the detailed description and drawings.
본 발명은 어레이 테스트 시에 제1 쇼팅바에서 인가된 테스트 신호가 제2 쇼팅바로 유입되지 못하게 하는 제2 트랜지스터 및 제2 쇼팅바에서 인가된 테스트 신호가 제1 쇼팅바로 유입되지 못하게 하는 제1 트랜지스터를 구비하여 배선의 불량이 미 검출되는 문제를 해결하는 효과가 있다. The present invention provides a second transistor that prevents a test signal applied from a first shorting bar from flowing into a second shorting bar and a first transistor that prevents a test signal applied from a second shorting bar from flowing into the first shorting bar during an array test. It has the effect of solving a problem in which a defect of a wiring is not detected.
본 발명은 어레이 테스트를 통해 배선의 라인 불량 여부 및 배선의 불량 발생 지점을 정확하게 검출하여 표시 장치의 불량을 정확하게 리페어함으로써, 표시 장치의 생산 수율이 향상되는 효과가 있다. According to an exemplary embodiment of the present invention, a defect in a display device is accurately repaired by accurately detecting whether a line is defective in a wiring and a point where a defective wiring occurs through an array test, thereby improving a production yield of the display device.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.The effects according to the present invention are not limited by the contents exemplified above, and more various effects are included in the present specification.
도 1은 종래의 표시 장치의 게이트 배선의 불량을 검출하는 어레이 테스트에서 게이트 배선의 불량이 검출되지 않는 오류를 설명하기 위한 개략적인 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 대한 개략적인 평면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 제1 구동칩 및 제2 구동칩이 실장되기 전의 모습을 설명하기 위한 개략적인 평면도이다.
도 4는 도 3의 제1 실장 영역을 부분적으로 확대한 개략적인 평면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 순서도이다.
도 6a 내지 도 6d는 본 발명의 또 다른 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 개략적인 평면도들이다.1 is a schematic plan view illustrating an error in which a defect of a gate wiring is not detected in an array test for detecting a defect of a gate wiring of a conventional display device.
2 is a schematic plan view illustrating a display device according to an exemplary embodiment of the present invention.
FIG. 3 is a schematic plan view illustrating a state before a first driving chip and a second driving chip are mounted of a display device according to an exemplary embodiment of the present invention.
4 is a schematic plan view partially magnifying the first mounting area of FIG. 3.
5 is a flowchart illustrating a method of manufacturing a display device according to an exemplary embodiment of the present invention.
6A to 6D are schematic plan views illustrating a method of manufacturing a display device according to still another exemplary embodiment of the present invention.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Advantages and features of the present invention, and a method of achieving them will become apparent with reference to the embodiments described below in detail together with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms different from each other, and only these embodiments make the disclosure of the present invention complete, and common knowledge in the technical field to which the present invention pertains. It is provided to completely inform the scope of the invention to the possessor, and the invention is only defined by the scope of the claims.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. The shapes, sizes, ratios, angles, numbers, etc. disclosed in the drawings for explaining the embodiments of the present invention are exemplary, and thus the present invention is not limited to the illustrated matters. The same reference numerals refer to the same elements throughout the specification. In addition, in describing the present invention, when it is determined that a detailed description of a related known technology may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. When'include','have','consists of' and the like mentioned in the present specification are used, other parts may be added unless'only' is used. In the case of expressing the constituent elements in the singular, it includes the case of including the plural unless specifically stated otherwise.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the constituent elements, it is interpreted as including an error range even if there is no explicit description.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. In the case of a description of the positional relationship, for example, if the positional relationship of two parts is described as'upper','upper of','lower of','next to','right' Or, unless'direct' is used, one or more other parts may be located between the two parts.
소자 또는 층이 다른 소자 또는 층 '위 (on)'로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. When a device or layer is referred to as'on' another device or layer, it includes all cases in which another layer or other device is interposed directly on or in the middle of another device.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.Although the first, second, etc. are used to describe various components, these components are not limited by these terms. These terms are only used to distinguish one component from another component. Accordingly, the first component mentioned below may be a second component within the technical idea of the present invention.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.The same reference numerals refer to the same elements throughout the specification.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.The size and thickness of each component shown in the drawings are illustrated for convenience of description, and the present invention is not necessarily limited to the size and thickness of the illustrated component.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.Each of the features of the various embodiments of the present invention can be partially or entirely combined or combined with each other, technically various interlocking and driving are possible, and each of the embodiments may be independently implemented with respect to each other or can be implemented together in an association relationship. May be.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.Hereinafter, various embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 대한 개략적인 평면도이다. 도 2를 참조하면, 표시 장치(200)는 기판(210), 복수의 배선, 복수의 서브-화소(SPX) 및 구동칩을 포함한다. 표시 장치(200)는 액정 소자를 포함하는 액정 표시 장치 또는 유기 발광 소자를 포함하는 유기 발광 표시 장치로 구성된다. 그러나, 이에 제한되는 것은 아니며, 표시 장치(200)는 전기 영동 표시 장치 등으로 구성될 수도 있다.2 is a schematic plan view illustrating a display device according to an exemplary embodiment of the present invention. Referring to FIG. 2, the
기판(210)은 영상을 표시하는 표시 영역(Active Area; AA) 및 비표시 영역(NA)으로 구분된다. 표시 영역(AA)에는 영상을 표시하기 위해 광을 제어하는 복수의 서브-화소(SPX)가 형성된다. 각 서브-화소(SPX)는 복수의 배선과 연결된다. 복수의 배선은 게이트 배선(240) 및 데이터 배선(250)으로 구성될 수 있다. 각 서브 화소(SPX)에는 게이트 배선(240) 및 데이터 배선(250)과 연결된 박막 트랜지스터, 박막 트랜지스터를 통해 공급된 데이터 신호(DATA)를 데이터 전압으로 저장하는 커패시터 및 커패시터에 저장된 데이터 전압에 대응하여 동작하는 화소 회로(Pixel Circuit)가 포함된다. 각 서브 화소들의 화소 회로는 표시 장치(200)의 타입, 구조 및 구동 모드에 따라 여러 형태로 구성될 수 있다.The
표시 장치(200)는 각 서브-화소(SPX)를 구동하기 위한 구동칩을 포함한다. 예를 들어, 표시 장치(200)는 제1 구동칩(221), 제2 구동칩(222) 및 데이터 구동칩(233)을 포함한다. 제1 구동칩(221) 및 제2 구동찹(222)은 게이트 배선(240)에 게이트 신호를 제공하는 게이트 구동칩으로 기능하며, 데이터 구동칩(233)은 데이터 배선(250)에 데이터 신호를 제공한다. 제1 구동칩(221) 및 제2 구동칩(222)으로부터 공급된 게이트 신호와 데이터 구동칩으로부터 공급된 데이터 신호에 대응하여 복수의 서브 화소(SPX)가 구동될 수 있으며, 이에 의해 영상이 표시된다. 제1 구동칩(221), 제2 구동칩(222) 및 데이터 구동칩(233)은 기판(210)의 일 측 또는 서로 대응되는 양측 외곽의 비표시 영역(NA)에 IC(Integrated Circuit) 형태로 구비된다. 비록, 도 1에는 2개의 제1 구동칩(221), 2개의 제2 구동칩(222) 및 4개의 데이터 구동칩(233)을 도시하였지만, 제1 구동칩(221), 제2 구동칩(222) 및 데이터 구동칩(233)의 개수는 특별히 제한되지 않는다.The
도 2에 도시된 실시예에서, 제1 구동칩(221) 및 제2 구동칩(222)은 기판(210)의 양측의 비표시 영역(NA)에 위치한 제1 실장 영역(CA1) 및 제2 실장 영역(CA2)에 직접 본딩되는 COG(Chip-On-Glass) 방식으로 실장된다. 반면 데이터 구동칩(233)은 기판(210)에 직접 본딩되어 실장되지 않고, 기판(110)의 일 측에 연결된 연성 회로 기판(232) 상에 본딩되는 COF(Chip-On Film) 방식으로 실장되어 있다. 여기서 연성 회로 기판(232)의 일 측은 기판(210)과 연결되고, 타 측은 인쇄 회로 기판(231)과 연결되어 기판(210)과 인쇄 회로 기판(231)을 전기적으로 연결하고, 이들 간에 신호를 전달하는 역할을 한다. 즉, 연성 회로 기판(232)은 인쇄 회로 기판(231) 상에 배치된 타이밍 제어부와 전원 공급부로부터 출력된 각종 신호 및 전원 등을 제1 구동칩(221), 제2 구동칩(222) 및 데이터 구동칩(233)으로 전달한다. 영상 처리부는 인쇄 회로 기판(231) 혹은 인쇄 회로 기판(231)과 연결되는 또 다른 회로 기판 (또는 시스템 보드)에 IC(Integrated Circuit) 형태로 실장될 수 있으나 이에 대한 도시는 생략한다.In the embodiment shown in FIG. 2, the
비록 본 명세서에서 제1 구동칩(221) 및 제2 구동칩(222)을 COG방식으로 본딩하여 실장하는 것으로 설명하였지만 기판(210)은 글래스 기판(glass substrate)으로 한정되지 않는다. 본 발명의 실시예들에서 표시 장치(200)의 기판(210)은 글래스 기판뿐 만 아니라 폴리이미드(polyimide; PI)를 비롯하여 폴리에테르이미드(polyetherimide; PEI), 폴리에틸렌 테레프탈레이드(polyethyelene terephthalate; PET), 폴리카보네이트(polycarbonate; PC), 폴리메틸메타크릴레이트(polymethylmethacrylate; PMMA), 폴리스티렌(polystyrene; PS), 스티렌아크릴나이트릴코폴리머(styreneacrylnitrile polymer; SAN), 실리콘-아크릴 수지(silicon-acryl resin) 등과 같은 플라스틱 기판으로 구성될 수 있다. 이 경우, 제1 구동칩(221), 제2 구동칩(222) 및 데이터 구동칩(233)들은 이러한 플라스틱 기판(210)의 비표시 영역(NA)에 직접 본딩되어 실장될 수 있다. Although it has been described herein that the
도 3은 본 발명의 일 실시예에 따른 표시 장치의 제1 구동칩 및 제2 구동칩이 실장되기 전의 모습을 설명하기 위한 개략적인 평면도이다. 도 4는 도 3의 제1 실장 영역을 부분적으로 확대한 개략적인 평면도이다. 도 3을 참조하면, 제1 실장 영역(CA1)에는 적어도 하나의 제1 트랜지스터(TFT1), 제1 쇼팅바(261) 및 제1 게이트 쇼팅바(271)가 배치된다. 제1 쇼팅바(261) 및 제1 게이트 쇼팅바(271)는 제1 트랜지스터(TFT1)와 연결되고, 제1 트랜지스터(TFT1)는 게이트 배선(240)과 전기적으로 분리된다. 또한, 제2 실장 영역(CA2)에는 적어도 하나의 제2 트랜지스터(TFT2), 제2 쇼팅바(262) 및 제2 게이트 쇼팅바(272)가 배치된다. 제2 쇼팅바(262) 및 제2 게이트 쇼팅바(272)는 제2 트랜지스터(TFT2)와 연결되며, 제2 트랜지스터(TFT2)는 게이트 배선(240)과 전기적으로 분리된다. 제1 트랜지스터(TFT1) 및 제2 트랜지스터(TFT2)를 보다 상세히 설명하기 위해 도 4를 참조한다. FIG. 3 is a schematic plan view illustrating a state before a first driving chip and a second driving chip are mounted of a display device according to an exemplary embodiment of the present invention. 4 is a schematic plan view partially magnifying the first mounting area of FIG. 3. Referring to FIG. 3, at least one first transistor TFT1, a
도 4를 참조하면, 제1 트랜지스터(TFT1)는 제1 쇼팅바(261)와 연결되는 제1 입력 전극(483), 제1 입력 전극(483)과 연결된 제1 액티브층(482) 및 제1 액티브층(482)와 중첩하는 제1 게이트 전극(481)을 포함한다. 제1 트랜지스터(TFT1)는 P형 트랜지스터 또는 N형 트랜지스터일 수 있다. 제1 트랜지스터(TFT1)가 P형 트랜지스터로 구성되는 경우, 제1 입력 전극(483)은 소스 전극일 수 있다. 또한, 제1 트랜지스터(TFT1)는 제1 게이트 전극(481)이 액티브층(482) 하부에 배치된 인버티드 스태거드(inverted staggered) 구조의 트랜지스터 또는 제1 게이트 전극(481)이 액티브층(482)의 상부에 배치된 코플라나(coplanar) 구조로 구성될 수도 있다. 4, a first transistor TFT1 includes a
도 4에 도시된 바와 같이, 제1 트랜지스터(TFT1)의 일부는 제거되어 있다. 예를 들어, 제1 트랜지스터(TFT1)의 출력 전극(484), 및 제1 게이트 전극(481)과 제1 액티브층(482)의 일부는 트리밍(trimming)되어 있다. 제1 트랜지스터(TFT1)는 일 방향을 따라 규칙적으로 배열될 수 있으며, 제1 트리밍 영역(TL)을 따라 그 일부가 제거되어 있다. 비록, 도 4에는 트리밍이 균일하게 되어 제1 트랜지스터(TFT1)의 제1 게이트 전극(481) 및 제1 액티브층(482)은 균일하게 절단된 절단면을 갖지만, 이에, 한정되는 것은 아니며, 제1 트랜지스터(TFT1)의 일부는 불규칙적으로 트리밍될 수 있으며, 몇몇 제1 트랜지스터(TFT1)는 그 전부가 트리밍되어 있을 수도 있다. As shown in FIG. 4, a part of the first transistor TFT1 has been removed. For example, the
제1 쇼팅바(261)는 제1 트랜지스터(TFT1)의 제1 입력 전극(483)과 전기적으로 연결된다. 예를 들어, 제1 쇼팅바(261)는 도 4에 도시된 바와 같이, 제1 실장 영역(CA1)에 배치된 제1 트랜지스터(TFT1)의 제1 입력 전극(483)과 모두 연결된다. 제1 쇼팅바(261)는 전기적으로 플로팅(floating)된다. 즉, 제1 쇼팅바(261)와 연결된 제1 트랜지스터(TFT1)는 그 일부가 트리밍되어 게이트 배선(240)과 분리되어 있으며, 제1 쇼팅바(261)는 제1 트랜지스터(TFT1)이외에 어떤 배선과도 연결되지 않을 수 있다. 그러나, 만약, 제1 쇼팅바(261)가 다른 외부 회로와 연결된다면 제1 쇼팅바(261)를 통해 제1 트랜지스터(TFT1)의 제1 입력 전극(483)에는 모두 동일한 전압이 인가될 수 있다. 또한, 제1 트랜지스터(TFT1)가 게이트 배선(240)과 연결된다면, 제1 쇼팅바(261)를 통해 인가된 신호는 제1 트랜지스터(TFT1)를 통해 게이트 배선(240)으로 전달될 수 있다. The
제1 게이트 쇼팅바(271)는 제1 트랜지스터(TFT1)의 제1 게이트 전극(481)과 연결된다. 예를 들어, 제1 게이트 전극(481)은 제1 게이트 쇼팅바(271)에서 연장되도록 구성될 수 있다. 제1 게이트 쇼팅바(271)는 제1 실장 영역(CA1)에 배치된 모든 제1 트랜지스터(TFT1)의 제1 게이트 전극(481)과 연결될 수 있다. 제1 게이트 쇼팅바(271)는 전기적으로 플로팅된다. 즉, 제1 트랜지스터(TFT1)는 트리밍되어 게이트 배선(240)과 분리되어 있고, 제1 게이트 쇼팅바(271)는 트리밍된 제1 트랜지스터(TFT1)와 연결되며, 다른 배선과는 연결되지 않을 수 있다. 그러나, 만약, 제1 게이트 쇼팅바(271)가 외부로부터 신호를 전달 받을 수 있다면, 제1 트랜지스터(TFT1)의 제1 게이트 전극(481)에는 동일한 전압이 인가될 수 있으며, 제1 트랜지스터(TFT1)는 동시에 턴-온(turn-on) 또는 턴-오프(turn-off)될 수 있다. The first
게이트 배선(240)은 제1 트랜지스터(TFT1)와 전기적으로 분리된다. 예를 들어, 게이트 배선(240)은 제1 구동칩 및 제2 구동칩으로부터 게이트 신호를 전달 받도록 제1 출력 패드(244) 및 제2 출력 패드와 연결될 수 있다. 도 4에는 제1 출력 패드(244)의 일부가 도시되어있다. 제1 트랜지스터(TFT1)는 제1 트리밍 영역(TL)을 기준으로 제1 출력 패드(244)와 전기적으로 분리될 수 있고, 게이트 배선(240)은 각각 제1 출력 패드(244)와 연결되므로, 제1 구동칩을 통해 게이트 배선(240)에는 각각의 게이트 신호가 전달될 수 있다. The
도 3을 참조하면, 제2 실장 영역(CA2)에는 제2 트랜지스터(TFT2), 제2 쇼팅바(262) 및 제2 게이트 쇼팅바(272)가 배치되며, 제2 트랜지스터(TFT2), 제2 쇼팅바(262) 및 제2 게이트 쇼팅바(272)는 제1 트랜지스터(TFT1), 제1 쇼팅바(261) 및 제1 게이트 쇼팅바(271)과 실질적으로 동일하므로, 이에 대한 중복 설명은 생략한다. 3, a second transistor TFT2, a
본 발명의 일 실시예에 따른 표시 장치(200)는 제조 과정에서 발생되는 게이트 배선(240)의 라인 불량을 정확하게 검출할 수 있으므로, 불량이 발생된 게이트 배선(240)을 정확하게 리페어할 수 있다. 이에, 표시 장치(200)의 불량률이 감소되고, 표시 장치(200)의 생산 수율이 향상될 수 있다. Since the
구체적으로 설명하면, 도 3 및 도 4에 도시된 바와 같이, 최종적으로 완성된 표시 장치(200)에서 제1 트랜지스터(TFT1), 제1 쇼팅바(261), 제1 게이트 쇼팅바(271), 제2 트랜지스터(TFT2), 제2 쇼팅바(262) 및 제2 게이트 쇼팅바(272)는 각각 전기적으로 플로팅되어 있지만, 표시 장치(200)를 셀 단위로 절단하기 이전에 수행되는 어레이 테스트에서 제1 트랜지스터(TFT1) 및 제2 트랜지스터(TFT2)는 게이트 배선(240)에 각각 연결되어 있을 수 있다. 즉, 제1 트랜지스터(TFT1) 및 제2 트랜지스터(TFT2)는 어레이 테스트가 종료된 이후에 트리밍되며, 트리밍 이전에는 제1 트랜지스터(TFT1) 및 제2 트랜지스터(TFT2)가 게이트 배선(240)과 각각 연결되어 있다. 또한, 어레이 테스트가 종료되기 이전에 제1 쇼팅바(261), 제1 게이트 쇼팅바(271), 제2 쇼팅바(271) 및 제2 게이트 쇼팅바(272)는 각각 어레이 테스트 장비와 연결된다. 앞서 언급한 바와 같이, 어레이 테스트에서 테스트 신호는 제1 쇼팅바(261) 및 제2 쇼팅바(271)에 인가되는데, 이 때, 제1 트랜지스터(TFT1) 및 제2 트랜지스터(TFT2)는 각각 제1 쇼팅바(271) 및 제2 쇼팅바(272)에 인가된 테스트 신호를 게이트 배선(240)에 전달하는 스위치로서 기능하며, 테스트 신호의 이동 경로를 제어함으로써, 어레이 테스트에서 게이트 배선(240)의 라인 불량이 미검출되는 문제를 해결할 수 있다. 예를 들어, 제1 쇼팅바(261)에 테스트 신호를 인가하는 동안에는 제2 쇼팅바(262)와 연결된 제2 트랜지스터(TFT2)를 턴-오프함으로써, 테스트 신호가 제2 쇼팅바(262)를 경유하여 불량이 발생된 게이트 배선(240)으로 유입되는 것이 차단될 수 있다. 또한, 제2 쇼팅바(262)에 테스트 신호를 인가하는 동안에는 제1 쇼팅바(261)와 연결된 제1 트랜지스터(TFT1)를 턴-오프함으로써, 테스트 신호가 제1 쇼팅바(261)를 경유하여 불량이 발생된 게이트 배선(240)으로 유입되는 것이 차단될 수 있다. 제1 트랜지스터(TFT1) 및 제2 트랜지스터(TFT2)를 턴-온 또는 턴-오프하는 것은 제1 게이트 쇼팅바(271) 및 제2 게이트 쇼팅바(272)에 인가된 하나의 트랜지스터 제어신호로 가능하다. 즉, 제1 트랜지스터(TFT1)의 제1 게이트 전극(481)은 제1 게이트 쇼팅바(271)로 모두 연결되고, 제2 트랜지스터(TFT2)의 제2 게이트 전극은 제2 게이트 쇼팅바(272)로 모두 연결되므로, 모든 제1 트랜지스터(TFT1) 및 모든 제2 트랜지스터(TFT2)는 한번에 턴-온 또는 턴-오프될 수 있다. 이에, 어레이 테스트의 제어가 용이하고, 게이트 배선(240)의 불량이 정밀하고 정확하게 검출될 수 있다. Specifically, as shown in FIGS. 3 and 4, in the finally completed
도 5는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 순서도이다. 도 6a 내지 도 6d는 본 발명의 또 다른 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 개략적인 평면도들이다. 본 발명의 일 실시예에 따른 표시 장치의 제조 방법에 의해 제조된 표시 장치는 도 2 및 도 3에 도시된 표시 장치(200)와 실질적으로 동일하므로, 중복 설명은 생략한다. 5 is a flowchart illustrating a method of manufacturing a display device according to an exemplary embodiment of the present invention. 6A to 6D are schematic plan views illustrating a method of manufacturing a display device according to still another exemplary embodiment of the present invention. Since the display device manufactured by the method of manufacturing the display device according to the exemplary embodiment of the present invention is substantially the same as the
도 5를 참조하면, 표시 장치의 제조 방법은 기판 상의 제1 실장 영역에서 복수의 배선과 각각 개별적으로 연결된 복수의 제1 트랜지스터, 제1 실장 영역과 분리된 제2 실장 영역에서 복수의 배선과 각각 개별적으로 연결된 복수의 제2 트랜지스터, 복수의 제1 트랜지스터와 연결된 제1 쇼팅바 및 제2 트랜지스터와 연결된 제2 쇼팅바를 형성(S510)한다. Referring to FIG. 5, a method of manufacturing a display device includes a plurality of first transistors individually connected to a plurality of wirings in a first mounting area on a substrate, and a plurality of wirings in a second mounting area separated from the first mounting area. A plurality of second transistors individually connected, a first shorting bar connected to the plurality of first transistors, and a second shorting bar connected to the second transistor are formed (S510).
도 6a를 참조하면, 기판(210) 상의 복수의 데이터 배선(250)과 복수의 게이트 배선(641, 642, 643)이 형성되고, 데이터 배선(250) 및 게이트 배선(641, 642, 643)과 연결되는 복수의 서브-화소(SPX1, SPXn)들이 표시 영역(AA)에 형성된다. Referring to FIG. 6A, a plurality of data wirings 250 and a plurality of
또한, 복수의 게이트 배선(641, 642, 643)과 연결되는 제1 트랜지스터(TFT1) 및 제2 트랜지스터(TFT2)가 제1 실장 영역(CA1) 및 제2 실장 영역(CA2)에 각각 형성된다. 제1 트랜지스터(TFT1)는 제1 실장 영역(CA1)에서 각각의 게이트 배선(641, 642, 643)과 1 대 1로 연결되도록 형성되고, 제2 트랜지스터(TFT2)는 제2 실장 영역(CA2)에서 각각의 게이트 배선(641, 642, 643)과 1 대 1로 연결되도록 형성된다. 즉, 게이트 배선(641, 642, 643)의 일 단은 제1 트랜지스터(TFT1)와 연결되고, 게이트 배선(641, 642, 643)의 타 단은 제2 트랜지스터(TFT2)와 연결된다.In addition, a first transistor TFT1 and a second transistor TFT2 connected to the plurality of
제1 트랜지스터(TFT1)와 연결되도록 제1 쇼팅바(261) 및 제1 게이트 쇼팅바(271)가 제1 실장 영역(CA1)에 형성되고, 제2 트랜지스터(TFT2)와 연결되도록 제2 쇼팅바(262) 및 제2 게이트 쇼팅바(272)가 제2 실장 영역(CA2)에 형성된다. 제1 쇼팅바(261)에 의해 제1 실장 영역(CA1)의 모든 제1 트랜지스터(TFT1)의 입력 전극은 하나로 연결되며, 제2 쇼팅바(262)에 의해 제2 실장 영역(CA2)의 모든 제2 트랜지스터(TFT2)의 입력 전극은 하나로 연결된다.The
제1 트랜지스터(TFT1), 제1 쇼팅바(261), 제1 게이트 쇼팅바(271), 제2 트랜지스터(TFT2), 제2 쇼팅바(262) 및 제2 게이트 쇼팅바(272)는 복수의 데이터 배선(250), 복수의 게이트 배선(641, 642, 643) 및 복수의 서브-화소(SPX1, SPXn)가 형성될 때 동시에 형성될 수 있다. 그러나, 반드시 이에 제한되는 것은 아니며, 각각 별도의 공정으로 형성될 수도 있다. The first transistor TFT1, the
한편, 기판(210) 외부의 글래스 영역(GA)에 제1 어레이 테스트 패드(691), 제2 어레이 테스트 패드(692), 제1 게이트 패드(693) 및 제2 게이트 패드(694)가 각각 형성된다. 제1 어레이 테스트 패드(691)는 제1 쇼팅바(261)와 전기적으로 연결되도록 형성되고, 제2 어레이 테스트 패드(692)는 제2 쇼팅바(262)와 전기적으로 연결되도록 형성된다. 예를 들어, 제1 어레이 테스트 패드(691)와 제1 쇼팅바(261) 사이에 다른 배선들이 형성될 수 있으므로, 제1 어레이 테스트 패드(691)와 제1 쇼팅바(261)는 금속 점핑 라인을 통해 서로 연결될 수 있으며, 제2 어레이 테스트 패드(692)와 제2 쇼팅바(262)도 실질적으로 동일한 방법으로 연결될 수 있다. Meanwhile, a first
제1 게이트 패드(693)는 제1 게이트 쇼팅바(271)와 전기적으로 연결되도록 형성되고, 제2 게이트 패드(694)는 제2 게이트 쇼팅바(272)와 전기적으로 연결되도록 형성된다. 예를 들어, 제1 게이트 패드(693)와 제1 게이트 쇼팅바(271) 사이에 다른 배선들이 형성될 수 있으므로, 제1 게이트 패드(693)와 제1 게이트 쇼팅바(271)는 금속 점핑 라인을 통해 서로 연결될 수 있으며, 제2 게이트 패드(694)와 제2 게이트 쇼팅바(272)도 동일한 방법으로 연결될 수 있다. The
제1 어레이 테스트 패드(691)는 제1 쇼팅바(261)에 테스트 신호를 인가하고, 제2 어레이 테스트 패드(692)는 제2 쇼팅바(262)에 테스트 신호를 인가할 수 있다. 도 6a에 도시된 바와 같이, 제1 쇼팅바(261)는 제1 트랜지스터(TFT1)를 통해 제1 게이트 배선(641), 제2 게이트 배선(642) 및 제3 게이트 배선(643)과 전기적으로 연결되고, 제2 쇼팅바(262)는 제2 트랜지스터(TFT2)를 통해 제1 게이트 배선(641), 제2 게이트 배선(642) 및 제3 게이트 배선(643)과 전기적으로 연결되므로, 제1 게이트 배선(641), 제2 게이트 배선(642) 및 제3 게이트 배선(643)에는 동일한 테스트 신호가 인가될 수 있다.The first
제1 게이트 패드(693)는 제1 게이트 쇼팅바(671)에 제1 트랜지스터(TFT1) 제어 신호를 인가하고, 제2 게이트 패드(694)는 제2 게이트 쇼팅바(672)에 제2 트랜지스터(TFT2) 제어 신호를 인가할 수 있다. 트랜지스터 제어 신호는 트랜지스터 턴-온 신호일 수 있으며, 제1 실장 영역(CA1)의 제1 트랜지스터(TFT1)는 제1 게이트 패드(693)로부터 인가되는 제1 트랜지스터(TFT1) 제어 신호에 대응하여 턴-온 또는 턴-오프되며, 제2 실장 영영(CA2)의 제2 트랜지스터(TFT2)는 제2 게이트 패드(694)로부터 인가되는 제2 트랜지스터(TFT2) 제어 신호에 기초하여 턴-온 또는 턴-오프될 수 있다. The
제1 어레이 테스트 패드(691), 제2 어레이 테스트 패드(692), 제1 게이트 패드(693) 및 제2 게이트 패드(694)는 표시 영역(AA) 및 비표시 영역(NA)에 형성되는 구성 요소들과 동시에 형성될 수 있고, 각각 개별적으로 형성될 수도 있다. The first
이후, 복수의 제1 트랜지스터, 복수의 제2 트랜지스터, 제1 쇼팅바 및 제2 쇼팅바를 이용하여 복수의 게이트 배선의 불량 여부를 검출(S520)한다. Thereafter, it is detected whether the plurality of gate wirings are defective using the plurality of first transistors, the plurality of second transistors, the first shorting bar and the second shorting bar (S520).
도 6b을 참조하면, 제1 트랜지스터(TFT1)의 제1 게이트 전극과 연결된 제1 게이트 쇼팅바(671)에 트랜지스터 턴-온 신호(TC1)가 인가될 수 있다. 제1 게이트 패드(693)에서 인가된 트랜지스터 턴-온 신호(TC1)에 응답하여, 제1 게이트 쇼팅바(671)와 연결된 제1 트랜지스터(TFT1)는 동시에 턴-온될 수 있다. Referring to FIG. 6B, a transistor turn-on signal TC1 may be applied to a first gate shorting bar 671 connected to the first gate electrode of the first transistor TFT1. In response to the transistor turn-on signal TC1 applied from the
반면, 제2 트랜지스터(TFT2)의 제2 게이트 전극과 연결된 제2 게이트 쇼팅바(672)에는 트랜지스터 턴-온 신호(TC1)가 인가되지 않는다. 따라서, 제2 게이트 쇼팅바(672)와 연결된 제2 트랜지스터(TFT2)는 모두 턴-오프된다. On the other hand, the transistor turn-on signal TC1 is not applied to the second gate shorting bar 672 connected to the second gate electrode of the second transistor TFT2. Accordingly, all of the second transistor TFT2 connected to the second gate shorting bar 672 is turned off.
제1 트랜지스터(TFT1)가 턴-온된 상태에서 제1 쇼팅바(261)에 테스트 신호가 인가된다. 제1 어레이 테스트 패드(691)에서 인가된 테스트 신호는 제1 쇼팅바(261)를 통해 제1 트랜지스터(TFT1)의 제1 입력 전극으로 전달될 수 있다. 앞서 언급한 바와 같이, 제1 트랜지스터(TFT1)가 턴-온 상태이므로, 테스트 신호는 제1 트랜지스터(TFT1)의 제1 출력 전극을 통해 제1 게이트 배선(641), 제2 게이트 배선(642) 및 제3 게이트 배선(643)에 각각 인가될 수 있다. 예를 들어, 도 6b에 도시된 바와 같이, 제2 게이트 배선(642)에 제1 테스트 신호(TS1)가 인가되고, 제3 게이트 배선(643)에 제2 테스트 신호(TS2)가 인가된다. 비록, 본 명세서에서 제1 테스트 신호(TS1)와 제2 테스트 신호(TS2)를 구별하여 설명하지만, 제1 테스트 신호(TS1)와 제2 테스트 신호(TS2)는 동일한 테스트 신호를 의미한다. A test signal is applied to the
도 6b에 도시된 바와 같이, 제2 게이트 배선(642)에 인가된 제1 테스트 신호(TS1)는 라인 불량(DA)이 발생된 지점에서 더 이상 진행되지 못하며, 라인 불량(DA)이 발생된 지점을 기준으로 우측에 배치된 서브-화소(SPX1, SPXn)들은 테스트 신호를 전달 받지 못할 수 있다. 한편, 제3 게이트 배선(643)에는 라인 불량(DA)이 없으므로, 제3 게이트 배선(643)에 인가된 제2 테스트 신호(TS2)는 제3 게이트 배선(643)을 따라 각각의 서브-화소에 전달된다. 일부 제2 테스트 신호(TS2)가 제2 실장 영역(CA2)에 도달하는 경우, 제2 트랜지스터(TFT2)는 모두 턴-오프된 상태이므로, 제2 테스트 신호(TS2)는 더 이상 진행하지 못하며, 제2 게이트 배선(642)으로 유입되지 않는다. 따라서, 라인 불량(DA)이 발생된 지점을 기준으로 우측에 배치된 서브-화소들(SPX1, SPXn)은 모두 점등되지 못할 수 있고, 서브-화소들(SPX1, SPXn)의 점등 상태의 변화를 통해 라인 불량(DA)이 발생된 지점이 어디인지 명확하게 판단될수 있다. As shown in FIG. 6B, the first test signal TS1 applied to the
도 6c를 참조하면, 제1 쇼팅바(261)에 테스트 신호를 인가한 이후에, 제2 트랜지스터(TFT2)의 제2 게이트 전극과 연결된 제2 게이트 쇼팅바(272)에 트랜지스터 턴-온 신호(TC1)가 인가될 수 있다. 제2 게이트 패드(694)에서 인가된 트랜지스터 턴-온 신호(TC1)에 응답하여, 제2 게이트 쇼팅바(672)와 연결된 제2 트랜지스터(TFT2)는 동시에 턴-온될 수 있다. Referring to FIG. 6C, after applying a test signal to the
반면, 제1 트랜지스터(TFT1)의 제1 게이트 전극과 연결된 제1 게이트 쇼팅바(671)에는 트랜지스터 턴-온 신호(TC1)가 인가되지 않는다. 따라서, 제1 게이트 쇼팅바(671)와 연결된 제1 트랜지스터(TFT1)는 모두 턴-오프된다. On the other hand, the transistor turn-on signal TC1 is not applied to the first gate shorting bar 671 connected to the first gate electrode of the first transistor TFT1. Accordingly, all of the first transistor TFT1 connected to the first gate shorting bar 671 is turned off.
제2 트랜지스터(TFT2)가 턴-온된 상태에서 제2 쇼팅바(262)에 테스트 신호가 인가된다. 제2 어레이 태스트 패드(692)에서 인가된 테스트 신호는 제2 쇼팅바(262)를 통해 제2 트랜지스터(TFT2)의 제2 입력 전극으로 전달될 수 있으며, 제2 트랜지스터(TFT2)가 턴-온 상태이므로, 제2 트랜지스터(TFT2)의 제2 출력 전극을 통해 제1 게이트 배선(641), 제2 게이트 배선(642) 및 제3 게이트 배선(643)에 각각 테스트 신호가 인가될 수 있다. 예를 들어, 도 6c에 도시된 바와 같이, 제2 게이트 배선(642)에 제1 테스트 신호(TS1)가 인가되고, 제3 게이트 배선(643)에 제2 테스트 신호(TS2)가 인가된다. A test signal is applied to the
도 6c에 도시된 바와 같이, 제2 게이트 배선(642)에 인가된 제1 테스트 신호(TS1)는 제2 실장 영역(CA2)에서 제1 실장 영역(CA1)으로 이동하면서, 서브-화소(SPX1, SPXn)들을 점등시킬 수 있다. 그러나, 라인 불량(DA)이 발생된 지점에서 제1 테스트 신호(TS1)는 더 이상 진행되지 못한다. 한편, 제3 게이트 배선(643)에는 라인 불량(DA)이 없으므로, 제3 게이트 배선(643)에 인가된 제2 테스트 신호(TS2)는 제3 게이트 배선(643)을 따라 각각의 서브-화소에게 전달된다. 일부 제2 테스트 신호(TS2)가 제1 실장 영역(CA1)에 도달하는 경우, 제1 트랜지스터(TFT1)는 모두 턴-오프된 상태이므로, 제2 테스트 신호(TS2)는 더 이상 진행하지 못하며, 제2 게이트 배선(642)으로 유입되지 않는다. 제2 게이트 배선(642)의 라인 불량은 제1 쇼팅바(261)에 테스트 신호를 인가하였을 때 점등되지 않는 서브-화소들의 위치와 제2 쇼팅바(262)에 테스트 신호를 인가하였을 때, 점등되는 서브-화소들의 위치를 비교함으로써 명확하게 판단될수 있다. 6C, the first test signal TS1 applied to the
이후, 제1 트랜지스터의 일부 및 제2 트랜지스터의 일부를 제거하여 제1 트랜지스터 및 제2 트랜지스터를 게이트 배선으로부터 분리(S530)한다. Thereafter, a part of the first transistor and a part of the second transistor are removed to separate the first transistor and the second transistor from the gate wiring (S530).
도 6d를 참조하면, 제1 트랜지스터(TFT1) 및 제2 트랜지스터(TFT2)를 트리밍 하기 이전에 라인 불량을 갖는 제2 게이트 배선(642)이 리페어 될 수 있다. 즉, 어레이 테스트를 통해 제2 게이트 배선(642)의 라인 불량의 여부와 라인 불량이 발생된 지점의 위치를 명확하게 판단할 수 있으므로, 라인 불량이 발생된 부분을 리페어함으로써, 제2 게이트 배선(642)과 연결되는 서브-화소들이 정상적으로 구동되도록 할 수 있다.Referring to FIG. 6D, before trimming the first transistor TFT1 and the second transistor TFT2, the
제1 실장 영역(CA1)에서 제1 트리밍 영역(TL1)에 레이저가 조사됨으로써, 제1 트랜지스터(TFT1)와 게이트 배선이 분리될 수 있다. 예를 들어, 출력 패드와 제1 트랜지스터(TFT1) 사이에 레이저가 조사됨으로써, 제1 트랜지스터(TFT1)의 일부가 제거되고, 제1 트랜지스터(TFT1)로부터 게이트 배선(641, 642, 643)이 분리된다. By irradiating a laser to the first trimming area TL1 in the first mounting area CA1, the first transistor TFT1 and the gate wiring may be separated. For example, by irradiating a laser between the output pad and the first transistor TFT1, a part of the first transistor TFT1 is removed, and the
한편, 제1 쇼팅바(261)와 제1 어레이 테스트 패드(691)를 서로 전기적으로 연결하는 배선이 트리밍되고, 제1 게이트 쇼팅바(271)와 제1 게이트 패드(693)를 서로 전기적으로 연결하는 배선이 트리밍된다. 예를 들어, 제1 트랜지스터(TFT1)와 게이트 배선(641, 642, 643)을 트리밍하는 방법과 동일한 방법으로 제1 쇼팅바(261)와 제1 어레이 테스트 패드(691)의 연결 부분이 트리밍될 수 있으며, 제1 게이트 쇼팅바(271)와 제1 게이트 패드(693)의 연결 부분도 동일한 방법으로 트리밍될 수 있다. 그러나, 이에 한정되는 것은 아니며, 제1 쇼팅바(261)와 제1 어레이 테스트 패드(691)의 연결 부분 및 제1 게인트 쇼팅바(271)와 제2 어레이 테스트 패드(693)의 연결 부분은 기판(210)을 셀 단위로 절단하는 과정에서 글래스 영역(GA)과 함께 같이 절단될 수도 있다. 이로써, 제1 트랜지스터(TFT1), 제1 쇼팅바(261) 및 제1 게이트 쇼팅바(271)은 제1 실장 영역(CA1)에서 전기적으로 플로팅된다. Meanwhile, the wiring electrically connecting the
한편 제2 실장 영역(CA2)에서 제2 트리밍 영역(TL2)에 레이저가 조사됨으로써, 제2 트랜지스터(TFT2)와 게이트 배선이 분리될 수 있다. 제2 트랜지스터(TFT2)와 게이트 배선이 분리되는 방법은 제1 트랜지스터(TFT1)와 게이트 배선이 분리되는 방법과 동일하므로, 중복 설명은 생략한다. Meanwhile, by irradiating a laser onto the second trimming area TL2 in the second mounting area CA2, the second transistor TFT2 and the gate wiring may be separated. Since the method of separating the second transistor TFT2 and the gate wiring is the same as the method of separating the first transistor TFT1 and the gate wiring, a redundant description will be omitted.
또한, 제2 어레이 테스트 패드(692)와 제2 쇼팅바(262)의 연결 부분 및 제2 게이트 패드(694)과 제2 게이트 쇼팅바(272)의 연결 부분이 각각 절단될 수 있으며, 이는 제1 어레이 테스트 패드(691)와 제1 쇼팅바(261)의 연결 부분 및 제1 게이트 패드(693)과 제1 게이트 쇼팅바(271)의 연결 부분이 절단되는 방법과 동일한 방법으로 절단될 수 있다.In addition, a connection portion between the second
이후, 기판(210)이 셀 단위로 절단된다. 이를 통해, 글래스 영역(GA), 글래스 영역(GA)에 형성되었던 제1 어레이 테스트 패드(691), 제2 어레이 테스트 패드(692), 제1 게이트 패드(693) 및 제2 게이트 패드(694)가 제거될 수 있다.Thereafter, the
도 6e를 참조하면, 제1 실장 영역(CA1)에 제1 구동칩(221)이 실장되고, 제2 실장 영역(CA2)에 제2 구동칩(222)이 실장된다. 앞서 언급한 바와 같이, 제1 구동칩(221), 제2 구동칩(222)은 COG 방식으로 실장될 수 있다. Referring to FIG. 6E, the
본 발명의 일 실시예에 따른 표시 장치(600)의 제조 방법은 제1 실장 영역(CA1)에서 제1 쇼팅바(261)와 연결되는 제1 트랜지스터(TFT1) 및 제2 실장 영역(CA2)에서 제2 쇼팅바(262)와 연결되는 제2 트랜지스터(TFT2)를 사용하여, 게이트 배선의 불량이 미검출되는 문제를 해결할 수 있으며, 게이트 배선의 라인 불량의 발생 지점을 명확하게 검출할 수 있다. 이에, 표시 장치(600)의 불량률이 낮아질 수 있으며, 표시 장치(600)의 생산 수율이 향상될 수 있다. In the method of manufacturing the
비록, 본 명세서에는 본 발명의 이점이 게이트 배선의 어레이 테스트를 기준으로 설명되어 있지만, 본 발명의 사상은 데이터 배선의 어레이 테스트에도 적용될 수 있다. 즉, 쇼팅바와 연결된 트랜지스터는 데이터 구동칩이 접촉되는 데이터 패드 영역에도 구비될 수 있다. 예를 들어, 제1 쇼팅바(261) 및 제2 쇼팅바(262)와 동일하게 어레이 테스트를 수행할 때, 복수의 데이터 라인들을 하나로 연결시키는 데이터 쇼팅바가 데이터 패드 영역에 구비될 수 있으며, 데이터 쇼팅바에 테스트 신호를 전달하는 트랜지스터가 데이터 쇼팅바와 연결되도록 배치될 수 있다. 만약, 데이터 구동칩이 기판(210)의 상측과 하측에 각각 분리되어 접촉된다면, 데이터 배선의 어레이 테스트 시에 복수의 데이터 배선은 상측과 하측에 구비된 데이터 쇼팅바에 의해 서로 연결될 수 있으므로, 앞서 언급한 바와 동일한 데이터 배선의 불량 미 검출 문제가 발생될 수 있다. 이 경우, 제1 트랜지스터(TFT1) 및 제2 트랜지스터(TFT2)와 유사한 구조의 트랜지스터가 데이터 패드 영역에서 데이터 쇼팅바와 전기적으로 연결되도록 구비될 수 있고, 데이터 배선의 불량 미검출 문제는 해결될 수 있을 것이다. Although, in the present specification, the advantages of the present invention are described based on an array test of a gate line, the idea of the present invention can be applied to an array test of a data line. That is, the transistor connected to the shorting bar may also be provided in the data pad area to which the data driving chip is in contact. For example, when performing an array test in the same manner as the first and second shorting bars 261 and 262, a data shorting bar for connecting a plurality of data lines may be provided in the data pad area. A transistor transmitting a test signal to the shorting bar may be arranged to be connected to the data shorting bar. If the data driving chip is separated and contacted with the upper and lower sides of the
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.Although the embodiments of the present invention have been described in more detail with reference to the accompanying drawings, the present invention is not necessarily limited to these embodiments, and various modifications may be made without departing from the spirit of the present invention. . Accordingly, the embodiments disclosed in the present invention are not intended to limit the technical idea of the present invention, but to explain the technical idea, and the scope of the technical idea of the present invention is not limited by these embodiments. Therefore, it should be understood that the embodiments described above are illustrative and non-limiting in all respects. The scope of protection of the present invention should be interpreted by the following claims, and all technical ideas within the scope equivalent thereto should be construed as being included in the scope of the present invention.
100: 종래의 표시 장치
200, 600: 표시 장치
110, 210: 기판
161, 261: 제1 쇼팅바
162, 262: 제2 쇼팅바
141, 241, 641: 제1 게이트 배선
142, 242, 642: 제2 게이트 배선
143, 243, 643: 제3 게이트 배선
150, 250: 데이터 배선
191, 691: 제1 어레이 테스트 패드
192, 692: 제2 어레이 테스트 패드
163: 제1 연결바
164: 제2 연결바
221: 제1 구동칩
222: 제2 구동칩
223: 입력 패드
231: 인쇄 회로 기판
232: 연성 회로 기판
233: 데이터 구동칩
244: 출력 패드
271: 제1 게이트 쇼팅바
272: 제2 게이트 쇼팅바
481: 제1 게이트 전극
482: 제1 액티브층
483: 제1 입력 전극
484: 제1 출력 전극
693: 제1 게이트 패드
694: 제2 게이트 패드
TFT1: 제1 트랜지스터
TFT2: 제2 트랜지스터
AA: 표시 영역
NA: 비표시 영역
GA: 글래스 영역
CA1: 제1 실장 영역
CA2: 제2 실장 영역
PA: 데이트 패드 영역100: conventional display device
200, 600: display device
110, 210: substrate
161, 261: first shorting bar
162, 262: second shorting bar
141, 241, 641: first gate wiring
142, 242, 642: second gate wiring
143, 243, 643: third gate wiring
150, 250: data wiring
191, 691: first array test pad
192, 692: second array test pad
163: first connecting bar
164: second connecting bar
221: first driving chip
222: second driving chip
223: input pad
231: printed circuit board
232: flexible circuit board
233: data driving chip
244: output pad
271: first gate shorting bar
272: second gate shorting bar
481: first gate electrode
482: first active layer
483: first input electrode
484: first output electrode
693: first gate pad
694: second gate pad
TFT1: first transistor
TFT2: second transistor
AA: display area
NA: Non-display area
GA: Glass Area
CA1: first mounting area
CA2: 2nd mounting area
PA: Date pad area
Claims (13)
상기 제1 실장 영역으로부터 상기 제2 실장 영역까지 연장된 복수의 배선들;
상기 제1 실장 영역에서 상기 복수의 배선들 각각과 전기적으로 분리되도록 적어도 일부가 트리밍되어 있는 복수의 제1 트랜지스터들;
상기 제2 실장 영역에서 상기 복수의 배선들 각각과 전기적으로 분리되도록, 적어도 일부가 트리밍되어 있는 복수의 제2 트랜지스터들;
상기 제1 실장 영역에서 상기 복수의 제1 트랜지스터들 각각의 입력 전극과 연결된 제1 쇼팅바(shorting bar); 및
상기 제2 실장 영역에서 상기 복수의 제2 트랜지스터들 각각의 입력 전극과 연결된 제2 쇼팅바를 포함하는 것을 특징으로 하는 표시 장치.A substrate including a first mounting area and a second mounting area;
A plurality of wirings extending from the first mounting area to the second mounting area;
A plurality of first transistors, at least partially trimmed so as to be electrically separated from each of the plurality of wirings in the first mounting area;
A plurality of second transistors, at least partially trimmed so as to be electrically separated from each of the plurality of wirings in the second mounting area;
A first shorting bar connected to an input electrode of each of the plurality of first transistors in the first mounting area; And
And a second shorting bar connected to an input electrode of each of the plurality of second transistors in the second mounting area.
상기 복수의 제1 트랜지스터들은 각각 상기 제1 쇼팅바와 전기적으로 연결된 제1 입력 전극을 포함하고,
상기 복수의 제2 트랜지스터들은 각각 상기 제2 쇼팅바와 전기적으로 연결된 제2 입력 전극을 포함하며,
상기 복수의 제1 트랜지스터들 각각의 제1 출력 전극은 제거되어 있고,
상기 복수의 제2 트랜지스터들 각각의 제2 출력 전극은 제거되어 있는 것을 특징으로 하는, 표시 장치.The method of claim 1,
Each of the plurality of first transistors includes a first input electrode electrically connected to the first shorting bar,
Each of the plurality of second transistors includes a second input electrode electrically connected to the second shorting bar,
The first output electrode of each of the plurality of first transistors is removed,
A display device, wherein the second output electrode of each of the plurality of second transistors is removed.
상기 제1 쇼팅바와 전기적으로 분리되고, 상기 복수의 제1 트랜지스터들 각각의 제1 게이트 전극과 연결된 제1 게이트 쇼팅바; 및
상기 제2 쇼팅바와 전기적으로 분리되고, 상기 복수의 제2 트랜지스터들 각각의 제2 게이트 전극과 연결된 제2 게이트 쇼팅바를 더 포함하는 것을 특징으로 하는, 표시 장치.The method of claim 2,
A first gate shorting bar electrically separated from the first shorting bar and connected to a first gate electrode of each of the plurality of first transistors; And
And a second gate shorting bar electrically separated from the second shorting bar and connected to a second gate electrode of each of the plurality of second transistors.
상기 제1 실장 영역에서 상기 제1 쇼팅바 및 상기 제1 게이트 쇼팅바는 각각 전기적으로 플로팅(floating)되며,
상기 제2 실장 영역에서 상기 제2 쇼팅바 및 상기 제2 게이트 쇼팅바는 각각 전기적으로 플로팅된 것을 특징으로 하는, 표시 장치.The method of claim 3,
The first shorting bar and the first gate shorting bar are each electrically floating in the first mounting area,
The display device according to claim 1, wherein the second shorting bar and the second gate shorting bar are each electrically floating in the second mounting area.
상기 제1 실장 영역에서 상기 복수의 배선들 각각의 일 단과 전기적으로 연결된 제1 구동칩;
상기 제2 실장 영역에서 상기 복수의 배선들 각각의 타 단과 전기적으로 연결된 제2 구동칩; 및
상기 제1 실장 영역과 상기 제2 실장 영역의 사이에서 상기 복수의 배선들과 전기적으로 연결된 복수의 서브-화소들을 더 포함하는 것을 특징으로 하는, 표시 장치. The method of claim 1,
A first driving chip electrically connected to one end of each of the plurality of wires in the first mounting area;
A second driving chip electrically connected to the other end of each of the plurality of wires in the second mounting area; And
And a plurality of sub-pixels electrically connected to the plurality of wires between the first mounting area and the second mounting area.
상기 제1 구동칩 및 상기 제2 구동칩은 각각 COG 방식으로 상기 기판 상에 실장된 것을 특징으로 하는, 표시 장치. The method of claim 5,
The first driving chip and the second driving chip are mounted on the substrate in a COG method, respectively.
상기 제1 실장 영역에서 상기 복수의 배선들 및 상기 제1 구동칩과 각각 연결된 복수의 제1 출력 패드들; 및
상기 제2 실장 영역에서 상기 복수의 배선들 및 상기 제2 구동칩과 각각 연결된 복수의 제2 출력 패드들을 더 포함하고,
상기 제1 트랜지스터들은 각각 상기 복수의 제1 출력 패드들과 제1 트리밍 영역을 사이에 두고 서로 분리되며,
상기 제2 트랜지스터들은 각각 상기 복수의 제2 출력 패드들과 제2 트리밍 영역을 사이에 두고 서로 분리된 것을 특징으로 하는, 표시 장치. The method of claim 5,
A plurality of first output pads respectively connected to the plurality of wirings and the first driving chip in the first mounting area; And
Further comprising a plurality of second output pads each connected to the plurality of wirings and the second driving chip in the second mounting area,
The first transistors are each separated from each other with the plurality of first output pads and a first trimming region interposed therebetween,
The second transistors are each separated from each other with the plurality of second output pads and a second trimming region interposed therebetween.
상기 복수의 제1 트랜지스터들, 상기 복수의 제2 트랜지스터들, 상기 제1 쇼팅바 및 상기 제2 쇼팅바를 이용하여 상기 복수의 배선들의 불량 여부를 검출하는 단계; 및
상기 복수의 제1 트랜지스터들 각각의 일부 및 상기 복수의 제2 트랜지스터들 각각의 일부를 트리밍하여 상기 복수의 제1 트랜지스터들 및 상기 복수의 제2 트랜지스터들을 상기 복수의 배선들로부터 각각 분리하는 단계를 포함하는 것을 특징으로 하는, 표시 장치의 제조 방법.A plurality of first transistors, each individually connected to a plurality of wires in a first mounting region on a substrate, and a plurality of second transistors, each individually connected to the plurality of wires in a second mounting region separated from the first mounting region Forming transistors, a first shorting bar connected to an input electrode of each of the plurality of first transistors, and a second shorting bar connected to an input electrode of each of the plurality of second transistors;
Detecting whether the plurality of wirings are defective using the plurality of first transistors, the plurality of second transistors, the first shorting bar and the second shorting bar; And
Trimming a portion of each of the plurality of first transistors and a portion of each of the plurality of second transistors to separate the plurality of first transistors and the plurality of second transistors from the plurality of wirings, respectively. A method of manufacturing a display device comprising: a.
상기 복수의 배선들의 불량 여부를 검출하는 단계는,
상기 복수의 제1 트랜지스터들 각각의 제1 게이트 전극과 연결된 제1 게이트 쇼팅바에 트랜지스터 턴-온 신호를 인가하는 단계; 및
상기 복수의 제1 트랜지스터들이 모두 턴-온된 상태에서 상기 제1 쇼팅바에 테스트 신호를 인가하는 단계를 포함하는 것을 특징으로 하는, 표시 장치의 제조 방법. The method of claim 8,
The step of detecting whether the plurality of wirings are defective,
Applying a transistor turn-on signal to a first gate shorting bar connected to a first gate electrode of each of the plurality of first transistors; And
And applying a test signal to the first shorting bar while the plurality of first transistors are all turned on.
상기 복수의 배선들의 불량 여부를 검출하는 단계는, 상기 제1 쇼팅바에 상기 테스트 신호를 인가하는 단계 이후에,
상기 복수의 제2 트랜지스터들 각각의 제2 게이트 전극과 연결된 제2 게이트 쇼팅바에 상기 트랜지스터 턴-온 신호를 인가하는 단계; 및
상기 복수의 제2 트랜지스터들이 모두 턴-온된 상태에서 상기 제2 쇼팅바에 상기 테스트 신호를 인가하는 단계를 더 포함하는 것을 특징으로 하는, 표시 장치의 제조 방법.The method of claim 9,
The step of detecting whether or not the plurality of wirings are defective, after the step of applying the test signal to the first shorting bar,
Applying the transistor turn-on signal to a second gate shorting bar connected to a second gate electrode of each of the plurality of second transistors; And
And applying the test signal to the second shorting bar while all of the plurality of second transistors are turned on.
상기 복수의 배선들의 불량 여부는 상기 복수의 배선들과 연결된 복수의 서브-화소들의 점등 상태 변화를 통해 검출되는 것을 특징으로 하는, 표시 장치의 제조 방법. The method of claim 10,
A method of manufacturing a display device, wherein whether or not the plurality of wirings are defective is detected through a change in lighting state of a plurality of sub-pixels connected to the plurality of wirings.
상기 복수의 제1 트랜지스터들 및 상기 복수의 제2 트랜지스터들을 상기 복수의 배선들로부터 각각 분리하는 단계는,
상기 복수의 제1 트랜지스터들과 상기 복수의 배선들 사이의 제1 트리밍 영역에 레이저를 조사하는 단계; 및
상기 복수의 제2 트랜지스터들과 상기 복수의 배선들 사이의 제2 트리밍 영역에 상기 레이저를 조사하는 단계를 포함하는 것을 특징으로 하는, 표시 장치의 제조 방법. The method of claim 8,
Separating each of the plurality of first transistors and the plurality of second transistors from the plurality of wirings,
Irradiating a laser to a first trimming area between the plurality of first transistors and the plurality of wirings; And
And irradiating the laser to a second trimming area between the plurality of second transistors and the plurality of wirings.
상기 복수의 제1 트랜지스터들 및 상기 복수의 제2 트랜지스터들을 상기 복수의 배선들로부터 분리하는 단계 이후에,
상기 제1 실장 영역에 제1 구동칩을 실장하는 단계; 및
상기 제2 실장 영역에 제2 구동칩을 실장하는 단계를 더 포함하는 것을 특징으로 하는, 표시 장치의 제조 방법.The method of claim 8,
After the step of separating the plurality of first transistors and the plurality of second transistors from the plurality of wirings,
Mounting a first driving chip in the first mounting area; And
And mounting a second driving chip in the second mounting area.
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